JP2000030473A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 効率的なデータ書き込み及びデータ消去を可
能とした不揮発性半導体記憶装置を提供する。 【解決手段】 電気的書き換え可能なメモリセルがマト
リクス配列されたメモリセルアレイ１０１、データラッ
チ兼センスアンプ１０２、ロウデコーダ１０６、カラム
デコーダ１０７、制御回路１０８により制御されてデー
タ書き込み等の昇圧電圧を発生する昇圧回路１０９等を
備え、データ書き込みとその後のベリファイ読み出し動
作を繰り返すＥＥＰＲＯＭにおいて、昇圧回路１０９の
出力が所定レベルに達した後に初回の書込動作を開始す
るようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関す
る。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、一括消去を
可能としたフラッシュメモリがある。フラッシュメモリ
のメモリセルとして、半導体基板上に電荷蓄積層（浮遊
ゲート）と制御ゲートとが積層形成されたＦＥＴＭＯＳ
構造を有するものが知られている。このメモリセルは、
浮遊ゲートに蓄積された電荷量によって、データ
“０”，“１”を記憶する。またこのメモリセルを複数
個直列接続してＮＡＮＤ型セルを構成するものが知られ
ている。ＮＡＮＤ型セルは、一端が選択ゲートを介して
ビット線に接続され、他端が別の選択ゲートを介して共
通ソース線に接続される。ＮＡＮＤ型セル内の各メモリ
セルの制御ゲートは別々のワード線につながる。通常、
ビット線と交差する方向に並ぶ複数個のＮＡＮＤ型セル
について、同じ行の制御ゲートが共通に配設されて、こ
れがワード線となる。

【０００３】ＮＡＮＤ型セルでのデータ書き込みは、選
択されたワード線に２０Ｖ程度の昇圧された書き込み電
圧を印加し、非選択ワード線に中間電圧を印加し、デー
タ“０”，“１”に応じて選択メモリセルのチャネル電
圧をコントロールする。即ち、“１”データ書き込みの
ときは、ビット線を０Ｖとし、このビット線電圧を選択
メモリセルのチャネルまで転送する。これにより選択メ
モリセルでは、トンネル電流により浮遊ゲートに電子が
注入され、しきい値が正の状態となる。“０”データ書
き込みのときは、ビット線を例えばＶCCとして、選択メ
モリセルのチャネル電圧がトンネル注入の生じない程度
の中間電圧となるようにする。これにより、しきい値が
負の状態に保たれる。

【０００４】ＮＡＮＤ型セルでのデータ消去は、例えば
メモリセルアレイ全体について、全てのワード線に０Ｖ
を印加し、基板或いはウェルに２０Ｖ程度の消去電圧を
印加して、全メモリセルで浮遊ゲートの電荷を基板側に
放出させる。これにより、全メモリセルはしきい値が負
のデータ“０”状態に消去される。メモリセルアレイが
複数ブロックある場合に、ブロック単位でデータ消去を
行うこともある。この場合には、ブロック毎にウェルを
形成して、選択ブロックについて上記条件を与え、非選
択ブロックについてはワード線を全てフローティングに
すればよい。データ読み出しは、選択されたワード線に
０Ｖ、残りのワード線にデータ“０”，“１”に拘わら
ずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型
セルが導通するか否かをビット線で検出することにより
行われる。

【０００５】

【発明が解決しようとする課題】近年、携帯電話や携帯
用パソコン等が普及するにつれ、これらに搭載されるフ
ラッシュメモリ等の半導体装置について、電源電圧の低
電圧化の要求が強い。しかし、フラッシュメモリでは、
電源電圧を下げるに従い、電源電圧から昇圧される２０
Ｖ程度の書き込み電圧等を得るのに時間が長くなるとい
う問題がある。昇圧時間は単に昇圧回路の面積を増加さ
せただけでは短縮できない。それは、次のように説明で
きる。

【０００６】クロックで制御されるチャージポンプ形式
の昇圧回路では、電源電圧ＶCCから昇圧電圧Ｖppを発生
するに必要な昇圧段数Ｎは、（Ｖpp／ＶCC＋１）以上と
されている（IEEE Journal of Solid-State Circuits,
pp.1231-1240, vol.32, no.8, 1997参照）。従って、電
源電圧を低くするに従い、直列接続する昇圧回路の段数
Ｎを増加させることが必要となる。昇圧回路の段数が増
加すると、昇圧回路自体の等価的な抵抗Ｒcap、容量Ｃc
apも増加する。その結果、昇圧回路の出力の大きさに拘
わらず、昇圧回路自体をＶppに充電する時間Ｒcap・Ｃc
apが増加する。このように電源電圧の低電圧化に伴い、
昇圧回路自体の容量を昇圧する時間が長くなる。その結
果、書き込みパルスの立ち上がり時間が長くなるので、
書き込み時間全体が長くなるという問題がある。

【０００７】より具体的に説明すれば、通常のフラッシ
ュメモリのデータ書き込みモードでは、パルス的な書き
込み動作の後、書き込み状態を確認するベリファイ読み
出し動作を行い、書き込み不十分と判定されたメモリセ
ルについてのみ再度書き込み動作を行うという動作を繰
り返す。従って、書き込みモードに入って起動される昇
圧回路の出力の立ち上がりが遅いと、十分な昇圧電圧が
得られていない段階で書き込み動作を行うことになる。
これは、書き込みモードの初期の書き込みでは、選択さ
れたメモリセルの殆どが書き込み不十分となる可能性が
大きくなることを意味する。言い換えれば、書き込みモ
ードの初期において、無用な書き込み動作とベリファイ
読み出し動作を行っていることになり、結果として書き
込み時間が長くなる。データ消去についても同様の問題
がある。

【０００８】この発明は、上記事情を考慮してなされた
もので、効率的なデータ書き込み及びデータ消去を可能
とした不揮発性半導体記憶装置を提供することを目的と
している。

【０００９】

【課題を解決するための手段】この発明は、第１に、電
気的書き換え可能なメモリセルがマトリクス配列された
メモリセルアレイと、このメモリセルアレイの選択され
たメモリセルに対して昇圧された書き込み電圧を印加し
てデータ書き込みを行う書き込み手段と、前記メモリセ
ルアレイのメモリセルに対して昇圧された消去電圧を印
加してデータ消去を行う消去手段と、前記データ書き込
み手段又はデータ消去手段によりデータ書き込み又はデ
ータ消去されたメモリセルについて書き込み状態又は消
去状態を確認するためのデータ読み出しを行うベリファ
イ読み出し手段とを備え、且つ前記書き込み手段による
データ書き込みとこれに引き続く前記ベリファイ読み出
し手段によるデータ読み出し、又は前記消去手段による
データ消去とこれに引き続く前記ベリファイ読み出し手
段によるデータ読み出しの少なくとも一方を、メモリセ
ルのしきい値が所定範囲に入るまで複数回繰り返すよう
にした不揮発性半導体記憶装置であって、前記データ書
き込み又はデータ消去の初回の動作時間がそれぞれ昇圧
終了時間を超えるように２回目以降のデータ書き込み及
びデータ消去の動作時間に比べて長く設定されているこ
とを特徴とする。

【００１０】この発明は、第２に、電気的書き換え可能
なメモリセルがマトリクス配列されたメモリセルアレイ
と、このメモリセルアレイの選択されたメモリセルに対
して昇圧された書き込み電圧を印加してデータ書き込み
を行う書き込み手段と、前記メモリセルアレイのメモリ
セルに対して昇圧された消去電圧を印加してデータ消去
を行う消去手段と、前記データ書き込み手段又はデータ
消去手段によりデータ書き込み及びデータ消去されたメ
モリセルについて書き込み状態又は消去状態を確認する
ためのデータ読み出しを行うベリファイ読み出し手段
と、前記昇圧された書き込み電圧又は消去電圧を発生す
るための昇圧手段とを備え、且つ前記書き込み手段によ
るデータ書き込みとこれに引き続く前記ベリファイ読み
出し手段によるデータ読み出し、又は前記消去手段によ
るデータ消去とこれに引き続く前記ベリファイ読み出し
手段によるデータ読み出しの少なくとも一方を、メモリ
セルのしきい値が所定範囲に入るまで複数回繰り返すよ
うにした不揮発性半導体記憶装置であって、前記データ
書き込み及びデータ消去の初回の動作が前記昇圧手段に
よる昇圧出力が一定レベルに達した後に開始されること
を特徴とする。

【００１１】第２の発明において、好ましくは、複数回
のデータ書き込み及びデータ消去において実質的にメモ
リセルに昇圧された電圧が印加される時間が等しく設定
される。また第２の発明において好ましくは、昇圧手段
の出力は、複数回のデータ書き込みとベリファイ読み出
しが行われる間、及び複数回のデータ消去とベリファイ
読み出しが行われる間放電されずに保持される。またこ
の発明において、好ましくは、昇圧された書き込み電圧
又は消去電圧をメモリセルに転送するスイッチングトラ
ンジスタのゲート電圧は、書き込み時又は消去時とベリ
ファイ読み出し時とで同電位に設定される。

【００１２】この発明によると、データ書き込みモード
で書き込み動作とベリファイ読み出し動作を繰り返す際
に、初回の書き込み動作の時間を長くすることによっ
て、昇圧電圧が不十分な状態での無駄な書き込み及びベ
リファイ動作をなくすことができ、全体としてデータ書
き込みに要する時間が短縮される。また、データ書き込
みモードに入って昇圧回路の出力が立ち上がり始めた
後、一定時間をおいて昇圧電圧があるレベルに達した後
に初めて書き込み動作を開始することにより、やはり無
駄な書き込み及びベリファイ読み出し動作をなくすこと
ができ、また誤書き込みを防止することができる。デー
タ消去についても同様である。

【００１３】

【発明の実施の形態】以下、この発明の実施例を説明す
る。図１は、一実施例によるＮＡＮＤセル型ＥＥＰＲＯ
Ｍの構成を示すブロック図である。図中、１０１はメモ
リセルアレイであり、１０２はメモリセルアレイ１０１
のデータ書き込み、読み出しを行うためのデータラッチ
を兼ねたセンスアンプ回路である。センスアンプ回路１
０２は、カラムゲート１０３及びＩ／Ｏセンスアンプ回
路１０４を介し、データ入出力バッファ１０５を介して
外部入出力端子と接続される。ロウデコーダ１０６及び
カラムデコーダ１０７はそれぞれメモリセルアレイ１０
１のワード線選択及びビット線選択を行う。データ書き
込み、消去及び読み出しの制御を行う制御回路１０８が
設けられ、この制御回路１０８により制御されて書き込
み、消去動作に用いられる昇圧電圧を発生する昇圧回路
１０９が設けられている。

【００１４】メモリセルアレイ１０１は、電荷蓄積層と
しての浮遊ゲートと制御ゲートが積層されたｎチャネル
ＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソー
ス、ドレインを隣接するもの同士で共有する形で直列接
続し、これを１単位としてビット線に接続して構成され
る。

【００１５】図２（ａ）（ｂ）は、メモリセルアレイ１
０１の１つのＮＡＮＤセル部分の平面図と等価回路図で
ある。図３（ａ），（ｂ）はそれぞれ、図１（ａ）のＡ
−Ａ’及びＢ−Ｂ’断面図である。メモリセルはｐ型シ
リコン基板２０上のｎ型ウェル２１に形成されたｐ型ウ
ェル２２内の、素子分離酸化膜１２で囲まれた領域に形
成されている。１つのＮＡＮＤセルに着目して説明する
と、この実施例では、８個のメモリセルＭ０〜Ｍ７が直
列接続されて１つのＮＡＮＤセルを構成している。メモ
リセルはそれぞれ、基板に第１ゲート絶縁膜１３を介し
て浮遊ゲート１４（１４0，１４1，…，１４7）が形成
され、浮遊ゲート１４上に第２ゲート絶縁膜１５を介し
て制御ゲート１６（１６0，１６1，…，１６7）が形成
されて構成されている。これらのメモリセルのソース、
ドレインであるｎ型拡散層１９は、隣接するもの同士共
有する形で、メモリセルが直列接続されている。

【００１６】ＮＡＮＤセルのドレイン側、ソース側には
各々、メモリセルの浮遊ゲート、制御ゲートと同時に形
成された第１の選択ゲート１４9、１６9及び第２の選択
ゲート１４10、１６10が設けられている。素子形成され
た基板はＣＶＤ酸化膜１７により覆われ、この上にビッ
ト線１８が配設されている。ビット線１８はＮＡＮＤセ
ルのドレイン側、即ち制御ゲート１６９側のｎ型拡散層
１９に接続される。ＮＡＮＤセルの制御ゲート１６は、
複数のＮＡＮＤセルについて共通に制御ゲート線ＣＧ
（ＣＧ０，ＣＧ１，…，ＣＧ７）として配設されてい
る。これらの制御ゲート線ＣＧは、ワード線ＷＬとな
る。選択ゲート１４9、１６9及び１４10、１６10もそれ
ぞれ行方向に連続的に選択ゲート線ＳＧ１、ＳＧ２とし
て配設されている。

【００１７】図４は、この様なＮＡＮＤセルがマトリク
ス状に配列されたメモリセルアレイ１０１の等価回路を
示している。ソース線は例えば６４本のビット線毎につ
き１箇所、コンタクトを介してＡｌ、ｐｏｌｙ−Ｓｉな
どの基準電位配線に接続される。この基準電位配線は周
辺回路に接続される。通常一つの制御ゲート線ＣＧにつ
ながるメモリセルの集合（一点鎖線で示す範囲）を１ペ
ージと呼び、１組のドレイン側（第１の選択ゲート）及
びソース側（第２の選択ゲート）の選択ゲートによって
挟まれたページの集合（破線で示す範囲）を１ＮＡＮＤ
ブロック又は単に１ブロックと呼ぶ。１ページは例えば
２５６バイト（２５６×８）個のメモリセルから構成さ
れる。１ページ分のメモリセルはほぼ同時に書き込みが
行われる。１ブロックは例えば２０４８バイト（２０４
８×８）個のメモリセルから構成される。１ブロック分
のメモリセルはほぼ同時に消去される。

【００１８】図５は、実施例のＮＡＮＤ型ＥＥＰＲＯＭ
のウェル構造を示している。メモリセルは、上述のよう
にｐ型シリコン基板２０のセル用ｎ型ウェル２１内のセ
ル用ｐ型ウェル２２に形成される。ｎ型ウェル２１とｐ
型ウェル２２は同電位に設定される。電源電圧よりも高
い電圧が印加される高電圧ＮＭＯＳトランジスタは、ｐ
型シリコン基板２０に形成される。低電圧のＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタは、基板２１のメ
モリセルアレイ領域と別に形成されたｐ型ウェル２４及
びｎ型ウェル２３にそれぞれ形成される。

【００１９】図６は、ロウデコーダ１０６のうち、メモ
リセルアレイ１０１のブロックｉのワード線制御回路部
の構成である。ブロックアドレスが入ってブロック選択
回路６１の出力ＲＤＥＣＬｉが“Ｈ”となり、このブロ
ックｉが選択される。このブロック選択出力ＲＤＥＣＩ
ｉは、制御信号ＢＳＴＯＮ及び電源ＶCCによりそれぞれ
ゲートが制御されるＤタイプのＮＭＯＳトランジスタＱ
６０１，Ｑ６０２を介して、ノードＮ０に転送される。
これらのトランジスタＱ６０１，Ｑ６０２は高電圧トラ
ンジスタであり、しきい値は例えば、−１Ｖ程度であ
る。このノードＮ０で駆動されるＥタイプＮＭＯＳトラ
ンジスタＱ６１０〜Ｑ６１７、Ｑ６２１，Ｑ６２２はそ
れぞれ、選択ブロックｉの制御ゲート線（ワード線）Ｃ
Ｇ０〜ＣＧ７、選択ゲート線ＳＧ１，ＳＧ２を駆動する
駆動トランジスタである。これらの駆動トランジスタも
高電圧トランジスタであり、しきい値は０．６Ｖ程度に
設定されている。

【００２０】ＥタイプＮＭＯＳトランジスタＱ６０，Ｑ
６０５、ＩタイプＮＭＯＳトランジスタＱ６０３、キャ
パシタＣ６１，Ｃ６２及びインバータＩ６１の部分は、
昇圧回路から得られる発生される書き込み電圧ＶＲＤＥ
ＣをノードＮ０に転送するためのチャージポンプ作用を
利用したスイッチ回路６３を構成している。ＩタイプＮ
ＭＯＳトランジスタＱ６０３のしきい値は、０．２Ｖ程
度である。このスイッチ回路６３も高電圧トランジスタ
を用いて構成される。キャパシタＣ６１，Ｃ６２は、Ｄ
タイプＮＭＯＳトランジスタを用いたＭＯＳキャパシタ
である。ブロックｉが選択されてノードＮ０に“Ｈ”が
転送されると、書き込み電圧ＶＲＤＥＣがドレインに与
えられたＮＭＯＳトランジスタＱ６０４がオンして、書
き込み電圧はこのＮＭＯＳトランジスタＱ６０４及びダ
イオード接続されたＮＭＯＳトランジスタＱ６０３を介
して、ノードＮ０に転送される。

【００２１】チャージポンプ作用は、ブロック選択出力
ＲＤＥＣＩｉと交流信号ＯＳＣＲＤが入るＮＡＮＤゲー
ト６２により制御される。即ちブロック選択信号ＲＤＥ
Ｃｉが“Ｈ”のときに、ＮＡＮＤゲート６２の出力には
交流信号ＯＳＣＲＤが現れる。この交流信号ＯＳＣＲＤ
により、互いに逆相駆動されるキャパシタＣ６１，Ｃ６
２とＮＭＯＳトランジスタＱ６０３の部分でチャージポ
ンピングが行われる。この結果、ＭＯＳトランジスタＱ
６０３，Ｑ６０４のしきい値分の電圧降下を伴うことな
く、書き込み電圧ＶＲＤＥＣはノードＮ０に転送される
ことになる。チャージポンプの作用により、ノードＮ０
は、ＶＲＤＥＣよりも高い電圧ＶＲＤＥＣ＋αまで上昇
可能であるが、ＮＭＯＳトランジスタＱ６０５がこのノ
ードＮ０の電圧上昇を抑制している。即ちＮＭＯＳトラ
ンジスタＱ６０５のしきい値をＶthとすると、ノードＮ
０の電圧は、ＶＲＤＥＣ＋Ｖth以下に抑えられる。

【００２２】ブロック選択信号ＲＤＥＣＩｉの反転信号
により制御されるＥタイプＭＯＳトランジスタＱ６３
１，Ｑ６３２は、書き込み及び読み出し時にこのブロッ
クｉが非選択の時に選択ゲート線ＳＧ１，ＳＧ２をそれ
ぞれ接地電位ＳＧＤＳに設定するために設けられてい
る。この実施例では、２ビット線が１つのセンスアンプ
を共有する。例えば、図６に示す２本のビット線ＢＬ
０，ＢＬ１がセンスアンプを共有する場合、図７に示す
ように、ビット線ＢＬ０，ＢＬ１は、制御信号ＢＬＴＲ
０，ＢＬＴＲ１によりそれぞれ制御されるＮＭＯＳトラ
ンジスタＱ７２，Ｑ７４を介してセンスアンプにつなが
るノードＮ２に接続される。ビット線ＢＬ０，ＢＬ１は
また、制御信号ＢＬＣＵ０，ＢＬＣＵ１によりそれぞれ
制御されるＮＭＯＳトランジスタＱ７１，Ｑ７３を介し
て、制御信号ＢＬＣＲＬが与えられるノードＮ１に共通
に接続される。これらのＭＯＳトランジスタＱ７１〜Ｑ
７４も、Ｅタイプの高電圧トランジスタである。

【００２３】図８は、図７のノードＮ２につながるデー
タラッチ兼センスアンプ回路の具体構成を示す。このセ
ンスアンプ回路では高電圧を扱わず、従って低電圧トラ
ンジスタが用いられる。センスアンプ回路の要部は、Ｐ
ＭＯＳトランジスタＱ８０１とＮＭＯＳトランジスタＱ
８０２からなるＣＭＯＳインバータと、ＰＭＯＳトラン
ジスタＱ８０４とＮＭＯＳトランジスタＱ８０５からな
るＣＭＯＳインバータの入出力を交差接続して構成され
たラッチ８１である。ＰＭＯＳトランジスタＱ８０１，
Ｑ８０４のソースは、活性化用のＰＭＯＳトランジスタ
Ｑ８０３，Ｑ８０６を介してＶCCに接続される。

【００２４】ラッチ８１の二つのノードＮａ，Ｎｂはそ
れぞれ、カラム選択信号ＣＳＬにより駆動されるＮＭＯ
ＳトランジスタＱ８３１，Ｑ８３２を介してデータ線に
接続される。ノードＮａ，Ｎｂはまた、データセンス用
の制御信号ＢＬＳＥＮ０，ＢＬＳＥＮ１によりそれぞれ
制御されるＮＭＯＳトランジスタＱ８１０，Ｑ８１１を
介し、センス用ＮＭＯＳトランジスタＱ８１２のドレイ
ンに接続されている。センス用ＮＭＯＳトランジスタＱ
８１２のゲートがセンスノードＮｓであり、このセンス
ノードＮｓは、制御信号ＢＬＣＬＭＰにより制御される
ＮＭＯＳトランジスタＱ８１４を介して、ビット線につ
ながるノードＮ２に接続される。ノードＮ２とラッチ８
１のノードＮａは、制御信号ＢＬＣＤにより制御される
ＮＭＯＳトランジスタＱ８２１により接続される。

【００２５】センスノードＮｓには、データ保持用のキ
ャパシタＣ８１と、プリチャージ用のＮＭＯＳトランジ
スタＱ８１３が設けられている。ラッチ８１のノードＮ
ｂに接続されたＮＭＯＳトランジスタＱ８２２はリセッ
ト用である。またノードＮｂには、ベリファイ読み出し
のために、ノードＮｂの“Ｈ”，“Ｌ”によりオン，オ
フ制御されるＮＭＯＳトランジスタＱ８２３のゲートが
接続されている。ＮＭＯＳトランジスタＱ８２３のドレ
インは、ベリファイ読み出し時“Ｈ”となるＦＬＡＧ端
子となり、ソースはベリファイ制御信号ＶＥＲＦＹによ
りスイッチされるＮＭＯＳトランジスタＱ８２４を介し
て接地される。

【００２６】図９は、昇圧回路１０９の構成を示してい
る。昇圧回路１０９は、図示のように、書き込み時選択
ワード線に与えられる書き込み電圧Ｖpgmを発生するた
めのＶpgm昇圧回路、書き込み時に非選択ワード線に与
えられる中間電圧Ｖpassを発生するためのＶpass昇圧回
路、ベリファイ読み出し時非選択ワード線に与えられる
電圧Ｖreadを発生するためのＶread昇圧回路、書き込み
時制御端子ＢＬＴＲ，ＢＬＣＵに与えられる電圧ＶSG，
ＶSGHHを発生するための昇圧回路、消去時ウェルに与え
られる消去電圧Ｖeraを発生するためのＶera昇圧回路等
を含む。いずれの昇圧回路も同様の回路により構成され
るが、図９では代表的にＶpgm昇圧回路についてのみ具
体的に示している。

【００２７】即ち昇圧回路は、起動用ＰＭＯＳトランジ
スタＱ９０１を介して電源ＶCCに直列に接続される、転
送用ダイオードとしてのＮＭＯＳトランジスタＱ９０
２，Ｑ９０３，…，Ｑ９０６と、それらの接続ノードに
一端が接続されたキャパシタＣ９１，Ｃ９２，…，Ｃ９
４とから構成される。キャパシタの他端には、相補クロ
ックＣＫ１，ＣＫ２が与えられる。

【００２８】この昇圧回路の動作を簡単に説明すれば、
回路が起動され、クロックＣＫ１が“Ｌ”のとき、電源
ＶCCにより初段キャパシタＣ９１に充電される。クロッ
クＣＫ１が“Ｈ”になると、キャパシタＣ９１に充電さ
れた電荷は、次段のキャパシタＣ９２に転送される。以
下、クロック制御による同様の充電動作と一方向の電荷
転送動作により、昇圧電圧が得られる。

【００２９】次に、この実施例によるＥＥＰＲＯＭの基
本動作を説明する。データ書き込みでは、ビット線にデ
ータに応じて０Ｖ（“１”書き込み）又は電源電圧ＶCC
（“０”書き込み）が印加される。ビット線側の選択ゲ
ート線ＳＧ１はＶCC、共通ソース線側の選択ゲートＳＧ
２は０Ｖとする。これにより、“１”書き込みのメモリ
セルのチャネルには０Ｖが伝達される。“０”書き込み
のビット線側では、選択ゲートＳＧ１がオフするので、
メモリセルのチャネルはＶCC−Ｖthsg（Ｖthsgは選択ゲ
ートのしきい値電圧）になり、フローティングになる。
あるいは、書き込みを行うメモリセルよりもビット線側
のメモリセルのしきい値が正電圧Ｖthcellを持つ場合に
は、メモリセルのチャネルはＶCC−Ｖthcellになる。

【００３０】その後、選択されたメモリセルの制御ゲー
トには昇圧された書き込み電圧Ｖpgm（＝２０Ｖ程度）
が印加され、他の非選択メモリセルの制御ゲートには中
間電圧Ｖpass（＝１０Ｖ程度）が印加される。その結
果、データ“１”の時は、チャネルの電位が０Ｖなので
選択メモリセルの浮遊ゲートと基板間に高電圧がかか
り、基板から浮遊ゲートに電子がトンネル注入されてし
きい値電圧が正方向に変化する。データが“０”の時
は、フローティングのチャネルは制御ゲートとの間の容
量結合で中間電位になり、電子の注入が行われない。

【００３１】以上の書き込み動作後、書き込みが十分に
行われたかを調べるベリファイ読み出しが行われる。ベ
リファイ読み出しでは、選択されたワード線にベリファ
イ読み出し用電圧Ｖvrfy、非選択ワード線に中間電圧Ｖ
readが与えられ、書き込みが十分か否かが判定される。
そして書き込み不十分と判定されたメモリセルについて
のみ、再度書き込みが行われる。

【００３２】データ消去は、ブロック単位でほぼ同時に
行われる。消去するブロックの全ての制御ゲートを０Ｖ
として、メモリセルアレイのｐ型ウェル及びｎ型ウェル
に昇圧された消去電圧Ｖera（２０Ｖ程度）が印加され
る。消去を行わないブロックの制御ゲートはフローティ
ング状態とする。これにより消去するブロックのメモリ
セルにおいて浮遊ゲートの電子がウェルに放出され、し
きい値電圧が負方向に移動する。消去を行わないブロッ
クでは容量結合により制御ゲートも電位上昇し、消去は
行われない。

【００３３】データ読み出し動作は、ビット線をＶCCに
プリチャージした後にフローティングにし、選択された
メモリセルの制御ゲートを０Ｖ、それ以外のメモリセル
の制御ゲート、選択ゲートを電源電圧、ソース線を０Ｖ
として、選択メモリセルで電流が流れるか否かをビット
線にて検出することにより行われる。メモリセルに書き
込まれたデータが“１”（メモリセルのしきい値Ｖth＞
０）ならばメモリセルはオフになるので、ビット線はプ
リチャージ電位を保つ。データが“０”（メモリセルの
しきい値Ｖth＜０）ならばメモリセルはオンして、ビッ
ト線はプリチャージ電位から△Ｖだけ下がる。これらの
ビット線電位変化をセンスアンプ回路で検出することに
よって、メモリセルのデータが読み出される。

【００３４】以上の動作において、チップ内電源電圧が
２．５Ｖ程度まで低くなると、例えばデータ書き込み動
作時、昇圧回路が起動されてから実際に昇圧出力が所定
の昇圧レベルに達するまでに時間がかかる。従って、書
き込み動作とベリファイ読み出し動作をパルス的に交互
に繰り返す際に、書き込みモードに入った後の初回の書
き込みでは、殆どのメモリセルで書き込み不十分となる
可能性がある。そうすると、最初の書き込みとベリファ
イ読み出しのサイクルは無駄になる。この点を考慮して
この実施例においては、初回のデータ書き込みの時間
を、２回目以降の書き込み時間に比べて長く設定する。

【００３５】図１１は、実施例のデータ書き込みとベリ
ファイ読み出しの動作タイミングを、Ｖpgm昇圧回路の
出力波形と共に示す。書き込み電圧Ｖpgmの昇圧に、図
示のように時間Ｔ０を要するとする。このとき、初回の
書き込みの時間Ｔ１は例えば、Ｔ１＞Ｔ０とする。１回
目の書き込み後に１回目のベリファイ読み出しが行われ
る。ベリファイ読み出し時もＶpgm昇圧回路は昇圧電位
を保つ。２回目の書き込み動作では昇圧回路自体は所望
の書き込み電圧Ｖpgmまで昇圧しているので、これが与
えられるワード線の立ち上がりも早い。従って、２回目
以降の書き込み時間Ｔ２，Ｔ２，Ｔ４は、Ｔ１＞Ｔ２＝
Ｔ３＝Ｔ４とする。昇圧回路はベリファイ読み出しで全
てのメモリセルに書き込みが終了したことを検知してか
ら動作停止して昇圧電位を放電する。

【００３６】図１２は、書き込み電圧Ｖpgmと、これが
印加されるワード線ＷＬ（制御ゲート線ＣＧ）の波形を
示した。図示のように、書き込みモードに入った後の最
初の書き込み動作では２回目以降よりも長い時間ワード
線に書き込みパルスが印加される。最初の書き込みでは
ワード線ＷＬの電位が徐々に昇圧されるので、メモリセ
ルのトンネル酸化膜に印加される電界やトンネル電流は
ほぼ一定になる。その結果、メモリセルの酸化膜に高電
界が印加されないので、酸化膜の信頼性が向上する。

【００３７】図１３は、より好ましい実施例の書込動作
タイミングを、図１２に対応させて示す。図１２では、
書き込み開始から同時にワード線に昇圧されつつある書
き込み電圧Ｖpgmを与えるようにした。これに対しこの
実施例では、書き込みモードに入った後、昇圧される書
き込み電圧Ｖpgmが最終設定値に達するまでの時間、或
いはあるレベルＶ１（最終昇圧値の８０〜９０％）に達
するまでの時間Ｔ０は、実際にはワード線ＷＬに書き込
み電圧Ｖpgmを与えず、時間Ｔ０の経過を待ってワード
線ＷＬに書き込み電圧Ｖpgmを与える。この場合、実際
に書き込み電圧Ｖpgmがワード線ＷＬに与えられる時間
は、初回も２回目以降も同じ時間とする。上述のレベル
Ｖ１は、Ｖ１から最終昇圧値にまで昇圧回路が立ち上が
る時間が、ワード線のＣＲ時定数よりも十分小さくなる
ように設定することができる。この様に設定すれば、ワ
ード線の末端が最終設定値に達する時間を、１回目のパ
ルスと１回目以降のパルスとで同程度になるようにする
ことができる。

【００３８】この場合、初回の待ち時間Ｔ０が実際のデ
ータ書き込み動作では無駄ではなく、有効になること
を、図１４により説明する。図１４では、書き込みモー
ドに入ると同時にワード線ＷＬに書き込み電圧Ｖpgmを
与える従来の方式と、この実施例による図１３の方式の
タイミングを併せて示している。書き込みと引き続くベ
リファイ読み出しを１サイクルとして、従来方式では最
初のサイクルで殆どのメモリセルに書き込みがなされ
ず、全メモリセルに十分な書き込みが行われるまでに更
に３サイクル〜を要したとする。

【００３９】これに対して、実施例のように、書き込み
電圧Ｖpgmが実際の書き込みに必要な一定のレベルＶ１
に達した後に書き込み電圧印加を開始すると、メモリセ
ルの条件が同じとすれば、従来方式と同様に３サイクル
〜で全メモリセルに書き込みが終了する。即ち待ち
時間Ｔ０があるにも拘わらず、初回の無駄な書き込みサ
イクルを省いた結果として、トータルの書き込みに要す
る時間は、従来方式よりも短縮されることになる。

【００４０】また図１３の方式は、図１２の方式に対し
て次のような有効性がある。前述のように、書き込み
時、書き込み非選択（“０”書き込み）のメモリセルの
チャネルはワード線との間の容量結合で昇圧されフロー
ティング状態になる。しかし、メモリセルのチャネル内
の接合リーク電流が大きい場合には、メモリセルに印加
される書き込みパルスの時間が図１２のように長いと、
チャネル電位が低下し、誤書き込みを生じるおそれがあ
る。従って、メモリセルの接合リーク電流が大きい場合
には、図１３のように最初の書き込みでは昇圧回路の出
力が立ち上がってからワード線に書き込み電圧Ｖpgmを
印加する方が望ましい。

【００４１】以下には、更に詳細なタイミング図を用い
てこの実施例のＥＥＰＲＯＭの書き込み動作を説明す
る。図１５及び図１６は、図８のラッチ８１に書き込み
データがロードされた後の書き込み動作のタイミング図
である。なお、図のＶCCは、チップ内部で降圧された電
源電圧（２．５Ｖ）である。時刻ｔ０で昇圧回路起動信
号ＬＩＭＶＰＧＭｎ，ＬＩＭＶＤＲｎ，ＬＩＭＶＳＧｎ
が“Ｌ”になり、Ｖpgm昇圧回路、Ｖpass昇圧回路、Ｖr
ead昇圧回路、ＶSG，ＶSGHH昇圧回路が昇圧を始める。

【００４２】選択ブロックが例えば、図６のブロックｉ
とすると、時刻ｔ１でブロック選択信号ＲＤＥＣＩｉが
ＶCCになり、これがノードＮ０に転送されて、転送スイ
ッチ回路６３が動作する。これにより、ＶＲＤＥＣから
書き込み電圧ＶpgmがノードＮ０に転送され、これが選
択ゲート線ＳＧ１，ＳＧ２及び制御ゲート線ＣＧの駆動
トランジスタＱ６１０〜Ｑ６１７，Ｑ６２１，Ｑ６２２
のゲートに与えられる。このとき、トランジスタＱ６３
１，Ｑ６３２がオフになって、制御ゲート線ＳＧ１，Ｓ
Ｇ２は接地電位ＳＧＤＳから切り離される。

【００４３】非選択のブロックではブロック選択信号Ｒ
ＤＥＣがＶSSになり、ノードＮ０ははＶSSになる。従っ
て、非選択ブロックでは選択ゲートＳＧ１，ＳＧ２が接
地され、制御ゲートはフローティングになる。いまの場
合、図７に示すビット線ＢＬ０，ＢＬ１のうち、ＢＬ０
が選択されたとする。時刻ｔ１に、制御信号ＢＬＣＵ
０，ＢＬＣＵ１が“Ｌ”になり、時刻ｔ２に、制御信号
ＢＬＣＵ１，ＢＬＴＲ０がそれぞれ、ＶSGHHになる。こ
のとき制御信号ＢＬＴＲ１は“Ｌ”である。従って、非
選択のビット線ＢＬ１は、ＢＬＣＲＬによりＶCCにプリ
チャージされる。選択ビット線ＢＬ０には、ラッチ８１
のノードＮａのデータ“Ｈ”又は“Ｌ”が転送される。

【００４４】“１”書き込みの場合、ビット線ＢＬ０か
らメモリセルのチャネルに０Ｖが転送される。なお制御
ゲート線及び選択ゲート線については、図１６に実線で
示すように、選択ゲート線ＳＧ１にＶSG、制御ゲート線
をＶread（４．５Ｖ）を与えて、“１”データ書き込み
のチャネルにビット線ＢＬ０から０Ｖを転送してもよ
い。或いは図１６の点線で示したように、ビット線プリ
チャージの間、制御ゲート線は０Ｖとしてもよい。

【００４５】ビット線プリチャージ後、時刻ｔ４から実
質的書き込みが始まる。即ち時刻ｔ４に、選択制御ゲー
ト線にＶpgm（２０Ｖ）、非選択制御ゲート線にＶpass
（１０Ｖ）を与える。前述のように、“１”書き込みの
場合にはチャネルから電子が浮遊ゲートに注入される。
“０”書き込みの場合は選択ゲート線ＳＧ１がオフする
ので、チャネルはフローティングとなり、制御ゲート線
との間の容量結合で８Ｖ程度まで上昇して、電子の注入
が行われない。

【００４６】非選択ビット線ＢＬ１に接続されたメモリ
セルは、ビット線ＢＬ１がＢＬＣＲＬからＶCCに設定さ
れることから、書き込み非選択になる。図１５におい
て、制御信号ＢＬＴＲ０，ＢＬＣＵ１が１．５ｕｓ時間
をのかけてゆっくり上昇させているが、これはビット線
の充電を徐々に行うことにより、チップ内電源ＶCCの低
下を防ぐためである。書き込み終了後は、時刻ｔ５で制
御信号ＢＬＣＤが“Ｌ”になってビット線とセンスアン
プ回路が切り離され、また制御ゲート線が放電される。
更に時刻ｔ６でビット線が放電される。

【００４７】この発明においては、最初の書き込み時間
を２回目以降の書き込みの時間よりも長くする。最初の
書き込みの時間の長くする方法は様々である。例えば、
図１５及び図１６で時刻ｔ４からｔ５までの時間、即ち
実際に選択ワード線に書き込み電圧Ｖpgmが印加される
時間を長くしてもよい。この場合、選択ワード線の波形
は図１２のようになり、メモリセルの酸化膜に印加され
る電界を一定にすることができ、酸化膜の信頼性が向上
する。或いは、時刻ｔ２からｔ３までのチャネルプリチ
ャージの時間だけを長くしてもよいし、時刻ｔ２からｔ
４までのビット線プリチャージの時間を長くしてもよ
い。この場合、ワード線の波形は図１３のようになる。
その結果、上述のように“１”書き込みする場合の誤書
き込みを防止することができる。

【００４８】また、書き込みコマンドあるいは書き込み
データをセンスアンプにロードするコマンドが入力次
第、各昇圧回路を起動し、昇圧電圧が立ち上がった後
に、図１５及び図１６に示す書き込み動作を開始しても
よい。或いはまた、書き込みアドレスを入力するコマン
ドが入力次第、昇圧回路を起動し、昇圧電圧が立ち上が
った後、図１５及び図１６に示す書き込み動作を開始し
てもよい。これらの場合、図１５及び図１６に示した時
刻ｔ１，ｔ２，…の設定を１回目の書き込み動作と２回
目以降の書き込みで同様にすることができる。これによ
り、書き込み動作を制御するロジック回路を簡単にする
ことができる。更に、時刻ｔ０からｔ１までの時間だけ
を長くしてもよい。更にまた、昇圧回路の起動は、チッ
プ・イネーブルと同時でもよい。

【００４９】図１６では、書き込み動作終了後も昇圧回
路起動信号ＬＩＭＶＬＧＭｎ，ＬＩＭＶＲＤｎ，ＬＩＭ
ＶＳＧｎ等が“Ｌ”であり、各昇圧回路は昇圧動作を継
続している。従って２回目以降の書き込みでのワード線
等の高速立ち上がりが可能である。あるいは、書き込み
終了後にこれらの起動信号をオフとして昇圧回路を止
め、フローティング状態にしてもよい。この場合、昇圧
回路をベリファイ読み出し中に動作させないため、消費
電流を削減できる。

【００５０】昇圧回路の活性化信号ＬＩＭＶＲＤｎ，Ｌ
ＩＭＶＳＧｎ，ＬＩＭＶＰＧＭｎはベリファイ読み出し
ですべてのメモリセルが十分に書き込まれたことを検知
して“Ｈ”にして、昇圧回路を止めればよい。この場
合、昇圧回路の内部ノード及び出力ノードを例えば電源
電圧まで放電してもよいし、フローティング状態にして
もよい。昇圧回路の内部ノード及び出力ノードをフロー
ティング状態にすると、書き込み終了直後に更に書き込
み等の動作を行う場合に、昇圧回路の立ち上がりを早く
することができる。

【００５１】図１６では、書き込み終了後も、スイッチ
回路６３の出力が与えられるノードＶＲＤＥＣ及びＮ０
を放電せず、それぞれＶpgm及びＶpgm＋αに保ってい
る。これは、２回目の書き込み時の昇圧回路の負荷を小
さくし、２回目の書き込み時の昇圧電位の立ち上がりを
早くするためである。このように書き込み終了後も昇圧
回路の出力を活性化し、ベリファイ読み出し時もＶＲＤ
ＥＣ，Ｎ０をＶpgm，Ｖpgm＋αに保つことにより、２回
目以降のワード線の立ち上がり時間はワード線の抵抗Ｒ
ｗｌ及び容量Ｃｗｌで決まるＲｗｌ・Ｃｗｌ程度の時間
で立ち上げることができる。時刻ｔ７に制御信号ＢＳＴ
ＯＮを“Ｈ”にし、ノードＮ０をＶCC或いはＶSSにして
もよい。ノードＮ０の容量はＶpgm昇圧回路のトータル
の負荷に比べて十分小さいので、これをＶSS或いはＶCC
に放電しても、昇圧回路の立ち上がりは十分速い。

【００５２】ワード線の負荷容量が昇圧回路自体の容量
に比べて大きい場合には、図９に破線で示すように、各
昇圧回路の出力端子にキャパシタＣ０１，Ｃ０２，…，
Ｃ０５を接続すればよい。これらのキャパシタを接続す
ると、昇圧回路の負荷が増加するので１回目の書き込み
の昇圧時間は長くなる。しかし、２回目以降の書き込み
では、ワード線に充電すべき電荷があらかじめこれらの
キャパシタに蓄えられているので、ワード線の立ち上が
りを早くすることができる。書き込みとベリファイ読み
出しのサイクルは通常６回程度行うので、昇圧回路の出
力にキャパシタをつけることにより１回目の書き込み時
間が長くなっても残りの５回の書き込み時間が短くなる
ことにより、書き込み全体の時間を短縮できる。

【００５３】次に、書き込み後のベリファイ読み出し動
作の詳細を、図１７及び図１８のタイミング図を用いて
説明する。スタンバイ状態で制御信号ＢＬＣＵ０，１は
ＶCCであり、ビット線ＢＬ０，ＢＬ１は、トランジスタ
Ｑ７１，Ｑ７３を介して端子ＢＬＣＲＬ（＝ｇｎｄ）に
接地されている。時刻ｔ１０がベリファイ読み出しモー
ドの開始であり、時刻ｔ１１で制御信号ＢＬＰＲＥが立
ち上がり、同時に制御信号ＢＬＣＵ０が“Ｌ”になっ
て、ＢＬＣＵ１がＶSGHHに立ち上がる。そして時刻ｔ１
２で制御信号ＢＬＣＬＡＭＰが立ち上がり、トランジス
タＱ８１２，Ｑ８１４を介して、選択ビット線ＢＬ０が
１Ｖ程度にプリチャージされる。ビット線ＢＬ１は、制
御信号ＢＬＣＵ１が“Ｈ”であって、接地電位を保つ。

【００５４】また、時刻ｔ１１で選択ブロックではブロ
ック選択信号ＲＤＥＣＩｉがＶCCになり、ノードＮ０は
Ｖpgm＋αとなる。これにより、選択ブロックでは、制
御ゲート線ＳＧ１及び非選択の制御ゲート線にＶread、
選択された制御ゲート線にベリファイ読み出し用の電圧
Ｖvrfy（＝０．５Ｖ）が与えられる。このときソース側
の選択ゲート線ＳＧ２は接地を保つ。

【００５５】以上により、選択されたブロックの選択ビ
ット線ＢＬ０及びこれにつながるメモリセルのチャネル
がプリチャージされ、その後時刻ｔ１３でソース側の選
択ゲート線ＳＧ２にＶreadが与えられて、ビット線放電
を開始する。このとき、制御信号ＢＬＣＬＡＭＰが
“Ｌ”となり、センスノードＮｓからビット線へのリー
ク電流が防止される。Ｖvrfyが与えられた選択メモリセ
ルのしきい値の状態に応じてビット線ＢＬ０は放電さ
れ、或いは放電されない。即ち、しきい値が十分高い正
（データ“１”）なっていれば、ビット線の放電はな
く、書き込み不十分でしきい値が低いと、ビット線は放
電する。

【００５６】時刻ｔ１４までは、センスノードＮｓはＶ
CCに保持され、時刻ｔ１５で制御信号ＢＬＣＬＡＭＰが
再度“Ｈ”になることにより、センスノードＮｓは、ビ
ット線ＢＬ０に接続される。これにより、ビット線ＢＬ
０が放電されている場合にはセンスノードＮｓも放電さ
れて“Ｌ”になり、ビット線ＢＬ０が放電されていなれ
ば、センスノードＮｓは“Ｈ”を保つ。

【００５７】その後、時刻ｔ１６で制御信号ＢＬＳＥＮ
１が“Ｈ”になり、ＭＯＳトランジスタＱ８１１がオン
して、ラッチ８１のノードＮｂはＭＯＳトランジスタＱ
８１２のドレインにつながる。従って、“１”データ書
き込みの場合であって、ノードＮｂに“Ｈ”がロードさ
れ、書き込み十分であってベリファイ読み出しでセンス
ノードＮｓが“Ｈ”になると、ＭＯＳトランジスタＱ８
１２，Ｑ８１２が共にオンであるため、ノードＮｂは放
電されて“Ｌ”に反転される。“０”データ書き込みの
場合、ノードＮｂには“Ｌ”がロードされ、ベリファイ
読み出しによるセンスノードＮｓも“Ｌ”であり、ノー
ドＮｂは“Ｌ”のままである。“１”書き込みが不十分
の場合には、センスノードＮｓが“Ｌ”、従ってＭＯＳ
トランジスタＱ８１２はオフであり、ノードＮｂは、
“Ｈ”のまま反転されない。

【００５８】従って、このベリファイ読み出し後のノー
ドＮｂのデータ反転を監視することにより、書き込みが
十分か否かが判定される。具体的には、図８のＦＬＡＧ
をＶCCにプリチャージし、時刻ｔ１７で制御信号ＶＥＲ
ＦＹを“Ｈ”にする。書き込みが不十分であるカラムに
ついてはノードＮｂが“Ｈ”であるから、トランジスタ
Ｑ８２３，Ｑ８２４が共にオンとなり、ＦＬＡＧが放電
される。書き込みが十分、或いは“０”書き込みの場合
は、ＦＬＡＧは放電されず、“Ｈ”を保つ。これによ
り、書き込み不十分のカラムが検出される。

【００５９】ベリファイ読み出しの結果、書き込み不十
分のメモリセルがある場合には、再度書き込みが繰り返
される。書き込みが終了すると、時刻ｔ１８からリカバ
リ動作に入り、制御ゲート線、選択ゲート線等が放電さ
れる。

【００６０】上記実施例では、専らデータ書き込みにつ
いて説明したが、この発明は、データ消去について、消
去動作とベリファイ読み出し動作を繰り返す場合にも同
様に適用可能である。またこの発明は、ＮＡＮＤ型ＥＥ
ＰＲＯＭに限らず、ＮＯＲ型、ＡＮＤ型(A.Nozoe:ISSC
C,Digest of Technichal Papers,1995)、ＤＩＮＯＲ型
(S.Kobayashi:ISSCC,Digest of Technichal Papers,199
5)、Virtual Ground Array型(Lee,et al:Symposium on
VLSI Circuits,Digest of Technichal Papers,1994)
等、他の電気的書き替え可能な不揮発性半導体記憶装置
に同様に適用することができる。

【００６１】

【発明の効果】以上述べたようにこの発明によれば、デ
ータ書き込み或いは消去モードで書き込み或いは消去動
作とベリファイ読み出し動作を繰り返す際に、初回の書
き込み或いは消去動作の時間を長くすることによって、
昇圧電圧が不十分な状態での無駄な書き込みや消去及び
ベリファイ動作をなくすことができ、全体としてデータ
書き込み或いは消去に要する時間を短縮することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例によるＥＥＰＲＯＭのブロ
ック構成を示す。

【図２】同実施例のＮＡＮＤ型セルの平面図と等価回路
図である。

【図３】同実施例のＮＡＮＤ型セルの断面構造である。

【図４】同実施例のメモリセルアレイの等価回路図であ
る。

【図５】同実施例のウェル構造を示す図である。

【図６】同実施例のロウデコーダ部の構成を示す図であ
る。

【図７】同実施例のビット線制御部の構成を示す図であ
る。

【図８】同実施例のデータラッチ兼センスアンプ回路の
構成を示す図である。

【図９】同実施例の昇圧回路の構成を示す図である。

【図１０】同昇圧回路に用いられる駆動用クロック信号
を示す。

【図１１】同実施例のデータ書き込み及びベリファイ読
み出し動作を説明するための図である。

【図１２】図１０の書き込み及びベリファイ動作でのワ
ード線波形を示す。

【図１３】他の実施例による書き込み及びベリファイ動
作でのワード線波形を示す。

【図１４】図１２の方式による効果を従来方式と比較し
て示す図である。

【図１５】実施例の書き込み動作の詳細なタイミング図
である。

【図１６】同じく実施例の書き込み動作の詳細にタイミ
ング図である。

【図１７】実施例のベリファイ読み出し動作の詳細なタ
イミング図である。

【図１８】同じく実施例のベリファイ読み出し動作の詳
細なタイミング図である。

【符号の説明】

１０１…メモリセルアレイ、１０２…データラッチ兼セ
ンスアンプ回路、１０３…カラムゲート、１０４…Ｉ／
Ｏセンスアンプ、１０５…データ入出力バッファ、１０
６…ロウデコーダ、１０７…カラムデコーダ、１０８…
制御回路、１０９…昇圧回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電気的書き換え可能なメモリセルがマト
   リクス配列されたメモリセルアレイと、 このメモリセルアレイの選択されたメモリセルに対して
   昇圧された書き込み電圧を印加してデータ書き込みを行
   う書き込み手段と、 前記メモリセルアレイのメモリセルに対して昇圧された
   消去電圧を印加してデータ消去を行う消去手段と、 前記データ書き込み手段又はデータ消去手段によりデー
   タ書き込み又はデータ消去されたメモリセルについて書
   き込み状態又は消去状態を確認するためのデータ読み出
   しを行うベリファイ読み出し手段とを備え、且つ 前記書き込み手段によるデータ書き込みとこれに引き続
   く前記ベリファイ読み出し手段によるデータ読み出し、
   又は前記消去手段によるデータ消去とこれに引き続く前
   記ベリファイ読み出し手段によるデータ読み出しの少な
   くとも一方を、メモリセルのしきい値が所定範囲に入る
   まで複数回繰り返すようにした不揮発性半導体記憶装置
   であって、 前記データ書き込み又はデータ消去の初回の動作時間が
   それぞれ昇圧終了時間を超えるように２回目以降のデー
   タ書き込み又はデータ消去の動作時間に比べて長く設定
   されていることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 電気的書き換え可能なメモリセルがマト
   リクス配列されたメモリセルアレイと、 このメモリセルアレイの選択されたメモリセルに対して
   昇圧された書き込み電圧を印加してデータ書き込みを行
   う書き込み手段と、 前記メモリセルアレイのメモリセルに対して昇圧された
   消去電圧を印加してデータ消去を行う消去手段と、 前記データ書き込み手段又はデータ消去手段によりデー
   タ書き込み又はデータ消去されたメモリセルについて書
   き込み状態又は消去状態を確認するためのデータ読み出
   しを行うベリファイ読み出し手段と、 前記昇圧された書き込み電圧又は消去電圧を発生するた
   めの昇圧手段とを備え、且つ前記書き込み手段によるデ
   ータ書き込みとこれに引き続く前記ベリファイ読み出し
   手段によるデータ読み出し、又は前記消去手段によるデ
   ータ消去とこれに引き続く前記ベリファイ読み出し手段
   によるデータ読み出しの少なくとも一方を、メモリセル
   のしきい値が所定範囲に入るまで複数回繰り返すように
   した不揮発性半導体記憶装置であって、 前記データ書き込み又はデータ消去の初回の動作が前記
   昇圧手段による昇圧出力が一定レベルに達した後に開始
   されることを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 複数回のデータ書き込み及びデータ消去
   において実質的にメモリセルに昇圧された電圧が印加さ
   れる時間が等しく設定されることを特徴とする請求項２
   記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記昇圧手段の出力は、複数回のデータ
   書き込みとベリファイ読み出しが行われる間、及び複数
   回のデータ消去とベリファイ読み出しが行われる間放電
   されずに保持されることを特徴とする請求項２記載の不
   揮発性半導体記憶装置。
5. 【請求項５】 前記昇圧された書き込み電圧又は消去電
   圧をメモリセルに転送するスイッチングトランジスタの
   ゲート電圧は、書き込み時又は消去時とベリファイ読み
   出し時とで同電位に設定されることを特徴とする請求項
   １または２に記載の不揮発性半導体記憶装置。