JP2006048776A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ビット線およびセルソース線の放電回路に関するもので、より信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】セルソース線ＣＥＬＬＳＲＣには、放電パス６０および６２が、ビット線シールド線ＢＬＣＲＬには、放電パス６１および６３が設けられている。放電パス６０は、制御信号ＣＥＬＬＳＲＣＶＳＳ１により、放電パス６１は、制御信号ＢＬＣＲＬＶＳＳ１により、放電パス６２は、制御信号ＣＥＬＬＳＲＣＶＳＳ２により、放電パス６３は、制御信号ＢＬＣＲＬＶＳＳ２により、制御される。
【選択図】 図６

Description

本発明は、半導体記憶装置に関するもので、特に、ＮＡＮＤフラッシュメモリをはじめとする不揮発性半導体記憶装置の放電回路に関する。

図１はＮＡＮＤフラッシュメモリのコア部を示し、図２は図１におけるＮＡＮＤセル１の構成を示す。また、図１のＮＡＮＤフラッシュメモリのプログラム時の波形を図３に示す。以下、これらの図面を参照しながらＮＡＮＤフラッシュメモリのプログラム動作を簡単に説明する。

ＮＡＮＤストリング１は、ビット線に接続されるドレイン側の選択トランジスタ２０、メモリセルトランジスタ２１、およびセルソース線ＣＥＬＬＳＲＣに接続されるソース側の選択トランジスタ２２、からなる。選択トランジスタ２０のゲートは、選択ゲートＳＧＤに、選択トランジスタ２２のゲートは、選択ゲートＳＧＳに接続されている。ＮＡＮＤストリング中に含まれるメモリセルトランジスタ２０のひとつにデータをプログラムする時、プログラムするデータはセンスアンプ側から選択されたビット線５に伝えられる。ここでビット線４は、メモリセルアレイの偶数ページに、ビット線５はメモリセルアレイの奇数ページに対応する。一方、隣接する非選択のビット線４はビット線シールド線ＢＬＣＲＬから電源電圧Ｖｄｄに充電される。またセルソース線ＣＥＬＬＳＲＣはＮＡＮＤストリング１内において、チャネルブート時に選択ゲートＳＧＳ側への電流リークを抑えるため、接地電位Ｖｓｓでない電圧（ＶｄｄあるいはＶｄｄからトランジスタの閾値分低下した電圧）にプリチャージされる。ワード線ＷＬが立ち上げられメモリセルへのデータプログラムが終了すると、ビット線４，５が接続されたビット線シールド線ＢＬＣＲＬおよびセルソース線ＣＥＬＬＳＲＣを放電パス１０および１１を介してＶｓｓへ放電するリカバリ動作が行われる。放電パス１０は、制御信号ＣＥＬＬＳＲＣＶＳＳにより、放電パス１１は、制御信号ＢＬＣＲＬＶＳＳにより、制御される。

図３の波形に示すように、セルソース線ＣＥＬＬＳＲＣは放電パス１０を介してＶｓｓへ放電される。これとほぼ同じタイミングで、ビット線は、一度イコライズされた後に、ビット線シールド線ＢＬＣＲＬおよび放電パス１１を介してＶｓｓへ放電される。図４は、セレクトゲートＳＧＤを駆動するＳＧＤドライバ、ワード線ＷＬ０−ＷＬ３１を駆動するＷＬドライバ、およびセレクトゲートＳＧＤを駆動するＳＧＳドライバ、を含むロウデコーダを示している。セルソース線ＣＥＬＬＳＲＣおよびビット線が放電される際、上記ロウデコーダ内で、ＰＮ接合が順方向バイアスされバイポーラ動作を引き起こす虞を発明者らは発見した。これは、以下の理由によるものと推察される。

図５は、ＮＡＮＤストリング内の選択ゲートＳＧＳとメモリセルトランジスタの断面図である。図５に示されるとおり、選択ゲートＳＧＳは金属配線Ｍ０によるセルソース線ＣＥＬＬＳＲＣと、約２０％から４０％という強い容量結合をなしている。また、図には示していないが、選択ゲートＳＧＤは金属配線によるビット線と約２０％から４０％という強い容量結合をなしている。したがって、リカバリ動作時にセルソース線ＣＥＬＬＳＲＣとビット線とがＶｓｓに急激に放電される際、選択ゲートＳＧＳおよびＳＧＤもドライバ側から供給されているＶｓｓの電位から更に負側に低下する傾向がある。どの程度まで負電圧に低下するかは、セルソース線ＣＥＬＬＳＲＣとビット線とをＶｓｓに放電するスピード、容量結合の割合、およびドライバ側の供給能力の高さ、などに依存する。
特開平８−８７８９５号公報

本発明は、上記の問題点を解決すべくなされたもので、より信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。

本願発明の一態様によれば、複数のメモリセルトランジスタと選択トランジスタとが直列に接続された複数のＮＡＮＤセルと、前記複数のＮＡＮＤセルの、選択トランジスタに共通に接続されたソース線と、前記ソース線と接地電位との間に接続され、第１の制御信号により制御される第１の放電手段と、前記ソース線と接地電位との間に接続され、前記第１の制御信号とは異なる第２の制御信号により制御される第２の放電手段と、を有することを特徴とする不揮発性半導体メモリが提供される。

また、本願発明の一態様によれば、 それぞれが複数のＮＡＮＤセルに接続された複数のビット線と、前記複数のビット線に共通に接続されたシールド線と、前記シールド線と接地電位との間に第１の制御信号により制御される第１の放電手段と、前記ソース線と接地電位との間に接続され、前記第１の制御信号とは異なる第２の制御信号により制御される第２の放電手段と、を有することを特徴とする不揮発性半導体メモリが提供される。

この発明によれば、より信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図６は、この発明の第１の実施形態にしたがった、ＮＡＮＤフラッシュメモリの回路例を示すものである。なお、図１の回路と同一部分については同一の符号が付与されている。

図６においては、セルソース線ＣＥＬＬＳＲＣには、放電パス６０および６２が、ビット線シールド線ＢＬＣＲＬには、放電パス６１および６３が設けられている。放電パス６０は、制御信号ＣＥＬＬＳＲＣＶＳＳ１により、放電パス６１は制御信号ＢＬＣＲＬＶＳＳ１により、放電パス６２は制御信号ＣＥＬＬＳＲＣＶＳＳ２により、放電パス６３は制御信号ＢＬＣＲＬＶＳＳ２により、制御される。放電パス６０は制御信号ＣＥＬＬＳＲＣＶＳＳ１により制御されるｎチャネルＭＯＳトランジスタ６４を、放電パス６１は制御信号ＢＬＣＲＬＶＳＳ１により制御されるｎチャネルＭＯＳトランジスタ６５を、それぞれ含む。放電パス６０−６２は、それぞれの制御信号がハイレベル（“Ｈ”）になると、接地電位Ｖｓｓへの放電動作を行う。なお、放電パス６０中の二つのｎチャネルＭＯＳトランジスタは、通放電パス６１中のｎチャネルトランジスタ６５よりも酸化膜が厚い高耐圧トランジスタとなっている。

図７および図８は、これらの放電パスの実現例を示すものである。図７（ａ）においては、放電パス６２は、Ｖｂｉａｓにより制御されるｎチャネルＭＯＳトランジスタとＣＥＬＬＳＲＣＶＳＳ２により制御されるｎチャネルＭＯＳトランジスタ７４とが直列に接続された定電流回路により実現されている。図７（ｂ）においては、放電パス６３は、Ｖｂｉａｓにより制御されるｎチャネルＭＯＳトランジスタとＢＬＣＲＬＶＳＳ２により制御されるｎチャネルＭＯＳトランジスタ７５とが直列に接続された定電流回路により実現されている。これらｎチャネルＭＯＳトランジスタ７４および７５のソースは接地電位Ｖｓｓに接続されている。ここで、ｎチャネルＭＯＳトランジスタ７４の駆動能力は、ｎチャネルＭＯＳトランジスタ６４のそれよりも低く設定されている。また、ｎチャネルＭＯＳトランジスタ７５の駆動能力は、ｎチャネルＭＯＳトランジスタ６５のそれよりも低く設定されている。これらＭＯＳトランジスタの駆動能力は、例えばゲート幅Ｗとゲート長Ｌとの比率を変えることで変更可能である。なお、放電パス６２中の二つのｎチャネルＭＯＳトランジスタは、通放電パス６３中の二つのｎチャネルトランジスタより酸化膜が厚い高耐圧トランジスタとなっている。

図８（ａ）においては、放電パス６２は、ＣＥＬＬＳＲＣＶＳＳ２により制御されるｎチャネルＭＯＳトランジスタ８４とが直列に接続された定電流回路により実現されている。図８（ｂ）においては、放電パス６３は、ＢＬＣＲＬＶＳＳ２により制御されるｎチャネルＭＯＳトランジスタ８５により実現されている。これらｎチャネルＭＯＳトランジスタ８４および８５のソースは接地電位Ｖｓｓに接続されている。ここで、ｎチャネルＭＯＳトランジスタ８４の駆動能力は、ｎチャネルＭＯＳトランジスタ６４のそれよりも低く設定されている。また、ｎチャネルＭＯＳトランジスタ８５の駆動能力は、ｎチャネルＭＯＳトランジスタ６５のそれよりも低く設定されている。なお、放電パス６２中のｎチャネルＭＯＳトランジスタ８４は、通放電パス６３中のｎチャネルトランジスタ８５より酸化膜が厚い高耐圧トランジスタとなっている。

図９は、放電パス６０および６２を制御する制御信号ＣＥＬＬＳＲＣＶＳＳ１およびＣＥＬＬＳＲＣＶＳＳ２を発生する回路である。この回路に与えられる制御信号ＣＥＬＬＳＲＣＶＳＳは、そのままＣＥＬＬＳＲＣＶＳＳ２として放電パス６２に与えられる。制御信号ＣＥＬＬＳＲＣＶＳＳは遅延回路９１に入力され、その出力が制御信号ＣＥＬＬＳＲＣＶＳＳ１として放電パス６０に与えられる。遅延回路９１は、例えば、直列接続された複数のバッファ回路９３からなる。ここでバッファ回路９３は、例えば、２つのＣＭＯＳインバータを直列に接続したものである。この遅延回路９１による遅延時間Ｔは、直列接続されるバッファ回路９３の段数に応じたものとなる。このため、放電パス６０は、放電パス６２と比較して遅延時間Ｔだけ遅れて放電を開始することとなる。

図１０は、放電パス６１および６３を制御する制御信号ＢＬＣＲＬＶＳＳ１およびＢＬＣＲＬＶＳＳ２を発生する回路である。この回路に与えられる制御信号ＢＬＣＲＳＶＳＳは、そのままＢＬＣＲＬＶＳＳ２として放電パス６３に与えられる。制御信号ＢＬＣＲＳＶＳＳは遅延回路１０１に入力され、その出力が制御信号ＢＬＣＲＬＶＳＳ１として放電パス６１に与えられる。遅延回路１０１は、例えば、直列接続された複数のバッファ回路１０３からなる。ここでバッファ回路１０３は、２つのＣＭＯＳインバータを直列に接続したものである。この遅延回路１０１による遅延時間Ｔは、直列接続されるバッファ回路１０３の段数に応じたものとなる。このため、放電パス６１は、放電パス６３と比較して遅延時間Ｔだけ遅れて放電を開始することとなる。

図７および図８に関連して説明したとおり、放電パス６２および６３のｎチャネルＭＯＳトランジスタ７４，７５，８４，８５の駆動能力は、放電パス６０および６１のｎチャネルＭＯＳトランジスタ６４，６５のそれよりも低く設定されている。そして、駆動能力が低く設定されているこれらのｎチャネルＭＯＳトランジスタが先に放電動作を開始することにより、ビット線やセルソース線ＣＥＬＬＳＲＣが急激に放電されることがなく、選択ゲートＳＧＳおよびＳＧＤがドライバ側から供給されているＶｓｓの電位よりも更に負側に低下することを抑制できる。

なお、図９では同じ制御信号ＣＥＬＬＳＲＣＶＳＳからＣＥＬＬＳＲＣＶＳＳ１およびＣＥＬＬＳＲＣＶＳＳ２を発生したが、ＮＡＮＤフラッシュメモリ内の制御回路が、内部タイマを利用して、ＣＥＬＬＳＲＣＶＳＳ１およびＣＥＬＬＳＲＣＶＳＳ２を別々に発生する構成とすることも可能である。この手法は、制御信号ＢＬＣＲＬＶＳＳ１およびＢＬＣＲＬＶＳＳ２についても適用可能である。

放電パス６２および６３のｎチャネルＭＯＳトランジスタ７４，７５，８４，８５の駆動能力と放電パス６０および６１のｎチャネルＭＯＳトランジスタ６４，６５のそれと同等にすることも可能である。例えば、本来は、セルソース線ＣＥＬＬＳＲＣを放電するために駆動能力の程度として１００％が要求される場合、放電パス６０内に駆動能力の程度が１００％のｎチャネルＭＯＳトランジスタを１つ設ける代わりに、放電パス６０内には駆動能力の程度が５０％のｎチャネルＭＯＳトランジスタを設け、放電パス６２内には駆動能力の程度が５０％の別のｎチャネルＭＯＳトランジスタを設けても良い。

次に、図１１を参照して本実施形態に基づくプログラム動作後のリカバリ動作を説明する。

まず、時刻Ｔ１においてＮＡＮＤフラッシュメモリ内のステートマシンが制御信号ＣＥＬＬＳＲＣＶＳＳをハイレベル（“Ｈ”）にすることで、制御信号ＣＥＬＬＳＲＣＶＳＳ２も“Ｈ”となり、放電パス６２によりセルソース線ＣＥＬＬＳＲＣの放電が開始される。次に時刻Ｔ２において、制御信号ＢＬＣＲＬＶＤＤｎが“Ｈ”とされ、ビット線シールド線ＢＬＳＲＬをＶｄｄに接続するパスが切り離される。同時にＢＬＡＳｅおよびＢＬＡＳｏが“Ｈ”とされることで、偶数ページおよび奇数ページの対になっているビット線同士がビット線シールド線ＢＬＣＲＬを介してイコライズされる。次に、時刻Ｔ３において、ＮＡＮＤフラッシュメモリ内のステートマシンが制御信号ＢＬＣＲＬＶＳＳを “Ｈ”にすることで、制御信号ＢＬＣＲＬＶＳＳ２も“Ｈ”となり、放電パス６３によりビット線の放電が開始される。次に、時刻Ｔ４において、制御信号ＢＬＣＲＬＶＳＳ１も“Ｈ”となり放電パス６１によるビット線の放電が開始される。同時に、制御信号ＣＥＬＬＳＲＣＶＳＳ１が“Ｈ”となり放電パス６１によるセルソース線ＣＥＬＬＳＲＣの放電が開始される。ここで、時刻Ｔ１からＴ４までの期間は、図９の遅延回路９１の遅延時間と同一である。また、時刻Ｔ３からＴ４までの期間は、図１０の遅延回路１０１の遅延時間と同一である。

図１１を図３と比較するとわかるように、図１１においては、ビット線のイコライズ時間（Ｔ３−Ｔ２）がより短くなっている。その分、ビット線は時刻Ｔ３から時刻Ｔ５までの期間で緩やかに放電されている。また、セルソース線およびビット線の放電が開始される時点では、それぞれ２つある放電パスのうちの一方しか動作しない。このため、セルソース線ＣＥＬＬＳＲＣおよびビット線が放電される際、上記ロウデコーダ内で、ＰＮ接合が順方向バイアスされバイポーラ動作を引き起こす虞が低減されている。

図１２は、図７に示した制御電圧Ｖｂｉａｓの変化を示すタイミングチャートである。制御電圧Ｖｂｉａｓは、図１１における時刻Ｔ３において中間電位Ｖｗとされる、その後時刻Ｔ４において電源電圧Ｖｄｄとされる。ゲートに中間電位Ｖｗが印加されている間（図１１の時間（Ｔ４−Ｔ３）に対応）は、ｎチャネルＭＯＳトランジスタの放電能力はより低い。これに対し、ゲートに電源電位Ｖｄｄが印加されている間（図１１の時間（Ｔ５−Ｔ４）に対応）は、ｎチャネルＭＯＳトランジスタの放電能力はより高くなる。なお、ここでは制御電圧Ｖｂｉａｓを変化させているが、Ｖｂｉａｓを一定に保つことも可能である。

さらに、本発明におけるＮＡＮＤフラッシュメモリは、例えば、０．１ミクロンメートル未満の配線幅を有し、その容量が２ギガビット以上のものとすることが可能である。このようなＮＡＮＤフラッシュメモリの場合、配線材料として、例えばＣｕ（銅）を含むものを使用することが可能である。また、メモリセルアレイの構成としては、例えば、そのページ幅を、２１１２バイト若しくは４２２４バイトとすることができる。ページ幅が２１１２バイトの場合、２０４８バイトがユーザデータ部として、残りの６４バイトが冗長部として使用される。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の背景技術となるＮＡＮＤフラッシュメモリのコア部を示す回路図。 図１に示したコア部のＮＡＮＤストリングの構成を示す回路図。 本発明の背景技術となるＮＡＮＤフラッシュメモリにおけるリカバリ動作を示す信号波形図。 ロウデコーダの構成を示すブロック図。 図２に示したＮＡＮＤストリングの一部を示す断面図。 本発明の実施形態にしたがった、ＮＡＮＤフラッシュメモリのコア部を示す回路図。 図６に示した放電パスの構成を示す回路図。 図６に示した放電パスの構成を示す回路図。 図６に示した放電パスを制御する信号を発生する回路図。 図６に示した放電パスを制御する信号を発生する回路図。 本発明の実施形態にしたがった、ＮＡＮＤフラッシュメモリにおけるリカバリ動作を示す信号波形図。 図７に示した制御電圧Ｖｂｉａｓの変化を示すタイミングチャート。

符号の説明

１…ＮＡＮＤストリング、３…センスアンプ、４，５…ビット線、１０，１１放電パス電、２０，２２…選択トランジスタ、２１…メモリセルトランジスタ、６０，６１，６２，６３…放電パス、６４，６５，７４，７５，８４，８５…ｎチャネルＭＯＳトランジスタ９１…遅延回路、９３…バッファ回路、１０１…遅延回路、１０３…バッファ回路。

Claims (6)

1. 複数のメモリセルトランジスタと選択トランジスタとが直列に接続された複数のＮＡＮＤセルと、
   前記複数のＮＡＮＤセルの、選択トランジスタに共通に接続されたソース線と、
   前記ソース線と接地電位との間に接続され、第１の制御信号により制御される第１の放電手段と、
   前記ソース線と接地電位との間に接続され、前記第１の制御信号とは異なる第２の制御信号により制御される第２の放電手段と、を有することを特徴とする半導体記憶装置。
2. 前記第１の制御信号は、前記第１の放電手段の導通／非導通を制御し、前記第２の制御信号は、前記第２の放電手段の導通／非導通を制御し、前記第２の制御信号は前記第１の制御信号よりも早いタイミングで前記第２の放電手段を導通させることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１の放電手段の放電能力は、前記第２の放電手段の放電能力よりも高いことを特徴とする請求項２記載の半導体記憶装置。
4. それぞれが複数のＮＡＮＤセルに接続された複数のビット線と、
   前記複数のビット線に共通に接続されたシールド線と、
   前記シールド線と接地電位との間に第１の制御信号により制御される第１の放電手段と、
   前記ソース線と接地電位との間に接続され、前記第１の制御信号とは異なる第２の制御信号により制御される第２の放電手段と、を有することを特徴とする半導体記憶装置。
5. 前記第１の制御信号は、前記第１の放電手段の導通／非導通を制御し、前記第２の制御信号は、前記第２の放電手段の導通／非導通を制御し、前記第２の制御信号は前記第１の制御信号よりも早いタイミングで前記第２の放電手段を導通させることを特徴とする請求項４記載の半導体記憶装置。
6. 前記第１の放電手段の放電能力は、前記第２の放電手段の放電能力よりも高いことを特徴とする請求項５記載の半導体記憶装置。
   
   

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