JPH0887895A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH0887895A
JPH0887895A JP24845294A JP24845294A JPH0887895A JP H0887895 A JPH0887895 A JP H0887895A JP 24845294 A JP24845294 A JP 24845294A JP 24845294 A JP24845294 A JP 24845294A JP H0887895 A JPH0887895 A JP H0887895A
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Abstract

(57)【要約】 【目的】 メモリセルの書込み特性のばらつきに起因す
る書込みベリファイ回数の増加を抑制し、書込み時間の
短縮をはかり得るＥＥＰＲＯＭを提供すること。 【構成】 Ｓｉ基板１上に浮遊ゲート４と制御ゲート６
を積層し、電気的書替え可能としたメモリセルが２次元
配置されたメモリセルアレイと、基板１とゲート６の間
に消去パルスを印加する消去機構と、基板１とゲート６
の間に消去パルスと逆極性の低い電圧の事前書込みパル
スを印加する事前書込み機構と、事前書込みパルス印加
後の状態を検知するしきい値ベリファイ機構と、基板１
とゲート６の間に消去パルスと逆極性の高い電圧の書込
みパルスを印加する書込み機構とを備えたＥＥＰＲＯＭ
であって、消去動作の後、事前書込み動作としきい値ベ
リファイ動作を、最も速く変動するメモリセルのしきい
値が消去状態の所望の値に達するまで繰返し、次いで書
込み動作によってデータ書込みを行うことを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
トンネル電流によりメモリセルに対して書き込み／消去
を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを１
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に
集積形成される。ＮＡＮＤセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に配設されてワード線
となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Ｖｍ（＝１０Ｖ
程度）を印加し、ビット線にはデータに応じて０Ｖ又は
中間電圧Ｖｍｂ（＝８Ｖ程度）を与える。
【０００４】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで転送されて、浮遊ゲー
トに電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を、例
えば“０”とする。ビット線にＶｍｂが与えられた時は
電子注入が実効的に起こらず、従ってしきい値は変化せ
ず、負に止まる。この状態は、消去状態で“１”とす
る。データ書き込みは、制御ゲートを共有するメモリセ
ルに対して同時に行われる。書き込み電圧Ｖｐｐはメモ
リセルの信頼性を確保しながら、書き込み速度を速める
ため、徐々に高められる。
【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このと
き、選択ゲート，ビット線及びソース線も２０Ｖにされ
る。これにより、全てのメモリセルで浮遊ゲートの電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
【０００６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。
【０００７】読み出し動作の制約から、“０”書き込み
後のしきい値は０ＶからＶｃｃの間に制御しなければな
らない。このため書き込みベリファイが行われ、“０”
書き込み不足のメモリセルのみを検出し、“０”書き込
み不足のメモリセルに対してのみ再書き込みが行われる
よう再書き込みデータを設定する（ビット毎ベリファ
イ）。“０”書き込み不足のメモリセルは、選択された
制御ゲートを例えば０．５Ｖ（ベリファイ電圧）にして
読み出すこと（ベリファイ読み出し）で検出される。つ
まり、メモリセルのしきい値が０Ｖに対してマージンを
持って、０．５Ｖ以上になっていないと、選択メモリセ
ルで電流が流れ、“０”書き込み不足と検出される。
【０００８】書き込み動作と書き込みベリファイを繰り
返しながらデータ書き込みをすることで個々のメモリセ
ルに対して、書き込み時間が最適化され“０”書き込み
後のしきい値は０ＶからＶｃｃの間に制御される。ま
た、書き込み動作毎に書き込み電圧は高められ、信頼性
を確保しつつ、高速に書き込みが行われる。
【０００９】ところで、この種のＮＡＮＤセル型ＥＥＰ
ＲＯＭにおいては、次のような問題があったち。即ち、
書き込み時の書き込み電圧Ｖｐｐを、書き込み易いメモ
リセルのため初期電圧を十分低くし、書き込み難いメモ
リセルのため最終電圧を十分高くしなければならず、書
き込み電圧の単位時間当たりの増加率を一定とすると、
書き込み特性のばらつきが大きいほど書き込みに時間が
かかるという問題があった。
【００１０】また、この書き込み特性のばらつきが大き
いほど、書き込みパルス波形が同じなら（例えば電圧一
定）、書き込み／書き込みベリファイを多く繰り返さな
ければならず、書き込み時間が長くなるという問題があ
った。
【００１１】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭのような書き込み方法では、
メモリセルの書き込み特性のばらつきが大きくなると、
書き込み時の初期電圧と最終電圧の差が大きくなったり
書き込みベリファイ回数の増加を招き、書き込み時間が
長くなるという問題があった。
【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、メモリセルの書き込み
特性のばらつきに起因する、書き込み時の初期電圧と最
終電圧の差の増大や書き込みベリファイ回数の増加を抑
制することができ、書き込み時間の短縮をはかり得る不
揮発性半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
【００１４】即ち、本発明（請求項１，２）は、半導体
層上に絶縁膜を介して電荷蓄積層と制御ゲートを積層し
て構成され、電気的書き替えを可能としたメモリセルが
マトリクス状に配置されたメモリセルアレイと、メモリ
セルのデータ消去（又は書き込み）動作を行うため、制
御ゲートと絶縁膜下との間に第１のしきい値変動電圧パ
ルスを印加する第１のしきい値変動手段と、消去（又は
書き込み）状態にある前記メモリセルのしきい値を変動
させるため、制御ゲートと絶縁膜下との間に第１のしき
い値変動電圧パルスと逆極性（かつ第１のしきい値変動
電圧パルスに比べ電圧の低い）の第２のしきい値変動電
圧パルスを印加する第２のしきい値変動手段と、メモリ
セルの第２のしきい値変動電圧パルス印加後の状態を検
知するしきい値ベリファイ手段と、メモリセルのデータ
書き込み（又は消去）動作を行うため、制御ゲートと絶
縁膜下との間に第２のしきい値変動電圧パルスと同極性
かつ第２のしきい値変動電圧パルスに比べ電圧の高い第
３のしきい値変動電圧パルスを印加する第３のしきい値
変動手段とを備えた不揮発性半導体記憶装置であって、
第１のしきい値変動手段による消去（又は書き込み）動
作の後、第２のしきい値変動手段によるしきい値変動動
作としきい値ベリファイ手段によるしきい値ベリファイ
動作を、第３のしきい値変動手段によって最も速く変動
するメモリセルのしきい値が消去（又は書き込み）状態
の所望の値に達するまで繰り返し、次いで第３のしきい
値変動手段によるしきい値変動動作によってデータ書き
込み（又は消去）を行うことを特徴とする。
【００１５】また、本発明（請求項３）は、半導体層上
に絶縁膜を介して電荷蓄積層と制御ゲートを積層して構
成され、電気的書き替えを可能としたメモリセルがマト
リクス状に配置されたメモリセルアレイと、メモリセル
のしきい値変動特性を検知するしきい値変動特性検出手
段と、メモリセルのしきい値をしきい値変動特性のばら
つきを打ち消すようにして変動させるため、制御ゲート
と絶縁膜下との間に、しきい値変動特性検出手段による
メモリセルのしきい値変動特性に応じたしきい値変動電
圧パルスを、メモリセルに印加するしきい値変動手段と
を備えた不揮発性半導体記憶装置であって、しきい値変
動特性検出手段及びしきい値変動手段により、メモリセ
ルのデータ消去動作或いはデータ書き込み動作を行うこ
とを特徴とする。
【００１６】また、本発明（請求項４）は、半導体層上
に絶縁膜を介して電荷蓄積層と制御ゲートを積層して構
成され、電気的書き替えを可能としたメモリセルがマト
リクス状に配置されたメモリセルアレイと、メモリセル
のしきい値変動特性を検知するしきい値変動特性検出手
段と、メモリセルアレイ中の複数のメモリセルのしきい
値を各メモリセルのしきい値変動特性のばらつきを打ち
消すようにして変動させるため、制御ゲートと絶縁膜下
との間に、しきい値変動特性検出手段による各メモリセ
ルのしきい値変動特性に応じたしきい値変動電圧パルス
を、各メモリセル毎に印加するしきい値変動手段とを備
えた不揮発性半導体記憶装置であって、しきい値変動特
性検出手段及びしきい値変動手段により、メモリセルの
データ消去動作或いはデータ書き込み動作を行うことを
特徴とする。
【００１７】
【作用】本発明によれば、消去後に事前書き込みを、書
き込み電圧より十分低い電圧で行う。これにより、書き
込み易いメモリセルのみ事前に書き込みを進めておく。
また、事前書き込みを消去単位で行う。さらに、事前書
き込み後のしきい値をベリファイし、最も書き込み易い
メモリセルのしきい値が所定の値に達したら、事前書き
込みを終了する。書き込みは書き込み動作とビット毎ベ
リファイを繰り返しながら行う。
【００１８】このように事前書き込みによって、書き込
み易いメモリセルの書き込みを事前に進めておくこと
で、書き込み電圧の初期値を高く設定でき、書き込み時
間が短縮される。また、書き込み時の高い電圧に比べ十
分低い電圧で事前書き込みを行うことで、さらに信頼性
が向上する。
【００１９】同様に、本発明によれば、書き込み後に事
前消去を、消去電圧より十分低い電圧で行う。これによ
り、消去し易いメモリセルのみ事前に消去を進めてお
く。さらに、事前消去後のしきい値をベリファイし、最
も消去し易いメモリセルのしきい値が所定の値に達した
ら、事前消去を終了する。このように、消去し易いメモ
リセルの消去を事前に進めておくことによって、消去時
間が短縮される。
【００２０】また、本発明によれば、消去後にメモリセ
ルのしきい値を検出し、書き込み易いメモリセルは比較
的低い書き込み電圧で書き込み、書き込みにくい比較的
高い書き込み電圧で書き込むことにより、書き込み特性
のばらつきが吸収され、書き込み動作とビット毎ベリフ
ァイの繰り返し回数が減る、或いはベリファイを無くし
てしまうことができ、書き込み時間が短縮される。
【００２１】また、消去後に第１書き込みを行い、メモ
リセルのしきい値を検出し、書き込み易いメモリセルは
比較的低い書き込み電圧で追加の第２書き込みを行い、
書き込みにくい比較的高い書き込み電圧で追加の第２書
き込みを行う。場合によっては、第２書き込みは書き込
み動作とビット毎ベリファイを繰り返しながら行うとさ
らに効果的である。
【００２２】
【実施例】まず、実施例を説明する前に、本発明の基本
構成について説明する。
【００２３】図１（ａ）は、本発明に係わるＥＥＰＲＯ
Ｍのメモリセルの構造を示す図である。ｐ型基板（又は
ｐ型ウェル）１の上に浮遊ゲート（電荷蓄積層）４と制
御ゲート６が積層形成され、ｎ型拡散層２をソース／ド
レインとしてメモリセルＭは形成される。ｐ型基板１と
浮遊ゲート４はトンネル絶縁膜３によって絶縁されてお
り、さらに浮遊ゲート４と制御ゲート６はゲート間絶縁
膜５によって絶縁されている。
【００２４】図１（ｂ）は、メモリセルの等価回路図で
あって、Ｖcgは制御ゲート電圧、Ｖfgは浮遊ゲート電
圧、Ｖs ，Ｖd はそれぞれソース，ドレイン電圧、Ｖsu
b はｐ基板電圧を示している。制御ゲート６と浮遊ゲー
ト４間の静電容量をＣcg、トンネル絶縁膜３を挟む浮遊
ゲート４と半導体表面間の容量をＣoxで示している。
【００２５】トンネル絶縁膜３に、浮遊ゲート４の方を
高電位として電界が印加されるように、制御ゲート６，
ソース，ドレイン及びｐ基板１にしきい値変動電圧パル
スを印加すると、トンネル絶縁膜３を介して浮遊ゲート
４の電荷が移動し、しきい値は正の方向に変動する。ま
た、トンネル絶縁膜３に、浮遊ゲート４の方を低電位と
して電界が印加されるように、制御ゲート６，ソース，
ドレイン及びｐ基板１にしきい値変動電圧パルスを印加
すると、トンネル絶縁膜３を介して浮遊ゲート４の電荷
が移動し、しきい値は負の方向に変動する。
【００２６】図２は、メモリセルの消去／書き込み原理
を示している。
【００２７】図２（ａ）に見られるように、消去は制御
ゲート６の電圧Ｖcgを０Ｖとし、ｐ基板電圧Ｖsub を消
去電圧Ｖerase （〜２０Ｖ）として行われる。ソース／
ドレイン電圧Ｖs ，Ｖd は消去電圧Ｖerase としてもよ
いし図のようにフローティングにしてもよい。浮遊ゲー
ト４から電子がｐ基板１にトンネル電流によって放出さ
れ、浮遊ゲート４は正の方向に帯電する。よって、メモ
リセルＭのしきい値は負の方向に低下する。多くのメモ
リセルを含む不揮発性半導体記憶装置では、メモリセル
Ｍの加工ばらつきによって、消去されたメモリセルのし
きい値は図２（ｂ）のようにばらつきΔＶth*eraseをも
つ。この例では、消去後のしきい値を０Ｖ以下としデー
タ“１”に対応させる。
【００２８】図２（ｃ）に見られるように、“０”書き
込みは制御ゲート６の電圧Ｖcgを書き込み電圧Ｖprog
（〜２０Ｖ）としソース／ドレイン電圧Ｖs ，Ｖd を０
Ｖとしｐ基板１の電圧も０Ｖとする。これによって電子
が浮遊ゲート４にトンネル電流によって注入され、浮遊
ゲートは負の方向に帯電し、メモリセルのしきい値は正
の方向に高められる。書き込み後のしきい値も、多くの
メモリセルを含む不揮発性半導体記憶装置では、図２
（ｄ）に見られるようにばらつきΔＶth*prog を持つ。
この例では、“０”書き込み後のしきい値を０Ｖ以上と
している。“１”書き込みは、消去状態を保持すれば良
いので浮遊ゲート４に電子が注入されないように、例え
ば、図２（ｃ）でソース／ドレイン電圧をＶｍｂ（〜１
０Ｖ）としておく。以下、断らない限り、書き込みは
“０”書き込みを意味する。
【００２９】図３は、書き込み時の制御ゲート６の電圧
Ｖcg、浮遊ゲート４の電圧Ｖfg、トンネル絶縁膜３を流
れるトンネル電流Ｉprogとメモリセルのしきい値Ｖthを
示している。ここに示している書き込み方法は、信頼性
を良くし、かつ書き込み時間を速くするため、図３
（ｂ）に示す書き込み中の浮遊ゲート４の電圧Ｖfg、図
３（ｃ）に示すトンネル絶縁膜３を流れるトンネル電流
Ｉprogをほぼ一定に保ちながら書き込みを行うためのも
のである。そのため、制御ゲート６に印加される書き込
み電圧Ｖprogを図３（ａ）に示すように、時間とともに
Ｖmin からＶmax まで高め、図３（ｄ）に示すようにし
きい値Ｖthを徐々に大きくしている。
【００３０】書き込み電圧Ｖprogは、図４に見られるよ
うな階段状に高めていっても同様な効果が得られる。こ
れは、基本的にトンネル絶縁膜に印加される電界を抑え
かつ高速に電子注入を行うためであり、書き込みによっ
て浮遊ゲートの電位が電子注入のため低下するのを、書
き込み電圧を高めることで打ち消している。書き込み電
圧初期値Ｖmin は、書き込み初期にトンネル絶縁膜に印
加される電界を抑えるため十分低くされなければならな
い。
【００３１】さて、複数のメモリセルに同時に書き込み
を行い、同時に書き込み後のしきい値ばらつきを抑える
ために、図５に示されているように、ビット毎ベリファ
イ書き込み方法がある。
【００３２】図３（ａ）に示されているような書き込み
パルスは細かく分割され、書き込み途中でメモリセルの
しきい値がベリファイ電位に達したか否かチェックされ
る。“０”書き込みされるメモリセルのしきい値がベリ
ファイ電位に達すると、“０”書き込みから“１”書き
込みにメモリセルへの電圧印加状態は変えられる。これ
は前述したように、メモリセルのソース／ドレイン電圧
を０ＶからＶｍｂに変えることで容易に実現される。
“１”書き込みされるメモリセルは書き込み最後まで
“１”書き込み状態である。
【００３３】このビット毎ベリファイ書き込み方法によ
って、メモリセルのしきい値は図５（ｂ）のように制御
される。最も書き込み易いセルは、この例では１発目の
書き込みパルス印加中にしきい値がベリファイ電位を越
え、２発目のパルス以降は“１”書き込み状態とされ実
効的にしきい値は変化しない。典型的なセルは３発目、
最も書き込みにくいセルは５発目のパルス印加中にしき
い値がベリファイ電位を越える。全ての“０”書き込み
対象のセルは、そのしきい値がベリファイ電位を越えた
書き込みパルス印加以降、“１”書き込み状態とされる
ため実効書き込み時間がビット毎に調整され、書き込み
後のしきい値のばらつきは低減される。
【００３４】１発目のパルス幅は、最も書き込み易いセ
ルのしきい値が十分上昇するように、ベリファイを省略
し長くしてある。この方が、ベリファイ時間を省略でき
書き込み時間が短くできるからである。
【００３５】図６は、メモリセルのしきい値と実効書き
込み時間の関係をより詳しく示している。消去後のしき
い値は、この例では、−２Ｖから−５Ｖにばらついてい
る。最も書き込み易いセルは、一番速く書き込みが始ま
り、このため図５（ａ）に見られる書き込みパルス初期
値Ｖmin は十分下げられ、このため書き込み時間が長く
なっている。また、最も書き込みにくいセルのため、書
き込みパルスの最大値Ｖmax は高められ、これも書き込
み時間を長くしている。書き込み時間を短くするために
は、同じ書き込み時間だけ書き込んだ時のしきい値を揃
えればよい。
【００３６】以下、本発明の実施例について説明する。 （実施例１）図７は、第１の実施例に係わるＮＡＮＤセ
ル型ＥＥＰＲＯＭのメモリセル構成を示している。メモ
リセルＭ１〜４は直列に接続され、選択トランジスタＳ
１，２を介してそれぞれソース線，ビット線に接続され
る。図７に示されるように、各動作時（読み出し，書き
込み，消去等）にビット線，ソース線には、それぞれ電
圧ＶSRC ，ＶBLが与えられる。また、メモリセルＭ１〜
４の制御ゲートにはＶCGi(ｉ=1〜4)、選択トランジスタ
Ｓ１，２の選択ゲートにはＶSG1 ，ＶSG2 が与えられ
る。ｐ型基板（又はｐ型ウェル）１の上に浮遊ゲート４
と制御ゲート６が積層形成され、ｎ型拡散層２をソース
／ドレインとしてメモリセルＭは形成されている。ｐ型
基板１と浮遊ゲート４はトンネル絶縁膜３によって絶縁
されており、さらに浮遊ゲート４と制御ゲート６はゲー
ト間絶縁膜５によって絶縁されている。
【００３７】１つ１つのメモリセルは図１に見られるも
のと同じであり、書き込み／消去動作原理は図２に見ら
れる通りである。選択トランジスタは、ｐ型基板１上に
選択ゲート絶縁膜８と選択ゲート７が積層形成され、ｎ
型拡散層２をソース／ドレインとして形成される。これ
は、ＮＡＮＤ型メモリセルと呼ばれる。図１８のよう
に、制御ゲート，選択ゲートを複数のＮＡＮＤ型セルで
共有し、メモリセルアレイを構成し、通常１ブロック単
位で消去され、１ページ単位で一括して書き込みされ
る。
【００３８】データの消去（第１のしきい値変動手段）
は、メモリセルＭ１〜４に対して同時に行われる。基板
電圧Ｖsub に消去電圧Ｖerase （〜２０Ｖ）を印加し、
制御ゲート電圧ＶCGi(ｉ=1〜4)は０Ｖにする。このとき
ビット線電圧，ソース線電圧にＶerase を与えてもよい
し、ビット線，ソース線はフローティングでもよい。選
択ゲート電圧は選択ゲート絶縁膜８に電圧ストレスが印
加されないようにＶerase にしておくのが理想的であ
る。消去動作によって、浮遊ゲート４の電位はトンネル
絶縁膜３を流れるトンネル電流によって正方向に変移
し、メモリセルのしきい値は負となり、全てのメモリセ
ルのデータは“１”となる。
【００３９】図８（ａ）は、本実施例の事前書き込み動
作原理を示すための、メモリセルの書き込み特性を示す
図である。
【００４０】消去動作後、事前書き込み（第２のしきい
値変動手段）が行われる。消去動作と同様、メモリセル
Ｍ１〜４に対して同時に行われ、制御ゲート電圧ＶCGi
(ｉ=1〜4)は事前書き込みパルス電圧となる。この事前
書き込みパルス電圧は図８（ｂ）に示されるように、時
間と共に増加するように設定する方が、メモリセルの信
頼性を確保しながら事前書き込みを高速に行うという点
では理想的である。この事前書き込みパルス電圧は、書
き込み電圧より十分低く設定され、図８（ｂ）のような
パルスの場合、その電圧増加率は書き込みパルスのそれ
より十分小さくされる。ビット線電圧，ソース線電圧は
０Ｖとする。選択ゲート電圧ＶSG1 ，ＶSG2 はメモリセ
ルのソース／ドレインに０Ｖが転送されるように電圧が
印加される。例えば、ＶSG1 ＝Ｖｃｃ，ＶSG2 ＝０Ｖと
する。ｐ型基板電圧Ｖsub は０Ｖである。
【００４１】この事前書き込みによって、消去動作によ
って深く負のしきい値とされた消去され易いメモリセル
のしきい値は、浅い負のしきい値とされる。図８（ａ）
に見られるように、最も速く消去されるセルは最も速く
書き込まれ、最も遅く消去されるセルは最も遅く書き込
まれる。事前書き込み時間は、事前書き込みされたメモ
リセルのしきい値が、メモリセルを読み出した時データ
“１”と読めるように制御される。
【００４２】図８（ａ）の例では、消去時に最も消去し
にくいセルのしきい値が−２Ｖにされている。事前書き
込みによって、最も書き込み易いセルのしきい値が最も
消去しにくいセルのしきい値を越えると、この例では−
２Ｖを越えたとき、事前書き込みは終了させられる。事
前書き込みパルス電圧が変動すると、事前書き込み時間
Ｔsoftも変化するので、制御性を高めるためには通常広
く用いられるしきい値ベリファイを事前書き込みと併用
するのが望ましい。この例では、ベリファイ電位Ｖveri
fyとして−１．５Ｖを用いて、最も書き込み易いセルの
しきい値が−１．５Ｖを越えると、事前書き込みは終了
させられる。事前書き込み後は、しきい値ばらつきが小
さくなる。
【００４３】図９（ａ）は、図３（ａ）、図５（ａ）に
見られるような書き込みパルスを用いて書き込みを行っ
た時の事前書き込み後のメモリセルの書き込み特性を示
している。
【００４４】書き込み（第３のしきい値変動手段）は、
選択されたメモリセルの制御ゲート電圧ＶCGi を書き込
み電圧Ｖprog（〜２０Ｖ）とし、その他の制御ゲート電
圧と選択ゲート電圧ＶSG2 はＶｍ（〜Ｖprogの半分）、
選択ゲート電圧ＶSG1 は０Ｖとする。“０”書き込みを
する場合はビット線電圧ＶBLは０Ｖ、“１”書き込みを
する場合はビット線電圧ＶBLはＶｍｂ（〜Ｖｍ）とす
る。特に断らない限り、以下書き込みは“０”書き込み
と同意とする。また、ＮＡＮＤセル型ＥＥＰＲＯＭでは
複数のＮＡＮＤセルに対して同時に書き込みが行われる
ため、書き込み時には図５に見られるビット毎ベリファ
イ方式にするのが望ましい。
【００４５】事前書き込みにより、書き込み易いセルの
しきい値は高められているので、図６に見られるような
書き込み初期のしきい値変動は全てのメモリセルにおい
て殆どない。図９（ａ）中の１点鎖線は事前書き込みを
用いない時の最も書き込み易いメモリセルの書き込み特
性を示している。よって、図３（ａ）、図５（ａ）に見
られるような書き込みパルスのＶmin は高めることがで
き、図９（ｂ）のように、速く書き込むことが可能とな
る。事前書き込みは、この例では４つのセルに対して、
図１８にみられるアレイでは１ブロックに対して同時に
行われるため、１つのメモリセル当たりの時間は短縮さ
れる。また、バックグラウンド消去方式（メモリに対し
て読み書きアクセスをしない空き時間を利用して消去を
行う方式）を用いるメモリシステム内では、消去動作と
連動して行うことにより、消去と同様事前書き込み時間
は見えなくなる。
【００４６】また、事前書き込み時の事前書き込みパル
ス電圧を、書き込みパルスのＶminより十分低く設定し
ておくことで、書き込み動作時の強い電界によって通過
する電荷によって生ずるトンネル絶縁膜３の劣化は抑え
られる。
【００４７】このように本実施例によれば、消去後に、
書き込み電圧より十分低い電圧で事前書き込みを行い、
書き込み易いメモリセルのみ事前に書き込みを進めてお
き、さらに事前書き込み後のしきい値をベリファイし、
最も書き込み易いメモリセルのしきい値が所定の値に達
したら、事前書き込みを終了している。このような動作
により、書き込み易いメモリセルの書き込みを事前に進
めておくことで、書き込み電圧の初期値を高く設定で
き、書き込み時間が短縮される。つまり、メモリセルの
書き込み特性のばらつきによって従来生じていた、書き
込み時の初期電圧と最終電圧の差の増大や書き込みベリ
ファイ回数の増加を抑制することができ、書き込み時間
の大幅な短縮をはかることが可能となる。
【００４８】なお、上記の実施例では消去後に事前書込
みを行って消去後のしきい値のばらつきを抑制している
が、この代わりに、書込み後に事前消去を行って書込み
後のしきい値のばらつきを抑制してもよい。即ち、書き
込み後に事前消去を、消去電圧より十分低い電圧で行う
ことにより、消去し易いメモリセルのみ事前に消去を進
めておく。さらに、事前消去後のしきい値をベリファイ
し、最も消去し易いメモリセルのしきい値が所定の値に
達したら、事前消去を終了する。このように、消去し易
いメモリセルの消去を事前に進めておくことによって、
消去時間の短縮をはかることも可能となる。 （実施例２）次に、本発明の第２の実施例について説明
する。この実施例は、メモリセル毎に書き込み電圧を最
適化するものである。
【００４９】図１０は、本発明の第２の実施例に係わる
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル構成を示すと共
に、書き込み電圧最適化のための書き込み方式の動作原
理を示している。この方式は基本的に、書き込み易い
（消去し易い）セルは比較的低い電圧で、書き込みにく
い（消去しにくい）セルは比較的高い電圧で書き込みを
行うことで、同じ書き込み時間で書き込んだ後のメモリ
セルのしきい値のばらつきを低減する。これによって、
図５に見られるビット毎ベリファイの回数を減らし、書
き込み時間を短縮する。
【００５０】図１０（ａ）は、メモリセルの書き込み易
さ（消去し易さ）を調べる動作を示していて、ここでは
ソース線から２番目のセルが選択されているとしてい
る。これは消去後に行われる。ソース線電圧ＶSRC を例
えば５Ｖとし、選択されたメモリセルの制御ゲート電圧
ＶCG2 を０Ｖとする。その他の選択ゲート電圧と選択ゲ
ートはＶｍ（〜１０Ｖ）とする。ビット線は０Ｖにリセ
ットした後、フローティングにしておく。フローティン
グにされたビット線は、選択されたメモリセルのしきい
値に応じて充電される。
【００５１】図１１に見られるように、しきい値がー５
Ｖであればビット線は５Ｖまで充電され、しきい値が−
２Ｖであればビット線は２Ｖまでしか充電されない。選
択されたメモリセルの制御ゲート電圧を−２Ｖにする
と、しきい値がー５Ｖであればビット線は３Ｖまで充電
され、しきい値が−２Ｖであればビット線は０Ｖまでし
か充電されない。
【００５２】このビット線電圧を用いて図１０（ｂ）の
ように書き込みは行われる。選択されたメモリセルの制
御ゲート電圧ＶCG2 をＶprog（〜２０Ｖ）とし、その他
の制御ゲートをＶｍ（〜１０Ｖ）にする。ソース側の選
択ゲート電圧ＶSG1 は０Ｖ、ビット線側の選択ゲート電
圧ＶSG2 はＶｍとする。これによって、図１２に見られ
るように、書き込み易いセルは実効的に比較的低い電圧
で書き込みが行われ、書き込みにくいセルでは実効的に
比較的高い電圧で書き込みが行われ、書き込み後のしき
い値ばらつきは低減される。
【００５３】図１３は、第２の実施例を実現するための
回路構成図の例である。ｐチャネルＭＯＳトランジスタ
（p-ch MOS Tr.）Ｑｐ１，２、ｎチャネルＭＯＳトラン
ジスタ（n-ch MOS Tr.）Ｑｎ１，２から構成されるＣＭ
ＯＳフリップフロップ（ＦＦ）は、書き込みデータを記
憶するデータラッチ回路である。“０”書き込み時は、
n-ch MOS Tr.Ｑｎ４のゲートが“Ｌ”となるようにラッ
チし、“１”書き込み時は“Ｈ”となるようにラッチし
ている。“１”書き込み時のみ、信号ＳＵＢＬが“Ｈ”
となって“１”書き込みビット線に電圧ＶBLH を転送す
る。
【００５４】メモリセルＭ１〜４と選択トランジスタＳ
１，２はＮＡＮＤ型セルを構成し、選択ゲートＳ１，２
及び制御ゲートＣＧ１〜４は複数のＮＡＮＤ型セルで共
有する。
【００５５】リセット信号ＲＳＴが“Ｈ”となるとビッ
ト線ＢＬはn-ch MOS Tr.Ｑｎ６によって０Ｖにリセット
される。ビット線の電圧は、n-ch MOS Tr.Ｑｎ９によっ
て信号ＢＬＶＴが“Ｈ”となると、キャパシタＣ１に記
憶される。キャパシタＣ１に蓄えられた電圧に応じて、
信号ＳＢＬが“Ｈ”になると、ビット線はn-ch MOS Tr.
Ｑｎ７，８によって充電される。
【００５６】図１４を用いて、制御ゲートＣＧ２を共有
するメモリセルが選択された場合の動作を説明する。消
去後、まず信号ＢＬＶＴが“Ｈ”となって、ビット線Ｂ
ＬとキャパシタＣ１は接続される。信号ＲＳＴが“Ｌ”
となってビット線ＢＬは０Ｖフローティングにされる。
共通ソース線電圧ＶSRC が５Ｖとなって、また選択ゲー
トＳＧ１，２、制御ゲートＣＧ１，３，４がＶｍ（〜１
０Ｖ）となる。選択された制御ゲートＣＧ２は０Ｖにさ
れ、ビット線ＢＬは選択されたメモリセルＭ２のしきい
値によって充電される電圧が決まる。ビット線が充電さ
れた後、信号ＢＬＶＴが“Ｌ”となり、キャパシタＣ１
にメモリセルＭ２のしきい値情報が記憶される。メモリ
セルのしきい値が−５Ｖなら、キャパシタＣ１は５Ｖに
なり、しきい値が−２ＶならＣ１は２Ｖとなる。
【００５７】書き込み動作は、このキャパシタＣ１に記
憶されている情報を用いて、各メモリセルに最適な書き
込み電圧で行われる。
【００５８】まず、信号ＲＳＴが“Ｌ”となってビット
線はフローティングにされる。信号ＳＢＬが“Ｈ”とな
って、ビット線はキャパシタＣ１に記憶されている情報
によって充電される。n-ch MOS Tr.Ｑｎ８のしきい値が
０Ｖの場合、電圧ＶSBL を５Ｖ以上にしておくと、キャ
パシタＣ１の電圧が５Ｖなら、ビット線は５Ｖに充電さ
れ、Ｃ１が２Ｖならビット線は２Ｖとなる。n-ch MOS T
r.Ｑｎ８のしきい値が２Ｖの場合、電圧ＶSBL を３Ｖ以
上にしておくと、キャパシタＣ１の電圧が５Ｖなら、ビ
ット線は３Ｖに充電され、Ｃ１が２Ｖならビット線は０
Ｖとなる。
【００５９】一方、信号ＳＵＢＬと電圧ＶLTC がＶｍ、
電圧ＶBLH がＶｍｂとなり、“１”書き込みビット線に
はＶｍｂが、n-ch MOS Tr.Ｑｎ４，５を介して転送され
る。
【００６０】選択ゲートＳＧ１は０Ｖ、選択ゲートＳＧ
２がＶｍ、制御ゲートＣＧ１，３，４がＶｍ、制御ゲー
トＣＧ２がＶprogとなると、書き込みが行われる。
【００６１】この後、信号ＢＬＶＴを“Ｌ”にしておく
限り、キャパシタＣ１に記憶された情報は基本的に保持
されるので、書き込みベリファイと書き込みを繰り返し
行いながら書き込みは行われる。
【００６２】このように本実施例によれば、消去後にメ
モリセルのしきい値を検出し、書き込み易いメモリセル
は比較的低い書き込み電圧で書き込み、書き込みにくい
メモリセルは比較的高い書き込み電圧で書き込むことに
よって、書き込み特性のばらつきが吸収される。このた
め、書き込み動作とビット毎ベリファイの繰り返し回数
が減り、場合によってはベリファイを無くしてしまうこ
ともでき、書き込み時間の大幅な短縮を計ることができ
る。また、書き込みは書き込み動作とビット毎ベリファ
イを繰り返しながら行うとさらに効果的である。 （実施例３）図１５は、本発明の第３の実施例を説明す
るためのもので、書き込み動作原理を示している。
【００６３】消去動作後、第１書き込みが時間ＴPRE*PR
OGの間行われる。ここで、メモリセルのしきい値が調べ
られる。しきい値が高いメモリセルは、書き込みし易い
メモリセルのため、第２書き込みでは書き込み電圧は比
較的（他の書き込み難いメモリセルに対して）低めに設
定され直される。
【００６４】この例では、最も書き込みにくいセルのし
きい値はまだ変動してなく、典型的なセルのしきい値と
ほぼ同じである。よって、単にメモリセルのしきい値が
高いセルの第２書き込み電圧を比較的低めに設定し直す
と、最も書き込みにくいセルの書き込み速度がさらに比
較して遅くなる。よって、この例で、しきい値が−２Ｖ
以下のメモリセルに関しては、しきい値が異なっていて
も書き込み電圧を相対的に同じとする。これによって、
最も書き込みにくいメモリセルのしきい値−２Ｖ以上の
メモリセルに関してのみ書き込み電圧が最適化される。
この例では、これでもしきい値分布幅は３Ｖから１．５
Ｖと半分になる。
【００６５】図１６は、第３の実施例を実行するための
回路構成図の例である。ｐチャネルＭＯＳトランジスタ
（p-ch MOS Tr.）Ｑｐ３，４、ｎチャネルＭＯＳトラン
ジスタ（n-ch MOS Tr.）Ｑｎ１０，１１から構成される
ＣＭＯＳフリップフロップ（ＦＦ）は、書き込みデータ
を記憶するデータラッチ回路である。“０”書き込み時
は、n-ch MOS Tr.Ｑｎ１３のゲートが“Ｌ”となるよう
にラッチし、“１”書き込み時は“Ｈ”となるようにラ
ッチしている。“１”書き込み時のみ、信号ＳＵＢＬが
“Ｈ”となって“１”書き込みビット線に電圧ＶBLH を
転送する。
【００６６】メモリセルＭ１〜４と選択トランジスタＳ
１，２はＮＡＮＤ型セルを構成し、選択ゲートＳ１，２
及び制御ゲートＣＧ１〜４は複数のＮＡＮＤ型セルで共
有する。
【００６７】リセット信号ＲＳＴが“Ｈ”となるとビッ
ト線ＢＬは n-ch MOS Tr. Ｑｎ１５によって０Ｖにリセ
ットされる。ビット線の電圧は、n-ch MOS Tr.Ｑｎ１９
によって信号ＢＬＶＴが“Ｈ”となると、キャパシタＣ
２に記憶される。キャパシタＣ２に蓄えられた電圧に応
じて、信号ＳＢＬが“Ｈ”になると、ビット線は n-ch
MOS Tr. Ｑｎ１６，１７によって充電される。n-ch MOS
Tr.Ｑｎ１８は信号ＰＲＥが“Ｈ”となると、キャパシ
タＣ２をリセットする。キャパシタＣ３はキャパシタＣ
２の記憶情報を安定にするためのものである。
【００６８】図１７を用いて、制御ゲートＣＧ２を共有
するメモリセルが選択された場合の動作を説明する。消
去後、まず信号ＲＳＴが“Ｌ”となってビット線はフロ
ーティングにされる。信号ＲＢＬがＶｍ、電圧ＶLTC が
Ｖｍｂとなって、“１”書き込みビット線にはＶｍｂ
が、“０”書き込みビット線には０ＶがＱｎ１２を介し
て転送される。選択ゲートＳＧ１は０Ｖ、選択ゲートＳ
Ｇ２がＶｍ、制御ゲートＣＧ１，３，４がＶｍ、制御ゲ
ートＣＧ２がＶprogとなると、第１書き込みが行われ
る。
【００６９】続いて、しきい値検出動作となる。信号Ｂ
ＬＶＴが“Ｈ”となって、ビット線ＢＬとキャパシタＣ
２は接続され、また、信号ＰＲＥが“Ｈ”となってキャ
パシタＣ２はリセットされる。また、信号ＲＳＴが
“Ｌ”となってビット線ＢＬは０Ｖフローティングにさ
れる。
【００７０】共通ソース線電圧ＶSRC が５Ｖとなって、
また選択ゲートＳＧ１，２、制御ゲートＣＧ１，３，４
がＶｍ（〜１０Ｖ）となる。選択された制御ゲートＣＧ
２は０Ｖにされ、ビット線ＢＬは選択されたメモリセル
Ｍ２のしきい値によって充電される電圧が決まる。セル
のしきい値が−０．５Ｖならビット線は０．５Ｖ、しき
い値が−２Ｖならビット線は２Ｖとなる。選択ゲート，
制御ゲートが０Ｖにリセットされ、信号ＰＲＥが“Ｌ”
となる。その後、信号ＲＳＴが“Ｈ”となって、ビット
線は０Ｖにリセットされる。電圧ＶPRE が２Ｖの場合、
メモリセルのしきい値が−０．５Ｖなら、ビット線が０
Ｖにリセットされた時、n-ch MOS Tr.Ｑｎ１７のゲート
電圧は１．５Ｖとなる。しきい値が−２ＶならＱｎ１７
のゲート電圧は０Ｖとなる。信号ＢＬＶＴが“Ｌ”とな
って、メモリセルのしきい値情報はキャパシタＣ２に記
憶される。
【００７１】第２書き込み動作は、このキャパシタＣ２
に記憶されている情報を用いて、各メモリセルに最適な
書き込み電圧で行われる。
【００７２】まず、信号ＲＳＴが“Ｌ”となってビット
線はフローティングにされる。信号ＳＢＬが“Ｈ”とな
って、ビット線はキャパシタＣ２に記憶されている情報
によって充電される。n-ch MOS Tr.Ｑｎ１７のしきい値
が０Ｖの場合、電圧ＶSBL を２Ｖ以上にしておくと、Ｑ
ｎ１７のゲート電圧が０Ｖなら、ビット線は０Ｖのまま
で、Ｑｎ１７のゲート電圧が１．５Ｖならビット線は
１．５Ｖとなる。
【００７３】一方、信号ＳＵＢＬと電圧ＶLTC がＶｍ、
電圧ＶBLH がＶｍｂとなって、“１”書き込みビット線
にはＶｍｂが n-ch MOS Tr. Ｑｎ１３，１４を介して転
送される。
【００７４】選択ゲートＳＧ１は０Ｖ、選択ゲートＳＧ
２がＶｍ、制御ゲートＣＧ１，３，４がＶｍ、制御ゲー
トＣＧ２がＶprogとなると、第２書き込みが行われる。
【００７５】この後、信号ＢＬＶＴ，ＰＲＥを“Ｌ”に
しておく限り、キャパシタＣ２に記憶された情報は基本
的に保持されるので、書き込みベリファイと書き込みを
繰り返し行いながら書き込みは行われる。
【００７６】以上、主にトンネル電流で消去／書き込み
を行う、ＮＡＮＤ型セルを例に説明したが、基本的に本
発明は、メモリセルの書き込み特性のばらつきを打ち消
すように、書き込み電圧を各メモリセルに対して調節す
ることで、書き込み後のメモリセルのしきい値ばらつき
を低減し、書き込み速度を速くする。書き込み特性のば
らつきは、メモリセルによらず同じ消去或いは書き込み
パルスを印加して、パルス印加後のしきい値を調べるこ
とで検出される。本発明によれば、消去に対しても同様
に行うことができる。また、ｐチャネルタイプのメモリ
セルに対しても同様に実施できる。さらに、チャネル全
面を介するトンネル電流で消去／書き込みを行うもの以
外に、例えばドレイン又はソースと浮遊ゲートの間のト
ンネル電流で消去又は書き込みを行うものや、ホットエ
レクトロン或いはホットホールで消去又は書き込みを行
うものでも、同様の効果が得られる。
【００７７】また、事前書き込みにより消去されたメモ
リセルのしきい値ばらつきを抑え、書き込み速度を速く
する効果は、ｐチャネルタイプのメモリセルに対しても
同様に実施できる。さらに、チャネル全面を介するトン
ネル電流で消去／書き込みを行うもの以外に、例えばド
レイン又はソースと浮遊ゲートの間のトンネル電流で消
去又は書き込みを行うものや、ホットエレクトロン或い
はホットホールで消去又は書き込みを行うものでも、同
様の効果が得られる。
【００７８】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００７９】
【発明の効果】以上説明したように本発明によれば、メ
モリセルの書き込み特性のばらつきを打ち消すように、
書き込み電圧を調整する、或いは事前書き込みを行うこ
とにより、書き込み速度を速くすることができる。ま
た、極性を反転することで、メモリセルの消去特性のば
らつきを打ち消すように、消去電圧を調整する、或いは
事前消去を行うことにより、消去速度を速くすることも
できる。
【図面の簡単な説明】
【図１】本発明の実施例に用いたメモリセルの構造と等
価回路を示す図。
【図２】本発明の実施例に用いたメモリセルの消去と書
き込みの基本動作原理を示す図。
【図３】本発明の実施例に用いたより詳しい書き込み動
作原理を示す図。
【図４】本発明の実施例に用いた書き込みパルス波形を
示す図。
【図５】本発明の実施例に用いたビット毎ベリファイ書
き込み動作の基本原理を示す図。
【図６】本発明の実施例に用いたメモリセルの書き込み
時のしきい値変化を示す図。
【図７】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのメモリセルの構成を示す図。
【図８】第１の実施例における事前書き込み特性を示す
図。
【図９】第１の実施例における事前書き込み後の書き込
み特性を示す図。
【図１０】第２の実施例におけるメモリセル構成と最適
書き込み電圧を用いての書き込み動作を示す図。
【図１１】第２の実施例における最適書き込み電圧の発
生動作を示す図。
【図１２】第２の実施例における最適書き込み電圧を用
いての書き込み特性を示す図。
【図１３】第２の実施例における最適書き込み電圧を用
いての書き込みを行う回路構成を示す図。
【図１４】図１３の回路の動作タイミングを示す図。
【図１５】第３の実施例における最適書き込み電圧を用
いての書き込み特性を示す図。
【図１６】第３の実施例における最適書き込み電圧を用
いての書き込みを行う回路構成を示す図。
【図１７】図１６の回路の動作タイミングを示す図。
【図１８】本発明の実施例に用いたＮＡＮＤ型メモリセ
ルアレイの等価回路を示す図。
【符号の説明】
１…ｐ型基板又はｐ型ウェル ２…ｎ型拡散層 ３…トンネル絶縁膜 ４…浮遊ゲート ５…ゲート絶縁膜 ６…制御ゲート ７…選択ゲート ８…選択ゲート絶
縁膜 Ｑｎ…ｎＭＯＳトランジスタ Ｑｐ…ｐＭＯＳト
ランジスタ ＦＦ…ＣＭＯＳフリップフロップ ＣＧ…制御ゲート ＳＧ…選択ゲート ＢＬ…ビット線 Ｍ…メモリセル Ｓ…選択トランジ
スタ Ｃ…キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】半導体層上に絶縁膜を介して電荷蓄積層と
    制御ゲートを積層して構成され、電気的書き替えを可能
    としたメモリセルがマトリクス状に配置されたメモリセ
    ルアレイと、 前記メモリセルのデータ消去動作を行うため、前記制御
    ゲートと前記絶縁膜下との間に第１のしきい値変動電圧
    パルスを印加する第１のしきい値変動手段と、 消去状態にある前記メモリセルのしきい値を変動させる
    ため、前記制御ゲートと前記絶縁膜下との間に第１のし
    きい値変動電圧パルスと逆極性の第２のしきい値変動電
    圧パルスを印加する第２のしきい値変動手段と、 前記メモリセルの第２のしきい値変動電圧パルス印加後
    の状態を検知するしきい値ベリファイ手段と、 前記メモリセルのデータ書き込み動作を行うため、前記
    制御ゲートと前記絶縁膜下との間に第２のしきい値変動
    電圧パルスと同極性かつ第２のしきい値変動電圧パルス
    に比べ電圧の高い第３のしきい値変動電圧パルスを印加
    する第３のしきい値変動手段とを備え、 第１のしきい値変動手段による消去動作の後、第２のし
    きい値変動手段によるしきい値変動動作としきい値ベリ
    ファイ手段によるしきい値ベリファイ動作を、第３のし
    きい値変動手段によって最も速く変動するメモリセルの
    しきい値が消去状態の所望の値に達するまで繰り返し、
    次いで第３のしきい値変動手段によるしきい値変動動作
    によってデータ書き込みを行うことを特徴とする不揮発
    性半導体記憶装置。
  2. 【請求項２】半導体層上に絶縁膜を介して電荷蓄積層と
    制御ゲートを積層して構成され、電気的書き替えを可能
    としたメモリセルがマトリクス状に配置されたメモリセ
    ルアレイと、 前記メモリセルのデータ書き込み動作を行うため、前記
    制御ゲートと前記絶縁膜下との間に第１のしきい値変動
    電圧パルスを印加する第１のしきい値変動手段と、 書き込み状態にある前記メモリセルのしきい値を変動さ
    せるため、前記制御ゲートと前記絶縁膜下との間に第１
    のしきい値変動電圧パルスと逆極性の第２のしきい値変
    動電圧パルスを印加する第２のしきい値変動手段と、 前記メモリセルの第２のしきい値変動電圧パルス印加後
    の状態を検知するしきい値ベリファイ手段と、 前記メモリセルのデータ消去動作を行うため、前記制御
    ゲートと前記絶縁膜下との間に第２のしきい値変動電圧
    パルスと同極性かつ第２のしきい値変動電圧パルスに比
    べ電圧の高い第３のしきい値変動電圧パルスを印加する
    第３のしきい値変動手段とを備え、 第１のしきい値変動手段による書き込み動作の後、第２
    のしきい値変動手段によるしきい値変動動作としきい値
    ベリファイ手段によるしきい値ベリファイ動作を、第３
    のしきい値変動手段によって最も速く変動するメモリセ
    ルのしきい値が書き込み状態の所望の値に達するまで繰
    り返し、次いで第３のしきい値変動手段によるしきい値
    変動動作によってデータ消去を行うことを特徴とする不
    揮発性半導体記憶装置。
  3. 【請求項３】半導体層上に絶縁膜を介して電荷蓄積層と
    制御ゲートを積層して構成され、電気的書き替えを可能
    としたメモリセルがマトリクス状に配置されたメモリセ
    ルアレイと、 前記メモリセルのしきい値変動特性を検知するしきい値
    変動特性検出手段と、 前記メモリセルのしきい値をしきい値変動特性のばらつ
    きを打ち消すようにして変動させるため、前記制御ゲー
    トと前記絶縁膜下との間に、前記しきい値変動特性検出
    手段による前記メモリセルのしきい値変動特性に応じた
    しきい値変動電圧パルスを、前記メモリセルに印加する
    しきい値変動手段とを備え、 前記しきい値変動特性検出手段及びしきい値変動手段に
    より、前記メモリセルのデータ消去動作或いはデータ書
    き込み動作を行うことを特徴とする不揮発性半導体記憶
    装置。
  4. 【請求項４】半導体層上に絶縁膜を介して電荷蓄積層と
    制御ゲートを積層して構成され、電気的書き替えを可能
    としたメモリセルがマトリクス状に配置されたメモリセ
    ルアレイと、 前記メモリセルのしきい値変動特性を検知するしきい値
    変動特性検出手段と、 前記メモリセルアレイ中の複数のメモリセルのしきい値
    を各メモリセルのしきい値変動特性のばらつきを打ち消
    すようにして変動させるため、前記制御ゲートと前記絶
    縁膜下との間に、前記しきい値変動特性検出手段による
    各メモリセルのしきい値変動特性に応じたしきい値変動
    電圧パルスを、各メモリセル毎に印加するしきい値変動
    手段とを備え、 前記しきい値変動特性検出手段及びしきい値変動手段に
    より、前記メモリセルのデータ消去動作或いはデータ書
    き込み動作を行うことを特徴とする不揮発性半導体記憶
    装置。
  5. 【請求項５】前記しきい値変動電圧パルスは、しきい値
    変動しやすいメモリセルのために比較的パルス波高が低
    く設定され、しきい値変動しにくいメモリセルには比較
    的パルス波高が高く設定されることを特徴とする請求項
    ３又は４記載の不揮発性半導体記憶装置。
  6. 【請求項６】前記しきい値変動特性検出手段は、各メモ
    リセルによらない所定のしきい値変動特性検出パルスを
    メモリセルに印加し、前記しきい値変動特性検出パルス
    印加後のしきい値から各メモリセルのしきい値変動特性
    を検出することを特徴とする請求項３〜５のいずれかに
    記載の不揮発性半導体記憶装置。
  7. 【請求項７】前記しきい値変動電圧パルスと前記しきい
    値変動特性検出パルスは、互いに逆極性であることを特
    徴とする請求項６記載の不揮発性半導体記憶装置。
  8. 【請求項８】前記しきい値変動電圧パルスと前記しきい
    値変動特性検出パルスは、互いに同極性であることを特
    徴とする請求項６記載の不揮発性半導体記憶装置。
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