CN108364667A - 非易失性存储器器件及其编程方法 - Google Patents

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Abstract

提供了一种非易失性存储器器件的编程方法，该方法包括以下步骤：第一编程循环，包括将第一验证电压施加到多个第一存储器单元的字线，该多个第一存储器单元用于在第一目标阈值的第一编程状态中被编程，并且从该多个第一存储器单元中检测出阈值电压小于该第一验证电压的第一慢速存储器单元；第二编程循环，包括向该第一存储器单元施加第一编程脉冲，并向第一慢速存储器单元施加第二编程脉冲，第二编程循环的第二编程脉冲的电压电平大于第二编程循环的第一编程脉冲的电压电平；以及第三编程循环。

Description

非易失性存储器器件及其编程方法
相关申请的交叉引用
本申请要求在韩国知识产权局于2017年1月26日提交的韩国专利申请No.10-2017-0012962的优先权，其全部内容通过引用并入本文。
技术领域
发明构思涉及非易失性存储器器件及其编程方法，更具体地，涉及使用增量步进脉冲编程(incremental step pulse programming，ISPP)方法的非易失性存储器器件和非易失性存储器器件的编程方法。
背景技术
半导体存储器器件可以分类为诸如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的易失性存储器器件和诸如电可擦除可编程只读存储器(EEPROM)、铁电随机存取存储器(FRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和/或闪存的非易失性存储器器件。当电源关闭时，易失性存储器器件可能丢失存储的数据，而非易失性存储器器件即使在电源关闭时也可以保存存储的数据。
诸如MP3播放器、数码相机、移动电话、摄像机、闪存卡和固态磁盘(SSD)的设备使用非易失性存储器器件。随着使用非易失性存储器器件作为存储器件的器件数量的增加，非易失性存储器器件的存储容量也增加。提高存储器器件的存储容量的方法之一是多级单元(MLC)方法，其中多个位可以存储在一个存储器单元中。为了识别存储在MLC中的数据，需要确保足够的读取余量。确保足够的读取余量的一般编程方法包括基于增量步进脉冲编程(ISPP)方案的编程操作，其中每当编程电压脉冲被施加到存储器单元时，可以通过使用多个验证电压来验证存储器单元的编程状态。然而，即使在完成这种验证操作之后，由于存储器单元的特性，存储在存储器单元中的数据的可靠性可能会降低。
发明内容
发明构思提供了非易失性存储器器件及其编程方法，从而可以提高存储在存储器单元中的数据的可靠性。
根据本发明构思的示例性实施例，提供了一种非易失性存储器器件的编程方法，该方法包括以下步骤：第一编程循环，包括将第一验证电压施加到多个第一存储器单元的字线，用于在第一目标阈值电压的第一编程状态中编程，并且从多个第一存储器单元中检测其阈值电压小于第一验证电压的第一慢速存储器单元；第二编程循环，包括将第一编程脉冲施加到第一存储器单元并且将第二编程脉冲施加到第一慢速存储器单元，其中第二编程循环的第二编程脉冲的电压电平大于第二编程循环的第一编程脉冲的电压电平；以及第三编程循环。
根据本发明构思的另一示例性实施例，提供了一种非易失性存储器器件，其包括：单元阵列，单元阵列包括用于在第一编程状态中被编程的多个第一存储器单元；行解码器，被配置用于在第一编程循环中将验证电压施加到多个第一存储器单元的字线，并且在第二编程循环和第三编程循环中的至少一个中将第一电压的第一编程脉冲和大于该第一电压的第二电压的第二编程脉冲施加到第一存储器单元的字线；电压发生器，被配置用于产生该验证电压、第一电压和第二电压，并将该验证电压、第一电压和第二电压传送到行解码器；页缓冲器，被配置用于向第一存储器单元的位线提供编程禁止电压或编程位线电压；以及控制逻辑装置，被配置用于控制第一编程循环、第二编程循环和第三编程循环的顺序执行。该控制逻辑装置被配置用于控制电压发生器，使得第三编程循环的第一编程脉冲的第一电压与第二编程循环的第一编程脉冲的第一电压之间的差大于第三编程循环的第二编程脉冲的第二电压和第二编程循环的第二编程脉冲的第二电压之间的差。
根据本发明构思的另一示例性实施例，提供了一种方法，包括将第一验证电压施加到多个第一存储器单元；将第二编程循环的第一编程脉冲施加到多个第一存储器单元；响应于该第一验证电压大于该第一慢速存储器单元的阈值电压，将第二编程循环的第二编程脉冲施加到多个第一存储器单元的第一慢速存储器单元；并且响应于第一验证电压小于或等于第一快速存储器单元的阈值电压，不将第二编程脉冲施加到第一快速存储器单元。
附图说明
从以下结合附图的详细描述中将更清楚地理解本发明构思的实施例，其中：
图1是示出根据本发明构思的示例性实施例的非易失性存储器器件的框图；
图2是示出图1的第一块的等效电路的电路图；
图3是示出作为图1的块之一的第一块的示例的透视图；
图4A和4B分别是示出根据本发明构思的示例性实施例的编程方法提供给字线的电压的曲线图；
图5是示出根据本发明构思的示例性实施例的编程方法的流程图，更具体地，示出执行第一编程循环和第二编程循环的操作的流程图；
图6是示出根据本发明构思的示例性实施例的编程方法的流程图，更具体地，涉及执行第二编程循环和第三编程循环的操作的流程图；
图7A是示出根据本发明构思的示例性实施例的编程方法中根据多个第一存储器单元和多个第二存储器单元的状态施加的编程脉冲的表格；
图7B是示出根据本发明构思的示例性实施例的编程方法中根据多个第一存储器单元和多个第二存储器单元的状态提供的位线电压的表格；
图8A至图8C是示出在本发明构思的示例性实施例中在执行第一至第三编程循环期间多个第一存储器单元和多个第二存储器单元的阈值电压分布增加的图；
图9A是示出根据本发明构思的示例性实施例的编程方法提供给字线的电压的曲线图，并且是示出了图4A的部分A的放大图；
图9B是示出根据编程脉冲的增加的存储器单元的阈值电压变化的曲线图；
图10是示出包括根据本发明构思的实施例的存储器器件的计算系统的框图；
图11是示出根据本发明构思的实施例的围绕多个目标阈值电压的阈值电压的分布的曲线图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的示例性实施例。
图1是示出根据本发明构思的示例性实施例的非易失性存储器器件100的框图。
参考图1，非易失性存储器器件100可以包括存储器单元阵列110、控制逻辑装置120、电压发生器130、行解码器140和页缓冲器150。尽管未示出，非易失性存储器器件100还可以包括数据输入/输出电路和/或输入/输出接口。
存储器单元阵列110可以包括多个存储器单元，并且可以连接到字线WL、字符串选择线SSL、地选择线GSL和位线BL。具体地，存储器单元阵列110可以通过字线WL、字符串选择线SSL和地选择线GSL被连接到行解码器140，并且可以通过位线BL被连接到页缓冲器150。
存储器单元阵列110可以包括多个块BLK1至BLKz。例如，多个块BLK1至BLKz中的每个或至少一些块可以具有三维(3D)结构(或垂直结构)。具体地，每个块包括在第一至第三方向上延伸的结构。例如，每个块包括在第三方向上延伸的多个NAND字符串(以下称为“字符串”)。因此，多个字符串可以在第一和第二方向上彼此隔开一定距离。块BLK1至BLKz可以由行解码器140选择。例如，行解码器140可以从块BLK1至BLKz中选择与块地址相对应的块。
存储器单元阵列110可以包括含有单级单元的单级单元块、含有多级单元的多级单元块和含有三级单元的三级单元块中的至少一个块。例如，包括在存储器单元阵列110中的多个块中的一些块可以是单级单元块，而其它块可以是多级单元块或三级单元块。
控制逻辑装置120可以基于从存储器控制器200接收到的命令CMD、地址ADDR和控制信号CTRL输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的各种控制信号。因此，控制逻辑装置120可以总体上控制非易失性存储器器件100中的各种操作。
从控制逻辑装置120输出的各种控制信号可以被提供给电压发生器130、行解码器140和/或页缓冲器150。控制逻辑装置120可以向电压发生器130提供电压控制信号CTRL_vol。在本发明构思的示例性实施例中，控制逻辑装置120可以产生用于控制提供给存储器单元阵列110的验证电压和编程电压的生成的电压控制信号CTRL_vol，以便向存储器单元写入数据。
在示例性实施例中，可以执行多个编程循环(例如顺序地执行)，以对多个存储器单元进行编程。例如，可以顺序地执行第一至第三编程循环，但是实施例不限于此。
控制逻辑装置120可以控制电压发生器130在每个编程循环中产生至少一个验证电压和至少一个编程脉冲，并且控制逻辑装置120可以控制电压发生器130以产生编程脉冲，该编程脉冲具有随着编程循环计数增加而改变的电平(例如电压电平)。
电压发生器130可以基于电压控制信号CTRL_vol产生用于对存储器单元阵列110进行编程、读取和擦除操作的各种类型的电压。例如，电压发生器130可以产生字线电压VWL，例如编程脉冲电压、验证电压等。在示例性实施例中，电压发生器130可以基于具有随着编程循环计数增加而改变的电压电平的电压控制信号CTRL_vol来产生编程脉冲和验证电压。当执行编程循环时或如果执行编程循环，则可以通过使用增量步进脉冲编程(ISPP)方案来进行根据示例性实施例的编程方法，并且每当执行编程循环时电压发生器130可以产生具有高于先前编程电压的电平的编程脉冲。
电压发生器130可以在第一编程循环中产生验证电压，并且可以在第二编程循环和第三编程循环中的每一个中依次产生第一编程脉冲和第二编程脉冲。因此，每个编程循环的第二编程脉冲可以具有比第一编程脉冲更高的电压电平。第三编程循环的第一编程脉冲和第二编程循环的第一编程脉冲的电压电平差可以大于第三编程循环的第二编程脉冲和第二编程循环的第二编程脉冲的电压电平差。
响应于从控制逻辑装置120接收的行地址X-ADDR，行解码器140可以从字线WL中选择一些字线。详细地，在编程操作期间，行解码器140可以提供编程脉冲到选择的字线。此外，行解码器140可以响应于从控制逻辑装置120接收到的行地址X-ADDR，从字符串选择线SSL中选择一些字符串选择线或从地选择线GSL中选择一些地选择线。
行解码器140可以相对于每个编程循环接收来自电压发生器130的至少一个验证电压和至少一个编程脉冲，并且可以将该至少一个验证电压和至少一个编程脉冲提供给多个存储器单元的字线。因此，行解码器140可以在第一编程循环中向多个存储器单元的字线提供验证电压，并且可以在第二编程循环和第三编程循环中的每个循环中向多个存储器单元的字线提供第一编程脉冲和第二编程脉冲。
页缓冲器150可以通过位线BL连接到存储器单元阵列110，并且可以响应于从控制逻辑装置120接收的列地址Y-ADDR而从位线BL中选择一些位线。详细地，在读取操作期间，页缓冲器150可以作为感测放大器进行操作，并检测存储在存储器单元阵列110中的数据DATA。在编程操作期间，页缓冲器150可以作为写入驱动器操作并输入数据DATA。数据DATA可以存储在存储器单元阵列110中。
页缓冲器150可以存储从存储器单元阵列110读取的数据DATA和/或可以存储要写入存储器单元阵列110的数据DATA。例如，页缓冲器150可以包括多个数据锁存器151，并且多个数据锁存器151可临时存储数据DATA。在示例性实施例中，如稍后将描述的，在ISPP处理期间未使用的至少一个数据锁存器可临时存储关于包括在存储器单元阵列110中的存储器单元是慢速存储器单元还是快速存储器单元的信息。稍后将参照图4A描述区分慢速存储器单元和快速存储器单元的操作。
在编程操作期间，当编程脉冲被施加到由行解码器140选择的字线或者如果将编程脉冲施加到行解码器140选择的字线，则页缓冲器150可以根据待编程的数据将位线电压(例如编程禁止电压和编程位线电压)施加到位线BL。例如，为了对逻辑“1”进行编程，页缓冲器150可以向位线提供编程禁止电压。为了编程逻辑“0”，页缓冲器150可以向位线提供编程位线电压。在示例性实施例中，编程位线电压可以被提供为接地电平或0V，并且编程禁止电压可以被提供为电源电压Vdd。稍后将参照图7A描述提供给多个存储器单元的位线电压。
在示例性实施例中，当行解码器140向第二编程循环和第三编程循环中的每一个循环中的存储器单元阵列110的多个第一存储器单元的字线提供第二编程脉冲时，页缓冲器150可以向多个第一存储器单元中的快速单元的位线提供编程禁止电压，并且可以向多个第一存储器单元的慢速单元的位线提供编程位线电压。此外，当行解码器140将第二编程脉冲提供给第二编程循环和第三编程循环中的每一个循环中的多个第一存储器单元的字线时，页缓冲器150可以向存储器单元阵列110的多个第二存储器单元的位线提供编程位线电压。基于存储在页缓冲器150中的数据，多个第一存储器单元可以参考要以第一编程状态编程的存储器单元，多个第二存储器单元可以参考要以第二编程状态编程的存储器单元，第二编程状态是目标阈值电压大于第一编程状态的目标阈值电压的状态。在示例性实施例中，第一编程状态和第二编程状态可以是多个编程状态之中的两个最高编程状态。
图2是示出图1的第一块BLK1的等效电路的电路图。
参考图2，第一块BLK1可以是垂直NAND闪速存储器，并且图1的块BLK1至BLKz中的每一个可以具有与图2所示相同的形式。第一块BLK1可以包括多个NAND字符串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个地选择线GSL1至GSL3、多个字符串选择线SSL1至SSL3以及公共源极线CSL。在这方面，可以根据实施例以各种方式改变NAND字符串的数量、字线的数量、位线的数量、地选择线的数量和字符串选择线的数量。
NAND字符串NS11、NS21和NS31可以设置在第一位线BL1和公共源极线CSL之间，NAND字符串NS12、NS22和NS32设置在第二位线BL2和公共源极线CSL之间，NAND字符串NS13、NS23和NS33设置在第三位线BL3和公共源极线CSL之间。每个或至少一个NAND字符串(例如NS11)可以包括字符串选择晶体管SST、多个存储器单元MC1至MC8和连续连接的接地选择晶体管GST。在下文中，为了便于描述，NAND字符串将被称为字符串。
一列可以包括共同连接到一个位线的字符串。例如，共同连接到第一位线BL1的字符串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的字符串NS12、NS22和NS32可以对应于第二列，并且共同连接到第三位线BL3的字符串NS13、NS23和NS33可以对应于第三列。
一行可以包括连接到一个字符串选择线的字符串。例如，连接到第一字符串选择线SSL1的字符串NS11、NS12，NS13可以对应于第一行，连接到第二字符串选择线SSL2的字符串NS21、NS22和NS23可以对应于第二行，并且连接到第三字符串选择线SSL3的字符串NS31、NS32和NS33可以对应于第三行。
字符串选择晶体管SST可以连接到每个字符串选择线SSL1至SSL3。多个存储器单元MC1至MC8可以分别连接到字线WL1至WL8。接地选择晶体管GST可以连接到每个接地选择线GSL1至GSL3。字符串选择晶体管SST连接到位线BL1至BL3中的每一个或至少其中之一，并且接地选择晶体管GST连接到公共源极线CSL。
在示例性实施例中，具有相同高度的字线(例如WL1)彼此连接，字符串选择线SSL1至SSL3彼此分离，并且接地选择线GSL1至GSL3也是彼此分离。例如，当连接到第一字线WL1并且属于字符串NS11、NS12和NS13的存储器单元被编程时或者如果被编程，则可以选择第一字线WL1和第一字符串选择线SSL1。然而，本发明的构思不限于此，在另一实施例中，接地选择线GSL1至GSL3可以彼此连接。
图3是示出作为图1的块之一的第一块BLK1的示例的透视图。
参考图3，第一块BLK1可以在垂直于衬底SUB的方向上形成。虽然图3中第一块BLK1包括两条选择线GSL和SSL、八条字线WL1至WL8和三条位线BL1至BL3，但是第一块BLK1实际上可以包括更少或更多的线。
衬底SUB具有第一导电类型(例如p型)，并且公共源极线CSL在衬底SUB上沿第一方向(例如Y方向)延伸并掺杂有具有第二导电类型(例如n型)的杂质。沿着第一方向延伸的多个绝缘膜IL在两个相邻的公共源极线CSL之间在衬底SUB的一部分上以第三方向(例如Z方向)顺序设置，并且在第三方向上互相间隔一定距离。例如，多个绝缘膜IL可以包括诸如氧化硅的绝缘材料。
在第三方向上通过多个绝缘膜IL并且在第一方向上顺序地布置的多个柱P被提供在两个相邻的公共源极线CSL之间的衬底SUB的一部分上。例如，多个柱P可以通过多个绝缘膜IL并与衬底SUB接触。详细地，每个支柱P的表面层S可以包括具有第一类型的硅材料并且可以用作沟道区域。每个支柱P的内层I可以包括诸如氧化硅和/或气隙的绝缘材料。
可以沿着两个相邻的公共源极线CSL之间的部分中的绝缘膜IL、柱P和衬底SUB的暴露表面上提供电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(或称为“隧穿绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以包括(例如可以具有)氧化物-氮化物-氧化物(ONO)结构。此外，在两个相邻的公共源极线CSL之间的部分中，在电荷存储层CS的暴露表面上提供诸如选择线GSL和SSL以及字线WL1至WL8中的每一个的栅电极GE。
漏极或漏极接触DR分别提供在多个支柱P上。例如，漏极或漏极接触DR可以包括掺杂具有第二导电类型的杂质的硅材料。在漏极或漏极接触DR上设置在第二方向(例如X方向)上延伸并且在第一方向上彼此隔开一定距离的位线BL1至BL3。
图4A和4B各自是示出根据本发明构思的示例性实施例的编程方法提供给字线的电压的曲线图。在这方面，横轴表示时间t，纵轴表示字线电压VWL的电压电平。图5是示出根据本发明构思的示例性实施例的编程方法的流程图，更具体地，示出执行图4A的第一编程循环和第二编程循环的操作S10和S20。
参考图4A和5，根据发明构思的示例性实施例的非易失性存储器器件的编程方法可以包括多个编程循环。例如，可以执行第一到第四编程循环Loop1到Loop4，例如顺序地执行。虽然即使在第一编程循环Loop1之前甚至可以执行至少一个编程循环，并且即使在第四编程循环Loop4之后也可以执行至少一个编程循环，实施例不限于此。
图1的存储器单元阵列110可以包括用于在第一编程状态中编程的多个第一存储器单元和用于在第二编程状态中编程的多个第二存储器单元。第二编程状态可以是具有大于第一编程状态的阈值电压的阈值电压的编程状态。多个第一存储器单元和多个第二存储器单元可以通过向第一存储器单元和第二存储器单元施加相对于每个编程循环而增加的编程脉冲而被编程。在这方面，向第一存储器单元和第二存储器单元施加相对于每个编程循环增加的编程脉冲是指向第一存储器单元和第二存储器单元的字线提供编程脉冲并且同时向第一存储器单元和第二存储器单元的位线提供编程位电压。
虽然在操作S10中执行了第一编程循环Loop1，但是在操作S11中可以向第一存储器单元施加第一验证电压V1。可以将第一存储器单元中的每一个的阈值电压与第一验证电压V1进行比较。根据比较结果，在操作S13中，可以检测具有电压电平低于第一验证电压V1的阈值电压的存储器单元作为第一慢速存储器单元，并且检测具有阈值电压大于或等于第一验证电压V1的存储器单元作为第一快速存储器单元。检测结果(操作S15)可以存储在页缓冲器150的数据锁存器151中的至少一个中。即使在执行第一编程循环Loop1之后的编程循环，也可以通过基于存储在页缓冲器150中的检测结果区分第一慢速存储器单元和第一快速存储器单元来施加编程脉冲。
第一验证电压V1可以具有比第一编程状态中的验证电压更低的电压电平。例如，第一验证电压V1可以是用于验证存储器单元被编程在低于第一编程状态的多个编程状态中的最高编程状态的电压。通过将第一验证电压V1施加到第一编程循环Loop1中的多个存储器单元，可以验证具有小于第一编程状态的阈值电压的阈值电压的编程状态是否已被编程，并且同时，第一存储器单元可以被分成第一慢速存储器单元和第一快速存储器单元。当确定了已经编程了具有小于第一编程状态的目标阈值的目标阈值的编程状态时，可以将编程禁止电压施加到相应存储器单元的位线。
尽管仅示出第一验证电压V1被施加到第一编程循环Loop1中的多个存储器单元，但是实施例不限于此，并且具有另一编程状态中的阈值电压值的验证电压可以另外施加到此。
虽然在操作S20中执行第二编程循环Loop2，但是可以应用第一编程脉冲PP1_2和第二编程脉冲PP2_2，例如在操作S21_1和S23中顺序地施加到第一慢速存储器单元，并且在操作S21_2中仅可以将第一编程脉冲PP1_2施加到第一快速存储器单元。例如，响应于第一验证电压V1小于或等于第一快速存储器单元的阈值电压，第二编程脉冲PP2_2可以不被施加到第一快速存储器单元。在这方面，第二编程脉冲PP2_2可以具有比第一编程脉冲PP1_2更大的电压电平。
例如，当在操作S20中执行第二编程循环Loop2时，图1的行解码器140可以顺序地将第一编程脉冲PP1_2和第二编程脉冲PP2_2提供给第一慢速存储器单元和第一快速存储器单元的字线。当行解码器140提供第一编程脉冲PP1_2时或者如果行解码器140提供第一编程脉冲PP1_2时，图1的页缓冲器150可以向第一慢速存储器单元和第一快速存储器单元两者提供编程位线电压。然而，当行解码器140提供第二编程脉冲PP2_2时，页缓冲器150可以向第一慢速存储器单元提供编程位线电压，并且可以向第一快速存储器单元提供编程禁止电压。
即使在第一编程循环Loop1中，行解码器140可以向多个存储器单元的字线提供作为单个脉冲的第一编程脉冲PP1_1。然而，实施例不限于此，并且行解码器140可另外向其提供第二编程脉冲。
参考图4B，当与图4A比较时，当执行第二编程循环Loop2时，第二编程脉冲PP2_2可以被施加到第一慢速存储器单元，然后可以将第一编程脉冲PP1_2施加到第一慢速存储器单元。只有第一编程脉冲PP1_2可以施加到第一快速存储器单元。在这方面，第二编程脉冲PP2_2可以具有比第一编程脉冲PP1_2更高的电压电平。
例如，当执行第二编程循环Loop2时，图1的行解码器140可以将第二编程脉冲PP2_2提供给第一慢速存储器单元和第一快速存储器单元的字线，然后可以向其提供第一编程脉冲PP1_2。当行解码器140提供第二编程脉冲PP2_2时，图1的页缓冲器150可以向第一慢速存储器单元提供编程位线电压，并且可以向第一快速存储器单元提供编程禁止电压。然而，当行解码器140提供第一编程脉冲PP1_2时，页缓冲器150可以向第一慢速存储器单元和第一快速存储器单元提供编程位线电压。
因此，参考图4A和4B，根据本发明构思的编程方法可以不限于在执行第二编程循环Loop2时施加第一编程脉冲PP1_2和第二编程脉冲PP2_2的顺序。
图6是示出根据本发明构思的示例性实施例的编程方法的流程图，更具体地，示出执行图4A的第二编程循环和第三编程循环的操作S20和S30的流程图。
参考图4A和图6，非易失性存储器器件的编程方法可以包括多个编程循环。例如，可以执行第一到第四编程循环Loop1到Loop4，例如顺序地执行。
虽然在操作S20中执行第二编程循环Loop2，但是在操作S25中可以向第二存储器单元施加第二验证电压V2。在操作S27中，通过将每个第二存储器单元的阈值电压与第二验证电压V2进行比较，具有电压电平小于第二验证电压V2的阈值电压的存储器单元可被检测为第二慢速存储器单元，并且可以检测具有其电平大于或等于第二验证电压V2的阈值电压的存储器单元作为第二快速存储器单元。
第二验证电压V2可以具有比在第二编程状态中的验证电压更低的电压电平。例如，第二验证电压V2可以是第一编程状态中的验证电压。通过将第二验证电压V2施加到第二编程循环Loop2中的多个存储器单元，可以验证第一编程状态是否已被编程，并且同时可以将第二存储器单元划分为第二慢速存储器单元和第二快速存储器单元。当第一编程状态被确定为已编程时，编程脉冲可能不再被施加到第一存储器单元。
尽管图4A中显示了在第二编程循环Loop2中向多个存储器单元的字线提供第一验证电压V1和第二验证电压V2，实施例不限于此，并且如果已经编程了具有小于第一编程状态的阈值电压的阈值电压的编程状态，则仅可以提供第二验证电压V2，或者可以额外提供另一编程状态中的验证电压。
虽然在操作S30中执行第三编程循环Loop3，但是可以在操作S31_1、S33_1和S35施加第一编程脉冲PP1_3、第二编程脉冲PP2_3和第三编程脉冲PP3_3(例如顺序地)到第二慢速存储器单元，并且可以在操作S31_2和S33_2中将第一编程脉冲PP1_3和第二编程脉冲PP2_3顺序地施加到第二快速存储器单元。
例如，当在操作S30中执行第三编程循环Loop3时，图1的行解码器140可以顺序地将第一编程脉冲PP1_3、第二编程脉冲PP2_3和第三编程脉冲PP3_3提供给第二慢速存储器单元和第二快速存储器单元的字线。当行解码器140提供第一编程脉冲PP1_3和第二编程脉冲PP2_3时或者如果行解码器140提供第一编程脉冲PP1_3和第二编程脉冲PP2_3，图1中的页缓冲器150可以向第一慢速存储器单元和第一快速存储器单元两者提供编程位线电压。另一方面，当行解码器140提供第三编程脉冲PP3_3时，页缓冲器150可以向第二慢速存储器单元提供编程位线电压，并且可以向第二快速存储器单元提供编程禁止电压。例如，响应于第二验证电压V2小于或等于第二快速存储器单元的阈值电压，第三编程脉冲PP3_3可以不被施加到第二快速存储器单元。
第二编程脉冲PP2_3可以具有比第一编程脉冲PP1_3的电压电平更高的电压电平，并且第三编程脉冲PP3_3可以具有比第二编程脉冲PP2_3的电压电平更大的电压电平。第三编程循环Loop3的第一编程脉冲PP1_3、第二编程脉冲PP2_3和第三编程脉冲PP3_3可以具有比第二编程循环Loop2的第一编程脉冲PP1_2、第二编程脉冲PP2_2和第三编程脉冲PP3_2的电压电平更高的电压电平。
在执行第三编程循环Loop3(操作S30)的操作中，当施加第一编程脉冲PP1_3、第二编程脉冲PP2_3和第三编程脉冲PP3_3完成时，第一验证电压V1、第二验证电压V2和第三验证电压V3可以被提供给多个存储器单元的字线。第三验证电压V3可以是第二编程状态中的验证电压。因此，第一存储器单元可以基于第二验证电压V2来确定编程的完成，并且第二存储器单元可以基于第三验证电压V3来确定编程的完成。
即使在第四编程循环Loop4中，也可以进行与第三编程循环Loop3类似的操作。当执行第四编程循环Loop4时，可以施加第一编程脉冲PP1_4、第二编程脉冲PP2_4、第三编程脉冲PP3_4(例如顺序地施加)到第二慢速存储器单元，并且第一编程脉冲PP1_4和第二编程脉冲PP2_4可以顺序地施加到第二快速存储器单元。
再参考图4B，当执行第三编程循环Loop3时，可以将第三编程脉冲PP3_3、第二编程脉冲PP2_3和第一编程脉冲PP1_3顺序地施加到第二慢速存储器单元，并且可以将第二编程脉冲PP2_3施加到第二快速存储器单元，然后第一编程脉冲PP1_3可以被施加到第二快速存储器单元上。
例如，当执行第三编程循环Loop3时，图1中的行解码器140可以顺序地将第三编程脉冲PP3_3、第二编程脉冲PP2_3和第一编程脉冲PP1_3提供给第二慢速存储器单元和第二快速存储器单元的字线。当行解码器140提供第三编程脉冲PP3_2时，图1中的页缓冲器150可以向第二慢速存储器单元提供编程位线电压，并且可以向第二快速存储器单元提供编程禁止电压。然而，当行解码器140在提供第二编程脉冲PP2_3之后提供第一编程脉冲PP1_3时，页缓冲器150可以向第一慢速存储器单元和第一快速存储器单元二者提供编程位线电压。
即使在第四编程循环Loop4中，也可以进行与第三编程循环Loop3类似的操作。当执行第四编程循环Loop4时，可以将第三编程脉冲PP3_4、第二编程脉冲PP2_4和第一编程脉冲PP1_4顺序地施加到第二慢速存储器单元，并且第二编程脉冲PP2_4可以施加到第二快速存储器单元，然后第一编程脉冲PP1_4可被施加到第二快速存储器单元。
因此，参考图4A和4B，根据本发明构思的编程方法可以不限于在执行第三编程循环Loop3时施加第一编程脉冲PP1_3、第二编程脉冲PP2_3和第三编程脉冲PP3_3的顺序。尽管图4A中显示了顺序地施加第一编程脉冲PP1_3、第二编程脉冲PP2_3和第三编程脉冲PP3_3，图4B中显示了顺序地施加第三编程脉冲PP3_3、第二编程脉冲PP2_3和第一编程脉冲PP1_3，但是每个都是示例性的实施例，并且实施例不限于此。例如，可以顺序地施加第二编程脉冲PP2_3、第一编程脉冲PP1_3和第三编程脉冲PP3_3。此外，根据本发明构思的编程方法可以不限于在执行第四编程循环Loop4时施加第一编程脉冲PP1_4、第二编程脉冲PP2_4和第三编程脉冲PP3_4的顺序。虽然在图4A中显示了顺序地施加第一编程脉冲PP1_4、第二编程脉冲PP2_4和第三编程脉冲PP3_4，图4B显示了顺序地施加第三编程脉冲PP3_4、第二编程脉冲PP2_4和第一编程脉冲PP1_4，但是每个都是示例性的实施例，并且实施例不限于此。
图7A是示出根据本发明构思的示例性实施例的编程方法中根据多个第一存储器单元和多个第二存储器单元的状态施加的编程脉冲的表。图7B是示出根据本发明的示例性实施例的编程方法中根据多个第一存储器单元和多个第二存储器单元的状态提供的位线电压的表格。
参考图7A和7B，在第一编程循环Loop1中，第一编程脉冲可以被施加到多个第一存储器单元P1、多个第二存储器单元P2和存储器单元P0中的全部，以在低于第一编程状态的编程状态中被编程，例如，尚未被编程的多个存储器单元。
在第二编程循环Loop2中，第一编程脉冲可以被施加到尚未编程的多个存储器单元。因此，第一编程脉冲也可以被施加到具有阈值电压小于第一编程状态的阈值电压的编程状态的存储器单元。在第一编程脉冲之后，可以将第二编程脉冲另外施加到第一慢速存储器单元P1_S。第二编程脉冲可以被施加到多个第二存储器单元P2以及第一慢速存储器单元P1_S。
可以将某个编程脉冲施加到某个存储器单元意味着将某个编程脉冲施加到该特定存储器单元的字线，并且同时将编程位线电压施加到某个存储器单元的位线。例如，在多个第一存储器单元P1中的第一慢速存储器单元P1_S的阈值电压比第一验证电压V1低的情况下，当将第一编程脉冲施加到字线时，0V可以提供给位线。在这方面，0V仅是编程位线电压的示例性电压电平，并且实施例不限于此。在第一存储器单元P1中第一快速存储器单元P1_F的阈值电压比第一验证电压V1高的情况下，当将第一编程脉冲施加到字线时，编程禁止电压Vdd可以提供给位线。在这方面，示出了编程禁止电压Vdd的示例性电压电平作为电源电压，但是实施例不限于此。
在第三编程循环Loop3中，第一编程脉冲可以被施加到尚未编程的所有存储器单元，并且第二编程脉冲可以进一步施加到第一慢速存储器单元P1_S和第二存储器单元P2。例如，在第一慢速存储器单元P1_S的情况下，当第二编程脉冲被施加到字线或者如果第二编程脉冲被施加到字线时，可以向位线提供0V。在第一快速存储器单元P1_F的情况下，当将第二编程脉冲施加到字线时，编程禁止电压Vdd可以被提供给位线。
可以另外将第三编程脉冲施加到第二慢速存储器单元P2_S。例如，在第二存储器单元P2中的第二慢速存储器单元P2_S的阈值电压比第二验证电压V2低的情况下，当将第三编程脉冲施加到字线时，可以向位线提供0V。在第二存储器单元P2中的第二快速存储器单元P2_F的阈值电压比第二验证电压V2高的情况下，当第三编程脉冲PP3_2被施加到字线时，可以提供编程禁止电压Vdd到位线。
在第四编程循环Loop4中，第一编程脉冲可以被施加到尚未编程的存储器单元，并且第二编程脉冲可以进一步施加到第一慢速存储器单元P1_S和第二存储器单元P2。可以将第三编程脉冲另外施加到第二慢速存储器单元P2_S。
尽管已经将第四编程循环Loop4描述为以与第三编程循环Loop3类似的方式执行，但是实施例不限于此。当第一编程状态和第二编程状态是多个编程状态中的两个最高编程状态时，第四编程循环Loop4可以以与第三编程循环Loop3相似的方式执行。否则，在第四编程循环Loop4中，可以进行关于具有大于第二编程状态的阈值电压的阈值电压的编程状态的编程操作。
图8A至8C各自是示出在本发明构思的示例性实施例中在执行第一至第三编程循环期间多个第一存储器单元和多个第二存储器单元的阈值电压分布增加的图。图8A至8C分别示出在执行第一至第三编程循环Loop1至Loop3之后的多个第一存储器单元和多个第二存储器单元的阈值电压分布。
参考图8A至图8C，在第一编程循环Loop1中，可以基于第一验证电压来区分第一慢速存储器单元P1_S和第一快速存储器单元P1_F。
比较图8A和8B，在第二编程循环Loop2中，第一慢速存储器单元P1_S的阈值电压增加的宽度或大小可以大于第一快速存储器单元P1_F的阈值电压增加的大小。第一慢速存储器单元P1_S和第一快速存储器单元P1_F的阈值电压可以部分地彼此重叠。第一慢速存储器单元P1_S的阈值电压增加的大小可以类似于第二存储器单元P2的阈值电压增加的大小。在第二编程循环Loop2中，可以基于第二验证电压来区分第二慢速存储器单元P2_S和第二快速存储器单元P2_F。
比较图8B和8C，在第三编程循环Loop3中，第一慢速存储器单元P1_S的阈值电压增加的大小可以大于第一快速存储器单元P1_F的阈值电压增加的大小。第一慢速存储器单元P1_S和第一快速存储器单元P1_F的阈值电压可以部分地彼此重叠，并且在执行第三编程循环Loop3之后的阈值电压的重叠程度可能大于执行第二个编程循环Loop2之后的阈值电压的重叠程度。
此外，在第三编程循环Loop3中，第二慢速存储器单元P2_S的阈值电压增加的大小可以大于第二快速存储器单元P2_F的阈值电压增加的大小，并且第二慢速存储器单元P2_S和第二快速存储器单元P2_F的阈值电压可以部分地彼此重叠。第一慢速存储器单元P1_S的阈值电压增加的大小可以类似于第二快速存储器单元P2_F的阈值电压增加的大小。
在执行第三编程循环Loop3之后的编程循环过程中(例如第四编程循环)，与第三编程循环Loop3相比，第一慢速存储器单元P1_S和第一快速存储器单元P1_F的阈值电压的重叠程度可以增加。此外，第二慢速存储器单元P2_S和第二快速存储器单元P2_F的阈值电压的重叠程度也可以增加。当具有阈值电压小于第一编程状态的阈值电压的编程状态的存储器单元P0的阈值电压变得大于第四编程循环中的第一验证电压V1时，可以在第四编程循环之后执行的编程循环中不进行关于具有低于第一编程状态的编程状态的存储器单元P0的编程操作。
在根据发明构思的示例性实施例的非易失性存储器器件及其编程方法中，通过在一个编程循环中区分慢速存储器单元和快速存储器单元来施加编程脉冲，因此可以有效地缩小阈值电压分散的大小。此外，由于在一个编程循环中施加多个编程脉冲，因此在一个编程循环中可以有效地增加阈值电压。例如，完成编程操作所需的编程循环数可能会减少。
图9A是示出根据本发明构思的示例性实施例的编程方法提供给字线的电压的曲线图，并且是示出了图4A的部分A的放大图。图9B是示出根据编程脉冲的增加的存储器单元的阈值电压变化的曲线图。
参考图4A和9A，在第三编程循环Loop3中，在从第一编程脉冲PP1_3到第三编程脉冲PP3_3的方向上电平可能变得越来越大。此外，在第四编程循环Loop4中，在从第一编程脉冲PP1_4到第三编程脉冲PP3_4的方向上电平可能变得越来越高。
在这方面，第四编程循环Loop4的第一编程脉冲PP1_4与第三编程循环Loop3的第一编程脉冲PP1_3之间的差可以被称为第一步进电压SP1，第四编程循环Loop4的第二编程脉冲PP2_4和第三编程循环Loop3的第二编程脉冲PP2_3可以被称为第二步进电压SP2，第四编程循环Loop4的第三编程脉冲PP3_4与第三编程循环Loop3的第三编程脉冲PP3_3之间的差可以被称为第三步进电压SP3。第一步进电压SP1可以大于第二步进电压SP2，并且第二步进电压SP2可以大于第三步进电压SP3。
此外，第三编程循环Loop3的第一编程脉冲PP1_3与第二编程循环Loop2的第一编程脉冲PP1_2之间的电压电平差可以大于第三编程循环Loop3的第二编程脉冲PP2_3和第二编程循环Loop2之间的电压电平差，并且这种趋势可以适用于第四编程循环Loop4之后的编程循环。
尽管图9A是示出图4A的部分A的放大图，第三步进电压、第二步进电压和第一步进电压之间的关系，与参照图9A所述的相同，也可以施加到在第三编程循环Loop3的第三编程脉冲PP3_3、第二编程脉冲PP2_3和第一编程脉冲PP1_3以及第四编程循环Loop4的第三编程脉冲PP3_4、第二编程脉冲PP2_4和第一编程脉冲PP1_4之间。
参考图9A和9B，第四编程循环Loop4的第一编程脉冲PP1_4和第二编程脉冲PP2_4可以具有比第三编程循环Loop3的第三编程脉冲PP3_3的电压电平更低的电压电平，第四编程循环Loop4的第一编程脉冲PP1_4可以具有比第三编程循环Loop3的第二编程脉冲PP2_3的电压电平更低的电压电平。参考图9B，即使编程脉冲的增加为负值，存储器单元的阈值电压变化也为正值，因此，在第四编程循环Loop4的第一编程脉冲PP1_4和第二编程脉冲PP2_4的施加期间，未被编程的多个存储器单元的阈值电压可能增加。
虽然每个编程循环包括仅一个编程脉冲或多个编程脉冲，但是可以设想可比性示例，其包括多个编程脉冲，其中所有多个编程脉冲以恒定的方式在每个编程循环中增加多达特定的(或可替代地预定的)值。根据本发明构思的示例性实施例，由于一个编程循环包括多个编程脉冲，所以每编程状态完成编程所需的编程循环数可能会减少，结果是编程多个存储器单元的时间总量可能减少。此外，根据示例性实施例，由于在每个编程循环中增加的脉冲宽度(步进电压的大小)在从第一编程脉冲到第三编程脉冲的方向上减小，所以完成编程过程的最终编程循环的编程脉冲的电压电平(例如编程脉冲的更大电平(比如最大电平))减小。
作为最终编程循环中的编程脉冲的电压电平，擦除状态中的阈值电压的分散可以增加。当擦除状态中的阈值电压的分散增加时，擦除状态中的阈值电压和编程状态中的阈值电压可能重叠(例如部分重叠)，并且尽管施加了验证电压，擦除状态和编程状态可能难以区分。因此，根据示例性实施例，编程脉冲的最终编程循环的编程脉冲的电压电平变低，从而可以防止擦除状态的阈值电压和编程状态的阈值电压相互重叠，或者减小重叠的可能性，从而可以获得非易失性存储器器件的可靠性。
图10是示出根据本发明构思的实施例的包括存储器器件的计算系统1000的框图。
参考图10，计算系统1000可以包括存储器系统1100、处理器1200、RAM1300、输入/输出设备1400和/或电源1500。计算系统1000还可以包括与视频卡、声卡、存储卡、USB设备等进行通信的端口，用于与其他电子设备通信。计算系统1000可以是或可以包括个人计算机，或者可以是或可以包括便携式电子设备，例如笔记本电脑、移动电话、个人数字助理(PDA)或照相机。
处理器1200可以进行特定的计算或任务。根据示例性实施例，处理器1200可以是或可以包括微处理器或中央处理单元(CPU)。处理器1200可以通过诸如地址总线、控制总线或数据总线的总线1600与RAM 1300、输入/输出设备1400和存储器系统1100进行通信。根据示例性实施例，处理器1200可以连接到诸如外围组件互连(PCI)总线的扩展总线。
在这方面，存储器系统1100可以通过使用上面参考图1描述的实施例来实现。例如，存储器器件1110可以包括图1所示的非易失性存储器器件100，存储器1110可以通过如图5和6所示的非易失性存储器器件的编程方法进行编程。
RAM 1300可以存储计算系统1000的操作所需的数据。例如，RAM 1300可以是动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻随机存取存储器(RRAM)和/或磁阻随机存取存储器(MRAM)。输入/输出设备1400可以包括诸如键盘、小键盘或鼠标的输入设备以及诸如打印机或显示器的输入设备。电源1500可以提供计算系统1000的操作所需的工作电压。
图11是示出根据本发明构思的实施例的围绕多个目标阈值电压的阈值电压的分布的曲线图。
多个存储器单元可以具有阈值电压VT的分布。多个目标阈值电压VT1-VT4可以对应于编程状态的目标阈值电压。例如，第一编程状态的存储器单元S1的阈值电压可以高于或等于目标阈值电压VT1，第二编程状态的存储器单元S2的阈值电压可以高于或等于目标阈值电压VT2，第三编程状态中的存储器单元S3的阈值电压可以高于或等于目标阈值VT3，第四编程状态中的存储器单元S4的阈值电压可以高于或等于目标阈值电压VT4。尽管图11中仅示出了四个编程状态，但是本发明构思不限于此，并且可以存在更多或更少的编程状态。
虽然已经参考其实施例特别示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种非易失性存储器器件的编程方法，所述方法包括以下步骤：
第一编程循环，包括施加第一验证电压到多个第一存储器单元的字线，所述多个第一存储器单元在第一目标阈值电压的第一编程状态中被编程，并且从所述多个第一存储器单元中检测其阈值小于所述第一验证电压的第一慢速存储器；
第二编程循环，包括将第一编程脉冲施加到所述第一存储器单元并将第二编程脉冲施加到所述第一慢速存储器单元，所述第二编程循环的第二编程脉冲的电压电平大于所述第二编程循环的第一编程脉冲的电压电平；以及
第三编程循环。
2.根据权利要求1所述的方法，其中所述第三编程循环包括将第一编程脉冲施加到所述第一存储器单元，并将第二编程脉冲施加到所述第一慢速存储器单元，
所述第三编程循环的第一编程脉冲的电压电平大于所述第二编程循环的第一编程脉冲的电压电平，
所述第三编程循环的第二编程脉冲的电压电平大于所述第三编程循环的第一编程脉冲的电压电平，以及
所述第三编程循环的第二编程脉冲的电压电平大于所述第二编程循环的第二编程脉冲的电压电平。
3.根据权利要求2所述的方法，其中所述第三编程循环的第一编程脉冲的电压电平与所述第二编程循环的第一编程脉冲的电压电平之间的差大于所述第三编程循环的第二编程脉冲的电压电平与所述第二编程循环的第二编程脉冲的电压电平之间的差。
4.根据权利要求2所述的方法，其中所述第二编程循环还包括将大于所述第一验证电压的第二验证电压施加到多个第二存储器单元的字线，所述多个第二存储器单元用于在大于所述第一阈值电压的第二目标阈值电压的第二编程状态中被编程，并且
从所述多个第二存储器单元中检测具有小于所述第二验证电压的阈值电压的第二慢速存储器单元。
5.根据权利要求4所述的方法，还包括：
将第三编程脉冲施加到第三编程循环中的所述第二慢速存储器单元，所述第三编程循环的第三编程脉冲的电压电平大于所述第三编程循环的第二编程脉冲的电压电平。
6.根据权利要求1所述的方法，其中所述第一编程循环还包括向具有小于所述第一目标阈值电压的第三目标阈值电压的多个存储器单元施加第一编程脉冲。
7.根据权利要求1所述的方法，其中施加所述第二编程循环的第二编程脉冲包括将所述第二编程脉冲施加到具有大于所述第一目标阈值电压的目标阈值电压的多个第二存储器单元。
8.根据权利要求1所述的方法，其中所述第一验证电压是具有小于所述第一阈值电压的第三目标阈值电压的编程状态中的验证电压。
9.根据权利要求1所述的方法，其中所述第一编程循环还包括在施加所述第一验证电压之前施加单个编程脉冲。
10.根据权利要求1所述的方法，其中多个第二存储器单元的所述第一目标阈值电压和第二目标阈值电压是所述非易失性存储器器件的多个存储器单元的编程状态的多个目标阈值电压中的最大目标阈值电压。
11.根据权利要求1所述的方法，其中在所述第二编程循环中，在施加所述第二编程脉冲之后进行所述第一编程脉冲的施加。
12.一种非易失性存储器器件，包括：
单元阵列，包括用于在第一编程状态中被编程的多个第一存储器单元；
行解码器，被配置为在第一编程循环中向所述多个第一存储器单元的字线施加验证电压，并且在第二编程循环和第三编程循环中的至少一个循环中施加第一电压的第一编程脉冲和第二电压的第二编程脉冲到所述第一存储器单元的字线，其中所述第二电压大于所述第一电压；
电压发生器，被配置为产生所述验证电压、所述第一电压和所述第二电压，并将所述验证电压、所述第一电压和所述第二电压传送到所述行解码器；
页缓冲器，被配置为向所述第一存储器单元的位线提供编程禁止电压或编程位线电压；以及
控制逻辑装置，被配置为控制所述第一编程循环、所述第二编程循环和所述第三编程循环的顺序执行，
其中所述控制逻辑装置被配置为控制所述电压发生器，使得所述第三编程循环的第一编程脉冲的第一电压与所述第二编程循环的第一编程脉冲的第一电压之间的差大于所述第三编程循环的第二编程脉冲的第二电压与所述第二编程循环的第二编程脉冲的第二电压之间的差。
13.根据权利要求12所述的器件，其中所述页缓冲器包括连接到所述第一存储器单元的位线的多个数据锁存器，以及
所述多个数据锁存器中的至少一个被配置为存储关于所述第一存储器单元中的至少一个存储器单元的信息，其中所述至少一个存储器单元具有小于所述验证电压的阈值电压。
14.根据权利要求12所述的器件，其中所述控制逻辑装置还被配置为控制所述行解码器和所述页缓冲器，以在所述第二编程脉冲被提供给所述第一存储器单元的字线时提供所述编程禁止电压到所述第一存储器单元中的至少一个存储器单元的位线，其中所述至少一个存储器单元具有高于所述验证电压的阈值电压。
15.根据权利要求12所述的器件，其中所述验证电压是用于验证所述单元阵列中的存储器单元在目标阈值电压小于所述第一编程状态的目标阈值电压的编程状态中被编程的电压。
16.根据权利要求12所述的器件，其中所述单元阵列还包括多个第二存储器单元，用于在具有大于所述第一存储器单元的目标阈值电压的目标阈值电压的第二编程状态中被编程；以及
所述控制逻辑装置还被配置为控制所述行解码器和所述页缓冲器，以在所述第二编程脉冲被提供给所述第一存储器单元的字线时，将所述编程位线电压提供给所述多个第二存储器单元的位线。
17.一种方法，包括：
将第一验证电压施加到多个第一存储器单元；
将第二编程循环的第一编程脉冲施加到所述多个第一存储器单元；
响应于所述第一验证电压大于所述第一慢速存储器单元的阈值电压，将所述第二编程循环的第二编程脉冲施加到所述多个第一存储器单元中的第一慢速存储器单元；以及
响应于所述第一验证电压小于或等于所述第一快速存储器单元的阈值电压，不将所述第二编程脉冲施加到第一快速存储器单元。
18.根据权利要求17所述的方法，其中所述第一编程脉冲的电压小于所述第二编程脉冲的电压。
19.根据权利要求17所述的方法，其中施加所述第一验证电压在所述第二编程循环之前的第一编程循环中进行。
20.根据权利要求17所述的方法，还包括：
将第二验证电压施加到多个第二存储器单元，所述第二验证电压大于所述第一验证电压；
将第三编程循环的第一编程脉冲施加到所述多个第二存储器单元；
将所述第三编程循环的第二编程脉冲施加到所述多个第二存储器单元；
响应于所述第二验证电压大于所述第二慢速存储器单元的阈值电压，将所述第三编程循环的第三编程脉冲施加到所述多个第二存储器单元中的第二慢速存储器单元；以及
响应于所述第二验证电压小于所述第二快速存储器单元的阈值电压，不将所述第三编程循环的第三编程脉冲施加到所述多个第二存储器单元中的第二快速存储器单元。
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