CN105097033A - 非易失性半导体存储装置与写入方法 - Google Patents

非易失性半导体存储装置与写入方法 Download PDF

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Abstract

本发明涉及一种非易失性半导体存储装置与写入方法。该非易失性半导体存储装置包括控制处理器、写入控制器、电压产生电路以及切换电路。控制处理器用以产生并输出一控制数据并且实施一程序码以写入数据，其中数据包括一字线指定指令以及一电压源指定数据。写入控制器用以解码控制数据并且产生字线指定指令的一控制信号以及电压源指定数据的一控制信号。电压产生电路用以产生写入数据的多个电压。切换电路用以依据字线指定指令的控制信号以及电压源指定数据的控制信号，选择多个电压之中对应电压源指定数据的一电压，并且对应字线指定指令输出选择的电压。

Description

非易失性半导体存储装置与写入方法
技术领域
本发明涉及一种非易失性半导体存储装置(EEPROM)以及其写入方法，能够用以电性写入或擦除例如快闪存储器等。
背景技术
广为人知的高密度集成NAND型非易失性半导体存储装置是由NAND串接所组成，其中NAND串包括位于位线与源极线(举例而言，如参考文件1～4所述)之间的多个存储单元晶体管(以下称为存储单元)。
在一般的NAND型非易失性半导体存储装置中，对于擦除而言，举例来说，于半导体基板施加20V的高电压，以及于字线施加0V。因此，电子从浮动栅极被逐出到电荷累积层，例如多晶硅等等，而临界电压低于擦除临界电压(例如-3V)。另一方面，对于写入(编程)而言，施加0V于半导体基板，并且举例而言，施加20V于控制栅极。因此，借助从半导体基板注入电子到浮动栅极，临界电压大于写入临界电压(例如1V)。存储单元接收上述临界电压，并且施加介于写入临界电压与擦除临界电压之间的读取电压(例如0V)于控制栅极来决定状态，以及借助是否电流流经存储单元来决定状态。因此，在NAND串之内串接的存储单元之中，对选择的存储单元进行写入。对于未选择的存储单元，则施加通过电压(例如8V)于其字线。
在上述所组成的非易失性半导体存储装置中，对写入目标的存储单元进行编程操作来执行写入。因为电子注入到存储单元晶体管的浮动栅极，造成临界电压的增加。然后，即使施加于栅极的电压低于临界电压，电流也不会流过。因此，能够达成写入数据“0”的状态。一般而言，写入特性与擦除状态的存储单元的临界电压是不对等的。然后，施加预设写入电压以进行编程操作，临界电压大于验证的验证电压，并且写入后的存储单元的临界电压的分布范围具有一定程度的宽度。
在多位阶存储单元的非易失性半导体存储装置中，能够在存储单元设定多个位阶的临界电压，而临界电压分布广泛，使得在相邻位阶数值之间的窄间距进行数据的记录变得困难。在参考文件5所提出的解决方法中，提出一种非易失性存储核心电路，借助设定存储单元的多个不同的临界电压来记录多个位阶，并且提供一控制电路来控制对所包括的存储核心电路所进行的写入。控制电路的特性在于，以一临界电压对存储单元进行编程时，以上述临界电压所设定的存储单元还有以高于上述临界电压所设定的存储单元，两者都被上述临界电压所编程，并且被小于上述不同临界电压的临界电压所依序编程(写入)。
然而，在编程非易失性半导体存储装置时，会发生编程干扰的现象。详细而言，有些不好的操作模式会以编程操作而增加临界电压。对于相同字线(控制栅极)频繁重复的编程，非写入存储单元与共用字线的非选择存储单元的高编程电压会造成临界电压的增加。此外，写入时选择NAND串的未选择字线的通过电压也会造成临界电压的增加。进一步而言，在近年来尺寸缩减的NAND串之中，也出现了热载子所造成的临界电压的增压，上述热载子的产生是因为施加到未选择字线的通过电压的升压通道电压(boostedchannelvoltage)以及施加到上述选择字线的编程电压所造成。
相关前案
[参考文件1]JPH9-147582
[参考文件2]JP2000-285692
[参考文件3]JP2003-346485
[参考文件4]JP2001-028575
[参考文件5]JP2001-325796
[参考文件6]US2011-0167206
[参考文件7]US2012-0106250
[参考文件8]JP2011-150746
为了防止上述编程干扰，举例而言，当编程时，对于NAND型快闪存储器的未选择字线，施加对应未选择字线的位置的预设通过电压。然而，最近的高密度NAND型快闪存储器比以前更容易发生编程干扰，必须有一个复杂的通过电压模式来防止编程干扰也是个问题。
例如，在参考文件6中，CPU控制器控制写入电压以防止编程干扰，然而却没有揭示或教导如何对应每一个字线来分配施加的电压。
此外，举例而言，在参考文件7所揭示的电压产生装置，是在编程时使用递增步进脉冲程序(ISPP，IncrementStepPulseProgram)方法。然而，为了配置与使用逻辑电路，却有无法弹性产生施加电压以防止编程干扰的问题。
此外，参考文件8包括了使用固定逻辑与模拟电路来分配写入电压的电路。然而，当施加通过电压的种类增加时，此逻辑与模拟电路变得复杂。此外，也会产生电路尺寸大幅增加的问题。
发明内容
本发明的目标在于解决上述问题。在比传统技术尺寸更小的电路中，提供非易失性半导体存储装置及其写入方法，能够写入并且弹性设定编程电压(programvoltage)与通过电压(passvoltage)，以防止设定字线电压时的编程干扰。此外，在下述的实施例中，编程干扰为上述三种干扰的总称，而编程电压为编程电压与穿越电压的总称。
第一个发明涉及一种非易失性半导体存储装置，用以借助施加一预定电压以实施一数据的写入并且指定一字线至一非易失性存储单元阵列。非易失性半导体存储装置包括一控制处理器、一写入控制器、一电压产生电路以及一切换电路。控制处理器用以产生并输出一控制数据并且执行一程序码以写入数据，其中数据包括一字线指定指令以及一电压源指定数据。写入控制器用以解码控制数据并且产生字线指定指令的一控制信号以及电压源指定数据的一控制信号。电压产生电路用以产生写入数据的多个电压。切换电路用以依据字线指定指令的控制信号以及电压源指定数据的控制信号，选择多个电压之中对应电压源指定数据的一电压，并且对应字线指定指令输出选择的电压至字线。
在上述非易失性半导体存储装置之中，程序码、控制处理器、写入控制器、电压产生电路以及切换电路除了应用于写入的操作外，还可以应用于读取或擦除的操作。
再者，在上述非易失性半导体存储装置之中，切换电路包括多个暂存器，多个暂存器分别对应多个字线，并且对应字线指定指令的控制信号而暂时储存电压源指定数据，以及切换电路包括多个切换器，这些切换器分别对应这些暂存器，并且在来自电压产生电路的多个电压之中，依据来自对应暂存器的控制信号而操作，并且对应电压源指定数据而选择与输出电压。
进一步而言，在上述非易失性半导体存储装置之中，非易失性半导体存储装置还包括一只读存储器(ROM)用以储存程序码，并且输出程序码至控制处理器。
进一步而言，在上述非易失性半导体存储装置之中，程序码储存于存储单元阵列之中的一预先定义区域，并且被控制处理器所读取。
进一步而言，在上述非易失性半导体存储装置之中，程序码来自一外部装置，并且维持一操作模式以输入至控制处理器。
进一步而言，在上述非易失性半导体存储装置之中，非易失性半导体存储装置还包括一静态随机存取存储器以储存程序码，并且将程序码输出至控制处理器。
进一步而言，在上述非易失性半导体存储装置之中，程序码包括：
(1)一组合码以控制电压设定，
(2)字线指定指令以指定应选择的一条字线或多条字线，以及
(3)电压源指定数据以指定一电压源，其中电压源被施加到被选择的字线。
进一步而言，在上述非易失性半导体存储装置之中，字线指定指令的特性为对应选择的字线而借助一绝对地址或一相对地址来指定字线。
进一步而言，在上述非易失性半导体存储装置之中，电压源指定数据的特性为指定电压源的一电压，其中电压应被来自之前设定的电压的一实际电压或是一相对电压所施加。
第二个发明涉及一种用于一非易失性半导体存储装置的写入方法，用以借助施加一预定电压以实施一数据的写入并且指定一字线至一非易失性存储单元阵列，包括借助一控制处理器产生并输出一控制数据并且实施一程序码以写入数据，其中数据包括一字线指定指令以及一电压源指定数据；借助一写入控制器解码控制数据并且产生字线指定指令的一控制信号以及电压源指定数据的一控制信号；借助一电压产生电路产生写入数据的多个电压；以及借助一切换电路依据字线指定指令的控制信号以及电压源指定数据的控制信号，选择多个电压之中对应电压源指定数据的一电压，并且借助切换电路对应字线指定指令输出选择的电压。
本发明提供非易失性半导体存储装置及其写入方法，用以实施嵌入于CPU与写入控制器的数据写入，并提供比传统技术更小的电路尺寸，能够写入并且弹性设定编程电压与通过电压以防止编程干扰。此外，校订编程电压类型的传统方式必须是光罩校订以及晶圆制造工艺。然而，举例而言，因为可借助从存储器测试器输入程序码(软件)来改变编程电压的顺序和电压类型，因此能够大幅降低成本与开发时间。
附图说明
图1是依据本发明的实施例的NAND型快闪电可擦除只读存储器(flashEEPROM)的存储单元阵列2的配置的概略示意图；
图2显示了图1的存储单元阵列2的配置及其周边电路的概略方块图；
图3是图1所示的NAND型快闪EEPROM的全部组成的方块图；
图4的电路图显示图3的NAND型快闪EEPROM中的字线与通用字线GWL的关系；
图5的方块图显示了图3的GWL切换电路40的组成；
图6显示了CPU指令(程序码)的结构以设定图3的NAND型快闪EEPROM的字线电压；
图7(a)的示意图显示了用以设定图3的NAND型快闪EEPROM的字线电压的程序码的实施例；
图7(b)的示意图显示了编译图7(a)的程序码时在ROM21之中的目标码；
图8的表格显示了当设定图3的NAND型快闪EEPROM的字线电压时，程序码中的电压源指定数据(名称)以及ROM21中的电压源指定数据的关系；
图9的表格显示了当设定图3的NAND型快闪EEPROM的字线电压时，使用字线指定指令及其程序码与意义；
图10的方块图显示了图3的GWL切换电路40的单元电路40a的详细结构；
图11的方块图显示了图3的GWL电压控制器30的组成；
图12的方块图显示了位移电路33与字线解码电路31的组成；
图13的方块图用以显示图11的MCODE解码电路35的组成；
图14的方块图用以显示WE信号产生电路34的组成；
图15用以说明图3的NAND型快闪EEPROM的字线电压的设定的指令；
图16A与16B为实施图15的指令的时序图；
图17A与17B显示了在设定图3的NAND型快闪EEPROM的字线电压时，为了字线指定指令而分配字线电压的可能设定组合的设定实施例；
图18A、18B与18C的示意图显示了分配图17A与17B的电压源电压的不同实施例；
图19的示意图显示了在改变图3的NAND型快闪EEPROM的选择字线时，分配字线电压的设定的实施例；
图20A与20B说明了当图3的NAND型快闪EEPROM进行读取与擦除操作时，分配字线电压的设定实施例；
图21A与21B显示了用于选择字线的两侧的字线的字线指定指令VPASSWADJ的实施例；
图22的方块图显示了关于NAND型快闪EEPROM的完整组成的各种实施例。
附图符号说明
2～存储单元阵列；6～页面缓冲器；
13～GBL切换电路；14～行解码器；
16～字线驱动晶体管；15～列解码器；
17～操作序列控制器；18～地址暂存器；
20～CPU；21～ROM；
30～GWL电压控制器；31～字线解码电路；
32～字线计数器；33～位移电路；
34～WE信号产生电路；35～MCODE解码电路；
36～切换器；37～反相器；
38～AND反相器；40～GWL切换电路；
50～电压产生电路；61-69～解码器；
70～外部控制器；90～数据输入/输出缓冲器；
91～输入/输出端点；92～数据线。
具体实施方式
为使本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合附图，作详细说明如下。本发明虽以优选实施例揭示如下，然其并非用以限定本发明的范围，任何本领域技术人员在不脱离本发明的精神和范围下，可做些许的更动与润饰，因此本发明的保护范围是以权利要求为准。应理解的是，下列实施例可经由软件、硬件、固件、或上述任意组合来实现。
图1是依据本发明的实施例的NAND型快闪电可擦除只读存储器(flashEEPROM)的存储单元阵列2的配置的概略示意图。此外，图2是图1的存储单元阵列(memorycellarray)2及其周围电路的概略方块图。
参考图1，NAND快闪存储单元阵列2包括多个字线WL0～WLx、两个虚拟字线(DummyWordLine)DWL0与DWL1、两个选择栅极线SGDL与SGSL、多个通用位线GBL0～GBLn以及源极线SL，其中x与n分别是大于零的正整数。相关于主动区的字线WL0～WLx、DWL0以及DWL1连接每一个存储单元(memorycell)的控制栅极电极。每一个单元串(cellstring)由直接连接存储单元所构成，并且分别配置于通用位线GBL0～GBLn之下。单元串1a连接通用位线GBL0，单元串1b连接通用位线GBL1。换句话说，通用位线GBL0～GBLn与字线WL0～WLx、DWL0以及DWL1的交会点对应每一个存储单元。在此实施例中，举例而言，通用位线GBL0是选择位线，而其他位线没有被选择；字线WL2是选择字线，而其他字线没有被选择。连接未选择位线的单元串被称为禁用单元串。
两条分别相关于主动区的选择栅极线SGDL与SGSL作为SGDL晶体管的栅极以及SGSL晶体管的栅极之用，其中SGDL晶体管为漏极侧的选择晶体管，SGSL晶体管为源极侧的选择晶体管。
参考图2，NAND存储器阵列2区分为多个区块12。每一个通用位线GBL0～GBLn通过通用位线(GBL)切换电路连接页面缓冲器6。
图3是图1所示的NAND型快闪EEPROM的全部组成的方块图。进一步而言，图3主要聚焦于将数据编程(写入)至NAND型快闪EEPROM的电路，而读取数据的电路则概略显示。在图3所示的实施例中，NAND型快闪EEPROM包括存储单元阵列2、行解码器14、页面缓冲器(数据再写入与读取的电路)6、列解码器15、数据输入/输出缓冲器90、输入/输出端点91、数据线92、只读存储器(ROM)21以存储程序码并且控制数据的写入、擦除与读取的操作、以及中央处理器(CPU)20以输出用以执行程序码的控制数据、以及GWL电压控制器30以依据来自CPU20的指定信号而控制GWL切换电路40与页面缓冲器6的操作、以及电压产生电路50以产生各种电压、以及GWL切换电路40以依据GWL电压控制器30的控制信号使用来自电压产生电路50的每一个电压而产生用于写入数据等的GWL电压并且输出GWL电压至行解码器14、以及操作序列控制器17以控制用于读取数据的页面缓冲器等、以及地址暂存器18以输出选择地址至维持选择地址的GWL电压控制器30等。
如图1所示，举例而言，存储单元阵列2由NAND胞单元NU所构成，每一个NAND胞单元NU具有X+1个串接的非易失性存储单元，并且能够以堆迭栅极结构来电性重新写入。每一个NAND胞单元通过选择栅极晶体管的漏极侧连接通用位线GBL0与GBL1，通过选择栅极晶体管的源极侧连接共源极线SL。以行方向并行的存储单元的控制栅极一起连接字线，每一个选择栅极晶体管的栅极电极连接平行于字线WL的选择栅极线SGDL与SGSL。字线所选择用于读取和写入的存储单元的范围以一页面为单位。多个NAND胞单元NU用于擦除数据的一页面或多个页面的范围以一区块为单位。页面缓冲器6(重新写入与读取电路)由感测放大器SA与锁存器DL所构成，并且感测放大器SA与锁存器DL对应位线而读取与写入页面单元的数据。
为了简化图2的存储单元阵列2的结构，多个位线可被页面缓冲器来共同使用。在此实施例中，在执行数据的读取与写入操作时，页面缓冲器所选择的连接位线的数量以一页面为单位。图2显示了在输入/输出端点之间执行数据输入/输出的胞阵列的区块12的范围。图3是图1所示的NAND型快闪EEPROM的全部组成的方块图。行解码器14与列解码器15分别用以选择存储单元阵列2的字线WL与通用位线GBL。GWL电压控制器30控制字线的电压以在读取或写入数据时控制GWL切换电路40。操作序列控制器17根据CPU20的指令控制页面缓冲器6等并且进行数据读取的控制。电压产生电路50产生各种读取或写入以及输出至GWL切换电路40的必要电压。GWL切换电路40产生GWL电压控制器30所决定的电压，并且输出至行解码器14。
数据输入/输出缓冲器90用于数据的输入/输出，并且用于指令与地址信号的输入。换句话说，写入数据与读取数据通过数据输入/输出缓冲器90与数据线92在输入/输出端点91与页面缓冲器6之间传输。此外，地址暂存器18储存从输入/输出端点91输入的地址信号，行解码器14、列解码器18与GWL电压控制器30解码并传送地址信号。此外，用以控制操作的指令也从输入/输出端点91输入。被输入的指令由操作序列控制器17所解码，并且控制页面缓冲器6与地址暂存器18等来控制数据的读取。晶片致能信号CEB、指令锁存致能信号CLE、地址锁存致能信号ALE、写入致能信号WEB、读取致能信号REB等的控制信号被输入至控制器17与30。进一步而言，内部控制信号对应操作模式而产生。内部控制信号用以控制数据输入/输出缓冲器90的数据锁存器及输出等，并且传输至控制器17与30以控制其操作。
页面缓冲器6包括能够切换快取存储器与多层操作功能的两个暂存器。换句话说，当1位的两层数据被存储于存储单元时则提供快取功能，并且当2位的四层数据被存储于存储单元以及限制操作时间与地址时，致能快取功能。
图4的电路图显示图3的NAND型快闪EEPROM中的字线与通用字线GWL的关系。如图4所示，存储单元区块2B由来自行解码器14的区块选择信号所选择。在存储单元区块2B的中的通用字线的电压通过字线驱动晶体管16被加到存储单元的字线，而字线驱动晶体管16由来自行解码器14的区块选择信号所控制。因此，通用字线包括对应于多个存储单元区块2B的字线的组合。
图5的方块图显示了图3的GWL切换电路40的组成。在图5中，GWL切换电路40由64个切换器41-0～41-63以及64个暂存器42-0～42-63所组成。来自GWL电压控制器30的电压源指定数据被输入至每一个暂存器42-0～42-63并且对应写入致能信号(WE信号)而暂时储存于选择的暂存器(暂存器42-0～42-63中的一个或多个)。然后，对应电压源指定数据的选择电压被切换器(切换器41-0～41-63的其中之一)输出至对应的通用字线。此外，来自GWL电压控制器30的虚拟字线2也是以同样方法来的控制，并且具有设定字线电压的数种类型。
图6显示了CPU指令(程序码)的结构以设定图3的NAND型快闪EEPROM的字线电压。在图6中，CPU指令(程序码)包括下列项目：(1)指令码，亦即GWL设定组合码(例如字线电压设定(WLSET))；(2)字线指定指令(参考图9)；(3)电压源指定数据(参考图8)。
图7(a)的示意图显示了用以设定图3的NAND型快闪EEPROM的字线电压的程序码的实施例。图7(b)的示意图显示了编译图7(a)的程序码时在ROM21之中的目标码。为了清楚说明图6与图7(a)、7(b)，编译程序码后的ROM21之中的码具有7位、5位与4位(总共16位)。其中，后面的9位为指定码M2BCODE[8:0]，其包括了字线指定指令与电压源指定数据。图7(a)中的实施例(1)显示了电压源VWW连接选择的字线(WLN)。图7(a)中的实施例(2)显示了电压源VPASSWADJ连接选择字线的接下来第(N-1)条的字线NMINUSONE。图7(a)中的实施例(3)显示了电压源VPASSWS连接来自字线WL的所有字线(SOURCESIDE0)，其对于字线WL0而言是接下来第九条的选择字线。进一步而言，字线指定指令以及电压源指定数据分别显示于图9与图8的表格中。
图8的表格显示了当设定图3的NAND型快闪EEPROM的字线电压时，程序码中的电压源指定数据(名称)以及ROM21中的电压源指定数据的关系。换言之，图8说明了电压源的种类及其对应的电压源指定数据(组合码名称)以及电压源指定数据(目标码)。在一实施例中，电压源的主要目的说明如下。
VCPCK：一般为7V
VWW：写入电压
VREAD：读取电压
VPASSR：读取时非选择字线的通过电压
VPASSWxx：写入时非选择字线的通过电压
VPASSWDT/SB：虚拟字线的设定电压
因此，在此实施例中，可在编程操作中完全使用电压源。因为读取操作或擦除操作通常未必有许多类型，因此能够限制其使用。进一步而言，例如“VREAD”，在读取操作时提供1.5V至选择的字线。举例而言，在编程或擦除操作时提供0.5V。在不同操作模式中能够提供不同的电压值。同样地，举例而言，“VPASSR”是用以指定5V至6V的通过电压，并且在读取操作时提供至未选择的字线，以及在编程操作时使用3V。
图9的表格显示了当设定图3的NAND型快闪EEPROM的字线电压时，使用字线指定指令及其程序码与意义。换言之，图9概略说明了以清单执行字线指定的指令码。
举例而言，在图9中，“NMINUSTWO”指定了选择字线的接下来(较低端)第二条字线(N-2)。“SOURCESIDE0”指定从选择字线到字线WL2的接下来第9条(较低端)的多个字线。要注意的是，这些指令可依据设计任意地改变。在此实施例中，并未使用重迭指令，但有可能加以改变。举例而言，“SOURCESIDE0”指定选择字线的接下来的所有字线，并且必要时使用其他“NMINUSONE”或“NMINUSTWO”来重新设定。如图9所清楚显示的，字线指令可指定一条或多条字线。
图10的方块图显示了图3的GWL切换电路40的单元电路40a的详细结构。换言之，图10说明了GWL切换电路40的一条字线的单元电路40a。当NAND串列具有64个存储单元时，64个单元电路40a被配置为并联。进一步而言，为了使用虚拟字线并减少几个电压源的数量而配置两个并联的单位电路40a。用于指定电压源与暂存器42的选择信号GWL_REG_WE(写入致能信号)的电压源指定数据GWL_REG_DATA的4个位被输入至4位的的暂存器42，并且数据在时钟CLK1的触发中被暂存器42所接收。切换器41所选择以及从暂存器42输出的电压源指定数据所指定的电压源的电压，被输出至通用字线GWL[x]。
图11的方块图显示了图3的GWL电压控制器30的组成。在图11中，GWL电压控制器30包括字线解码电路31、字线计数器32、位移电路33、写入致能信号(WE信号)产生电路34、MCODE解码电路35、切换器36、反相器37以及AND门38。GWL电压控制器30产生电压指定数据信号GWL_REG_DATA[3:0]以及写入致能信号GWL_REG_WE[63:0]，用于来自字线地址WLADD[5:0]的输入数据的暂存器42的选择信号以及从ROM21的目标码的指定数据M2BCODE[8:0]。
字线解码器31解码字线地址WLADD[5:0]以及虚拟字线地址DWLADD[1:0]，并且输出66个地址信号到位移电路33。来自66个地址信号的一地址信号成为选择字线的写入致能信号。位移电路33从66个地址信号中的选择位线的写入致能信号输出相当于图9的NMINUSONE、NMINUSTWO或SOURCESIDE0的信号。写入致能信号GWL_REG_WE[63:0]有64个。在写入致能信号GWL_REG_WE[63:0]中，对应图9的信号意义的字线位置的一个或多个位成为“1”。MCODE解码器35以来自ROM21的目标码来解码指定码M2BCODE的第四到第八个位的字线指定指令，并且加以输出至WE信号产生电路34以识别来自所接收指令的信号。WE信号产生电路34产生来自位移电路33以及MCODE解码电路35的信号的写入致能信号GWL_REG_WE。一方面，指定码M2BCODE的第零到第三个位的电压源指定数据通过逻辑电路，而逻辑电路包括切换器36与AND门38，并且输出为电压源指定信号GWL_REG_DATA。因此，当信号M2HXWL在高电平时，切换器36选择并输出指定码M2BCODE；否则，4个位数据为“0000”并且从切换器36输出。这是为了重设并指定电压源为接地电平(GND)。
图12的方块图显示了位移电路33与字线解码电路35的组成。图12特别显示了位移电路33的一部分组成。在图12中，位移电路33由逻辑电路51～59所组成，并且包括数据位移电路与产生各种信号以依据来自字线解码电路35的选择字线数据WLSEL而产生写入致能信号。举例而言，MONE信号相等于上述意义为(N-1)的NMINUSONE信号，并且在选择字线的下一条字线的位设定为“1”。(N-1)或(N-2)或(N+1)等成为数据位移电路的基础。位列(bitcolumn)位移一个位，因此选择字线的下一条字线的位置的位成为“1”。此外，位列位移二个位，因此选择字线的下两条字线的位置的位成为“1”。逻辑电路51～59借助选择字线的关联性与字线的数量来产生其他信号。此外，字线选择信号被用以依据地址信号以外的信号来指定字线。
图13的方块图用以显示图11的MCODE解码电路35的组成。图13特别显示了MCODE解码电路35的一部分。在图13中，MCODE解码电路35由解码器61～69以及AND门71～79等所组成。在此实施例中，5h’01、5h’02与5h’03等输入信号为标示图6的字线指定指令(参考图9)的程序码。举例而言，5h’03对应图9的NMINUSTHREE指令。因此，对应该指令而命名输出信号MTHREE_SET。指定码M2BCODE读取自ROM21、穿越CPU20并且输入至MCODE解码电路35。举例而言，如果被输入的指定码M2BCODE相同于上述5h’03，则输出信号MTHREE_SET成为“1”。以下类推。
图14的方块图用以显示WE信号产生电路34的组成。如图14所示，WE信号产生电路34由两输入的AND门A0-1～A63-x以及OR门81-0～81-63所组成。在两输入的AND门A0-1～A63-x的两个输入端点之中，其中一个输入端点被输入解码自MCODE解码电路35的字线指定指令的信号之一，另一个输入端点对应来自位移电路33的字线指定指令而输入64个信号的其中之一。因此，两输入的AND门A0-1～A63-x基本上只是图9的字线指定指令的数量。此外，可增加逻辑电路为选择或测试模式。
然后，每一个OR门81-0～81-63收集各种输入信号，并且加以输出至GWL切换电路40。换言之，如果输入至每一个AND门A0-1～A63-x的两个信号都是“1”，则后面OR门81-0～81-63的输出信号GWL_REG_WE成为“1”，表示开启选择信号使得通用字线GWL的暂存器GWL_REG接收GWL_REG_DATA。举例而言，在选择字线WL30中，如果效用程序码的指定码M2BCODE之中的字线指定指令为NPLUSTWO，则输出信号PTWO之中的64个信号中的GWL32的位为“1”并且对应来自位移电路33的字线指令NPLUSTWO，以及PTWO_SET信号为“1”并且对应来自MCODE解码器35的字线指定指令NPLUSTWO。因此，WE信号产生电路34,PTWO[32]与PTWO_SET的GWL32电路的两输入AND门A0的两个输入信号为“1”。因此，OR门81的输出信号GWL_REG_WE[32]为“1”。在此实施例中，在图9中的SOURCESIDE0等的情况中，一些写入致能信号GWL_REG_WE为“1”。此外，虚拟字线也配置了类似的电路。
图15与图16A与16B用以说明上述配置的硬件电路的操作。图15用以说明图3的NAND型快闪EEPROM的字线电压的设定的指令，图16A与16B为实施图15的指令的时序图。在此实施例中，图16A与16B的时间t1至t3对应图15的程序码T1的操作，图16A与16B的时间t3至t5对应图15的程序码T2的操作，图16A与16B的时间t9至t11对应图15的程序码T3的操作。
在图16A与16B的时间t0，选择并解码GWL32、操作位移电路33、并且决定与输出WLSEL信号(相等于WLN)、MONE信号或SOURCE0信号。因为选择了GWL32，则WLSEL[32]在高电平，其他WLSEL[x]在低电平，而MONE[31]在高电平。对于SOURCE0信号而言，SOURCE0[23:1]信号成为高电平，并且相等于N-9＝23之后的通用字线GWL23～GWL1。
然后在时间t1，输入来自ROM21的指定码M2BCODE[8:0]，依据M2HXWL信号的高电平而解码字线指定指令WLN(5h’00)，并且WLN_SET信号成为高电平。此外，输出电压源指定数据VWW(4h’3)作为输出数据GWL_REG_DATA。如前所述，WLN_SET信号位于来自位移电路33的输出信号之中。在WE信号产生电路34之中，AND门A0与OR门81的输出信号依据WLN_SET信号而成为高电平，WLSEL信号成为一对的二输入AND门A0与高电平WLSEL[32]信号。最后，只有GWL_REG_WE[32]成为高电平。
在下一个时间t2，电压源指定数据GWL_REG_DATA被图10的暂存器42所接收。此外，因为选择字线没有改变，字线WL32仍然被选择。然后，对于其他电路而言，准备并且传送下一个指定码M2BCODE至MCODE解码电路35。
然后在时间t3，输入下一个指定码M2BCODE，分解字线指令NMINUSONE的5h’01以及电压源指定数据VPASSWADJ的4h’6。对于字线指定指令NMINUSONE而言，如前所述，MONE_SET信号依据MCODE解码电路35被设定在高电平。来自WE信号产生电路34的输出信号GWL_REG_WE[31]依据MONE[31]信号的AND门A0的逻辑计算而成为高电平，而MONE[31]信号被位移电路33设定为高电平。
此外，在时间t4，对于电压源指定信号VPASSWADJ的4h’6而言，由于GWL_REG_WE[31]信号在高电平，而由图10所示的暂存器42所接收。因为在时间t5～t8的下一个指令为NOP(无操作)，维持时间t4之后的状态。
然后，在时间t9接收下一个指定指令M2BCODE。输出信号GWL_REG_WE[23]～[1]分别成为高电平而作为之前的结果。在时间t10中，图5所示的暂存器42-23～42-1接收数据4h’8。
图17A与17B显示了在设定图3的NAND型快闪EEPROM的字线电压时，为了字线指定指令而分配字线电压的可能设定组合的设定实施例。为了清楚说明图17A与17B，而说明了图9的设定字线指令的大多数可能组合的实施例，并且几乎设定了图9所示的字线指定指令。
图18A、18B与18C的示意图显示了分配图17A与17B的字线电压的不同实施例。然后，图18A、18B与18C显示了对应不同电压源的三个模式。举例而言，对于选择字线32在N＝32时，编程字线WL(N-3)(对应NMINUSTHREE，WL29)使得电压源VREAD连接模式0与模式1，电压源VPASSR连接模式2。此外，字线WL(N-6)(对应NMINUSSIX，WL26)连接模式0之中的电压源VPASSWS、连接模式1之中的电压源VPASSR、以及连接模式2之中的电压源VREAD。
图19的示意图显示了在改变图3的NAND型快闪EEPROM的选择字线时，分配字线电压的设定的实施例。图19的实施例显示了依序改变选择字线从WL60到WL59到WL58。在此实施例中，必要时可使用字线指定指令的指令码WL63或WL62取代字线指定指令DRAINSIDE0来指定其他电压源。
上述实施例说明了编程(写入)的操作。以下将说明读取与擦除操作的分配的实施例。
图20A与20B说明了当图3的NAND型快闪EEPROM进行读取与擦除操作时，分配字线电压的设定实施例。此外，图21A与21B说明了当图3的NAND型快闪EEPROM进行读取操作时，分配字线电压的设定实施例。图20A与20B显示了可使用的分配情况。以读取的实施例来说，图21A与21B显示了用于选择字线的两侧的字线的字线指定指令VPASSWADJ的实施例。
借助上述实施例所述的构造的NAND型快闪EEPROM，由于执行将嵌入于CPU20与GWL电压控制器30内部的数据的写入，此写入方法能够弹性设定编程电压，在小于传统技术的电路尺寸中防止编程的干扰。
各种实施例
图22的方块图显示了关于NAND型快闪EEPROM的完整组成的各种实施例。在图1的实施例中，是以嵌入于内部ROM21之中的写入的程序码为例来说明。但本发明并不限定于此。如图22所示，用于写入的程序码来自外部控制器70，并且通过输入/输出端点91以及数据输入/输出缓冲器90，载入至NAND型快闪EEPROM之中的CPU20(包括GWL电压控制器30的功能)。CPU20也可借助相同方式来执行实施态样。
此外，NAND型快闪EEPROM晶片之中具有SRAM(静态随机存取存储器)22。如果设置的操作模式在于程序码载入至SRAM22并且CPU20配合SRAM22来执行，就能够以ROM21操作所有实施态样。此外，ROM21的数据储存于存储单元阵列2之中的部分区域(例如图22的保险丝数据区域(FuseDataArea))。因此，能够轻易改变程序码。在此实施例中，当输入晶片的电力时，就能将数据自动读取至SRAM22。然后，以相同方式来控制一般的操作。
借助此等方法，就能够轻易改变对来自外部控制器70等外部装置的字线的电压布局，并且大幅降低开发时间以及开发阶段的成本。举例而言，必须通过改变硬件(电路)来改变设定。对传统方法而言，或许能够在改变电路、准备光罩与晶圆制造工艺之后对新的设定进行评估。但是，在各种实施例中，也可以只有载入与执行来自外部的程序码。
举例而言，当写入字线WL32的存储单元、ROM21以及一些光罩或所有金属光罩在最坏状况下必须修订时，施加外部决定的电压于字线29。此外，直到晶圆制造工艺之后的评估，才能知道是否已经解决了。然而，在各种实施例中，也可以只载入和评估一部分来自存储器测试器的字线电压布局的新程序码。几周与几小时的差异是非常大的，光罩成本与程序码成本的差异也很大。
上述实施例说明了NAND型快闪EEPROM，然而本发明并不限定于此，而能够应用于各种非易失性半导体存储装置。
上述实施例说明了CPU20的组成。然而，本发明并不限定于此。举例而言，也可使用DSP等的控制处理器。
在上述实施例中，用于写入数据的程序码储存于ROM21。然而，本发明并不限定于此。举例而言，也可以储存于嵌入式SRAM、或是储存于NAND型快闪EEPROM的存储单元阵列2之中的保险丝数据区域2F等的预定区域。
设定图6的字线电压的CPU指令(程序码)包括GWL设定组合码、字线指定指令以及电压指定数据。在此实施例中，字线指定指令可用来标示从选择通用字线(或字线)的相对地址，也可用来标示选择通用字线(或字线)的绝对地址。此外，电压指定数据可用来标示从之前增加的电压的相对电压，也可用来标示实际增加到通用字线(或字线)的实际电压。
如上所述的细节描述，本发明涉及非易失性半导体存储装置以及其写入方法，用以实施嵌入于CPU20的数据的写入以及写入指令，并且提供比传统技术更小的电路面积、提供能够弹性设定编程电压的写入方法以避免编程的干扰。此外，传统上修订的评估通过改变光罩的晶圆制造工艺。然而，举例而言，依据本发明的内容，因为可借助从存储器测试器输入程序码(软件)来改变编程电压的顺序或电压类型，因此能够大幅降低成本与开发时间。
虽然本发明的各种实施例已详细揭示如上，但是要理解的是，这些实施例是用于说明非用以限定本发明。对于计算机相关领域技术人员，各种形式与细节上的更动皆不脱离本发明的精神和权利要求。举例来说，软件能够执行此处所述装置与方法的功能、制造工艺、模型、模拟、描述和/或测试。通过一般程序语言、硬件描述语言或其他可用程序来加以达成。此等软件可安装于任何已知的计算机可用媒体例如磁盘、半导体、磁片或光盘片、网络、线路、无线或其他通讯媒体。所述的装置与方法的实施例可能被包含于半导体知识产权核心，例如微处理器核心，并且移转到集成电路生产中的硬件。此外，此处所述的装置与方法可为结合硬件与软件的实施例。因此，本发明的保护范围并未局限于说明书内所述特定实施例中，而应依据权利要求及其相关内容。尤其本发明可能实施于一般计算机目的的微处理器装置。最后，本领域技术人员应了解到所揭示的概念及特定实施例可轻易作为其它结构或制造工艺的变更或设计基础，以进行相同于本发明的目的。本领域技术人员也可理解与上述等同的结构或制造工艺并未脱离本发明的精神和保护范围内。

Claims (22)

1.一种非易失性半导体存储装置，用以借助施加一预定电压以实施一数据的写入并且指定一字线至一非易失性存储单元阵列，包括：
一控制处理器，用以产生并输出一控制数据并且实施一程序码以写入该数据，其中该数据包括一字线指定指令以及一电压源指定数据；
一写入控制器，用以解码该控制数据并且产生该字线指定指令的一控制信号以及该电压源指定数据的一控制信号；
一电压产生电路，用以产生写入该数据的多个电压；以及
一切换电路，用以依据该字线指定指令的该控制信号以及该电压源指定数据的该控制信号，选择该多个电压之中对应该电压源指定数据的一电压，并且对应该字线指定指令输出选择的该电压。
2.如权利要求1所述的非易失性半导体存储装置，其中该程序码、该控制处理器、该写入控制器、该电压产生电路以及该切换电路除了应用于写入的操作外，还可应用于读取或擦除的操作。
3.如权利要求1所述的非易失性半导体存储装置，其中该切换电路包括多个暂存器，这些暂存器分别对应多个字线，并且对应该字线指定指令的该控制信号而暂时储存该字线指定数据，以及该切换电路包括多个切换器，该多个切换器分别对应该多个暂存器，并且在来自该电压产生电路的多个电压之中，依据来自对应暂存器的该控制信号而操作，并且对应该电压源指定数据而选择与输出该电压。
4.如权利要求2所述的非易失性半导体存储装置，其中该切换电路包括多个暂存器，这些暂存器分别对应多个字线，并且对应该字线指定指令的该控制信号而暂时储存该字线指定数据，以及该切换电路包括多个切换器，该多个切换器分别对应该多个暂存器，并且在来自该电压产生电路的多个电压之中，依据来自对应暂存器的该控制信号而操作，并且对应该电压源指定数据而选择与输出该电压。
5.如权利要求1所述的非易失性半导体存储装置，其中该非易失性半导体存储装置还包括一只读存储器用以储存该程序码，并且输出该程序码至该控制处理器。
6.如权利要求2所述的非易失性半导体存储装置，其中该非易失性半导体存储装置还包括一只读存储器用以储存该程序码，并且输出该程序码至该控制处理器。
7.如权利要求1所述的非易失性半导体存储装置，其中该程序码被储存于该存储单元阵列之中的一预先定义区域，并且被该控制处理器所读取。
8.如权利要求2所述的非易失性半导体存储装置，其中该程序码被储存于该存储单元阵列之中的一预先定义区域，并且被该控制处理器所读取。
9.如权利要求1所述的非易失性半导体存储装置，其中该程序码来自一外部装置，并且维持一操作模式以输入至该控制处理器。
10.如权利要求2所述的非易失性半导体存储装置，其中该程序码来自一外部装置，并且维持一操作模式以输入至该控制处理器。
11.如权利要求7所述的非易失性半导体存储装置，其中该非易失性半导体存储装置还包括一静态随机存取存储器以储存该程序码，并且将该程序码输出至该控制处理器。
12.如权利要求8所述的非易失性半导体存储装置，其中该非易失性半导体存储装置还包括一静态随机存取存储器以储存该程序码，并且将该程序码输出至该控制处理器。
13.如权利要求9所述的非易失性半导体存储装置，其中该非易失性半导体存储装置还包括一静态随机存取存储器以储存该程序码，并且将该程序码输出至该控制处理器。
14.如权利要求10所述的非易失性半导体存储装置，其中该非易失性半导体存储装置还包括一静态随机存取存储器以储存该程序码，并且将该程序码输出至该控制处理器。
15.如权利要求1所述的非易失性半导体存储装置，其中该程序码包括：
(1)一组合码以控制该电压设定；
(2)该字线指定指令以指定应该选择的一条字线或多条字线；以及
(3)该电压源指定数据以指定一电压源，其中该电压源被施加到被选择的该字线。
16.如权利要求2所述的非易失性半导体存储装置，其中该程序码包括：
(1)一组合码以控制该电压设定；
(2)该字线指定指令以指定应该选择的一条字线或多条字线；以及
(3)该电压源指定数据以指定一电压源，其中该电压源被施加到被选择的该字线。
17.如权利要求3所述的非易失性半导体存储装置，其中该程序码包括：
(1)一组合码以控制该电压设定；
(2)该字线指定指令以指定应该选择的一条字线或多条字线；以及
(3)该电压源指定数据以指定一电压源，其中该电压源被施加到被选择的该字线。
18.如权利要求5所述的非易失性半导体存储装置，其中该程序码包括：
(1)一组合码以控制该电压设定；
(2)该字线指定指令以指定应该选择的一条字线或多条字线；以及
(3)该电压源指定数据以指定一电压源，其中该电压源被施加到被选择的该字线。
19.如权利要求7所述的非易失性半导体存储装置，其中该程序码包括：
(1)一组合码以控制该电压设定；
(2)该字线指定指令以指定应该选择的一条字线或多条字线；以及
(3)该电压源指定数据以指定一电压源，其中该电压源被施加到被选择的该字线。
20.如权利要求13所述的非易失性半导体存储装置，其中该字线指定指令的特性为对应该选择的字线而借助一绝对地址或一相对地址来指定该字线。
21.如权利要求13所述的非易失性半导体存储装置，其中该电压源指定数据的特性为指定该电压源的一电压，其中该电压应该被来自之前设定的该电压的一实际电压或是一相对电压所施加。
22.一种用于一非易失性半导体存储装置的写入方法，用以借助施加一预定电压以实施一数据的写入并且指定一字线至一非易失性存储单元阵列，包括：
借助一控制处理器产生并输出一控制数据并且实施一程序码以写入该数据，其中该数据包括一字线指定指令以及一电压源指定数据；
借助一写入控制器解码该控制数据并且产生该字线指定指令的一控制信号以及该电压源指定数据的一控制信号；
借助一电压产生电路产生写入该数据的多个电压；以及
借助一切换电路依据该字线指定指令的该控制信号以及该电压源指定数据的该控制信号，选择该多个电压之中对应该电压源指定数据的一电压，并且借助该切换电路对应该字线指定指令输出选择的该电压。
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