TWI746023B

TWI746023B - 記憶體裝置及其讀取方法

Info

Publication number: TWI746023B
Application number: TW109121056A
Authority: TW
Inventors: 李亞叡
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-06-22
Filing date: 2020-06-22
Publication date: 2021-11-11
Also published as: TW202201411A

Abstract

一種記憶體裝置及其讀取方法。於第二讀取期間提供第二位元線電壓至具有已完成讀取的記憶胞的位元線。如此可降低未被選擇的字元線上的記憶胞的位元線電壓與通過電壓之間的電壓差。依據被選擇的字元線上的記憶胞在第一讀取期間與第二讀取期間是否進入預設狀態來判斷儲存於被選擇的字元線上的記憶胞的資料值。

Description

記憶體裝置及其讀取方法

本發明是有關於一種電子裝置，且特別是有關於一種記憶體裝置及其讀取方法。

隨著儲存技術的發展，各式記憶體不斷推陳出新。快閃記憶體可透過電子式的抹除(erase)與寫入/程式化(program)以進行資料儲存，並且廣泛地應用於記憶卡(memory card)、固態硬碟(solid-state drive)與可攜式多媒體播放器等等。由於快閃記憶體係為非揮發性(non-volatile)記憶體，因此，不需要額外電力來維持快閃記憶體所儲存的資訊。

由於某些因素，快閃記憶體單元中原本儲存的電荷的個數可能會受到影響/擾亂，舉例來說，快閃記憶體中所存在的干擾可能來自於讀取干擾(read disturbance)，亦即隨著使用次數的增加，讀取記憶體的方法可能會對同一記憶區塊之鄰近記憶胞產生影響。例如對多階記憶胞、三階記憶胞以及四階記憶胞進行資料讀取時，需對選擇的記憶胞進行多次讀取而拉長讀取時間，而記憶體串中未被選擇的記憶胞將可能因讀取時間的拉長，導致所儲存的電荷數產生變化，進而影響儲存資料的正確性。

本發明的記憶體裝置包括多個記憶體串、多條位元線、多條字元線以及控制電路。各記憶體串包括多個記憶胞。各記憶胞具有指示儲存資料值的臨限電壓。上述多條位元線中的各位元線分別耦接各對應的記憶體串。上述多條字元線中的各字元線分別耦接上述多個記憶體串中的各對應的記憶胞。控制電路耦接上述多個記憶體串。控制電路於第一讀取期間提供第一讀取電壓至被選擇的字元線。提供通過電壓至多條未被選擇的字元線。提供第一位元線電壓至各位元線。將被選擇的字元線上進入預設狀態的記憶胞判斷為已完成讀取的記憶胞。將被選擇的字元線上未進入預設狀態的記憶胞判斷為未完成讀取的記憶胞。控制電路於第二讀取期間提供第二讀取電壓至被選擇的字元線。提供通過電壓至未被選擇的字元線。提供第一位元線電壓至具有未完成讀取的記憶胞的位元線。提供第二位元線電壓至具有已完成讀取的記憶胞的位元線。第一位元線電壓不同於第二位元線電壓。控制電路依據被選擇的字元線上的記憶胞在第一讀取期間與第二讀取期間是否進入預設狀態來判斷儲存於被選擇的字元線上的記憶胞的資料值。

本發明的記憶體裝置的讀取方法，記憶體裝置包括多個記憶體串、多條位元線以及多條字元線。各記憶體串包括多個記憶胞。各記憶胞具有指示儲存資料值的臨限電壓。上述多條位元線中的各位元線分別耦接各對應的記憶體串。上述多條字元線中的各字元線分別耦接上述多個記憶體串中的各對應的記憶胞。記憶體裝置的讀取方法包括下列步驟。於第一讀取期間，提供第一讀取電壓至被選擇的字元線。提供通過電壓至多條未被選擇的字元線。提供第一位元線電壓至各位元線。將被選擇的字元線上進入預設狀態的記憶胞判斷為已完成讀取的記憶胞。將被選擇的字元線上未進入預設狀態的記憶胞判斷為未完成讀取的記憶胞。於第二讀取期間，提供第二讀取電壓至被選擇的字元線。提供通過電壓至未被選擇的字元線。提供第一位元線電壓至具有未完成讀取的記憶胞的位元線。提供第二位元線電壓至具有已完成讀取的記憶胞的位元線。第一位元線電壓不同於第二位元線電壓。依據被選擇的字元線上的記憶胞在第一讀取期間與第二讀取期間是否進入預設狀態來判斷儲存於被選擇的字元線上的記憶胞的資料值。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一實施例的記憶體裝置的示意圖。記憶體裝置包括多個記憶體串S1~S4以及控制電路102，控制電路102耦接記憶體串S1~S4。各記憶胞具有指示儲存資料值的臨限電壓。各記憶體串S1~S4分別耦接對應的位元線。記憶體串S1~S4中的各記憶胞分別耦接對應的字元線。記憶體裝置可為三維NAND快閃記憶體裝置，各記憶體串S1~S4包括串列選擇電晶體、多個記憶胞以及接地選擇電晶體，記憶胞可例如為多階記憶胞(Multi Level Cell，MLC)、三階記憶胞(Triple Level Cell，TLC)或四階記憶胞(Quadruple Level Cell，QLC)。此外，圖1雖僅繪示包括記憶體串S1~S4的記憶體區塊進行記憶體裝置的說明，然記憶體區塊的數量以及記憶體裝置所包括的記憶體串的數量不以本實施例為限。

在進行記憶體串S1~S4所構成的記憶體區塊的讀取操作時，控制電路102可透過與記憶體串S1~S4耦接的位元線提供位元線電壓VBL給記憶體串S1~S4。透過串列選擇線WLSS提供選擇串列選擇電壓VSSL給串列選擇電晶體。透過接地選擇線WLGS提供接地選擇電壓VGSL給接地選擇電晶體。提供讀取電壓VW給被選擇的字元線WLS上的記憶胞。提供通過電壓VP給未被選擇的字元線WLP1~WLPM上的記憶胞。透過共同源極線提供共同源極電壓VCSL給接地選擇電晶體的源極。

進一步來說，在讀取操作的第一讀取期間，控制電路102可提供第一讀取電壓VW1至被選擇的字元線WLS。提供通過電壓VP至未被選擇的字元線WLP1~WLPM。提供第一位元線電壓VBN至與記憶體串S1~S4耦接的位元線。判斷在被選擇的字元線WLS上的記憶胞是否進入預設狀態。在被選擇的字元線WLS上進入預設狀態的記憶胞被判斷為已完成讀取的記憶胞，而在被選擇的字元線WLS上未進入預設狀態的記憶胞被判斷為未完成讀取的記憶胞。例如，假設記憶體串S2中在被選擇的字元線WLS上的記憶胞MR進入預設狀態，而記憶體串S3中在被選擇的字元線WLS上的記憶胞MU未進入預設狀態，則記憶胞MR被判斷為已完成讀取的記憶胞，記憶胞MU被判斷為未完成讀取的記憶胞。依此類推，在被選擇的字元線WLS上的其它記憶胞也可以相同的方式來判斷是否為已完成讀取的記憶胞。

於第二讀取期間，控制電路102可提供第二讀取電壓VW2給被選擇的字元線WLS。提供通過電壓VP至未被選擇的字元線WLP1~WLPM。提供第一位元線電壓VBN至具有在第一讀取期間未完成讀取的記憶胞(例如記憶胞MU)的位元線。提供第二位元線電壓VBH至具有在第一讀取期間已完成讀取的記憶胞(例如記憶胞MR)的位元線。控制電路102還可判斷在第一讀取期間在被選擇的字元線WLS上未進入預設狀態的記憶胞是否進入預設狀態，其中第二位元線電壓VBH大於第一位元線電壓VBN。

控制電路102可依據被選擇的字元線WLS上的記憶胞在第一讀取期間與第二讀取期間是否進入預設狀態來判斷儲存於被選擇的字元線WLS上的記憶胞的資料值。預設狀態可為導通狀態或斷開狀態，例如當控制電路102所提供的第一讀取電壓小於第二讀取電壓時，預設狀態可為導通狀態，當控制電路102所提供的第一讀取電壓大於第二讀取電壓時，預設狀態可為斷開狀態。

在第二讀取期間，提供第二位元線電壓VBH至具有在第一讀取期間已完成讀取的記憶胞(例如記憶胞MR)的位元線。降低包括已完成讀取的記憶胞MR的記憶體串S2中未被選擇的字元線WLP1~WLPM上的記憶胞的位元線電壓VBL與通過電壓VP之間的電壓差。避免記憶體串S2中未被選擇的字元線WLP1~WLPM上的記憶胞因讀取時間的拉長，導致所儲存的資料失真，而可有效避免讀取干擾。

在一實施例中，記憶胞可儲存三位元資料。圖2是依照本發明實施例的記憶體裝置的電壓信號波形圖，圖3是依照本發明實施例的被選擇的記憶體分頁的臨限電壓分佈的示意圖，圖4是依照本發明實施例的在記憶體區塊的讀取期間T1的讀取操作的示意圖。請參照圖2~圖4。在一實施例中，在中頁面(Middle Page，MP)的讀取操作的讀取期間T1，控制電路102可在讀取期間T1提供電壓值為BR(如圖2所示)的讀取電壓VW給被選擇的字元線WLS上的記憶胞M1~M4，並提供電壓值為VBN的位元線電壓VBL給圖4中各個記憶體串S1~S4的位元線。控制電路102可依據被選擇的字元線WLS上的記憶胞M1~M4是否進入導通狀態來判斷記憶胞M1~M4的臨限電壓分佈，進而判斷記憶胞M1~M4所儲存的資料。

以中頁面的讀取操作為例，如圖4所示，假設記憶胞M1~M4所儲存的資料分別為C、A、F、Er。由圖3可知，資料A、Er所對應的臨限電壓小於電壓BR，因此在圖4的中頁面的例子中，在讀取期間T1記憶胞M2、M4將處於導通狀態，而記憶胞M1、M3將處於斷開狀態。

在讀取期間T2，在圖5的中頁面中，控制電路102可提供電壓值為DR(如圖2所示)的讀取電壓VW給被選擇的字元線WLS，並依據記憶胞M1、M3是否進入導通狀態來判斷記憶胞M1、M3的臨限電壓分佈。值得注意的是，如圖5所示，在中頁面的例子中，在讀取期間T1記憶胞M2、M4已被判斷為已完成讀取的記憶胞。在讀取期間T2控制電路102可提供電壓值為VBH的位元線電壓VBL給記憶體串S2與S4的位元線，並提供電壓值為VBN的位元線電壓VBL給記憶體串S1與S3的位元線，亦即，在讀取期間T2控制電路102提供兩種不同電壓值的位元線電壓VBL，其中電壓VBH大於電壓VBN。如圖2所示，通過電壓VP和位元線電壓VBL具有電壓差。當位元線電壓VBL為VBN時，電壓差為VSTR1。當位元線電壓為VBH時，電壓差為VSTR2。電壓差VSTR1大於電壓差VSTR2。在圖5中，向記憶體串S2和S4中未被選擇的字線WLP1-WLPM上的記憶胞提供具有電壓值VBH的位線電壓VBL。對於記憶體串S2與S4中未被選擇的字元線WLP1~WLPM上的記憶胞，通過電壓VP與位元線電壓VBL間的電壓差由VSTR1降低為VSTR2。避免記憶體串S2與S4中未被選擇的字元線WLP1~WLPM上的記憶胞所儲存的資料因讀取干擾而失真。此外，如圖5所示，在中頁面中，由於資料C所對應的臨限電壓小於電壓DR(如圖3所示)，因此在讀取期間T2記憶胞M1將處於導通狀態，而被判斷為已完成讀取的記憶胞。

類似地，在中頁面中，在讀取期間T3，控制電路102可提供電壓值為FR(如圖2所示)的讀取電壓VW給被選擇的字元線WLS。如圖3所示，由於資料F所對應的臨限電壓大於電壓FR，因此在讀取期間T3記憶胞M3將處於斷開狀態。如前所述，在讀取期間T1、T2記憶胞M1、M2、M4已被判斷為已完成讀取的記憶胞。在讀取期間T3(如圖6所示)控制電路102可提供電壓值為VBH的位元線電壓VBL給記憶體串S1、S2與S4的位元線。提供電壓值為VBN的位元線電壓VBL給記憶體串S3的位元線。避免記憶體串S1、S2與S4中未被選擇的字元線WLP1~WLPM上的記憶胞所儲存的資料因讀取干擾而失真。

依此類推，在對被選擇的字元線WLS上的記憶胞M1~M4進行下頁面(Low Page，LP)與上頁面(Upper Page，UP)的讀取操作時，也可以類似的方式在不同的讀取期間施加不同的讀取電壓(如圖2所示的電壓AR、ER、CR、GR)給記憶胞M1~M4。藉由在上頁面、中頁面以及下頁面的讀取操作中對被選擇的字元線WLS上的記憶胞M1~M4施加7個不同的讀取電壓後，可確認記憶胞M1~M4的臨限電壓分佈，進而確定其所儲存的資料。本領域具通常知識者應可依據上述實施例推知其詳細的實施方式，因此在此不再贅述下頁面與上頁面的讀取操作細節。

值得注意的是，圖2實施例為在不同的讀取期間由低至高依序提供不同的讀取電壓給記憶胞M1~M4，以確定記憶胞M1~M4所儲存的資料。然在其它實施例中，也可以在不同的讀取期間由高至低依序提供不同的讀取電壓給記憶胞M1~M4的方式來確定記憶胞M1~M4所儲存的資料。例如圖7所示，在中頁面的讀取操作中，控制電路102在讀取期間T1提供給記憶胞M1~M4的讀取電壓(FR)大於在讀取期間T2提供給記憶胞M1~M4的讀取電壓(DR)。在讀取期間T2提供給記憶胞M1~M4的讀取電壓(DR)大於在讀取期間T3提供給記憶胞M1~M4的讀取電壓(BR)。如此在本實施例中預設狀態將變為斷開狀態。若記憶胞M1~M4所儲存的資料亦如圖3、4所示，分別為C、A、F、Er，在本實施例中控制電路102在讀取期間T2將記憶體串S3的位元線電壓由VBN提高至VBH，因在讀取期間T1將只有記憶體串S3中的記憶胞M3處於斷開狀態。由於本實施例的實施方式與上述實施例類似，差異僅在預設狀態變為斷開狀態，本領域具通常知識者應可依據上述實施例推知其詳細的實施方式，因此在此不再贅述讀取操作的實施細節。

圖8是依照本發明實施例的記憶體裝置的讀取方法的流程圖，記憶體裝置包括多個記憶體串，各記憶體串分別耦接一條位元線，各記憶體串包括多個記憶胞，各記憶胞分別耦接一條位元線與一條字元線。請參照圖8。在本實施例中，記憶體裝置的讀取方法可至少包括下列步驟。在步驟S802中，於第一讀取期間，提供第一讀取電壓至被選擇的字元線，提供通過電壓至多條未被選擇的字元線。提供第一位元線電壓至各位元線。將被選擇的字元線上進入預設狀態的記憶胞判斷為已完成讀取的記憶胞。將被選擇的字元線上未進入預設狀態的記憶胞判斷為未完成讀取的記憶胞。記憶胞可例如為多階記憶胞、三階記憶胞或四階記憶胞。在步驟S804中，於第二讀取期間，提供第二讀取電壓至被選擇的字元線。第二讀取電壓可大於或小於第一讀取電壓。提供通過電壓至未被選擇的字元線。提供第一位元線電壓至具有未完成讀取的記憶胞的位元線。提供第二位元線電壓至具有已完成讀取的記憶胞的位元線。第二位元線電壓大於第一位元線電壓。如此藉由在第二讀取期間提供第二位元線電壓至具有已完成讀取的記憶胞的位元線，可降低未被選擇的字元線上的記憶胞的位元線電壓與通過電壓之間的電壓差。其中預設狀態可為導通狀態或斷開狀態。例如當第一讀取電壓小於第二讀取電壓時，預設狀態可為導通狀態，而當第一讀取電壓大於第二讀取電壓時，預設狀態可為斷開狀態。在步驟S806中，依據被選擇的字元線上的記憶胞在第一讀取期間與第二讀取期間是否進入預設狀態來判斷儲存於被選擇的字元線上的記憶胞的資料值。

綜上所述，本發明的控制電路於第二讀取期間提供第二位元線電壓至具有已完成讀取的記憶胞的位元線。如此未被選擇的字元線上的記憶胞的位元線電壓與通過電壓之間的電壓差將被降低，而可避免未被選擇的字元線上的記憶胞因讀取時間的拉長，導致所儲存的資料失真，而可有效避免讀取干擾。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

102:控制電路 S1~S4:記憶體串 VSSL:選擇串列選擇電壓 VGSL:接地選擇電壓 VW、VW1、VW2:讀取電壓 VP:通過電壓 VCSL:共同源極電壓 T1~T3:讀取期間 AR、BR、CR、DR、ER、FR、GR:讀取電壓的電壓值 VBL、VBN、VBH:位元線電壓 A、B、C、D、E、F、Er:資料 VSTR1、VSTR2:電壓差 WLSS:串列選擇線 WLGS:接地選擇線 WLS: 被選擇的字元線 WLP1~WLPM:未被選擇的字元線 MR、MU、M1~M4:記憶胞 S802~S804:記憶體裝置的讀取方法步驟

圖1是依照本發明實施例的記憶體裝置的示意圖。圖2是依照本發明實施例的記憶體裝置的電壓信號波形圖。圖3是依照本發明實施例的被選擇的記憶體分頁的臨限電壓分佈的示意圖。圖4~圖6是依照本發明實施例的記憶體區塊的讀取操作的示意圖。圖7是依照本發明另一實施例的記憶體裝置的電壓信號波形圖。圖8是依照本發明實施例的記憶體裝置的讀取方法的流程圖。

VP:通過電壓

T1~T3:讀取期間

AR、BR、CR、DR、ER、FR、GR:讀取電壓的電壓值

VW:讀取電壓

VBL:位元線電壓

VBN、VBH:位元線電壓的電壓值

VSTR1、VSTR2:電壓差

Claims

一種記憶體裝置，包括：多個記憶體串，各該記憶體串包括多個記憶胞，各該記憶胞具有指示一儲存資料值的臨限電壓，多條位元線，該些位元線中的各位元線分別耦接各對應的記憶體串，多條字元線，該些字元線中的各字元線分別耦接該些記憶體串中的各對應的記憶胞；以及一控制電路，耦接該些記憶體串，該控制電路於一第一讀取期間提供一第一讀取電壓至一被選擇的字元線，提供一通過電壓至多條未被選擇的字元線，並提供一第一位元線電壓至各位元線，將該被選擇的字元線上進入一預設狀態的記憶胞判斷為已完成讀取的記憶胞，將該被選擇的字元線上未進入該預設狀態的記憶胞判斷為未完成讀取的記憶胞，該控制電路於一第二讀取期間提供一第二讀取電壓至該被選擇的字元線，提供該通過電壓至該未被選擇的字元線，提供該第一位元線電壓至具有該未完成讀取的記憶胞的位元線，並提供一第二位元線電壓至具有該已完成讀取的記憶胞的位元線，其中該第一位元線電壓不同於該第二位元線電壓，該控制電路依據該被選擇的字元線上的記憶胞在該第一讀取期間與該第二讀取期間是否進入該預設狀態來判斷儲存於該被選擇的字元線上的記憶胞的資料值。
如申請專利範圍第1項所述的記憶體裝置，其中該第二位元線電壓大於該第一位元線電壓。
如申請專利範圍第1項所述的記憶體裝置，其中該預設狀態為導通狀態或斷開狀態。
如申請專利範圍第3項所述的記憶體裝置，其中當該第一讀取電壓小於該第二讀取電壓時，該預設狀態為導通狀態，當該第一讀取電壓大於該第二讀取電壓時，該預設狀態為斷開狀態。
如申請專利範圍第1項所述的記憶體裝置，其中該些記憶胞包括多階記憶胞、三階記憶胞或四階記憶胞。
一種記憶體裝置的讀取方法，該記憶體裝置包括多個記憶體串、多條位元線以及多條字元線，各記憶體串包括多個記憶胞，各該記憶胞具有指示一儲存資料值的臨限電壓，該些位元線中的各位元線分別耦接各對應的記憶體串，該些字元線中的各字元線分別耦接該些記憶體串中的各對應的記憶胞，該記憶體裝置的讀取方法包括：於一第一讀取期間，提供一第一讀取電壓至一被選擇的字元線，提供一通過電壓至多條未被選擇的字元線，並提供一第一位元線電壓至各位元線，將該被選擇的字元線上進入一預設狀態的記憶胞判斷為已完成讀取的記憶胞，將該被選擇的字元線上未進入該預設狀態的記憶胞判斷為未完成讀取的記憶胞；於一第二讀取期間，提供一第二讀取電壓至該被選擇的字元線，提供該通過電壓至該未被選擇的字元線，提供該第一位元線電壓至具有該未完成讀取的記憶胞的位元線，並提供一第二位元線電壓至具有該已完成讀取的記憶胞的位元線，其中該第一位元線電壓不同於該第二位元線電壓；以及依據該被選擇的字元線上的記憶胞在該第一讀取期間與該第二讀取期間是否進入該預設狀態來判斷儲存於該被選擇的字元線上的記憶胞的資料值。
如申請專利範圍第6項所述的記憶體裝置的讀取方法，其中該第二位元線電壓大於該第一位元線電壓。
如申請專利範圍第6項所述的記憶體裝置的讀取方法，其中該預設狀態為導通狀態或斷開狀態。
如申請專利範圍第8項所述的記憶體裝置的讀取方法，其中當該第一讀取電壓小於該第二讀取電壓時，該預設狀態為導通狀態，當該第一讀取電壓大於該第二讀取電壓時，該預設狀態為斷開狀態。
如申請專利範圍第6項所述的記憶體裝置的讀取方法，其中該些記憶胞包括多階記憶胞、三階記憶胞或四階記憶胞。