CN103219040B - 非易失性存储器件和存储器系统及其编程方法和控制方法 - Google Patents

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Abstract

根据示范性实施例，一种非易失性存储器件：第一存储单元，被配置成存储第一数据样式；第二存储单元，被配置成被使用编程电压编程；和，耦合编程控制单元。耦合编程控制单元可以被配置成执行用于验证第一存储单元是否被利用第一数据样式编程的验证操作。所述验证操作可以给第一存储单元提供对应于第一数据样式的验证电压。耦合编程控制单元可以被配置成当第一存储单元上的验证操作指示通过时结束编程第二存储单元。

Description

非易失性存储器件和存储器系统及其编程方法和控制方法
相关申请的交叉引用
本申请要求2012年1月19日递交的第10-2012-0006098号韩国专利申请的优先权，所述申请的公开内容通过引用被全部包含于此。
技术领域
本发明概念的示范性实施例涉及半导体存储器件，更具体地，涉及包括耦合编程(coupling program)控制单元的非易失性存储器件、和/或操作该器件的方法。
背景技术
半导体存储器件可以包括例如DRAM和/或SRAM的易失性存储器。半导体存储器件也可以包括例如EEPROM、FRAM、PRAM、MRAM、快闪存储器等的非易失性存储器。易失性存储器在断电时可能丢失其中存储的数据，而非易失性存储器即使在断电时也可以保持其中存储的数据。具体来说，快闪存储器件可以具有例如高编程速度、低功耗、海量存储容量等的优点。由于这个原因，快闪存储器件可以被广泛用作计算机系统的存储介质。
快闪存储器件可以每存储单元(memory cell)存储单比特数据或者两个或更多个数据比特(或者称作多比特数据)。每存储单元存储单比特数据的快闪存储器件可以被称作SLC快闪存储器件，并且根据阈值电压分布可以具有擦除状态和一个编程状态。每存储单元存储多比特数据的快闪存储器件可以被称作MLC快闪存储器件，并且根据阈值电压分布可以具有擦除状态和多个编程状态。
在MLC快闪存储器件中，保障编程状态之间的读取裕量(read margin)很重要。但是，阈值电压在编程时由于各种因素所致可能变化。
发明内容
根据本发明概念的示范性实施例，一种快闪存储器件包括：第一存储单元，被配置成存储第一数据样式；第二存储单元，被配置成使用编程电压编程；和耦合编程控制单元。耦合编程控制单元被配置成执行用于验证第一存储单元是否被利用第一数据样式编程的验证操作。所述验证操作可以给第一存储单元提供对应于第一数据样式的验证电压。耦合编程控制单元被配置成当第一存储单元上的验证操作指示通过时结束编程第二存储单元。
耦合编程控制单元可以被配置成当第一存储单元上的验证操作指示失败时继续编程第二存储单元。
存储器控制器可以被连接到第一存储单元和第二存储单元。第二存储单元可以是不具有从存储器控制器提供的数据样式的伪存储单元。
第一存储单元可以被连接到第一字线，并且第二存储单元可以被连接到第二字线。
第一字线和第二字线可以彼此相邻。
第一存储单元可以被连接到第一位线，并且第二存储单元可以被连接到第二位线。
第一位线和第二位线可以彼此不同。
第一数据样式可以具有多级数据样式的最高阈值电压。
根据本发明概念的示范性实施例，一种编程非易失性存储器件的方法可以包括：编程第一存储单元；执行验证操作来验证第二存储单元是否被利用第一数据样式编程，并且，当第二存储单元上的验证操作指示通过时，终止编程第二存储单元。所述验证操作可以包括给第一存储单元提供对应于第一数据样式的验证电压。当第二存储单元上的验证操作指示通过时，可以终止编程第二存储单元。
所述方法还可以包括当第二存储单元上的验证操作指示失败时，继续编程第一存储单元；并且把编程电压供应给第一存储单元，直到第二存储单元上的所述验证操作通过为止。
第一数据样式可以具有多级数据样式的最高阈值电压。
第一存储单元可以被连接到第一字线，并且第二存储单元可以被连接到第二字线。
第一字线和第二字线可以彼此相邻。
第一存储单元可以被连接到第一位线，并且第二存储单元可以被连接到第二位线。
第一位线和第二位线可以彼此不同。
根据本发明概念的示范性实施例，一种非易失性存储器件可以包括：第一存储单元，被配置成存储第一数据样式；第二存储单元，被配置成被供应编程电压；和耦合编程控制单元，被配置成根据第一数据样式和第一存储单元的编程状态，给第二存储单元提供编程电压。
存储器控制器可以被连接到第一存储单元和第二存储单元。第二存储单元可以是伪存储单元，其中不存储从存储器控制器提供的数据样式。
耦合编程控制单元还可以被配置成执行用于验证第一存储单元是否被利用第一数据样式编程的验证操作，所述验证操作给第一存储单元提供对应于第一数据样式的验证电压。耦合编程控制单元可以被配置成当第一存储单元上的验证操作指示失败时给第二存储单元提供编程电压。
第一数据样式可以具有多级数据样式的最高阈值电压。
第一存储单元和第二存储单元可以彼此相邻。
根据本发明概念的示范性实施例，一种非易失性存储器件可以包括：第一存储单元，被配置成存储第一数据样式；第二存储单元，被配置成根据第一数据样式的信息被供应编程电压；和控制逻辑。所述控制逻辑可以被配置成进行控制以将编程电压供应到第二存储单元。所述控制逻辑可以被配置成执行用于验证第一存储单元是否被利用第一数据样式编程的验证操作。所述验证操作可以包括给第一存储单元提供对应于第一数据样式的验证电压。
控制逻辑可以被配置成把编程电压再次供应给第二存储单元，直到第一存储单元上的所述验证操作指示通过为止。
第一存储单元可以被连接到非易失性存储器件的存储块的最高字线和最低字线其中之一。第二存储单元可以被连接到存储块的伪字线。
第一数据样式可以具有多级数据样式的最高阈值电压。
第一存储单元可以被连接到第一字线，并且第二存储单元可以被连接到第二字线。
第一字线可以是非易失性存储器件的存储块的最高字线和最低字线其中之一。第二字线可以是伪字线。
第一位线可以被连接到第一存储单元，并且第二位线可以被连接到第二存储单元。
第一位线和第二位线可以彼此不同。
第一位线和第二位线可以被连接到公共位线。
控制逻辑可以被配置成控制编程电压的供应，以便在验证操作之后在验证操作指示失败时，编程电压被供应到第二存储单元。
第三字线可以被连接到第一存储单元，并且第四字线可以被连接到第二存储单元。
第三字线和第四字线可以彼此相邻。
根据本发明概念的示范性实施例，一种非易失性存储器件可以包括：被连接到第一存储单元的第一字线，第一存储单元被配置成存储第一数据样式信息；被连接到第一存储单元的页面缓冲器，该页面缓冲器被配置成存储要被存储在第一存储单元处的所述第一数据样式信息；和，连接到第二字线和第一字线的电压产生器，该电压产生器被配置成根据所述第一数据样式信息，向第二字线供应编程电压，并且，该电压产生器被配置成向第一字线供应对应于第一数据样式信息的验证电压。
第一字线可以是存储单元阵列的存储块的最高字线。
第一字线可以是存储单元阵列的存储块的最低字线。
第二字线可以是伪字线。
所述器件可以被配置成使得伪字线可以不具有从存储器控制器提供的数据样式。
伪字线和第一字线可以彼此相邻。
第一数据样式可以具有多级数据样式的最高阈值电压。
页面缓冲器还可以被配置成根据供应给第一字线的验证电压，检查第一字线的数据样式的通过或者失败。
电压产生器可以被配置成如果第一字线的数据样式被判断为失败，则给第二字线再次供应编程电压。
本发明概念的示范性实施例涉及一种编程包括多个连接到多条字线和多条位线的存储单元的非易失性存储器件的方法。所述方法包括：检查要在第一字线被编程的第一数据信息；基于第一数据信息，把第一编程电压施加于第二字线；和，通过给第一字线提供对应于第一数据信息的验证电压并检查第一数据信息的通过或者失败，来判断第一字线的第一数据样式的完成。
所述多条字线中的第一字线可以和所述多条字线中的第二字线相邻。
所述方法可以包括当第一数据样式被判断为未被完成时，再次向第二字线提供编程电压。
通过验证在第一字线被编程的数据可以检查第一数据信息。
根据本发明概念的示范性实施例，一种非易失性存储器系统包括：非易失性存储器件，包括多个连接到多条字线和多条位线的存储单元；和，存储器控制器，被配置成控制该非易失性存储器件，该存储器控制器包括ECC解码器，ECC解码器被配置成校正从多条字线中的被选字线接收的第一数据的错误比特，并且，ECC解码器被配置成基于从多条字线中的未选字线接收的第二数据校正第一数据的错误比特，所述未选字线和所述被选字线相邻。
本发明概念的示范性实施例涉及一种操作被配置成控制包括多条字线的非易失性存储器件的控制器的方法。所述方法包括：从非易失性存储器件接收与退化页面相关联的信息；和，在多条字线中的不同于所述多条字线中的另一字线的一条字线上提供编程命令，所述另一字线对应于所述退化页面。
所述多条字线的所述一条字线可以和所述多条字线的对应于所述退化页面的所述另一字线相邻。
本发明概念的示范性实施例涉及一种编程包括多条字线和多条位线的非易失性存储器件的方法。所述方法包括：利用第一样式编程标志单元，所述标志单元被连接到第一位线；检查所述标志单元是否被利用第一样式编程；利用第二样式编程伪存储单元，所述伪存储单元和所述标志单元相邻，并且，所述伪存储单元被连接到和第一位线相邻的第二位线。
所述方法可以包括使用对应于第二样式的验证电压来验证所述伪存储单元。
编程所述标志单元和编程所述伪存储单元可以被同时进行。
所述标志单元和所述伪存储单元可以被连接到公共字线。
当所述标志单元的编程通过时，可以执行利用第二样式对伪存储单元的编程。
根据本发明概念的示范性实施例，一种非易失性存储器件可以包括：存储单元阵列，其包括和第二存储单元相邻的第一存储单元；和，连接到存储单元阵列的控制电路。所述控制电路被配置成检测第一存储单元通过还是未通过验证操作，并且，所述控制电路被配置成当第一存储单元未通过验证操作时，通过向第二存储单元供应编程电压来移动第一存储单元的阈值电压。
存储单元阵列可以包括：连接到第一存储单元的第一字线，和，连接到第二存储单元的第二字线。第一存储单元可以被配置成存储第一数据样式。所述控制电路可以被配置成通过把对应于第一数据样式的验证电压沿第一字线提供给第一存储单元以便检查第一存储单元是否被利用第一数据样式编程，来执行验证操作。所述控制电路可以被配置成当所述控制电路检测到第一存储单元通过了验证操作时，结束沿第二字线向第二存储单元供应编程电压。
第一数据样式可以具有多级数据样式的最高阈值电压。
存储单元阵列还可以包括连接到第一存储单元和第二存储单元的公共位线。
一种非易失性存储器系统可以包括连接到根据示范性实施例的前述非易失性存储器件中的至少一个的存储器控制器。
附图说明
如下面的附图中所示，从下面对本发明概念的非限制性实施例的描述，上述和其他特征将变得清晰，其中，除非另外规定，否则相同的参考数字贯穿各个附图指示相同的部分。附图不一定按比例，相反，重点被放在说明本发明概念的原理上。在附图中：
图1是根据本发明概念的示范性实施例示意性地示出快闪存储器系统的框图。
图2是示意性地示出图1中的快闪存储器件的框图。
图3是示出3比特MLC快闪存储器件的编程状态的图。
图4是根据本发明概念的示范性实施例部分地示出存储单元阵列(memory cellarray)的电路图。
图5是施加于图4中的存储单元阵列的编程电压和验证电压的定时图。
图6是根据本发明概念的示范性实施例部分地示出存储单元阵列的电路图。
图7是施加于图6中的存储单元阵列的编程电压和验证电压的定时图。
图8A和图8B是根据本发明概念的示范性实施例描述编程与选择字线相邻的伪(dummy)字线的操作的图。
图9是根据本发明概念的示范性实施例部分地示出存储单元阵列的电路图。
图10是施加于图9中的存储单元阵列的编程电压的定时图。
图11是施加于图9中的存储单元阵列的编程电压和验证电压的定时图。
图12是示意性地示出根据本发明概念的示范性实施例的非易失性存储器系统的框图。
图13是根据本发明概念的示范性实施例示意性地示出图2中的存储单元阵列的图。
图14是根据本发明概念的示范性实施例，在图13中的存储块(memory block)的一部分的透视图。
图15是沿图14的线XV-XV’截取的剖视图。
图16是图15中的晶体管结构TS的剖视图。
图17是参考图14到图16描述的存储块的等效电路图。
图18是示意性地示出包括根据本发明概念的示范性实施例的非易失性存储器件的电子设备的框图。
图19是示意性地示出包括根据本发明概念的示范性实施例的存储器控制器和非易失性存储器件的电子设备的框图。
图20是示意性地示出包括根据本发明概念的示范性实施例的非易失性存储器件的电子设备的框图。
图21是示意性地示出包括根据本发明概念的示范性实施例的存储器控制器和非易失性存储器件的电子设备的框图。
图22是示意性地示出包括根据本发明概念的示范性实施例的存储器控制器和非易失性存储器件的电子设备的框图。
图23是示意性地示出包括图22中的电子设备的数据处理系统的框图。
具体实施例
此后将参考附图更全面地描述本发明概念的示范性实施例，在附图中示出了本发明概念的某些实施例。但是，本发明概念的示范性实施例可以用很多不同的形式具体实施，并且不应该被理解为限于这里给出的实施例。相反，提供这些示范性实施例以使本公开将会透彻和完整，并且将向本领域技术人员充分传达示范性实施例的范围。在附图中，为了清晰可能夸大层和区域的大小和相对大小。相同的数字通篇指代相同的元件，因此可能省略其描述。
将会理解，尽管这里可能使用术语第一、第二、第三等来描述各种元件、部件、区域、层，和/或部分，但是，这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用来将一个元件、部件、区域、层或部分与另一区域、层或部分加以区别。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分而不偏离本发明概念的示范性实施例的教导。
为了使描述一个元件或特征与图中所示的另一元件(或复数个元件)或另一特征(或复数个特征)的关系描述起来方便，这里可能使用空间相对术语，例如“在…之下”、“在…下面”、“较低的”、“在…下方”、“在…之上”、“较高的”。将会理解，除了图中描绘的朝向以外，空间相对术语旨在包含使用中或操作中的设备的不同朝向。例如，如果图中的设备被翻转，则被描述为“在其他元件或特征下面”、“在其他元件或特征之下”或在其他元件或特征下方”的元件将被取向为“在所述其他元件或特征之上”。因此，示范性术语“在…之下”和“在…下方”既能够包含“在…之上”的朝向，也能够包含“在…下面”的朝向。设备可被以其他方式取向(转动90度或者处于其他朝向)，并且这里使用的空间相对描述符被相应地解释。此外，也将会理解，当一个层被称为在两个层“之间”时，其可能是这两个层之间的唯一层，或者，也可能存在一个或更多个居间的层。
这里使用的术语仅仅是为了描述特定实施例，并非旨在限制本发明概念。如这里所使用的，单数形式“一”、“一个”和“该”预期也包括复数形式，除非上下文清楚地另有指示。还将会理解，当术语“包含”在本说明书中被使用时，规定了存在所陈述的特征、整体、步骤、操作、元件，和/或部件，但是不排除存在或者添加一个或更多个其他的特征、整体、步骤、操作、元件、部件，和/或其组合。如这里所使用的，术语“和/或”包括相关联的被列出项目中的一个或更多个的任意和所有组合。例如“…中的至少一个”的表达方式，当位于元件列表之前时，修饰元件的整个列表但是不修饰该列表的单个元件。
将会理解，当一元件或层被称为“在另一元件或层上面”、被“连接”、“耦合”到另一元件或层，或者“与另一元件或层相邻”时，其可以直接在另一元件或层上面，直接连接、耦合到另一元件，或者直接与另一元件或层相邻，或者，可能存在居间的元件或层。相反，当一元件被称为“直接在另一元件或层上面”、“直接连接”、“直接耦合”到另一元件，或者“直接与另一元件或层相邻”时，不存在居间的元件或层。
除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有和本发明概念所属技术领域的普通技术人员通常理解的含义相同的含义。还将会理解，例如在常用词典中定义的那些的术语应该被解释为具有与其在相关技术和/或本说明书的上下文中的含义一致的含义，并且将不会以理想化或者过于形式化的意义解释，除非这里明确地如此定义。
这里参考剖面图示描述示范性实施例，剖面图示是示范性实施例的理想化实施例(和中间结构)的示意性图示。因此，由于例如制造技术和/或容差而导致的与图示形状的变化是预料之中的。因此，示范性实施例不应被理解为限于这里示出的区域的特定形状，而是包括由于例如制造而产生的形状上的偏差。例如，被示为矩形的注入区域(implantedregion)可能具有圆形或者弯曲特征，和/或在其边界具有注入浓度的梯度而非从注入区域到非注入区域的二进制的变化。同样地，通过注入形成的掩埋区域(buried region)可能导致该掩埋区域与所述注入通过其发生的表面之间的区域中的某些注入。因此，在附图中示出的区域本质上是示意性的，并且它们的形状并非旨在图示器件的区域的实际形状，并且并非旨在限制示范性实施例的范围。
图1是根据本发明概念的示范性实施例示意性地示出快闪存储器系统的框图。参考图1，快闪存储器系统1000可以包括快闪存储器件1100和存储器控制器1200。快闪存储器系统1000可以包括基于快闪存储器的数据存储介质，例如存储卡、USB存储器、固态驱动器(Solid State Drive，SSD)，等等。
根据存储器控制器1200的控制，快闪存储器件1100可以执行擦除、写和读操作。为此，快闪存储器件1100可以通过输入/输出线接收命令CMD、地址ADDR和数据。快闪存储器件1100可以通过电力线接收电力PWR，并通过控制线接收控制信号CTRL。控制信号CTRL可以包括命令锁存使能信号CLE、地址锁存使能信号ALE、芯片使能信号nCE、写使能信号nWE、读使能信号nRE，但是本发明概念的示范性实施例不限于此。
快闪存储器件1100可以包括耦合编程控制单元1165。通过使用相邻单元的耦合效应编程被选字线的特定数据样式(data pattern)，耦合编程控制单元1165可以控制所述被选字线上的编程。耦合编程控制单元1165可被包括在存储器控制器1200中。在这种情况下，耦合编程控制单元1165可以由快闪转换层(Flash Translation Layer，FTL)管理。
图2是示意性地示出图1中的快闪存储器件的框图。参考图2，快闪存储器件1100可以包括存储单元阵列1110、地址解码器1120、页面缓冲器电路1130、数据输入/输出电路1140、电压产生器1150和控制逻辑1160。
存储单元阵列1110可以包括多个存储块。在图2中示出了一个存储块。每一存储块可以由多个物理页面形成。这里，一个物理页面可以指连接到一条字线的存储单元的集合。在图2中，参考数字‘1111’可以指示物理页面。每一物理页面可以由多个存储单元形成。每一存储单元可以由具有控制栅极和浮置栅极的单元晶体管(cell transistor)形成。
存储单元可以存储单比特数据或者两个或更多个数据比特(此后称为多比特数据)。能够存储单比特数据的存储单元可以被称为单级单元(Single Level Cell，SLC)或者单比特单元(Single Bit Cell，SBC)。能够存储多比特数据的存储单元可以被称为多级单元(Multi-Level Cell，MLC)或者多比特单元(Multi-Bit Cell，MBC)。
在2比特MLC快闪存储器件的情况下，在一个物理页面可以存储两个逻辑页面。这里，一个逻辑页面可以表示能够在一个物理页面被同时编程的一组数据。在3比特MLC快闪存储器件的情况下，在一个物理页面可以存储三个逻辑页面。
存储单元阵列1110可以包括多个单元串(cell string)1101，其中每一个均具有连接到串选择线SSL的串选择晶体管、连接到多条字线WL1到WLn的多个存储单元，以及连接到地选择线GSL的地选择晶体管。在每一单元串1101中，串选择晶体管可以被连接到位线，并且地选择晶体管可以被连接到公共源极线CSL。
地址解码器1120可以通过选择线SSL和GSL或者字线WL1到WLn连接到存储单元阵列1110。在编程或者读取时，地址解码器1120可以接收地址ADDR以选择字线WL1到WLn其中之一(例如，WLn-1)(此后称为被选字线)。
页面缓冲器电路1130可以通过位线BL1到BLm连接到存储单元阵列1110。页面缓冲器电路1130可以包括多个页面缓冲器(未示出)。一个页面缓冲器可以被连接到一条位线，这被称为全位线结构(all bit line structure)。两个或更多个页面缓冲器可以被连接到一条位线，这被称为屏蔽位线结构(shield bit line structure)。页面缓冲器电路1130可以暂时存储要在被选页面1111编程的数据或者从被选页面1111读出的数据。
数据输入/输出电路1140可以通过数据线DL连接到页面缓冲器电路1130。此外，数据输入/输出电路1140可以通过输入/输出线被连接到存储器控制器1200(参考图1)。在编程时数据输入/输出电路1140可以从存储器控制器1200接收编程数据，并在读取时把读取的数据提供给存储器控制器1200。
电压产生器1150可以从存储器控制器1200接收电力PWR以产生读或写数据所需的字线电压VWL。字线电压VWL可被提供给地址解码器1120。参考图2，电压产生器1150可以包括高电压产生器1151、低电压产生器1152和负电压产生器1153。
高电压产生器1151可以产生高于电源电压的高电压。所述高电压可被用作编程电压、通过电压(pass voltage)，等等。低电压产生器1152可以产生等于或低于电源电压的低电压。电源电压或者所述低电压可被用作位线预充电电压或者CSL电压。负电压产生器1153可以产生低于0V的负电压。所述负电压可被用作编程验证电压等。
控制逻辑1160可以使用命令CMD、地址ADDR和控制信号CTRL来控制快闪存储器件1100的操作(例如，编程、读、擦除等)。例如，在编程时，控制逻辑1160可以控制地址解码器1120将编程电压提供给被选字线(例如，WLn-1)，并且控制页面缓冲器电路1130和数据输入/输出电路1140将编程数据提供给被选页面1111。
控制逻辑1160可以包括耦合编程控制单元1165。在编程操作，耦合编程控制单元1165可以控制和被选页面1111相邻的页面1112上的编程操作。这将在后面更全面地描述。
图3是示出3比特MLC快闪存储器件的编程状态的图。如图3中所示，3比特MLC可以具有擦出状态E和七个编程状态P1到P7其中之一。
对于快闪存储器件，随着时间流逝，被俘获在浮置栅极或者隧道氧化物的电子可能被放电。这可以被叫做电荷损失。在编程和擦除的迭代中，隧道氧化物可能退化，所以电荷损失可能增大。由于电荷损失所致，存储单元的阈值电压可能降低。这可能使得阈值电压分布向左移动。由于编程扰动(program disturbance)或者背图案依赖性(back patterndependency)所致，存储单元的阈值电压可能增大。因此，单元特性的退化可能使得阈值电压分布相互重叠。在这种情况下，当特定读取电压被施加于被选字线时读取的数据内可能包括错误。
根据本发明概念的示范性实施例，通过去除或者减小编程干扰，可以降低阈值电压分布的变化。这可以意味着读取错误被减少。
图4是根据本发明概念的示范性实施例部分地示出存储单元阵列的电路图。图4示出了存储单元阵列1110的部分1110A。
参考图4，存储单元阵列1110的块可以包括n条字线。被选页面1111可以包括第一存储单元A和B，其中可以存储从存储器控制器1200提供的第一数据样式，并且相邻的页面1112可以包括第二存储单元a和b，根据第一数据样式的信息给第二存储单元a和b供应编程电压。
根据耦合编程控制单元1165的控制(参考图2)，快闪存储器件1100(参考图2)可以使用来自高电压产生器1151(参考图2)的编程电压编程第二存储单元a和b，并使用对应于第一数据样式的验证电压验证第一存储单元A和B的第一数据样式。
耦合编程控制单元1165可以使用编程电压编程第二存储单元a和b，直到第一存储单元A和B上的验证操作通过为止。当第一存储单元A和B上的验证操作通过时，第二存储单元a和b的编程可以结束。第一数据样式可以是具有多级数据样式的最高阈值电压的数据样式。例如，第一数据样式可以具有编程状态P7。
耦合编程控制单元1165可以控制第二存储单元a和b上的编程操作。耦合编程控制单元1165可以根据第一数据样式和第一存储单元A和B的编程状态把编程电压提供给第二存储单元a和b。
耦合编程控制单元1165可以使用对应于第一数据样式的验证电压验证对第一存储单元A和B的第一数据样式的编程。当第一数据样式的验证操作失败时，耦合编程控制单元1165可以控制第二存储单元a和b上的编程。
此外，当施加于第一存储单元A和B的编程电压的循环(loop)超过了给定的基准循环(reference loop)时，耦合编程控制单元1165可以编程第二存储单元a和b。如果连接到被选字线WLn-1的第一存储单元A和B的失败比特数超过特定基准值时，耦合编程控制单元1165可以控制第二存储单元a和b的编程。
虽然图4示出了第一存储单元A和B被连接到字线WLn-1的情况，但是本发明概念的示范性实施例不限于此。例如，第一存储单元A和B可以被连接到更低的字线(例如，WL2)。
第二存储单元a和b可以被连接到和第一存储单元A和B相邻的伪字线1112。这里，伪字线可以是不存储从存储器控制器1200提供的数据样式的字线。伪字线1112可以被放置成与串选择线SSL和地选择线GSL中的每一条均相邻。
根据本发明概念的示范性实施例，快闪存储器件可以包括连接到第一存储单元A和B的字线WLn-1和存储第一数据样式信息的页面缓冲器电路1130，第一数据样式信息被存储在第一存储单元A和B。此外，快闪存储器件可以包括根据第一数据样式信息被供应编程电压的字线WLn。耦合编程控制单元1165可以把编程电压提供给字线WLn。
电压产生器1150可以给字线WLn-1提供对应于第一数据样式的验证电压。字线WLn-1可以是存储单元阵列1110中的存储块的最高字线或者最低字线，并且字线WLn可以是和字线WLn-1相邻的伪字线。伪字线可以是不具有从存储器控制器1200输入的数据样式的字线。伪字线可以被放置成与串选择线和地选择线中的每一个均相邻。
根据提供给被选字线WLn-1的验证电压，页面缓冲器电路1130可以检查被选字线WLn-1的数据样式的通过或者失败。当被选字线WLn-1上的验证操作失败时，耦合编程控制单元1165可以再次把编程电压提供给伪字线WLn。
图5是施加于图4中的存储单元阵列的编程电压和验证电压的定时图。在图5中，水平轴可以指示时间，并且垂直轴可以指示供应到被选字线WLn-1和伪字线WLn的电压。
参考图5，在第一编程周期PGM1期间，在耦合编程控制单元1165的控制下，第一编程电压VPGM1可以被提供给与第二存储单元a和b连接的伪字线WLn。
第一验证电压VVER1可以被提供给被选字线WLn-1，被选字线WLn-1与第一存储单元A和B连接，并和伪字线WLn相邻。如果验证电压被施加于被选字线WLn-1，则页面缓冲器电路1130可以验证在被选字线WLn-1处被编程的数据。耦合编程控制单元1165可以把编程电压再次提供给伪字线WLn，直到页面缓冲器电路1130的验证结果指示通过为止。
继续参考图5，在第二编程周期PGM2期间，在耦合编程控制单元1165的控制下，第二编程电压VPGM2可以被提供给与第二存储单元a和b连接的伪字线WLn。第二编程电压VPGM2可以高于第一编程电压VPGM1。
第二验证电压VVER2可以被提供给被选字线WLn-1，被选字线WLn-1与第一存储单元A和B连接，并和伪字线WLn相邻。如果验证电压被施加于被选字线WLn-1，则页面缓冲器电路1130可以验证数据是否在被选字线WLn-1处被编程。耦合编程控制单元1165可以把编程电压再次提供给伪字线WLn，直到页面缓冲器电路1130的验证结果指示通过为止。耦合编程控制单元1165可以控制伪字线WLn被迭代编程到第n编程周期为止。
图6是根据本发明概念的示范性实施例部分地示出存储单元阵列的电路图。图6示出了存储单元阵列1110的部分1110B。图6示出了被选字线和伪字线(例如，WL3和WL4)被放置在存储块的中心的情况。
参考图6，存储单元阵列可以包括被选字线(WL3)1113和与被选字线1113相邻的伪字线(WL4)1114，在被选字线1113中，从存储器控制器1200输入的第一数据样式将要被编程。耦合编程控制单元1165可以确认在被选字线WL3被编程的第一数据样式的信息。
耦合编程控制单元1165可以基于确认的数据信息，把第一编程电压VPGM1施加于伪字线1114。耦合编程控制单元1165可以控制伪字线WL4的编程。根据第一数据样式和被选字线WL3的编程状态，耦合编程控制单元1165可以把编程电压提供给伪字线1114。
图7是施加于图6中的存储单元阵列的编程电压和验证电压的定时图。在图6中，水平轴可以指示时间，并且垂直轴可以指示被供应到被选字线WL3和伪字线WL4的电压。
耦合编程控制单元1165可以检查在被选字线WL3被编程的第一数据信息。如果第一数据信息指示编程状态P7，则耦合编程控制单元1165可以在第一编程周期PGM1期间，把第一编程电压VPGM1提供给伪字线WL4。
第一验证电压VVER1可以被提供给和伪字线WL4相邻的被选字线WL3。如果验证电压被施加于被选字线WL3，则页面缓冲器电路1130可以验证第一数据信息是否在被选字线WL3被编程。耦合编程控制单元1165可以把编程电压再次提供给伪字线WL4，直到验证通过为止。
继续参考图7，在第二编程周期PGM2期间，在耦合编程控制单元1165的控制下，第二编程电压VPGM2可以被提供给伪字线WL4。第二编程电压VPGM2可以高于第一编程电压VPGM1。
第二验证电压VVER2可以被提供给和伪字线WL4相邻的被选字线WL3。如果验证电压被施加于被选字线WL3，则页面缓冲器电路1130可以验证第一数据信息是否在被选字线WL3被编程。耦合编程控制单元1165可以把编程电压再次提供给伪字线WL4，直到验证通过为止。耦合编程控制单元1165可以控制伪字线WL4被迭代编程到第n编程周期为止。
图8A和图8B是根据本发明概念的示范性实施例描述编程和选择字线相邻的伪字线的操作的图。在图8A和图8B中，可以示出在图3中示出的3比特快闪存储器件的阈值电压分布。根据阈值电压的幅度可以决定快闪存储器件的编程状态或MLC数据样式。在图8A和图8B中，可以示出状态P7是3比特快闪存储器件中具有最高阈值电压的数据样式的情况。
参考图8A，被选字线1111可以是其中从存储器控制器1200(参考图1)提供的数据正被编程的字线，并且伪字线1112可以是具有擦除状态并且从存储器控制器1200提供的数据未在其中被编程的字线。
由于数据样式P7具有最高阈值电压，所以可以要求最高编程电压Vpgm来形成数据样式P7。由于被高编程电压产生的编程干扰所致，擦除单元的阈值电压可能增大。因此，快闪存储器件的可靠性可能被降低。
参考图8A，可能存在各自具有低于和P7数据样式对应的验证电压的阈值电压的存储单元。即，被选字线WLn-1可能包括未经历编程完成的P7数据样式的存储单元。使用对应于P7数据样式的验证电压，有可能检查出被选字线WLn-1的未经历编程完成的存储单元。
参考图8B，耦合编程控制单元1165可以编程和验证失败的P7数据样式的存储单元相邻的存储单元。换句话说，耦合编程控制单元1165可以从伪字线WLn中所包括的存储单元中，选择性地编程和连接到被选字线WLn-1的验证失败的P7数据样式的存储单元相邻的存储单元Px。
在伪字线WLn的存储单元被编程时，由于相邻单元的耦合效应所致，被选字线WLn-1的未被编程的存储单元的阈值电压可能增大。因此，当被选字线WLn-1被使用对应于P7数据样式的验证电压验证时，验证操作可能被通过。
参考图8B，可能不存在各自具有低于和P7数据样式对应的验证电压的阈值电压的存储单元。此外，为了完成被选字线WLn-1的编程，利用编程伪字线WLn时产生的相邻单元的耦合效应可以使得有可能限制(和/或防止)被选字线中的擦除单元的阈值电压因编程干扰所致而增大。
图9是根据本发明概念的示范性实施例部分地示出存储单元阵列的电路图。
参考图9，存储指示属性信息的数据的选择存储单元A可以被连接到第二位线BL2。伪存储单元B可以被连接到第三位线BL3。这里，指示属性信息的数据可以不被存储在伪存储单元B中。选择存储单元A和伪存储单元B可以被连接到相同的字线WLn-1。
耦合编程控制单元1165(参考图2)可以利用第一样式编程连接到第二位线BL2的选择存储单元A，检查第一样式是否被编程，并利用第二样式编程连接到和第二位线BL2相邻的第三位线BL3的伪存储单元B。当选择存储单元A上的编程通过时，耦合编程控制单元1165可以利用第二样式编程伪存储单元B。耦合编程控制单元1165可以使用对应于第二样式的验证电压验证伪存储单元B。
选择存储单元A可以是标志单元(flag cell)，并且可以包括指示存储单元的编程状态的信息。伪存储单元B和标志单元A可以在耦合编程控制单元1165的控制下被同时编程。这将参考图11更全面地描述。
图10是施加于图9中的存储单元阵列的编程电压的定时图。在图10中，水平轴可以指示时间，并且垂直轴可以指示被供应到第二位线、第三位线和被选字线WLn-1的电压。
参考图10，在编程周期PGM A期间，在耦合编程控制单元1165的控制下，编程电压VPGM1到VPGMn可以被提供给与标志单元A和伪存储单元B连接的字线WLn-1。电源电压Vdd可以被供应给连接到伪存储单元B的位线BL3，以使伪存储单元B被禁止编程。地电压可以被提供给连接到标志单元A的位线BL2，以使标志单元A被利用第一样式编程。
在编程周期PGM B中，比编程电压VPGM1到VPGMn高出期望(或者预先确定)的电平的编程电压VPGM1’到VPGMn’可以被提供给与伪存储单元B连接的被选字线WLn-1。地电压可以被提供给连接到伪存储单元B的位线BL3，以使伪存储单元B被利用第二样式编程。电源电压Vdd可以被施加于被连接到标志单元A的位线BL2，以使标志单元A在编程电压被施加于位线WLn-1的周期期间不被编程。
图11是施加于图9中的存储单元阵列的编程电压和验证电压的定时图。
参考图11，在编程周期PGM C期间，在耦合编程控制单元1165的控制下，编程电压VPGM1到VPGMn可以被提供给与标志单元A和伪存储单元B连接的字线WLn-1。
在编程周期PGM C(t0到t1)中，在编程电压VPGM1到VPGMn被提供给字线WLn-1时，地电压可以被施加于连接到标志单元A的位线BL2和连接到伪存储单元B的位线BL3。因此，标志单元A和伪存储单元B可以被编程。每当提供编程电压VPGM1到VPGMn，对应于第一样式的验证电压VVRE1到VVERn都可以被提供给字线。此时，可以把电源电压Vdd施加于位线BL2和位线BL3。
在编程周期PGM D(t2到t3)期间，比编程电压VPGM1到VPGMn高出期望(或者预先确定)的电平的编程电压VPGM1’到VPGMn’可以被提供给与标志单元A和伪存储单元B连接的字线WLn-1。在编程周期PGM D期间，电源电压Vdd可被施加于与标志单元A连接的位线BL2，并且地电压可被供应到连接到伪存储单元B的位线BL3。因此，标志单元A可以不再被编程，而伪存储单元B可以被编程。
可以把给定的编程电压循环数(program voltage loop number)施加于伪存储单元B，然后，可以使用对应于第二样式的验证电压来验证伪存储单元B。
图12是示意性地示出根据本发明概念的示范性实施例的非易失性存储器系统的框图。参考图12，非易失性存储器系统2000可以包括存储器控制器2200和快闪存储器件2100。
存储器控制器2200可以总体控制非易失性存储器系统2000。快闪存储器件2100可以根据存储器控制器2200的控制，编程从存储器控制器2200提供的数据。根据存储器控制器2200的控制，快闪存储器件2100可以读取被编程的数据，并将其提供给存储器控制器2200。快闪存储器件2100可以包括连接到多条字线和多条位线的多个存储单元。
存储器控制器2200可以包括CPU 2210、缓冲存储器2200、ECC解码器2230和耦合编程控制单元2240。
CPU 2210可以控制存储器控制器2200的总体操作。CPU 2210可以解码从主机(未示出)提供的命令来控制快闪存储器件2100的总体操作。
缓冲存储器2200可以存储用来控制非易失性存储器系统2000的总体操作的数据。缓冲存储器2200可以存储要在快闪存储器件2100被编程的数据，或者从快闪存储器件2100读出的数据。
ECC解码器2230可以检测并校正从快闪存储器件2100读取的数据的错误。ECC解码器2230可以包括用于错误校正的电路、用于错误校正的系统和用于错误校正的器件的全体。
耦合编程控制单元2240可以使用相邻单元的耦合效应，控制快闪存储器件2100的被选字线的特定数据样式的编程。耦合编程控制单元2240可以受快闪转换层(FTL)管理。
当校正从被选字线接收的第一数据的错误比特时，ECC解码器2230可以基于从和被选字线相邻的伪字线接收的第二数据，对第一数据进行错误校正。
可以从快闪存储器件2100向耦合编程控制单元2240提供退化页面(deterioratedpage)的信息，并且耦合编程控制单元2240可以基于接收到的关于退化页面的信息，在和退化页面的字线不同的字线上提供编程命令。例如，耦合编程控制单元2240可以在和退化的字线相邻的字线上提供编程命令。
如图13到图17中所示，根据示范性实施例的快闪存储器件可以具有三维结构。图13是根据本发明概念的示范性实施例示意性地示出图2中的存储单元阵列的图。参考图13，存储单元阵列1100可以包括多个存储块BLK1到BLKh，其中每一个被形成为具有三维结构(或垂直结构)。例如，存储块BLK1到BLKh中的每一个可以包括沿第一到第三方向延伸的结构。
尽管在图13中未示出，但是存储块BLK1到BLKh中的每一个均可以包括多个沿第二方向延伸的NAND串。例如，沿第一和第三方向，可以提供多个NAND串NS。每一NAND串NS可以被连接到位线、至少一条串选择线、至少一条地选择线、字线、至少一条伪字线和公共源极线。即，每一存储块可以被连接到多条位线、多条串选择线、多条地选择线、多条伪字线和多条公共源极线。将参考图14更全面地描述每一存储块。
图14是根据本发明概念的示范性实施例，在图13中的存储块的一部分的透视图，并且图15是沿图14的线XV-XV’截取的剖视图。参考图14和图15，存储块BLKi可以包括沿第一到第三方向延伸的结构。
首先，可以提供衬底111。在示范性实施例中，衬底111可以包括以第一类型杂质掺杂的硅材料。例如，衬底111可以是以p型杂质或者p阱(或者，口袋(pocket)p阱)掺杂的硅材料，并且还可以包括包围p阱的n阱。下面，假设衬底111是p型硅。但是，衬底111不限于此。
在衬底111，可以提供沿第一方向延伸的多个掺杂区域311到314。例如，多个掺杂区域311到314(此后称作第一到第四掺杂区域)可以是n型。此后，假设第一到第四掺杂区域311到314是n型的。但是，第一到第四掺杂区域311到314不限于此。
在第一和第二掺杂区域311和312之间的衬底111上，沿第二方向可以顺次提供多个沿第一方向延伸的绝缘材料112。例如，多个绝缘材料112和衬底111可以沿第二方向间隔开。例如，多个绝缘材料112可以被形成为沿第二方向分离期望的(或者预先确定的)距离。在示范性实施例中，绝缘材料112可以包括例如硅氧化物(silicon oxide)的绝缘材料。
在第一掺杂区域311和第二掺杂区域312之间的衬底111上，可以提供多个柱113，它们被沿着第一方向顺次设置，并沿第二方向通过绝缘材料112。在示范性实施例中，柱113可以分别穿过绝缘材料112与衬底111接触。
在示范性实施例中，每一柱113可以由多个材料形成。例如，每一柱113的表面层114可以包括第一类型的硅材料。例如，每一柱113的表面层114可以包括用和衬底111相同类型掺杂的硅材料。此后，假设每一柱113的表面层114包括p型硅。但是，每一柱113的表面层114不限于此。
每一柱113的内层115可以由绝缘材料形成。例如，每一柱113的内层115可以包括例如硅氧化物(silicon oxide)的绝缘材料，但是，本发明概念的示范性实施例不限于此。
在第一掺杂区域311和第二掺杂区域312之间，沿着衬底111、绝缘材料112和柱113的暴露表面可以提供绝缘薄膜116。例如，绝缘薄膜116的厚度可以小于绝缘材料112之间的距离的一半。即，在绝缘材料112中的第一绝缘材料的下表面上提供的绝缘薄膜116和在第二绝缘材料的上表面上以及在第一绝缘材料的下部提供的绝缘薄膜116之间，可以提供设置除了绝缘材料112和绝缘薄膜116以外的材料的区域。
在第一和第二掺杂区域311和312之间，在绝缘薄膜116的暴露表面上可以提供导电材料211到291。例如，在衬底111和与衬底111相邻的绝缘材料112之间，可以提供沿第一方向延伸的导电材料211。具体来说，在衬底111和位于和衬底111相邻的绝缘材料的下表面的绝缘薄膜116之间，可以提供沿第一方向延伸的导电材料211。
在绝缘材料112的特定绝缘材料的上表面上的绝缘薄膜116和设置在该特定绝缘材料的顶部的绝缘材料的下表面上的绝缘薄膜116之间，可以提供沿第一方向延伸的导电材料。
在绝缘材料112中，可以提供多个沿第一方向延伸的导电材料221到281。此外，在绝缘材料112上，可以提供沿第一方向延伸的导电材料291。在示范性实施例中，导电材料211到291可以是金属材料。例如，导电材料211到291可以是例如多晶硅(polysilicon)的导电材料。
在第二掺杂区域312和第三掺杂区域313之间，可以提供与在第一掺杂区域311和第二掺杂区域312上结构的相同的结构。在第二和第三掺杂区域312和313之间，可以提供沿第一方向延伸的绝缘材料112、沿第一方向顺次设置并沿第二方向通过绝缘材料112的柱113、在柱113和绝缘材料112的暴露表面上提供的绝缘薄膜116，以及沿第一方向延伸的导电材料212到292。
在第三掺杂区域313和第四掺杂区域314之间，可以提供与在第一和第二掺杂区域311和312上结构的相同的结构。在第三和第四掺杂区域313和314之间，可以提供沿第一方向延伸的绝缘材料112、沿第一方向顺次设置并沿第三方向通过绝缘材料112的柱113、在柱113和绝缘材料112的暴露表面上提供的绝缘薄膜116，以及沿第一方向延伸的第一导电材料213到293。
在柱113上可以分别提供漏极320。在示范性实施例中，漏极320可以包括第二类型的硅材料。例如，漏极320可以是n型硅材料。此后，假设漏极320包括n型硅材料。但是，漏极320不限于此。在示范性实施例中，每一漏极320的宽度可以比对应的柱113的宽度宽。例如，每一漏极320可以在对应的柱113上被提供为具有垫片形状(pad shape)。
在漏极320上可以提供沿第三方向延伸的导电材料331到333。导电材料331到333可以被沿第一方向顺次设置。导电材料331到333可以被分别连接到对应区域的漏极320。在示范性实施例中，漏极320和沿第三方向延伸的第二导电材料333可以通过接触插塞(contact plug)连接。在示范性实施例中，导电材料331到333可以是金属材料。例如，导电材料331到333可以是例如多晶硅的导电材料。
在图14和图15中，每一柱113可以与绝缘薄膜116的相邻区域以及沿第一方向延伸的导电线211到291、212到292和213到293中的相邻区域一起形成串。例如，每一柱113可以与绝缘薄膜116的相邻区域和沿第一方向延伸的导电线211到291、212到292和213到293中的相邻区域一起形成NAND串NS。NAND串NS可以包括多个晶体管结构TS。将参考图16更全面地描述晶体管结构TS。
图16是图15中的晶体管结构TS的剖视图。参考图14到图16，绝缘薄膜116可以包括第一到第三子绝缘薄膜117到119。
柱113的p型硅表面层114可以充当主体(body)。第一子绝缘薄膜117可以起到隧道效应(tunneling)绝缘薄膜的作用。例如，和柱113相邻的第一子绝缘薄膜117可以包括热氧化物层。
第二子绝缘薄膜118可以起到电荷存储薄膜的作用。例如，第二子绝缘薄膜118可以起到电荷陷阱层的作用。例如，第二子绝缘薄膜118可以包括氮化物层或者金属氧化物层(例如，铝氧化物(aluminum oxide)层、铪氧化物(hafnium oxide)层，等等)。
和第一导电材料233相邻的第三子绝缘薄膜119可以起到阻挡绝缘薄膜的作用。在示范性实施例中，和沿第一方向延伸的导电材料233相邻的第三子绝缘薄膜119可以是单层或者多层。与第一和第二子绝缘薄膜117和118相比，第三子绝缘薄膜119可以是具有更大介电常数的高介电层(例如，铝氧化物层或者铪氧化物层)。
导电材料233可以起到栅极(或者控制栅极)的作用。即，起到栅极(或者控制栅极)作用的导电材料233、起到阻挡绝缘薄膜作用的第三子绝缘薄膜119、阻挡起到电荷存储层作用的第二子绝缘薄膜118、起到隧道效应绝缘层作用的第一子绝缘薄膜117，以及起到主体作用的p型表面层114可以形成晶体管(或者存储单元晶体管结构)。在示范性实施例中，第一到第三子绝缘薄膜117到119可以形成氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)。下面，假设柱113的p型表面层114起到第二方向主体的作用。
存储块BLKi可以包括多个柱113。即，存储块BLKi可以包括多个NAND串NS。具体来说，存储块BLKi可以包括多个沿第二方向(或垂直于衬底的方向)延伸的NAND串NS。
每一NAND串NS可以包括多个沿第二方向设置的晶体管结构TS。每一NAND串NS的至少一个晶体管结构TS可以起到串选择晶体管SST的作用。每一NAND串NS的至少一个晶体管结构TS可以起到地选择晶体管GST的作用。
栅极(或控制栅极)可以对应于沿第一方向延伸的导电材料211到291、212到292以及213到293。即，栅极(或控制栅极)可以沿第一方向延伸以形成两条选择线(例如至少一条串选择线SSL和至少一条地选择线GSL)和沿第一方向延伸的字线。
沿第三方向延伸的导电材料331到333可以被分别连接到NAND串NS的一端。导电材料331到333可以起到位线BL的作用。在存储块BLK1中，一条位线可以与多个NAND串连接。
可以给NAND串NS的另一端分别提供沿第一方向延伸的第二类型的掺杂区域311到314。第二类型的掺杂区域311到314可以起到公共源极线CSL的作用。
总结上面的描述，存储块BLKi可以包括多个沿垂直于衬底111的方向(即第二方向)延伸的NAND串，并且可以是其中多个NAND串NS可被连接到一条位线BL的NAND快闪存储块(例如电荷陷阱类型)。
图14到图16是在沿第一方向延伸的第一导电线211到292、212到292和213到293被形成在九个层上的假设下描述的。但是，本发明概念的示范性实施例不限于此。例如，可以在8、16或者多数个层提供沿第一方向延伸的导电线。即，一个NAND串可以包括8、16或者多数个晶体管。
在三个NAND串NS被连接到一条位线的假设下描述了图14到图16。但是，本发明概念的示范性实施例不限于此。在示范性实施例中，在存储块BLKi中，m个NAND串NS可以被连接到一条位线BL。此时，沿第一方向延伸的导电材料211到292、212到292和213到293的数量，以及公共源极线311到314的数量可以根据连接到一条位线BL的NAND串NS的数量来调整。
在三个NAND串NS被连接到沿第一方向延伸的导电材料的假设下描述了图14到图16。但是，本发明概念的示范性实施例不限于此。例如，n个NAND串NS可以被连接到沿第一方向延伸的导电材料。此时，位线331到333的数量可以根据连接到沿第一方向延伸的位线的NAND串的数量来调整。
图17是参考图14到图16描述的存储块的等效电路图。参考图14到图17，在第一位线BL1和公共源极线CSL之间，可以提供NAND串NS11、NS21和NS31。在第二位线BL2和公共源极线CSL之间，可以提供NAND串NS12、NS22和NS32。在第三位线BL3和公共源极线CSL之间，可以提供NAND串NS13、NS23和NS33。第一到第三位线BL1到BL3可以分别对应于沿第三方向延伸的导电材料331到333。
每一NAND串NS的串选择晶体管SST可以被连接到对应的位线BL。每一NAND串NS的地选择晶体管GST可以被连接到公共源极线CSL。在每一NAND串NS中，可以在串选择晶体管SST和地选择晶体管GST之间提供存储单元MC。
下面，NAND串NS可以被按行和按列定义。共同连接到一条位线的NAND串NS可以形成一列。例如，连接到第一位线BL1的NAND串NS11到NS31可以对应于第一列。连接到第二位线BL2的NAND串NS12到NS32可以对应于第二列。连接到第三位线BL3的NAND串NS13到NS33可以对应于第三列。连接到一条串选择线SSL的NAND串NS可以形成一行。例如，连接到第一串选择线SSL1的NAND串NS11到NS13可以形成第一行。连接到第二串选择线SSL2的NAND串NS21到NS23可以形成第二行。连接到第三串选择线SSL3的NAND串NS31到NS33可以形成第三行。
在每一NAND串NS中可以定义高度。在示范性实施例中，在每一NAND串NS中，和地选择晶体管GST相邻的存储单元MC1可以被定义成具有高度1。在每一NAND串NS中，存储单元的高度可以和距串选择晶体管SST的距离成反比地增大。在每一NAND串NS中，和串选择晶体管SST相邻的存储单元MC6可以被定义成具有高度6。
相同行中的NAND串可以共享串选择线SSL。不同行中的NAND串可以被分别连接到不同的串选择线SSL1、SSL2和SSL3。
在同一行中的每一NAND串NS中，具有相同高度的存储单元可以共享字线WL。在相同的高度，连接到不同行中的NAND串的存储单元的字线WL可以被连接在一起。在同一行中的每一NAND串NS中，具有相同高度的伪存储单元可以共享伪字线DWL。在相同的高度，连接到不同行中的NAND串的存储单元的伪字线WL可以被连接在一起。
在示范性实施例中，可以在提供沿第一方向延伸的导电材料211到291、212到292和213到293的层把字线WL或者伪字线DWL连接在一起。在示范性实施例中，沿第一方向延伸的导电材料211到291、212到292和213到293可以通过接触(contact)被连接到上层(upperlayer)。可以在所述上层把沿第一方向延伸的导电材料211到291、212到292和213到293连接在一起。在NAND串NS的相同行中，地选择晶体管GST可以共享地选择线GSL。在NAND串NS的不同行中，地选择晶体管GST可以共享地选择线GSL。即，NAND串NS11到NS12、NS21到NS23和NS31到NS33可以被共同连接到地选择线GSL。
公共源极线CSL可以被共同连接到NAND串NS。例如，第一到第四掺杂区域311到314可以在衬底111的有源区域被互连。例如，第一到第四掺杂区域311到314可以通过接触被连接到上层(upper layer)。可以在所述上层把第一到第四掺杂区域311到314连接在一起。
如图17中所示，被放置在相同高度的字线可以被连接在一起。因此，当被放置在特定高度的字线被选择时，与被选字线连接的所有NAND串都可以被选择。不同行中的NAND串可以被连接到不同的串选择线。因此，通过选择串选择线SSL1到SSL3，与同一字线连接的NAND串中的位于未选行中的NAND串可以被与对应位线分离。即，通过选择和取消选择(unselecting)串选择线SSL1到SSL3，可以选择一行NAND串。通过选择位线BL1到BL3，可以选择被选行中的一列NAND串。
每一NAND串NS可以包括伪存储单元DMC。在伪存储单元DMC和地选择晶体管GST之间，可以提供第一到第三存储单元MC1到MC3。在伪存储单元DMC和串选择晶体管SST之间，可以提供第四到第六存储单元MC4到MC6。下面，假设每一NAND串NS的存储单元MC被伪存储单元DMC划分为存储单元组。和地选择晶体管GST相邻的存储单元(例如MC1到MC3)可以形成下存储单元组(lower memory cell group)。和串选择晶体管SST相邻的存储单元(例如，MC4到MC6)可以形成上存储单元组(upper memory cell group)。
根据本发明概念的示范性实施例的耦合编程控制单元的功能可以被应用于三维(3D)快闪存储器件。根据本发明概念的示范性实施例的3D快闪存储器件可以使用耦合效应执行数据样式的编程。
图18是示意性地示出包括根据本发明概念的示范性实施例的非易失性存储器件的电子设备的框图。
参考图18，例如蜂窝电话、智能电话或者平板PC的电子设备10000可以包括由快闪存储器件形成的非易失性存储器件16000和控制非易失性存储器件16000的操作的存储器控制器15000。
非易失性存储器件16000可以对应于相对图1和图2描述的非易失性存储器件。非易失性存储器件16000可以被配置成使用存储第一数据样式的第一存储单元、使用编程电压被编程的第二存储单元和对应于第一数据样式的验证电压来验证第一数据样式的编程。当第一存储单元的验证结果指示通过时，第二存储单元的编程可被结束。
存储器控制器15000可以对应于图1中所示的存储器控制器。存储器控制器15000可以受控制电子设备10000的总体操作的处理器11000控制。
在响应于处理器11000的控制操作的存储器控制器15000的控制下，可以通过显示器13000显示存储在非易失性存储器件16000中的数据。
无线电收发器12000可以通过天线发射和接收无线电信号。例如，无线电收发器12000可以把通过天线接收到的无线电信号转换为适于处理器11000处理的信号。处理器11000可以处理从无线电收发器12000输出的信号，并且经处理的信号可以通过存储器控制器15000被存储在非易失性存储器件16000中，或者通过显示器13000被显示。
无线电收发器12000可以把来自处理器11000的信号转换为无线电信号，以便通过天线将其输出到外部设备。
输入设备14000可以是能够接收用于控制处理器11000的操作的控制信号或者要被处理器11000处理的数据的设备。输入设备14000可以包括例如触摸板或者计算机鼠标的指点设备(pointing device)、小键盘(keypad)或者键盘。
处理器11000可以控制显示器13000，以便显示从非易失性存储器件16000输出的数据、来自无线电收发器12000的无线电信号，或者来自输入设备14000的数据。
图19是示意性地示出包括根据本发明概念的示范性实施例的存储器控制器和非易失性存储器件的电子设备的框图。
参考图19，电子设备20000可以是数据处理设备，例如个人计算机、平板计算机、上网本、电子阅读器、PDA、PMP、MP3播放器或MP4播放器，并且可以包括例如快闪存储器件的非易失性存储器件25000和控制非易失性存储器件25000的操作的存储器控制器24000。
非易失性存储器件25000可以对应于相对图1和图2描述的非易失性存储器件。非易失性存储器件25000可以被配置成使用存储第一数据样式的第一存储单元、使用编程电压被编程的第二存储单元和对应于第一数据样式的验证电压来验证第一数据样式的编程。当第一存储单元的验证结果指示通过时，第二存储单元的编程可被结束。
存储器控制器24000可以对应于图1中所示的存储器控制器。电子设备20000可以包括控制电子设备20000的总体操作的处理器21000。存储器控制器24000可以受处理器21000控制。
处理器21000可以根据由输入设备22000产生的输入信号，通过显示器23000显示存储在非易失性存储器件中的数据。例如，输入设备22000可以由例如触摸板或者计算机鼠标的指点设备、小键盘或者键盘来形成。
图20是示意性地示出包括根据本发明概念的示范性实施例的非易失性存储器件的电子设备的框图。参考图20，电子设备30000可以包括卡接口31000、存储器控制器32000以及至少一个非易失性存储器件34000，例如快闪存储器件。
电子设备30000可以通过卡接口31000与主机交换数据。在示范性实施例中，卡接口31000可以是SD卡接口或者MMC接口。但是，本发明概念的示范性实施例不限于此。卡接口31000可以根据能够与电子设备30000通信的主机的通信协议，在主机和存储器控制器32000之间交换数据。
存储器控制器32000可以控制电子设备30000的总体操作，并且可以控制卡接口31000与非易失性存储器件34000之间的数据交换。存储器控制器32000的缓冲存储器33000可以缓冲在卡接口31000和所述至少一个非易失性存储器件34000之间转移的数据。
存储器控制器32000可以通过数据总线和地址总线连接到卡接口31000和非易失性存储器件34000。在示范性实施例中，存储器控制器32000可以通过地址总线从卡接口31000接收要被读或者写的数据的地址，并将其发送到所述至少一个非易失性存储器件34000。
存储器控制器32000可以通过连接到卡接口31000或者所述至少一个非易失性存储器件34000的数据总线接收或者发送要被读或者写的数据。
所述至少一个非易失性存储器件34000可以对应于相对图1和图2描述的非易失性存储器件。所述至少一个非易失性存储器件34000可以被配置成使用存储第一数据样式的第一存储单元、使用编程电压被编程的第二存储单元和对应于第一数据样式的验证电压来验证第一数据样式的编程。当第一存储单元的验证结果指示通过时，第二存储单元的编程可被结束。存储器控制器32000可以对应于图1中所示的存储器控制器。
当图20中的电子设备30000被连接到例如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或者数字机顶盒的主机时，该主机可以通过卡接口31000和存储器控制器32000发送或者接收存储在非易失性存储器件34000中的数据。
图21是示意性地示出包括根据本发明概念的示范性实施例的存储器控制器和非易失性存储器件的电子设备的框图。参考图21，电子设备40000可以包括例如快闪存储器件的非易失性存储器件45000、控制非易失性存储器件45000的数据处理操作的存储器控制器44000，以及控制电子设备40000的总体操作的处理器41000。
非易失性存储器件45000可以对应于相对图1和图2描述的非易失性存储器件。非易失性存储器件45000可以被配置成使用存储第一数据样式的第一存储单元、使用编程电压被编程的第二存储单元和对应于第一数据样式的验证电压来验证第一数据样式的编程。当第一存储单元的验证结果指示通过时，第二存储单元的编程可被结束。存储器控制器44000可以对应于图1中所示的存储器控制器。
电子设备40000的图像传感器42000可以把光学信号转换为数字信号，并且在处理器41000的控制下，该数字信号可以被存储在非易失性存储器件45000中，或者通过显示器43000显示。
图22是示意性地示出包括根据本发明概念的示范性实施例的存储器控制器和非易失性存储器件的电子设备的框图。参考图22，电子设备60000可以由例如固态驱动器(SSD)的数据存储设备实施。
电子设备60000可以包括多个非易失性存储器件62000A、62000B和62000C，以及控制所述多个非易失性存储器件62000A、62000B和62000C中的每一个的数据处理操作的存储器控制器61000。电子设备60000可以由存储器系统或者存储器模块实施。
非易失性存储器件62000A、62000B和62000C中的每一个均可以是在图1和图2中描述的非易失性存储器件。非易失性存储器件62000A、62000B和62000C中的每一个均可以被配置成使用存储第一数据样式的第一存储单元、使用编程电压被编程的第二存储单元和对应于第一数据样式的验证电压来验证第一数据样式的编程。当第一存储单元的验证结果指示通过时，第二存储单元的编程可被结束。存储器控制器61000可以对应于图1中所示的存储器控制器。
在示范性实施例中，可以在电子设备60000的内部或者外部提供存储器控制器61000。
图23是示意性地示出包括图22中的电子设备的数据处理系统的框图。参考图22和图23，数据存储设备70000可以由RAID(独立磁盘冗余阵列，Redundant Array ofIndependent Disks)系统实施，并且可以包括RAID控制器71000和多个存储器系统72000A到72000C。
存储器系统72000A到72000C可以是图22中所示的电子设备60000。存储器系统72000A到72000C可以组成RAID阵列。数据存储设备70000可以由个人计算机或者SSD实施。
在编程操作期间，RAID控制器71000可以根据依据来自主机的RAID电平信息从多个RAID电平中选择的RAID电平，把来自主机的编程数据输出到存储器系统72000A到72000C其中之一。
在读操作期间，RAID控制器71000可以根据依据来自主机的RAID电平信息从多个RAID电平中选择的RAID电平，给主机提供从存储器系统72000A到72000C其中之一读取的数据。
上面公开的主题要被视为说明性的而非限制性的，并且预期所附权利要求覆盖落入所附权利要求的真实精神和范围内的所有这样的修改、增强和其他变化。因此，在法律所允许的最大范围内，所述范围将由对所附权利要求及其等同物的可允许的最宽泛解释来确定，并且不应该受前面的详细描述约束或者限制。

Claims (52)

1.一种非易失性存储器件，包含：
第一存储单元，被配置成存储第一数据样式；
第二存储单元，与第一存储单元相邻，且被配置成被使用编程电压编程；和
耦合编程控制单元，
该耦合编程控制单元被配置成执行用于验证第一存储单元是否被利用第一数据样式编程的验证操作，
所述验证操作给第一存储单元提供对应于第一数据样式的验证电压，并且
所述耦合编程控制单元被配置成当第一存储单元上的验证操作指示通过时结束对第二存储单元的编程，
其中在对第二存储单元编程之后，执行第一存储单元的验证操作而不验证第二存储单元。
2.如权利要求1所述的非易失性存储器件，其中，耦合编程控制单元被配置成当第一存储单元上的验证操作指示失败时继续对第二存储单元的编程。
3.如权利要求1所述的非易失性存储器件，还包含：
存储器控制器，被连接到第一存储单元和第二存储单元，其中
第二存储单元是不具有从存储器控制器提供的数据样式的伪存储单元。
4.如权利要求1所述的非易失性存储器件，还包含：
第一字线和第二字线，
其中，第一存储单元被连接到第一字线，并且第二存储单元被连接到第二字线。
5.如权利要求4所述的非易失性存储器件，其中，第一字线和第二字线彼此相邻。
6.如权利要求1所述的非易失性存储器件，还包含：
第一位线和第二位线，
其中，第一存储单元被连接到第一位线，并且第二存储单元被连接到第二位线。
7.如权利要求6所述的非易失性存储器件，其中，第一位线和第二位线彼此不同。
8.如权利要求1所述的非易失性存储器件，其中，第一数据样式具有多级数据样式的最高阈值电压。
9.一种编程非易失性存储器件的方法，包含：
对第一存储单元编程；
执行验证操作来验证第二存储单元是否被利用第一数据样式编程，所述验证操作给第二存储单元提供对应于第一数据样式的验证电压，其中第二存储单元与第一存储单元相邻；以及
当第二存储单元上的验证操作指示通过时，终止对第一存储单元的编程，
其中在对第一存储单元编程之后，执行第二存储单元的验证操作而不验证第一存储单元。
10.如权利要求9所述的方法，还包含：
当第二存储单元上的验证操作指示失败时，继续对第一存储单元的编程；和
把编程电压供应给第一存储单元，直到第二存储单元上的所述验证操作通过为止。
11.如权利要求9所述的方法，其中，第一数据样式具有多级数据样式的最高阈值电压。
12.如权利要求9所述的方法，其中，第一存储单元被连接到第一字线，并且第二存储单元被连接到第二字线。
13.如权利要求12所述的方法，其中，第一字线和第二字线彼此相邻。
14.如权利要求9所述的方法，其中，第一存储单元被连接到第一位线，并且第二存储单元被连接到第二位线。
15.如权利要求14所述的方法，其中，第一位线和第二位线彼此不同。
16.一种非易失性存储器件，包含：
第一存储单元，被配置成存储第一数据样式；
第二存储单元，与第一存储单元相邻，且被配置成被供应编程电压；和
耦合编程控制单元，被配置成根据第一数据样式和第一存储单元的编程状态，给第二存储单元提供编程电压，
其中在对第二存储单元编程之后，执行第一存储单元的验证操作而不验证第二存储单元。
17.如权利要求16所述的非易失性存储器件，还包含：
存储器控制器，被连接到第一存储单元和第二存储单元，
其中，第二存储单元是伪存储单元，在该伪存储单元中不存储从存储器控制器提供的数据样式。
18.如权利要求16所述的非易失性存储器件，其中，
耦合编程控制单元还被配置成执行用于验证第一存储单元是否被利用第一数据样式编程的验证操作，
所述验证操作给第一存储单元提供对应于第一数据样式的验证电压，并且
耦合编程控制单元被配置成当第一存储单元上的验证操作指示失败时给第二存储单元提供编程电压。
19.如权利要求18所述的非易失性存储器件，其中，第一数据样式具有多级数据样式的最高阈值电压。
20.一种非易失性存储器件，包含：
第一存储单元，被配置成存储第一数据样式；
第二存储单元，与第一存储单元相邻，且被配置成根据第一数据样式的信息向其供应编程电压；和
控制逻辑，
所述控制逻辑被配置成控制把编程电压供应到第二存储单元，并且
所述控制逻辑被配置成执行用于验证第一存储单元是否被利用第一数据样式编程的验证操作，
所述验证操作包括给第一存储单元提供对应于第一数据样式的验证电压，
其中在对第二存储单元编程之后，执行第一存储单元的验证操作而不验证第二存储单元。
21.如权利要求20所述的非易失性存储器件，其中，控制逻辑被配置成把编程电压再次供应给第二存储单元，直到第一存储单元上的所述验证操作指示通过为止。
22.如权利要求20所述的非易失性存储器件，其中,
第一存储单元被连接到非易失性存储器件的存储块的最高字线和最低字线其中之一，并且
第二存储单元被连接到存储块的伪字线。
23.如权利要求20所述的非易失性存储器件，其中，第一数据样式具有多级数据样式的最高阈值电压。
24.如权利要求20所述的非易失性存储器件，还包含：
连接到第一存储单元的第一字线；和
连接到第二存储单元的第二字线。
25.如权利要求24所述的非易失性存储器件，还包含：
连接到第一存储单元的第一位线；和
连接到第二存储单元的第二位线。
26.如权利要求25所述的非易失性存储器件，其中，第一位线和第二位线彼此不同。
27.如权利要求25所述的非易失性存储器件，其中，第一存储单元和第二存储单元被连接到公共位线。
28.如权利要求20所述的非易失性存储器件，其中，控制逻辑被配置成控制编程电压的供应，以便在验证操作之后在验证操作指示失败时，编程电压被供应到第二存储单元。
29.如权利要求24所述的非易失性存储器件，其中，第一字线和第二字线彼此相邻。
30.一种非易失性存储器件，包含：
被连接到第一存储单元的第一字线，
所述第一存储单元被配置成存储第一数据样式信息，
被连接到第一存储单元的页面缓冲器，
所述页面缓冲器被配置成存储要被存储在第一存储单元处的所述第一数据样式信息；
被连接到第二存储单元的第二字线，其中第二存储单元与第一存储单元相邻，和
连接到第二字线和第一字线的电压产生器，
所述电压产生器被配置成根据所述第一数据样式信息，向第二字线供应编程电压，并且
所述电压产生器被配置成向第一字线供应对应于第一数据样式信息的验证电压，
其中在对第二存储单元编程之后，执行第一存储单元的验证操作而不验证第二存储单元。
31.如权利要求30所述的非易失性存储器件，其中，第一字线是存储单元阵列的存储块的最高字线。
32.如权利要求30所述的非易失性存储器件，其中，第一字线是存储单元阵列的存储块的最低字线。
33.如权利要求30所述的非易失性存储器件，其中，第二字线是伪字线。
34.如权利要求33所述的非易失性存储器件，其中，伪字线不具有从存储器控制器提供的数据样式。
35.如权利要求33所述的非易失性存储器件，其中，伪字线和第一字线彼此相邻。
36.如权利要求30所述的非易失性存储器件，其中，第一数据样式具有多级数据样式的最高阈值电压。
37.如权利要求30所述的非易失性存储器件，其中，页面缓冲器还被配置成根据供应给第一字线的验证电压，检查第一字线的数据样式的通过或者失败。
38.如权利要求37所述的非易失性存储器件，其中，电压产生器被配置成如果第一字线的数据样式被判断为失败，则给第二字线再次供应编程电压。
39.一种编程包括多个连接到多条字线和多条位线的存储单元的非易失性存储器件的方法，所述方法包含：
将第一字线连接到第一存储单元，
将第二字线连接到第二存储单元，其中第二存储单元与第一存储单元相邻，
检查要在第一字线编程的第一数据信息；
基于第一数据信息，把第一编程电压施加于第二字线；和
通过给第一字线提供对应于第一数据信息的验证电压并检查第一数据信息的通过或者失败，判断第一字线的第一数据样式的完成，
其中在对第二存储单元编程之后，执行第一存储单元的验证操作而不验证第二存储单元。
40.如权利要求39所述的方法，其中，所述多条字线的第一字线和所述多条字线的第二字线相邻。
41.如权利要求39所述的方法，还包含：
当判断第一数据样式未被完成时，再次向第二字线提供编程电压。
42.如权利要求39所述的方法，其中，通过验证在第一字线被编程的数据来检查第一数据信息。
43.一种编程包括多条字线和多条位线的非易失性存储器件的方法，包含：
利用第一数据样式编程标志单元，
所述标志单元被连接到第一位线；
检查所述标志单元是否被利用第一数据样式编程；
利用第二数据样式编程伪存储单元，
所述伪存储单元和所述标志单元相邻，并且
所述伪存储单元被连接到和第一位线相邻的第二位线，
其中在对伪存储单元编程之后，执行标志单元的验证操作而不验证伪存储单元。
44.如权利要求43所述的方法，还包含：
使用对应于第二数据样式的验证电压来验证所述伪存储单元。
45.如权利要求43所述的方法，其中，编程所述标志单元和编程所述伪存储单元被同时进行。
46.如权利要求43所述的方法，其中，所述标志单元和所述伪存储单元被连接到公共字线。
47.如权利要求43所述的方法，其中，当对所述标志单元的编程通过时，执行利用第二样式对伪存储单元的编程。
48.一种非易失性存储器件，包含：
存储单元阵列，包括和第二存储单元相邻的第一存储单元；和
连接到存储单元阵列的控制电路，
所述控制电路被配置成检测第一存储单元通过还是未通过验证操作，并且
所述控制电路被配置成当第一存储单元未通过验证操作时，通过向第二存储单元供应编程电压来移动第一存储单元的阈值电压，
其中在对第二存储单元编程之后，执行第一存储单元的验证操作而不验证第二存储单元。
49.如权利要求48所述的非易失性存储器件，其中，
所述存储单元阵列还包括：
连接到第一存储单元的第一字线，和
连接到第二存储单元的第二字线，
第一存储单元被配置成存储第一数据样式，
所述控制电路被配置成通过把对应于第一数据样式的验证电压沿第一字线提供给第一存储单元以便检查第一存储单元是否被利用第一数据样式编程，来执行验证操作，并且
所述控制电路被配置成当所述控制电路检测到第一存储单元通过了验证操作时，结束沿第二字线向第二存储单元供应编程电压。
50.如权利要求49所述的非易失性存储器件，其中，第一数据样式具有多级数据样式的最高阈值电压。
51.如权利要求48所述的非易失性存储器件，其中，存储单元阵列还包括连接到第一存储单元和第二存储单元的公共位线。
52.一种非易失性存储器系统，包含：
连接到至少一个如权利要求51所述的非易失性存储器件的存储器控制器。
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