KR20160115610A - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

반도체 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이는, 그 각각이 셀들을 포함하며, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향 및 제3 방향으로 배열된 셀 스트링들, 상기 제2 방향으로 연장되며 상기 셀 스트링들의 일측에 전기적으로 접속되는 비트 라인들 및 상기 제2 방향에 교차하는 상기 제3 방향으로 연장되어 상기 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 포함하고, 상기 워드 라인들은 더미 워드 라인들을 포함하고, 상기 셀들 중 더미 셀들의 게이트 전극은 상기 더미 워드 라인들과 전기적으로 접속되며, 상기 워드 라인들 중 프로그램될 메모리 셀의 게이트 전극에 전기적으로 접속되는 프로그램 워드 라인에는 프로그램 전압이 공급되고, 상기 프로그램 워드 라인에 제1 방향으로 평행하게 배치된 더미 워드 라인(이하, 평행 더미 워드 라인)에 공급되는 전압 레벨과 상기 평행 더미 워드 라인을 제외한 더미 워드 라인(이하, 비평행 더미 워드 라인)에 공급되는 전압 레벨이 다르다.

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명의 실시예는 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그 구동 방법에 관한 것이다.
물리적인 디스크를 회전시키기 때문에 속도가 느리며 무게가 무겁고 크기가 크며 소음이 심한 기존의 하드 디스크 드라이브(HDD) 대신 반도체 메모리 장치의 사용이 증가하고 있다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에는 집적도를 높이기 위하여 셀 스트링이 2차원적으로 배열되는 삼차원 반도체에 대한 연구가 진행 중이다.
본 발명의 실시예는 프로그램 시 다른 셀 스트링에 의한 간섭이 감소된 반도체 메모리 장치 및 그 구동 방법을 제공하기 위한 것이다.
이를 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이를 포함할 수 있고, 상기 메모리 셀 어레이는, 그 각각이 셀들을 포함하며, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향 및 제3 방향으로 배열된 셀 스트링들, 상기 제2 방향으로 연장되며 상기 셀 스트링들의 일측에 전기적으로 접속되는 비트 라인들 및 상기 제2 방향에 교차하는 상기 제3 방향으로 연장되어 상기 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 포함할 수 있고, 상기 워드 라인들은 더미 워드 라인들을 포함하고, 상기 셀들 중 더미 셀들의 게이트 전극은 상기 더미 워드 라인들과 전기적으로 접속되며, 상기 워드 라인들 중 프로그램될 메모리 셀의 게이트 전극에 전기적으로 접속되는 프로그램 워드 라인에는 프로그램 전압이 공급되고, 상기 프로그램 워드 라인에 제1 방향으로 평행하게 배치된 더미 워드 라인(이하, 평행 더미 워드 라인)에 공급되는 전압 레벨과 상기 평행 더미 워드 라인을 제외한 더미 워드 라인(이하, 비평행 더미 워드 라인)에 공급되는 전압 레벨이 다를 수 있다.
실시예에 따라, 상기 반도체 메모리 장치는, 상기 워드 라인들에 공급되는 전압들을 생성하는 전압 생성부, 각각의 워드 라인에 상기 전압 생성부로부터의 전압들 중 하나를 공급하는 어드레스 디코더 및 상기 셀 스트링들, 상기 전압 생성부 및 상기 어드레스 디코더를 제어하는 제어 로직을 더 포함할 수 있으며, 상기 전압들은 상기 더미 라인들에 공급되는 더미 전압들 및 상기 프로그램 전압을 포함할 수 있고, 상기 더미 전압들은 제1 더미 전압 및 상기 제1 더미 전압과 그 레벨이 다른 제2 더미 전압을 포함하고, 상기 프로그램될 셀을 포함하는 셀 스트링(이하, 프로그램 셀 스트링)에 전기적으로 접속된 비트 라인에는 제1 비트 라인 레벨의 전압이 공급되고, 상기 프로그램 셀 스트링을 제외한 셀 스트링(이하, 비-프로그램 셀 스트링)에 전기적으로 접속된 비트 라인에는 상기 제1 비트 라인 레벨과 다른 제2 비트 라인 레벨의 전압이 공급될 수 있으며, 상기 어드레스 디코더는 상기 평행 더미 워드 라인에는 상기 제1 더미 전압을 공급하고, 상기 비평행 더미 워드 라인에는 상기 제2 더미 전압을 공급할 수 있다.
실시예에 따라, 상기 반도체 메모리 장치는, 외부로부터 커맨드, 데이터를 수신하고 상기 제어 로직에 상기 커맨드를 송신하는 입출력 인터페이스, 상기 입출력 인터페이스로부터 상기 데이터를 수신하는 데이터 버퍼 및 상기 데이터 버퍼로부터의 상기 데이터를 수신하는 페이지 버퍼를 더 포함할 수 있고, 상기 제어 로직은 상기 메모리 셀 어레이 내 상기 데이터가 저장될 어드레스를 상기 입출력 인터페이스로부터 수신하거나 스스로 결정하고, 상기 어드레스를 상기 어드레스 디코더에 송신할 수 있다.
실시예에 따라, 상기 평행 더미 워드 라인에 상기 제1 더미 전압이 공급되는 경우 상기 프로그램될 셀과 상기 제3 방향으로 평행하고 상기 비트 라인들 중 하나로부터 상기 제2 비트 라인 레벨의 전압을 공급받는 셀 스트링(이하, 상기 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링)을 통해 흐르는 전류의 레벨이 상기 평행 더미 워드 라인에 상기 제2 더미 전압이 공급되는 경우 상기 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링을 통해 흐르는 전류의 레벨보다 낮을 수 있다.
실시예에 따라, 상기 비평행 더미 워드 라인에 상기 제2 더미 전압이 공급되는 경우 상기 비평행 더미 워드 라인과 전기적으로 접속되는 게이트 전극을 가지는 더미 셀을 포함하는 셀 스트링(이하, 상기 제3 방향으로 평행하지 않게 배치된 비-프로그램 셀 스트링)에 포함되는 각각의 셀에 인가되는 전기장의 레벨 중 최대값이 상기 비평행 더미 워드 라인에 상기 제1 더미 전압이 공급되는 경우 상기 제3 방향으로 평행하지 않게 배치된 셀 스트링에 포함되는 각각의 셀에 인가되는 전기장의 레벨 중 최대값보다 낮을 수 있다.
실시예에 따라, 상기 제어 로직은 상기 전압 생성부에 전압 생성부 제어 신호를 송신할 수 있고, 상기 제1 더미 전압 및 상기 제2 더미 전압의 레벨은 상기 전압 생성부 제어 신호의 레벨에 의해 결정될 수 있다.
또한, 본 발명은 반도체 메모리 장치의 구동 방법이라는 다른 일면을 갖는다. 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법은, 그 각각이 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향 및 제3 방향으로 배열된 셀 스트링들, 상기 제2 방향으로 연장되며 상기 셀 스트링들의 일측에 전기적으로 접속되는 비트 라인들 및 상기 제2 방향에 교차하는 상기 제3 방향으로 연장되어 상기 셀 스트링들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 포함하는 메모리 셀 어레이를 포함하고, 상기 워드 라인들은 더미 워드 라인들을 포함하고 상기 셀 스트링들에 포함된 더미 셀들의 게이트 전극은 상기 더미 워드 라인들과 전기적으로 접속되는 반도체 메모리 장치의 구동 방법에 있어서, 제1 더미 전압 및 제2 더미 전압의 레벨을 결정하는 단계, 외부로부터의 프로그램 명령을 대기하는 단계 및 상기 워드 라인들에 공급될 전압들의 레벨을 결정하는 단계를 포함할 수 있고, 상기 워드 라인들에 공급될 전압들의 레벨을 결정하는 단계에서, 각각의 더미 워드 라인에 공급되는 전압의 레벨이 상기 제1 더미 전압 또는 상기 제2 더미 전압의 레벨로 결정될 수 있다.
실시예에 따라, 상기 제1 더미 전압 및 제2 더미 전압의 레벨을 결정하는 단계는, 상기 메모리 셀 어레이의 파라미터를 측정하고, 측정된 파라미터를 기반으로 옵션을 결정하는 단계 및 상기 옵션을 기반으로 제1 더미 전압 및 제2 더미 전압의 레벨을 결정하는 단계를 포함할 수 있다.
실시예에 따라, 상기 워드 라인들에 공급될 전압들의 레벨을 결정하는 단계는, 프로그램될 셀을 포함하는 페이지에 대응하는 프로그램 워드 라인의 어드레스를 요청하는 단계, 상기 프로그램 워드 라인에 제1 방향으로 평행하게 배치된 더미 워드 라인(이하, 평행 더미 워드 라인)에 공급될 전압을 상기 제1 더미 전압으로 결정하는 단계 및 상기 평행 더미 워드 라인을 제외한 더미 워드 라인(이하, 비평행 더미 워드 라인)에 공급될 전압을 상기 제2 더미 전압으로 결정하는 단계를 포함할 수 있다.
실시예에 따라, 상기 반도체 메모리 장치의 구동 방법은 상기 메모리 셀 어레이를 프로그램하는 단계를 더 포함할 수 있고, 상기 메모리 셀 어레이를 프로그램하는 단계는 상기 워드 라인들에 공급될 전압들의 레벨을 결정하는 단계 이후 수행될 수 있다.
본 발명의 실시예에 따르면, 프로그램 시 다른 셀 스트링에 의한 간섭이 감소된 반도체 메모리 장치 및 그 구동 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 4는 도 3의 S1100 단계를 설명하기 위한 도면이다.
도 5는 도 3의 S1300 단계를 설명하기 위한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이고, 이하에서, 본 발명의 일 실시예에 따른 반도체 메모리 장치가 도 1을 참조하여 설명될 것이다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 입출력 인터페이스(100), 데이터 버퍼(200), 페이지 버퍼(300), 메모리 셀 어레이(400), 제어 로직(500), 전압 생성부(600) 및 어드레스 디코더(700)를 포함한다. 설명의 편의를 위해, 명령(CMD)이 프로그램 명령인 경우에 대해서만 설명될 것이다.
입출력 인터페이스(100)는 외부(미도시)로부터 데이터(DATA) 및 명령(CMD)을 수신한다. 명령(CMD)은 제어 로직(500)으로 전달되고, 데이터(DATA)는 데이터 버퍼(200)로 전달될 수 있다. 추가적으로, 프로그램(PROGRAM)될 메모리 셀 어레이(400)의 어드레스(ADDR)가 외부(미도시)로부터 수신될 수도 있다. 입출력 인터페이스(100)로는 I/O 패드 등이 가능하다.
데이터 버퍼(200)는 제어 로직(500)으로부터의 데이터 버퍼 제어 신호(DBCT)에 응답하여 입출력 인터페이스(100)로부터 데이터(DATA)를 수신 및 저장한다.
페이지 버퍼(300)는 제어 로직(500)으로부터의 페이지 버퍼 제어 신호(PBCT)에 응답하여, 데이터(DATA)를 수신 및 저장한다.
메모리 셀 어레이(400)는 셀 스트링들을 포함하며, 비트 라인들(BL)을 통해 페이지 버퍼(300)에 연결되고, 워드 라인들(WL)을 통해 어드레스 디코더(700)에 연결된다. 메모리 셀 어레이(400)에 데이터(DATA)가 프로그램된다. 메모리 셀 어레이(400)과 관련된 데이터 선택 라인 등은 생략되었고, 메모리 셀 어레이(400) 내 CAM cell(미도시)도 생략되었다. CAM cell(미도시) 내 저장된 데이터는 입출력 인터페이스(100)에 의해 수신된 프로그램 명령 또는 이레이즈 명령에 영향을 받지 않는다. 메모리 셀 어레이(400)의 상세한 구조는 이후에 도 2를 참조하여 더욱 자세히 설명될 것이다.
제어 로직(500)은 입출력 인터페이스(100)로부터 명령(CMD)을 수신하고, 데이터 버퍼 제어 신호(DBCT)를 데이터 버퍼(200)에 송신할 수 있다. 그 후 페이지 버퍼 제어 신호(PBCT)를 페이지 버퍼(300)에 송신할 수도 있다. 제어 로직(500)은 전압 생성부(600)에 전압 생성부 제어 신호(VSCT)를 송신한다. 제어 로직(500)은 입출력 인터페이스(100)로부터의 어드레스(ADDR)를 어드레스 디코더(700)에 전달한다. 만약 어드레스(ADDR)가 수신되지 않은 경우, 제어 로직(500)에 내장된 알고리즘을 기반으로 프로그램될 어드레스(ADDR)를 결정하고, 결정된 어드레스(ADDR)를 어드레스 디코더(700)에 송신한다.
전압 생성부(600)는 프로그램 전압(VPGM), 워드 라인 전압(VWL) 및 더미 라인 전압(VDUM)을 생성한다. 더미 라인 전압(VDUM)은 제1 더미 전압 및 제2 더미 전압을 포함한다. 프로그램 전압(VPGM)은 프로그램될 셀의 게이트 전극에 전기적으로 접속된 워드 라인(이하, 프로그램 워드 라인)에 공급된다. 더미 라인 전압(VDUM)은 워드 라인들 중 더미 워드 라인들에 공급된다. 워드 라인 전압(VWL)은 프로그램될 셀의 게이트 전극에 전기적으로 접속되지 않고 더미 라인들도 아닌 워드 라인들(이하, 비프로그램 워드 라인들)에 공급된다. 워드 라인 전압(VWL)도 제1 워드 라인 전압 및 제2 워드 라인 전압을 가질 수 있으며, 제1 워드 라인 전압 및 제2 워드 라인 전압의 레벨은 서로 다를 수 있다. 전압 생성부(600)에서 생성되는 더미 라인 전압(VDUM) 중 제1 더미 전압 및 제2 더미 전압의 레벨은 전압 생성부 제어 신호(VSCT)의 레벨을 기반으로 결정될 수 있다.
어드레스 디코더(700)는 제어 로직(500)로부터 어드레스(ADDR)를 수신하고, 메모리 셀 어레이(400) 중 프로그램될 페이지를 선택한다. 또한, 어드레스 디코더(700)에 의해, 각각의 워드 라인에 공급될 전압이 전압들(VPGM, VWL, VDUM) 중 하나로 선택될 수 있다.
반도체 메모리 장치의 시뮬레이션 또는 실제 칩 테스트 과정에서 제1 더미 전압 및 제2 더미 전압의 레벨이 결정될 수 있다. 결정된 제1 및 제2 더미 전압의 레벨은 CAM cell(미도시)에 저장될 수 있다. 제어 로직(500)은 메모리 셀 어레이(400) 내 CAM cell(미도시)에 저장된 제1 및 제2 더미 전압의 레벨을 호출하여 사용할 수 있다. 제어 로직(500)은 CAM cell(미도시)로부터 호출된 제1 및 제2 더미 전압의 레벨들을 그대로 사용할 있다. 또는, 제어 로직(500)은 메모리 셀 어레이(400)의 간섭과 관련된 파라미터를 측정하고, 측정된 파라미터를 기반으로 CAM cell(미도시)로부터 호출된 제1 더미 전압 및 제2 전압의 레벨들을 변경시킬 수도 있다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다. 도 2를 참조하면, 메모리 셀 어레이(400)는 셀 스트링들(CST(1, 1), CST(1, 2), CST(2, 1), CST(2, 2)), 비트 라인들(BL1, BL2), 워드 라인들(WL(1, 1) 내지 WL(7, 2)) 및 데이터 선택 라인들(DSL1, DSL2)을 포함한다. 설명의 편의를 위해 전체 메모리 셀 어레이의 일부만 도 2에서 도시되었다.
셀 스트링들(CST(1, 1), CST(1, 2), CST(2, 1), CST(2, 2))은 제2 방향 및 제3 방향으로 배열되어 있으며, 각각의 셀 스트링(CST(1, 1), CST(1, 2), CST(2, 1), CST(2, 2))은 제1 방향으로 연장된다. 여기서, 제1 방향, 제2 방향, 제3 방향은 서로 교차할 수 있다. 셀 스트링(CST(b, c), b 및 c는 양의 정수)에서, b는 제2 방향의 인덱스, c는 제3 방향의 인덱스를 의미한다. 셀 스트링(CST(b, c))은 제1 방향으로 서로 전기적으로 접속된 셀들(Cell(1, b, c) 내지 Cell(7, b, c))을 포함한다. 셀들(Cell(a, b, c, a는 양의 정수))에서, a는 제1 방향의 인덱스, b는 제2 방향의 인덱스, c는 제3 방향의 인덱스를 의미한다. 각각의 셀(Cell(a, b, c))에는 하나 이상의 비트가 저장될 수 있고, 본 발명의 셀은 메모리 셀로 불릴 수 있다. 셀들(Cell(a, b, c, a는 양의 정수))은 더미 셀들(Cell(7, b, c))을 포함한다. 각각의 셀 스트링에 포함된 셀들의 개수 및 더미 셀의 셀 스트링 내에서의 위치는 실시예에 불과하다. 설명의 편의를 위해, 이후에서 셀(Cell(4, 1, 2))이 프로그램될 셀이라고 가정한다. 프로그램될 셀(Cell(4, 1, 2))을 포함하는 셀 스트링(CST(1, 2))은 프로그램 셀 스트링이라고 정의될 수 있다. 프로그램될 셀이 셀(Cell(4, 1, 2))인 경우, 프로그램 워드 라인은 WL(4, 1)이 되고, 비프로그램 워드 라인들은 워드 라인들(WL(1, 1) 내지 WL(3, 1), WL(5, 1) 내지 WL(6, 1), WL(1, 2) 내지 WL(6, 2))이 된다.
비트 라인들(BL1, BL2)은 제2 방향으로 연장되며, 셀 스트링들의 일측에 접속된다. 비트 라인(BLc)은 셀 스트링(CST(b, c))의 일측에 접속된다. c가 1인 경우를 예로 들면, 비트 라인(BL1)은 셀 스트링들(CST(1, 1), CST(2, 1))의 일측에 전기적으로 접속된다. 프로그램될 셀(Cell(4, 1, 2))을 포함하는 셀 스트링(CST(1, 2)에 전기적으로 접속되는 비트 라인(BL2)에는 제1 비트 라인 레벨을 가지는 전압이 공급되고, 그렇지 않은 비트 라인(BL1)에는 제1 비트 라인 레벨과 다른 제2 비트 라인 레벨을 가지는 전압이 공급된다. 예를 들어, 제1 비트 라인 레벨은 제2 비트 라인 레벨보다 낮을 수 있다. 도 1에 도시된 비트 라인들(BL)은 도 2에 도시된 비트 라인들(BL1, BL2)을 포함한다.
워드 라인들(WL(1, 1) 내지 WL(7, 2))은 제3 방향으로 연장되며, 셀들(Cell(1, b, c) 내지 Cell(7, b, c))의 게이트 전극에 전기적으로 접속된다. 각각의 워드 라인(WL(1, 1) 내지 WL(7, 2))은 메모리 셀 어레이(400) 내 각각의 페이지에 대응한다. 구체적으로, 워드 라인(WL(a, b))은 셀(Cell(a, b, c))의 게이트 전극에 전기적으로 접속된다. a와 b가 1인 경우를 예로 들면, 워드 라인(WL(1, 1)은 셀들(Cell(1, 1, 1), Cell(1, 1, 2))의 게이트 전극에 전기적으로 접속된다. 워드 라인들(WL(1, 1) 내지 WL(7, 2))은 더미 워드 라인들(WL(7, 1), WL(7, 2))을 포함한다. 더미 워드 라인(WL(7, b))은 더미 셀들(Cell(7, b, c))의 게이트 전극에 전기적으로 접속된다. 구체적으로, 더미 워드 라인(WL(7, 1))은 더미 셀들(Cell(7, 1, 1), Cell(7, 1, 2))의 게이트 전극에 전기적으로 접속되고, 더미 워드 라인(WL(7, 2))은 더미 셀들(Cell(7, 2, 1), Cell(7, 2, 2))의 게이트 전극에 전기적으로 접속된다. 도 1에 도시된 워드 라인들(WL)은 도 2에 도시된 워드 라인들(WL(1, 1) 내지 WL(7, 2))을 포함한다.
셀(Cell(4, 1, 2))이 프로그램될 예정이므로, 어드레스 디코더(700)는 프로그램 워드 라인(WL(4, 1))에는 프로그램 전압(VPGM)을 공급하고, 프로그램 워드 라인(WL(4, 1))에 제1 방향으로 평행하게 배치된 더미 워드 라인(평행 더미 워드 라인, WL(7, 1))에는 더미 전압들(VDUM) 중 제1 더미 전압을 공급하고, 평행 더미 워드 라인을 제외한 더미 워드 라인(비평행 더미 워드 라인, WL(7, 2))에는 더미 전압들(VDUM) 중 제2 더미 전압을 공급한다. 추가적으로, 어드레스 디코더(700)는 비프로그램 워드 라인들(WL(1, 1) 내지 WL(3, 1), WL(5, 1) 내지 WL(6, 1), WL(1, 2) 내지 WL(6, 2))에는 워드 라인 전압(VWL)을 공급할 수 있다.
데이터 선택 라인(DSL1)은 셀 스트링들(CST(1, 1), CST(1, 2))에 대응하고, 데이터 선택 라인(DSL2)은 셀 스트링들(CST(2, 1), CST(2, 2))에 대응한다.
3차원 반도체를 프로그램하는 경우, 고려되어야 할 부분이 있다. 프로그램될 셀(Cell(4, 1, 2))을 프로그램하는 과정에서, 다른 셀 스트링들(CST(1, 1), CST(2, 1), CST(2, 2))로 인한 간섭이 최소화되어야 한다. 구체적으로, 프로그램될 셀(Cell(4, 1, 2))과 제3 방향으로 평행하게 배치된 셀 스트링(제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링, CST(1, 1))의 경우, 셀 스트링(CST(1, 1))을 통해 흐르는 전류가 최소화되는 것이 바람직하다. 프로그램될 셀(Cell(4, 1, 2))과 제3 방향으로 평행하게 배치되지 않은 셀 스트링들(제3 방향으로 평행하지 않게 배치된 비-프로그램 셀 스트링, CST(2, 1) 및 CST(2, 2))의 경우, 제3 방향으로 평행하지 않게 배치된 비-프로그램 셀 스트링들(CST(2, 1), CST(2, 2))에 포함되는 더미 셀(Cell(7, 2, 1), Cell(7, 2, 2))들에 인가되는 전기장의 레벨 중 최대값이 최소화되는 것이 바람직하다.
다른 셀 스트링들(CST(1, 1), CST(2, 1), CST(2, 2))로 인한 간섭이 최소화되기 위하여, 평행 더미 워드 라인(WL(7, 1))과 비평행 더미 워드 라인(WL(7, 2))에 공급되는 전압의 레벨이 다른 것이 유리하다. 평행 더미 워드 라인(WL(7, 1))의 경우, 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링(CST(1, 1))을 통해 흐르는 전류의 레벨을 최소화시키기 위하여, 더미 셀(Cell(7, 1, 1))을 통해 흐르는 전류의 양이 최소화되는 것이 바람직하다. 따라서 제1 더미 전압은 낮은 것이 바람직하다. 다만, 제1 더미 전압이 지나치게 낮아 더미 셀(Cell(7, 1, 2))에 의해 프로그램 셀 스트링(CST(1, 2))을 통해 흐르는 전류가 지나치게 낮아지는 것은 방지되어야 한다. 제1 더미 전압의 레벨은 시뮬레이션이나 실제 칩 테스트를 통해 결정될 수 있다. 제1 더미 전압의 레벨은 프로그램 셀 스트링(CST(1, 2))을 통해 흐르는 전류를 지나치게 낮게 하지 않으면서, 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링(CST(1, 1))을 통해 흐르는 전류의 양을 최소화시키도록 결정될 수 있다.
반면, 비평행 더미 워드 라인(WL(7, 2))의 경우, 더미 셀(Cell(7, 2, 1), Cell(7, 2, 2))들에 인가되는 전기장의 레벨 중 최대값이 최소화되는 것이 유리하다. 제2 더미 전압의 레벨은 시뮬레이션이나 실제 칩 테스트를 통해 결정될 수 있다. 제2 더미 전압의 레벨은 더미 셀(Cell(7, 2, 1), Cell(7, 2, 2))들에 인가되는 전기장의 레벨 중 최대값을 최소화시키도록 결정될 수 있다.
제1 더미 전압의 레벨은 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링(CST(1, 1))을 통해 흐르는 전류의 레벨을 최소화시키도록 전압 생성부(600)에 의해 결정된다. 따라서, 평행 더미 워드 라인(WL(7, 1))에 제1 더미 전압이 공급되는 경우에 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링(CST(1, 1))을 통해 흐르는 전류의 레벨이 평행 더미 워드 라인(WL(7, 1))에 제1 더미 전압이 공급되는 경우에 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링(CST(1, 1))을 통해 흐르는 전류의 레벨보다 낮다. 반면, 제2 더미 전압의 레벨은 더미 셀(Cell(7, 2, 1), Cell(7, 2, 2))들에 인가되는 전기장의 레벨 중 최대값을 최소화시키도록 전압 생성부(600)에 의해 결정된다. 따라서, 비평행 더미 워드 라인(WL(7, 2))에 제2 더미 전압이 공급되는 경우에 더미 셀(Cell(7, 2, 1), Cell(7, 2, 2))들에 인가되는 전기장의 레벨 중 최대값이 비평행 더미 워드 라인(WL(7, 2))에 제1 더미 전압이 공급되는 경우에 더미 셀(Cell(7, 2, 1), Cell(7, 2, 2))들에 인가되는 전기장의 레벨 중 최대값보다 낮다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 도면이다. 이하에서, 반도체 메모리 장치의 구동 방법(S1000)이 도 1 내지 도 3을 참조하여 설명될 것이다.
S1100 단계에서, 제1 더미 전압 및 제2 더미 전압의 레벨이 결정된다. 상세한 내용은 도 4를 참조하여 이후에 설명될 것이다. 만약 제1 더미 전압 및 제2 더미 전압의 레벨이 변동되지 않는 경우, S1100 단계는 생략될 수 있다.
S1200 단계에서, 제어 로직(500)은 외부로부터의 프로그램 명령을 대기한다. 외부로부터의 명령(CMD)이 프로그램 명령인 경우, 명령(CMD)이 입출력 인터페이스(100)를 거쳐 제어 로직(500)에 수신되고 데이터(DATA)가 입출력 인터페이스(100)를 거쳐 페이지 버퍼(300)에 수신된다. 제어 로직(500)은 프로그램 명령이 수신되었음을 확인한다. 제어 로직(500)은 데이터(DATA)가 저장될 어드레스(ADDR)를 입출력 인터페이스(100)로부터 수신한다. 만약 외부(미도시)로부터의 어드레스(ADDR)가 존재하지 않는 경우, 제어 로직(500)은 어드레스(ADDR)를 스스로 결정할 수 있다. 만약 외부로부터 어드레스(ADDR)가 수신된 경우에는 외부로부터의 어드레스(ADDR)를 그대로 사용할 수 있다.
S1300 단계에서, 워드 라인들(WL(1, 1) 내지 WL(7, 2))에 공급될 전압들의 레벨이 결정된다. 어드레스 디코더(700)는 제어 로직(500)으로부터의 어드레스(ADDR)를 기반으로 각각의 워드 라인(WL(1, 1) 내지 WL(7, 2))에 공급될 전압의 레벨을 프로그램 전압(VPGM), 워드 라인 전압(VWL) 및 더미 라인 전압(VDUM) 중 하나로 선택한다. S1300 단계의 상세한 내용은 도 5를 참조하여 이후에 설명될 것이다.
S1400 단계에서, 페이지 버퍼(300)에 저장된 데이터(DATA) 및 S1300 단계에서 결정된 각각의 워드 라인(WL(1, 1) 내지 WL(7, 2))에 공급될 전압의 레벨을 기반으로, 메모리 셀 어레이(400)가 프로그램된다.
도 4는 도 3의 S1100 단계를 설명하기 위한 도면이다. 이하에서, S1100 단계가 도 1 내지 도 4를 참조하여 설명될 것이다.
S1110 단계에서, 메모리 셀 어레이(400)의 파라미터가 측정되고, 측정된 파라미터를 기반으로 옵션이 결정된다. 옵션을 기반으로, 전압 생성부 제어 신호(VSCT)의 레벨이 결정될 수 있다.
S1120 단계에서, 전압 생성부(600)에서 옵션을 기반으로 제1 더미 전압 및 제2 더미 전압의 레벨이 결정된다. 전압 생성부(600)는 전압 생성부 제어 신호(VSCT)의 레벨을 기반으로 제1 더미 전압 및 제2 더미 전압의 레벨을 결정할 수 있다.
도 5는 도 3의 S1300 단계를 설명하기 위한 도면이다. 이하에서, S1300 단계가 도 1 내지 도 3 및 도 5를 참조하여 설명될 것이다.
S1310 단계에서, 어드레스 디코더(700)가 어드레스(ADDR)를 요청한다. 어드레스(ADDR)가 S1200 단계에서 어드레스 디코더(700)로 미리 수신된 경우, 어드레스 디코더(700) 내에 기저장된 어드레스(ADDR)가 S1310 단계에서 호출될 수 있다. 또는 S1310 단계에서, 어드레스 디코더(700)가 제어 로직(500)에 워드 라인 주소를 요청할 수 있고, 요청에 응답하여 제어 로직(500)으로부터의 어드레스(ADDR)가 어드레스 디코더(700)로 수신될 수 있다. S1310 단계 이후, 어드레스 디코더(700)는 프로그램 워드 라인(WL(4, 1))에 대응하는 어드레스(ADDR)를 수신한다.
S1320 단계에서, 프로그램 워드 라인(WL(4, 1))에 공급될 전압이 프로그램 전압(VPGM)으로 결정된다. 프로그램 전압(VPGM)은 펄스 형식으로 공급될 수 있고, 펄스 형식으로 공급되는 경우 펄스의 레벨 및 기간도 변경될 수 있다.
S1330 단계에서, 평행 더미 워드 라인(WL(7, 1))에 공급될 전압이 더미 라인 전압(VDUM) 중 제1 더미 전압으로 결정된다.
S1340 단계에서, 비평행 더미 워드 라인(WL(7, 2))에 공급될 전압이 더미 라인 전압(VDUM) 중 제2 더미 전압으로 결정된다.
S1350 단계에서, 비프로그램 워드 라인들(WL(1, 1) 내지 WL(3, 1), WL(5, 1) 내지 WL(6, 1), WL(1, 2) 내지 WL(6, 2))에 공급될 전압이 결정된다. 프로그램될 셀(Cell(4, 1, 2))과의 위치 관계 등을 기반으로 공급되는 전압의 레벨이 변경될 수 있다.
이제까지 본 발명에 대해서 그 바람직한 실시예를 중심으로 살펴보았으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적 기술 범위 내에서 상기 본 발명의 상세한 설명과 다른 형태의 실시예들을 구현할 수 있을 것이다.
여기서 본 발명의 본질적 기술 범위는 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
400: 메모리 셀 어레이
CST(1, 1), CST(1, 2), CST(2, 1), CST(2, 2): 셀 스트링들
WL(1, 1) 내지 WL(7, 2): 워드 라인들
WL(7, 1), WL(7, 2): 더미 워드 라인들

Claims (10)

  1. 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는,
    그 각각이 셀들을 포함하며, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향 및 제3 방향으로 배열된 셀 스트링들;
    상기 제2 방향으로 연장되며 상기 셀 스트링들의 일측에 전기적으로 접속되는 비트 라인들; 및
    상기 제2 방향에 교차하는 상기 제3 방향으로 연장되어 상기 셀들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 포함하고,
    상기 워드 라인들은 더미 워드 라인들을 포함하고, 상기 셀들 중 더미 셀들의 게이트 전극은 상기 더미 워드 라인들과 전기적으로 접속되며,
    상기 워드 라인들 중 프로그램될 메모리 셀의 게이트 전극에 전기적으로 접속되는 프로그램 워드 라인에는 프로그램 전압이 공급되고,
    상기 프로그램 워드 라인에 제1 방향으로 평행하게 배치된 더미 워드 라인(이하, 평행 더미 워드 라인)에 공급되는 전압 레벨과 상기 평행 더미 워드 라인을 제외한 더미 워드 라인(이하, 비평행 더미 워드 라인)에 공급되는 전압 레벨이 다른 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는,
    상기 워드 라인들에 공급되는 전압들을 생성하는 전압 생성부;
    각각의 워드 라인에 상기 전압 생성부로부터의 전압들 중 하나를 공급하는 어드레스 디코더; 및
    상기 셀 스트링들, 상기 전압 생성부 및 상기 어드레스 디코더를 제어하는 제어 로직을 더 포함하며,
    상기 전압들은 상기 더미 라인들에 공급되는 더미 전압들 및 상기 프로그램 전압을 포함하고, 상기 더미 전압들은 제1 더미 전압 및 상기 제1 더미 전압과 그 레벨이 다른 제2 더미 전압을 포함하고,
    상기 프로그램될 셀을 포함하는 셀 스트링(이하, 프로그램 셀 스트링)에 전기적으로 접속된 비트 라인에는 제1 비트 라인 레벨의 전압이 공급되고, 상기 프로그램 셀 스트링을 제외한 셀 스트링(이하, 비-프로그램 셀 스트링)에 전기적으로 접속된 비트 라인에는 상기 제1 비트 라인 레벨과 다른 제2 비트 라인 레벨의 전압이 공급되며,
    상기 어드레스 디코더는 상기 평행 더미 워드 라인에는 상기 제1 더미 전압을 공급하고, 상기 비평행 더미 워드 라인에는 상기 제2 더미 전압을 공급하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 반도체 메모리 장치는,
    외부로부터 커맨드, 데이터를 수신하고 상기 제어 로직에 상기 커맨드를 송신하는 입출력 인터페이스;
    상기 입출력 인터페이스로부터 상기 데이터를 수신하는 데이터 버퍼; 및
    상기 데이터 버퍼로부터의 상기 데이터를 수신하는 페이지 버퍼를 더 포함하고,
    상기 제어 로직은 상기 메모리 셀 어레이 내 상기 데이터가 저장될 어드레스를 상기 입출력 인터페이스로부터 수신하거나 스스로 결정하고, 상기 어드레스를 상기 어드레스 디코더에 송신하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 평행 더미 워드 라인에 상기 제1 더미 전압이 공급되는 경우 상기 프로그램될 셀과 상기 제3 방향으로 평행하고 상기 비트 라인들 중 하나로부터 상기 제2 비트 라인 레벨의 전압을 공급받는 셀 스트링(이하, 상기 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링)을 통해 흐르는 전류의 레벨이 상기 평행 더미 워드 라인에 상기 제2 더미 전압이 공급되는 경우 상기 제3 방향으로 평행하게 배치된 비-프로그램 셀 스트링을 통해 흐르는 전류의 레벨보다 낮은 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 비평행 더미 워드 라인에 상기 제2 더미 전압이 공급되는 경우 상기 비평행 더미 워드 라인과 전기적으로 접속되는 게이트 전극을 가지는 더미 셀을 포함하는 셀 스트링(이하, 상기 제3 방향으로 평행하지 않게 배치된 비-프로그램 셀 스트링)에 포함되는 각각의 셀에 인가되는 전기장의 레벨 중 최대값이 상기 비평행 더미 워드 라인에 상기 제1 더미 전압이 공급되는 경우 상기 제3 방향으로 평행하지 않게 배치된 셀 스트링에 포함되는 각각의 셀에 인가되는 전기장의 레벨 중 최대값보다 낮은 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 제어 로직은 상기 전압 생성부에 전압 생성부 제어 신호를 송신하고,
    상기 제1 더미 전압 및 상기 제2 더미 전압의 레벨은 상기 전압 생성부 제어 신호의 레벨에 의해 결정되는 반도체 메모리 장치.
  7. 그 각각이 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향 및 제3 방향으로 배열된 셀 스트링들, 상기 제2 방향으로 연장되며 상기 셀 스트링들의 일측에 전기적으로 접속되는 비트 라인들 및 상기 제2 방향에 교차하는 상기 제3 방향으로 연장되어 상기 셀 스트링들의 게이트 전극에 전기적으로 접속되는 워드 라인들을 포함하는 메모리 셀 어레이를 포함하고, 상기 워드 라인들은 더미 워드 라인들을 포함하고 상기 셀 스트링들에 포함된 더미 셀들의 게이트 전극은 상기 더미 워드 라인들과 전기적으로 접속되는 반도체 메모리 장치의 구동 방법에 있어서,
    제1 더미 전압 및 제2 더미 전압의 레벨을 결정하는 단계;
    외부로부터의 프로그램 명령을 대기하는 단계; 및
    상기 워드 라인들에 공급될 전압들의 레벨을 결정하는 단계를 포함하고,
    상기 워드 라인들에 공급될 전압들의 레벨을 결정하는 단계에서, 각각의 더미 워드 라인에 공급되는 전압의 레벨이 상기 제1 더미 전압 또는 상기 제2 더미 전압의 레벨로 결정되는 반도체 메모리 장치의 구동 방법.
  8. 제7항에 있어서,
    상기 제1 더미 전압 및 제2 더미 전압의 레벨을 결정하는 단계는,
    상기 메모리 셀 어레이의 파라미터를 측정하고, 측정된 파라미터를 기반으로 옵션을 결정하는 단계; 및
    상기 옵션을 기반으로 제1 더미 전압 및 제2 더미 전압의 레벨을 결정하는 단계를 포함하는 반도체 메모리 장치의 구동 방법.
  9. 제7항에 있어서,
    상기 워드 라인들에 공급될 전압들의 레벨을 결정하는 단계는,
    프로그램될 셀을 포함하는 페이지에 대응하는 프로그램 워드 라인의 어드레스를 요청하는 단계;
    상기 프로그램 워드 라인에 제1 방향으로 평행하게 배치된 더미 워드 라인(이하, 평행 더미 워드 라인)에 공급될 전압을 상기 제1 더미 전압으로 결정하는 단계; 및
    상기 평행 더미 워드 라인을 제외한 더미 워드 라인(이하, 비평행 더미 워드 라인)에 공급될 전압을 상기 제2 더미 전압으로 결정하는 단계를 포함하는 반도체 메모리 장치의 구동 방법.
  10. 제7항에 있어서,
    상기 반도체 메모리 장치의 구동 방법은 상기 메모리 셀 어레이를 프로그램하는 단계를 더 포함하고,
    상기 메모리 셀 어레이를 프로그램하는 단계는 상기 워드 라인들에 공급될 전압들의 레벨을 결정하는 단계 이후 수행되는 반도체 메모리 장치의 구동 방법.
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