JP2022060148A - Ｆｏｇｇｙ－Ｆｉｎｅプログラミングのためのオンチップ符号化を使用する不揮発性メモリ - Google Patents

Abstract

【課題】Ｆｏｇｇｙ－Ｆｉｎｅプログラミングのためのオンチップ符号化を使用する不揮発性メモリ及び方法を提供する。
【解決手段】不揮発性記憶装置１００は、メモリダイ１０８上に形成された複数の不揮発性メモリセルであって、それぞれの不揮発性メモリセルは、複数ビットのデータを保持する複数の不揮発性メモリセルと、メモリダイ上に形成された制御回路と、を含む。制御回路は、メモリセルに記憶されるデータに対するパリティデータを計算し、メモリセルを第１の分布にプログラムする。制御回路はまた、第１の分布内のメモリセルを読み出し、第１の分布内のメモリセルを読み出した結果とパリティデータとの組み合わせからデータを復元し、データを記憶するためにメモリセルを第１の分布から第２の分布に更にプログラムする。
【選択図】図１

Description

（優先権の主張）
本出願は、参照によりその全体が本明細書に組み込まれる、２０２０年１０月２日に出願されたＧｏｒｏｂｅｔｓらによる「ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＷＩＴＨ ＯＮ－ＣＨＩＰ ＥＮＣＯＤＩＮＧ ＦＯＲ ＦＯＧＧＹ－ＦＩＮＥ ＰＲＯＧＲＡＭＭＩＮＧ」と題する米国仮特許出願第６３／０８６，７３２号の優先権を主張する。

本技術は、メモリデバイスの動作に関する。

半導体メモリデバイスは、様々な電子デバイスにおいて利用が増加してきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及び他のデバイスにおいて使用される。

このようなメモリデバイスには、データ状態を表す電荷を蓄積するために、浮遊ゲートなどの電化蓄積材料又は電荷トラップ材料が使用され得る。電荷トラップ材料は、三次元（３Ｄ）積層メモリ構造において垂直に、又は二次元（２Ｄ）メモリ構造において水平に配置され得る。３Ｄメモリ構造の一例は、交互の導電層及び誘電体層のスタックを含むＢｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ（ＢｉＣＳ）アーキテクチャである。

メモリデバイスは、例えばＮＡＮＤストリングに、直列に配置され得るメモリセルを含み、ＮＡＮＤストリングの両端には、ＮＡＮＤストリングのチャネルをソース線又はビット線に選択的に接続するための選択ゲートトランジスタが提供される。しかしながら、このようなメモリデバイスを動作させる際に、様々な課題が提起される。

電荷貯蔵材料又は電荷トラップ材料を使用するいくつかのメモリ構造（例えば、ＮＡＮＤ構造）では、メモリセルのプログラミングは、以前にプログラムされたメモリセルをディスターブする可能性がある（例えば、メモリセルに追加される電荷は、近傍のメモリセルに影響を及ぼし得る）。かかるプログラムディスターブの影響を軽減するために、プログラミングは、２つ以上のプログラム動作内で行われてもよく、隣接するメモリセルは、プログラム動作の間に（少なくとも部分的に）プログラムされる。このアプローチは、プログラムディスターブの影響を軽減し得るが、実装には、プログラム動作間のデータを維持するために（例えば、データがＮＡＮＤ構造内に完全にプログラムされる前に）著しいデータ記憶容量を必要とする場合があり、著しいオーバーヘッド（例えば、複数のプログラム動作のための構成要素間のデータの著しい移動）が生じる場合がある。複数のプログラム動作でメモリセルを効率的にプログラムすることは困難であり得る。

ブロック内に不揮発性メモリセルを含む例示的なメモリデバイスを示すブロック図である。

ホストに接続されたメモリデバイスの一実施形態を示すブロック図である。

フロントエンドプロセッサ回路の一実施形態を示すブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、コントローラの一部である。

バックエンドプロセッサ回路の一実施形態を示すブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、コントローラの一部である。

メモリパッケージの一実施形態を示すブロック図である。

メモリダイの一実施形態を示すブロック図である。

図１のセンスブロック５１の一実施形態を示すブロック図である。

図１のセンスブロック５１の別の例示的なブロック図を示す。

メモリセルのブロックに電圧を提供するための例示的な回路を示す。

図１Ａのメモリ構造１２６の例示的な３Ｄ構成における１組のブロックを含むメモリデバイス５００の斜視図である。

図５のブロックのうちの１つの一部分の例示的な断面図を示す。

図６Ａのメモリホールの高さに沿った幅の例示的な変化を示す。

図６Ａのスタックの領域６２２の拡大図を示す。

プログラム動作におけるプログラミングパルスの例を示す。

データを記憶するために異なるデータ状態にプログラムされた複数のメモリセルのメモリセル閾値電圧の例を示す。

データを記憶するために異なるデータ状態にプログラムされた複数のメモリセルのメモリセル閾値電圧の別の例を示す。

Ｆｏｇｇｙプログラミングとそれに続くＦｉｎｅプログラミングの例を示す。

ＮＡＮＤ構造内のワード線のＦｏｇｇｙ－Ｆｉｎｅプログラミングのスキームの例を示す。

閾値電圧分布のデジタル値及びパリティビットへのマッピングの例を示す。

ＦｏｇｇｙプログラムされているメモリセルのＦｏｇｇｙ読み出しの例を示す。

閾値電圧分布のデジタル値及びパリティビットへのマッピングの別の例を示す。

Ｆｏｇｇｙ読み出しスキームで復元値を取得するために使用される読み出しレベル、初期デジタル値、及びパリティビットの例を示す。

Ｆｏｇｇｙ読み出しスキームで復元値を取得するために使用される論理動作の例を示す。

Ｆｏｇｇｙ読み出しを実施する方法の例を示す。

オフチップ符号化を用いたＦｏｇｇｙ－Ｆｉｎｅプログラミングを使用するメモリデバイスの例を示す。

オンチップ符号化を用いたＦｏｇｇｙ－Ｆｉｎｅプログラミングを使用するメモリデバイスの例を示す。

Ｆｏｇｇｙプログラミングのためのパリティデータ（符号化）の生成の例を示す。

パリティデータと組み合わせたＦｏｇｇｙ読み出しからの初期値を使用したデータの復元（復号）の例を示す。

ＸＯＲを使用したオンチップ符号化の例を示す。

ＳＬＣメモリセル内でオンチップに記憶されたパリティデータを用いたＦｏｇｇｙ－Ｆｉｎｅプログラミングの例示的実装形態を示す。

ＥＣＣによって訂正されたパリティデータを用いたＦｏｇｇｙ－Ｆｉｎｅプログラミングの例示的実装形態を示す。

ＤＲＡＭ内でオフチップに記憶されたパリティデータを用いたＦｏｇｇｙ－Ｆｉｎｅプログラミングの例示的実装を示す。

Ｆｏｇｇｙプログラム動作においてデータをプログラムすることと、Ｆｉｎｅプログラミング動作において更にプログラムすることと、を含む方法の例を示す。

不揮発性メモリセル、例えば、ＮＡＮＤ構造内の不揮発性メモリセルをプログラミングするための装置及び技術が記載される。場合によっては、不揮発性メモリセルは、他の不揮発性メモリセル（例えば、隣接するワード線に沿った近傍の不揮発性メモリセル）のプログラミングによる影響を受ける。そのような影響に対処する１つの手法は、不揮発性メモリセルを２つ以上のプログラム動作にプログラムすることであり、例えば、第１の「Ｆｏｇｇｙ」プログラム動作は、不揮発性メモリセルを近似的な第１の分布に残し、続いて、第２の「Ｆｉｎｅ」プログラム動作は、不揮発性メモリセルをより正確な第２の分布（例えば、より狭い分布）に移し、長期記憶に使用され得る。かかるＦｏｇｇｙプログラミングとその後のＦｉｎｅプログラミングとの間で、Ｆｉｎｅプログラミングが行われたときに、隣接する不揮発性メモリセルに電荷が存在し、隣接する不揮発性メモリセルの任意の更なるプログラミングによる更なるディスターブがほとんど又はまったく生じないように、隣接する不揮発性メモリセルをプログラム（少なくともＦｏｇｇｙプログラム）することができる（例えば、Ｆｉｎｅプログラミングは、Ｆｉｎｅプログラミングの影響は大きくならないように、比較的小さい追加電荷を追加することができる）。データがＦｏｇｇｙプログラムされ、まだＦｉｎｅプログラムされていない間は、データの安全なコピー（例えば、ＤＲＡＭ内）が維持され得る。しかしながら、かかるデータを維持するには、ＤＲＡＭ又は他の記憶場所に相当なスペースを必要とする場合がある。また、かかるデータへのアクセス（保存し、その後、それを取り出すため）には、相当なリソースを使用する場合がある（例えば、メモリダイとＤＲＡＭとの間のバス上に相当なトラフィックが生じ得る）。

一実施例では、データは、（例えば、パリティデータを生成することによって）Ｆｏｇｇｙプログラムされる前に符号化されてもよく、それにより、Ｆｏｇｇｙプログラムされたメモリセル（第１の分布内）の読み出しが実施されると、その読み出し（Ｆｏｇｇｙ読み出し）の結果が復号されて（例えば、パリティデータと組み合わされて）元のデータが復元され得る。場合によっては、データが符号化され、Ｆｏｇｇｙプログラムされたメモリセル及びパリティデータから復元可能であるときに、安全なコピーは必要とされない可能性がある。オンチップ回路は、リソースが効率的に使用され、データの（例えば、メモリバスを介した）過剰な転送が回避されるように、かかる符号化（例えば、ＸＯＲ回路）及び復号を実施するために提供され得る。パリティデータは、場合によってはオンチップに（例えば、シングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＳＬＣ）記憶用に構成された不揮発性メモリ構造の一部に）記憶されてもよい。場合によっては、パリティデータは、データの復元に使用される前に、誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ、ＥＣＣ）回路によって訂正（復号）されてもよい。パリティデータはまた、オフチップ（例えば、ＤＲＡＭ内）に記憶されてもよい。

図１は、異なる平面に配置されたメモリセルを含む例示的なメモリデバイスのブロック図である。不揮発性記憶システムなどのメモリデバイス１００は、１つ以上のメモリダイ１０８を含み得る。メモリダイ１０８は、メモリセルのアレイなどのメモリセルのメモリ構造１２６、制御回路１１０、及び読み出し／書き込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線によりアドレス指定可能であり、列デコーダ１３２を介してビット線によりアドレス指定可能である。メモリ構造１２６は、隣接する平面Ｐ０及びＰ１など、複数の平面を含み得る。それぞれの平面は、メモリセルの１つ以上のブロックを含み得る。例えば、Ｐ０はブロックＢ０ａ～Ｂ０ｄを含み、Ｐ１はブロックＢ１ａ～Ｂ１ｄを含む。

読み出し／書き込み回路１２８は、複数のセンスブロック５１、５２、．．．５３（感知回路）を含み、メモリセルのページが並列に読み出される又はプログラムされることを可能にする。典型的には、コントローラ１２２は、１つ以上のメモリダイ１０８と同じメモリデバイ１００（例えば、リムーバブル記憶カード又は他の不揮発性記憶装置）に含まれる。コントローラは、メモリダイとは別個であってもよい。コマンド及びデータは、データバス１２０などのインターフェースを介してホスト１４０とコントローラ１２２との間で転送され、線１１８を介してコントローラと１つ以上のメモリダイ１０８との間で転送される。

メモリ構造１２６は、２Ｄ又は３Ｄとすることができる。メモリ構造は、３Ｄアレイを含むメモリセルの１つ以上のアレイを含み得る。メモリ構造は、複数のメモリレベルが、介在する基板なしでウェハなどの単一の基板の上方に形成された（かつ、基板内には形成されない）モノリシック３Ｄメモリ構造を含み得る。メモリ構造は、シリコン基板の上方に配置されたアクティブ領域を有するメモリセルのアレイの１つ以上の物理レベルでモノリシックに形成された任意の種類の不揮発性メモリを含み得る。メモリ構造は、関連する回路が基板の上方又は内部にあるかどうかに関わらず、メモリセルの動作に関連する回路を有する不揮発性メモリデバイスにあり得る。

制御回路１１０は、読み出し、書き込み、及び消去を含むメモリ動作をメモリ構造１２６上で実施するために読み出し／書き込み回路１２８と協働し、ステートマシン１１２、オンチップアドレスデコーダ１１４、温度感知回路１１５、電源制御モジュール１１６、電源オン検出回路１１７、及びタイマー１１９を含む。

ステートマシン１１２は、メモリ動作のチップレベル制御を提供する。記憶領域１１３は、例えば、動作パラメータ及びソフトウェア／コード用に提供されてもよい。一実施形態では、ステートマシンは、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン１１２は、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるものと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。温度感知回路１１５によって得られる温度の指標は、以下に更に記載されるように、読み出し動作を調整するために使用され得る。

電力制御モジュール１１６は、メモリ動作中にワード線、選択ゲート線、ビット線、及びソース線に供給される電力及び電圧を制御する。これは、データ及びダミーワード線、ＳＧＳ及びＳＧＤトランジスタ、並びにソース線のためのドライバを含んでもよい。センスブロック５１～５３は、１つのアプローチにおいて、ビット線ドライバを含み得る。電源オン検出回路は、メモリデバイスが電源オンになっているときを検出するために使用され得る。検出回路１１７は、ソフトウェア若しくはファームウェアルーチン、又はハードウェアに実装されたルーチンであり得るイベントハンドラを含んでもよい。タイマー１１９は、最後の動作（例えば、読み出し又は書き込み動作）から経過した時間を決定するために使用されてもよい。タイマー１１９は、メモリデバイスに使用されるクロック信号に基づいてインクリメントされてもよい。

いくつかの実装では、構成要素の一部を組み合わせることができる。様々な設計において、メモリ構造１２６以外の構成要素のうちの１つ以上（単独で又は組み合わせて）は、本明細書に記載されるプロセスの工程を含む、本明細書に記載される手法を実施するように構成されている少なくとも１つの制御回路と考えることができる。例えば、制御回路は、制御回路１１０、ステートマシン１１２、オンチップアドレスデコーダ１１４、電力制御モジュール１１６、センスブロック５１、５２、．．．、５３、読み出し／書き込み回路１２８、コントローラ１２２などのうちのいずれか１つ又はそれらの組み合わせを含み得る。

オフチップコントローラ１２２（一実施形態では電気回路である）は、プロセッサ１２２ｃと、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂなどの記憶デバイス（メモリ）と、誤り訂正符号（ＥＣＣ）エンジン２４５と、を含み得る。ＥＣＣエンジンは、多くの読み出しエラーを修正することができる。

また、メモリインターフェース１２２ｄが提供されてもよい。ＲＯＭ１２２ａ、ＲＡＭ１２２ｂ、及びプロセッサ１２２ｃと通信するメモリインターフェース１２２ｄは、コントローラ１２２とメモリダイ１０８との間の電気的インターフェースを提供する電気回路である。例えば、メモリインターフェースは、信号のフォーマット又はタイミングを変更する、バッファを提供する、サージから分離する、ラッチＩ／Ｏを提供する、などが可能である。プロセッサ１２２ｃは、メモリインターフェース１２２ｄを介して制御回路１１０（又はメモリダイの任意の他の構成要素）にコマンドを発行することができる。

記憶デバイスは、１組の命令などのコードを含み、プロセッサは、この１組の命令を実行して本明細書に記載される機能を提供するように動作可能である。代替的に又は追加的に、プロセッサは、１つ以上のワード線内のメモリセルの予約領域など、メモリ構造の記憶デバイスからコードにアクセスすることができる。

例えば、プログラムは、プログラミング、読み出し、及び消去動作などのために、メモリ構造にアクセスするために、コントローラによって使用され得る。コードは、起動コード及び制御コード（例えば、１組の命令）を含むことができる。起動コードは、起動又は起動プロセス中にコントローラを初期化し、コントローラがメモリ構造にアクセスできるようにするソフトウェアである。コードは、１つ以上のメモリ構造を制御するためにコントローラによって使用され得る。電源投入されると、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又はメモリ構造１２６からブートコードをフェッチし、ブートコードはシステム構成要素を初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードがＲＡＭにロードされると、プロセッサによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、並びに入力及び出力ポートの制御などの基本タスクを実施するためのドライバを含む。

一実施形態では、ホストは、本明細書に記載される方法を実施するために、１つ以上のプロセッサと、１つ上のプロセッサをプログラムするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１つ以上のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、ソリッドステートメモリ）と、を含むコンピューティングデバイス（例えば、ノートブック、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストはまた、１つ以上のプロセッサと通信する、追加のシステムメモリ、１つ以上の入力／出力インターフェース、及び／又は１つ以上の入力／出力デバイスを含み得る。

ＮＡＮＤフラッシュメモリに加えて、他の種類の不揮発性メモリを使用することもできる。

半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（dynamic random access memory、「ＤＲＡＭ」）、スタティックランダムアクセスメモリ（static random access memory、「ＳＲＡＭ」）デバイス等の揮発性メモリデバイス、抵抗ランダムアクセスメモリ（resistive random access memory、「ＲｅＲＡＭ」）、電気的消去可能プログラム可能読み出し専用メモリ（electrically erasable programmable read only memory、「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットとみなすこともできる）、強誘電性ランダムアクセスメモリ（ferroelectric random access memory、「ＦＲＡＭ」）、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、「ＭＲＡＭ」）等の不揮発性メモリデバイス及び情報を記憶する能力がある他の半導体素子を含む。各種類のメモリデバイスは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。

メモリデバイスは、受動及び／又は能動素子から、任意の組み合わせで形成することができる。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これは一部の実施形態では、アンチヒューズ、相変化材料等の抵抗率スイッチング記憶素子、及び任意選択的にダイオード、トランジスタ等のステアリング素子を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、これは一部の実施形態では、浮遊ゲート、導電性ナノ粒子、電荷蓄積誘電材料等の電荷蓄積領域を含有する素子を含む。

複数のメモリ素子は、直列に接続されるように、あるいは各要素が個別にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤストリングは、メモリセル及び選択ゲートトランジスタを含む直列接続トランジスタのセットの例である。

ＮＡＮＤメモリアレイは、ストリングが、単一のビット線を共有しグループとしてアクセスされる複数のメモリ素子から構成される、複数のメモリストリングからアレイが構成されるように構成され得る。代替的に、メモリ素子は、各要素が個別にアクセス可能、例えば、ＮＯＲメモリアレイであるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は例示的であり、メモリ素子は、別の方法で構成され得る。

基板内及び／又は基板の上に位置する半導体メモリ素子は、２Ｄメモリ構造、３Ｄメモリ構造などの二次元又は三次元で配置され得る。２Ｄメモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、２Ｄメモリ構造では、メモリ素子は、メモリ素子を支持する基板の主表面に実質的に平行に延在する平面（例えば、ｘｙ方向平面）に配置される。基板は、ウェハであり、ウェハの上又はウェハ内にメモリ素子の層が形成されるウェハであってもよく、あるいはメモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。

メモリ素子は、複数の行及び／又は列などの順序付きアレイにおいて単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子は各々２つ以上の電極又はビット線、ワード線等の接触線を有し得る。

３Ｄメモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それによって、三次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｚ方向は基板の主表面に実質的に垂直であり、ｘ及びｙ方向は基板の主表面に実質的に平行である）の構造を形成する。

非限定的な例として、３Ｄメモリ構造は、複数の２Ｄメモリデバイスレベルのスタックとして垂直に配置され得る。別の非限定的な例として、３Ｄメモリアレイは、それぞれの列が複数のメモリ素子を有する複数の垂直列（例えば、基板の主表面に対して実質的に垂直、すなわちｙ方向に延在する列）として配置され得る。列は、２Ｄ構成、例えば、ｘｙ平面に配置されてもよく、複数の垂直に積層されたメモリ面に素子があるメモリ素子の３Ｄ配置をもたらす。三次元のメモリ素子の他の構成が、３Ｄメモリアレイを構成することもできる。

非限定的な例として、３Ｄ ＮＡＮＤメモリアレイでは、メモリ素子は、単一の水平（例えば、ｘｙ）メモリデバイスレベル内にＮＡＮＤストリングを形成するようにまとめて結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するようにまとめて結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を含有し、他のストリングが複数のメモリレベルにわたるメモリ素子を含有する、他の３Ｄ構成を想定することができる。３Ｄメモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。

典型的には、モノリシック３Ｄメモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。任意選択的に、モノリシック３Ｄメモリアレイは、単一の基板内に少なくとも部分的に１つ以上のメモリ層も有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック３Ｄアレイでは、アレイのそれぞれのメモリデバイスレベルを構成する層は、典型的には、アレイの下方のメモリデバイスレベルの層上に形成される。しかしながら、モノリシックな３Ｄメモリアレイの隣接するメモリデバイスレベルの層は、共有されてもよく、あるいはメモリデバイスレベル間に介在する層を有してもよい。

２Ｄアレイが別個に形成され、次いでまとめてパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスが形成されてもよい。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成し、次いで、メモリレベルを互いの上に積層することによって構築することができる。基板は、薄くされてもよく、又は積層前にメモリデバイスレベルから除去されてもよいが、メモリデバイスレベルは別個の基板にわたって最初に形成されるため、結果として得られるメモリアレイはモノリシックな３Ｄメモリアレイではない。更に、複数の２Ｄメモリアレイ又は３Ｄメモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いでまとめてパッケージ化されて積層チップメモリデバイスが形成されてもよい。

関連する回路は、典型的には、メモリ素子の動作及びメモリ素子との通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミング、読み出し等の機能を達成するためにメモリ素子を制御及び駆動するために使用される回路を有し得る。これに関連する回路は、メモリ素子と同じ基板上及び／又は別個の基板上にあってもよい。例えば、メモリの読み出し、書き込み、及び消去動作のためのコントローラは、別個のコントローラチップ上及び／又はメモリ素子と同じ基板上に位置してもよい。

当業者であれば、この技術は記載されている２Ｄ及び３Ｄの例示的な構造に限定されず、本明細書に記載されるように、かつ当業者によって理解されるように、その技術の精神及び範囲内で、全ての関連するメモリ構造をカバーすると理解するであろう。

図１のメモリデバイス１００は不揮発性記憶装置の一例であるが、不揮発性記憶装置の他の例も本技術を使用して実装することもできる。

図１Ａは、本明細書で提案される技術を実装し得るホスト１４０に接続されたメモリデバイス１０１の一実施形態を示すブロック図である。メモリデバイス１０１は、不揮発性記憶装置の別の例とみなすことができる。多くの異なる種類のメモリデバイスを、本明細書で提案される技術と共に使用することができる。１つの例示的なメモリデバイスは、ソリッドステートドライブ（「ＳＳＤ」）である。しかしながら、他の種類のメモリデバイスを使用することもできる。メモリデバイス１０１は、コントローラ１０２と、データを記憶するための不揮発性メモリ１０４と、ローカルメモリ１０６（例えば、ＤＲＡＭ、ＳＲＡＭ、又はＲｅＲＡＭ）と、を含む。一実施形態では、コントローラ１０２は、フロントエンドプロセッサ（ＦＥＰ）回路１４１と、１つ以上のバックエンドプロセッサ（ＢＥＰ）回路１４２と、を含む。一実施形態では、ＦＥＰ回路１４１は、ＡＳＩＣ上に実装される。一実施形態では、それぞれのＢＥＰ回路１４２は、別個のＡＳＩＣ上に実装される。一実施形態では、ＢＥＰ回路１４２及びＦＥＰ回路１４１のそれぞれのＡＳＩＣは、コントローラ１０２がシステムオンチップ（「ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ回路１４１及びＢＥＰ回路１４２は両方とも、それら自体のプロセッサを含む。一実施形態では、ＦＥＰ回路１４１及びＢＥＰ回路１４２は、ＦＥＰ回路１４１がマスターであり、それぞれのＢＥＰ回路１４２がスレーブであるマスタースレーブ構成として機能する。例えば、ＦＥＰ回路１４１は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理アドレスから物理アドレスへの変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実施するフラッシュ変換層を実装する。ＢＥＰ回路１４２は、ＦＥＰ回路１４１の要求でメモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１４２は、読み出し、消去、及びプログラミングプロセスを実行し得る。加えて、ＢＥＰ回路１４２は、バッファ管理を実施する、ＦＥＰ回路１４１によって要求される特定の電圧レベルを設定する、エラーの訂正を実施する（例えば、誤り訂正符号（ＥＣＣ）を生成する）、メモリパッケージに対するトグルモードインターフェースを制御する、などのことができる。一実施形態では、それぞれのＢＥＰ回路１４２は、それ自体のメモリパッケージの組に関与する。コントローラ１０２は、制御回路の一例である。

一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを含む。それぞれのメモリパッケージは、１つ以上のメモリダイを含む。したがって、コントローラ１０２は、１つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ１０４内のそれぞれのメモリダイは、ＮＡＮＤフラッシュメモリ（二次元ＮＡＮＤフラッシュメモリ及び／又は三次元ＮＡＮＤフラッシュメモリを含む）を利用する。他の実施形態では、メモリパッケージは、他の種類のメモリを含んでもよい。

コントローラ１０２は、インターフェース（例えば、データバス１２０）を介してホスト１４０と通信する。一実施形態では、データバス１２０は、ユニバーサルフラッシュストレージ（「ＵＦＳ」）インターフェースを実装する。

ホスト１４０は、メモリデバイス１０１へのアクセス（例えば、書き込み及び読み出し）を必要とするソフトウェアアプリケーション１４３を実行するように構成されている。メモリデバイス１０１にアクセスするために、アプリケーション１４３は、アプリケーション１４３とメモリデバイス１０１との間の通信を可能にするためのソフトウェアであるドライバ１４４と通信する。ドライバ１４４を実装するソフトウェアは、ホスト１４０内のマイクロプロセッサによって実行され得る。ドライバ１４４は、デバイスインターフェース１２９を介してメモリデバイス１０１と通信するホストコントローラ１４６（例えば、マイクロプロセッサ及びソフトウェア、又は他のタイプのプロセッサ）と通信する。一実施形態では、デバイスインターフェース１２９は、メモリデバイス１０１に物理的に接続するための一連のコネクタ、ポートコンデンサなどを含む。ホストコントローラ１４６はまた、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、又は別のタイプの記憶装置であり得るホストメモリ１３０に接続される。ホスト１４０は、メモリデバイス１０１の外部にあり、メモリデバイス１０１とは別個である。一実施形態では、メモリデバイス１０１は、ホスト１４０内に埋め込まれている。いくつかの実施形態では、メモリデバイス１０１は、ホスト１４０に埋め込まれていないが、ホスト１４０に接続されている。

ホスト１４０は、メモリデバイス１０１の外部にあるエンティティの一例である。メモリデバイス１０１の外部にあるエンティティの他の例としては、メモリデバイス１０１に接続される他のコンピューティングデバイス（例えば、コンピュータ、サーバ、スマート家電、スマートフォンなど）、及び任意の通信手段（例えば、ＬＡＮ、ＷＡＮ、ＷｉＦｉ、有線接続、無線接続、直接接続、間接接続など）を介してメモリデバイス１０１と通信する他のコンピューティングシステムが挙げられる。

図１Ｂは、ＦＥＰ回路１４１の一実施形態を示すブロック図である。図１Ｂは、ホスト１４０と通信するＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２と、を示す。ホストプロセッサ１５２は、実装に好適な、当該技術分野において既知の任意のタイプのプロセッサであり得る。ホストプロセッサ１５２は、ネットワークオンチップ（ＮＯＣ）１５４に接続されている。ＮＯＣは、典型的にはＳｏＣ内のコア間の集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はクロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣの拡張性、及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及び拡張性をもたらす。メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２は、ＮＯＣ１５４に接続され、これと通信する。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ローカルメモリ１０６）を動作させ、これと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を実行し、様々なメモリ動作を実施するために使用される。また、２つのＰＣＩｅインターフェース１６４及び１６６が、ＮＯＣと通信する。図１Ｂの実施形態では、ＳＳＤコントローラは２つのＢＥＰ回路１４２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。それぞれのＰＣＩｅインターフェースは、ＢＥＰ回路１４２のうちの１つと通信する。他の実施形態では、２つより多い又は少ないＢＥＰ回路１４２が存在し得る。したがって、２つより多いＰＣＩｅインターフェースが存在し得る。

図１Ｃは、ＢＥＰ回路１４２の一実施形態を示すブロック図である。図１Ｃは、ＦＥＰ回路１４１と通信するためのＰＣＩｅインターフェース２００を示す（例えば、図２のＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信する。一実施形態では、２つのＮＯＣが１つの大きいＮＯＣに結合され得る。それぞれのＮＯＣ（２０２／２０４）は、ＸＯＲエンジン（２２４／２５４）及びＥＣＣエンジン（２２６／２５６）を介して、ＳＲＡＭ（２３０／２６０）、バッファ（２３２／２６２）、プロセッサ（２２０／２５０）、及びデータ経路コントローラ（２２２／２５２）に接続される。ＥＣＣエンジン２２６／２５６は、当該技術分野において既知であるように、エラーの訂正を実施するために使用される（例えば、書き込まれるデータを符号化し、読み取られるデータを復号する）。ＸＯＲエンジン２２４／２５４は、データをＸＯＲ演算するために使用され、それにより、データは、プログラミングエラーが存在する場合に復元され得る方法で組み合わされて（例えば、データを結合する）記憶され得る。データ経路コントローラ２２は、４つのチャネルを介してメモリパッケージと通信するためのインターフェースモジュールに接続される。したがって、上部ＮＯＣ２０２は、メモリパッケージと通信するための４つのチャネルのためのインターフェース２２８に関連付けられ、下部ＮＯＣ２０４は、メモリパッケージと通信するための４つの追加のチャネルのためのインターフェース２５８と関連付けられる。それぞれのインターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルのそれぞれについて、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準プロセッサであり得る。データ経路コントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他のタイプのコントローラであり得る。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセラレータとして既知の専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ソフトウェアに実装され得る。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。

図１Ｄは、メモリバス２９４（コマンド線、データ線、及びチップイネーブル線）に接続された複数のメモリダイ３００を含むメモリパッケージ１０４の一実施形態を示すブロック図である。メモリバス２９４は、ＢＥＰ回路１４２のＴＭインターフェースと通信するためのトグルモードインターフェース２９６に接続する（例えば、図１Ｃを参照されたい）。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含み得る。メモリパッケージは、１つ以上のメモリダイを有し得る。一実施形態では、それぞれのメモリパッケージは、８つ又は１６個のメモリダイを含む。しかしながら、他の数のメモリダイを実装することもできる。本明細書に記載される技術は、特定の数のメモリダイに限定されない。

図１Ａ～図１Ｄは、コントローラの１つの例示的なアーキテクチャを提供する。しかしながら、本明細書に記載される技術は、コントローラの特定の形態に限定されない。したがって、他のアーキテクチャをコントローラに利用することができる。例えば、コントローラの他の実施形態は、他の構成でマイクロプロセッサ、マイクロコントローラ、ステートマシンなどを含む。場合によっては、コントローラはホストの内部にあり得る。他の場合には、コントローラはメモリダイ上に実装され得る。他のオプション／構成も使用され得る。コントローラは、複数の処理コアを含む場合であっても、コントローラがメモリデバイスのプロセッサとして動作するため、プロセッサと称され得る。

図２は、メモリダイ３００の一実施形態の機能ブロック図である。図１Ｄの１つ以上のメモリダイ３００のそれぞれは、図２のメモリダイ３００として実装され得る。図２に示す構成要素は、電気回路である。一実施形態では、それぞれのメモリダイ３００は、メモリ構造３２６、制御回路３１０、及び読み出し／書き込み回路３２８を含み、これらは全て電気回路である。メモリ構造３２６は、行デコーダ３２４を介してワード線によりアドレス指定可能であり、列デコーダ３３２を介してビット線によりアドレス指定可能である。読み出し／書き込み回路３２８は、ＳＢ１、ＳＢ２、．．．、ＳＢｐ（感知回路）など複数のセンスブロック３５０を含み、複数のメモリセル内のデータのページ（又は複数のページ）が並列に読み出される又はプログラムされることを可能にする。一実施形態では、それぞれのセンスブロックは、センスアンプと、ビット線に接続された１組のラッチと、を含む。ラッチは、読み書きされたデータを記憶する。センスブロックは、ビット線ドライバを含む。

コマンド及びデータは、線３１９を介してコントローラ１０２とメモリダイ３００との間で転送される。一実施形態では、メモリダイ３００は、線１１８に接続する１組の入力及び／又は出力（Ｉ／Ｏ）ピンを含む。

制御回路３１０は、読み出し／書き込み回路３２８と協働して、メモリ構造３２６上でメモリ動作（例えば、書き込み、読み出し、消去、及びその他）を実施する。一実施形態では、制御回路３１０は、ステートマシン３１２と、オンチップアドレスデコーダ３１４と、電力制御回路３１６と、温度検出回路３１８と、を含む。ステートマシン３１２は、メモリ動作のダイレベル制御を提供する。一実施形態では、ステートマシン３１２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン３１２は、ソフトウェアを使用せず、ハードウェア（例えば、電気回路）内に完全に実装される。いくつかの実施形態では、ステートマシン３１２をマイクロコントローラ又はマイクロプロセッサに置き換えるか、又は増強することができる。一実施形態では、制御回路３１０は、レジスタ、ＲＯＭヒューズ、並びにベース電圧及び他のパラメータなどの既定の値を記憶するための他の記憶デバイスなどのバッファを含む。

オンチップアドレスデコーダ３１４は、コントローラ１０２によって使用されるアドレスと、デコーダ３２４及び３３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール３１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール３１６は、電圧を生成するための電荷ポンプを含み得る。

本文書の目的のために、制御回路３１０は、単独で、又は読み出し／書き込み回路３２８及びデコーダ３２４／３３２との組み合わせで、メモリ構造３２６に接続された制御回路を含む。この制御回路は、フロー図中の後述の機能を実施する電気回路である。他の実施形態では、制御回路は、フロー図中の後述の機能を実施ソフトウェア（例えば、ファームウェア）と組み合わせた電気回路であるコントローラ１０２のみで構成され得る。別の代替例では、制御回路は、フロー図中の後述の機能を実施するコントローラ１０２及び制御回路３１０を含む。別の実施形態では、制御回路は、単独の、又はコントローラ１０２と組み合わせたステートマシン３１２（並びに／又はマイクロコントローラ及び／若しくはマイクロプロセッサ）を含む。別の代替例では、制御回路は、フロー図中の後述の機能を実施するコントローラ１０２、制御回路３１０、読み出し／書き込み回路３２８、及びデコーダ３２４／３３２を含む。他の実施形態では、制御回路は、不揮発性メモリを動作させる１つ以上の電気回路を含む。

一実施形態では、メモリ構造３２６は、単一基板上に複数のメモリレベルが形成される不揮発性メモリセルのモノリシック三次元メモリアレイを含む。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性領域を有する、１つ以上の物理レベルのメモリセルアレイにモノリシックに形成される、任意の種類の不揮発性メモリを備え得る。一例では、メモリ構造３２６の不揮発性メモリセルは、例えば米国特許第９，７２１，６６２号に記載されているような電荷トラップ材料を有する垂直ＮＡＮＤストリングを備え、その全体が参照により本明細書に組み込まれる。別の実施形態では、メモリ構造３２６は、不揮発性メモリセルの二次元メモリアレイを含む。一例では、不揮発性メモリセルは、例えば米国特許第９，０８２，５０２号に記載されているような浮動ゲートを利用するＮＡＮＤフラッシュメモリセルであり、その全体が参照により本明細書に組み込まれる。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。

一実施形態では、制御回路（複数可）は、制御ダイと称される第１のダイ上に形成され、メモリアレイは、メモリダイと称される第２のダイ上に形成される。例えば、メモリに関連付けられたいくつか又は全ての制御回路（例えば、制御回路３１０、行デコーダ３２４、列デコーダ３３２、及び読み出し／書き込み回路３２８）は、同じ制御ダイ上に形成されてもよい。制御ダイは、集積メモリアセンブリを形成するために、１つ以上の対応するメモリダイに接合されてもよい。制御ダイ及びメモリダイは、互いに電気的に接続するように配置されたボンドパッドを有してもよい。制御ダイ及びメモリダイのボンドパッドは、ボンドパッドサイズ及びボンドパッド間隔（すなわち、ボンドパッドピッチ）に部分的に依存して、様々な接合手法のいずれかによって位置合わせされ、接合されてもよい。一部の実施形態では、ボンドパッドは、はんだ又は他の追加材料なしで、いわゆるＣｕ～Ｃｕ接合プロセスにおいて互いに直接接合される。いくつかの実施例では、ダイは、１対１の配置で（例えば、１つのコントロールダイを１つのメモリダイに）接合される。いくつかの実施例では、集積メモリアセンブリ内に、２つ以上の制御ダイ及び／又は２つ以上のメモリダイが存在してもよい。いくつかの実施形態では、集積メモリアセンブリは、複数の制御ダイ及び／又は複数のメモリダイのスタックを含む。いくつかの実施形態では、制御ダイは、メモリコントローラに接続されるか、ないしは別の方法でメモリコントローラと通信する。例えば、メモリコントローラは、メモリアレイにプログラムされるデータを受信し得る。メモリコントローラは、制御ダイがそのデータをメモリダイ上のメモリアレイにプログラムすることができるように、そのデータを制御ダイに転送することになる。

図３Ａは、図１のセンスブロック５１又は図２のセンスブロック３５０の一実施形態を示すブロック図である。個別のセンスブロック５１は、感知回路１８０～１８３又はセンスアンプと称される１つ以上のコア部分と、管理回路１９０と称される共通部分と、にパーティション化される。一実施形態では、各ビット線に結合された別個のセンスアンプと、１組の複数（例えば、４個又は８個）のセンスアンプのための１つの共通の管理回路１９０とが存在する。グループ内の各感知回路は、データバス１７２を介して関連する管理回路と通信する。したがって、１組の記憶素子の感知回路と通信する１つ以上の管理回路が存在する。

感知回路１８０は、一例として、接続されたビット線内の伝導電流が所定の閾値レベルを上回るか又は下回るかどうかを判定することによって感知を実施する感知回路１７０を含む。感知回路１８０はまた、接続されたビット線上に電圧状態を設定するために使用されるビット線ラッチ１８４を含む。例えば、ビット線ラッチにラッチされた所定の状態により、接続されたビット線は、プログラム禁止（例えば、１．５～３Ｖ）を指定する状態にプルされることになる。一例として、ｆｌａｇ＝０はプログラミングを禁止することができ、ｆｌａｇ＝１はプログラミングを禁止しない。

管理回路１９０は、プロセッサ１９２、データラッチの４つの例示的な組１９４～１９７、及びデータラッチ１９４の組とデータバス１２０との間に結合されたＩ／Ｏインターフェース１９６を含む。感知回路ごとに１組のデータラッチ、例えば、Ｔ、Ｃ、Ｂ、Ａが提供され得る。場合によっては、追加のデータラッチが使用されてもよい。ラッチのそれぞれの組、Ｔ、Ｃ、Ｂ、Ａは、１組の不揮発性メモリセルに一緒にプログラムするためのデータの異なる論理ページに対応し得る。これは、記憶素子メモリデバイス当たり１６レベル又は４ビットである。ビット線当たりの１つの追加のデータラッチが、記憶素子当たりの追加のデータビットごとに提供され得る。

プロセッサ１９２は、感知された記憶素子に記憶されたデータを判定し、データラッチの組内に判定されたデータを記憶するように、計算を実施する。データラッチ１９４～１９７の各組は、読み出し動作中にプロセッサ１９２によって判定されたデータビットを記憶し、メモリにプログラムされることを意味する書き込みデータを表すプログラム動作中にデータバス１２０からインポートされたデータビットを記憶するために使用される。Ｉ／Ｏインターフェース１９６は、データラッチ１９４～１９７とデータバス１２０との間のインターフェースを提供する。

読み出し及び検証中、システムの動作は、アドレス指定された記憶素子への異なる制御ゲート電圧の供給を制御するステートマシン１１２の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧をステップ実行すると、感知回路１８０はこれらの電圧のうちの１つでトリップすることができ、対応する出力は、バス１７２を介してプロセッサ１９２に感知回路１８０から提供されることになる。その時点で、プロセッサ１９２は、感知回路のトリップイベント及び入力線１９３を介したステートマシンからの印加された制御ゲート電圧に関する情報を考慮することによって、結果として得られるメモリ状態を判定する。次いで、メモリ状態のバイナリ符号化を計算し、結果として得られるデータビットをデータラッチ１９４～１９７に記憶する。管理回路１９０の別の実施形態では、ビット線ラッチは、感知回路１８０の出力をラッチするためのラッチ、及び上記のようなビット線ラッチの両方として二役を果たす。

ある実装形態は、複数のプロセッサ１９２を含むことができる。一実施形態では、各プロセッサ１９２は、出力線の各々が有線ＯＲであるように、出力線（図示せず）を含む。いくつかの実施形態では、出力線は、有線ＯＲ線に接続される前に反転される。この構成により、有線ＯＲを受信するステートマシンは、プログラムされている全てのビットが所望のレベルに到達したことを判定することができるため、プログラミングプロセスが完了したときのプログラム検証プロセス中の迅速な判定が可能になる。例えば、各ビットがその所望のレベルに到達したとき、そのビットの論理ゼロは、有線ＯＲ線（又は、データ１が反転）に送信される。全てのビットがデータ０（又は、データ１が反転）を出力すると、ステートマシンはプログラミングプロセスを終了することを知る。各プロセッサは８つの感知回路と通信するため、ステートマシンは有線ＯＲ線を８回読み出す必要があり、又は、論理は、関連するビット線の結果を蓄積するためにプロセッサ１９２に追加されて、ステートマシンが有線ＯＲ線を一度に読み出す必要がある。同様に、論理レベルを正しく選択することによって、グローバルステートマシンは、第１のビットがその状態を変更し、それに応答してアルゴリズムを変更するときを検出することができる。

メモリセルに対するプログラム又は検証動作中、プログラムされるデータ（書き込みデータ）は、データバス１２０から１組のデータラッチ１９４～１９７に記憶される。記憶素子当たり４ビットの実装形態（クアッドレベルセル又はＱＬＣ）では、４つのデータラッチ（Ｔ、Ｃ、Ｂ、Ａ）が使用されてもよい。プログラム動作は、ステートマシンの制御下で、アドレス指定された記憶素子の制御ゲートに印加される一連のプログラミング電圧パルスを含む。それぞれのプログラム電圧に続いて、記憶素子が所望のメモリ状態にプログラムされているかどうかを判断するための読み戻し（検証）が続く。場合によっては、プロセッサ１９２は、所望のメモリ状態に対して読み戻しメモリ状態を監視する。これら２つが一致しているとき、プロセッサ１９２は、ビット線が、プログラム禁止を指定する状態にプルされるように、ビット線ラッチを設定する。これにより、プログラムパルスがその制御ゲートに現れても、ビット線に結合された記憶素子の更なるプログラミングは禁止される。他の実施形態では、プロセッサは、最初にビット線ラッチをロードし、感知回路は、検証プロセス中にビット線ラッチを禁止値に設定する。

データラッチ１９４～１９７の各組は、各感知回路のデータラッチのスタックとして実装されてもよい。一実施形態では、感知回路１８０当たり４つ以上のデータラッチが存在する。いくつかの実装形態では、データラッチはシフトレジスタとして実装されているため、そこに記憶されたパラレルデータはデータバス１２０のシリアルデータに変換され、逆もまた同様である。記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチを互いにリンクさせて、データのブロックがシリアル転送によって入力又は出力され得るように、ブロックシフトレジスタを形成することができる。具体的には、読み出し／書き込み回路のバンクは、データラッチの組の各々が、読み出し／書き込みブロック全体のシフトレジスタの一部であるかのように、データバスの中又は外のデータをシーケンス内でシフトさせるように適合される。

データラッチは、関連する記憶素子がプログラム動作において特定のマイルポストに到達したときを識別する。例えば、ラッチは、記憶素子のＶｔｈが特定の検証レベルを下回ることを識別し得る。データラッチは、記憶素子が現在データページから１つ以上のビットを記憶しているかどうかを示す。

図３Ｂは、図１のセンスブロック５１又は図２のセンスブロック３５０の別の例示的なブロック図を示す。列制御回路は、複数のセンスブロックを含むことができ、それぞれのセンスブロックは、対応のビット線を介して複数のメモリセルに対する、例えば、読み出し、プログラム検証、又は消去検証などの動作の感知を実施する。１つのアプローチでは、センスブロックは、センスアンプとも称される複数の感知回路を含む。それぞれの感知回路は、データラッチ及びキャッシュに関連付けられる。例えば、例示的な感知回路３５０ａ、３５１ａ、３５２ａ、及び３５３ａは、それぞれキャッシュ３５０ｃ、３５１ｃ、３５２ｃ、及び３５３ｃに関連付けられている。

１つのアプローチでは、ビット線の異なるサブセットは、異なる対応のセンスブロックを使用して感知され得る。これにより、感知回路に関連付けられた処理負荷を分割し、それぞれのセンスブロック内の対応のプロセッサによって処理することが可能になる。例えば、感知回路コントローラ３６０は、一組、例えば１６個の感知回路及びラッチと通信することができる。感知回路コントローラは、プリチャージ電圧を設定するためのそれぞれの感知回路に電圧を提供する、プリチャージ回路３６１を含んでもよい。感知回路コントローラはまた、メモリ３６２及びプロセッサ３６３を含んでもよい。

図４は、メモリセルのブロックに電圧を提供するための例示的な回路を示す。この例では、行デコーダ４０１は、ブロック４１０のセット内のそれぞれのブロックのワード線及び選択ゲートに電圧を提供する。ブロックは平面内にあってもよく、ブロックＢＬＫ＿０～ＢＬＫ＿７を含む。行デコーダは、ブロックを行デコーダに接続するパストランジスタ４２２に制御信号を提供する。典型的には、プログラム又は読み出し動作は、一度に１つの選択されたブロックで、及びブロックの１つの選択されたサブブロックで実施される。消去動作は、選択されたブロック又はサブブロックで実施され得る。行デコーダ及びパスゲートは、グローバル制御線４０２をローカル制御線４０３に接続し得る。制御線は導電路を表す。電圧は、電圧源４２０からグローバル制御線でパストランジスタ４２２に提供される。電圧源は、グローバル制御線に接続するスイッチ４２１に電圧を供給し得る。パストランジスタ４２４は、電圧源４２０からスイッチ４２１に電圧を渡すように制御される。

電圧源４２０は、例えば、ワード線（ＷＬ）、ＳＧＳ制御ゲート、及びＳＧＤ制御ゲートで電圧を提供し得る。電圧ソースは、プログラム又は読み出し動作中に選択されたワード線上に電圧を提供する選択されたワード線（ＷＬ）ドライバ４４７と、非選択データワード線のためのドライバ４４７ａと、ダミーワード線上に電圧を提供するダミーワード線ドライバ４４７ｂと、を含み得る。

電圧源はまた、サブブロックごとに共通のＳＧＳドライバ４４５及び別個のＳＧＤドライバを含み得る。例えば、ＳＧＤドライバ４４６、４４６ａ、４４６ｂ、及び４４６ｃは、それぞれＳＢ０、ＳＢ１、ＳＢ２、ＳＢ３に提供され得る。別のオプションでは、別個のＳＧＳドライバがそれぞれのサブブロックに提供される。

行デコーダを含む様々な構成要素は、本明細書に記載される機能を実施するために、ステートマシン１１２又はコントローラ１２２などのコントローラからコマンドを受信し得る。

ソース線電圧源４３０は、制御線４３２を介して基板内のソース線／拡散領域に電圧Ｖｓｌを提供する。１つのアプローチでは、ソース拡散領域４３３は、ブロックに共通である。１組のビット線４４２もまた、ブロックによって共有される。ビット線電圧源４４０は、ビット線に電圧を提供する。

図５は、図１のメモリ構造１２６又は図２のメモリ構造３２６の例示的な３Ｄ構成における１組のブロックを含むメモリデバイス５００の斜視図である。基板上には、メモリセル（記憶素子）のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３、並びにブロックによって使用される回路を有する周辺領域がある。周辺領域５０４は、周辺領域５０５が１組のブロックの端部にある間、それぞれのブロックの縁部に沿って延びている。１つのアプローチでは、ＳＧＳトランジスタの電圧ドライバのためのパストランジスタが、この周辺領域５０５内に位置してもよい。この場合、ブロックＢＬ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、パストランジスタから段々と離れた距離にある。回路は、ブロックの制御ゲート層、ビット線、及びソース線に接続され得る電圧ドライバを含み得る。１つのアプローチでは、ブロック内の共通の高さの制御ゲート層が一般的に駆動される。基板５０１はまた、回路の信号を搬送するために導電路内でパターン化された１つ以上の下部金属層と共に、ブロックの下に回路を搬送することができる。ブロックは、メモリデバイスの中間領域５０２に形成される。メモリデバイスの上部領域５０３において、１つ以上の上部金属層は、回路の信号を搬送するために導電路内でパターン化される。

１つの可能なアプローチでは、ブロックは平面内にあり、ｘ方向の平面の長さは、ワード線への信号経路が１つ以上の上部金属層に延在する方向（ワード線又はＳＧＤ線方向）を表し、また、ｙ方向の平面の幅は、ビット線への信号経路が１つ以上の上部金属層内に延在する方向（ビット線方向）を表す。Ｚ方向は、メモリデバイスの高さを表す。ブロックはまた、複数の平面内に配置されてもよい。

図６Ａは、図５のブロックのうちの１つの一部分の例示的な断面図を示す。ブロックは、交互の導電層及び誘電体層のスタック６１０を含む。この例では、導電層は、２つのＳＧＤ層、１つのＳＧＳ層、２つのソース側ダミーワード線層（又はワード線）ＷＬＳ１及びＷＬＳ０、２つのドレイン側ダミーワード線層ＷＬＤ１及びＷＬＤ０、並びに１１個のデータワード線層（又はデータワード線）ＷＬ０～ＷＬ１０を含む。ＷＬ０はソース側データワード線であり、ＷＬＳ１は、ソース側データワード線に隣接するダミーワード線層である。ＷＬＳ０は、ＷＬＳ１に隣接する別のダミーワード線層である。ＷＬ１０はドレイン側データワード線であり、ＷＬＤ１は、ドレイン側データワード線に隣接するダミーワード線層である。ＷＬＤ０はＷＬＤ１に隣接する別のダミーワード線層である。誘電体層をＤＬ１～ＤＬ１９とラベル付けする。更に、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタックの領域が示されている。それぞれのＮＡＮＤストリングは、ワード線に隣接するメモリセルを形成する材料で充填されたメモリホール６１８又は６１９を包含する。スタックの領域６２２は、図６Ｃでより詳細に示されている。

スタックは、基板６１１を含む。１つのアプローチでは、ソース線ＳＬの一部分は、ブロック内のそれぞれのメモリセルストリングのソース端と接触する基板内のｎ型ソース拡散層６１１ａを含む。消去電圧は、消去動作でこの層に印加され得る。ｎ型ソース拡散層６１１ａは、１つの可能な実装において、ｐ型ウェル領域６１１ｂ内に形成され、次いでｎ型ウェル領域６１１ｃ内に形成され、次いでｐ型半導体基板６１１ｄ内に形成される。ｎ型ソース拡散層は、１つのアプローチにおいて、平面内の全てのブロックによって共有され得る。

ＮＳ１は、スタック６１６の底部６１６ｂにソース端６１３を有し、スタックの上部６１６ａにドレイン端６１５を有する。金属充填スリット６１７及び６２０は、ソース線をスタックの上方の線に接続するように、スタックを通って延在する相互接続として、スタックにわたって周期的に提供されてもよい。スリットは、ワード線の形成中に使用され、続いて金属で充填されてもよい。ビット線ＢＬ０の一部分も示されている。導電ビア６２１は、ドレイン端６１５をＢＬ０に接続する。

１つのアプローチでは、メモリセルのブロックは、交互の制御ゲート及び誘電体層のスタックを含み、メモリセルは、スタック内の垂直に延在するメモリホール内に配置される。

１つのアプローチでは、それぞれのブロックは、垂直相互接続がＳＧＳ、ＷＬ、及びＳＧＤ層を含むそれぞれの層に接続し、水平経路から電圧ドライバへと上向きに延在する段付きエッジを含む。

図６Ｂは、図６Ａのメモリホールの高さに沿った幅の例示的な変化を示す。メモリホールを作製するために使用されるエッチングプロセス、及び非常に高いアスペクト比により、メモリホールの断面幅、例えば直径は、その高さに沿って変化し得る。典型的には、直径は、メモリホールの上部から底部へと徐々に小さくなる。場合によっては、図示のように、ホールの上部にわずかな狭まりが生じ、それにより、直径は、メモリホールの上部から底部までわずかに幅広になってから徐々に小さくなる。

図６Ｃは、図６Ａのスタックの領域６２２の拡大図を示す。メモリセルは、スタックの異なるレベルでワード線層とメモリホールとの交点に形成される。この例では、ＳＧＤトランジスタ７１８及び７１７は、ダミーメモリセル７１６及び７１５、並びにデータメモリセル７１４の上に提供される。いくつかの層は、例えば、原子層堆積を使用して、メモリホール６３０の側壁（ＳＷ）に沿って、及び／又はそれぞれのワード線層内に堆積され得る。例えば、メモリホール内の材料によって形成されるそれぞれのピラー６９９又は列は、ブロッキング酸化物層６６３、電荷トラップ層６６４又は窒化ケイ素（Ｓｉ３Ｎ４）若しくは他の窒化物などの膜、トンネル層６６５、チャネル６６０（例えば、ポリシリコンを含む）、及び誘電体コア６６６を含み得る。ワード線層は、制御ゲートとしてタングステンなどの金属障壁６６１及び導電性金属６６２を含み得る。例えば、制御ゲート６９０～６９４が提供される。この実施例では、金属を除く全ての層が、メモリホール内に提供される。他のアプローチでは、層のいくつかは制御ゲート層内にあり得る。追加のピラーは、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（active area、ＡＡ）を形成することができる。

それぞれのＮＡＮＤストリングは、１つ以上のソース端選択ゲートトランジスタから１つ以上のドレイン端選択ゲートトランジスタまで連続的に延在するチャネルを含む。

図７は、例示的なプログラム動作において一連のプログラムループで使用される電圧信号を示す。水平軸は、１～２２の範囲のプログラムループ（ＰＬ）数を示し、垂直軸は電圧を示す。プログラム動作中、プログラムループは、それぞれの平面内の選択されたブロックで、選択されたワード線に対して実施される。プログラムループは、プログラム電圧又はパルスが選択されたワード線に印加されるプログラム部分と、続いて、１つ以上の検証試験が関連するメモリセルに対して実施されている間に、検証信号が選択されたワード線に印加される検証部分と、を含む。消去状態以外に、それぞれの割り当てられた状態は、プログラム動作における状態についての検証試験に使用される検証電圧を有する。

電圧信号７００は、プログラミングのために選択されたワード線に印加される、初期プログラム電圧７０１を含む一連のプログラム電圧を含む。この実施例では、電圧信号は、固定された又は変化するステップサイズを使用するプログラミングパスの１つ以上のプログラムループにおいて振幅がステップ状に増加するプログラム電圧を含む。これは、増分ステップパルスプログラミングと称され、プログラム電圧は、初期レベルＶｐｇｍ＿ｉｎｔ（初期プログラム電圧７０１を参照されたい）で開始し、例えば、プログラム動作が完了するまで、それぞれの連続するプログラムループにおいてステップ単位で増加する。選択されたメモリセルの閾値電圧が割り当てられたデータ状態の検証電圧に到達すると、正常完了となる。

プログラム動作は、単一のプログラミングパス又は複数のプログラミングパスを含むことができ、それぞれのパスは、例えば、増分ステップパルスプログラミングを使用する。

例示的な検証信号７０２を含むそれぞれのプログラムループ内の検証信号は、プログラムループについて検証されている割り当てられたデータ状態に基づいて、１つ以上の検証電圧を含み得る。検証試験は、プログラム動作が進むにつれて、下位の割り当てられたデータ状態、次いで中位の割り当てられたデータ状態、次いで上位の割り当てられたデータ状態を包含し得る。例示的な検証信号は、簡易的に３つの検証電圧を示す。

全てのメモリセルは、最初に、例えば、プログラム動作の開始時に消去状態にあってもよい。プログラム動作が完了した後、データは、Ｖｔｈ分布の間にある読み出し電圧を使用してメモリセルから読み出され得る。同時に、パス電圧とも称される読み出しパス電圧、Ｖｐａｓｓ（例えば、８～１０Ｖ）が残りのワード線に印加される。所与のメモリセルのＶｔｈが読み出し基準電圧のうちの１つ以上を上回るか又は下回るかどうかを試験することにより、システムは、メモリセルによって表されるデータ状態を決定することができる。これらの電圧は、異なるデータ状態のＶｔｈ範囲間の境界を定めるため、境界電圧である。

更に、プログラムされる又は読み出されるデータは、ページ内に配置され得る。例えば、４つのデータ状態、又はセル当たり２ビットでは、２つの論理ページのデータが１ページにまとめて記憶され得る。Ｅｒ、Ａ、Ｂ、及びＣ状態のビットの符号化例は、上位ページ（ＵＰ）ビット／下位ページ（ＬＰ）ビットのフォーマットで、それぞれ１１、１０、００、及び０１となる。下位ページ読み出しはＶｒＡ及びＶｒＣを使用することができ、上位ページ読み出しはＶｒＢを使用することができる。

８つのデータ状態、又はセル当たり３ビットでは、３つのページのデータが記憶され得る。Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧ状態のビットの符号化例は、それぞれ１１１、１１０、１００、０００、０１０、０１１、００１、及び１０１となる。セル当たり２ビット以上を記憶するメモリは、スリーレベルセル（ＴＬＣ）メモリ（８個のデータ状態を使用してセル当たり３ビットを記憶する）及びクアッドレベルセル（ＱＬＣ）メモリ（１６個のデータ状態を使用してセル当たり４ビットを記憶する）を含む、マルチレベルセル（ＭＬＣ）メモリと称され得る。２つのデータ状態を使用してセル当たり１ビットを記憶するメモリは、シングルレベルセル（Singe Level Cell、ＳＬＣ）メモリと称され得る。

図８は、８個のデータ状態、又はセル当たり３ビットを有する１組のメモリセル内のプログラム動作後の、メモリセルの組の例示的なＶｔｈ分布を示す。垂直軸は、対数スケールでメモリセルの数を示し、水平軸は、線形スケールでメモリセルのＶｔｈを示す。１つのアプローチでは、プログラム動作の開始時に、メモリセルは全て最初に消去状態１０００にある。プログラム動作が正常に完了した後、通常発生するある程度のプログラムディスターブにより、Ｅｒ状態に割り当てられたメモリセルはアップシフトされてもよい。

それぞれ、検証電圧ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ、及びＶｖＧを使用して、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧ状態にプログラムされるメモリセルは、それぞれ、Ｖｔｈ分布１００１、１００２、１００３、１００４、１００５、１００６、及び１００７によって表される。読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧは、読み出し動作においてメモリセルの状態を読み出すために使用され得る。これらの検証電圧及び読み出し電圧は、選択されたワード線電圧の制御ゲート読み出しレベルの例である。

データがメモリセル内にしばらくの間保存された後、データは古くなる可能性があり、別の場所にコピーされる場合があり、又は何らかの他の理由で、メモリセルを消去することが望ましい場合もある。多くの不揮発性メモリ設計では、消去はブロック単位で実施される。ブロックが消去の最小単位とみなされ得るような設計（ブロック消去可能メモリ）内では、ブロック内のメモリセルのサブセットを別々に消去することはできない。

図９は、１６個のデータ状態、又はセル当たり４ビット（ＱＬＣメモリ）を有する１組のメモリセルにおけるプログラム動作後の、メモリセルの別の例示的なＶｔｈ分布を示す。垂直軸は、対数スケールでメモリセルの数を示し、水平軸は、線形スケールでメモリセルのＶｔｈを示す。１つのアプローチでは、プログラム動作の開始時に、メモリセルは全て最初に消去分布Ｓ０にある。読み出し電圧ＶｒＳ１～ＶｒＳ１５が、対応する分布Ｓ１～Ｓ１５について示されている（明確にするために、対応する検証電圧は図９に示されていない）。

図８～図９の例では、プログラミングは、消去分布（Ｅｒ又はＳ０）内の全てのメモリセルから開始し、記憶されるデータに従ってそれらの標的分布にあるものとして検証された全て又は実質的に全てのメモリセルで終了する単一の連続動作で実施されてもよい。他の実施例では、図８～図９に示される状態へのプログラミングは、異なる時間で実施され得る２つ以上の別個のプログラミング動作で行われてもよい。他の動作は、そのようなプログラミング動作の間に実施されてもよい。

場合によっては、１つ以上のメモリセルのプログラミングは、以前にプログラムされたメモリセルの閾値電圧分布に影響を及ぼし得る。例えば、ＮＡＮＤ構造のワード線に沿ったプログラムされたメモリセルは、ＮＡＮＤ構造の後続のワード線のプログラミング（例えば、同じブロック内の隣接するワード線に沿ったメモリセルのプログラミング）によって影響を受ける可能性がある。近傍のメモリセルに電荷が追加されると、以前にプログラムされたメモリセルの閾値電圧が増加し、その結果、閾値電圧分布が変化し、これが「プログラムディスターブ」と称され得る。これにより、データの誤読が生じ得る。このようなプログラムディスターブの影響を軽減するため、２つ以上の動作でプログラミングを実施することで、プログラミングが完了する前に隣接するメモリセルのプログラミングを可能にすることができる。例えば、第１のプログラミング動作で最終分布に近い第１の分布にメモリセル群をプログラムすることができ、これがＦｏｇｇｙプログラミング動作と称され得る。次に、１つ以上の隣接するワード線のメモリセルをプログラムすることができる。続いて、隣接するセルをプログラムした後、別のプログラム動作（Ｆｉｎｅプログラミング動作）でメモリセル群を第２の分布（例えば、図８～図９に示されるもののような最終分布）にプログラムすることができる。このように第１の（近似又はＦｏｇｇｙ）分布にプログラムし、その後、第２の（正確又はＦｉｎｅ）分布にプログラムすることが、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングと称され得る。

図１０は、１６個のデータ状態に対応する１６個の分布を使用した、ＱＬＣメモリセル群のＦｏｇｇｙ－Ｆｉｎｅプログラミングの例を示す。全てのメモリセルは、Ｆｏｇｇｙプログラミングの前に、消去された分布（例えば、分布Ｓ０）内にあってもよい。Ｆｏｇｇｙプログラミングは、図１０の上部に示された第１の分布Ｓ１’～Ｓ１５’にメモリセルをプログラムする。その後、Ｆｉｎｅプログラミングは、下部に示された第２の分布Ｓ１～Ｓ１５にメモリセルをプログラムする。これらの２つのプログラム動作間にはある程度の時間があってもよく、メモリセルの１つ以上の他の群がその時間にプログラムされてもよい。所与の第１の分布のメモリセルは、その後、間のメモリセルを消去することなく、対応する第２の分布に更にプログラムされ、Ｆｉｎｅプログラムが消去された分布から始まることはことが理解されよう。例えば、Ｆｏｇｇｙプログラム動作でＳ１’分布にプログラムされたメモリセルは、その後、Ｆｉｎｅプログラム動作でＳ１分布に更にプログラムされ、Ｆｏｇｇｙプログラム動作でＳ２’分布にプログラムされたメモリセルは、その後、Ｆｉｎｅプログラム動作でＳ２分布に更にプログラムされ、Ｆｏｇｇｙプログラム動作でＳ３’分布にプログラムされたメモリセルは、その後、Ｆｉｎｅプログラム動作でＳ３分布に更にプログラムされる、というようになる。

第１の分布Ｓ１’～Ｓ１５’は、概して第２の分布Ｓ１～Ｓ１５よりも幅広く、隣接する分布間に顕著な重なりが存在する（例えば、分布Ｓ１’は分布Ｓ２’にオーバーラップし、分布Ｓ２’は分布Ｓ３’にオーバーラップする、など）。第１の分布へのプログラミングは、第２の分布に使用されるものと同じプログラミング工程を使用してもよく、又は異なる工程（例えば、同じ電圧及び時間又は異なる電圧及び／又は時間のパルスのプログラミング）を使用してもよい。図９に示されるような読み出し電圧を使用して第１の分布Ｓ１’～Ｓ１５’にあるメモリセルを読み出すことにより、そのような重なりによって多数のエラー（例えば、ＥＣＣによって訂正され得るより多くのエラー）が発生する可能性があるため、Ｆｉｎｅプログラミングには別のソースが使用されてもよい。データの安全なコピーは、良好なコピーがＦｉｎｅプログラミングに利用可能となるように、Ｆｏｇｇｙプログラム動作とＦｉｎｅプログラム動作との間に別の場所で維持されてもよい。例えば、データのコピーは、追加の不揮発性メモリセル（例えば、ＱＬＣメモリセルと同じメモリ構造にあり得るＳＬＣメモリセル、又は他の場所）に、又は後続のＦｉｎｅプログラミングのために揮発性メモリに書き込まれてもよい。

所与のワード線のＦｏｇｇｙプログラミングとＦｉｎｅプログラミングとの間に、１つ以上の他のワード線（例えば、所与のワード線と何らかの結合を有し得る近傍のワード線）がプログラムされてもよい。図１１は、３Ｄ ＮＡＮＤ構造の４つのストリングのワード線（例えば、図６Ａに示すＮＳ１及びＮＳ２などのＮＡＮＤストリング）のワード線をプログラムするために使用され得るプログラミングスキームの例を示す。左側の第１の列は当該のワード線（ＷＬ）を示し、次の列（ＳＴＡＧＥ）は、４つのストリングＳＴＲ０～ＳＴＲ３のそれぞれについて、Ｆｏｇｇｙ又はＦｉｎｅのいずれかとしてのプログラミングステージを示すことを示す。それぞれのエントリにおける数字は、異なるストリング及びワード線のＦｏｇｇｙ及びＦｉｎｅプログラミングの順序を示す。矢印は、いくつかの工程の順序を示すために使用される。

プログラミングは、ＷＬ０のＳＴＲ０、ＳＴＲ１、ＳＴＲ２及びＳＴＲ３のＦｏｇｇｙプログラミングから始まり、ＷＬ１、ＳＴＲ０のＦｏｇｇｙプログラミング、次いで、ＷＬ０、ＳＴＲ０のＦｉｎｅプログラミングと続く。これに、ＷＬ１、ＳＴＲ１のＦｏｇｇｙプログラミング、次いでＷＬ０、ＳＴＲ１のＦｉｎｅプログラミング、ＷＬ１、ＳＴＲ２のＦｏｇｇｙプログラミング、ＷＬ０、ＳＴＲ２のＦｉｎｅプログラミング、ＷＬ１、ＳＴＲ３のＦｏｇｇｙプログラミング、ＷＬ０、ＳＴＲ３のＦｉｎｅプログラミングが続き、次いで、ＷＬ２、ＳＴＲ０のＦｏｇｇｙプログラミング、というように続く。所与のメモリセル群のＦｏｇｇｙプログラミングとＦｉｎｅプログラミングとの間には、他のメモリセルがプログラム（例えば、Ｆｏｇｇｙプログラム）されて、隣接するセルの結合効果が既に整えられた後にＦｉｎｅプログラミングが行われるため、プログラムディスターブ効果は低減されることがわかる。例えば、ＷＬ１、ＳＴＲ０のＦｏｇｇｙプログラミングは図１１の４番目のプログラム動作であり、ＷＬ１、ＳＴＲ０のＦｉｎｅプログラミングは１３番目のプログラム動作であり、間には他の９つのプログラム動作が存在する。Ｆｏｇｇｙプログラムされ、まだＦｉｎｅプログラムされていないデータのコピーは、Ｆｉｎｅプログラミングが完了するまで安全な場所に保存されてもよい（例えば、ＷＬ１、ＳＴＲ０のデータの安全なコピーは、図１１の４番目の動作と１３番目の動作との間に維持されてもよい）。安全なコピーを維持することは、記憶空間（例えば、揮発性又は不揮発性メモリ）と、データを転送するためのバス使用との両方に関して、かなりのリソースを取り得る。

本技術の一実施例では、ＭＬＣメモリセルに記憶されるデータに対してパリティデータが計算されてもよく、このパリティデータは、Ｆｏｇｇｙプログラムされているデータが復元されることを可能にし得る（例えば、安全なコピーを必要とすることなく元のデータを取得するために、Ｆｏｇｇｙデータを読み出した結果とパリティデータとを組み合わせることによって復元される）。

図１２は、Ｆｏｇｇｙプログラムされたメモリセルからのデータの復元を容易にするため、パリティデータと共に使用されるグレイコードメモリ状態符号化スキームの例を示す。例示される符号化スキームは、図８～図１０のいずれかに示される分布に適用され得る。分布Ｓ０～Ｓ１５（列１）にはそれぞれ、任意の隣接する分布に割り当てられたデジタル値が１ビットだけ異なるように、グレイコード割り当てスキームに従って異なる４ビットデジタル値（列２）、又はメモリ状態が割り当てられる。例えば、分布Ｓ４（１１００）及び隣接する分布Ｓ３（１１０１）に割り当てられたデジタル値は、最初の３ビットが同じであり（１１０）、最後のビットのみが異なる。同様に、分布Ｓ４（１１００）及び隣接する分布Ｓ５（０１００）に割り当てられたデジタル値は、最後の３ビットが同じであり（１００）、最初のビットのみが異なる。パリティデータ（列３）は、割り当てられたデジタル値ごとに１つのパリティビットからなり、この事例では単に、デジタル値のビットに対する排他的ＯＲ（ＸＯＲ）動作によって取得される。グレイコードは、メモリ状態の割り当てに使用されるため、パリティビットは、示されるように交互に０－１－０－１となる。他の実施例では、他のパリティスキーム（又は異なる符号化スキーム）が使用されてもよい。表示されているデジタル値は、Ｆｉｎｅプログラミング後に達成され得る分布Ｓ０～Ｓ１５にマッピングされているが、同じデジタル値が、Ｆｏｇｇｙプログラミングから生じ得る第１の分布Ｓ０～Ｓ１５’に同様にマッピングされることが理解されよう。したがって、例えば、Ｓ３及びＳ３’分布の両方がデジタル値１１０１にマッピングされ、Ｓ１２及びＳ１２’分布の両方がデジタル値１０１０にマッピングされる。パリティデータを用いたグレイコード割り当てスキームの使用は、Ｆｏｇｇｙプログラムされたメモリセル（例えば、まだＦｉｎｅプログラムされておらず、データ状態がＳ１’～Ｓ１５’であり、状態Ｓ１～Ｓ１５ではないメモリセル）からのデータの復元を容易にし得る。

図１３Ａは、Ｆｏｇｇｙプログラムされたメモリセルからのデータの正確な復元を容易にするために、パリティデータを用いた好適なグレイコード割り当て（例えば、図１２に示されるように、又は異なるグレイコードを使用する）がどのように使用され得るかを示す例である。図１３Ａは、１ビットのパリティデータがそれぞれの分布の上に示された（１又は０値のいずれか）、分布Ｓ１’～Ｓ１５’（消去分布Ｓ０に加えて）を示す。これは、例えば、図１２に示すように生成されたパリティデータを有する、（例えば、隣接するメモリセルがプログラムされている間に）Ｆｏｇｇｙプログラムされた状態にあるメモリセルに対応する。一連の読み出し工程は、図１３Ａに示されるように、読み出しレベルＲＬ１～ＲＬ１４で実行されてもよい。読み出しレベルＲＬ１～ＲＬ１４は、前の実施例のように分布間に位置しない（例えば、図８のＶｒＡ～ＶｒＧ又は図９のＶｒＳ１～ＶｒＳ１５とは異なる）。代わりに、それぞれの読み出しレベルＲＬ１～ＲＬ１４は、分布の中間（中点）に若しくはほぼ中間（中点）に位置するか、又は両側の分布間の中ほどに位置する。例えば、ＲＬ３は、分布Ｓ２’と分布Ｓ４’との間の中ほどにあり、分布Ｓ３’の中間にある。したがって、ＲＬ３は、偶数パリティ値（パリティ値＝０）を有する２つの分布（Ｓ２’及びＳ４’）の間で、奇数パリティ値（パリティ値＝１）を有する分布（Ｓ３’）の中間に又はほぼ中間にある。読み出しレベルＲＬ１～ＲＬ１４は、分布Ｓ１～Ｓ１４の中間に又はほぼ中間に（すなわち、最も低い分布Ｓ０、及び最も高い分布Ｓ１５を除いて、全ての分布の中間に又はほぼ中間に）位置する。

表示されたパリティ値（使用されるグレイコードに従って交互になる）と組み合わせた１４個の読み出しレベルＲＬ１～ＲＬ１４でＦｏｇｇｙプログラムされたデータ状態Ｓ１’～Ｓ１５’を読み出すことは、Ｆｏｇｇｙプログラミング動作でプログラムされたデータを正確に復元するのに十分であり得る。場合によっては、これにより、ＦｏｇｇｙプログラムされたデータをＦｏｇｇｙプログラムされたメモリセルから直接復元することが可能になり、安全なコピーを他の場所に維持する必要がなくなる（例えば、ＳＬＣ内又は揮発性メモリ内の安全なコピーが不要になり得る）。

ＲＬ１が使用されるとき（例えば、ＲＬ１での電圧が対応するワード線に印加されるとき）オンになる（例えば、センスブロックによって検出されるように、導電性になるか又はトリッピングイベントを受ける）メモリセルは、Ｓ０分布又はＳ１’分布のいずれかにあり得る。これらの分布のうち、所与のセルは、セルに関連付けられたパリティビットから決定され得る（例えば、ＲＬ１でオンになり、パリティ＝０を有する任意のセルは分布Ｓ０にあり、ＲＬ１でオンになり、パリティ＝１を有する任意のセルは分布Ｓ１’にある）。このようにして、Ｓ０分布内の全てのメモリセル（及びＳ１’分布内のいくつかのメモリセル）は、ＲＬ１での読み出しから検出され得る。ＲＬ１ではオンにならず、ＲＬ２でオンになる（ＲＬ１とＲＬ２との間でトリッピングイベントが検出される）メモリセルは、Ｓ１’分布又はＳ２’分布のいずれかにあり得る。これらの分布のうち、所与のセルは、セルに関連付けられたパリティビットから決定され得る（例えば、ＲＬ２で最初にオンになり、パリティ＝１を有する任意のセルは分布Ｓ１’にあり、ＲＬ２で最初にオンになり、パリティ＝０を有する任意のセルは分布Ｓ２’にある）。このようにして、Ｓ１’分布内の残りのメモリセル（及びＳ２’分布内のいくつかのメモリセル）は、ＲＬ２での読み出しから検出され得る。ＲＬ１又はＲＬ２ではオンにならず、ＲＬ３でオンになるメモリセルは、Ｓ２’分布又はＳ３’分布のいずれかにあり得る。これらの分布のうち、所与のセルは、セルに関連付けられたパリティビットから決定され得る（例えば、ＲＬ３で最初にオンになり、パリティ＝０を有する任意のセルは分布Ｓ２’にあり、ＲＬ３で最初にオンになり、パリティ＝１を有する任意のセルは分布Ｓ３’にある）。このようにして、Ｓ２’分布内の残りのメモリセル（及びＳ３’分布内のいくつかのメモリセル）は、ＲＬ３での読み出しから検出され得る。このアプローチは、ＲＬ１４まで及び、Ｓ０及びＳ１’～Ｓ１３’内の全てのセルと、Ｓ１４’内のいくつかのセルとを識別し得る。ＲＬ１４が印加されたときにオンにならない（トリッピングイベントを経験しない）メモリセルは、Ｓ１４’又はＳ１５’のいずれかの分布にあり、これらは、対応のパリティビットによって区別され得る（ＲＬ１４でオンにならず、パリティ＝０を有するメモリセルは、分布Ｓ１４’にあり、ＲＬ１４でオンにならず、パリティ＝１を有するメモリセルは、分布Ｓ１５’にある）。

図１３Ｂ～図１３Ｄは、図１３Ａに示されるようにＦｏｇｇｙプログラムされたＱＬＣセル（例えば、図６Ａ～図６Ｃに示されるようなＮＡＮＤ構造又は他のメモリ構造のメモリセル）の読み出しの実装形態を示す。図１３Ｂは、隣接する分布が１ビットだけ異なることを確実にするために、グレイコードを使用してデジタル値を１６個の分布Ｓ０～Ｓ１５に割り当てる割り当てスキームを示す。分布Ｓ０～Ｓ１５が第１の列に記載され、デジタル値（又はメモリ状態）が第２の列に記載され、それぞれのデジタル値に対応するパリティ値が第３の列に記載されている。パリティ値は、対応するデジタル値の４ビットをＸＯＲ演算することによって取得され得る。図１３Ｂに示されるスキームは、図１２に例示されるスキームの代替であってもよい（異なるパリティスキームを含む他の符号化スキームも使用されてもよい）。図１３Ｂに示されるパリティ値を使用してデータを符号化することにより、Ｆｏｇｇｙプログラムされたデータの後続の復元が可能になり得る。

図１３Ｃは、図１３Ａに示されるような読み出しレベルＲＬ１～ＲＬ１４でのメモリセルの読み出しを、Ｆｏｇｇｙプログラムされたデータを復元するためにどのようにパリティビットと組み合わせ得るかを示す。読み出しレベルが第１の列に記載されており、初期値（４ビットデジタル値）が第２の列に記載されている。第２の列内の初期値を有するそれぞれのセルについて、復元値（復号された値）は、そのセルのパリティビットに依存する。パリティビットが第３の列に記載されており、対応する復元値が第４の列に記載されている。パリティ値を使用してＦｏｇｇｙ読み出しデータ（例えば初期値）を復号することにより、場合によっては、Ｆｏｇｇｙプログラムされたデータの安全なコピーを維持することが不要になり得る。

ＲＬ１でオンになるメモリセルには、初期値１１１１（図１３Ｂの表の分布Ｓ０に対応する）が割り当てられ得る。対応するパリティビット＝０の場合、復元値は同じく１１１１であり（例えば、メモリセルは分布Ｓ０にある）、パリティビット＝１の場合、復元値は１１１０である（例えば、メモリセルは分布Ｓ１’にあり、第４のビットは反転する）。ＲＬ１でオンにならず、ＲＬ２でオンになるメモリセルには、初期値１１１０（図１３Ｂの表の分布Ｓ１又はＳ１’に対応する）が割り当てられ得る。対応するパリティビット＝１の場合、復元値は同じく１１１０であり（例えば、メモリセルは分布Ｓ１’にあり、初期値が復元値として使用される）、パリティビット＝０の場合、復元値は１０１０である（例えば、メモリセルは分布Ｓ２’にあり、第２のビットは反転する）。ＲＬ１又はＲＬ２でオンにならず、ＲＬ３でオンになるメモリセルには、初期値１０１０（図３Ｂの表の分布Ｓ２又はＳ２’に対応する）が割り当てられ得る。対応するパリティビット＝０の場合、復元値は同じく１０１０であり（例えば、メモリセルは分布Ｓ２’にあり、初期値が復元値として使用される）、パリティビット＝１の場合、復元値は１０００である（例えば、メモリセルは分布Ｓ３’にあり、第３のビットは反転する）。このアプローチは、図１３Ｃに示されるようにＲＬ１４まで継続し、ＲＬ１４で最初にオンになるメモリセルには、初期値０１１１（図１３Ｂの表の分布Ｓ１３又はＳ１３’に対応する）が割り当てられ、対応するパリティ値に応じて、復元値０１１１（パリティ＝１の場合）又は００１１（パリティ＝０の場合）のいずれかが割り当てられる。ＲＬ１４でオンにならない残りのメモリセル（図１３Ｃの「残り」に示されている）には、初期値００１１（分布Ｓ１４又はＳ１４’に対応する）が割り当てられ、対応するパリティ値に応じて、分布Ｓ１４に対応する復元値００１１（パリティ＝０の場合）又は分布Ｓ１５に対応する１０１１（パリティ＝１の場合）のいずれかが割り当てられる。

値を復元するためのパリティデータを用いたＦｏｇｇｙ読み出しは、様々な方法で実装され得る。図１３Ｄは、対応する論理動作によって示されるときにビットを反転させるために、初期値（ビットＴ、Ｃ、Ｂ、及びＡ）及びパリティビット（Ｓ）に論理動作を適用する例を示す。例えば、第１のラインには、初期値１１１１がパリティビット０又は１と共に存在し得る。パリティビットが１である場合（Ｔ＆Ｃ＆Ｂ＆Ａ＆Ｓ）、ビットＡは０に反転し（Ａ＝０）、そうでなければ初期値１１１１が復元値として使用される。第２のラインには、初期値１１１０が、パリティビット０又は１と共に存在し得る。パリティビットが０である場合（Ｔ＆Ｃ＆Ｂ＆！Ａ＆！Ｓであり、式中、「！」は逆を示すため、！ＡはＡの逆であり、すなわち、Ａ＝０の場合は！Ａ＝１、Ａ＝１の場合は！Ａ＝０である）、ビットＣは０に反転し（Ｃ＝０）、そうでなければ初期値１１１０が復元値として使用される。第３のラインには、初期値１０１０がパリティビット０又は１と共に存在し得る。パリティビットが１である場合（Ｔ＆！Ｃ＆Ｂ＆！Ａ＆Ｓ）、ビットＢは０に反転し（Ｂ＝０）、そうでなければ初期値１０１０が復元値として使用される。ＱＬＣメモリに例示される１６個の値については、１５回の論理演算が復元値を得るのに十分であり得ることがわかる。グレイコードが使用されるため、任意の所与の初期値については、パリティビットに応じて反転するビットが１つだけ存在する。反転されるビットは、説明のために影付きである。

ＡＮＤ演算などの単純な論理演算が、メモリダイ上に実装されてもよい。場合によっては、そのような論理演算は、データラッチ１９４～１９７などのデータラッチ（例えば、パリティデータのための追加のラッチ付き）内にデータが保持されている間に適用されてもよい。ビットは、データがラッチ内に留まっている間（例えば、Ｆｉｎｅ書き込み動作で復元値を書き込むために使用される前に）スキームに従って反転されてもよい。図１３Ａに示されるように、Ｆｏｇｇｙプログラムされたデータを読み出すことにより、初期値がデータラッチ１９４～１９７内にラッチされ得る。このデータがパリティ値と組み合わされたとき（例えば、図１３Ｄに示された論理演算を使用して）、データがデータラッチ１９４～１９４内に留まっている間に、ビットを反転させることによって復元値が取得され得る。次いで、この復元データは、データラッチ１９４～１９７から、Ｆｉｎｅ書き込み動作で同じメモリセルに再び書き込まれてもよく、それにより、初期値及び復元値の他の回路（例えば、メモリダイの外部）への転送が不要になる。

図１３Ｅは、（例えば、上記の図１３Ａ～図１３Ｄの実施例にあるように）パリティデータを使用することによってＦｏｇｇｙプログラムされたメモリセルからデータを復元するための動作を示す。本方法は、分布の中間の読み出しレベル（例えば、図１３Ａに示されるように、ＲＬ１～ＲＬ１４）で読み出しを実施すること（１３０２）と、読み出し結果に従って初期値（例えば、図１３Ｃに示されるように、ＲＬ１～ＲＬ１４に対応する初期値）を割り当てること（１３０４）と、読み出しデータに対応するパリティデータを取得すること（１３０６）（パリティデータは、Ｆｏｇｇｙプログラミングの前に生成されてもよく、後続の使用のために保存されてもよい）と、パリティデータを読み出し結果と組み合わせて、復元データを取得する（例えば、図１３Ｃ～図１３Ｄに例示されるように、パリティビットによって示されたときに初期値のビットを反転させることによる）こと（１３０８）と、を含む。

図１３Ａ～図１３Ｄに示されるように、Ｆｏｇｇｙプログラムされたメモリセルからのデータの復元（復号）は、パリティデータをＦｏｇｇｙ読み出し動作の結果と組み合わせて使用する。パリティデータは、データが書き込まれたとき、又はデータが書き込まれる前に計算されてもよく、適切な場所に記憶されてもよい。例えば、パリティデータは、メモリダイに送信される前にメモリコントローラ内で計算されてもよく、Ｆｏｇｇｙプログラムされたデータを復元するために必要とされるまで、揮発性メモリ（例えば、ＤＲＡＭ）に記憶されてもよい。

図１４は、メモリデバイス１０１が（例えば、図１Ａに示されるように）、不揮発性メモリダイ１４１４（例えば、不揮発性メモリ１０４の個々の不揮発性メモリダイ）内のＱＬＣ記憶装置１４１２にＦｏｇｇｙプログラムされたメモリセルからのデータの符号化及び復号を実施するように修正される例を示す。コントローラ１０２は、ＳＲＡＭ１４１６を含むＦＥＰ回路１４１及びＢＥＰ回路１４２を含む。ＦＥＰ回路１４１は、バス１４１８（例えば、ＰＣＩｅインターフェース）を介してＢＥＰ回路１４２に接続される。ＢＥＰ回路１４２は、低密度パリティ検査（ＬＤＰＣ）符号化及び復号を実装し得るＥＣＣ回路１４２０（例えば、ＥＣＣエンジン２２６／２５６）と、この事例では、ＸＯＲ回路１４１３であるパリティ回路（例えば、ＸＯＲ回路１４１３は、ＸＯＲエンジン２２４／２５４によって実装され得る）と、デコーダ回路１４２２（例えば、プロセッサ２２０／２５０を使用して実装される）と、を含む。コントローラ１０２は、バス１４２４（例えば、メモリバス２９４）を介して不揮発性メモリダイ１４１４に接続される。

データは、入力１４２８でホストから受信され、ＳＲＡＭ１４１６からバス１４１８を介してＥＣＣ回路１４２０に転送され、ＥＣＣ回路１４２０はデータを符号化し、データをＱＬＣ記憶装置１４１２でのＦｏｇｇｙプログラミングのためにバス１４２４を介して転送（１４３０）し、更にデータをＸＯＲ回路１４１３に送信し、ＸＯＲ回路１４１３は、ローカルメモリ（この例ではＤＲＡＭ１０６）に保存されるＸＯＲビットを計算する。続いて、データがＦｏｇｇｙプログラムされたままである間に他の書き込みが行われてもよく、プログラミングシーケンス（例えば、図１１に示されるシーケンス）の後の時点で、データはＦｉｎｅプログラムされてもよい。Ｆｉｎｅプログラミング時に、Ｆｏｇｇｙ読み出し（例えば、図１３Ａ～図１３Ｄに示されるように）が実行されてもよく、その結果は、デコーダ１４２２に転送（１４３４）され得る（例えば、図１３Ｃに示される初期値は、不揮発性メモリダイ１４１４の読み出し／書き込み回路からデコーダ１４２２に送信され得る）。デコーダ１４２２はまた、ＤＲＡＭ１０６からＸＯＲビットを受信し、Ｆｏｇｇｙ読み出し結果をＸＯＲビットと組み合わせて、（例えば、図１３Ｃに示すように）復元データを取得する。次いで、これらの結果は、Ｆｉｎｅプログラム動作において転送（１４３４）され、同じメモリセルに書き込まれる（例えば、Ｆｏｇｇｙプログラムされた同じメモリセルが更にプログラムされる）。

この実施例は、構成要素間（例えば、バス１４２４を介したコントローラ１０２とメモリダイ１４１４との間、及び、バス１４１８を介したＦＥＰ回路１４１とＢＥＰ回路１４２との間）の大量のデータ転送を含むことがわかる。例えば、ＱＬＣ記憶装置では、４つの論理ページのデータがまとめて記憶されてもよく、そのような４つのページをＸＯＲ演算した結果がパリティデータのページである。図１４に示されるスキームでは、このようなデータをプログラムすることは、４つの論理ページのデータを転送（１４３０）することと、その後に、Ｆｏｇｇｙ読み出しから取得した４つのページをコントローラ１０２に（バス１４２４を介して）転送（１４３２）することと、４つのページの復元データをＦｉｎｅプログラミングのために再びメモリダイ１４１４に転送（１４３４）することと、を含む。これは、特に（例えば、図１Ｄに示されるように）バスが複数のメモリダイ間で共有される場合、バス１４２４上に大量のトラフィックをもたらし得る。更に、ＸＯＲデータによってローカルメモリ１０６内で相当な空間が占有され得る（例えば、Ｆｏｇｇｙプログラムされるデータの４つの論理ページごとに、ＸＯＲデータの１つの論理ページ）。ＤＲＡＭ１０６内のＸＯＲデータにアクセスすることは、バス１４１８上に大量のトラフィックを生成し得る。

図１５Ａは、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングのためのオンチップ符号化及び復号を実施するように構成されたメモリデバイス１５３０の例を示す。メモリダイ１５３２は、メモリダイ１５３２内にパリティデータ（ＸＯＲデータ）を生成するように構成されたパリティデータ生成回路、この例では、ＸＯＲ回路１５４０を含む。ＸＯＲ回路１５４０は、ＱＬＣ記憶装置１４１２の不揮発性メモリセルに記憶されるデータに対するパリティデータを計算するための手段とみなすことができる。例えば、データがメモリデバイス１５３０に転送（１５３６）されると、データは、コントローラ１０２からバス１４２４を介してＱＬＣ記憶装置１４１２に、またメモリダイ１５３２のＸＯＲ回路１５４０に（任意のＥＣＣデータと共に）転送（１５３８）され得る。データは、ＱＬＣ記憶装置１４１２内にＦｏｇｇｙプログラムされてもよく、また、パリティデータ（この例ではＸＯＲデータ）を生成するために使用されてもよい。パリティデータは、データがＦｏｇｇｙプログラムされている間、Ｆｉｎｅプログラミングが開始されるまで保存され得る。メモリダイ１５３２はまた、ＱＬＣ記憶装置１４１２からＦｏｇｇｙ読み出しデータを受信し（転送１５４４）、ＸＯＲ回路１５４０によって以前に生成されたＸＯＲデータを使用してＦｏｇｇｙ読み出しデータを復号するように構成されたオンチップデコーダ１５４２を含む。このようにして復元される復号データは、Ｆｉｎｅプログラミング動作でＱＬＣ記憶装置１４１２に転送（１５４６）される。このようにオンチップでパリティデータを生成し、オンチップで復号を実施することにより、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングを安全なデータのコピーなしに（例えば、安全なコピーの代わりにＦｏｇｇｙプログラムされたデータとパリティデータとの組み合わせを使用して）、バス１４２４上のトラフィックは比較的少なくして実施することができる。例えば、データの４つの論理ページが書き込まれると、４つの論理ページはメモリダイ１５３２に転送（１５３８）される。続いて、４つの論理ページのＦｏｇｇｙ読み出しデータがオンチップデコーダ１５４２に転送され、バス１４２４上にトラフィックは生成されず、復元データがＱＬＣ記憶装置１４１２に再び転送（１５４６）されて、同じくバス１４２４上にトラフィックは生成されない。場合によっては、ＸＯＲデータは、メモリダイ１５３２内のＳＬＣ記憶装置に保存されてもよく、それにより、パリティデータは、バス１４２４上にトラフィックを生成することなく保存及び復元され得る（他の例では、ＸＯＲ回路１５４０からのＸＯＲデータは、オフチップで、例えばメモリコントローラ１０２内に又はメモリコントローラ１０２に接続された揮発性メモリ内に保存されてもよい）。

図１５Ｂは、ＱＬＣ記憶装置１４１２の物理ページにプログラミングされるデータの４つの論理ページ（それぞれ「Ｔ」、「Ｃ」、「Ｂ」、及び「Ａ」とラベル付けされた論理ページ）に対応する４組のデータラッチ１５５０～１５５３を含む、オンチップＸＯＲ回路１５４０の例示的実装形態を示す。例えば、ラッチのそれぞれの組は、ＥＣＣデータ（例えば、メモリコントローラ１０２のＥＣＣ回路によって計算された）と、ホストからのデータと共に記憶され得る任意の他のオーバーヘッドデータと、を伴う、ホストからのデータの１つの論理ページに対する容量を有し得る。ＸＯＲ回路１５４０は、ＱＬＣ記憶装置１４１２のメモリセルに対応するビットのそれぞれの組に対してＸＯＲ論理演算を実施し、対応するＸＯＲデータのビット（パリティデータ）を生成するように構成されたＸＯＲ論理回路１５５４を含む。ＸＯＲ論理回路１５５４は、複数の不揮発性メモリセルに記憶されるデータに対するパリティデータを計算するための手段の例とみなすことができる。パリティデータは、１組のデータラッチ１５５６に記憶される。例示的な１組のビット１５５８は、ＱＬＣ記憶装置１４１２のメモリセルにプログラムされる。ＸＯＲ論理回路１５５４は、ビットの組１５５８のビット１１０１に対応する、対応するパリティビット（この場合、「１」）を計算する。例えば、モジュロ２加算又は他の手法を使用して、ＸＯＲビットを生成することができる（例えば、奇数の「１」ビットが存在する場合、ＸＯＲの結果は「１」である）。パリティビットが他の方法（ＸＯＲではない）で生成される場合、パリティビットを生成するために異なる論理が適用されてもよい。データラッチ１５５０～１５５３は、図３Ａのデータラッチ１９４～１９７によって実装されてもよく、符号化（この例ではＸＯＲビットの計算）は、データがＦｏｇｇｙプログラミングの前又は最中にラッチ内にあるときに実施されてもよい。センスブロック５１の追加回路と組み合わせたデータラッチ１５５０～１５５３（例えば、データラッチ１９４～１９７）は、複数の不揮発性メモリセルを第１の分布にプログラムするための手段の例とみなすことができる。

図１５Ｃは、ＱＬＣ記憶装置１４１２のページのＦｏｇｇｙ読み出しから取得したデータの４つの論理ページに対応する４組のデータラッチ１５６０～１５６３を含むオンチップデコーダ１５４２の例を示す。例えば、ラッチのそれぞれの組は、ＥＣＣデータと、ホストから受信したデータと共に記憶され得る任意の他のオーバーヘッドデータと、を伴う、データの１つの論理ページに対する容量を有し得る。いくつかの実施例では、同じ物理データラッチがＸＯＲデータラッチ１５５０～１５５３として、データラッチ１５６０～１５６３（例えば、データラッチ１９４～１９７）の復号に使用されてもよい。Ｆｏｇｇｙ読み出しが実施されるとき（例えば、図１３Ａに示すように）、初期データ状態は、データラッチ１５６０～１５６３（例えば、図１３Ｃに記載された初期値）にロードされてもよい。センスブロック５１の追加回路と組み合わせたデータラッチ１５６０～１５６３（例えば、データラッチ１９４～１９７）は、第１の分布における複数の不揮発性メモリセルを読み出すための手段の例とみなすことができる。オンチップデコーダ１５４２は、そのようなＦｏｇｇｙ読み出しから取得した初期値を１組のデータラッチ１５６６内のパリティデータ（例えば、Ｆｏｇｇｙプログラミング前にＸＯＲ回路１５４０によって生成されたＸＯＲデータ）と組み合わせるデコード論理回路１５６４を含む。デコード論理回路１５６４は、メモリセルからの初期値が復元値として使用され得るように、図１３Ｃ～図１３Ｄに示されるようにＦｏｇｇｙ読み出しデータとパリティデータとを組み合わせてもよく、又はメモリセルに関連付けられたパリティ値に応じて１ビットが反転されてもよい。例えば、デコード論理回路１５６４は、図１３Ｄに例示される論理演算を実施するため、ＡＮＤ論理回路及びＮＯＲ論理回路を含んでもよい。第１の例１５６８では、メモリセルのＦｏｇｇｙ読み出しは初期値１１０１を提供し（例えば、メモリセルがＲＬ１２で導電性になる）、メモリセルの対応するＸＯＲビットは１である。デコード論理回路１５６４は、この場合（図１３Ｃ～図１３Ｄの対応するエントリに示されるように）復元値１１０１を生成する。第２の実施例１５７０では、別のメモリセルのＦｏｇｇｙ読み出しは初期値１１０１を提供し、メモリセルに対するＸＯＲビットは０である。デコード論理回路１５６４は、この場合（図１３Ｃ～図１３Ｄの対応するエントリに示されるように）復元値０１０１を生成する。デコード論理回路１５６４は、図１３Ｄに示される論理演算に従ってビットＴ（影付き）を０に単純に反転させることができ（Ｔ＆Ｃ＆！Ｂ＆Ａ＆！Ｓの場合、Ｔ＝０に設定される）、その結果、初期値は、ラッチ１５６０～１５６３内にある間に復元値に置き換えられる。デコード論理回路１５６４は、ＸＯＲビットと組み合わせたＱＬＣ記憶装置１４１２のメモリセルのＦｏｇｇｙ読み出しによって取得される対応する初期値から、図１３Ｃ～図１３Ｄの復元値を生成するように構成される。次いで、これらの復元値を使用して、メモリセルのＦｉｎｅプログラミングが実施され得る（例えば、Ｆｏｇｇｙプログラムされた同じメモリセルは、復元値に基づいて図１０に示されるように更にプログラムされる）。データは、データラッチ１５６０～１５６３（例えば、データラッチ１９４～１９７）からＦｉｎｅプログラムされてもよい。オンチップデコード１５４２は、パリティデータと組み合わされた第１の分布内の複数の不揮発性メモリセルを読み出した結果からデータを復元し、複数の不揮発性メモリセルを第１の分布から第２の分布に更にプログラムしてデータを記憶するための手段の例とみなすことができる。

図１６は、プログラミングに使用される一連の工程の例を示す。工程１では、データの４つの論理ページがメモリダイ（例えば、メモリダイ１５３２）に転送され、対応するデータラッチの組（例えば、ラッチＴ、Ｃ、Ｂ、Ａ）にロードされる。工程２では、４つの論理ページは、プログラムされるメモリセルごとにＸＯＲビット（又はフラグ「Ａ」）を生成するためにＸＯＲ演算を受ける。図１６の例では、これは２５ｕｓを要する。工程３では、ＸＯＲビット（転送されたデータの４つの論理ページから生成されたＸＯＲデータの１つの論理ページ）は、ＳＬＣメモリに書き込まれる（例えば、ＳＬＣと指定されるメモリダイ１５３２上のＮＡＮＤメモリの一部分に書き込まれる）。図１６の例では、これは１３０ｕｓを要する。このように、オンチップ符号化（ＸＯＲ演算による）及びＳＬＣへのＸＯＲデータの記憶は、迅速に実施され得る。ＳＬＣ部分及びＱＬＣ部分は、別個の構造であってもよく、又は両方が共通の構造に形成されてもよい（例えば、構造のいくつかのブロックはＱＬＣブロックとして、その他はＳＬＣブロックとして指定されてもよく、これらの指定は経時的に変化し得る）ことが理解されよう。

上記の実施例のいずれかに記載されているようなＦｏｇｇｙ－Ｆｉｎｅプログラミングのためのオンチップ符号化及び復号は、図１７～図１９の実施例を含むが、これらに限定される様々な方法で実装されてもよい。図１７は、ＳＬＣメモリセルが、Ｆｉｎｅプログラミングでの後の使用のためにパリティデータ（例えば、ＸＯＲデータ）を記憶するために使用される例を示す。データ転送１７７０（例えば、ホストから）は、メモリコントローラ１０２によって受信され、データは、ＥＣＣ回路１７７２によってＥＣＣによる符号化が行われる。次いで、符号化されたデータは、バス１４２４を介してＱＬＣ記憶装置１４１２に転送（１７７４）され、そこでＦｏｇｇｙプログラムされ、更にＸＯＲ回路１５４０に転送され、ＸＯＲ回路１５４０がＸＯＲビットを生成し、次いでＸＯＲビットはＳＬＣキャッシュ１７７６に記憶される。ＳＬＣキャッシュ１７７６は、ＳＬＣデータ記憶用に構成された構造１７７８（例えば、３Ｄ ＮＡＮＤメモリ構造）の一部分である。構造１７７８はまた、ＱＬＣ記憶装置１４１２を含み、これらの部分は再構成可能であってもよい。Ｆｏｇｇｙプログラミング後、データがＱＬＣ記憶装置１４１２内にあり、対応するＸＯＲデータがＳＬＣキャッシュ１７７６内にある間に、（例えば、図１１に示すように）他のデータがプログラムされてもよい。続いて、Ｆｉｎｅプログラミングがスケジュールされてもよく、Ｆｏｇｇｙ読み出しは、ＱＬＣ記憶装置１４１２からデコーダ１５２４に初期値を読み出す（転送１７８０）ために実施されてもよく、ＸＯＲデータはＳＬＣキャッシュ１７７６から読み出されてもよい（転送１７８２）。次いで、デコーダ１５４２は、Ｆｏｇｇｙ読み出しデータとＸＯＲデータとの組み合わせから復元値を生成する（例えば、図１３Ｃに示すように復号する）。次いで、これらの復元値を使用して、以前にＦｏｇｇｙプログラムされたメモリセルのＦｉｎｅプログラミングが実施される（転送１７８４）。したがって、この実施例では、バス１４２４経由のデータの転送は、初期データ（例えば、ユーザデータ及び任意のオーバーヘッドの４つの論理ページ）がメモリダイ１５３２に転送されるときに限られる。ＸＯＲデータ、Ｆｏｇｇｙ読み出しデータ、及び復元データのその後の転送は、メモリダイ１５３２内で内部的に行われる。

図１８は、ＳＬＣメモリセルが、Ｆｉｎｅプログラミングでの後の使用のためにパリティデータ（ＸＯＲデータ）を記憶するために使用される別の例を示す。データ転送１７７０（例えば、ホストから）は、メモリコントローラ１０２によって受信され、データは、ＥＣＣ回路１７７２によってＥＣＣによる符号化が行われる。次いで、符号化されたデータは、バス１４２４を介してＱＬＣ記憶装置１４１２に転送（１７７４）され、そこでＦｏｇｇｙプログラムされ、更にＸＯＲ回路１５４０に転送され、ＸＯＲ回路１５４０がＸＯＲビットを生成し、次いでＸＯＲビットはＳＬＣキャッシュ１７７６に記憶される。続いて、Ｆｉｎｅプログラミングがスケジュールされてもよく、ＱＬＣ記憶装置１４１２からデコーダ１５２４に初期値を読み出す（転送１７８０）ためにＦｏｇｇｙ読み出しが実施されてもよい。この実施例では、ＸＯＲデータは、ＳＬＣキャッシュ１７７６からデコーダ１５４２に直接転送されない。ＳＬＣキャッシュ１７７６からのＸＯＲデータは、バス１４２４を介してメモリコントローラ１０２のＥＣＣ回路１７７２に転送され（転送１８８０）、エラーの訂正が実施される。訂正されたＸＯＲデータ（復号されたパリティデータ）は、バス１４２４を介してデコーダ１５４２に転送される（転送１８８２）。ＥＣＣ回路１７７２は、パリティデータを復号し、復号されたパリティデータをデコーダ１５４２に送信する誤り訂正符号（ＥＣＣ）の手段の例とみなすことができる。次いで、デコーダ１５４２は、（例えば、図１３Ｃに示すように）Ｆｏｇｇｙ読み出しデータと訂正されたＸＯＲデータとの組み合わせから復元値を生成する。次いで、これらの復元値を使用して、以前にＦｏｇｇｙプログラムされたメモリセルのＦｉｎｅプログラミングが実施される（転送１７８４）。このように、この実施例では、バス１４２４経由の初期転送１７７４（例えば、４つの論理ページ）に加えて、メモリダイ１５３２からメモリコントローラ１０２へのＸＯＲデータ（例えば、データの４つの論理ページに対する１つの論理ページ）の転送、及びバス１４２４上でのメモリコントローラ１０２からメモリダイ１５３２への訂正されたＸＯＲデータの転送も存在する。ＸＯＲデータ内のエラーは復元されたデータ内のエラー、ひいてはＦｉｎｅプログラムされたデータ内のエラーをもたらし得るため、ＥＣＣを使用したこのようなエラーの低減又は排除によって、バス１４２４上の追加のトラフィックが正当化され得る。

パリティデータは、ＳＬＣキャッシュ１７７６に記憶される前に、ＥＣＣ回路１７７２によって別々に符号化されてもよいが、場合によっては、例えば、パリティデータが符号化データのＸＯＲ積である場合、別個の符号化は必要とされない（例えば、符号語のＸＯＲ積は、別個の符号化が必要とされないような符号語を提供し得る）。パリティデータのＥＣＣによる訂正は、全てのデータに適用されてもよく、又は選択的に使用されてもよい。例えば、ＥＣＣによる訂正は、選択ブロック（高エラーを有するブロック）に使用されてもよく、所与のブロックの選択部分（例えば、より低いレベルの３Ｄブロック）に使用されてもよく、又はトリガイベント（例えば、特定の数の書き込み消去サイクル後、閾値を超える温度、又はそのような他のイベント）に応答して使用されてもよい。このように、メモリデバイス１５３０は、図１７のスキーム及び図１８のスキームの両方を、異なる時間に及び／又はＱＬＣ記憶装置１４１２の異なる部分内のデータのために使用することができる。

図１９は、ローカルメモリ、ＤＲＡＭ１０６が、Ｆｉｎｅプログラミングでの後の使用のためにパリティデータ（ＸＯＲデータ）を記憶するために使用される別の例を示す。データ転送１７７０（例えば、ホストから）は、メモリコントローラ１０２によって受信され、データは、ＥＣＣ回路１７７２によってＥＣＣによる符号化が行われる。次いで、符号化されたデータは、バス１４２４を介してＱＬＣ記憶装置１４１２に転送（１７７４）され、そこでＦｏｇｇｙプログラムされ、更にＸＯＲ回路１５４０に転送され、ＸＯＲ回路１５４０がＸＯＲビットを生成し、ＸＯＲビットはＤＲＡＭ１０６に転送される（転送１９９０）。続いて、Ｆｉｎｅプログラミングがスケジュールされてもよく、ＱＬＣ記憶装置１４１２からデコーダ１５２４に初期値を読み出す（転送１７８０）ためにＦｏｇｇｙ読み出しが実施されてもよい。ＸＯＲデータは、ＤＲＡＭ１０６からデコーダ１５４２に転送される（転送１９９２）。次いで、デコーダ１５４２は、（例えば、図１３Ｃに示すように）Ｆｏｇｇｙ読み出しデータとＸＯＲデータとの組み合わせから復元値を生成する。次いで、これらの復元値を使用して、以前にＦｏｇｇｙプログラムされたメモリセルのＦｉｎｅプログラミングが実施される（転送１７８４）。したがって、この実施例では、バス１４２４経由の初期転送１７７４（例えば、４つの論理ページ）に加えて、メモリダイ１５３２からＤＲＡＭ１０６へのＸＯＲデータ（例えば、データの４つの論理ページに対する１つの論理ページ）の転送、及びバス１４２４上でのＤＲＡＭ１０６からメモリダイ１５３２へのＸＯＲデータの転送も存在する。

記載されるいくつかの実施例では、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングのための符号化及び復号がオンチップで（例えば、データがプログラムされたメモリ構造と同じダイ上に形成された符号化回路及び復号回路によって）実施される一方、他の実施例では、符号化回路及び復号回路は、集積メモリアセンブリ内のメモリダイに接合された制御ダイ内に位置してもよい。例えば、図１５Ａ及び図１７～図１９のＸＯＲ回路及びデコーダ回路は、そのような制御ダイ内に位置してもよい。

図２０は、本技術の態様を実装する方法の例を示すフロー図である。この方法は、メモリダイによって、マルチレベルセル（ＭＬＣ）メモリのページに記憶される複数の論理ページのデータを受信すること（２００２）と、メモリダイの回路によって、複数の論理ページに対するパリティデータを計算すること（２００４）（例えば、記憶されるユーザデータの４つの論理ページに対するＸＯＲビットのページを計算すること）と、ＭＬＣメモリのページのメモリセルが第１の分布にプログラミングされるように、Ｆｏｇｇｙプログラム動作においてＭＬＣメモリのページ内の複数の論理ページのデータをプログラムすること（２００６）と、を含む。この方法は、（例えば、図１３Ａに示されるように）メモリセルがＦｏｇｇｙ読み出し動作における第１の分布にある間に、ＭＬＣメモリのページを読み出すこと（２００８）と、メモリダイの回路によって、Ｆｏｇｇｙ読み出し動作の結果及びパリティデータから複数の論理ページのデータを計算すること（２０１０）（例えば、図１３Ｃの復元値を計算すること）と、Ｆｉｎｅプログラミング動作において（例えば、図１０に示すように）ＭＬＣメモリのページを第１の分布から第２の分布に更にプログラミングすることであって、第２の分布は、パリティデータから計算された複数の論理ページを表す、こと（２０１２）と、を更に含む。この方法は、メモリダイ内でシングルレベルセル（ＳＬＣ）セルとして構成された追加のメモリセルにパリティデータを記憶することを含んでもよく、かつ、ＳＬＣセルからパリティデータを読み出すことと、パリティデータから複数の論理ページを計算する前に、パリティデータの誤り訂正符号（ＥＣＣ）による復号を実施することと、を更に含んでもよく、又は、メモリダイからパリティデータを送信して揮発性メモリに記憶することと、その後、計算のために揮発性メモリからパリティデータを受信することと、を含んでもよい（図２０には図示せず）。

不揮発性記憶装置の例は、メモリダイ上に形成される複数の不揮発性メモリセルを含み、それぞれの不揮発性メモリセルは、複数ビットのデータとメモリダイ上に形成された制御回路とを保持するように構成されており、制御回路は、複数の不揮発性メモリセルに記憶されるデータに対するパリティデータを計算し、複数の不揮発性メモリセルを第１の分布にプログラムし、第１の分布内の複数の不揮発性メモリセルを読み出し、第１の分布内の不揮発性メモリセルを読み出した結果とパリティデータとの組み合わせからデータを復元し、データを記憶するために複数の不揮発性メモリセルを第１の分布から第２の分布に更にプログラムするように構成されている。

制御回路は、メモリダイ上に形成された追加の不揮発性メモリセル内にパリティデータをプログラムするように更に構成されてもよく、それぞれの追加の不揮発性メモリセルは、１ビットのデータを保持するように構成されている。制御回路は、追加の不揮発性メモリセルからパリティデータを読み出し、誤り訂正符号（ＥＣＣ）による復号のためにパリティデータを送信するように更に構成されてもよい。制御回路は、メモリダイに接続された制御ダイ上の揮発性メモリに記憶するためのパリティデータを送信し、揮発性メモリからパリティデータを受信するように更に構成されてもよい。複数の不揮発性メモリセルは、メモリダイのＮＡＮＤ構造の第１のワード線沿いに位置してもよく、制御回路は、複数の不揮発性メモリセルを第１の分布にプログラムすることと、複数の不揮発性メモリセルを第１の分布から第２の分布に更にプログラムすることとの間で、ＮＡＮＤ構造の少なくとも第２のワード線をプログラムするように更に構成されている。第１の分布は、４ビットのデータを表す１６個の分布からなってもよく、制御回路は、最も低い第１の分布及び最も高い第１の分布以外の第１の分布の中間に又はほぼ中間に位置する１４個の読み出し電圧を使用して、第１の分布内の複数の不揮発性メモリセルを読み出すように更に構成されてもよい。制御回路は、隣接する分布にただ１ビットだけ異なるデジタル値が割り当てられるように、グレイコードに従って複数の不揮発性メモリセルをプログラムするように構成されてもよい。制御回路は、第１の分布が顕著な重なりを有するように、Ｆｏｇｇｙプログラムにおいて第１の分布内の複数の不揮発性メモリセルをプログラムし、かつ、第２の分布が第１の分布より狭く、第１の分布より小さい重なりを有するように、Ｆｉｎｅプログラミングにおいて複数の不揮発性メモリセルを第１の分布から第２の分布にプログラムするように構成されてもよい。制御回路は、複数の不揮発性メモリセルに記憶される４つの論理ページのデータに対して１つの論理ページのパリティデータを計算し、論理ページのパリティデータをメモリダイ上に形成された追加の不揮発性メモリセルに書き込むか、又はメモリダイの外部での記憶用に論理ページのパリティデータを送信し、その後、データを復元するために、追加の不揮発性メモリセルから論理ページのパリティデータを読み出すか、若しくはメモリダイの外部から論理ページのパリティデータを受信するように構成されてもよい。

方法の例は、メモリダイによって、マルチレベルセル（ＭＬＣ）メモリのページに記憶される複数の論理ページのデータを受信することと、メモリダイの回路によって、複数の論理ページに対するパリティデータを計算することと、ＭＬＣメモリのページのメモリセルが第１の分布にプログラムされるように、Ｆｏｇｇｙプログラム動作においてＭＬＣメモリのページ内の複数の論理ページのデータをプログラムすることと、Ｆｏｇｇｙ読み出し動作において、メモリセルが第１の分布にある間にＭＬＣメモリのページを読み出すことと、メモリダイの回路によって、Ｆｏｇｇｙ読み出し動作の結果及びパリティデータから複数の論理ページのデータを計算することと、Ｆｉｎｅプログラミング動作においてＭＬＣメモリのページを第１の分布から第２の分布に更にプログラムすることであって、第２の分布は、パリティデータから計算された複数の論理ページを表す、ことと、を含む。

複数の論理ページに対するパリティデータを計算することは、ＭＬＣメモリのページのメモリセルごとに１つのパリティビットを計算することを含んでもよい。パリティデータを計算することは、複数の論理ページに対して排他的ＯＲ（ＸＯＲ）演算を実施することを含んでもよい。この方法は、メモリダイ内でシングルレベルセル（ＳＬＣ）セルとして構成された追加のメモリセルにパリティデータを記憶することを含んでもよい。この方法は、ＳＬＣセルからパリティデータを読み出し、パリティデータから複数の論理ページを計算する前にパリティデータの誤り訂正符号（ＥＣＣ）による復号を実施することと、を更に含んでもよい。この方法は、メモリダイからパリティデータを送信して揮発性メモリに記憶することと、その後、計算のために揮発性メモリからパリティデータを受信することと、を更に含んでもよい。この方法は、Ｆｏｇｇｙプログラミング動作の後、及びＦｏｇｇｙ読み出し動作の前に、ＭＬＣメモリの少なくとも１つの他のページをプログラムすることを更に含んでもよい。ＭＬＣメモリのページは、ＮＡＮＤメモリ構造の第１のワード線に沿っていてもよく、ＭＬＣメモリの少なくとも１つの他のページは、ＮＡＮＤメモリ構造の少なくとも第２のワード線に沿っていてもよい。メモリセルが第１の分布内にある間にＭＬＣメモリのページを読み出すことは、第１の分布の中点で又はほぼ中点で読み出しレベルを使用することを含み得る。

不揮発性記憶装置の例としては、複数の不揮発性メモリセルを含み、複数の不揮発性メモリセルに記憶されるデータに対するパリティデータを計算するための手段と、複数の不揮発性メモリセルを第１の分布にプログラムするための手段と、第１の分布内の複数の不揮発性メモリセルを読み出すための手段と、第１の分布内の複数の不揮発性メモリセルを読み出した結果とパリティデータとの組み合わせからデータを復元し、データを記憶するために複数の不揮発性メモリセルを第１の分布から第２の分布に更にプログラムするための手段と、を更に含む、メモリダイが挙げられる。

不揮発性記憶装置は、メモリダイに接続されたメモリコントローラダイを含んでもよく、メモリコントローラダイは、パリティデータを誤り訂正符号（ＥＣＣ）によって復号し、復号されたパリティデータを、データを復元するための手段に送信するための手段を含む。

本発明の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本発明を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実際の用途を最も良く説明するために選択されており、それによって、当業者が様々な実施形態で、企図される特定の使用に適するように様々な修正を伴って、本発明を最も良く利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。

Claims (20)

1. 不揮発性記憶装置であって、
   メモリダイ上に形成された複数の不揮発性メモリセルであって、それぞれの不揮発性メモリセルは、複数ビットのデータを保持するように構成されている、複数の不揮発性メモリセルと、
   前記メモリダイ上に位置付けられた制御回路であって、前記制御回路は、前記複数の不揮発性メモリセルに記憶されるデータに対するパリティデータを計算し、前記複数の不揮発性メモリセルを第１の分布にプログラムし、前記第１の分布内の前記複数の不揮発性メモリセルを読み出し、前記第１の分布内の前記不揮発性メモリセルを読み出した結果と前記パリティデータとの組み合わせから前記データを復元し、前記データを記憶するために前記複数の不揮発性メモリセルを前記第１の分布から第２の分布に更にプログラムするように構成されている、制御回路と、を備える、不揮発性記憶装置。
2. 前記制御回路は、前記メモリダイ上に形成された追加の不揮発性メモリセル内に前記パリティデータをプログラムするように更に構成され、それぞれの追加の不揮発性メモリセルは、１ビットのデータを保持するように構成されている、請求項１に記載の不揮発性記憶装置。
3. 前記制御回路は、前記追加の不揮発性メモリセルから前記パリティデータを読み出し、前記パリティデータを誤り訂正符号（ＥＣＣ）による復号のために送信するように更に構成されている、請求項２に記載の不揮発性記憶装置。
4. 前記制御回路は、前記メモリダイに接続された制御ダイ上の揮発性メモリに記憶するために前記パリティデータを送信し、揮発性メモリから前記パリティデータを受信するように更に構成されている、請求項１に記載の不揮発性記憶装置。
5. 前記複数の不揮発性メモリセルは、前記メモリダイのＮＡＮＤ構造の第１のワード線沿いに位置し、前記制御回路は、前記複数の不揮発性メモリセルを前記第１の分布にプログラムすることと、前記複数の不揮発性メモリセルを前記第１の分布から前記第２の分布に更にプログラムすることとの間で、前記ＮＡＮＤ構造の少なくとも第２のワード線をプログラムするように更に構成されている、請求項１に記載の不揮発性記憶装置。
6. 前記第１の分布は、４ビットのデータを表す１６個の分布からなり、前記制御回路は、最も低い第１の分布及び最も高い第１の分布以外の第１の分布の中間に又はほぼ中間に位置する１４個の読み出し電圧を使用して、前記第１の分布内の前記複数の不揮発性メモリセルを読み出すように更に構成されている、請求項１に記載の不揮発性記憶装置。
7. 前記制御回路は、隣接する分布にただ１ビットだけ異なるデジタル値が割り当てられるように、グレイコードに従って前記複数の不揮発性メモリセルをプログラムするように構成されている、請求項１に記載の不揮発性記憶装置。
8. 前記制御回路は、第１の分布が顕著な重なりを有するように、Ｆｏｇｇｙプログラムにおいて前記複数の不揮発性メモリセルを前記第１の分布にプログラムし、前記第２の分布が前記第１の分布より狭く、前記第１の分布より小さい重なりを有するように、Ｆｉｎｅプログラミングにおいて前記複数の不揮発性メモリセルを前記第１の分布から前記第２の分布にプログラムするように構成されている、請求項１に記載の不揮発性記憶装置。
9. 前記制御回路は、前記複数の不揮発性メモリセルに記憶される４つの論理ページのデータに対して１つの論理ページのパリティデータを計算し、前記論理ページのパリティデータを前記メモリダイ上に形成された追加の不揮発性メモリセルに書き込むか、又は前記メモリダイの外部に記憶するために前記論理ページのパリティデータを送信し、その後、前記データを復元するために、前記追加の不揮発性メモリセルから前記論理ページのパリティデータを読み出すか、又は前記メモリダイの外部から前記論理ページのパリティデータを受信するように構成されている、請求項１に記載の不揮発性記憶装置。
10. 方法であって、
    メモリダイによって、マルチレベルセル（ＭＬＣ）メモリのページに記憶されるデータの複数の論理ページを受信することと、
    前記メモリダイの回路によって、前記複数の論理ページに対するパリティデータを計算することと、
    ＭＬＣメモリの前記ページのメモリセルが第１の分布にプログラムされるように、Ｆｏｇｇｙプログラム動作においてＭＬＣメモリの前記ページ内の前記複数の論理ページのデータをプログラムすることと、
    Ｆｏｇｇｙ読み出し動作において、前記メモリセルが前記第１の分布内にある間にＭＬＣメモリの前記ページを読み出すことと、
    前記メモリダイの回路によって、前記Ｆｏｇｇｙ読み出し動作の結果及び前記パリティデータから前記複数の論理ページのデータを計算することと、
    Ｆｉｎｅプログラミング動作においてＭＬＣメモリの前記ページを前記第１の分布から第２の分布に更にプログラムすることであって、前記第２の分布は、前記パリティデータから計算された前記複数の論理ページを表す、ことと、を含む、方法。
11. 前記複数の論理ページに対して前記パリティデータを計算することが、ＭＬＣメモリの前記ページのメモリセルごとに１つのパリティビットを計算することを含む、請求項１０に記載の方法。
12. 前記パリティデータを計算することが、前記複数の論理ページに対して排他的ＯＲ（ＸＯＲ）演算を実施することを含む、請求項１１に記載の方法。
13. 前記メモリダイ内の前記パリティデータをシングルレベルセル（ＳＬＣ）セルとして構成された追加のメモリセルに記憶することを更に含む、請求項１０に記載の方法。
14. 前記ＳＬＣセルから前記パリティデータを読み出すことと、前記パリティデータから前記複数の論理ページを計算する前に前記パリティデータの誤り訂正符号（ＥＣＣ）による復号を実施することと、を更に含む、請求項１３に記載の方法。
15. 前記メモリダイから前記パリティデータを送信して揮発性メモリに記憶することと、その後、前記計算のために前記揮発性メモリから前記パリティデータを受信することと、を更に含む、請求項１０に記載の方法。
16. 前記Ｆｏｇｇｙプログラミング動作の後、及び前記Ｆｏｇｇｙ読み出し動作の前に、前記ＭＬＣメモリの少なくとも１つの他のページをプログラムすることを更に含む、請求項１０に記載の方法。
17. 前記複数の論理ページのデータを計算することは、前記Ｆｏｇｇｙ読み出し動作の結果及び前記パリティデータに対して複数の論理演算を実施することと、ラッチ内の前記Ｆｏｇｇｙ読み出し動作の前記結果においてビットを反転させて、前記ラッチ内の前記複数の論理ページを取得することと、を含む、請求項１０に記載の方法。
18. 前記メモリセルが前記第１の分布にある間にＭＬＣメモリの前記ページを読み出すことが、前記第１の分布の中点で又はほぼ中点で読み出しレベルを使用することを含む、請求項１０に記載の方法。
19. 不揮発性記憶装置であって、
    複数の不揮発性メモリセルを含むメモリダイであって、
    前記複数の不揮発性メモリセルに記憶されるデータに対するパリティデータを計算するための手段と、
    前記複数の不揮発性メモリセルを第１の分布にプログラムするための手段と、
    前記第１の分布内の前記複数の不揮発性メモリセルを読み出すための手段と、
    前記第１の分布内の前記複数の不揮発性メモリセルを読み出した結果と前記パリティデータとの組み合わせから前記データを復元し、前記データを記憶するために前記複数の不揮発性メモリセルを前記第１の分布から第２の分布に更にプログラムするための手段と、を更に含む、メモリダイを備える、不揮発性記憶装置。
20. 前記メモリダイに接続されたメモリコントローラダイを更に備え、前記メモリコントローラダイは、前記パリティデータを誤り訂正符号（ＥＣＣ）によって復号し、復号されたパリティデータを、前記データを復元するための前記手段に送信するための手段を含む、請求項１９に記載の不揮発性記憶装置。

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