CN115497520A - 数字温度补偿滤波 - Google Patents

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Abstract

本文中所公开的技术解决非易失性存储器系统中的温度影响。控制电路配置成感测所述存储器系统的当前温度，且通过基于温度补偿值修改一或多个读取/验证/编程/擦除参数而读取、验证、编程以及擦除非易失性存储器单元中的数据。所述控制电路进一步配置成通过存取存储于所述存储器系统中的历史温度值而读取、验证、编程以及擦除数据，所述历史温度值包括发生先前读取、验证、编程或擦除的温度，且测量当前温度值。所述控制电路通过应用平滑函数来确定所述温度补偿值。所述平滑函数通过基于相对于阈值的所述历史温度值与所述当前温度之间的差而选择所述历史温度值或所述当前温度值作为所述温度补偿值，或基于利用所述当前温度值和所述历史温度值的平滑函数而计算与所述当前温度值或所述历史温度值不同的所述温度补偿值来确定所述温度补偿值。

Description

数字温度补偿滤波
背景技术
本发明技术涉及非易失性存储器系统。
半导体存储器装置已经变得越来越普遍用于各种电子装置中。在半导体存储器装置中，例如导电浮动栅极的电荷存储材料或非导电电荷捕获材料可用于存储表示数据状态的电荷。存储器单元可为晶体管，其中电荷存储材料可驻存在沟道与控制栅极之间。电荷存储材料可与沟道和控制栅极两者绝缘。电荷存储材料可竖直地布置在三维(three-dimensional；3D)堆叠存储器结构中，或水平地布置在二维(two-dimensional；2D)存储器结构中。3D存储器结构的一个实例为位成本可扩展(Bit Cost Scalable；BiCS)架构，所述架构包括交替的导电层和电介质层的堆叠。
一些类型的存储器单元可通过更改电荷存储材料中的电荷来编程，由此更改存储器单元晶体管的阈值电压(Vth)。在一种技术中，编程电压施加到在沟道中具有低电压的控制栅极以将电荷添加到电荷存储材料。在施加编程电压之后，通过将验证电压施加到控制栅极且测试存储器单元是否传导大量电流来测试存储器单元的阈值电压。额外编程电压可施加到控制栅极，接着验证电压，直到存储器单元的阈值电流在目标范围内为止。
其它类型的存储器单元可编程到不同电阻水平。举例来说，电阻式随机存取存储器 (resistive random-access memory；ReRAM)可在高电阻状态与低电阻数据状态之间可逆地切换。在一些存储器单元中，ReRAM单元可在多于两个不同电阻状态之间可逆地切换。每一电阻状态可对应于一电阻范围。
可通过将一或多个读取参考信号施加到存储器单元而读取存储器单元以确定其阈值电压、电阻或其它物理特性属于何种范围。通常，存储器单元编程在称为“页”的基本单元中。在一些技术中，所述页含有用户数据和额外开销数据。额外开销数据通常包含已从用户数据计算的错误校正码(Error Correction Code；ECC)的奇偶校验位。错误校正控制器(error correction controller；ECC)引擎通过添加奇偶校验位来编码用户数据以形成码字。ECC引擎对从非易失性存储器系统读取的码字进行解码和错误校正。
存储器单元的温度可对用于读取单元的状态的参考信号的量值具有影响或
附图说明
编号相似的元件在不同图式中指代共同组件。
图1为描绘存储系统的一个实施例的框图。
图2A为存储器裸片的一个实施例的框图。
图2B为集成存储器组合件的一个实施例的框图。
图2C和2D描绘集成存储器组合件的不同实施例。
图3为单片三维存储器结构的一个实施例的一部分的透视图。
图4A为具有两个平面的存储器结构的框图。
图4B描绘存储器单元块的一部分的俯视图。
图4C描绘存储器单元块的一部分的横截面图。
图4D为存储器单元的竖直列的横截面图。
图4E为绘示多个子块的多个NAND串的示意图。
图5描绘阈值电压分布。
图6为描述数据值到数据状态的分配的一个实例的表。
图7为描述编程非易失性存储器的过程的一个实施例的流程图。
图8描绘可在图1的存储器系统中使用的温度感测电路的实例。
图9为用于感测放大器的电路的示意图。
图10A为温度补偿值(TEMPCODE)相对于用于存储器单元的源电压的图。
图10B为示出应用于存储器单元的各种参数相对于改变温度的温度补偿的图。
图11为描绘根据本发明技术的用于对温度补偿值进行滤波的方法的流程图。
图12A示出随着时间推移稳定温度变化斜升。
图12B示出当存储器系统经历连续地斜升温度曲线时，与现有技术温度补偿设计相比的滞后诱导函数和数字滤波函数中的每一个的有效性。
图12C示出平滑函数相对于稳定温度变化斜升的有效性。
图13A示出具有引入到感测到的温度中的噪声的稳定温度。
图13B示出现有技术温度补偿设计、滞后诱导函数以及数字滤波函数中的每一个在经历具有噪声的稳定温度曲线时的有效性。
图13C示出在温度检测中平滑函数相对于具有噪声的稳定温度的有效性。
图14A示出具有较大的离散跳跃的环境温度曲线。
图14B示出在存储器系统经历具有相对较大量值温度变化的温度曲线时上文所描述的现有技术温度补偿设计、滞后诱导函数以及数字滤波函数中的每一个的有效性。
图14C示出组合滞后诱导函数和数字滤波函数的平滑函数相对于具有较大量值温度变化的温度曲线的有效性。
具体实施方式
本发明技术涉及操作非易失性存储器系统。本文中所公开的技术解决非易失性存储器系统中的交叉温度影响。
许多类型的非易失性存储器单元相对于其数据状态展现与温度相关的影响。举例来说，一些存储器单元通过在浮动栅极或电荷捕获区中存储电荷而编程。通常，此存储器单元的阈值电压(Vth)随温度变化。因此，如果存储器单元在一个温度下编程到特定电荷水平且在不同温度下读取，那么即使存储器单元保持被编程电荷水平，阈值电压也可不同。因此，许多非易失性存储器系统通过存储可用于基于系统的温度变化而改变读取、验证、编程以及擦除参数的温度值来补偿温度。
本文中描述了存储电荷以控制存储器单元的阈值电压的存储器单元中的温度影响 (和补偿温度影响的技术解决方案)的实例。然而，温度影响(和本文中所公开的技术解决方案)不限于存储电荷以控制阈值电压的存储器单元。举例来说，数据状态由电阻表示的非易失性存储器单元也可展现交叉温度的影响。此外，数据状态由除阈值电压或电阻以外的物理特性表示的非易失性存储器单元也可展现交叉温度的影响。
用于读取数据页的最优读取层级可取决于温度。应注意，最优读取层级不仅可取决于当前温度，而且可取决于编程温度。如果存储器系统不补偿较大温度变化，那么位错误率(bit error rate；BER)可能增加。ECC引擎的吞吐量很大程度上可能与BER相关。举例来说，当BER较高时ECC引擎可能会运行花费较长时间来收敛的算法。因此，较大的交叉温度可降低存储器系统性能(例如，吞吐量)。
用户可在重复读数期间将其视为FBC波动。还存在如果在此临界温度下完成一些操作(例如，读取层级优化)，那么结果可能为无效的问题。
图1为实施本文中所描述的所提议的技术的存储系统100的一个实施例的框图。在一个实施例中，存储系统100为固态驱动器(“solid-state drive；SSD”)。存储系统100 还可为存储卡、USB驱动器或其它类型的存储系统。所提议的技术不限于任何一种类型的存储器系统。存储系统100连接到主机102，所述主机102可为计算机、服务器、电子装置(例如，智能手机、平板计算机或其它移动装置)、器具或使用存储器且具有数据处理能力的另一设备。在一些实施例中，主机102与存储系统100分离但连接到存储系统100。在其它实施例中，存储系统100嵌入在主机102内。
图1中所描绘的存储系统100的组件为电路。存储系统100包含连接到非易失性存储器130和本地高速易失性存储器140(例如，DRAM)的存储器控制器120。本地高速易失性存储器140由存储器控制器120使用以执行某些功能。举例来说，本地高速易失性存储器140将逻辑存储到物理地址转换表(“L2P表”)。
存储器控制器120包括主机接口152，所述主机接口152连接到主机102且与主机102通信。在一个实施例中，主机接口152经由PCI高速(PCI Express；PCIe)实施NVM 高速(NVM Express；NVMe)。还可使用其它接口，例如SCSI、SATA等。主机接口152 还连接到芯片上网络(network-on-chip；NOC)154。NOC为集成电路上的通信子系统。 NOC可横跨同步和异步时钟域或使用无时钟异步逻辑。NOC技术将联网理论和方法应用于芯片上通信，且带来优于常规总线和横杆互连件的显著改良。与其它设计相比，NOC 改良芯片上系统(systems ona chip；SoC)的可扩展性和复杂SoC的功率效率。NOC的线和链路由多个信号共享。由于NOC中的所有链路可同时对不同数据包进行操作，因此实现高级别并行度。因此，随着集成子系统的复杂度不断增加，与先前通信架构(例如，专用点对点信号线、共享总线或具有桥接器的分段总线)相比，NOC提供增强的性能(例如，吞吐量)和可扩展性。在其它实施例中，NOC154可由总线替代。处理器156、 ECC引擎158、存储器接口160以及DRAM控制器164连接到NOC154且与NOC 154 通信。DRAM控制器164用于操作本地高速易失性存储器140(例如，DRAM)且与其通信。在其它实施例中，本地高速易失性存储器140可为SRAM或另一类型的易失性存储器。
ECC引擎158执行错误校正服务。举例来说，ECC引擎158根据所实施的ECC技术来执行数据编码和解码。在一个实施例中，ECC引擎158为由软件编程的电路。举例来说，ECC引擎158可为可编程的处理器。在其它实施例中，ECC引擎158为不具有任何软件的定制且专用硬件电路。在另一实施例中，ECC引擎158的功能由处理器156实施。
处理器156执行各种控制器存储器操作，例如编程、擦除、读取以及存储器管理过程。在一个实施例中，处理器156由固件编程。在其它实施例中，处理器156为不具有任何软件的定制且专用的硬件电路。处理器156还以软件/固件过程的形式或以专用硬件电路的形式实施转换模块。在许多系统中，非易失性存储器使用与一或多个存储器裸片相关联的物理地址而内部定址到存储系统。然而，主机系统将使用逻辑地址来定址各个存储器位置。此使得主机能够将数据分配给连续逻辑地址，同时存储系统在一或多个存储器裸片的位置之间自由地随意存储数据。为了实施此系统，存储器控制器120(例如，转换模块)在主机所使用的逻辑地址与存储器裸片所使用的物理地址之间执行地址转换。一个示例实施方案为维持识别逻辑地址与物理地址之间的当前转换的表(即上文所提及的L2P表)。L2P表中的条目可包含逻辑地址和对应物理地址的标识。尽管逻辑地址到物理地址表(或L2P表)包含字“表”，但其不一定照字面为表。实际上，逻辑地址到物理地址表(或L2P表)可为任何类型的数据结构。在一些实例中，存储系统的存储器空间如此之大，使得本地存储器140无法保存所有L2P表。在此情况下，整个L2P 表集合存储在存储器裸片130中，且L2P表的子集高速缓存(L2P高速缓存)在本地高速易失性存储器140中。
存储器接口160与非易失性存储器130通信。在一个实施例中，存储器接口提供切换模式(Toggle Mode)接口。还可使用其它接口。在一些示例实施方案中，存储器接口 160(或控制器120的另一部分)实施调度程序和缓冲器，以用于将数据传输到一或多个存储器裸片且从一或多个存储器裸片接收数据。
在一个实施例中，非易失性存储器130包括一或多个存储器裸片。图2A为包括非易失性存储器130的存储器裸片200的一个实施例的功能框图。非易失性存储器130的一或多个存储器裸片中的每一个可实施为图2A的存储器裸片200。图2A中所描绘的组件为电路。存储器裸片200包含可包括非易失性存储器单元的存储器阵列202，如下文更详细地描述。存储器阵列202的阵列端子线包含组织成行的字线的各种层和组织成列的位线的各种层。然而，还可实施其它定向。存储器裸片200包含行控制电路220，其输出208连接到存储器阵列202的相应字线。行控制电路220从系统控制逻辑电路206 接收M个行地址信号的群组和一或多个各种控制信号，且通常可包含例如行解码器222、阵列端驱动器224以及块选择电路226等用于读取和写入(编程)操作两者的此类电路。行控制电路220还可包含读取/写入电路。存储器裸片200还包含包含感测放大器230的列控制电路210，其输入/输出206连接到存储器阵列202的相应位线。尽管对于阵列 202仅绘示单个块，但存储器裸片可包含可个别地存取的多个阵列。列控制电路210从系统控制逻辑260接收N个列地址信号的群组和一或多个各种控制信号，且通常可包含例如列解码器212、阵列端接收器或驱动器电路214、块选择电路216以及读取/写入电路和I/O多路复用器等此类电路。
系统控制逻辑260从存储器控制器120接收数据和命令且将输出数据和状态提供到主机。在一些实施例中，系统控制逻辑260(其包括一或多个电路)包含提供存储器操作的裸片级控制的状态机262。在一个实施例中，状态机262可通过软件编程。在其它实施例中，状态机262不使用软件且完全以硬件(例如，电路)来实施。在另一实施例中，状态机262由在存储器芯片上或外的微控制器或微处理器替代。系统控制逻辑262 还可包含在存储器操作期间控制供应到存储器结构202的行和列的电力和电压的电力控制模块264，且可包含用于产生调节电压的电荷泵和调节器电路。系统控制逻辑262包含存储装置366(例如，RAM、寄存器、锁存器等)，其可用于存储用于操作存储器阵列 202的参数。
命令和数据经由存储器控制器接口268(也称为“通信接口”)在存储器控制器120与存储器裸片200之间传送。存储器控制器接口268是用于与存储器控制器120通信的电接口。存储器控制器接口268的实例包含切换模式接口和开放式NAND快闪接口 (Open NANDFlash Interface；ONFI)。还可使用其它I/O接口。
在一些实施例中，存储器裸片200的包含系统控制逻辑360的所有元件可形成为单个裸片的部分。在其它实施例中，系统控制逻辑260中的一些或全部可形成在不同裸片上。
在一个实施例中，存储器结构202包括非易失性存储器单元的三维存储器阵列，其中多个存储器层级形成在单个衬底(例如，晶片)上方。存储器结构可包括在具有设置在硅(或其它类型的)衬底上方的有源区域的存储器单元的一或多个物理层级中单片式形成的任何类型的非易失性存储器。在一个实例中，非易失性存储器单元包括具有电荷捕获层的竖直NAND串。
在另一实施例中，存储器结构302包括非易失性存储器单元的二维存储器阵列。在一个实例中，非易失性存储器单元为利用浮动栅极的NAND快闪存储器单元。还可使用其它类型的存储器单元(例如，NOR型快闪存储器)。
存储器结构202中包含的存储器阵列架构或存储器单元的确切类型不限于上文实例。许多不同类型的存储器阵列架构或存储器技术可用于形成存储器结构202。出于本文所提议的新要求保护的实施例的目的，不需要特定非易失性存储器技术。用于存储器结构202的存储器单元的合适技术的其它实例包含电阻式随机存取存储器(ReRAM memory)、磁阻存储器(例如，MRAM、自旋转移力矩MRAM、自旋轨道力矩MRAM)、 FeRAM、相变存储器(例如，PCM)等。用于存储器结构202的存储器单元架构的合适技术的实例包含二维阵列、三维阵列、交叉点阵列、堆叠式二维阵列、竖直位线阵列等。
ReRAM交叉点存储器的一个实例包含以通过X线和Y线(例如，字线和位线)存取的交叉点阵列布置的可逆电阻切换元件。在另一实施例中，存储器单元可包含导电桥接存储器元件。导电桥接存储器元件也可称为可编程金属化单元。导电桥接存储器元件可基于固体电解质内离子的物理迁移而用作状态改变元件。在一些情况下，导电桥接存储器元件可包含两个固体金属电极，一个相对惰性(例如，钨)且另一个电化学活性(例如，银或铜)，两个电极之间具有固体电解质的薄膜。随着温度增加，离子的迁移率也增加，使得导电桥接存储器单元的编程阈值减小。因此，导电桥接存储器元件可具有随温度而变化的广泛范围的编程阈值。
另一实例为由磁性存储元件存储数据的磁阻随机存取存储器(magnetoresistiverandom access memory；MRAM)。元件由两个通过薄绝缘层分离的铁磁性层形成，所述铁磁性层中的每一个可保持磁化。所述两个层中的一个为设定为特定极性的永久磁体；另一层的磁化可改变为匹配外部场的磁化以存储存储器。存储器装置由此类存储器单元的网格建构。在一个关于编程的实施例中，每一存储器单元位于一对写入线之间，所述对写入线布置成彼此成直角、与单元平行、一条在单元上方且一条在单元下方。当电流穿过所述对写入线时，产生感应磁场。下文将更详细地论述基于MRAM的存储器实施例。
相变存储器(Phase change memory；PCM)利用硫族化物玻璃的独特性质。一个实施例使用GeTe-Sb2Te3超晶格来简单地通过用激光脉冲(或来自另一源的光脉冲)改变锗原子的协调状态而实现非热相变。因此，编程剂量为激光脉冲。可通过阻止存储器单元接收光来禁止存储器单元。在其它PCM实施例中，存储器单元由电流脉冲编程。应注意，“脉冲”在此文件中的使用并不要求矩形脉冲而是包含声音、电流、电压光或其它波的(连续或非连续)振动或突发。个别可选存储器单元或位内的这些存储器元件可包含作为选择器的另一串联元件，例如双向阈值开关或金属绝缘体衬底。
所属领域的技术人员将认识到，本文中所描述的技术不限于单个特定存储器结构、存储器构造或材料组成，而是涵盖如本文中所描述且如所属领域的技术人员所理解的技术的精神和范围内的许多相关存储器结构。
图2A的元件可分组为两个部分：(1)存储器结构202和(2)周边电路，所述周边电路包含图2A中所描绘的所有其它组件。存储器电路的重要特征是其容量，这可通过增加在存储器结构202上方给出的存储系统100的存储器裸片的面积而增加；然而，这减少了可用于周边电路的存储器裸片的面积。这可对周边电路的这些元件造成相当严重的限制。举例来说，在可用区域内安装感测放大器电路的需要可能是对感测放大器设计架构的显著限制。相对于系统控制逻辑260，区域的减小的可用性可限制可在芯片上实施的可用功能性。因此，存储系统100的存储器裸片的设计中的基本权衡为专用于存储器结构202的面积量和专用于周边电路的面积量。
存储器结构202和周边电路通常不一致的另一区域是在形成这些区时涉及的处理，因为这些区通常涉及不同处理技术和在单个裸片上具有不同技术的权衡。举例来说，当存储器结构202为NAND快闪时，这是NMOS结构，而周边电路通常是基于CMOS的。举例来说，例如感测放大器电路、电荷泵、状态机中的逻辑元件以及系统控制逻辑260 中的其它周边电路的元件通常采用PMOS装置。用于制造CMOS裸片的处理操作将在许多方面不同于针对NMOS快闪NAND存储器或其它存储器单元技术优化的处理操作。
为了改进这些限制，下文所描述的实施例可将图2A的元件分离到单独形成的裸片上，随后接合在一起。更具体地说，存储器结构302可形成在一个裸片(称为存储器裸片)上，且周边电路元件中的一些或全部(包含一或多个控制电路)可形成在单独的裸片(称为控制裸片)上。举例来说，存储器裸片可仅由存储器元件形成，例如快闪NAND 存储器、MRAM存储器、PCM存储器、ReRAM存储器或其它存储器类型的存储器单元阵列。周边电路中的一些或全部(甚至包含例如解码器和感测放大器等元件)可随后移动到单独的控制裸片上。这允许存储器裸片中的每一个根据其技术个别地优化。举例来说，NAND存储器裸片可针对基于NMOS的存储器阵列结构进行优化，而不担心目前已移动到可针对CMOS处理进行优化的控制裸片上的CMOS元件。这允许周边元件具有更多空间，周边元件目前可并入额外容量，如果其受限于保持存储器单元阵列的同一裸片的边缘，那么所述额外容量可能无法轻易并入。两个裸片可随后在接合多裸片存储器电路中接合在一起，其中一个裸片上的阵列连接到另一裸片上的周边元件。尽管以下将集中于一个存储器裸片和一个控制裸片的经接合存储器电路，但其它实施例可使用更多裸片，例如两个存储器裸片和一个控制裸片。
图2B绘示可使用晶片对晶片接合来实施以提供接合裸片对的图2A的布置的替代布置。图2B描绘集成存储器组合件207的一个实施例的功能框图。一或多个集成存储器组合件207可用于实施存储系统100的非易失性存储器130。集成存储器组合件307 包含两种类型的半导体裸片(或更简洁地说，“裸片”)。存储器裸片201包含存储器结构 202。存储器结构202包含非易失性存储器单元。控制裸片211包含控制电路260、210 以及220(如上文所描述)。在一些实施例中，控制裸片211配置成连接到存储器裸片201 中的存储器结构202。在一些实施例中，存储器裸片201和控制裸片211接合在一起。
图2B绘示形成在周边电路或控制裸片311中的周边电路(包含控制电路)的实例，所述周边电路或控制裸片311耦合到形成在存储器裸片201中的存储器结构202。共同组件类似于图2A而标记。系统控制逻辑260、行控制电路220以及列控制电路210定位在控制裸片211中。在一些实施例中，列控制电路210的全部或一部分和行控制电路 220的全部或一部分定位在存储器裸片201上。在一些实施例中，系统控制逻辑260中的一些电路定位在存储器裸片201上。
系统控制逻辑260、行控制电路220以及列控制电路210可由共同工艺(例如， CMOS工艺)形成，使得添加更通常存在于存储器控制器120上的元件和功能性(例如，ECC)可需要很少或不需要额外处理步骤(即，用于制造控制器120的相同处理步骤也可用于制造系统控制逻辑260、行控制电路220以及列控制电路210)。因此，虽然从例如存储器2裸片201等裸片移动此类电路可减少制造此裸片所需的步骤数，但将此类电路添加到例如控制裸片311等裸片可不需要许多额外处理步骤。归因于使用CMOS技术来实施控制电路260、210、220中的一些或全部，控制裸片211还可称为CMOS裸片。
图2B绘示控制裸片211上的包含感测放大器230的列控制电路210，所述列控制电路210通过电路径206耦合到存储器裸片201上的存储器结构202。举例来说，电路径206可提供列解码器212、驱动器电路214以及块选择216与存储器结构202的位线之间的电连接。电路径可从控制裸片211中的列控制电路210延伸穿过控制裸片211上的接合到存储器裸片201的对应衬垫的衬垫，所述对应衬垫连接到存储器结构202的位线。存储器结构202的每一位线在电路径306中可具有对应电路径，其包含连接到列控制电路210的一对接合衬垫。类似地，包含行解码器222、阵列驱动器224以及块选择 226的行控制电路220通过电路径208耦合到存储器结构202。电路径208中的每一个可对应于字线、虚拟字线或选择栅极线。还可在控制裸片211与存储器裸片201之间提供额外电路径。
出于本文档的目的，短语“一或多个控制电路”可包含存储器控制器120、状态机262、系统控制逻辑260的全部或一部分、行控制电路200的全部或一部分、列控制电路210的全部或一部分、微控制器、微处理器和/或其它类似功能电路中的任一个或任何组合。一或多个控制电路可包含仅硬件或硬件与软件的组合(包含固件)。举例来说，由固件编程以执行本文中所描述的功能的控制器为控制电路的一个实例。控制电路可包含处理器、FGA、ASIC、集成电路或其它类型的电路。
在一些实施例中，在集成存储器组合件207中存在多于一个控制裸片211和多于一个存储器裸片201。在一些实施例中，集成存储器组合件207包含多个控制裸片211和多个存储器裸片201的堆叠。图2C描绘堆叠在衬底271上的集成存储器组合件207(例如，包括控制裸片211和存储器裸片201的堆叠)的实施例的侧视图。集成存储器组合件207具有三个控制裸片211和三个存储器裸片201。在一些实施例中，存在多于三个存储器裸片201和多于三个控制裸片211。
每一控制裸片211贴附(例如，接合)到存储器裸片201中的至少一个。描绘接合衬垫282/284中的一些。可能存在多得多的接合衬垫。接合在一起的两个裸片201、211 之间的空间填充有固体层280，所述固体层280可由环氧树脂或其它树脂或聚合物形成。这一固体层280保护裸片201、211之间的电连接，且进一步将裸片固持在一起。各种材料可用作固体层280，但在实施例中，所述固体层280可以是来自在美国加利福尼亚有办事处的汉高公司(Henkel Corp.)的Hysol环氧树脂。
集成存储器组合件207可例如以阶梯形偏移堆叠，从而使每一层级处的接合衬垫未被覆盖且可从上方接近。连接到接合衬垫的线接合件270将控制裸片211连接到衬底271。可在每一控制裸片211的宽度上(即，到图2C的页中)形成数个此类线接合件。
存储器裸片硅穿孔(through silicon via；TSV)276可用于使信号路由通过存储器裸片201。控制裸片硅穿孔(TSV)278可用于使信号路由通过控制裸片211。TSV 276、 278可在半导体裸片201、211中形成集成电路之前、期间或之后形成。TSV可通过穿过晶片蚀刻孔来形成。孔可随后内衬有阻挡金属扩散的屏障层。屏障层可继而内衬有晶种层，且晶种层可镀覆有例如铜的电导体，但也可使用其它适合的材料，例如铝、锡、镍、金、经掺杂多晶硅以及其合金或组合。
焊料球272可任选地附连到衬底271的下部表面上的接触衬垫274。焊料球272可用于将集成存储器组合件207电耦合和机械耦合到主机装置，例如印刷电路板。在集成存储器组合件207待用作LGA封装的情况下可省略焊料球272。焊料球272可形成集成存储器组合件207与存储器控制器120之间的接口的一部分。
图2D描绘堆叠在衬底271上的集成存储器组合件207的另一实施例的侧视图。图2D的集成存储器组合件206具有三个控制裸片211和三个存储器裸片201。在一些实施例中，存在远多于三个存储器裸片201和远多于三个控制裸片211。在这个实例中，每一控制裸片211接合到至少一个存储器裸片201。任选地，控制裸片211可接合到两个或更多个存储器裸片201。
描绘接合衬垫282、284中的一些。可能存在多得多的接合衬垫。接合在一起的两个裸片201、211之间的空间填充有固体层280，所述固体层280可由环氧树脂或其它树脂或聚合物形成。与图2C中的实例相比，图2D中的集成存储器组合件207并不具有阶梯形偏移。存储器裸片硅穿孔(TSV)276可用于使信号路由通过存储器裸片201。控制裸片硅穿孔(TSV)278可用于使信号路由通过控制裸片211。
焊料球272可任选地附连到衬底271的下部表面上的接触衬垫274。焊料球272可用于将集成存储器组合件207电耦合和机械耦合到主机装置，例如印刷电路板。在集成存储器组合件207待用作LGA封装的情况下可省略焊料球272。
如已在上文简要地论述，控制裸片211和存储器裸片201可接合在一起。每一裸片201、211上的接合衬垫可用于将两个裸片接合在一起。在一些实施例中，接合衬垫在所谓的Cu对Cu接合工艺中彼此直接接合，而无需焊料或其它额外的材料。在Cu对Cu 接合工艺中，接合衬垫控制成高度平坦的且在高度受控环境中形成，所述高度受控环境基本上没有原本可能停留在接合衬垫上且妨碍紧密接合的环境颗粒。在这种恰当地受控的条件下，接合衬垫对准且基于表面张力彼此挤压以形成相互接合。此类接合可在室温下形成，但也可施加热量。在使用Cu对Cu接合的实施例中，接合衬垫可为约5μm见方且以5μm到5μm的间距彼此间隔开。虽然这一工艺在本文中称为Cu对Cu接合，但即使在接合衬垫由除Cu以外的材料形成的情况下也可应用这一术语。
当接合衬垫的面积小时，可能难以将半导体裸片接合在一起。接合衬垫的大小和其之间的间距可通过将膜层设置于包含接合衬垫的半导体裸片的表面上来进一步减小。膜层设置在接合衬垫周围。当使裸片在一起时，接合衬垫可彼此接合，且相应裸片上的膜层可彼此接合。此接合技术可称为混合接合。在使用混合接合的实施例中，接合衬垫可为约5μm见方且以1μm到5μm的间距彼此间隔开。可使用接合技术来提供具有甚至更小大小和间距的接合衬垫。
一些实施例可包含裸片201、211的表面上的膜。在未初始地提供这类膜的情况下，裸片之间的空间可底部填充有环氧树脂或其它树脂或聚合物。底部填充材料可作为液体施加，所述液体随后硬化成固体层。这一底部填充步骤保护裸片201、211之间的电连接，且进一步将裸片固持在一起。各种材料可用作底部填充材料，但在实施例中，所述底部填充材料可以是来自在美国加利福尼亚有办事处的汉高公司的Hysol环氧树脂。
图3为可包括存储器结构202的单片三维存储器阵列/结构的一个示例实施例的一部分的透视图，所述存储器结构202包含以竖直NAND串布置的多个非易失性存储器单元。举例来说，图3绘示一个存储器块的一部分。所描绘结构包含定位在交替的电介质层和导电层的堆叠上方的一组位线BL。出于示例目的，将电介质层中的一个标记为D且将导电层(也称为字线层)中的一个标记为W。交替的电介质层和导电层的数目可基于特定实施方案要求而变化。一组实施例包含108到300个交替的电介质层和导电层。还可使用多于或少于108到300个层。如下文将解释，通过本地互连件LI将交替的电介质层和导电层划分成四个或多于四个区(例如，子块)。图3绘示两个指形件和两个本地互连件LI。源极线层SL在交替的电介质层和字线层下方。存储器孔形成在交替的电介质层和导电层的堆叠中。举例来说，存储器孔中的一个标记为MH。应注意，在图3中，电介质层描绘为透视的，以便读者可看见定位在交替的电介质层和导电层的堆叠中的存储器孔。在一个实施例中，通过用包含电荷捕获材料的材料填充存储器孔以形成存储器单元的竖直列来形成NAND串。每一存储器单元可存储数据的一或多个位。包括存储器结构202的三维单片存储器阵列的更多细节在下文相对于图4A-4E提供。
图4A为解释存储器结构326的一个示例组织的框图，所述存储器结构326划分成两个平面302和304。每一平面随后划分成M个块。在一个实例中，每一平面具有约 2000个块。然而，还可使用不同数目的块和平面。在一个实施例中，存储器单元块为擦除的单元。也就是说，一起擦除块的所有存储器单元。在其它实施例中，存储器单元可出于其它原因而分组成块，以便组织存储器结构326以启用信令和选择电路。在一些实施例中，块表示一组经连接存储器单元，因为块的存储器单元共享一组共同字线。举例来说，用于块的字线全部连接到用于所述块的所有竖直NAND串。尽管图4A绘示两个平面302/304，但可实施多于或少于两个平面。在一些实施例，存储器结构202包含四个平面。
图4B-4E描绘对应于图3的结构的示例三维(“3D”)NAND结构，且可用于实施图2A和2B的存储器结构202。图4B为描绘来自存储器结构326的一个块的一部分的俯视图的框图。图4B中所描绘的块的一部分对应于图4A的块2中的部分306。如从图 4B可见，图4B中所描绘的块在332的方向上延伸。在一个实施例中，存储器阵列具有许多层；然而，图4B仅绘示顶部层。
图4B描绘表示竖直列的多个圆圈。竖直列中的每一个包含多个选择晶体管(也称为选择栅极(select gate/selection gate))和多个存储器单元。在一个实施例中，每一竖直列实施一NAND串。举例来说，图4B描绘竖直列422、432、442以及452。竖直列422 实施NAND串482。竖直列432实施NAND串484。竖直列442实施NAND串486。竖直列452实施NAND串488。下文提供竖直列的更多细节。由于图4B中所描绘的块在箭头332的方向上延伸，因此块包含比图4B中所描绘更多的竖直列。
图4B还描绘一组位线415，其包含位线411、412、413、414、...、419。图4B绘示二十四条位线，因为仅描绘块的一部分。预期多于二十四条位线连接到块的竖直列。表示竖直列的圆圈中的每一个具有指示其到一条位线的连接的“x”。举例来说，位线414 连接到竖直列422、432、442以及452。
图4B中所描绘的块包含一组本地互连件402、404、406、408以及410，其将各个层连接到竖直列下方的源极线。本地互连件402、404、406、408以及410还用于将块的每一层划分成四个区；例如，图4B中所描绘的顶部层划分成区420、430、440以及450，所述区被称为指形件。在块中实施存储器单元的层中，通过本地互连件分隔开的四个区称为字线指形件。在一个实施例中，在块的共同层级上的字线指形件连接在一起以形成单个字线。在另一实施例中，相同层级上的字线指形件未连接在一起。在一个示例实施方案中，一位线仅连接到区420、430、440以及450中的每一个中的一个竖直列。在所述实施方案中，每一块具有十六行有源列，且每一位线连接到每一块中的四个行。在一个实施例中，连接到共同位线的所有四个行(经由相同层级上连接在一起的不同字线指形件)连接到相同字线；因此，系统使用源极侧选择线和漏极侧选择线来选择四个中的一个(或另一子组)以进行存储器操作(编程、验证、读取和/或擦除)。
尽管图4B绘示每一区具有四行竖直列，块中具有四个区和十六行竖直列，但那些确切数目是示例实施方案。其它实施例可包含每块更多或更少的区，每区更多或更少行竖直列，以及每块更多或更少行竖直列。
图4B还绘示竖直列是交错的。在其它实施例中，可使用不同交错样式。在一些实施例中，竖直列并未交错。
图4C描绘三维存储器结构326的一个实施例的一部分，其绘示沿着图4B的线AA 的横截面图。此横截面图穿过竖直列432和434以及区430(参看图4B)。图4C的结构包含四个漏极侧选择层SGD0、SGD1、SGD2以及SGD3；四个源极侧选择层SGS0、 SGS1、SGS2以及SGS3；六个虚设字线层DD0、DD1、DS0、DS1、WLDL、WLDU；以及用于连接到数据存储器单元的九十六个数据字线层WLL0-WLL95。其它实施例可实施多于或少于四个漏极侧选择层、多于或少于四个源极侧选择层、多于或少于六个虚设字线层以及多于或少于九十六条字线。竖直列432和434被描绘成突出穿过漏极侧选择层、源极侧选择层、虚设字线层以及字线层。在一个实施例中，每一竖直列包括一竖直NAND串。举例来说，竖直列432包括NAND串484。在竖直列下方和所列层下方的是衬底101、衬底上的绝缘膜454以及源极线SL。竖直列432的NAND串具有在堆叠的底部处的源极端和在堆叠的顶部处的漏极端。如与图4B一致，图4C绘示经由连接件417连接到位线414的竖直列432。还描绘本地互连件404和406。
为了易于参考，漏极侧选择层SGD0、SGD1、SGD2以及SGD3；源极侧选择层SGS0、SGS1、SGS2以及SGS3；虚设字线层DD0、DD1、DS0、DS1、WLDL以及WLDU；以及数据字线层WLL0-WLL95共同地称为导电层。在一个实施例中，导电层由TiN与钨的组合制成。在其它实施例中，其它材料可用于形成导电层，例如经掺杂多晶硅、金属 (例如，钨)或金属硅化物。在一些实施例中，不同导电层可由不同材料形成。导电层之间为电介质层DL0-DL111。举例来说，电介质层DL104在字线层WLL94上方且在字线层WLL95下方。在一个实施例中，电介质层由SiO2制成。在其它实施例中，其它电介质材料可用于形成电介质层。
在一个实施例中，漏极侧选择层SGD0、SGD1、SGD2以及SGD3漏极侧选择线；源极侧选择层SGS0、SGS1、SGS2以及SGS3实施源极侧选择线；虚设字线层DD0、DD1、DS0、DS1、WLDL以及WLDU实施虚设字线；且数据字线层WLL0-WLL95实施数据字线。在一个实施例中，数据字线、虚设字线、漏极侧选择线以及源极侧选择线一般全部称为字线。
非易失性存储器单元沿着延伸穿过堆叠中的交替的导电层和电介质层的竖直列形成。在一个实施例中，存储器单元以NAND串布置。字线层WLL0-WLL95连接到存储器单元(也称为数据存储器单元)。虚设字线层DD0、DD1、DS0、DS1、WLDL以及 WLDU连接到虚设存储器单元。虚设存储器单元不存储且没有资格存储主机数据(从主机提供的数据，例如来自主机的用户的数据)，而数据存储器单元有资格存储主机数据。在一些实施例中，数据存储器单元和虚设存储器单元可具有相同结构。虚设字线连接到虚设存储器单元。漏极侧选择层SGD0、SGD1、SGD2以及SGD3用于使NAND串与位线电连接和断开连接。源极侧选择层SGS0、SGS1、SGS2以及SGS3用于使NAND串与源极线SL电连接和断开连接。
图4C还绘示接合区域。在一个实施例中，蚀刻与电介质层互混的九十六个字线层代价较大且/或具有挑战性。为了减轻此负担，一个实施例包含铺设与电介质层交替的四十八个字线层的第一堆叠，铺设接合区域，以及铺设与电介质层交替的四十八个字线层的第二堆叠。接合区域定位于第一堆叠与第二堆叠之间。接合区域用于将第一堆叠连接到第二堆叠。在图4C中，第一堆叠标记为“下部字线组”，且第二堆叠标记为“上部字线组”。在一个实施例中，接合区域由与字线层相同的材料制成。在一个示例实施方案集合中，多个字线(字线为控制线的一个实例，位线也可被视为控制线)包括交替的字线层和电介质层的第一堆叠、交替的字线层和电介质层的第二堆叠，以及第一堆叠与第二堆叠之间的接合区域，如图4C中所描绘。
图4D描绘包含竖直列432的一部分(存储器孔)的图4C的区429的横截面图。在一个实施例中，竖直列为圆形；然而，在其它实施例中，可使用其它形状。在一个实施例中，竖直列432包含由电介质(例如，SiO2)制成的内部核心层470。还可使用其它材料。多晶硅沟道471包围内部核心470。还可使用除多晶硅以外的材料。应注意，沟道471连接到位线和源极线。隧穿电介质472包围沟道471。在一个实施例中，隧穿电介质472具有ONO结构。电荷捕获层473(例如，氮化硅)包围隧穿电介质472。还可使用其它存储器材料和结构。本文所描述的技术不限于任何特定材料或结构。
图4D描绘电介质层DLL105、DLL104、DLL103、DLL102和DLL101，以及字线层WLL95、WLL94、WLL93、WLL92和WLL91。字线层中的每一个包含由氧化铝层 477包围的字线区476，所述氧化铝层477由阻挡氧化层478包围。在其它实施例中，阻挡氧化层可为平行于且邻近于电荷捕获层473的竖直层。字线层与竖直列的物理交互形成存储器单元。因此，在一个实施例中，存储器单元包括沟道471、隧穿电介质472、电荷捕获层473、阻断氧化层478、氧化铝层477以及字线区476。举例来说，字线层 WLL95和竖直列432的一部分包括存储器单元MC1。字线层WLL94和竖直列432的一部分包括存储器单元MC2。字线层WLL93和竖直列432的一部分包括存储器单元 MC3。字线层WLL92和竖直列432的一部分包括存储器单元MC4。字线层WLL91和竖直列432的一部分包括存储器单元MC5。在其它架构中，存储器单元可具有不同结构；然而，存储器单元将仍然为存储单元。
当编程存储器单元时，电子存储在与存储器单元相关联的电荷捕获层473的一部分中。响应于字线区476上的适当电压，这些电子穿过隧穿电介质472从沟道471牵引到电荷捕获层473中。存储器单元的阈值电压(Vth)与所存储电荷的量成比例地增加。在一个实施例中，编程是经由电子到电荷捕获层中的Fowler-Nordheim隧穿实现。在擦除操作期间，返回到沟道或孔的电子注入到电荷捕集层中以与电子重组。在一个实施例中，擦除是经由例如栅极诱发漏极泄漏(gate induced drain leakage；GIDL)等物理机制使用空穴注入电荷捕获层中来实现的。
图4E为图3-4D中所描绘的存储器的一部分的示意图。图4E绘示跨整个块延伸的物理数据字线WLL0-WLL95。图4E的结构对应于图4A-D的块2中的部分306，包含位线411、412、413、414、...、419。在块内，每一位线连接到四个NAND串。漏极侧选择线SGD0、SGD1、SGD2以及SGD3用于确定四个NAND串中的哪些串连接到相关联位线。源极侧选择线SGS0、SGS1、SGS2以及SGS3用于确定四个NAND串中的哪些串连接到共同源极线。块还可被认为划分成四个子块SB0、SB1、SB2以及SB3。子块SB0对应于由SGD0和SGS0控制的那些竖直NAND串，子块SB1对应于由SGD1 和SGS1控制的那些竖直NAND串，子块SB2对应于由SGD2和SGS2控制的那些竖直NAND串，且子块SB3对应于由SGD3和SGS3控制的那些竖直NAND串。
尽管图3-4E的示例存储器系统为包含具有电荷捕获材料的竖直NAND串的三维存储器结构，但其它(2D和3D)存储器结构也可与本文中所描述的技术一起使用。
上文所论述的存储器系统可被擦除、编程以及读取。在成功编程过程结束时(经验证)，存储器单元的阈值电压视需要应在被编程存储器单元的一或多个阈值电压分布内或在被擦除存储器单元的阈值电压分布内。图5为阈值电压对存储器单元数目的图，且示出当每一存储器单元存储三个数据位时存储器阵列的示例阈值电压分布。然而，其它实施例可使用每存储器单元其它数据容量(例如，每存储器单元一个、两个、四个或五个数据位)。图5绘示八个阈值电压分布，其对应于八个数据状态。对于数据状态N，所述数据状态N具有比数据状态N-1高的阈值电压和比数据状态N+1低的阈值电压。第一阈值电压分布(数据状态)S0表示被擦除的存储器单元。其它七个阈值电压分布(数据状态)S1-S7表示被编程的存储器单元，且因此也称为被编程状态或被编程数据状态。在一些实施例中，利用控制器122依赖于错误校正来识别存储的正确数据，数据状态S1- S7可重叠。
图5绘示用于从存储器单元读取数据的七个读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6以及Vr7。通过测试(例如，执行感测操作)给定存储器单元的阈值电压高于还是低于所述七个读取参考电压，系统可确定存储器单元处于哪一数据状态(即，S0、 S1、S2、S3、...)。
图5还绘示七个验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6以及Vv7(也称为验证目标电压)。在将存储器单元编程为数据状态S1时，系统将测试那些存储器单元是否具有大于或等于Vv1的阈值电压。在将存储器单元编程为数据状态S2时，系统将测试存储器单元是否具有大于或等于Vv2的阈值电压。在将存储器单元编程为数据状态 S3时，系统将确定存储器单元是否具有大于或等于Vv3的阈值电压。在将存储器单元编程为数据状态S4时，系统将测试那些存储器单元是否具有大于或等于Vv4的阈值电压。在将存储器单元编程到数据状态S5时，系统将测试那些存储器单元是否具有大于或等于Vv5的阈值电压。在将存储器单元编程为数据状态S6时，系统将测试那些存储器单元是否具有大于或等于Vv6的阈值电压。在将存储器单元编程到数据状态S7时，系统将测试那些存储器单元是否具有大于或等于Vv7的阈值电压。
在称为全序列编程的一个实施例中，可以将存储器单元从被擦除数据状态S0直接编程到被编程数据状态S1-S7中的任一个。举例来说，可首先擦除待编程的存储器单元群体，使得所述群体中的所有存储器单元都处于擦除数据状态S0。随后，使用编程过程将存储器单元直接编程为数据状态S1、S2、S3、S4、S5、S6和/或S7。举例来说，在将一些存储器单元从数据状态S0编程到数据状态S1时，将其它存储器单元从数据状态S0 编程到数据状态S2和/或从数据状态S0编程到数据状态S3等。图5的箭头表示全序列编程。本文中所描述的技术还可与除全序列编程以外的其它类型编程一起使用，所述编程包含(但不限于)多级/多阶段编程。
图5的每一阈值电压分布(数据状态)对应于用于存储在存储器单元中的数据位的集合的预定值。编程到存储器单元中的数据与存储器单元的阈值电压电平之间的特定关系取决于存储器单元所采用的数据编码方案。在一个实施例中，使用格雷码(Gray code) 分配将数据值分配给阈值电压范围，使得如果存储器的阈值电压错误地偏移到其相邻物理状态，那么仅会影响一个位。
图6为描述数据值到数据状态的分配的一个实例的表。在图6的表中，S0＝111(擦除状态)、S1＝110、S2＝100、S3＝000、S4＝010、S5＝011、S6＝001且S7＝101。还可使用其它数据编码。本文中所公开的技术不要求特定数据编码。在一个实施例中，当块经历擦除操作时，所有存储器单元都移动到数据状态S0(擦除状态)。
一般来说，在验证操作和读取操作期间，选定字线连接到电压(参考信号的一个实例)，所述电压的电平特定用于每一读取操作(例如，参看图5的读取参考电压Vr1、 Vr2、Vr3、Vr4、Vr5、Vr6以及Vr7)或验证操作(例如，参看图5的验证参考电压Ev、 Vv1、Vv2、Vv3、Vv4、Vv5、Vv6以及Vv7)以便确定有关存储器单元的阈值电压是否已达到此电平。在施加字线电压之后，测量存储器单元的传导电流以确定存储器单元是否响应于施加到字线的电压而接通(传导电流)。如果测量出传导电流大于特定值，那么假设存储器单元接通，且施加到字线的电压大于存储器单元的阈值电压。如果并未测量到传导电流大于特定值，那么假设存储器单元并未接通，且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选定存储器单元在其控制栅极处提供有一或多个读取通过电压(也称为旁路电压)，使得这些存储器单元将用作通过栅极(例如，无论这些存储器单元是否被编程或擦除都传导电流)。
存在用于在读取或验证操作期间测量存储器单元的传导电流的许多方式。在一个实例中，通过传导电流对感测放大器中的专用电容器放电或充电的速率来测量存储器单元的传导电流。在另一实例中，选定存储器单元的传导电流允许(或未能允许)包含所述存储器单元的NAND串对对应位线放电。在一段时间之后测量所述位线上的电压，以查看所述位线是否已放电。应注意，本文中所描述的技术可与所属领域中已知用于验证/读取的不同方法一起使用。也可使用本领域中已知的其它读取和验证技术。
图7为描述由存储器裸片200和/或集成组合件207执行的编程过程的一个实施例的流程图。在一个示例实施例中，使用上文所论述的控制电路(系统控制逻辑260、列控制电路210、行控制电路220)在存储器裸片200上执行图7的过程。在一个示例实施例中，由集成存储器组合件207使用控制裸片211的控制电路(系统控制逻辑260、列控制电路210、行控制电路220)执行图7的过程以编程存储器裸片201上的存储器单元。过程包含多个循环，所述循环中的每一个包含编程阶段和验证阶段。执行图7的过程以实施全序列编程，以及包含多阶段编程的其它编程方案。当实施多级编程时，图 7的过程用于实施多级编程过程的任何/每一阶段。
通常，在编程操作期间(通过选定数据字线)施加到控制栅极的编程电压以一系列编程脉冲(例如，电压脉冲)的形式施加。在编程脉冲之间，存在一组验证脉冲(例如，电压脉冲)以执行验证。在许多实施方案中，编程脉冲的量值随着每一连续脉冲增加预定步长。在图7的步骤502中，将编程电压(Vpgm)初始化为起始量值(例如，约12- 20V或另一合适电平)，且将由状态机262维持的编程计数器PC初始化为1。
在一个实施例中，同时编程被选择为待编程的一组存储器单元(在本文中称为选定存储器单元)，且全部连接到相同数据字线(选定字线)。未被选择用于编程的其它存储器单元(未被选择的存储器单元)也有可能会连接到选定字线。也就是说，选定字线也将连接到应该禁止编程的存储器单元。另外，随着存储器单元达到其预期目标数据状态，所述存储器单元将禁止进一步编程。那些包含待禁止编程的连接到选定字线的存储器单元的NAND串(例如，未被选择的NAND串)使其沟道升压以禁止编程。当沟道具有升压的电压时，沟道与字线之间的电压差并未大到足以引起编程。为了辅助升压，在步骤504中，存储系统将对包含待禁止编程的连接到选定字线的存储器单元的NAND串的沟道进行预充电。在步骤506中，包含待禁止编程的连接到选定字线的存储器单元的 NAND串使其沟道升压以禁止编程。此类NAND串在本文中称为“未被选择的NAND 串”。在一个实施例中，未被选择的数据字线接收一或多个升压电压(例如，约7-11伏特)以执行升压方案。编程禁止电压施加到耦合未被选择的NAND串的位线。
在步骤508中，将编程信号的编程脉冲(例如，电压脉冲)施加到选定字线(被选定用于编程的数据字线)。在一个实施例中，如果应编程NAND串上的存储器单元，那么对应位线在编程启用电压下偏置。本文中，这种NAND串称为“选定NAND串”。在步骤508中，将编程脉冲同时施加到连接到选定字线的所有存储器单元以使得同时编程连接到选定字线的所有存储器单元(除非禁止编程所述存储器单元)。也就是说，所述存储器单元同时或在重叠时间期间被编程(两者都视为同时)。以此方式，连接到选定字线的所有存储器单元将同时具有其Vt变化，除非其被禁止编程。
在步骤510中，锁定已达到其目标状态的存储器单元以免于进一步编程。步骤510可包含在一或多个验证参考电平下执行验证。在一个实施例中，验证过程是通过测试被选定用于编程的存储器单元的阈值电压是否已达到适当验证参考电压来执行。
在步骤510中，可在存储器单元(通过Vt的测试)已验证存储器单元已达到其目标状态之后锁定存储器单元。如果在步骤512中确定所有存储器单元已达到其目标阈值电压(通过)，那么编程过程完成且是成功的，因为所有选定存储器单元被编程和验证为其目标状态。在步骤514中，报告“通过(PASS)”状态。或者，如果在512中，确定并非所有存储器单元都已达到其目标阈值电压(未通过)，那么编程过程继续到步骤516。
在步骤516中，系统对尚未达到其对应的目标Vt分布的存储器单元的数目进行计数。也就是说，系统对到目前为止未能达到其目标状态的存储器单元的数目进行计数。这种计数可以由状态机262、存储器控制器120或其它逻辑进行。在一个实施方案中，感测块中的每一个将存储其相应单元的状态(通过/未通过)。在一个实施例中，存在一个总计数，其反映未能通过上一验证步骤的当前正进行编程的存储器单元的总数。在另一实施例中，针对每一数据状态保持单独的计数。
在步骤518中，确定来自步骤516的计数是否小于或等于预定限值。在一个实施例中，预定限值为可在存储器单元的页(例如，编程单元和读取单元)的读取过程期间由错误校正码(ECC)校正的位数目。如果未通过单元的数目小于或等于预定限值，那么编程过程可以停止且在步骤514中报告“通过”状态。在此情形中，足够的存储器单元被正确地编程，使得可在读取过程期间使用ECC校正尚未完全编程的较少剩余存储器单元。在一些实施例中，步骤518中使用的预定限值低于在读取过程期间可通过错误校正码(ECC)校正的位数目，从而容许将来/额外错误。当编程页的少于全部存储器单元，或比较仅一个数据状态(或少于所有状态)的计数时，那么预定限值可为在存储器单元页的读取过程期间可通过ECC校正的位数目的成比例(或其它)部分。在一些实施例中，并不预先确定限值。替代地，限值基于已针对页计数的错误数目、所执行的编程-擦除循环的数目或其它准则而改变。
如果未通过存储器单元的数目不小于预定限值，那么在步骤520处继续编程过程，且针对编程限值(PL)检查编程计数器PC。编程限值的实例包含1、12、16、20以及 30；然而，可使用其它值。如果编程计数器PC不小于编程限值PL，那么编程过程被视为未通过，且在步骤524中报告失败(FAIL)状态。如果编程计数器PC小于编程限值 PL，那么过程在步骤522处继续，在此期间，编程计数器PC递增1且编程电压Vpgm 增加到下一量值。举例来说，下一脉冲将具有比先前脉冲大一步长(例如，0.1-1.0伏特的一步长)的量值。在步骤522之后，过程循环回到步骤504，且将另一编程脉冲施加到选定字线，从而执行图7的编程进程的另一重复(步骤504-522)。
因为在编程或读取时可能会发生错误，并且在存储数据时可能会发生错误(例如，归因于电子漂移、数据保留问题或其它现象)，因此在编程数据时使用错误校正。存储器系统通常使用错误校正码(ECC)来保护数据免于损坏。许多ECC编码方案在本领域中是众所周知的。这些常规的错误校正码在包含快闪(和其它非易失性)存储器的大规模存储器中特别有用，因为此编码方案能够对制造良率和装置可靠性产生相当大影响，使得具有少数不可编程或有缺陷单元的装置可用。当然，在节省良率和提供额外的存储器单元来存储码位(即，码“速率”)的成本之间存在折衷。因此，一些ECC码比其它代码更适合于快闪存储器装置。一般来说，用于快闪存储器装置的ECC码往往比数据通信应用中使用的代码(其可具有低至1/2的码速率)具有更高的码速率(即，码位与数据位的较低比率)。通常结合快闪存储器存储使用的众所周知的ECC码的实例包含里德-所罗门码、其它BCH码、汉明码等。有时，与快闪存储器存储结合使用的错误校正码是“系统的”，因为最终码字的数据部分与正在编码的实际数据没有变化，而代码或奇偶校验位被附加到数据位以形成完整的码字。
给定错误校正码的特定参数包含代码的类型、从其导出码字的实际数据块的大小，以及在编码之后码字的总长度。举例来说，如果使用至少60个ECC或奇偶校验位，那么应用于512字节(4096位)数据的扇区的典型BCH码可校正多达四个错误位。里德 -所罗门码为BCH码的子集且也通常用于错误校正。举例来说，典型的里德-所罗门码可使用约72个ECC位校正512字节数据扇区中的多达四个错误。在快闪存储器上下文中，错误校正编码显著地改进制造良率以及快闪存储器随时间的可靠性。
在一些实施例中，存储器控制器120接收待存储在非易失性存储器结构202中的主机数据(也称为用户数据或来自存储器系统外部的实体的数据)，所述主机数据也称为信息位。信息位由矩阵i＝[1 0]表示(应注意，两个位仅用于实例目的，且许多实施例具有长于两个位的码字)。错误校正编码过程(例如，上文或下文所提及的过程中的任一个) 由存储器控制器120的ECC引擎158实施，其中将奇偶校验位添加到信息位以提供由矩阵表示的数据或码字v＝[1 0 1 0]，指示两个奇偶校验位已经附加到数据位。可使用以更复杂的方式将输入数据映射到输出数据的其它技术。举例来说，可使用也称为Gallager 码的低密度奇偶校验(low density parity check；LDPC)码。关于LDPC码的更多细节可以在以下文档中找到：R.G.Gallager的“低密度奇偶校验码”，《IRE信息论学报》，第8 卷，第21 28页，1962年1月；以及D.MacKay的《信息论、推理与学习算法》，剑桥大学出版社2003年版，第47章。在实践中，此类LDPC码通常(例如，由ECC引擎158) 应用到跨多个存储器单元编码的多个页，但其不需要跨多个页应用。通过将一或多个存储器单元编程为对应于v的一或多个编程状态，可以将数据位映射到逻辑页并存储在存储器结构202中。
在一个实施例中，编程用于将存储器单元的阈值电压升高到被编程数据状态S1-S7 中的一个。擦除用于将存储器单元的阈值电压降低到擦除数据状态S0。
擦除一些存储器装置中的存储器单元的一种技术是将P阱(或其它类型的)衬底偏置到高电压以对NAND沟道充电。当NAND沟道处于高电压时将擦除启用电压(例如，低电压)施加到存储器单元的控制栅极，以擦除非易失性存储元件(存储器单元)。这在本文中称为P阱擦除。
擦除存储器单元的另一方法是产生栅极诱发漏极泄漏(GIDL)电流以对NAND串沟道充电。将擦除启用电压施加到存储器单元的控制栅极，同时保持NAND串沟道电位以擦除存储器单元。这在本文中称为GIDL擦除。P阱擦除和GIDL擦除两者可用于降低存储器单元的阈值电压(Vt)。
在一个实施例中，通过在选择晶体管(例如，SGD和/或SGS)处引起漏极对栅极电压来产生GIDL电流。产生GIDL电流的晶体管漏极对栅极电压在本文中称为GIDL电压。当选择晶体管漏极电压显著高于选择晶体管控制栅极电压时，可能产生GIDL电流。 GIDL电流是载流子产生，即由于带间隧穿和/或陷阱辅助产生引起的电子-空穴对产生的结果。在一个实施例中，GIDL电流可以导致一种类型的载流子(例如，空穴)主要移入 NAND沟道，由此提高沟道的电位。在位线的方向上或在源极线的方向上通过电场从沟道提取另一类型的载流子(例如，电子)。在擦除期间，空穴可以从沟道隧穿到存储器单元的电荷存储区并在此处与电子重组，以降低存储器单元的阈值电压。
可在NAND串的任一端产生GIDL电流。可在连接到位线的选择晶体管(例如，漏极侧选择晶体管)的两个端子之间形成第一GIDL电压，以产生第一GIDL电流。可在连接到源极线的选择晶体管(例如，源极侧选择晶体管)的两个端子之间形成第二GIDL 电压，以产生第二GIDL电流。基于在NAND串的仅一端处的GIDL电流的擦除称为单侧GIDL擦除。基于在NAND串的两端处的GIDL电流的擦除称为双侧GIDL擦除。
所公开的非易失性存储系统使用多个三重阱且基于编程过程期间使用的字线电压范围将字线切换晶体管分组到三重阱中。在一个实施例中，对于给定块，连接到数据字线的字线切换晶体管定位在第一三重阱中，且连接到选择和虚设字线的字线切换晶体管定位在第二三重阱中。此结构允许三重阱以不同方式偏置，使得跨字线切换晶体管的电压差减小。由于字线切换晶体管仅需要适应比先前存储器系统更小的电压差，因此可使字线切换晶体管更小，由此减小用于字线切换晶体管的半导体裸片的面积。
如上文相对于图7所论述，用于编程的一个实施例包括对选定数据字线施加高电压，且对未被选择的字线施加其它电压和对选择线(例如，SGD、SGS)施加适当电压。未被选择的数据字线为除选定字线以外的那些数据字线。用于将所需电压施加到字线的一种技术是穿过字线切换晶体管。对于一些技术，为了接通字线切换晶体管以将编程电压传送到字线，字线切换晶体管的栅极需要被偏置到至少编程电压加晶体管的阈值电压。因此，在一些情况下，施加到字线切换晶体管的栅极的电压可为约29伏特。在过去，所有字线切换晶体管实施在通常在编程期间以0伏特偏置的共同三重阱中。因此，字线切换晶体管将需要足够大以可靠地吸收跨栅极到沟道的29伏特的应力。
跨字线晶体管的最大电压在编程期间发生。为了减小跨字线切换晶体管的电压，其可使用多个三重阱且基于编程过程期间所使用的字线电压范围将字线切换晶体管分组到三重阱中。在一个实施例中，对于给定块，连接到数据字线的字线切换晶体管定位在第一三重阱中，且连接到选择和虚设字线的字线切换晶体管定位在第二三重阱中。此结构允许三重阱以不同方式偏置，使得跨字线切换晶体管的电压差减小。由于字线切换晶体管仅需要适应比先前存储器系统更小的电压差，因此字线切换晶体管可更小，由此减小用于字线切换晶体管的半导体裸片的面积。
一般来说，在验证操作和读取操作期间，选定字线连接到电压(参考信号的一个实例)，所述电压的电平特定用于每一读取操作(例如，参看图5的读取比较电平Vr1、 Vr2、Vr3、Vr4、Vr5、Vr6以及Vr7)或验证操作(例如，参看图5的验证目标电平Vv1、 Vv2、Vv3、Vv4、Vv5、Vv6以及Vv7)以便确定有关存储器单元的阈值电压是否已达到此电平。在施加字线电压之后，测量存储器单元的传导电流以确定存储器单元是否响应于施加到字线的电压而接通(传导电流)。如果测量出传导电流大于特定值，那么假设存储器单元接通，且施加到字线的电压大于存储器单元的阈值电压。如果并未测量到传导电流大于特定值，那么假设存储器单元并未接通，且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未被选择的存储器单元在其控制栅极处提供有一或多个读取通过电压，使得这些存储器单元将用作通过栅极(例如，无论这些存储器单元是否被编程或擦除都传导电流)。
存在用于在读取或验证操作期间测量存储器单元的传导电流的许多方式。在一个实例中，通过传导电流对感测放大器中的专用电容器放电或充电的速率来测量存储器单元的传导电流。在另一实例中，选定存储器单元的传导电流允许(或未能允许)包含所述存储器单元的NAND串对对应位线放电。在一段时间之后测量所述位线上的电压，以查看所述位线是否已放电。应注意，本文中所描述的技术可与所属领域中已知用于验证/读取的不同方法一起使用。也可使用本领域中已知的其它读取和验证技术。
图8为可用于在读取或验证操作期间测量存储器单元的传导电流的感测放大器电路的一个示例实施例的示意图，所述感测放大器电路可包括上文所示出的感测放大器230。如下文所描述，图8的电路将电容器(或其它电荷存储装置)预充电到预充电量值，在感测时间的持续时间内通过存储器单元放电电容器，且在感测时间之后感测电容器处的电压。感测电压将指示存储器单元是否传导正被感测的电流，这指示存储器单元的阈值电压是否大于或小于正被测试的阈值电压。如果存储器单元的阈值电压大于所测试的阈值电压，那么在验证操作期间，存储器单元将按需要基于本文中所描述的过程完成编程。图8绘示连接到位线的晶体管800和晶体管802。晶体管800在其栅极处接收信号BLS，且用于连接到位线或隔离位线。晶体管802在其栅极处接收信号BLC，且用作电压箝位。栅极电压BLC在等于所要位线电压加晶体管802的阈值电压的恒定电压下被偏置。因此，晶体管802的功能是在感测操作期间(在读取或验证期间)维持恒定位线电压，即使通过位线的电流改变。
晶体管802连接到晶体管804、806以及808。晶体管806在标记为SEN的节点处连接到电容器816。晶体管806的目的是将电容器816连接到位线800且将电容器816 与位线800断开，使得电容器816与位线800选择性地通信。换句话说，晶体管806调节感测时间。也就是说，当晶体管806接通时，电容器816可通过位线放电，且当晶体管806断开时，电容器816无法通过位线放电。为了控制感测时间，状态机812(任选地，在控制器822的方向处)控制晶体管806。
晶体管806连接到电容器816的节点还连接到晶体管810和晶体管814。晶体管810连接到晶体管808、812以及818。晶体管818还连接到晶体管820。晶体管818和820 为PMOS晶体管，而图8的其它晶体管为NMOS晶体管。晶体管810、818以及820向电容器816提供预充电路径。将电压(例如，Vdd或其它电压)施加到晶体管820的源极。通过适当地偏置晶体管810、818以及820，施加到晶体管820的源极的电压可用于对电容器816预充电。在预充电之后，电容器816可经由晶体管806(假设晶体管800 和802导电)通过位线放电。
图8的电路包含形成锁存器电路的反相器830和832。反相器832的输出连接到反相器830的输入，且反相器830的输出连接到反相器832的输入。以及晶体管820和 822。反相器832的输入将接收Vdd，且两个反相器830、832将充当锁存器以存储Vdd。反相器832的输入还可连接到另一值。晶体管812和822提供用于将由反相器830和 832所存储的数据传达到晶体管814的路径。晶体管822在其栅极处接收信号FCO。晶体管812在其栅极处接收信号STRO。通过升高或降低FCO和STRO，在反相器830、 832和晶体管(感测开关)814之间提供或切断路径。晶体管814的栅极在标记为SEN 的节点处连接电容器816、晶体管806和晶体管810。电容器816的另一端连接到信号 CLK。
如上文所论述，电容器816经由晶体管810、818以及820预充电。这将使在SEN 节点处的电压升高到预充电电压电平(Vpre)。当晶体管806接通时，如果存储器单元的阈值电压低于正测试的电压电平，那么电容器816可通过位线和选定存储器单元放电其电荷。如果电容器816能够放电，那么电容器处的电压(在SEN节点处)将降低。
SEN节点处的预充电电压(Vpre)大于晶体管814的阈值电压；因此，在感测时间之前，晶体管814接通(导电)。由于晶体管814在感测时间期间接通，因此晶体管812 应该断开。如果电容器在感测时间期间不放电，那么SEN节点处的电压将保持高于晶体管814的阈值电压，且当STRO接通晶体管812时，反相器830、832处的电荷可放电到CLK信号中。如果电容器在感测时间期间充分放电，那么SEN节点处的电压将降低到低于晶体管814的阈值电压；由此，断开晶体管914且存储在反相器830、832处的数据(例如，Vdd)通过CLK放电。因此，测试二极管830、832是否维持其电荷或放电将指示验证过程的结果。在一个实施例中，可通过接通晶体管834栅极信号NCO在节点A处经由晶体管834(数据输出)读取结果。
电容器816的预充电电平(且因此，节点SEN处的预充电电压)受限于穿过晶体管810的电流。穿过晶体管810的电流受限于栅极电压H00。因此，节点SEN处的预充电电压受限于小于晶体管810的阈值电压的电压H00。通过此布置，系统可通过调节H00 调节节点SEN处的预充电电压。当预充电时，在H00处的较大电压导致在SEN节点处的较大电压。当预充电时，在H00处的较低电压导致在SEN节点处的较低电压。
当系统执行读取或验证操作(两者均为感测操作)时，施加到单元的控制栅极的电压可致使单元的沟道(连接到位线)导电。如果此发生，那么电容器通过沟道放电，在其放电时降低电压。
一般来说，在验证操作和读取操作期间，选定字线连接到电压(参考信号的一个实例)，所述电压的电平特定用于每一读取操作(例如，参看图5的读取比较电平Vr1、 Vr2、Vr3、Vr4、Vr5、Vr6以及Vr7)或验证操作(例如，参看图5的验证目标电平Vv1、 Vv2、Vv3、Vv4、Vv5、Vv6以及Vv7)以便确定有关存储器单元的阈值电压是否已达到此电平。在施加字线电压之后，测量存储器单元的传导电流以确定存储器单元是否响应于施加到字线的电压而接通(传导电流)。如果测量出传导电流大于特定值，那么假设存储器单元接通，且施加到字线的电压大于存储器单元的阈值电压。如果并未测量到传导电流大于特定值，那么假设存储器单元并未接通，且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未被选择的存储器单元在其控制栅极处提供有一或多个读取通过电压，使得这些存储器单元将用作通过栅极(例如，无论这些存储器单元是否被编程或擦除都传导电流)。
存在用于在读取或验证操作期间测量存储器单元的传导电流的许多方式。在一个实例中，通过传导电流对感测放大器中的专用电容器放电或充电的速率来测量存储器单元的传导电流。在另一实例中，选定存储器单元的传导电流允许(或未能允许)包含所述存储器单元的NAND串对对应位线放电。在一段时间之后测量所述位线上的电压，以查看所述位线是否已放电。应注意，本文中所描述的技术可与所属领域中已知用于验证/读取的不同方法一起使用。也可使用本领域中已知的其它读取和验证技术。
图9描绘可在图1的存储器系统100中使用的温度感测电路915的实例。在此实例中，温度感测电路915将温度代码存储在存储区913中。电路包含pMOSFET 931a、931b 和934、双极晶体管933a和933b以及电阻器R1、R2和R3。I1、I2以及I3表示电流。 Voutput为提供到模/数(ADC)转换器929的基于温度的输出电压。Vbg为与温度无关的电压。电压电平产生电路935使用Vbg来设定电压电平的数目。举例来说，参考电压可由电阻器分压器电路降分成若干电平。
ADC比较Voutput与电压电平并选择电压电平之间的最接近匹配，从而将对应数字值(VTemp)输出到存储区913。这是指示存储器装置的温度的数据。
通过添加跨晶体管931b的基极-发射极电压(Vbe)和跨电阻器R2的压降获得Vbg。双极晶体管933a具有比晶体管933b更大的面积(大N倍)。PMOS晶体管931a和931b 的大小相等且布置在电流反射镜配置中以使得电流I1和I2大体上相等。使 Vbg＝Vbe+R2xI2且使I1＝Ve/R1，以使得I2＝Ve/R1。因此，Vbg＝Vbe+R2xkT ln(N)/R1xq，其中T为温度，k为波尔兹曼常量且q为电荷单位。晶体管934的源极连接到电源电压 Vdd，且晶体管的漏极与电阻器R3之间的节点为输出电压Voutput。晶体管934的栅极与晶体管931a和931b的栅极连接到同一端子，且穿过晶体管934的电流镜射穿过晶体管931a和931b的电流。
存储在存储区912中的VTemp值为在本文中称为数字温度代码或“TEMPCODE”的数字值。在一个实施例中，TEMPCODE为二进制串。一或多个TEMPCODE值可保持在存储区中。当将执行读取、验证、编程或擦除操作时，在读取/验证/编程/擦除操作之前感测到的温度可包括系统的“当前温度值”，而先前所应用的TEMPCODE值包括“历史温度值”。
为了适应存储器单元中的温度相关变化，温度补偿可在读取和验证感测期间发生，例如在任何读取或编程验证操作开始时。还可发生温度补偿以调整用于编程或擦除操作的参数。在实施例中，确定温度且可调整各种操作参数，例如单元的源电压(VCELSRC-施加到源极线SL(图4E中所绘示))、单元的位线(BL)电压(VBL)、单元的控制栅极电压(VCG，其中VCGRV为控制栅极读取/验证电压)、感测时间的长度、感测电流以及任何其它读取/验证/编程/擦除参数。
在现有技术设计中，可基于在连续读取/验证/编程/擦除操作期间的连续温度测量值之间的改变来补偿每一读取/验证/编程/擦除参数。可修改此些操作中使用的任何数目的参数(调整得较高或较低，或较长或较短)，以便补偿连续操作之间的温度变化。
在各种实施例中，存储器系统100利用“数字”温度补偿，其中温度补偿是基于TEMPCODE值。进行数字计算以确定应针对各种参数使用何种经量化电压电平或持续时间。在一些实施例中，电压电平分辨率相对较大。另外，可在一或多个不同温度改变时调整每一参数，但在某些情况下，用于各种参数的温度补偿改变点可汇聚，导致同时改变多个参数。在一些情况下，需要温度变化的数个度(摄氏度)以使得参数的目标电压增加或减小。此情况的部分原因为补偿的数字性质和电压电平分辨率取决于数/模转换器的分辨率。
图10A示出VCELSRC的调整相对于改变感测到的温度的比较。在图中，参考温度为 85℃，其中不提供补偿。在VCELSRC具有12.5mV的DAC分辨率的实施例中，温度补偿的量一直为12.5mV的倍数。因此，在各种温度下观察到12.5mv的离散跳跃。DAC的其它分辨率是可能的且在本发明技术的范围内。
图10B示出可基于温度变化调整多个读取/验证/编程/擦除参数以提供读取/验证/编程/擦除补偿的情况。当调整多个参数时，可能存在当多个参数恰好在相同温度下切换时的温度；当此情况发生时，显而易见单元阈值电压(Vt)补偿可能过大。在图10B中所绘示的实例中，相对于温度示出来自各种温度补偿的参数的比重，所述参数包含位线箝位电压VBLC、单元源极电压VCELSRC、WL电压VCGRV以及感测放大器的感测时间SEN。在此实例中，所示出的四个参数中的三个从21℃增加到22℃，从而在组合所有参数时产生较大跳跃。
在一个现有技术实施方案中，在TEMPCODE中的任何给定变化下仅调整有限数目的参数。在此些情况下，10B中所示出的影响减少，但同样可能降低温度补偿的有效性。
可在存储器系统中选择和启用经受温度补偿的每一参数。对于每一参数，可定义当前感测到的温度与先前所应用的或“历史”温度之间的所需差。
应认识到，尽管温度变化可在存储器系统中诱发温度校正，但即使当环境温度稳定时，噪声也可存在于存储器系统的感测到的温度值中，从而引起例如1℃左右的波动。如果环境温度接近这些临界温度(其中多个参数可改变)中的一个，那么温度补偿噪声可引起不需要的校正。
存储器系统的实施例利用TEMPCODE稳定化技术来改进基于TEMPCODE测量的温度补偿的稳定性。如本文中所论述，将平滑函数应用到所测量的TEMPCODE值以计算是否应使用新的所测量的TEMPCODE来提供存储器系统中的温度补偿。
图11示出根据此类实施例的方法。可针对每一读取、编程验证、编程或擦除操作执行图11的方法。在1102处，使用例如图9的电路测量环境温度且存储在1104处。一或多个历史TEMPCODE值可存储在存储区913中。在1106处，可存取一或多个历史 TEMPCODE值。在1108处，所测量的TEMPCODE和一或多个历史TEMPCODE值用于使用平滑函数计算新的TEMPCODE。如下文所论述，平滑函数可为数字滤波、滞后诱导函数或这两者的组合。下文阐述各种平滑函数的实例。在实施例中，平滑函数可致使所测量的TEMPCODE(来自步骤1102)用作新TEMPCODE，或现有存储的TEMPCODE 无变化。在1110处，如果在应用平滑函数之后，计算的输出为现有TEMPCODE不应改变，那么方法进行到步骤1112且不进行温度补偿。然而，如果TEMPCODE改变，那么在1114处存储新TEMPCODE，且在1116处，新TEMPCODE用于温度补偿且在需要温度补偿的情况下调整一或多个参数。
平滑函数的一种形式包括将滞后引入到TEMPCODE应用中以进行温度补偿的滞后诱导函数。在此函数中，将所测量的TEMPCODE与先前所应用的(历史)TEMPCODE 相比较，且当新TEMPCODE已经从历史TEMPCODE充分改变时，新TEMPCODE作为当前TEMPCODE存储且用于温度补偿。在一个方面中，滞后诱导函数可呈以下形式：
Figure RE-GDA0003635947070000271
其中x[n]为新测量的TEMPCODE，y[n]为待应用的当前TEMPCODE，且y[n-1]为先前使用的历史TEMPCODE。
在另一实施例中，可通过用|x[n]-y[n-1]|≤t和|x[n]-y[n-2]|≤t替换以上等式中的|x[n]-y[n-1]|≤t来扩展滞后诱导函数。滞后诱导函数的此实施例将新 TEMPCODE的计算改变为相对于两个先前所应用的历史TEMPCODE值具有更多量值。
平滑函数的第二形式包括数字滤波函数。在此实施例中，当测量新TEMPCODE时，新TEMPCODE在加权计算中与历史TEMPCODE平均化。这允许所测量的TEMPCODE 中的任何噪声在将所测量的TEMPCODE应用为电流TEMPCODE之前被平滑。在一个实施例中，用于数字滤波的平滑函数可呈以下形式：
y[n]＝ax[n]+bx[n-1]
其中
a+b＝1
在其它实施例中，可组合滞后诱导函数和数字滤波函数。在一个实施例中，组合的平滑函数可一般化为：
Figure RE-GDA0003635947070000281
其中x包含过去M个TEMPCODE采集(包含电流采集)，且y包含过去N个 TEMPCODE应用。可相对于图12-14看到TEMPCODE平滑的有效性。图12A-14A示出三个温度曲线且用以描述平滑函数的各种实施例的有效性。图12A示出稳定温度变化斜升，其中温度从15℃平滑地增加到40℃。图13A示出在21℃下在稳定环境温度下添加有噪声的稳定温度。高斯噪声(σ＝0.5℃)添加在稳定温度曲线上。图14A示出具有较大的离散跳跃的环境温度曲线。
图12B示出当存储器系统经历连续地斜升温度曲线时，与现有技术温度补偿设计相比的上文所描述的滞后诱导函数和数字滤波函数中的每一个的有效性。
在图12B中，“理想的Vt”曲线绘示理想地需要的Vt补偿量，而没有由数字温度补偿引起的离散跳跃，但仍经受来自数模转换器(用于基于电压的参数)或数字时钟(用于基于时间的参数)的量化。现有技术补偿设计绘示现有技术温度补偿设计的行为，而不使用平滑函数且将Vt阈值参数修改限制于一个参数。变量y表示芯片用于补偿的 TEMPCODE，而x表示实际上所测量的TEMPCODE。在现有技术设计中，直接应用所测量的TEMPCODE以使得y[n]＝x[n]。
“滞后”曲线示出仅在TEMPCODE与所应用的上一TEMPCODE相差超过阈值t＝4℃时才更新的行为，使得：
Figure RE-GDA0003635947070000282
“加权”曲线应用数字滤波，其中所获取的上一TEMPCODE的权重是新获取的TEMPCODE的两倍(即a＝1/3且b＝2/3)：
Figure RE-GDA0003635947070000283
随后将结果四舍五入且应用。数字滤波和滞后诱导平滑函数两者都能很好地跟踪理想Vt。一般来说，所有三种方法表现类似。
图13B示出现有技术温度补偿设计、滞后诱导函数以及数字滤波函数中的每一个在经历具有噪声的稳定温度曲线时的有效性。在此实例中，环境温度在21℃下保持稳定，且随后添加高斯噪声(在此情况下，具有0.5℃的σ)。现有技术设计绘示当发生噪声时Vt跳跃，这使得TEMPCODE移高或移低1℃。如所提到，这将导致相对稳定的温度曲线中的剧烈的温度补偿偏移。滞后诱导平滑函数和数字滤波平滑函数的实施例在有噪声的情况下保持温度补偿(基于TEMPCODE)相对稳定。
图14B示出在存储器系统经历具有相对较大量值温度变化的温度曲线时上文所描述的现有技术温度补偿设计、滞后诱导函数以及数字滤波函数中的每一个的有效性。
如果温度位移较小，那么滞后算法可能无法形成跳跃(即，在t＝15和20处)。但当温度跳跃较大(即，在t＝40处)时，其可立即适应此情况。数字滤波算法可通常很好地跟踪跳跃，但其需要一些时间来在一些轻微延迟之后跟上跳跃(例如，在t＝40处)。
图12C到14C示出组合滞后诱导函数和数字滤波函数的平滑函数的有效性。根据前述图12B-14B，可看出数字滤波平滑函数良好地执行以补偿噪声波动，且在温度斜升时避免TEMPCODE值的较大跳跃。
在图12C-14C中所示出的实施例中，平滑函数首先应用加权平均值，除非当前温度与所应用的先前TEMPCODE相差4℃或更多，此时应用滞后诱导函数：
Figure RE-GDA0003635947070000291
此实施例消除噪声，且适应可能由于长闲置周期而引起的温度的较大变化。在某些情形下额外优化是可能的，例如微调滞后阈值，或强制执行额外采集。
图12C到14C示出斜升温度曲线、有噪声的温度曲线以及较大温度变化曲线全部由组合滞后诱导函数和数字滤波函数的平滑函数很好地跟踪。
本发明技术的实施例包含设备。所述设备包含非易失性存储器系统，所述非易失性存储器系统包括包括非易失性存储器单元的块和与非易失性存储器单元通信的控制电路。控制电路配置成感测存储器系统的当前温度且将数据编程到与块相关联的非易失性存储器单元中，感测存储器系统的当前温度且通过基于温度补偿值修改一或多个读取/验证参数而读取和验证非易失性存储器单元中的数据。控制电路进一步配置成感测存储器系统的当前温度且擦除来自非易失性存储器单元的数据。控制电路进一步配置成通过存取存储在存储器系统中的历史温度值而读取、验证、编程以及擦除数据，历史温度值包括先前读取、验证、编程或擦除发生的温度且测量当前温度值。控制电路通过应用平滑函数来确定温度补偿值。平滑函数通过基于相对于阈值的历史温度值与当前温度之间的差选择历史温度值或当前温度值作为温度补偿值，或基于利用当前温度值和历史温度值的平滑函数计算与当前温度值或历史温度值不同的温度补偿值来确定温度补偿值。当温度补偿值与历史温度值不同时，控制电路随后修改一或多个读取、验证、编程或擦除参数。
本发明技术的实施例包含操作非易失性存储器系统的方法。所述方法包括在对存储在非易失性存储器系统中的块中的非易失性存储器单元中的数据的读取、验证、编程或擦除操作期间，将至少所应用的温度值编程到块的存储器单元中，所应用的温度值包括历史温度值。在使用一或多个读取、验证、编程或擦除参数以分别读取数据、验证、编程或擦除数据的后续读取、验证、编程或擦除操作期间，方法包含测量非易失性存储器系统的当前温度。接着，方法包含通过应用基于当前温度值和所应用的温度值从当前温度值、历史温度值以及所计算的补偿温度值中的一个选择温度补偿值的平滑函数来确定温度补偿值。当温度补偿值与历史温度值之间的差超出阈值时，方法包含升高或降低一或多个参数以执行读取、验证、编程或擦除操作。
本技术的实施例包含非易失性存储器系统，所述非易失性存储器系统包括包括非易失性存储器单元的块和与非易失性存储器单元通信的控制电路。控制电路包含用于感测存储器系统的当前温度的构件和用于存取存储在存储器系统中的历史温度值的构件，历史温度值至少包括先前读取、验证、编程或擦除发生的温度。控制电路进一步包含用于通过应用在历史温度值与当前温度值之间的差高于阈值时从历史温度值或当前温度值选择温度补偿值的平滑函数来确定温度补偿值的构件；和用于在历史温度值与当前温度值之间的差低于阈值时选择基于当前温度值和历史温度值计算的所计算的温度补偿值的构件。控制电路进一步包含用于读取、验证、编程以及擦除非易失性存储器单元中的数据的构件，包含用于在温度补偿值与历史温度值不同时基于温度补偿值修改一或多个读取/验证/编程/擦除参数的构件。
还可提供具有用于执行本文中所提供的方法的可执行代码的对应方法、系统以及计算机或处理器可读存储装置。
出于示出和描述的目的，已呈现本发明的前述详细描述。其并非旨在为穷尽性的或将本发明限制于所公开的精确形式。鉴于以上教示，许多修改和变化是可能的。举例来说，可基于阈值电压而编程存储器单元的实例可修改为基于电阻而编程存储信息的存储器单元。选择所描述的实施例以便最好地解释本发明的原理和其实际应用，由此使得所属领域的其它技术人员能够在各种实施例中并且以适于所预期的特定用途的各种修改最好地利用本发明。希望本发明的范围由所附权利要求书限定。

Claims (20)

1.一种设备，其包括：
非易失性存储器系统，其包括包括非易失性存储器单元的块；以及
控制电路，其与所述非易失性存储器单元通信，所述控制电路配置成：
感测所述存储器系统的当前温度；
通过基于温度补偿值分别修改一或多个编程、验证、读取或擦除参数来编程、验证、读取或擦除所述非易失性存储器单元中的数据，方法是：
存取存储于所述存储器系统中的历史温度值，所述历史温度值包括发生先前读取或验证的温度；
测量当前温度值；
通过应用平滑函数确定所述温度补偿值，所述平滑函数通过以下操作来确定所述温度补偿值：
基于相对于阈值的所述历史温度值与所述当前温度之间的差而选择所述历史温度值或所述当前温度值作为所述温度补偿值；或
基于利用所述当前温度值和所述历史温度值的平滑函数而计算与所述当前温度值或所述历史温度值不同的所述温度补偿值；以及
当所述温度补偿值与所述历史温度值不同时修改所述一或多个编程、验证、读取或擦除参数。
2.根据权利要求1所述的设备，其中所述平滑函数包括在所述当前温度值与所述历史温度值之间的所述差低于或等于所述阈值时选择所述历史温度值作为所述温度补偿值且在所述当前温度值与所述历史温度值之间的所述差高于所述阈值时选择所述当前温度作为所述温度补偿值的滞后诱导函数。
3.根据权利要求1所述的设备，其中所述平滑函数包括在所述当前温度值与至少两个历史温度值之间的差低于或等于所述阈值时选择所述历史温度值作为所述温度补偿值且在所述当前温度值与所述历史温度值之间的所述差高于所述阈值时选择所述当前温度作为所述温度补偿值的滞后诱导函数。
4.根据权利要求1所述的设备，其中所述控制电路基于计算所述历史温度值和所述当前温度值的加权平均值的平滑函数来计算所述温度补偿值。
5.根据权利要求4所述的设备，其中所述加权平均值向所述历史温度值提供比当前温度值更大的权重。
6.根据权利要求4所述的设备，其中所述控制电路基于第一多个历史温度值和第二多个当前温度值的加权平均值来计算所述温度补偿值。
7.根据权利要求1所述的设备，其中所述确定在所述历史温度值与所述当前温度值之间的差大于阈值时从所述历史温度值或当前温度值选择所述温度补偿值，且在所述历史温度值与所述当前温度值之间的所述差小于或等于所述阈值时计算所述温度补偿值。
8.根据权利要求7所述的设备，其中所述控制电路基于计算所述历史温度值和所述当前温度值的加权平均值的平滑函数来计算所述温度补偿值，其中向所述历史值提供比所述当前温度值更大的权重。
9.一种操作非易失性存储器系统的方法，所述方法包括：
在已存储或待存储于所述非易失性存储器系统中的块中的非易失性存储器单元中的数据的读取、验证、编程或擦除操作期间，将至少一个所应用的温度值编程到所述块的存储器单元中，所述所应用的温度值包括历史温度值；
在使用一或多个读取、验证、编程或参数分别读取、验证、编程或擦除所述数据的后续读取、验证、编程或擦除操作期间，测量所述非易失性存储器系统的当前温度；
通过应用基于所述当前温度值和所述所应用的温度值从所述当前温度值、所述历史温度值以及所计算的补偿温度值中的一个选择所述温度补偿值的平滑函数来确定温度补偿值；以及
在所述温度补偿值与所述历史温度值之间的差超出阈值时，提高或降低一或多个读取、验证、编程或擦除参数以执行所述读取、验证、编程或擦除操作。
10.根据权利要求9所述的方法，其中所述平滑函数包含使得在所述历史温度值与所述当前温度值之间的差大于第一阈值时从所述历史温度值或当前温度值选择所述温度补偿值的滞后诱导函数，且所述确定在所述历史温度值与所述当前温度值之间的所述差小于或等于所述第一阈值时计算所计算的温度补偿值。
11.根据权利要求10所述的方法，其中所述滞后诱导函数使得在所述当前温度值与所述历史温度值之间的所述差低于或等于第二阈值时选择所述历史温度值作为所述温度补偿值，且使得在所述当前温度值与所述历史温度值之间的所述差高于所述第二阈值时选择所述当前温度作为所述温度补偿值。
12.根据权利要求11所述的方法，其中所述确定基于所述历史温度值和所述当前温度值的加权平均值来计算所述温度补偿值。
13.根据权利要求12所述的方法，其中所述加权平均值向所述历史温度值提供比当前温度值更大的权重。
14.根据权利要求12所述的方法，其中所述确定基于第一多个历史温度值和第二多个当前温度值的加权平均值来计算所述温度补偿值。
15.一种非易失性存储器系统，其包括：
块，其包括非易失性存储器单元；以及
控制电路，其与所述非易失性存储器单元通信，所述控制电路包括：
用于感测所述存储器系统的当前温度的构件；
用于存取存储于所述存储器系统中的历史温度值的构件，所述历史温度值至少包括发生先前读取、验证、编程或擦除的温度；
用于通过应用平滑函数来确定所述温度补偿值的构件，所述平滑函数在所述历史温度值与所述当前温度值之间的差高于阈值时从所述历史温度值或当前温度值选择所述温度补偿值，且在所述历史温度值与所述当前温度值之间的所述差低于所述阈值时选择基于所述当前温度值和所述历史温度值计算的所计算的温度补偿值；以及
用于读取、验证、编程以及擦除所述非易失性存储器单元中的数据的构件，其包含用于在所述温度补偿值与所述历史温度值不同时基于所述温度补偿值修改一或多个读取、验证、编程或擦除参数的构件。
16.根据权利要求15所述的非易失性存储器系统，其中用于确定的构件利用包含滞后诱导函数的所述平滑函数，所述滞后诱导函数在所述历史温度值与所述当前温度值之间的差大于第一阈值时从所述历史温度值或当前温度值选择所述温度补偿值，且用于确定的所述构件在所述历史温度值与所述当前温度值之间的所述差小于或等于所述第一阈值时计算所述所计算的温度补偿值。
17.根据权利要求16所述的非易失性存储器系统，其中所述滞后诱导函数在所述当前温度值与所述历史温度值之间的所述差低于或等于第二阈值时选择所述历史温度值作为所述温度补偿值，且在所述当前温度值与所述历史温度值之间的所述差高于所述第二阈值时选择所述当前温度作为所述温度补偿值。
18.根据权利要求15所述的非易失性存储器系统，其中用于确定的所述构件基于所述历史温度值和所述当前温度值的加权平均值来计算所述温度补偿值。
19.根据权利要求18所述的非易失性存储器系统，其中所述加权平均值向所述历史温度值提供比当前温度值更大的权重。
20.根据权利要求15所述的非易失性存储器系统，其中用于确定的所述构件基于第一多个历史温度值和第二多个当前温度值的加权平均值来计算所述温度补偿值。
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