CN114333949A - 具有可切换擦除方法的非易失性存储器 - Google Patents

Abstract

为了改进擦除过程，利用多种擦除方法。在存储器系统的寿命开始时依赖于第一擦除方法。随着使用所述存储器系统且所述存储器系统经受许多编程/擦除循环，渐增地依赖于第二方法。在一个实例中，所述第一擦除方法包含单独地将擦除启用电压施加到字线的不同子集，而不接收所述擦除启用电压的字线接收擦除阻止电压。在一个实例中，所述第二擦除方法包含同时将擦除启用电压施加到所述字线的所有子集。

Description

具有可切换擦除方法的非易失性存储器

背景技术

半导体存储器广泛用于各种电子装置中，例如蜂窝电话、数字相机、个人数字助理、医疗电子设备、移动计算装置、服务器、固态驱动器、非移动计算装置和其它装置。半导体存储器可以包括非易失性存储器或易失性存储器。即使在非易失性存储器未连接到电力源(例如，电池)时，非易失性存储器也允许存储和保存信息。非易失性存储器的一个实例是快闪存储器(例如，NAND型和NOR型快闪存储器)。

非易失性存储器的用户可以将数据编程(例如，写入)到非易失性存储器且稍后将所述数据读取回。例如，数码相机可以拍摄照片并且将照片存储在非易失性存储器中。稍后，数码相机的用户可以通过使数码相机从非易失性存储器读取照片来观看照片。

也可以擦除非易失性存储器的全部或部分。例如，如果数据变得过时或不再需要数据，则可以擦除存储过时或不再需要的数据的非易失性存储器的部分，使得非易失性存储器的部分可以用于存储新数据。或者，擦除可以用于写入数据；例如，从第一状态编程到第二状态并且擦除回到第一状态(或在多于两个状态之间)。存储器系统所使用的擦除过程应准确，使得数据不会丢失且应足够快，因此存储器系统的用户不会经历不合理延迟。另外，应实施擦除过程以减轻可能损坏存储器系统或导致数据丢失的副作用。

附图说明

编号相似的元件在不同图式中指代共同组件。

图1是描绘存储器系统的一个实施例的框图。

图2是存储器裸片的一个实施例的框图。

图3是单片三维存储器结构的一个实施例的部分的透视图。

图4A是具有两个平面的存储器结构的框图。

图4B描绘存储器单元块的部分的俯视图。

图4C描绘存储器单元块的部分的截面图。

图4D描绘选择栅极层和字线层的视图。

图4E是存储器单元的竖直列的截面图。

图4F是示出多个子块的多个NAND串的示意图。

图5描绘阈值电压分布。

图6是描述数据值到数据状态的分配的一个实例的表。

图7是描述用于编程非易失性存储器的过程的一个实施例的流程图。

图7A是示出用于将电压施加到存储器结构126的电路的一个实施例的细节的框图。

图8描绘经历GIDL擦除的NAND串。

图9描绘经历擦除的NAND串的部分。

图10A描绘经历擦除的NAND串的部分。

图10B描绘经历擦除的NAND串的部分。

图11描绘经历擦除的NAND串的部分。

图12描绘经历擦除的NAND串的部分。

图13是描述用于擦除非易失性存储器的过程的一个实施例的流程图。

图14是描述用于擦除非易失性存储器的过程的一个实施例的流程图。

图15是非易失性存储器系统的部分的框图。

图16是描绘用于多种类型的擦除过程的擦除电压对编程/擦除循环的最终量值的图形。

图17是描述用于擦除非易失性存储器的过程的一个实施例的流程图。

图18是描述用于擦除非易失性存储器的过程的一个实施例的流程图。

图19是描述用于擦除非易失性存储器的过程的一个实施例的流程图。

具体实施方式

当存储器系统较新时，一些擦除方法可以优于其它方法，而当存储器系统较旧时，其它擦除方法可以更佳。因此，为了改进擦除过程，利用多种擦除方法。在存储器系统的寿命开始时更依赖于第一擦除方法。随着使用存储器系统且存储器系统经受许多编程/擦除循环，渐增地依赖于第二擦除方法。编程/擦除循环是对相同的存储器单元群体执行编程和擦除两者。第一擦除方法的实例是单独地将擦除应用于被擦除的非易失性存储器单元的子集。第二擦除方法的实例是同时将擦除应用于被擦除的全部非易失性存储器单元。

在一个实施例中，连接到非易失性存储器单元群组的控制电路被配置成通过单独地将擦除应用于非易失性存储器单元的子集并随后同时将擦除应用于非易失性存储器单元群组中的所有非易失性存储器单元来擦除非易失性存储器单元群组。从单独地将擦除应用于非易失性存储器单元的子集切换到同时将擦除应用于群组中的所有非易失性存储器单元基于指示存储器单元的使用量的度量。举例来说，切换可以基于擦除过程的迭代次数(也被称为循环计数)、擦除电压的量值、编程/擦除循环的数目，或其它度量。

图1是实施包含所提议擦除过程的所提议技术的存储器系统100的一个实施例的框图。在一个实施例中，存储系统100是固态驱动器(“SSD”)。存储器系统100也可以是存储卡、USB驱动器或其它类型的存储系统。所提出技术不限于任何一种类型的存储器系统。存储器系统100连接到主机102，所述主机102可以是计算机、服务器、电子装置(例如智能手机、平板计算机或其它移动装置)、器具或使用存储器且具有数据处理能力的另一设备。在一些实施例中，主机102与存储器系统100分开但连接到存储器系统100。在其它实施例中，存储器系统100嵌入在主机102内。

图1中描绘的存储器系统100的组件是电路。存储器系统100包含控制器120，所述控制器连接到一个或多个存储器裸片130和本地高速易失性存储器140(例如DRAM)。一个或多个存储器裸片130各自包括多个非易失性存储器单元。下文提供关于每一存储器裸片130的结构的更多信息。本地高速易失性存储器140由控制器120使用以执行特定功能。例如，本地高速易失性存储器140存储逻辑到物理地址转换表(“L2P表”)。

控制器120包括主机接口152，所述主机接口连接到主机102且与主机102通信。在一个实施例中，主机接口152提供PCIe接口。也可以使用其它接口，例如SCSI、SATA等。主机接口152还连接到片上网络(NOC)154。NOC是集成电路上的通信子系统。NOC可以跨越同步和异步时钟域或使用无时钟异步逻辑。NOC技术将联网理论和方法应用于芯片上通信，且带来优于常规总线和横杆互连件的显著改良。相比于其它设计，NOC改进片上系统(SoC)的可扩展性和复杂SoC的功率效率。NOC的导线和链路由多个信号共享。由于NOC中的所有链路可以同时对不同数据包进行操作，因此实现高级别并行度。因此，随着集成子系统的复杂度不断增加，NOC相比于先前通信架构(例如，专用点对点信号线、共享总线或具有桥接器的分段总线)提供增强的性能(例如，吞吐量)和可扩展性。在其它实施例中，NOC 154可以由总线替代。处理器156、ECC引擎158、存储器接口160和DRAM控制器164连接到NOC 154且与NOC 154通信。DRAM控制器164用于操作本地高速易失性存储器140(例如，DRAM)且与其通信。在其它实施例中，本地高速易失性存储器140可以是SRAM或另一类型的易失性存储器。

ECC引擎158执行误差校正服务。例如，ECC引擎158根据所实施的ECC技术来执行数据编码和解码。在一个实施例中，ECC引擎158是由软件编程的电路。例如，ECC引擎158可以是可进行编程的处理器。在其它实施例中，ECC引擎158是不具有任何软件的定制且专用硬件电路。在另一实施例中，ECC引擎158的功能由处理器156实施。

处理器156执行各种控制器存储器操作，例如编程、擦除、读取以及存储器管理过程。在一个实施例中，处理器156由固件编程。在其它实施例中，处理器156是不具有任何软件的定制且专用的硬件电路。处理器156还以软件/固件过程的形式或以专用硬件电路的形式实施转换模块。在许多系统中，非易失性存储器使用与一个或多个存储器裸片相关联的物理地址而内部定址到存储系统。然而，主机系统将使用逻辑地址来定址各个存储器位置。此使得主机能够将数据分配给连续逻辑地址，同时存储系统在一个或多个存储器裸片的位置之间自由地随意存储数据。为了实施此系统，控制器(例如，转换模块)在主机所使用的逻辑地址与存储器裸片所使用的物理地址之间执行地址转换。一个实例实施方案为维持识别逻辑地址与物理地址之间的当前转换的表(即，上文所提及的L2P表)。L2P表中的条目可以包含逻辑地址和对应物理地址的标识。尽管逻辑地址到物理地址表(或L2P表)包含字“表”，但其不一定照字面为表。实际上，逻辑地址到物理地址表(或L2P表)可以是任何类型的数据结构。在一些实例中，存储系统的存储器空间如此之大，使得本地存储器140无法保持所有L2P表。在此情况下，整组L2P表存储在存储器裸片130中，且L2P表的子集高速缓存(L2P高速缓存)在本地高速易失性存储器140中。

存储器接口160与一个或多个存储器裸片130通信。在一个实施例中，存储器接口提供切换模式接口。也可以使用其它接口。在一些实例实施方案中，存储器接口160(或控制器120的另一部分)实施调度程序和缓冲器，以用于将数据传输到一个或多个存储器裸片且从一个或多个存储器裸片接收数据。

图2是存储器裸片300的一个实施例的功能框图。图1的一个或多个存储器裸片130中的每一个可以实施为图2的存储器裸片300。图2中描绘的组件是电路。在一个实施例中，每一存储器裸片300包含存储器结构326、控制电路系统310和读取/写入电路328。存储器结构326可经由行解码器324通过字线且经由列解码器332通过位线定址。读取/写入电路328包含含有SB1、SB2、...、SBp(感测电路系统)的多个感测块350，且允许并行地读取或编程(写入)多个存储器单元中的一页(或多页)数据。在一个实施例中，每一感测块包含连接到位线的感测放大器和一组锁存器。锁存器存储待写入的数据和/或已读取的数据。感测放大器包含位线驱动器。命令和数据经由线319在控制器与存储器裸片300之间传递。在一个实施例中，存储器裸片300包含连接到线118的一组输入和/或输出(I/O)引脚。

控制电路系统310与读取/写入电路328协作以在存储器结构326上执行存储器操作(例如，写入、读取、擦除等)。在一个实施例中，控制电路系统310包含状态机312、片上地址解码器314、功率控制电路316和存储器裸片参数318。状态机312提供存储器操作的裸片层级控制。在一个实施例中，状态机312可由软件进行编程。在其它实施例中，状态机312不使用软件且完全实施于硬件(例如，电路)中。在一些实施例中，状态机312可以由可编程微控制器或微处理器替代。在一个实施例中，控制电路系统310包含存储在例如寄存器、锁存器、ROM熔丝和其它存储装置的缓冲器中的存储器裸片参数318。存储器裸片参数318是默认值，例如由存储器裸片300使用(例如，由状态机312使用)以执行存储器操作的基本电压和其它参数。

片上地址解码器314提供由控制器120使用的地址到由解码器324和332使用的硬件地址之间的地址接口。功率控制模块316控制在存储器操作期间供应到字线和位线的功率和电压。功率控制模块316可以包含用于产生电压的电荷泵。

出于本文档的目的，控制电路系统310、读取/写入电路328和解码器324/332包括用于存储器结构326的控制电路的一个实施例。在其它实施例中，支持存储器结构326并在存储器结构326上操作的其它电路可以被称为控制电路。例如，在一些实施例中，控制器可以作为控制电路操作或可以是控制电路的一部分。在一些实施例中，结合控制电路系统310、读取/写入电路328和解码器324/332的控制器包括控制电路的一个实施例。在另一实施例中，状态机312包括控制电路。在另一实施例中，主机可以提供控制电路。

在一个实施例中，存储器结构326包括非易失性存储器单元的单片三维存储器阵列，其中多个存储器层级形成于单个衬底(例如晶片)上方。存储器结构可以包括在具有安置于硅(或其它类型的)衬底上方的有源区域的存储器单元阵列的一个或多个物理层级中单片式形成的任何类型的非易失性存储器。在一个实例中，存储器结构326的非易失性存储器单元包括具有电荷捕获材料的竖直NAND串，例如以全文引用的方式并入本文中的美国专利9,721,662中所描述。NAND串包含由沟道连接的存储器单元。

在另一实施例中，存储器结构326包括非易失性存储器单元的二维存储器阵列。在一个实例中，非易失性存储器单元是利用浮动栅极的NAND快闪存储器单元，例如描述于例如以全文引用的方式并入本文中的美国专利9,082,502中。还可以使用其它类型的存储器单元(例如，NOR型快闪存储器)。

存储器结构326中包含的存储器阵列架构或存储器单元的确切类型不限于上述实例。许多不同类型的存储器阵列架构或存储器单元技术可以用于形成存储器结构326。不需要为了本文提出的新的所主张实施例的目的而采用特定非易失性存储器技术。用于存储器结构326的存储器单元的合适技术的其它实例包含铁电存储器(FeRAM或FeFET)、ReRAM存储器、磁阻存储器(例如，MRAM、自旋转移力矩MRAM、自旋轨道力矩MRAM)、相变存储器(例如，PCM)等。用于存储器结构326的架构的合适技术的实例包含二维阵列、三维阵列、交叉点阵列、堆叠式二维阵列、竖直位线阵列等。

ReRAM或PCMRAM交叉点存储器的一个实例包含以通过X线和Y线(例如字线和位线)存取的交叉点阵列布置的可逆电阻开关元件。在另一实施例中，存储器单元可以包含导电桥接存储器元件。导电桥接存储器元件还可以被称为可编程金属化单元。导电桥接存储器元件可以基于固体电解质内离子的物理迁移而用作状态改变元件。在一些情况下，导电桥接存储器元件可以包含两个固体金属电极，一个相对惰性(例如，钨)且另一个具有电化学活性(例如，银或铜)，其中两个电极之间具有固体电解质的薄膜。随着温度增加，离子的迁移率也增加，使得导电桥接存储器单元的编程阈值减小。因此，导电桥接存储器元件可以具有随温度而变的广泛范围的编程阈值。

磁阻存储器(MRAM)通过磁性存储元件来存储数据。所述元件由通过薄绝缘层分离的两个铁磁板形成，所述铁磁板中的每一个可以保持磁化。两个板中的一个是设定成特定极性的永磁体；可以改变另一板的磁化以与存储存储器的外部场的磁化匹配。存储器装置由此类存储器单元的网格构建。在关于编程的一个实施例中，每一存储器单元位于一对写入线之间，所述对写入线布置成彼此成直角、与单元平行、一条在单元上方且一条在单元下方。当电流穿过所述对写入线时，产生感应磁场。

相变存储器(PCM)利用硫族化物玻璃的独特性质。一个实施例使用Ge2Sb2Te5合金来通过电加热相变材料来实现相变。编程剂量是不同幅度和/或长度的电脉冲，其引起相变材料的不同电阻值。

本领域的普通技术人员将认识到，本文中所描述的技术不限于单一特定存储器结构，而是覆盖在如本文中所描述且如本领域的普通技术人员所理解的本技术的精神和范围内的许多相关存储器结构。

图3是可以包括存储器结构326的单体三维存储器阵列的一个实例实施例的部分的透视图，所述存储器结构包含布置为竖直NAND串的多个非易失性存储器单元。例如，图3示出一个存储器块的部分。所描绘结构包含位于交替的介电层和导电层的堆叠上方的一组位线BL。出于示例目的，介电层中的一个标记为D，且导电层(又被称为字线层)中的一个标记为W。交替的介电层和导电层的数目可以基于特定实施方案要求而改变。一组实施例包含108到300个之间的交替的介电层和导电层。一个实例实施例包含96个数据字线层、8个选择层、6个虚拟字线层和110个介电层。还可以使用比108到300更多或更少的层。如下文将解释，通过本地互连件LI将交替的介电层和导电层划分成四个“指状物”。图3示出两个指状物和两个本地互连件LI。源极线层SL在交替的介电层和字线层下方。存储器孔形成于交替的介电层和导电层的堆叠中。例如，存储器孔中的一个标记为MH。应注意，在图3中，介电层被描绘成透视的，以便读者可以看见位于交替的介电层和导电层的堆叠中的存储器孔。在一个实施例中，通过用包含电荷捕获材料的材料填充存储器孔以形成存储器单元的竖直列来形成NAND串。每一存储器单元可以存储一个或多个数据位。在下文关于图4A至4F提供包括存储器结构326的三维单片存储器阵列的更多细节。

图4A是解释存储器结构326的一个实例组织的框图，所述存储器结构分成两个平面302和304。每个平面随后分成M个块。在一个实例中，每个平面具有约2000个块。然而，还可以使用不同数目的块和平面。在一个实施例中，存储器单元块是擦除的单位。也就是说，一起擦除块的所有存储器单元。在其它实施例中，存储器单元可以出于其它原因而分组成块，例如以组织存储器结构326以启用传信和选择电路。在一些实施例中，块表示连接的存储器单元群组，因为块的存储器单元共享一组共同字线。

图4B至4F描绘对应于图3的结构且可以用于实施图2的存储器结构326的实例三维(“3D”)NAND结构。图4B是描绘存储器结构326的一个块的一部分的俯视图的框图。图4B中描绘的块的部分对应于图4A的块2中的部分306。如可以从图4B看出，图4B中描绘的块在方向332上延伸。在一个实施例中，存储器阵列具有许多层；然而，图4B仅示出顶层。

图4B描绘表示竖直列的多个圆圈。竖直列中的每一个包含多个选择晶体管(也被称为选择栅极(select gate/selection gate))和多个存储器单元。在一个实施例中，每个竖直列实施NAND串。例如，图4B描绘竖直列422、432、442和452。竖直列422实施NAND串482。竖直列432实施NAND串484。竖直列442实施NAND串486。竖直列452实施NAND串488。下文提供竖直列的更多细节。由于图4B中所描绘的块在箭头332的方向上延伸，因此块包含比图4B中所描绘更多的竖直列。

图4B还描绘一组位线415，包含位线411、412、413、414、...419。图4B示出二十四条个位线，因为仅描绘块的部分。预期到，超过二十四条个位线连接到块的竖直列。表示竖直列的圆圈中的每一个具有指示其到一个位线的连接的“x”。例如，位线414连接到竖直列422、432、442和452。

图4B中所描绘的块包含一组本地互连件402、404、406、408和410，所述本地互连件将各个层连接到竖直列下方的源极线。本地互连件402、404、406、408和410还用于将块的每一层划分成四个区；例如，图4B中描绘的顶层分成区420、430、440和450，所述区被称为指状物。在块中实施存储器单元的层中，四个区被称为通过本地互连件分隔开的字线指状物。在一个实施例中，在块的共同层级上的字线指状物连接在一起以形成单个字线。在另一实施例中，相同层级上的字线指状物未连接在一起。在一个实例实施方案中，位线仅连接到区420、430、440和450中的每一个中的一个竖直列。在所述实施方案中，每一块具有十六行有源列，且每一位线连接到每一块中的四个行。在一个实施例中，连接到共同位线的所有四个行(经由相同层级上连接在一起的不同字线指状物)连接到相同字线；因此，系统使用源极侧选择线和漏极侧选择线来选择四个中的一个(或另一子集)以进行存储器操作(编程、验证、读取和/或擦除)。

尽管图4B示出每个区具有四行竖直列，块中具有四个区和十六行竖直列，但那些确切数目是实例实施方案。其它实施例可以包含每块更多或更少的区，每区更多或更少行竖直列，以及每块更多或更少行竖直列。

图4B还示出竖直列是交错的。在其它实施例中，可以使用不同交错模式。在一些实施例中，竖直列并未交错。

图4C描绘三维存储器结构326的一个实施例的部分，其示出沿着图4B的线AA的截面图。此截面图穿过竖直列432和434以及区430(参看图4B)。图4C的结构包含四个漏极侧选择层SGD0、SGD1、SGD2和SGD3；四个源极侧选择层SGS0、SGS1、SGS2和SGS3；六个虚拟字线层DD0、DD1、DS0、DS1、WLDL、WLDU；和用于连接到数据存储器单元的九十六个数据字线层WLL0-WLL95。其它实施例可以实施比多于或少于四个漏极侧选择层、多于或少于四个源极侧选择层、多于或少于六个虚拟字线层，以及多于或少于九十六个字线。竖直列432和434被描绘成突出穿过漏极侧选择层、源极侧选择层、虚拟字线层和字线层。在一个实施例中，每个竖直列包括竖直NAND串。例如，竖直列432包括NAND串484。在竖直列及下方所列的层下方是衬底101、衬底上的绝缘膜454和源极线SL。竖直列432的NAND串具有在堆叠的底部处的源极端和在堆叠的顶部处的漏极端。如与图4B一致，图4C示出经由连接件417连接到位线414的竖直列432。还描绘本地互连件404和406。

为了易于参考，漏极侧选择层SGD0、SGD1、SGD2和SGD3；源极侧选择层SGS0、SGS1、SGS2和SGS3；虚拟字线层DD0、DD1、DS0、DS1、WLDL和WLDU；以及字线层WLL0-WLL95共同地称为导电层。在一个实施例中，导电层由TiN与钨的组合制成。在其它实施例中，其它材料可以用于形成导电层，例如经掺杂多晶硅、金属(例如钨)或金属硅化物。在一些实施例中，不同导电层可以由不同材料形成。导电层之间为介电层DL0-DL111。例如，介电层DL104在字线层WLL94上方和字线层WLL95下方。在一个实施例中，介电层由SiO₂制成。在其它实施例中，其它电介质材料可以用于形成介电层。

非易失性存储器单元沿着延伸穿过堆叠中的交替的导电层和介电层的竖直列形成。在一个实施例中，存储器单元以NAND串布置。字线层WLL0-WLL95连接到存储器单元(也被称为数据存储器单元)。虚拟字线层DD0、DD1、DS0、DS1、WLDL和WLDU连接到虚拟存储器单元。虚拟存储器单元不存储且没有资格存储主机数据(从主机提供的数据，例如来自主机的用户的数据)，而数据存储器单元有资格存储主机数据。在一些实施例中，数据存储器单元和虚拟存储器单元可以具有相同结构。虚拟字线连接到虚拟存储器单元。漏极侧选择层SGD0、SGD1、SGD2和SGD3用于使NAND串与位线电连接和断开连接。源极侧选择层SGS0、SGS1、SGS2和SGS3用于使NAND串与源极线SL电连接和断开连接。

图4C还示出接合区域。在一个实施例中，蚀刻与介电层互混的九十六个字线层代价较大且/或具有挑战性。为了减轻此负担，一个实施例包含铺设与介电层交替的四十八个字线层的第一堆叠，铺设接合区域，以及铺设与介电层交替的四十八个字线层的第二堆叠。接合区域位于第一堆叠与第二堆叠之间。接合区域用于将第一堆叠连接到第二堆叠。在图4C中，第一堆叠被标记为“下部字线集合”且第二堆叠被标记为“上部字线集合”。在一个实施例中，接合区域由与字线层相同的材料制成。在一个实例实施方案集合中，多个字线(控制线)包括交替字线层和介电层的第一堆叠、交替字线层和介电层的第二堆叠以及第一堆叠与第二堆叠之间的接合区域，如图4C中所描绘。

图4D描绘导电层的逻辑表示，所述导电层包括用于在图4C中部分地描绘的块的字线层WLL0 WLL1、WLL2、WLL3、WLL4、WLL5、WLL6、WLL7、...WLL88、WLL89、WLL90、WLL91、WLL92、WLL93、WLL94和WLL95。如上文相对于图4B所提及，在一个实施例中，本地互连件402、404、406、408和410将导电层拆分为四个区/指状物(或子块)。例如，字线层WLL95分成区460、462、464和466。区460是在一个字线层上的一个字线指状物。在一个实施例中，同一层上的四个字线指状物连接在一起。在另一实施例中，每一字线指状物作为单独字线操作。

图4E描绘图4C的区429的截面图，所述区包含竖直列432的部分(存储器孔)。在一个实施例中，竖直列为圆形；然而，在其它实施例中，可以使用其它形状。在一个实施例中，竖直列432包含由例如SiO₂等电介质制成的内芯层470。也可以使用其它材料。环绕内芯470的是多晶硅沟道471。还可以使用除多晶硅以外的材料。应注意，沟道471连接到位线和源极线。环绕沟道471的是隧穿电介质472。在一个实施例中，隧穿电介质472具有ONO结构。环绕隧穿电介质472的是电荷捕获层473，例如(举例来说)氮化硅。也可以使用其它存储器材料和结构。本文所描述的技术不限于任何特定材料或结构。

图4E描绘介电层DLL105、DLL104、DLL103、DLL102和DLL101，以及字线层WLL95、WLL94、WLL93、WLL92和WLL91。字线层中的每一个包含由氧化铝层477环绕的字线区476，所述氧化铝层由阻挡氧化层478环绕。在其它实施例中，阻挡氧化层可以是平行于且邻近于电荷捕获层473的竖直层。字线层与竖直列的物理交互形成存储器单元。因此，在一个实施例中，存储器单元包括沟道471、隧穿电介质472、电荷捕获层473、阻挡氧化层478、氧化铝层477和字线区476。例如，字线层WLL95和竖直列432的部分包括存储器单元MC1。字线层WLL94和竖直列432的部分包括存储器单元MC2。字线层WLL93和竖直列432的部分包括存储器单元MC3。字线层WLL92和竖直列432的部分包括存储器单元MC4。字线层WLL91和竖直列432的部分包括存储器单元MC5。在其它架构中，存储器单元可以具有不同结构；然而，存储器单元将仍是存储单位。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷捕获层473的部分中。响应于字线区476上的适当电压，穿过隧穿电介质472将这些电子从沟道471吸入到电荷捕获层473中。存储器单元的阈值电压(Vth)与所存储电荷的量成比例地增加。在一个实施例中，编程是通过电子到电荷捕获层中的福勒-诺德海姆(Fowler-Nordheim)隧穿实现的。在擦除操作期间，返回到沟道或空穴的电子注入到电荷捕获层中以与电子重组。在一个实施例中，擦除是使用经由例如栅致漏极泄漏(GIDL)等物理机制到电荷捕获层中的空穴注入实现的。

图4F是图3至4E中描绘的存储器的部分的示意图。图4F示出跨整个块延伸的物理字线WLL0-WLL95。图4F的结构对应于图4A至4E的块2中的部分306，包含位线411、412、413、414、...419。在块内，每一位线连接到四个NAND串。漏极侧选择线SGD0、SGD1、SGD2和SGD3用于确定四个NAND串中的哪些连接到相关联位线。源极侧选择线SGS0、SGS1、SGS2和SGS3用于确定四个NAND串中的哪些连接到共同源极线。块还可以被认为分成四个子块SB0、SB1、SB2和SB3。子块SB0对应于由SGD0和SGS0控制的那些竖直NAND串，子块SB1对应于由SGD1和SGS1控制的那些竖直NAND串，子块SB2对应于由SGD2和SGS2控制的那些竖直NAND串，且子块SB3对应于由SGD3和SGS3控制的那些竖直NAND串。

尽管图3至4F的实例存储器系统是包含具有电荷捕获材料的竖直NAND串的三维存储器结构，但其它(2D和3D)存储器结构也可以与本文所描述的技术一起使用。

上文所论述的存储器系统可以被擦除、编程和读取。在成功编程过程结束时(经验证)，存储器单元的阈值电压视需要应在经编程存储器单元的一个或多个阈值电压分布内或在经擦除存储器单元的阈值电压分布内。图5是阈值电压对存储器单元数目的图形，并且说明当每个存储器单元存储三个数据位时存储器阵列的实例阈值电压分布。然而，其它实施例可以使用每存储器单元其它数据容量(例如，每一存储器单元一个、两个、四个或五个数据位)。图5示出对应于八个数据状态的八个阈值电压分布。对于数据状态N，所述数据状态N具有比数据状态N-1高的阈值电压和比数据状态N+1低的阈值电压。第一阈值电压分布(数据状态)S0表示被擦除的存储器单元。其它七个阈值电压分布(数据状态)S1到S7表示被编程的存储器单元，且因此也被称为经编程状态或经编程数据状态。在一些实施例中，利用控制器122依赖于误差校正来识别存储的正确数据，数据状态S1-S7可以重叠。

图5示出用于从存储器单元读取数据的七个读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7。通过测试(例如，执行感测操作)给定存储器单元的阈值电压高于还是低于所述七个读取参考电压，系统可以确定存储器单元处于哪一数据状态(即，S0、S1、S2、S3、...)。

图5还示出七个验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7(也被称为验证目标电压)。在将存储器单元编程到数据状态S1时，系统将测试那些存储器单元是否具有大于或等于Vv1的阈值电压。在将存储器单元编程到数据状态S2时，系统将测试所述存储器单元是否具有大于或等于Vv2的阈值电压。在将存储器单元编程到数据状态S3时，系统将确定存储器单元是否具有大于或等于Vv3的阈值电压。在将存储器单元编程到数据状态S4时，系统将测试那些存储器单元是否具有大于或等于Vv4的阈值电压。在将存储器单元编程到数据状态S5时，系统将测试那些存储器单元是否具有大于或等于Vv5的阈值电压。在将存储器单元编程到数据状态S6时，系统将测试那些存储器单元是否具有大于或等于Vv6的阈值电压。在将存储器单元编程到数据状态S7时，系统将测试那些存储器单元是否具有大于或等于Vv7的阈值电压。

在被称为全序列编程的一个实施例中，可以将存储器单元从经擦除数据状态S0直接编程到经编程数据状态S1到S7中的任一个。例如，可以首先擦除待编程的存储器单元群体，使得所述群体中的所有存储器单元都处于经擦除数据状态S0。随后，使用编程过程将存储器单元直接编程为数据状态S1、S2、S3、S4、S5、S6和/或S7。例如，在将一些存储器单元从数据状态S0编程到数据状态S1时，将其它存储器单元从数据状态S0编程到数据状态S2和/或从数据状态S0编程到数据状态S3等等。图5的箭头表示全序列编程。本文所描述的技术也可以与除全序列编程以外的其它类型编程一起使用，所述编程包含(但不限于)多段/多阶段编程。

图5的每个阈值电压分布(数据状态)对应于存储在存储器单元中的数据位集合的预定值。编程到存储器单元中的数据与存储器单元的阈值电压电平之间的特定关系取决于存储器单元所采用的数据编码方案。在一个实施例中，使用格雷码(Gray code)分配将数据值分配给阈值电压范围，使得如果存储器的阈值电压错误地移位到其相邻物理状态，那么仅会影响一个位。

图6是描述数据值到数据状态的分配的一个实例的表。在图6的表中，S0＝111(经擦除状态)、S1＝110、S2＝100、S3＝000、S4＝010、S5＝011、S6＝001且S7＝101。还可以使用其它数据编码。本文所公开的技术不要求特定数据编码。在一个实施例中，当块经历擦除操作时，所有存储器单元都移动到数据状态S0，即经擦除状态。

一般来说，在验证操作和读取操作期间，选定字线连接到电压(参考信号的一个实例)，所述电压的电平特定用于每一读取操作(例如，参看图5的读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)或验证操作(例如，参看图5的验证参考电压Ev、Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)以便确定有关存储器单元的阈值电压是否已达到此电平。在施加字线电压之后，测量存储器单元的传导电流以确定存储器单元是否响应于施加到字线的电压而接通(传导电流)。如果测量到传导电流大于特定值，则假设存储器单元接通，且施加到字线的电压大于存储器单元的阈值电压。如果并未测量到传导电流大于所述特定值，则假设存储器单元并未接通，且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选定存储器单元在其控制门处具备一个或多个读取通过电压(也称为旁路电压)，使得这些存储器单元将操作为导通门(例如，无论这些存储器单元是否被编程或擦除都传导电流)。

存在用于在读取或验证操作期间测量存储器单元的传导电流的许多方式。在一个实例中，通过传导电流对感测放大器中的专用电容器放电或充电的速率来测量存储器单元的传导电流。在另一实例中，选定存储器单元的传导电流允许(或不能允许)包含所述存储器单元的NAND串对对应位线进行放电。在一段时间之后测量所述位线上的电压，以查看所述位线是否已放电。应注意，本文所描述的技术可以与所属领域中已知用于检验/读取的不同方法一起使用。也可以使用所属领域中已知的其它读取和验证技术。

图7是描述由存储器裸片300执行的编程过程的一个实施例的流程图。在一个实例实施例中，使用上文所论述的控制电路在状态机312的方向上对存储器裸片300执行图7的过程。执行图7的过程以实施图5的全序列编程，以及包含多阶段编程的其它编程方案。当实施多级编程时，图7的过程用于实施多阶段编程过程的任何/每个阶段。

通常，在编程操作期间(通过选定字线)施加到控制栅极的编程电压以一系列编程脉冲(电压脉冲)的形式施加。在编程脉冲之间，存在验证脉冲集合以进行验证。在许多实施方案中，编程脉冲的量值随着每一连续脉冲增加预定步长。在图7的步骤570中，将编程电压(Vpgm)初始化为起始量值(例如，约12至16V或另一合适电平)，且将状态机312维持的程序计数器PC初始化为1。在步骤572中，将编程信号Vpgm的编程脉冲施加到选定字线(选择用于编程的字线)。在一个实施例中，同时进行编程的存储器单元群组全部连接到相同字线(选定字线)。未选定字线接收一个或多个增压电压(例如，约7到11伏)以执行所属领域中已知的增压方案。在一个实施例中，如果应对存储器单元进行编程，则将对应位线接地。另一方面，如果存储器单元应保持在其当前阈值电压下，则对应位线连接到Vdd以抑制编程。在步骤572中，将编程脉冲同时地施加到连接到选定字线的所有存储器单元，使得连接到选定字线的所有存储器单元都同时地进行编程。也就是说，所述存储器单元同时或在重叠时间期间进行编程(两者都视为并行)。以这种方式，除非所述存储器单元已被锁定而无法编程，否则连接到选定字线的所有存储器单元将同时改变其阈值电压。

在步骤574中，使用适当的验证参考电压集合执行一个或多个验证操作来验证适当的存储器单元。在一个实施例中，验证过程通过测试选择用于编程的存储器单元的阈值电压是否已达到适当验证参考电压来执行。

在步骤576中，确定所有存储器单元是否已达到其目标阈值电压(通过)。如果是，则编程过程完成且成功，因为所有选定存储器单元都被编程且验证为其目标状态。在步骤578中，报告“通过”(或成功)状态。在576中，如果确定并非所有存储器单元都已达到其目标阈值电压(失败)，则编程过程继续到步骤580。

在步骤580中，系统对尚未达到其相应的目标阈值电压分布的存储器单元的数目进行计数。也就是说，系统对到目前为止未能通过验证过程的存储器单元的数目进行计数。这种计数可以由状态机312、控制器120或其它逻辑进行。在一个实施方案中，感测块中的每一者将存储其相应存储器单元的状态(通过/失败)。在一个实施例中，存在一个总计数，其反映未能通过最后一个验证步骤的当前正进行编程的存储器单元的总数目。在另一实施例中，保存每一数据状态的单独计数。

在步骤582中，确定来自步骤580的计数是否小于或等于预定限值。在一个实施例中，预定限值是在存储器单元页的读取过程期间可以通过误差校正码(ECC)校正的位数目。如果失败单元的数目小于或等于预定限值，则编程过程可以停止且在步骤578中报告“通过”状态。在这种情况下，正确地编程足够的存储器单元，使得可以在读取过程期间使用ECC校正尚未完全编程的较少剩余存储器单元。在一些实施例中，步骤580将对每个扇区、每个目标数据状态或其它单元的失败单元的数目进行计数，并且那些计数将单独地或共同地与步骤582中的一个或多个阈值进行比较。

在一个实施例中，预定限值可以小于可以在读取过程期间通过ECC校正的位总数目，以允许未来误差。当编程页的少于全部存储器单元，或比较仅一个数据状态(或少于所有状态)的计数时，那么预定限值可以是在存储器单元页的读取过程期间可以通过ECC校正的位数目的一部分(成比例或不成比例)。在一些实施例中，并不预定限值。替代地，限值基于已针对页计数的误差数目、所进行的编程-擦除循环的数目或其它准则而改变。

如果失败存储器单元的数目不小于预定限值，则编程过程在步骤584处继续，且针对编程限值(PL)检查编程计数器PC。编程限值的实例包含6、20和30；然而，可以使用其它值。如果编程计数器PC不小于编程限值PL，则编程过程被视为失败，且在步骤588中报告失败(FAIL)状态。如果编程计数器PC小于编程限值PL，则过程在步骤586处继续，在其期间，编程计数器PC递增1且编程电压Vpgm步进到下一量值。例如，下一脉冲将具有比前一脉冲大某一步长(例如，0.1到0.8伏的步长)的量值。在步骤586之后，所述过程循环回到步骤572，且另一编程脉冲施加到选定字线，从而执行图7的编程过程的另一迭代(步骤572至586)。

因为在编程或读取时可能会发生误差，并且在存储数据时可能会发生误差(例如，由于电子漂移、数据保留问题或其它现象)，因此在编程数据时使用误差校正。存储器系统通常使用误差校正码(ECC)来保护数据免于损坏。许多ECC译码方案本领域中是众所周知的。这些常规的误差校正码在包含快闪(和其它非易失性)存储器的大规模存储器中特别有用，因为此译码方案能够对制造良率和装置可靠性产生相当大影响，使得具有少数不可编程或有缺陷单元的装置可用。当然，在节省良率和提供额外的存储器单元来存储码位(即，码“速率”)的成本之间存在折衷。因此，一些ECC码比其它代码更适合于快闪存储器装置。一般来说，用于快闪存储器装置的ECC码往往比数据通信应用中使用的代码(其可以具有低至1/2的码速率)具有更高的码速率(即，码位与数据位的较低比率)。通常结合快闪存储器存储使用的众所周知的ECC代码的实例包含里德-所罗门码、其它BCH码、汉明码等。有时，与快闪存储器存储结合使用的误差校正码是“系统的”，因为最终码字的数据部分与正在编码的实际数据没有变化，而代码或奇偶校验位被附加到数据位以形成完整的码字。

给定错误校正码的特定参数包含代码的类型、从其导出码字的实际数据块的大小，以及在编码之后码字的总长度。例如，如果使用至少60个ECC或奇偶校验位，则应用于512字节(4096位)数据的扇区的典型BCH码可以校正多达四个误差位。里德-所罗门码是BCH码的子集并且也通常用于误差校正。例如，典型的里德-所罗门码可以使用约72个ECC位校正512字节数据扇区中的多达四个误差。在快闪存储器上下文中，误差校正译码显著地改进制造良率以及快闪存储器随时间的可靠性。

在一些实施例中，控制器120接收将存储在非易失性存储器结构326中的主机数据(还称为用户数据或来自存储器系统外部的实体的数据)，所述主机数据还称为信息位。信息位由矩阵i＝[1 0]表示(应注意，两个位仅用于实例目的，并且许多实施例具有长于两个位的码字)。误差校正译码过程(例如，上文或下文提及的过程中的任一个)由控制器120的ECC引擎158实施，其中将奇偶校验位添加到信息位以提供由矩阵或码字v＝[1 0 1 0]表示的数据，从而指示已将两个奇偶校验位附加到数据位。可以使用以更复杂的方式将输入数据映射到输出数据的其它技术。例如，可以使用也称为Gallager码的低密度奇偶校验(LDPC)码。关于LDPC码的更多细节可以在以下文档中找到：R.G.Gallager的“低密度奇偶校验码”，《IRE信息论学报》，第8卷，第21-28页，1962年1月；以及D.MacKay的《信息论、推理与学习算法》，剑桥大学出版社2003年版，第47章。在实践中，此类LDPC码通常(例如，由ECC引擎158)应用于跨多个存储元件编码的多个页，但它们不需要跨多个页应用。通过将一个或多个存储器单元编程为对应于v的一个或多个编程状态，可以将数据位映射到逻辑页并存储在存储器结构326中。

在一个实施例中，编程用于将存储器单元的阈值电压升高到经编程数据状态S1-S7中的一个。擦除用于将存储器单元的阈值电压降低到擦除数据状态S0。

擦除一些存储器装置中的存储器单元的一种技术是将P阱(或其它类型的)衬底偏置到高压以对NAND沟道充电。当NAND沟道处于高压时将擦除启用电压(例如，低压)施加到存储器单元的控制栅极，以擦除非易失性存储元件(存储器单元)。这在本文中称为P阱擦除。

擦除存储器单元的另一方法是产生栅致漏极泄漏(GIDL)电流以对NAND串沟道充电。将擦除启用电压施加到存储器单元的控制栅极，同时保持NAND串沟道电势以擦除存储器单元。这在本文中称为GIDL擦除。P阱擦除和GIDL擦除两者可以用于降低存储器单元的阈值电压(Vt)。

在一个实施例中，通过在选择晶体管(例如，SGD和/或SGS)处引起漏极-栅极电压来产生GIDL电流。产生GIDL电流的晶体管漏极-栅极电压在本文中称为GIDL电压。当选择晶体管漏极电压显著高于选择晶体管控制栅极电压时，可能产生GIDL电流。GIDL电流是载流子产生，即由于带间隧穿和/或陷阱辅助产生引起的电子-空穴对产生的结果。在一个实施例中，GIDL电流可以导致一种类型的载流子(例如，空穴)主要移入NAND沟道，由此提高沟道的电势。在位线的方向上或在源极线的方向上通过电场从沟道提取另一类型的载流子(例如，电子)。在擦除期间，空穴可以从沟道隧穿到存储器单元的电荷存储区域并在此处与电子重组，以降低存储器单元的阈值电压。

可以在NAND串的任一端产生GIDL电流。可以在连接到位线的选择晶体管(例如，漏极侧选择晶体管)的两个端子之间形成第一GIDL电压，以产生第一GIDL电流。可以在连接到源极线的选择晶体管(例如，源极侧选择晶体管)的两个端子之间形成第二GIDL电压，以产生第二GIDL电流。基于在NAND串的仅一端处的GIDL电流的擦除称为单侧GIDL擦除。基于在NAND串的两端处的GIDL电流的擦除称为双侧GIDL擦除。

图7A是示出用于将电压施加到存储器结构326的电路的一个实施例的细节的框图。描绘存储器单元的两个块700、720。图7A的电路将电压施加到字线和选择线。在一个实施例中，状态机312将控制信号提供到电路。例如，状态机312可以向控制件(CONTROL)780、高压发生器(HV GEN)772、页缓冲器驱动器(PB DRV)774、指令寄存器(CMD REG)776和输入/输出(I/O)缓冲器778中的一个或多个发出控制信号。在一个实施例中，处理器312将控制信号发出到控制件780，进而控制其它元件，例如HV GEN 772和PB DRV 774。

在实施例中，HV GEN 772连接到字线驱动器750以控制电压的量值和定时。在一个实施例中，HV GEN 772将擦除电压提供到字线驱动器750。可以通过SGG DRV 752将擦除电压施加到块700、720中的一个中的选择线SGD。可以通过SGS DRV 762将擦除电压施加到块700、720中的一个中的选择线SGS。

在一个实施例中，HV GEN 772连接到PB DRV 774，所述PB DRV 774连接到页缓冲器740以控制页缓冲器740。页缓冲器740可以包含感测块，例如图2的SB1。在一个实施例中，HV GEN 772将擦除电压提供到页缓冲器740。可以将擦除电压施加到位线742。在一个实施例中，HV GEN 772将温度相关的擦除电压提供到源极线(参看图3、4C和4F中的源极线；图7A中未描绘与源极线的连接)。

在一个实施例中，施加到位线和SGD线的电压的组合称为GIDL擦除电压。因此，HVGEN 772可以将GIDL擦除电压提供到NAND串的漏极侧。

在一个实施例中，施加到源极线和SGS线的电压的组合称为GIDL擦除电压。因此，HV GEN 772可以将擦除电压提供到NAND串的源极侧。

沿着HV GEN 772与位线742、SGD线、SGS线和/或源极线之间的路径可以存在泄漏电流。GIDL擦除可以取决于在NAND串中具有足够的GIDL电流。泄漏电流可能会影响在NAND串中具有足够电流的能力。在一些实施例中，以调整擦除电压(到位线742、SGS、SGS，和/或源极线)的方式控制HV GEN 772，以便减少或补偿泄漏电流。因此，足够GIDL电流在NAND串中流动，使得GIDL擦除操作是有效的。此外，泄漏电流可以与温度相关。在一些实施例中，在NAND串的GIDL擦除期间以减少或补偿温度相关的泄漏电流的方式控制HV GEN 772。

在一个可能实施例中，非易失性存储元件(存储器单元)的每个块与一组转移晶体管相关联。例如，块700(其在这个实例中是选定块)(例如，其中将发生编程、擦除或感测操作的块)包含连接到转移晶体管704的漏极侧选择栅极(SGD)、连接到转移晶体管706的漏极侧虚拟字线(WLDD)、连接到转移晶体管708的字线(WL95)、连接到相应转移晶体管(未示出)的中间字线WL94到WL1(未示出)、连接到转移晶体管710的字线(WL0)、连接到转移晶体管712的源极侧虚拟字线(WLDS)和连接到转移晶体管714的源极侧选择栅极(SGS)。其它实施例可以包含更多虚拟字线(例如，如在图4C中描绘)。

块700的每个转移晶体管的控制栅极经由共同路径703连接到块解码器(BD)702。BD 702从转移晶体管驱动器(TT DRV)764接收电压且从地址寄存器(ADD REG)770接收控制信号。控制信号包含地址。如果地址匹配BD 702的地址，则BD 702充当经由路径703将电压传送到相关联转移晶体管的控制栅极的导电开关。如果地址并不匹配BD 702的地址，则BD702充当并不将电压传送到相关联转移晶体管的控制栅极的非导电开关。

每个转移晶体管可以是n沟道MOSFET，例如，其具有左侧上的漏极节点和右侧上的源极节点。用于每个转移晶体管的漏极节点连接到高压电压驱动器750的集合中的相应电压驱动器。每个驱动器可以包含片上电荷泵。

例如，转移晶体管704连接到漏极选择栅极驱动器(SGD DRV)752，转移晶体管706连接到虚拟字线驱动器(WLDD DRV)754，转移晶体管708连接到字线驱动器(WL47 DRV)756，…，转移晶体管710连接到字线驱动器(WL0 DRV)758，转移晶体管712连接到源极侧虚拟字线驱动器(WLDS DRV)760，且转移晶体管714连接到源极选择栅极驱动器(SGS DRV)。可以独立地控制每个电压驱动器以提供所要输出电压。

类似布置用于实例未选定块720，其包含连接到SGD和SGD DRV 752的转移晶体管724、连接到WLDD和WLDD DRV 754的转移晶体管726、连接到WL95的转移晶体管728、...、连接到WL0和WL0 DRV 758的转移晶体管730、连接到WLDS和WLDS DRV 760的转移晶体管732和连接到SGS和SGS DRV 762的转移晶体管734。

用于平面的SGD线在本文中可以称为本地SGD线和全局SGD线。例如，块700中的SGD线可以称为本地SGD线757a。块720中的SGD线还可以称为本地SGD线757b。连接到SGD DRV752的线755在本文中可以称为全局SGD线(例如，SGGg)。每个本地SGD线757可以通过转移晶体管(例如，704、724)连接到全局SGD线755。

用于平面的SGS线在本文中可以称为本地SGS线和全局SGS线。例如，块700中的SGS线可以称为本地SGS线761a。块720中的SGD线还可以称为本地SGD线761b。连接到SGS DRV762的线759在本文中可以称为全局SGS线(例如，SGSg)。每个本地SGS线761可以通过转移晶体管(例如，714、734)连接到全局SGS线759。

未选定块720的转移晶体管的控制栅极经由共同路径723连接到相应块解码器(BD)725。BD 725还连接到TT DRV 764以接收电压，且连接到地址寄存器770以接收控制信号，所述控制信号指示BD 725经由路径723将电压传送或不传送到相关联转移晶体管的控制栅极。地址寄存器(ADD REG)770也与高压电压驱动器750的集合中的电压驱动器通信。

响应于列解码器132，多个位线(BL)742延伸跨越选定块700和未选定块720(且在一些实施方案中，跨越额外未选定块，图中未示出)且延伸到页缓冲器740中。页缓冲器740存储写入到选定块的选定字线中或从选定块的选定字线读取的数据。

在存储器装置的操作期间，地址寄存器770将数据加载命令提供到输入-输出缓冲器778和命令寄存器776。输入-输出缓冲器778将命令提供到页缓冲器740。命令寄存器776将命令提供到控制电路780，所述命令指示高压发生器772将电压驱动器750控制在适当电平下。

通常，在编程期间，选定字线的驱动器提供编程电平电压，例如12到26V，并且未选定字线接收传送电压VPASS，例如4到6V。在感测期间，选定字线的驱动器提供读取或验证电平电压(分别VCGR或VVERIFY)而未选定字线接收读取传送电压VREAD-PASS。控制件780也指示页缓冲器驱动器(PB DRV)774控制页缓冲器740。地址寄存器770还与列解码器132通信。

图8描绘在双侧GIDL擦除期间NAND串中的空穴和电子的移动。实例NAND串800包含连接到位线(BL)和源极线(SL)的沟道891。隧道介电层(TNL)892、电荷捕获层(CTL)893和阻挡氧化层(BOX)898是围绕串(参看例如图4E)的存储器孔延伸的层。沟道层的不同区域表示与相应存储元件或选择栅极晶体管相关联的沟道区域。这些沟道区在堆叠的存储器装置中与存储元件或选择栅极晶体管的控制栅极处于相同高度和堆叠水平。

NAND串800包含具有控制栅极806和沟道区域807的SGD晶体管801。将擦除电压V_GIDL1施加到SGD晶体管801的控制栅极806。NAND串800还分别包含存储元件810、815、820和825；控制栅极811、816、821和826；CTL区域813、818、823和828；以及沟道区域812、817、822和827。

NAND串800包含具有控制栅极856和沟道区域857的SGS晶体管802。将擦除电压V_GIDL2施加到SGS晶体管802的控制栅极856。NAND串800还分别包含存储元件860、865、870和875；控制栅极861、866、871和876；CTL区域863、868、873和878；以及沟道区域862、867、872和877。

将擦除电压VERA施加到位线(BL)和源极线(SL)两者。VERA与V_GIDL1之间的差可以称为ΔGIDL1。VERA与V_GIDL2之间的差可以称为ΔGIDL2。应注意，ΔGIDL1和ΔGIDL2是GIDL擦除电压的实例。本文中，术语“擦除电压”可以应用于VERA、V_GIDL1和/或V_GIDL2。VERA的实例量值是21V或24V，并且V_GIDL1和V_GIDL2的实例量值是12V。然而，不要求V_GIDL1具有与V_GIDL2相同的量值。在一些实施例中，ΔGIDL1和ΔGIDL2是温度相关的。ΔGIDL1的温度相依性可以通过VERA和/或V_GIDL1温度相关来实现。ΔGIDL2的温度相依性可以通过VERA和/或V_GIDL2温度相关来实现。

代表性空穴在沟道层中被描绘为带有“+”号的圆圈，并且代表性电子在沟道层中被描绘为带有“-”号的圆圈。电子空穴对通过GIDL过程产生。最初，在擦除操作期间，在SGD和SGS晶体管处产生电子空穴对。空穴从驱动端移开进入沟道中，由此将沟道充电到正电势。由于此处的正电势，在SGD晶体管801处产生的电子朝向位线(BL)移动。由于此处的正电势，在SGS晶体管802处产生的电子朝向源极线(SL)移动。随后，在每个存储元件的擦除周期期间，由GIDL在虚拟结处产生额外空穴，所述虚拟结形成于存储元件的控制栅极的边缘处的沟道中。然而，在一些空穴遂穿到CTL区域时，所述空穴还从沟道移除。

电子也通过GIDL过程产生。最初，在擦除操作期间，电子在SGD和SGS晶体管处产生并且朝向驱动端移动。随后，在每个存储元件的擦除周期期间，由GIDL在虚拟结处产生额外电子，所述虚拟结形成于存储元件的控制栅极的边缘处的沟道中。

在NAND串的一端(例如，漏极侧)处，实例电子840和841朝向位线移动。电子840在SGD晶体管处产生并且电子841在沟道区域817中的存储元件815的结处产生。而且，在漏极侧中，包含空穴842的实例空穴从位线移开，如通过箭头所指示。空穴842在沟道区域817中的存储元件815的结处产生并且可以隧穿到CTL区域818中，如通过箭头843所指示。

在NAND串的另一端(例如，源极侧)处，实例电子845和849朝向源极线移动。电子845在SGS晶体管处产生并且电子849在沟道区域867中的存储元件865的结处产生。而且，在源极侧中，包含空穴847的实例空穴从位线源极线开，如通过箭头所指示。空穴847在沟道区域867中的存储元件865的结处产生并且可以隧穿到CTL区域868中，如通过箭头848所指示。

上文所描述的用于擦除的技术可以与不同擦除方法一起使用。擦除方法的两个实例包含：(1)将擦除同时应用于擦除单元的所有非易失性存储器单元(“全擦除”)，以及(2)将擦除单独地应用于擦除单元的非易失性存储器单元群组的子集(“单独擦除群组”)。还可以使用其它擦除方法。下文将更详细地论述全擦除和单独擦除群组中的每一个。

图9描绘经历擦除(例如，使用P阱擦除或GIDL擦除)的NAND串900的部分。图9示出沟道902(其可以是沟道471或沟道891的实例)、字线的子集(WL44、WL45、WL46、WL47、WL48、WL49、WL50、WL51)，以及在全擦除期间施加到字线的电压。将擦除电压VERA施加到位线和源极线。如图9中所描绘，存储器单元块中的所有字线正接收擦除启用电压WLer_en。在一个实施例中，WLer_en＝0v或0到0.5v之间的值。然而，也可以使用其它低电压。在一些实施例中，WLer_en具有尽可能低的电压量值(理论上为负，仅需要额外的电路系统来供应负电压源)。当将擦除启用电压WLer_en施加到字线且沟道902处于高电压时，连接到接收擦除启用电压WLer_en的字线的存储器单元将经历擦除。通过全擦除，块(或其它擦除单元或其它字线分组)的所有字线将接收擦除启用电压WLer_en，使得接收擦除电压VERA的所有NAND串的所有存储器单元将经历擦除。在一些实施例中，所有字线接收相同准确电压，而在其它实施例中，擦除启用电压可以通过字线改变。应注意，虽然上文提及存储器单元块是擦除单元，但是还可以使用其它擦除单元(例如，部分块、其它字线分组，或其它存储器单元分组)。

图10A和10B还描绘经历擦除(例如，使用P阱擦除或GIDL擦除)的NAND串900的部分。然而，在图10A和10B中，擦除方法是单独擦除群组。存储器单元分成非易失性存储器单元群组。在一个实例实施例中，存储器单元分成两个群组：(1)连接到偶数字线的存储器单元以及连接到奇数字线的存储器单元。还可以使用其它分组。或者，存储器单元可以分成多于两个群组。例如，存储器单元分成四个群组，使得连接到每四个字线的存储器单元处于同一群组中。图10A和10B描绘实施例，其中存储器单元分成连接到偶数字线的存储器单元以及连接到奇数字线的存储器单元。在图10A和10B的实施例中，一起擦除连接到偶数字线的存储器单元，从连接到奇数字线的存储器单元单独地擦除连接到偶数字线的存储器单元，一起擦除连接到奇数字线的存储器单元，以及从连接到偶数字线的存储器单元单独地擦除连接到奇数字线的存储器单元。例如，擦除连接到偶数字线的第一存储器单元，而阻止擦除连接到奇数字线的存储器单元。在图10A中描绘此情况，其中偶数字线接收擦除启用电压WLer_en，而奇数字线接收擦除阻止电压WLer_inh。在一个实施例中，WLer_inh＝10v。然而，也可以使用其它高电压。在一些实施例中，WLer_en<<WLer_inh。当将擦除阻止电压WLer_inh施加到字线且沟道902处于高电压时，连接到接收擦除阻止电压WLer_inh的字线的存储器单元将不经历擦除。在一些实施例中，接收WLer_inh的所有字线将接收相同准确电压，而在其它实施例中，擦除阻止电压可以通过字线改变。在连接到偶数字线的存储器单元经历擦除之后，连接到奇数字线的存储器单元将经历擦除，同时阻止擦除连接到偶数字线的存储器单元。在图10B中描绘此情况，其中奇数字线接收擦除启用电压WLer_en，而偶数字线接收擦除阻止电压WLer_inh。应注意，擦除的次序可以是偶数-奇数或奇数-偶数。应注意，图10A和10B示出将擦除电压VERA施加到位线和源极线。

图11是描述使用全擦除方法的NAND串900的擦除过程的物理学的框图。响应于将WLer_en应用于所有字线上，将空穴注入到电荷捕获层893中。将一些空穴进一步注入到字线中且注入字线之间的电介质/氧化物中。具有注入到字线之间的电介质/氧化物中的空穴的可能结果是存储器单元可能会在长时间段内经历数据保持问题。也就是说，横向空穴移动可以导致存储器单元的阈值电压改变，这可能潜在地引起误差。已发现，由于沟道与相邻字线之间的电压差，将空穴注入到字线之间的电介质/氧化物中。

图12是描述使用单独擦除群组方法的NAND串900的擦除过程的物理学的框图。在图12的左侧，仅连接到偶数编号的字线的存储器单元正接收WLer_en(例如，n是偶数)。在图12的右侧，仅连接到奇数编号的字线的存储器单元正接收WLer_en。应注意，出于本文档的目的，偶数字线是偶数编号的字线(例如，WL0、WL2、WL4等)，并且奇数字线是奇数编号的字线((例如，WL1、WL3等)，因为相邻字线不接收擦除启用电压，所以阻止到字线之间的空间中的空穴注入。因此，使用单独擦除群组方法减少上述数据保持问题。还已发现，使用单独擦除群组方法产生更紧密且更准确的擦除阈值电压分布(例如，参见图5的S0)，这可以改进编程精度。然而，因为奇数字线与偶数字线分开擦除，所以需要更多时间使用单独擦除群组方法进行擦除，而不是使用全擦除方法进行擦除。

还已发现，与使用全擦除方法进行擦除相比，单独擦除群组方法需要更高擦除电压VERA。使用更高擦除电压VERA可以随时间降级隧道氧化物，这将减小存储器的耐久性。

鉴于以上发现，推断出较新存储器将受益于使用单独擦除群组方法。然而，随着所述存储器变旧且使用更多(例如，更多编程/擦除循环)，优势减小且在某些时候最好使用全擦除方法。因此，提出在存储器是新的时利用单独擦除群组方法的数据保持益处。然而，一旦由于存储器已经历多个编程/擦除循环而需要额外擦除(例如，更高VERA)，则切换到全擦除以避免隧道氧化物上的应力并减少擦除所需的额外时间。此策略在图13中描绘，图13是描述用于擦除非易失性存储器的过程的一个实施例的流程图。在步骤1302中，存储器系统针对存储器单元的群体执行第一擦除方法。当存储器是新的且已经历较少编程/擦除循环时(即，寿命开始或BOL时)执行步骤1302。存储器单元的群体可以是块、多个块、裸片、块的部分，或其它分组。在步骤1304中，存储器系统针对相同的存储器单元的群体执行第二擦除方法。当存储器已经历许多(例如，>3K)编程/擦除循环(即寿命中间[MOL]或寿命终止[EOL])时执行步骤1304。第一擦除方法不同于第二擦除方法。

在一个实施例中，擦除过程包含将VERA施加到位线和源极线，作为在每一脉冲增加量值的一组电压脉冲。每当将VERA脉冲应用于全擦除时以及每当将一对相等量值的VERA脉冲应用于单独擦除群组时，这称为擦除过程的迭代。在一个实施例中，擦除过程包括执行步骤1302和1304，并且基于迭代次数、VERA的量值或编程/擦除循环的数目而确定从步骤1302到1304的切换。在一个实施例中，在BOL处，存储器系统通过仅执行步骤1302来执行擦除过程，在EOL处，存储器系统通过仅执行步骤1304来执行擦除过程，并且在BOL与EOL之间(例如，MOL)，存储器系统通过执行步骤1302和1304来执行擦除过程，其中转换基于完成擦除所需的迭代次数、完成擦除所需的VERA量值或编程/擦除循环的数目。

图14是描述用于擦除非易失性存储器的过程的一个实施例的流程图。图14的过程是图13的过程的实例实施例，其中第一方法是单独擦除群组方法并且第二方法是全擦除方法。在步骤1402(步骤1302的实例实施方案)中，存储器系统单独地将擦除应用于非易失性存储器单元群组的子集(单独擦除群组)。例如，对于与连接到奇数字线的存储器单元分离的连接到偶数字线的存储器单元，执行擦除。在步骤1404(步骤1304的实例实施方案)中，存储器系统随后同时将擦除应用于非易失性存储器单元群组中的所有非易失性存储器单元(全擦除)。例如，对于块的所有存储器单元，或连接到块或其它分组的所有字线的存储器单元，执行擦除。

在一个实施例中，擦除过程包括执行步骤1402和1404，并且基于迭代次数、VERA的量值或编程/擦除循环的数目而确定从步骤1402到1404的切换。在一个实施例中，在BOL处，存储器系统通过仅执行步骤1402来执行擦除过程，在EOL处，存储器系统通过仅执行步骤1404来执行擦除过程，并且在MOL处，存储器系统通过执行步骤1402和1404来执行擦除过程，其中转换基于完成擦除所需的迭代次数、完成擦除所需的VERA量值或编程/擦除循环的数目。在另一实施例中，可以在BOL、MOL和EOL处执行步骤1402和1404两者，其中步骤1402与1404之间的转换从BOL改变到EOL。

图15是可以用于执行图13和14的过程的非易失性存储器系统的部分的框图。图15示出连接到存储器结构1504的控制电路1502，所述存储器结构包含多个非易失性存储器单元。例如，存储器结构1504包含块1506(块X)，其包含连接到许多非易失性存储器单元的多个字线，如上文所描述。可以将存储器单元聚集到群组中，例如连接到偶数字线的非易失性存储器单元以及连接到奇数字线的非易失性存储器单元。还可以使用其它分组。控制电路1502执行图13和/或14的过程以擦除块1506中的非易失性存储器单元。控制电路1502可以包括图2的控制电路系统310、读取/写入电路328和解码器324/332。在其它实施例中，支持存储器结构326且对其进行操作的其它电路可以称为控制电路。例如，在一些实施例中，控制器可以作为控制电路操作或可以是控制电路的一部分。在一些实施例中，结合控制电路系统310、读取/写入电路328和解码器324/332的控制器包括控制电路的一个实施例。在另一实施例中，状态机312包括控制电路。在另一实施例中，主机可以提供控制电路。控制电路还可以是微处理器、微控制器或其它类型的处理器。

图16是描绘用于多种类型的擦除过程的擦除电压对编程/擦除循环的最终量值的条形图。三个条柱1602表示在存储器的寿命开始时的性能。三个条柱1604表示在存储器的寿命中间处的性能。三个条柱1606表示在存储器的寿命终止时的性能。y轴是在成功擦除过程结束时的VERA的量值。条柱1602a、1604a和1606a表示仅使用全擦除方法。条柱1602b、1604b和1606b表示仅使用单独擦除群组方法。如可以看出，条柱1602b高于条柱1602a(例如，高约0.6v)，这指示单独擦除群组方法需要更高VERA来成功地完成擦除存储器单元。条柱1604b高于条柱1602b且条柱1606b高于条柱1604b，这指示随时间推移(以及在使用存储器之后)，单独擦除群组方法需要更高VERA来成功地完成擦除存储器单元。

条柱1602c、1604c和1606c表示用于擦除非易失性存储器单元的所提出技术的一个实例实施例。在寿命开始(例如，BOL 1602)时，仅使用单独擦除群组方法。在类似的中间(例如，MOL 1604)以及在寿命终止(例如，EOL 1606)时，使用单独擦除群组方法和全擦除方法两者。在替代实施例中：在寿命开始(例如，BOL 1602)时，仅使用单独擦除群组方法；在寿命中间(例如，MOL 1604)，使用单独擦除群组方法和全擦除方法两者；以及在寿命终止(例如，EOL 1606)时，仅使用全擦除方法。在另一替代方案中，在BOL、MOL和EOL时使用单独擦除群组方法和全擦除方法两者。

图17是描述用于擦除非易失性存储器的过程的一个实施例的流程图。图17的过程是图13和/或图14的过程的实例实施方案。在一个实施例中，图17的过程通过上述控制电路中的任一个执行。在步骤1702中，控制电路设置VERA的初始量值且设置迭代循环的数目i＝1。如上文所论述，VERA是施加到位线和/或源极线的擦除电压。在一个实施例中，擦除过程包含将VERA施加到位线和/或源极线，作为在每一脉冲增加量值的一组脉冲。步骤1702设置第一VERA电压脉冲的电压量值。每当将VERA脉冲应用于全擦除时以及每当将一对相等量值的VERA脉冲应用于单独擦除群组时，这称为擦除过程的迭代。第一次迭代是i＝0。在步骤1704中，将擦除模式设置成单独擦除群组方法。控制电路可以具有寄存器、标志或其它设置以指示当前正使用哪一类型的擦除方法。例如，参数318(参看图2)可以存储当前使用哪一类型的擦除方法的指示。在步骤1706中，由于将擦除模式设置成单独擦除群组方法，因此将相同量值的两个VERA脉冲施加到位线和/或源极线(或P阱)。在第一VERA脉冲期间，偶数字线接收WLer_en且奇数字线接收WLer_inh。在第二VERA脉冲期间，奇数字线接收WLer_en且偶数字线接收WLer_inh。在步骤1708中，通过测试擦除的所有存储器单元(例如，块或其它分组)是否具有在用于经擦除数据状态(例如，图5的S0)的阈值电压分布内的阈值电压来执行擦除验证。例如，所有字线可以接收共同电压(或仅奇数字线或仅偶数字线)，并且控制电路将测试穿过NAND串的沟道的电流的量值。对于所提出的技术不需要用于验证擦除的一个特定方法，且任何合适的验证操作是可接受的。

如果检验过程指示所有NAND串的所有存储器单元已成功地通过擦除验证(步骤1710)，则在步骤1712中，报告“通过”状态且擦除过程成功地结束。如果不是所有NAND串的所有存储器单元已成功地通过擦除验证，则在步骤1714中，确定擦除过程的迭代次数是否已达到最大迭代次数(i<iMax)。如果擦除过程的迭代次数(i)已达到最大迭代次数(iMax)，则擦除已失败(1716)。在一个实施例中，iMax＝6。在一个实施例中，iMax的值存储在参数318中(参看图2)。如果擦除过程的迭代次数尚未达到最大迭代次数，则擦除过程在步骤1718处继续，在此期间擦除电压信号VERA步进到下一量值。在一个实施例中，对于擦除过程的每一迭代，VERA增加了某一步长(例如，0.4v)。另外，迭代循环的数目i增加了1。在步骤1720中，确定迭代循环的数目i是否大于转换阈值(Trans_i)。在一个实施例中，Trans_i＝3，这意味着通过执行单独擦除群组方法并且在第三次迭代之后(在第四次迭代之前)转换成执行全擦除方法，图17的擦除过程开始。因此，如果i不大于转换阈值Trans_i，则模式不改变且过程循环回到步骤1706，使得施加另一组VERA脉冲。如果i大于转换阈值(Trans_i)，则模式确实改变到全擦除(步骤1722)且过程循环回到步骤1706，使得施加VERA脉冲。当执行步骤1706并且将擦除模式设置成全擦除时，施加一个VERA脉冲(以比先前VERA脉冲高所述步长的量值)并且所有字线接收WLer_en。在一个实施例中，转换阈值(Trans_i)存储在参数318中(参看图2)。

应注意，步骤1706到1718表示擦除过程的迭代。如可以看出，图17的擦除过程可以包含执行多次迭代(例如，多次执行步骤1706到1718)。

图17表示实施例，其中从第一擦除方法到第二擦除方法的转换基于迭代次数(i)。在替代实施例中，从第一擦除方法到第二擦除方法的转换基于VERA或编程/擦除循环计数的量值。在图17的另一实施例中，擦除过程通过执行全擦除开始并且转换到单独擦除群组方法。

在另一实施例中，如果VERA的量值达到最大值，则控制电路停止为擦除过程的未来迭代使VERA步进(递增)。

图17的过程是执行擦除过程的多次迭代以擦除非易失性存储器单元群组(例如，块)的实例，其中擦除过程的每一迭代包含将擦除电压作为一个或多个电压脉冲施加到非易失性存储器单元群组。在擦除过程的一个实施例的第一次迭代期间，执行第一擦除方法(例如，单独擦除群组)。在图17的擦除过程期间的某个点，在度量已超过阈值(例如，i>Trans_i)之后，对于擦除过程的一次或多次额外迭代，擦除过程从执行第一擦除方法切换(例如，步骤1722)到执行第二擦除方法(例如，全擦除)。

图18是描述用于擦除非易失性存储器的过程的一个实施例的流程图。图18的过程是图13和/或图14的过程的实例实施方案。在一个实施例中，图18的过程通过上述控制电路中的任一个执行。在步骤1804中，控制电路设置VERA的初始量值且设置迭代循环的数目i＝1。在步骤1806中，将擦除模式设置成单独擦除群组方法。在步骤1808中，控制电路设置未选定字线电压WLunsel_era。如上文所论述，在单独擦除群组方法期间，选择一些字线用于擦除启用且一些字线未选定。选定字线接收擦除启用电压(例如，WLer_en)。未选定字线接收未选定字线电压WLunsel_era。例如，在具有偶数/奇数擦除的实施例中，当偶数字线接收擦除启用电压WLer_en时，奇数字线接收WLunsel_era，并且当奇数字线接收擦除启用电压WLer_en时，偶数字线接收WLunsel_era。在一个实施例中，步骤1808包含设置未选定字线电压WLunsel_era＝WLer_inh(例如，10v)。

在步骤1810中，由于将擦除模式设置成单独擦除群组方法，因此将相同量值的两个VERA脉冲施加到位线和/或源极线(或P阱)。在第一VERA脉冲期间，偶数字线接收WLer_en且奇数字线接收WLunsel_era。在第二VERA脉冲期间，奇数字线接收WLer_en且偶数字线接收WLunsel_era。在步骤1812中，执行擦除验证。如果验证过程指示所有NAND串的所有存储器单元已成功地通过擦除验证(步骤1814)，则在步骤1816中，报告“通过”状态且擦除过程成功地结束。如果不是所有NAND串的所有存储器单元已成功地通过擦除验证，则在步骤1818中，确定擦除过程的迭代次数是否已达到最大迭代次数(i<iMax)。如果擦除过程的迭代次数已达到最大迭代次数，则擦除已失败(1820)。如果擦除过程的迭代次数尚未达到最大迭代次数，则擦除过程在步骤1822处继续，在此期间擦除电压信号VERA步进到下一量值。另外，迭代循环的数目i增加了1。图18的步骤1812、1814、1816、1818、1820和1822类似于图17的步骤1708、1710、1712、1714、1716和1718。

在步骤1824中，对于下一次迭代，将未选定字线电压WLunsel_era调整/改变Δ。在一个实施例中，Δ具有负值，因此WLunsel_era在每一迭代处减小，使得WLunsel_era随时间接近WLer_en。在步骤1824之后，图18的擦除过程循环回到步骤1810以执行另一迭代。应注意，步骤1810到1822表示擦除过程的迭代。如可以看出，图18的擦除过程可以包含执行多次迭代(例如，多次执行步骤1810到1822)。在一个实施例中，Δ的值存储在参数318中(参看图2)。

在图18的另一实施例中，如果VERA的量值达到最大值，则控制电路停止为擦除过程的未来迭代使VERA步进(递增)。类似地，如果WLunsel_era已超过限值，则可以调整步骤1824，使得WLunsel_era不改变。

在图18的一些实施例中，控制电路被配置成通过单独地将擦除应用于非易失性存储器单元群组的子集并随后通过在图18的过程期间施加一定剂量的擦除信号(例如，VERA脉冲或其它波形)来同时将擦除应用于非易失性存储器单元群组中的所有非易失性存储器单元，针对非易失性存储器单元群组执行擦除过程。在第一组剂量的擦除信号期间，选择第一组字线(例如，偶数字线)用于擦除，并且在第二组剂量的擦除信号期间，选择第二组字线(例如，奇数字线)用于擦除。在第一组剂量的擦除信号期间，在步骤1810中，将第一擦除启用电压(例如，WLer_en)施加到第一组字线，并且将第一未选定字线电压(例如，WLunsel_era)施加到第二组字线。。改变对于第一组剂量的擦除电压施加到第二组字线的第一未选定字线电压，使得在第一组剂量的擦除电压期间，第一未选定字线电压随时间接近第一擦除启用电压(步骤1824)。在第二组剂量的擦除信号期间，将第二擦除启用电压(例如，WLer_en)施加到第二组字线，并且将第二未选定字线电压(例如，WLunsel_era)施加到第一组字线(步骤1810)。改变对于第二组剂量的擦除电压施加到第一组字线的第二未选定字线电压，使得在第二组剂量的擦除电压期间，第二未选定字线电压随时间接近擦除启用电压(步骤1824)。

图18的过程是执行擦除过程的多次迭代以擦除非易失性存储器单元群组(例如，块)的实例，其中擦除过程的每一迭代包含将擦除电压作为一个或多个电压脉冲施加到非易失性存储器单元群组。在擦除过程的一个实施例的第一次迭代期间，执行第一擦除方法(例如，单独擦除群组)。在图18的擦除过程的一些实施例期间的某个点，未选定字线电压(例如，WLunsel_era)降低到对于擦除过程的一次或多次额外迭代，擦除过程从执行第一擦除方法切换到执行第二擦除方法(例如，全擦除)的点。

图19是描述用于擦除非易失性存储器的过程的一个实施例的流程图。图19的过程是图13和/或图14的过程的实例实施方案。在一个实施例中，图19的过程通过上述控制电路中的任一个执行。在步骤1902中，控制电路设置VERA的初始量值且设置迭代循环的数目i＝1。在步骤1904中，将擦除模式设置成单独擦除群组方法。在步骤1906中，控制电路基于针对被擦除的存储器单元的群体执行的多个编程/擦除循环设置未选定字线电压WLunsel_era。在一个实施例中，每当执行擦除过程时，编程/擦除循环的数目递增。可以将编程/擦除循环的数目保持在任何粒度级别，包含在块级别、子块级别、字线级别、裸片级别、平面级别、页级别等。图19的实施例具有跨越多个擦除过程且在存储器的寿命内随时间接近擦除启用电压的未选定字线电压。图19的步骤1908到1920与图18的步骤1810到1822相同。在步骤1920之后，图19的过程循环回到步骤1908以执行擦除过程的另一迭代。应注意，图19的步骤1908到1920表示擦除过程的迭代。

已提出一种通过利用多个(例如，两个或更多个)擦除方法改进擦除过程的系统。在存储器系统的寿命开始时更依赖于第一擦除方法。随着使用存储器系统且存储器系统经受许多编程/擦除循环，渐增地依赖于第二擦除方法。

一个实施例包含非易失性存储器系统，所述非易失性存储器系统包括非易失性存储器单元群组以及连接到非易失性存储器单元群组的控制电路。控制电路被配置成通过单独地将擦除应用于非易失性存储器单元群组的子集并随后同时将擦除应用于非易失性存储器单元群组中的全部非易失性存储器单元来针对非易失性存储器单元群组执行擦除过程。

一个实施例包含一种方法，包括：执行擦除过程的多次迭代以擦除非易失性存储器单元群组，所述擦除过程的每一迭代包含将擦除电压作为一个或多个电压脉冲施加到非易失性存储器单元群组，所述擦除过程的第一次迭代包含执行第一擦除方法，同时将擦除电压施加到非易失性存储器单元群组；以及在度量已超过阈值之后，对于擦除过程的一次或多次额外迭代，从执行第一擦除方法切换到执行第二擦除方法。

一个实施例包含一种擦除非易失性存储器的方法，包括：在非易失性存储器单元群组经历多个编程/擦除循环之前，通过执行第一擦除方法擦除非易失性存储器单元群组；以及在非易失性存储器单元群组经历多个编程/擦除循环循环之后，通过执行第二擦除方法擦除非易失性存储器单元群组。

一个实施例包含非易失性存储器系统，所述非易失性存储器系统包括非易失性存储器单元群组以及连接到非易失性存储器单元群组的控制电路。控制电路被配置成通过执行擦除过程的迭代来擦除非易失性存储器单元群组。控制电路被配置成在每一迭代期间，将第一选定擦除启用电压施加到第一组字线，同时将第一未选定擦除电压施加到第二组字线，并随后将第二选定擦除启用电压施加到第二组字线，同时将第二未选定擦除电压施加到第一组字线。控制电路被配置成在执行擦除过程的迭代时随时间改变第一未选定擦除电压和第二未选定擦除电压，使得第一未选定擦除电压接近第一选定擦除启用电压并且第二未选定擦除电压接近第二选定擦除启用电压。

出于本文档的目的，说明书中对“实施例”、“一个实施例”、“一些实施例”或“另一实施例”的引用可以用于描述不同实施例或相同实施例。

出于本文档的目的，连接可以是直接连接或间接连接(例如，通过一个或多个其它部分)。在一些情况下，当元件被称为连接或耦合到另一元件时，所述元件可以直接连接到另一元件或经由一个或多个中间元件间接连接到另一元件。当一个元件被称为直接连接到另一个元件时，则在所述元件和另一元件之间没有中间元件。如果两个装置直接或间接连接，使得这两个装置可以在它们之间传送电子信号，则这两个装置“通信”。

出于本文档的目的，术语“基于”可以被理解为“至少部分地基于”。

出于本文档的目的，在没有额外上下文的情况下，例如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能并不暗示对象的排序，而是可以用于识别目的以识别不同的对象。

出于本文档的目的，术语对象的“集合”可以指对象中的一个或多个的“集合”。

已出于说明和描述的目的呈现前述详细描述。其并不意欲为穷尽的或限制于所公开的精确形式。鉴于以上教示，许多修改和变型是可能的。选择所描述的实施例以最佳地解释所提出技术的原理和其实际应用，从而使所属领域的其它技术人员能够在各种实施例中以及适合于预期的特定用途的各种修改中最好地利用所述技术。希望范围由所附权利要求书界定。

Claims (20)

1.一种非易失性存储器系统，其包括：

非易失性存储器单元群组；以及

控制电路，其连接到所述非易失性存储器单元群组，所述控制电路被配置成通过单独地将擦除应用于所述非易失性存储器单元群组的子集并随后同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元来针对所述非易失性存储器单元群组执行擦除过程。

2.根据权利要求1所述的非易失性存储器系统，其进一步包括：

一组字线，其连接到所述非易失性存储器单元群组和所述控制电路，所述控制电路被配置成通过以下方式单独地将擦除应用于所述非易失性存储器单元群组的子集：将第一擦除启用电压施加到连接到所述字线的第一子集的所述非易失性存储器单元的第一子集，同时将第一擦除阻止电压施加到连接到所述字线的第二子集的所述非易失性存储器单元的第二子集，之后将第二擦除启用电压施加到连接到所述字线的所述第二子集的所述非易失性存储器单元的所述第二子集，同时将第二擦除阻止电压施加到连接到所述字线的所述第一子集的所述非易失性存储器单元的所述第一子集。

3.根据权利要求2所述的非易失性存储器系统，其中：

所述控制电路被配置成通过同时将擦除启用电压施加到所述一组字线中的所有所述字线而同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元。

4.根据权利要求1所述的非易失性存储器系统，其中：

所述擦除过程包括将擦除信号施加到所述非易失性存储器单元群组的一组多次迭代；并且

所述控制电路被配置成基于所述擦除过程的迭代计数而在单独地将擦除应用于所述非易失性存储器单元群组的子集与随后同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元之间切换。

5.根据权利要求1所述的非易失性存储器系统，其中：

所述擦除过程包括将擦除信号施加到所述非易失性存储器单元群组的一组多次迭代；

所述控制电路被配置成针对所述多次迭代中的每一迭代增加所述擦除信号；并且

所述控制电路被配置成基于所述擦除信号的量值而在单独地将擦除应用于所述非易失性存储器单元群组的子集与随后同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元之间切换。

6.根据权利要求1所述的非易失性存储器系统，其中：

所述控制电路被配置成对所述非易失性存储器单元群组进行编程；并且

所述控制电路被配置成基于对所述非易失性存储器单元群组执行的编程/擦除循环的数目而在单独地将擦除应用于所述非易失性存储器单元群组的子集与随后同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元之间切换。

7.根据权利要求1所述的非易失性存储器系统，其中：

所述控制电路被配置成对所述非易失性存储器单元群组进行编程；

所述控制电路被配置成在对所述非易失性存储器单元群组执行多个编程/擦除循环之后单独地将擦除应用于所述非易失性存储器单元群组的子集并随后同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元；并且

所述控制电路被配置成通过在对所述非易失性存储器单元群组执行所述多个编程/擦除循环之前，单独地将擦除应用于非易失性存储器单元的子集，而不同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元，来擦除所述非易失性存储器单元群组。

8.根据权利要求1所述的非易失性存储器系统，其进一步包括：

一组字线，其连接到所述非易失性存储器单元群组和所述控制电路；

所述控制电路被配置成通过用以下操作单独地将擦除应用于所述非易失性存储器单元群组的子集并随后同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元来针对所述非易失性存储器单元群组执行所述擦除过程：

施加一定剂量的擦除信号，在第一组所述剂量的所述擦除信号期间，选择第一组字线用于擦除，并且在第二组所述剂量的所述擦除信号期间，选择第二组字线用于擦除；

在所述第一组剂量的所述擦除信号期间，将第一擦除启用电压施加到所述第一组字线并且将第一未选定字线电压施加到所述第二组字线；

改变对于所述第一组剂量的所述擦除电压施加到所述第二组字线的所述第一未选定字线电压，使得在所述第一组剂量的所述擦除电压期间，所述第一未选定字线电压随时间接近所述第一擦除启用电压；

在所述第二组剂量的所述擦除信号期间，将第二擦除启用电压施加到所述第二组字线并且将第二未选定字线电压施加到所述第一组字线；以及

改变对于所述第二组剂量的所述擦除电压施加到所述第一组字线的所述第二未选定字线电压，使得在所述第二组剂量的所述擦除电压期间，所述第二未选定字线电压随时间接近所述擦除启用电压。

9.根据权利要求1所述的非易失性存储器系统，其进一步包括：

一组字线，其连接到所述非易失性存储器单元群组和所述控制电路，所述控制电路被配置成通过经由执行所述擦除过程的迭代单独地将擦除应用于所述非易失性存储器单元群组的子集并随后同时将擦除应用于所述非易失性存储器单元群组中的所有非易失性存储器单元来针对所述非易失性存储器单元群组执行所述擦除过程，在每一迭代期间，所述控制电路被配置成将第一擦除启用电压施加到第一组字线，同时将第一未选定字线电压施加到第二组字线，并且将第二擦除启用电压施加到所述第二组字线，同时将第二未选定字线电压施加到所述第一组字线，所述控制电路被配置成在执行所述擦除过程的所述迭代时随时间减小所述第一未选定字线电压和所述第二未选定字线电压。

10.根据权利要求9所述的非易失性存储器系统，其中：

所述控制电路被配置成基于针对所述擦除过程执行的迭代次数而随时间减小所述第一未选定擦除电压和所述第二未选定擦除电压。

11.一种方法，其包括：

执行擦除过程的多次迭代以擦除非易失性存储器单元群组，所述擦除过程的每一迭代包含将擦除电压作为一个或多个电压脉冲施加到所述非易失性存储器单元群组，所述擦除过程的第一次迭代包含在将所述擦除电压施加到所述非易失性存储器单元群组时执行第一擦除方法；以及

在度量已超过阈值之后，对于所述擦除过程的一次或多次额外迭代，从执行所述第一擦除方法切换到执行第二擦除方法。

12.根据权利要求11所述的方法，其中：

所述非易失性存储器单元群组连接到一组字线；

所述第一擦除方法包含单独地将擦除启用电压施加到所述字线的不同子集，而不接收所述擦除启用电压的字线接收擦除阻止电压；并且

所述第二擦除方法包含同时将擦除启用电压施加到所述字线的所有子集。

13.根据权利要求11所述的方法，其中：

所述非易失性存储器单元群组连接到一组字线；

所述第二擦除方法包含单独地将擦除启用电压施加到所述字线的不同子集，而不接收所述擦除启用电压的字线接收擦除阻止电压；并且

所述第一擦除方法包含同时将擦除启用电压施加到所述字线的所有子集。

14.根据权利要求11所述的方法，其中：

所述非易失性存储器单元群组连接到一组字线；

所述第一擦除方法包含在奇数字线接收擦除阻止电压时将擦除启用电压施加到偶数字线，并且在偶数字线接收擦除阻止电压时将所述擦除启用电压施加到奇数字线；并且

所述第二擦除方法包含同时将所述擦除启用电压施加到奇数字线和偶数字线。

15.根据权利要求11所述的方法，其中：

所述度量是迭代次数。

16.根据权利要求11所述的方法，其中：

所述度量是所述非易失性存储器单元群组的编程/擦除循环的数目。

17.根据权利要求11所述的方法，其中：

所述非易失性存储器单元群组连接到一组字线；

所述第一擦除方法包含在奇数字线接收擦除阻止电压时将擦除启用电压施加到偶数字线，并且在偶数字线接收擦除阻止电压时将所述擦除启用电压施加到奇数字线；

所述第二擦除方法包含同时将所述擦除启用电压施加到奇数字线和偶数字线；

所述度量是迭代次数；

所述方法进一步包括在所述擦除过程的每一迭代期间执行擦除验证；并且

所述非易失性存储器单元群组是非易失性存储器单元块。

18.一种非易失性存储器系统，其包括：

非易失性存储器单元群组；以及

控制电路，其连接到所述非易失性存储器单元群组，所述控制电路被配置成通过执行擦除过程的迭代擦除所述非易失性存储器单元群组，在每一迭代期间，所述控制电路被配置成将第一选定擦除启用电压施加到第一组字线，同时将第一未选定擦除电压施加到第二组字线，并且随后将第二选定擦除启用电压施加到所述第二组字线，同时将第二未选定擦除电压施加到所述第一组字线，所述控制电路被配置成在执行所述擦除过程的所述迭代时随时间改变所述第一未选定擦除电压和所述第二未选定擦除电压，使得所述第一未选定擦除电压接近所述第一选定擦除启用电压并且所述第二未选定擦除电压接近所述第二选定擦除启用电压。

19.根据权利要求18所述的非易失性存储器系统，其中：

所述控制电路被配置成基于所述擦除过程的迭代次数而随时间改变所述第一未选定擦除电压和所述第二未选定擦除电压。

20.根据权利要求18所述的非易失性存储器系统，其中：

所述控制电路被配置成在所述擦除过程的每一迭代期间将擦除电压施加到所述存储器单元群组；

所述控制电路被配置成基于所述擦除电压的量值而随时间改变所述第一未选定擦除电压和所述第二未选定擦除电压；

所述第一选定擦除启用电压与所述第二选定擦除启用电压具有相同量值；并且

所述第一未选定擦除电压与所述第二未选定擦除电压具有相同量值。

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