KR20150094129A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 소거 동작시, 상기 메모리 블록에 소거전압을 인가하고 상기 메모리 셀들의 문턱전압이 목표레벨까지 낮아졌는지를 검증하는 소거 루프의 횟수가 증가할수록 상기 소거전압의 전압차를 증가시키면서 상기 메모리 셀들을 소거하고, 프로그램 동작시, 선택된 워드라인에 프로그램 전압을 인가하고 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압이 목표레벨까지 높아졌는지를 검증하는 프로그램 루프의 횟수가 증가할수록 상기 프로그램 전압의 전압차를 증가시키면서 상기 메모리 셀들을 프로그램하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 소거 동작에 관한 것이다.
반도체 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이에 포함된 메모리 블록들 중 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하는 회로그룹과, 회로그룹을 제어하는 제어회로를 포함한다.
특히, 제어회로는 각 동작에 필요한 설정 값과 다양한 알고리즘에 따라 다양한 동작을 수행하도록 회로그룹을 제어한다.
소거 동작을 예로 들면, 소거 동작은 다수의 메모리 블록들 중에서 선택된 메모리 블록에 대하여 수행된다. 선택된 메모리 블록의 웰(well)에 고전압을 갖는 소거전압(Vera)이 인가되면, 선택된 메모리 블록에 포함된 메모리 셀들과 채널 간의 전압차에 의해 메모리 셀들의 문턱전압이 낮아져서 소거 동작이 수행된다.
최근에는, 메모리 셀들의 문턱전압 분포 폭을 좁히기 위하여, 소거전압(Vera)을 단계적으로 상승시키는 ISPE(Incremental Step Pulse Erase) 방식의 소거 동작이 사용되고 있다. ISPE 방식의 소거 동작을 구체적으로 설명하면 다음과 같다.
ISPE 방식의 소거 동작은 다수의 소거 루프(loop)를 반복하여 수행된다. 각각의 소거 루프(loop)는 선택된 메모리 블록의 웰(well)에 소거전압(Vera)을 인가하는 단계와 메모리 셀들의 문턱전압이 목표레벨까지 낮아졌는지를 검증하는 소거 검증 단계를 포함한다. 첫 번째 소거 루프에서 사용된 소거전압(Vera)을 기준으로 하여, 소거 루프가 수행될 때마다 소거전압(Vera)을 스텝전압(Vstep)만큼씩 상승시킨다. 스텝전압(Vstep)은 일정한 전압을 유지하기 때문에, 소거전압은 소거 루프의 횟수가 증가할 때마다 이전 소거 루프의 소거전압보다 스텝전압만큼씩 상승된다. 이를 표로 나타내면 다음의 [표 1]과 같다.
소거 루프 횟수 소거전압 전압차
1 Vera
2 Vera+Vstep Vstep
3 Vera+2Vstep Vstep
4 Vera+3Vstep Vstep
... ... ...
k-1 Vera+(k-2)Vstep Vstep
k Vera+(k-1)Vstep Vstep
[표 1]을 참조하면, 1 소거 루프의 소거전압과 2 소거 루프의 소거전압은 'Vstep' 만큼의 일정한 전압차를 가진다.
하지만, 실질적으로 소거전압의 효율성이 100%가 될 수 없기 때문에, 소거 루프 횟수가 증가할수록 소거전압이 목표레벨만큼 상승하지 못할 수 있다. 소거전압이 목표레벨만큼 상승하지 못하면 메모리 셀들의 문턱전압도 원하는 레벨까지 낮아지지 않으므로, 소거 동작의 소거 루프 횟수가 증가할 수 있다.
소거 동작의 로프 횟수가 증가하면 소거 동작의 시간이 증가할 뿐만 아니라, 메모리 셀들이 받는 스트레스도 증가하므로, 반도체 장치의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 소거 동작의 효율을 높이고 반도체 장치의 신뢰도를 개선할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 선택된 메모리 블록에 소거전압을 인가하여 상기 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 낮추는 단계와, 상기 문턱전압이 목표레벨까지 낮아졌는지를 판단하는 소거 검증 단계를 포함하는 소거 루프(loop)를 반복하되, 상기 소거 루프의 횟수가 증가할수록 상기 소거전압의 전압차를 증가시키면서 상기 메모리 셀들을 소거하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 선택된 워드라인에 프로그램 전압을 인가하여 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압을 높이는 단계와, 상기 문턱전압이 목표레벨까지 높아졌는지를 판단하는 프로그램 검증 단계를 포함하는 프로그램 루프(loop)를 반복하되, 상기 프로그램 루프의 횟수가 증가할수록 상기 프로그램 전압의 전압차를 증가시키면서 상기 메모리 셀들을 프로그램하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 데이터가 저장되는 메모리 블록; 상기 메모리 블록에 포함된 메모리 셀들을 소거 또는 프로그램 하도록 구성된 회로그룹; 및 소거 동작시, 상기 메모리 블록에 소거전압을 인가하고 상기 메모리 셀들의 문턱전압이 목표레벨까지 낮아졌는지를 검증하는 소거 루프의 횟수가 증가할수록 상기 소거전압의 전압차를 증가시키면서 상기 메모리 셀들을 소거하고, 프로그램 동작시, 선택된 워드라인에 프로그램 전압을 인가하고 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압이 목표레벨까지 높아졌는지를 검증하는 프로그램 루프의 횟수가 증가할수록 상기 프로그램 전압의 전압차를 증가시키면서 상기 메모리 셀들을 프로그램하도록 상기 회로그룹을 제어하는 제어회로를 포함한다.
본 기술은 소거 동작의 효율을 높임으로써, 소거 동작시간을 단축할 수 있고, 반도체 장치의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 2차원 구조의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 3은 3차원 구조의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 본 발명에 따른 소거 동작을 설명하기 위한 순서도이다.
도 5는 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 제1 실시예에 따른 소거 동작 및 프로그램 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 소거 동작 및 프로그램 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 소거 동작 및 프로그램 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 제4 실시예에 따른 소거 동작 및 프로그램 동작을 설명하기 위한 도면이다.
도 10은 본 발명에 따른 반도체 시스템을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(110), 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 회로그룹(120) 및 회로그룹(120)을 제어하도록 구성된 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 싱글 레벨 셀들(single level cells; SLC) 또는, 하위 비트(least significant bit; LSB) 데이터 및 상위비트(most significant bit; MSB) 데이터를 저장하는 멀티 레벨 셀들(multi level cells; MLC)을 포함할 수 있다. 메모리 블록들은 서로 동일하게 구성되는데, 구체적인 구성에 대해서는 도 2에서 설명하도록 한다.
회로그룹(120)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 예를 들어, 소거 동작의 경우, 전압 생성 회로(21)는 소거전압(Vera), 패스전압(Vpass) 및 턴온전압(Vsl)을 생성한다. 이 외에도, 전압 생성 회로(21)는 다양한 동작에 필요한 다양한 전압들을 생성할 수 있다. 소거 동작 시, 소거전압(Vera)은 메모리 셀 어레이(110)에 인가되고 패스전압(Vpass) 및 턴온전압(Vsl)은 로우 디코더(22)에 인가된다. 프로그램 동작 시, 프로그램 전압(Vpgm), 패스전압(Vpass) 및 턴온전압(Vsl)은 로우 디코더(22)에 인가된다. 메모리 블록의 구조에 따라 소거전압(Vera)은 메모리 셀 어레이에 포함된 다수의 메모리 블록들 중 선택된 메모리 블록의 웰(well)에 인가되거나, 소오스 라인에 전기적으로 연결된 접합영역(junction)에 인가될 수 있다. 프로그램 전압(Vpgm)은 선택된 메모리 블록의 선택된 워드라인에 인가된다. 로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(130)에 전달한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 회로그룹(120)을 제어한다. 특히, 제어회로(130)는 소거 동작시, 소거전압들 간의 전압차를 점차 증가시키도록 회로그룹(120)을 제어한다. 예를 들면, 소거 동작은 선택된 메모리 블록의 모든 메모리 셀들의 문턱전압이 목표레벨까지 낮아질 때까지 소거전압을 인가하는 단계와 소거 검증 단계로 이루어진 다수의 소거 루프(loop)들을 반복하는데, 제어회로(130)는 소거 루프의 횟수가 증가할 때마다 전압차를 높이도록 회로그룹(120)을 제어한다. 또한, 제어회로(130)는 프로그램 동작시, 프로그램 전압들 간의 전압차를 점차 증가시키도록 회로그룹(120)을 제어하는데, 프로그램 동작에서도 프로그램 루프의 횟수가 증가할 때마다 프로그램 전압들 간의 전압차를 높이도록 회로그룹(120)을 제어한다.
소거전압 또는 프로그램 전압의 전압차 외에도, 제어회로(130)는 소거 루프의 횟수가 증가할 때마다 소거전압 인가 단계의 동작시간을 증가시키거나, 프로그램 루프의 횟수가 증가할 때마다 프로그램 전압 인가 단계의 동작시간을 증가시키도록 회로그룹(120)을 제어할 수 있다.
상술한 메모리 블록은 2차원 또는 3차원 구조를 갖는 메모리 블록으로 구현될 수 있으며, 각 구조의 메모리 블록을 구체적으로 설명하면 다음과 같다.
도 2는 2차원 구조의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 2에는 다수의 메모리 블록들 중 하나의 메모리 블록이 도시되어있다. 메모리 블록들은 서로 동일한 구조로 이루어지기 때문에 이 중에서 어느 하나의 메모리 블록을 설명하도록 한다. 메모리 블록은 다수의 스트링들(ST)을 포함하는데, 스트링들(ST)은 서로 동일하게 구성되므로, 어느 하나의 스트링(ST)을 예를 들어 설명하면 다음과 같다.
스트링(ST)은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(F0 내지 Fn) 및 소오스 셀렉트 트랜지스터(SST)를 포함한다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(BL0)에 연결되고, 소오스 셀렉트 트랜지스터(SST)의 소오스(source)는 소오스 라인(SL)에 연결된다. 서로 다른 스트링들(ST)에 포함된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 연결되고, 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결된다. 스트링들(ST)은 비트라인들(BL0 내지 BLi+j)에 각각 연결된다. 상술한 2차원 구조의 메모리 블록의 경우, 소거전압(Vera)은 선택된 메모리 블록의 웰(well)에 인가될 수 있으며, 프로그램 전압(Vpgm)은 선택된 메모리 블록의 선택된 워드라인에 인가될 수 있다.
도 3은 3차원 구조의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 각각의 스트링들(ST)은 'U'자 형태로 이루어지며, 이 중에서 어느 하나의 스트링(ST)을 예를 들어 설명하면 다음과 같다. 스트링(ST)의 상부 일측 끝단은 소오스 라인(SL)에 연결되고, 타측 끝단은 비트라인(BL)에 연결되며, 스트링(ST)의 하부에는 파이프 게이트(PG)가 연결된다. 파이프 게이트(PG)와 소오스 라인(SL) 사이에는 제1 내지 제6 메모리 셀들(F1 내지 F6)과 소오스 셀렉트 트랜지스터(SST)가 연결되고, 파이프 게이트(PG)와 비트라인(BL) 사이에는 제7 내지 제12 메모리 셀들(F7 내지 F12)과 드레인 셀렉트 트랜지스터(DST)가 연결될 수 있다.
제1 내지 제6 메모리 셀들(F1 내지 F6)은 수직 방향으로 서로 직렬로 연결되며, 제1 메모리 셀(F1)은 소오스 셀렉트 트랜지스터(SST)의 하부에 인접하게 배치된다. 제7 내지 제12 메모리 셀들(F7 내지 F12)은 수직 방향으로 서로 직렬로 연결되며, 제12 메모리 셀(F12)은 드레인 셀렉트 트랜지스터(DST)의 하부에 인접하게 배치된다. 제1 내지 제12 메모리 셀들(F1 내지 F12)의 게이트들은 제1 내지 제12 워드라인들(WL1 내지 WL12)에 각각 연결된다.
상술한 3차원 구조의 메모리 블록의 경우, 소거전압(Vera)은 소오스 라인이 전기적으로 연결된 접합영역(junction)에 인가될 수 있으며, 프로그램 전압(Vpgm)은 선택된 메모리 블록의 선택된 워드라인에 인가될 수 있다.
상술한 3차원 구조의 메모리 블록은 ‘U’자 형태의 스트링들을 포함하기 때문에, ‘U’ 자 형태의 스트링 상부에 연결된 소오스 라인에 소거전압(Vera)을 인가하기 위하여 소오스 라인이 전기적으로 연결된 접합영역에 소거전압이 인가되지만, ‘I’자 형태의 스트링들로 이루어진 3차원 구조의 메모리 블록을 포함하는 반도체 장치에서는 스트링의 하부에 소오스 라인이 배치될 수 있으므로, 이러한 구조에서는 선택된 메모리 블록의 웰에 소거전압이 인가될 수 있다.
상술한 구조의 메모리 블록 외에도 다양한 구조를 갖는 메모리 블록을 포함하는 반도체 장치에도 본 발명의 기술을 적용할 수 있다.
반도체 장치의 소거 동작 및 프로그램 동작을 구체적으로 설명하면 다음과 같다.
도 4는 본 발명에 따른 소거 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 소거 동작은 메모리 셀들의 문턱전압을 낮추되, 문턱전압 분포 폭을 좁히기 위하여, 소거전압(Vera)을 단계적으로 상승시키는 ISPE(Incremental Step Pulse Erase) 방식으로 수행된다. 구체적으로 설명하면 다음과 같다.
선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 낮추기 위하여, 선택된 메모리 블록에 소거전압을 인가한다(S31). 예를 들면, 선택된 메모리 블록에 연결된 모든 워드라인들에 소거 허용전압을 인가하고, 상술한 바와 같이 메모리 블록의 구조에 따라 선택된 메모리 블록의 웰(well) 또는 접합영역(junction)에 소거전압을 인가한다. 첫 번째 소거 루프(loop)에 사용되는 소거전압을 시작전압이라 하는데, 시작전압은 16V가 될 수 있으며, 소거 허용 전압은 0V가 될 수 있다.
소거전압을 일정시간 동안 인가한 후, 소거 검증 동작을 수행한다(S32). 예를 들면, 소거 검증 동작은 선택된 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압이 목표레벨까지 낮아졌는지를 판단하기 위하여 수행된다. 선택된 메모리 블록의 모든 메모리 셀들의 소거 검증 동작이 패스되면 선택된 메모리 블록의 소거 동작이 종료되지만, 일부 메모리 셀들의 문턱전압이 목표레벨까지 낮아지지 않은 것으로 판단되면, 소거 검증 동작이 페일되고, 다음 소거 루프(loop)를 수행하기 위한 세팅 동작이 수행된다.
다음 소거 루프(loop)를 수행하기 위한 세팅 동작시, 소거전압의 전압차를 상승시킨다(S33). 전압차는 스텝전압으로 부르기도 한다. 예를 들면, 두 번째 소거 루프(loop)에서는 이전 소거 루프(loop)에서 사용된 소거전압보다 ‘a’ 전압차 만큼 높은 소거전압을 사용하고, 세 번째 소거 루프(loop)에서는 이전 소거 루프(loop)에서 사용된 소거전압보다 ‘b’ 전압차 만큼 높은 소거전압을 사용하며, 네 번째 소거 루프(loop)에서는 이전 소거 루프(loop)에서 사용된 소거전압보다 ‘c’ 전압차 만큼 높은 소거전압을 사용한다. 이때, 전압차 ‘c’는 전압차 ‘b’보다 크고, 전압차 ‘b’는 전압차 ‘a’ 보다 크다. 즉, 소거 루프(loop)의 횟수가 증가할수록 전압차를 더욱 크게 설정한다.
전압차의 세팅이 완료되면, 이전 소거 루프(loop)에서 사용된 소거전압보다 세팅된 전압차만큼 더 높은 전압을 소거전압으로 세팅한다(S34).
소거전압이 세팅되면, 선택된 메모리 블록에 세팅된 소거전압을 인가하여 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 낮추는 소거동작을 수행한다.
이처럼, 소거전압은 일정한 전압차 만큼씩만 상승하는 것이 아니라, 이전 소거 루프(loop)보다 더 높은 전압차만큼 상승하기 때문에, 종래의 소거 동작보다 소거전압이 빠르게 상승되므로, 소거 동작의 효율을 높일 수 있으며, 소거 동작 시간을 단축시킬 수 있다. 또한, 소거 루프(loop) 횟수의 감소로 인해 메모리 셀들이 받는 스트레스를 감소시킬 수 있다.
상술한 소거전압의 전압차는 다양한 방법으로 점차 상승시킬 수 있으며, 이에 대한 일 실시예로써 다음과 같은 방법으로 전압차를 상승시킬 수 있다.
소거 동작이 시작되면, 상수 'i'와 'j'를 설정하고, 초기 'i' 값은 '-j'로 설정한다. 상수 'i'와 'j'는 전압차를 상승시키기 위한 설정값이 된다. 상수 'i'와 'j'는 소거 동작이 시작되기 이전에 미리 설정해 둘 수도 있다. 예를 들어, 상수 'j'를 '0.1'로 설정하였다면, 상수 'i'의 초기값은 '-0.1'이 된다.
소거 동작에 필요한 상수 'i'와 'j'가 설정되면, 선택된 메모리 블록에 연결된 모든 워드라인들에 소거 허용 전압을 인가한 상태에서 선택된 메모리 블록에 소거전압을 인가하여 메모리 셀들의 문턱전압을 낮춘다. 첫 번째 소거 루프(loop)에 사용되는 소거전압은 16V가 될 수 있으며, 소거 허용 전압은 0V가 될 수 있다.
설정된 시간 동안 선택된 메모리 블록에 소거 전압을 인가한 후, 소거 검증 동작을 수행한다.
소거 검증 동작이 페일되면, 다음의 [수학식 1]에 의해 상수 'i'를 세팅한다.
Figure pat00001
상수 'i'의 초기값이 '-j'이므로, 첫 번째 소거 루프가 수행된 후에는 상수 'i'는 [수학식 1]에 의해 '0'으로 세팅된다.
상수 'i'가 세팅되면, 다음의 [수학식 2]에 의해 소거전압(Vera)을 세팅한다.
Figure pat00002
첫 번째 소거 루프가 수행된 후, 상수 'i'가 '0'으로 세팅되었으므로, [수학식 2]에서 소거전압(Vera)은 'Vera+Vstep'으로 세팅된다. 즉, 첫 번째 소거 루프에서 사용된 소거전압(Vera)보다 전압차(Vstep)만큼 상승된 전압이 소거전압(Vera)으로 세팅된다.
새로 세팅된 소거전압(Vera)을 사용하여 다음 소거 루프를 수행하고, 소거 검증 동작이 페일되면, 상수 'i'와 소거전압(Vera)을 새로 세팅한다.
상수 'i'와 소거전압(Vera)을 새로 세팅하면서 상술한 'S31~S34' 단계들을 반복하고, 소거 검증 단계(S32)가 패스되면 소거 동작을 종료한다.
상술한 바와 같이 소거 동작을 수행하면, 소거 루프 횟수가 증가할수록 소거전압들 간의 전압차는 점차 증가한다. 예를 들어, 상수 'j'의 초기 설정값이 '+0.1', 소거전압(Vera)의 시작전압이 '16V', 전압차(Vstep)가 '1V'로 로 설정되었다는 가정 하에, 소거전압(Vera)은 다음과 같이 설정된다.
첫 번째 소거 루프에서는 소거전압(Vera)이 시작전압으로 사용되므로, 시작전압은 '16V'가 된다. 두 번째 소거 루프에서는, 'i'의 초기 설정값이 '-j'이므로 [수학식 1]에 의해 'i'는 '0'이 되고, [수학식 2]에 의해 소거전압(Vera)은 'Vera+Vstep'이 되므로, 소거전압(Vera)은 '16V+1V'에 따라 '17V'가 된다. 세 번째 소거 루프에서는, [수학식 1]에 의해 'i'는 'j'가 되고, [수학식 2]에 의해 소거전압(Vera)은 'Vera+(Vstep+j)'가 되므로, 소거전압(Vera)은 '17V+1.1V'에 따라 '18.1V'가 된다. 네 번째 소거 루프에서는, [수학식 1]에 의해 'i'는 '2j'가 되고, [수학식 2]에 의해 소거전압(Vera)은 'Vera+(Vstep+2j)'가 되므로, 소거전압(Vera)은 '18.1V+1.2V'에 따라 '19.3V'가 된다.
이처럼, 소거전압(Vera)은 일정한 스텝전압(Vstep) 만큼씩만 상승하는 것이 아니라, 전압차(Vstep)에서 일정 레벨씩 상승하는 상수 'j' 만큼씩 더 상승할 수 있다. 따라서, 종래의 소거 동작보다 소거전압(Vera)이 빠르게 상승되므로, 소거 동작 효율을 높일 수 있으며, 소거 동작 시간을 단축시킬 수 있다. 또한, 소거 루프 횟수의 감소로 인해 메모리 셀들이 받는 스트레스를 감소시킬 수 있다.
도 5는 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 5를 참조하면, 프로그램 동작도 소거 동작과 같이, 프로그램 전압들 간의 전압차를 점진적으로 상승시키면서 수행할 수 있다. 즉, 프로그램 동작은 메모리 셀들의 문턱전압을 높이되, 문턱전압 분포 폭을 좁히기 위하여, 프로그램 전압(Vpgm)을 단계적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행된다. 구체적으로 설명하면 다음과 같다.
선택된 메모리 블록에 연결된 선택된 워드라인에 프로그램 전압을 인가하여, 선택된 워드라인에 연결된 선택된 메모리 셀들의 문턱전압을 높인다(S51). 구체적으로 설명하면, 선택된 메모리 블록에 연결된 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가하여 선택된 워드라인에 연결된 선택된 메모리 셀들의 문턱전압을 높인다.
프로그램 전압을 일정시간 동안 인가한 후, 프로그램 검증 동작을 수행한다(S52). 예를 들면, 프로그램 검증 동작은 선택된 워드라인에 연결된 메모리 셀들의 문턱전압이 목표레벨까지 높아졌는지를 판단하기 위하여 수행된다. 선택된 메모리 셀들의 프로그램 검증 동작이 패스되면, 선택된 워드라인에 연결된 선택된 메모리 셀들의 프로그램 동작이 종료되지만, 선택된 워드라인에 연결된 선택된 메모리 셀들 중 일부 메모리 셀들의 문턱전압이 목표레벨까지 높아지지 않은 것으로 판단되면, 프로그램 검증 동작이 페일되고, 다음 프로그램 루프(loop)를 수행하기 위한 세팅 동작이 수행된다.
다음 프로그램 루프(loop)를 수행하기 위한 세팅 동작시, 프로그램 전압의 전압차를 상승시킨다(S53). 예를 들면, 두 번째 프로그램 루프(loop)에서는 이전 프로그램 루프(loop)에서 사용된 프로그램 전압보다 ‘a’ 전압차 만큼 높은 프로그램 전압을 사용하고, 세 번째 프로그램 루프(loop)에서는 이전 프로그램 루프(loop)에서 사용된 프로그램 전압보다 ‘b’ 전압차 만큼 높은 프로그램 전압을 사용하며, 네 번째 프로그램 루프(loop)에서는 이전 프로그램 루프(loop)에서 사용된 프로그램 전압보다 ‘c’ 전압차 만큼 높은 프로그램 전압을 사용한다. 이때, 전압차 ‘c’는 전압차 ‘b’보다 크고, 전압차 ‘b’는 전압차 ‘a’ 보다 크다. 즉, 프로그램 루프(loop)의 횟수가 증가할수록 전압차를 더욱 크게 설정한다.
전압차의 세팅이 완료되면, 이전 프로그램 루프(loop)에서 사용된 프로그램 전압보다 세팅된 전압차만큼 더 높은 전압을 프로그램 전압으로 세팅한다(S54).
프로그램 전압이 세팅되면, 선택된 메모리 블록에 세팅된 프로그램 전압을 인가하여 선택된 메모리 셀들의 문턱전압을 높이는 프로그램 동작을 수행한다.
이처럼, 프로그램 전압은 일정한 전압차 만큼씩만 상승하는 것이 아니라, 이전 프로그램 루프(loop)보다 더 높은 전압차만큼 상승하기 때문에, 종래의 프로그램 동작보다 프로그램 전압이 빠르게 상승되므로, 프로그램 동작의 효율을 높일 수 있으며, 프로그램 동작 시간을 단축시킬 수 있다. 또한, 프로그램 루프(loop) 횟수의 감소로 인해 메모리 셀들이 받는 스트레스를 감소시킬 수 있다.
상술한 프로그램 전압의 전압차는 다양한 방법으로 상승시킬 수 있으며, 도 4에서 상술한 ‘수학식1’ 및 ‘수학식’2를 적용하여 상승시킬 수도 있다.
도 6은 본 발명의 제1 실시예에 따른 소거 동작 및 프로그램 동작을 설명하기 위한 도면이다.
도 6을 참조하여 소거 동작과 프로그램 동작을 각각 설명하면 다음과 같다.
소거 동작
선택된 메모리 블록의 소거 동작이 시작되면, 첫 번째 소거 루프(LP)부터 도 4에서 상술한 소거 방법을 적용할 수 있다. 이로 인해, 두 번째 소거 루프와 첫 번째 소거 루프의 소거전압(Vera)들의 차이는 'Vstep'이 되고, 세 번째 소거 루프와 두 번째 소거 루프의 소거전압(Vera)들의 차이는 'Vstep+a'가 되고, 네 번째 소거 루프와 세 번째 소거 루프의 소거전압(Vera)들의 차이는 'Vstep+b'가 될 수 있다.
프로그램 동작
선택된 메모리 블록의 프로그램 동작이 시작되면, 첫 번째 프로그램 루프(LP)부터 도 5에서 상술한 프로그램 방법을 적용할 수 있다. 이로 인해, 두 번째 프로그램 루프와 첫 번째 소거 루프의 프로그램 전압(Vpgm)들의 차이는 'Vstep'이 되고, 세 번째 프로그램 루프와 두 번째 프로그램 루프의 프로그램 전압(Vpgm)들의 차이는 'Vstep+a'가 되고, 네 번째 프로그램 루프와 세 번째 프로그램 루프의 프로그램 전압(Vpgm)들의 차이는 'Vstep+b'가 될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 소거 동작 및 프로그램 동작을 설명하기 위한 도면이다.
도 7을 참조하여 소거 동작과 프로그램 동작을 각각 설명하면 다음과 같다.
소거 동작
소거 동작이 시작되면, 소거 루프(Lp) 횟수가 임계횟수(Cp)보다 작을 때에는 일정한 전압차 만큼 소거전압(Vera)을 상승시키다가, 소거 루프(LP) 횟수가 임계횟수(Cp) 이상일 때부터는 도 4에서 상술한 소거 방법을 적용할 수 있다. 임계횟수(Cp)는 임의로 설정할 수 있는데, 테스트 동작을 수행하여 소거 동작의 효율이 저하되는 시점의 소거 루프 횟수로 설정될 수 있다. 소거 동작의 효율이 저하되는 시점은 소거전압(Vera)이 목표레벨에 도달하지 않거나, 메모리 셀들의 문턱전압이 낮아지는 속도가 느려질 때를 기준으로 지정할 수 있다.
예를 들면, 임계횟수(Cp)가 4회로 설정된 경우, 첫 번째 소거 루프부터 네 번째 소거 루프까지는 일정한 스텝전압(Vstep) 만큼씩만 소거전압(Vera)을 상승시키다가, 소거 루프(Lp) 횟수가 임계횟수(Cp)에 도달하면, 그 이후부터는 도 4에서 상술한 소거 방법을 적용하여, 점진적으로 증가하는 전압차만큼 소거전압(Vera)을 상승시킬 수 있다.
프로그램 동작
프로그램 동작이 시작되면, 프로그램 루프(Lp) 횟수가 임계횟수(Cp)보다 작을 때에는 일정한 전압차만큼 프로그램 전압(Vpgm)을 상승시키다가, 프로그램 루프(LP) 횟수가 임계횟수(Cp) 이상일 때부터는 도 5에서 상술한 프로그램 방법을 적용할 수 있다. 임계횟수(Cp)는 임의로 설정할 수 있는데, 테스트 동작을 수행하여 프로그램 동작의 효율이 저하되는 시점의 프로그램 루프 횟수로 설정될 수 있다. 프로그램 동작의 효율이 저하되는 시점은 프로그램 전압(Vpgm)이 목표레벨에 도달하지 않거나, 메모리 셀들의 문턱전압이 높아지는 속도가 느려질 때를 기준으로 설정할 수 있다.
예를 들면, 임계횟수(Cp)가 4회로 설정된 경우, 첫 번째 프로그램 루프부터 네 번째 프로그램 루프까지는 일정한 스텝전압(Vstep) 만큼씩만 프로그램 전압(Vpgm)을 상승시키다가, 프로그램 루프(Lp) 횟수가 임계횟수(Cp)에 도달하면, 그 이후부터는 도 5에서 상술한 프로그램 방법을 적용하여, 점진적으로 증가하는 전압차만큼 프로그램 전압(Vpgm)을 상승시킬 수 있다.
도 8은 본 발명의 제3 실시예에 따른 소거 동작 및 프로그램 동작을 설명하기 위한 도면이다.
도 8을 참조하여 소거 동작과 프로그램 동작을 각각 설명하면 다음과 같다.
소거 동작
소거 동작시, 소거 루프 횟수가 증가할수록 소거전압(Vera)을 인가하는 시간을 점진적으로 증가시킬 수 있다. 예를 들면, 첫 번째 소거 루프에서, 제1 시간(T1) 동안 소거전압을 인가했다면, 두 번째 소거 루프에서는, 제1 시간(T1)보다 긴 제2 시간(T2) 동안 스텝전압(Vstep)만큼 상승된 소거전압(Vera)을 인가한다. 세 번째 소거 루프에서는, 제2 시간(T2)보다 긴 제3 시간(T3) 동안 스텝전압(Vstep)만큼 상승된 소거전압(Vera)을 인가한다. 네 번째 소거 루프에서는, 제3 시간(T3)보다 긴 제4 시간(T4) 동안 스텝전압(Vetap)만큼 상승된 소거전압(Vera)을 인가한다. 이러한 방법으로 선택된 메모리 셀들의 소거 검증 동작이 패스될 때까지 소거전압(Vera) 및 소거전압(Vera) 인가 시간을 점진적으로 증가시키면서 소거 루프를 수행한다.
프로그램 동작
프로그램 동작시, 프로그램 루프 횟수가 증가할수록 프로그램 전압(Vpgm)을 인가하는 시간을 점진적으로 증가시킬 수 있다. 예를 들면, 첫 번째 프로그램 루프에서, 제1 시간(T1) 동안 프로그램 전압(Vpgm)을 인가했다면, 두 번째 프로그램 루프에서는, 제1 시간(T1)보다 긴 제2 시간(T2) 동안 스텝전압(Vstep)만큼 상승된 프로그램 전압(Vera)을 인가한다. 세 번째 프로그램 루프에서는, 제2 시간(T2)보다 긴 제3 시간(T3) 동안 스텝전압(Vstep)만큼 상승된 프로그램 전압(Vpgm)을 인가한다. 네 번째 프로그램 루프에서는, 제3 시간(T3)보다 긴 제4 시간(T4) 동안 스텝전압(Vetap)만큼 상승된 프로그램 전압(Vpgm)을 인가한다. 이러한 방법으로 선택된 메모리 셀들의 프로그램 검증 동작이 패스될 때까지 프로그램 전압(Vpgm) 및 프로그램 전압(Vera) 인가 시간을 점진적으로 증가시키면서 프로그램 루프를 수행한다.
도 9는 본 발명의 제4 실시예에 따른 소거 동작 및 프로그램 방법을 설명하기 위한 도면이다.
도 9를 참조하여 소거 동작과 프로그램 동작을 각각 설명하면 다음과 같다.
소거 동작
소거 동작시, 소거 루프 횟수가 증가할수록 소거전압(Vera)들의 전압차와 소거전압(Vera) 인가 시간을 모두 상승시킨다. 예를 들면, 첫 번째 소거 루프에서, 제1 시간(T1) 동안 제1 소거전압을 인가했다면, 두 번째 소거 루프에서는, 제1 시간(T1)보다 긴 제2 시간(T2) 동안 제1 소거전압보다 'Vstep'만큼 높은 제2 소거전압을 인가한다. 세 번째 소거 루프에서는, 제2 시간(T2)보다 긴 제3 시간(T3) 동안 제2 소거전압보다 'Vstep+a'만큼 높은 제3 소거전압을 인가한다. 네 번째 소거 루프에서는, 제3 시간(T3)보다 긴 제4 시간(T4) 동안 제3 소거전압보다 'Vstep+b'만큼 높은 제4 소거전압을 인가한다. 여기서, ‘b’는 ‘a’ 보다 높다. 이러한 방법으로 선택된 메모리 셀들의 소거 검증 동작이 패스될 때까지 소거전압(Vera)들의 전압차와 소거전압(Vera) 인가 시간을 점진적으로 증가시키면서 소거 루프를 수행한다.
상술한 바와 같이, 소거전압의 전압차를 점진적으로 증가시키거나, 소거전압 인가 시간을 점진적으로 증가시키거나, 소거전압의 전압차와 소거전압 인가 시간 모두를 점진적으로 증가시키면서 소거 동작을 수행함으로써, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 빠르게 낮출 수 있으므로, 소거 동작 시간을 단축함과 동시에, 소거 동작의 효율을 높일 수 있다. 또한, 소거 동작의 소거 루프 횟수를 감소함으로써, 소거 동작시 메모리 셀들이 받는 스트레스를 감소시킴으로써, 반도체 장치의 신뢰도를 개선할 수 있다.
프로그램 동작
프로그램 동작시, 프로그램 루프 횟수가 증가할수록 프로그램 전압(Vpgm)들의 전압차와 프로그램 전압(Vpgm) 인가 시간을 모두 상승시킨다. 예를 들면, 첫 번째 프로그램 루프에서, 제1 시간(T1) 동안 제1 프로그램 전압을 인가했다면, 두 번째 프로그램 루프에서는, 제1 시간(T1)보다 긴 제2 시간(T2) 동안 제1 프로그램 전압보다 'Vstep'만큼 높은 제2 프로그램 전압을 인가한다. 세 번째 프로그램 루프에서는, 제2 시간(T2)보다 긴 제3 시간(T3) 동안 제2 프로그램 전압보다 'Vstep+a'만큼 높은 제3 프로그램 전압을 인가한다. 네 번째 프로그램 루프에서는, 제3 시간(T3)보다 긴 제4 시간(T4) 동안 제3 프로그램 전압보다 'Vstep+b'만큼 높은 제4 프로그램 전압을 인가한다. 여기서, ‘b’는 ‘a’ 보다 높다. 이러한 방법으로 선택된 메모리 셀들의 프로그램 검증 동작이 패스될 때까지 프로그램 전압(Vpgm)들의 전압차와 프로그램 전압(Vpgm) 인가 시간을 점진적으로 증가시키면서 프로그램 루프를 수행한다.
상술한 바와 같이, 프로그램 전압의 전압차를 점진적으로 증가시키거나, 프로그램 전압 인가 시간을 점진적으로 증가시키거나, 프로그램 전압의 전압차와 프로그램 전압 인가 시간 모두를 점진적으로 증가시키면서 프로그램 동작을 수행함으로써, 선택된 메모리 셀들의 문턱전압을 빠르게 높일 수 있으므로, 프로그램 동작 시간을 단축함과 동시에, 프로그램 동작의 효율을 높일 수 있다. 또한, 프로그램 동작의 프로그램 루프 횟수를 감소함으로써, 프로그램 동작시 메모리 셀들이 받는 스트레스를 감소시킴으로써, 반도체 장치의 신뢰도를 개선할 수 있다.
도 10은 본 발명에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명에 따른 반도체 시스템은 CPU(200), RAM(300), 인터페이스(400) 및 메모리 시스템(1000)을 포함할 수 있으며, 통신장치(500)를 더 포함할 수 있다. 또한, 도 8에 도시된 반도체 시스템이 모바일 장치인 경우, 반도체 시스템은 각 구성부에 작동전압을 제공하기 위한 배터리(도시되지 않음)를 포함 할 수 있다. 또한, 반도체 시스템은 애플리케이션 칩셋, 카메라 영상 처리부, 모바일 DRAM 등을 포함할 수 있다. 또한, 메모리 시스템(1000)은 데이터를 저장하기 위한 비휘발성 메모리를 사용한 SSD(solid state drive) 또는 NAND 플래시 메모리 융합 플래시 메모리(fusion flash memory)로 구성될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 시스템 1100: 반도체 장치
1200: 제어장치 200: CPU
300: RAM 400: 인터페이스
500: 통신장치 110: 메모리 셀 어레이
120: 회로그룹 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로

Claims (19)

  1. 선택된 메모리 블록에 소거전압을 인가하여 상기 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 낮추는 단계와, 상기 문턱전압이 목표레벨까지 낮아졌는지를 판단하는 소거 검증 단계를 포함하는 소거 루프(loop)를 반복하되,
    상기 소거 루프의 횟수가 증가할수록 상기 소거전압의 전압차를 증가시키면서 상기 메모리 셀들을 소거하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 소거 루프 중 첫 번째 소거 루프에서는 제1 소거전압이 사용되고,
    다음 소거 루프에서는 상기 제1 소거전압보다 제1 전압만큼 높은 제2 소거전압이 사용되고,
    그 다음 소거 루프에서는 상기 제2 소거전압보다 제2 전압만큼 높은 제3 소거전압이 사용되는 반도체 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 제2 전압은 상기 제1 전압보다 높은 반도체 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 소거 루프의 횟수가 증가할수록 상기 소거전압을 인가하여 상기 선택된 메모리 블록에 포함된 상기 메모리 셀들의 문턱전압을 낮추는 단계의 시간을 점진적으로 증가시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 소거 루프 중 첫 번째 소거 루프에서는 제1 시간 동안 상기 소거전압을 인가하고,
    다음 소거 루프에서는 상기 제1 시간보다 긴 제2 시간 동안 상기 소거전압을 인가하고,
    그 다음 소거 루프에서는 상기 제2 시간보다 긴 제3 시간 동안 상기 소거전압을 인가하는 반도체 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 소거 루프의 횟수가 임계횟수에 도달하기 이전까지는 상기 소거 루프의 횟수가 증가할 때마다 일정한 전압차만큼 상기 소거전압을 상승시는 단계를 더 포함하는 반도체 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 소거 루프의 횟수가 증가할수록 상기 소거전압을 사용하여 메모리 셀들을 소거하는 단계의 시간을 점진적으로 증가시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  8. 선택된 워드라인에 프로그램 전압을 인가하여 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압을 높이는 단계와, 상기 문턱전압이 목표레벨까지 높아졌는지를 판단하는 프로그램 검증 단계를 포함하는 프로그램 루프(loop)를 반복하되,
    상기 프로그램 루프의 횟수가 증가할수록 상기 프로그램 전압의 전압차를 증가시키면서 상기 메모리 셀들을 프로그램하는 반도체 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 프로그램 루프 중 첫 번째 프로그램 루프에서는 제1 프로그램 전압이 사용되고,
    다음 프로그램 루프에서는 상기 제1 프로그램 전압보다 제1 전압만큼 높은 제2 프로그램 전압이 사용되고,
    그 다음 프로그램 루프에서는 상기 제2 프로그램 전압보다 제2 전압만큼 높은 제3 프로그램 전압이 사용되는 반도체 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 제2 전압은 상기 제1 전압보다 높은 반도체 장치의 동작 방법.
  11. 제8항에 있어서,
    상기 프로그램 루프의 횟수가 증가할수록 상기 프로그램 전압을 인가하여 상기 선택된 메모리 셀들의 문턱전압을 높이는 단계의 시간을 점진적으로 증가시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 프로그램 루프 중 첫 번째 프로그램 루프에서는 제1 시간 동안 상기 프로그램 전압을 인가하고,
    다음 프로그램 루프에서는 상기 제1 시간보다 긴 제2 시간 동안 상기 프로그램 전압을 인가하고,
    그 다음 프로그램 루프에서는 상기 제2 시간보다 긴 제3 시간 동안 상기 프로그램 전압을 인가하는 반도체 장치의 동작 방법.
  13. 제8항에 있어서,
    상기 프로그램 루프의 횟수가 임계횟수에 도달하기 이전까지는 상기 프로그램 루프의 횟수가 증가할 때마다 일정한 전압차만큼 상기 프로그램 전압을 상승시는 단계를 더 포함하는 반도체 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 프로그램 루프의 횟수가 증가할수록 상기 프로그램 전압을 사용하여 메모리 셀들을 프로그램하는 단계의 시간을 점진적으로 증가시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  15. 데이터가 저장되는 메모리 블록;
    상기 메모리 블록에 포함된 메모리 셀들을 소거 또는 프로그램하도록 구성된 회로그룹; 및
    소거 동작시, 상기 메모리 블록에 소거전압을 인가하고 상기 메모리 셀들의 문턱전압이 목표레벨까지 낮아졌는지를 검증하는 소거 루프의 횟수가 증가할수록 상기 소거전압의 전압차를 증가시키면서 상기 메모리 셀들을 소거하고, 프로그램 동작시, 선택된 워드라인에 프로그램 전압을 인가하고 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압이 목표레벨까지 높아졌는지를 검증하는 프로그램 루프의 횟수가 증가할수록 상기 프로그램 전압의 전압차를 증가시키면서 상기 메모리 셀들을 프로그램하도록 상기 회로그룹을 제어하는 제어회로를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제어회로는 상기 소거 루프의 횟수가 증가할수록 상기 소거전압이 인가되는 시간을 점진적으로 증가하도록 하고, 상기 프로그램 루프의 횟수가 증가할수록 상기 프로그램 전압이 인가되는 시간을 점진적으로 증가하도록 상기 회로그룹을 제어하는 반도체 장치.
  17. 제15항에 있어서, 상기 제어회로는,
    상기 소거 루프의 횟수가 임계횟수에 도달하기 이전까지는 상기 소거 루프의 횟수가 증가할 때마다 일정한 전압차만큼 상기 소거전압을 상승시키면서 상기 메모리 셀들을 소거하고, 상기 소거 루프의 횟수가 상기 임계횟수에 도달한 이후부터 상기 소거 루프의 횟수가 증가수록 상기 소거전압의 전압차를 증가시키면서 상기 메모리 셀들을 소거하도록 하며,
    상기 프로그램 루프의 횟수가 임계횟수에 도달하기 이전까지는 상기 프로그램 루프의 횟수가 증가할 때마다 일정한 전압차만큼 상기 프로그램 전압을 상승시키면서 상기 메모리 셀들을 프로그램하고, 상기 프로그램 루프의 횟수가 상기 임계횟수에 도달한 이후부터 상기 프로그램 루프의 횟수가 증가수록 상기 프로그램 전압의 전압차를 증가시키면서 상기 메모리 셀들을 소거하도록 상기 회로그룹을 제어하는 반도체 장치.
  18. 제15항에 있어서,
    상기 메모리 셀들은 반도체 기판에 대하여 평행한 방향으로 배열된 2차원 메모리 셀로 구성되거나, 반도체 기판에 대하여 수직방향으로 배열된 3차원 메모리 셀로 구성되는 반도체 장치.
  19. 제15항에 있어서, 상기 회로그룹은,
    동작명령신호에 응답하여 다양한 레벨의 동작전압들을 생성하는 전압 생성 회로;
    로우 어드레스에 응답하여 상기 메모리 블록을 선택하고, 상기 선택된 메모리 블록에 상기 동작전압들을 전달하는 로우 디코더;
    비트라인들을 통해 상기 메모리 블록에 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고 받고, 상기 전달받은 데이터를 임시로 저장하는 페이지 버퍼;
    컬럼 어드레스에 응답하여 상기 페이지 버퍼와 데이터를 주고받는 컬럼 디코더; 및
    외부로부터 전달받은 명령신호 및 어드레스를 상기 제어회로에 전달하고, 외부로부터 전달받은 데이터를 상기 컬럼 디코더에 전송하고, 상기 컬럼 디코더로부터 전달받은 데이터를 외부로 출력하거나 상기 제어회로에 전달하는 입출력 회로를 포함하는 반도체 장치.
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