KR20100117904A - 비휘발성 메모리 소자의 프로그램 방법 - Google Patents

비휘발성 메모리 소자의 프로그램 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 프로그램 방법에 관한 것으로, 프로그램 스텝 전압을 인가하여 비휘발성 메모리 셀들을 프로그램한 후 프로그램 검증하는 단계와, 프로그램 검증된 셀들의 수에 따라 프로그램 스텝 전압의 전위를 단계적으로 상승시켜 인가하거나, 프로그램 스텝 전압의 펄스 폭을 단계적으로 상승시켜 인가하여 비휘발성 메모리 셀들을 프로그램하는 단계를 포함한다.
전하 트랩, 디스터브, 전하저장, ISPP, 프로그램, 스텝 전압, 펄스 폭

Description

비휘발성 메모리 소자의 프로그램 방법{Method of programing a nonvolatile memory device}
본 발명은 비휘발성 메모리 소자의 프로그램 방법에 관한 것으로, 특히 전하 트랩 소자(charge trap device)의 프로그램 속도를 저하시키지 않고 전하저장 능력을 향상시킬 수 있는 비휘발성 메모리 소자의 프로그램 방법에 관한 것이다.
비휘발성(nonvolatile) 메모리 소자의 하나인 플래쉬 메모리 소자는 일반적으로 반도체 기판 상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는다. 그러나, 플로팅 게이트를 갖는 플래쉬 메모리 소자는 집적도가 증가함에 따라 메모리 셀 사이의 간격이 감소하고, 이에 따라 인접 메모리 셀의 동작에 영향을 받아 메모리 셀의 상태가 변화하는 인터퍼런스(interference)가 발생되므로 소자의 집적도를 증가시키는데 한계가 있다. 따라서, 메모리 셀 사이의 인터퍼런스를 극복하기 위해 전하 트랩 소자(charge trap device)에 대한 관심이 증대되고 있다.
전하 트랩 소자는 실리콘 질화막을 전하 트랩층으로 이용하기 때문에 인터퍼런스나 리텐션(retention) 등의 신뢰성이 매우 우수하다. 이러한 전하 트랩 소자로는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자, TANOS(TaN-Al2O3-Nitride-Oxide-Silicon) 소자 등이 제시되었다. SONOS 소자는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층(blocking layer) 및 콘트롤 게이트가 적층되고, 반도체 기판 상에 불순물 영역이 형성된 메모리 셀 구조를 갖는다. 또한, TANOS 소자는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층, 장벽층 및 콘트롤 게이트가 적층되고, 반도체 기판 상에 불순물 영역이 형성된 메모리 셀 구조를 갖는다.
이러한 플래쉬 메모리 소자 및 전하 트랩 소자 등의 비휘발성 메모리 소자는 프로그램 및 프로그램 검증을 반복하여 메모리 셀에 원하는 데이터를 프로그램하는데, 프로그램은 ISPP(Incremental Step Pulse Program) 방식으로 진행한다. 즉, ISPP 방식은 프로그램 검증되지 않은 메모리 셀에 대하여 프로그램 스텝 전압을 단계적으로 상승시켜 프로그램을 반복함으로써 모든 메모리 셀이 프로그램되도록 하는 방식이다. 이러한 ISPP 방식으로 프로그램함으로써 메모리 셀의 문턱 전압 분포를 줄일 수 있게 된다.
그런데, ISPP 방식으로 프로그램하는 경우 프로그램된 메모리 셀이 이후 다른 메모리 셀의 프로그램에 의해 프로그램 디스터브(disturb)를 많이 받게 된다. 즉, 프로그램 속도가 가장 빠른 메모리 셀과 느린 메모리 셀의 문턱 전압 차이는 약 3V 정도이기 때문에 통상적으로 문턱 전압 분포를 줄이기 위해 ISPP 방식으로 인가되는 프로그램 스텝 전압의 범위를 이보다 더 커야 하고, 이로 인해 빨리 프로그램된 메모리 셀은 디스터브를 많이 받게 된다. 특히, 실리콘 질화막을 전하 트랩층으로 이용하는 전하 트랩 소자는 디스터브에 의해 전하 저장 특성이 저하되는 문제점을 갖게 된다.
본 발명은 전하 트랩 소자의 프로그램 속도를 저하시키지 않고 디스터브에 의한 전하저장 능력의 저하를 방지할 수 있는 비휘발성 메모리 소자의 프로그램 방법을 제공한다.
본 발명은 프로그램 검증된 메모리 셀의 수가 설정 범위 이상이 되면 프로그램 스텝 전압의 펄스 폭을 점차 증가시켜 프로그램함으로써 메모리 셀의 디스터브를 줄이고, 그에 따라 전하저장 능력의 저하를 방지할 수 있는 비휘발성 메모리 소자의 프로그램 방법을 제공한다.
본 발명의 일 양태에 따른 비휘발성 메모리 소자의 프로그램 방법은 프로그램 스텝 전압을 인가하여 비휘발성 메모리 셀들을 프로그램한 후 프로그램 검증하는 단계; 및 상기 프로그램 검증된 셀들의 수가 설정 수 이하이면 상기 프로그램 스텝 전압의 전위를 단계적으로 상승시켜 인가하고, 상기 프로그램 검증된 셀들의 수가 상기 설정 수 이상이면 상기 프로그램 스텝 전압의 펄스 폭을 단계적으로 상승시켜 인가하여 상기 비휘발성 메모리 셀들을 프로그램하는 단계를 포함한다.
상기 프로그램 검증된 셀들의 설정 수는 프로그램을 실시한 셀들에 대하여 상기 프로그램 검증된 셀들의 수를 1% 내지 90%의 비율로 설정하거나, 상기 프로그램 검증된 셀의 수를 1개 이상으로 설정한다.
상기 전위를 상승시켜 인가하는 상기 프로그램 스텝 전압은 펄스 폭을 1㎲ 내지 10㎲로 인가한다.
상기 펄스 폭을 상승시켜 인가하는 상기 프로그램 스텝 전압은 상기 펄스 폭이 상기 전위를 상승시켜 인가하는 상기 프로그램 스텝 전압의 펄스 폭보다 적어도 30% 이상 길게 인가한다.
상기 펄스 폭을 상승시켜 인가하는 상기 프로그램 스텝 전압은 상기 펄스 폭을 10㎲ 내지 500㎲로 인가한다.
상기 전위를 단계적으로 상승시키는 프로그램 스텝 전압과 상기 펄스 폭을 단계적으로 상승시키는 프로그램 스텝 전압을 반복하여 인가하여 프로그램한다.
본 발명은 프로그램 스텝 전압의 전위를 단계적으로 증가시켜 프로그램을 실시하는 ISPP 방식으로 프로그램을 실시하며, 프로그램 검증된 셀들의 수가 프로그램을 실시한 셀들의 수에 대하여 설정 범위 이상의 경우 이후 프로그램은 프로그램 스텝 전압의 전위를 증가시키지 않고 프로그램 스텝 전압의 펄스 폭을 증가시켜 프로그램을 실시한다. 즉, 프로그램 스텝 전압의 전위를 변화시키지 않고 프로그램 스텝 전압의 인가 시간을 증가시켜 프로그램을 실시한다.
이러한 방식으로 프로그램을 실시함으로써 이전 프로그램 검증된 셀들이 이후 프로그램에서 디스터브를 적게 받게 함으로써 프로그램 속도를 저하시키지 않으면서 전하저장 능력의 저하를 방지할 수 있다. 따라서, 메모리 셀의 리텐션 특성의 열화를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명이 적용되는 비휘발성 메모리 장치의 구성도이고, 도 2는 본 발명이 적용되는 비휘발성 메모리 장치의 일 예에 따른 메모리 셀 어레이의 구성도이며, 도 3은 전하 트랩형 비휘발성 메모리 셀의 개략 단면도이다.
도 1을 참조하면, 본 발명이 적용되는 전하 트랩형 비휘발성 메모리 장치는 전하 트랩층을 구비하여 데이터를 저장하는 메모리 셀을 포함하는 메모리 셀 어레이(110)와, 명령어 인터페이스 로직부(120)와, 명령어 레지스터(130)와, 어드레스 레지스터/카운터(140)와, 고전압 발생기(150)와, 로우 디코더(160)와, 컬럼 디코더(170)와, 페이지 버퍼(180) 및 입출력 버퍼부(190)를 포함한다.
메모리 셀 어레이(110)는 도 2에 도시된 바와 같이 복수의 셀 스트링(111)을 포함하며, 각각의 셀 스트링(111)은 비트라인(BL 내지 BLn; 이하 BL)과 공통 소오스 라인(CSL) 사이에 직렬 연결된 드레인 선택 트랜지스터(DST), 복수의 메모리 셀(MC1 내지 MC32), 그리고 소오스 선택 트랜지스터(SST)를 포함한다.
드레인 선택 트랜지스터(DST)는 게이트, 소오스 및 드레인을 포함하여 게이트가 드레인 선택 라인(DSL)에 연결되고, 드레인이 비트라인(BL)에 연결되며, 소오스가 메모리 셀(MC1)의 일측에 연결된다. 드레인 선택 라인(DSL)은 로우 디코더(160)와 연결된다. 따라서, 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)을 통해 제공되는 로우 디코더(160)로부터의 드레인 선택 신호에 따라 구동되어 비트라인(BL)과 메모리 셀(MC1 내지 MC32)이 연결되도록 한다.
복수의 메모리 셀(MC1 내지 MC32)은 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지터(SST) 사이에 직렬로 연결된다. 복수의 메모리 셀(MC1 내지 MC32)은 각각 도 3에 도시된 바와 같이 반도체 기판(200) 상에 터널링층(210), 전하 트랩층(220), 블럭킹층(230) 및 콘트롤 게이트(240)가 적층된 스택 게이트와, 스택 게이트 양측의 반도체 기판(200) 상에 형성된 접합부(250)를 포함한다. 여기서, 콘트롤 게이트(240)는 워드라인(WL)과 연결되며, 워드라인(WL)을 통해 공급되는 고전압에 따라 프로그램, 읽기 또는 검증 동작을 실시한다. 특히 프로그램 동작은 워드라인(WL)을 통해 콘트롤 게이트(240)에 공급된 고전압에 의해 반도체 기판(200)으로부터 터널링층(210)을 통해 전하가 터널링되고, 터널링된 전하가 전하 트랩층(220)에 트랩되어 이루어진다. 이러한 전하 트랩형 비휘발성 메모리 셀에 대해서는 이후 상세히 설명하겠다.
소오스 선택 트랜지스터(SST)는 게이트, 소오스 및 드레인을 포함하여 게이트가 소오스 선택 라인(SSL)에 연결되고, 드레인이 메모리 셀(MC32)의 일측과 연결되며, 소오스가 공통 소오스 라인(CSL)에 연결된다. 소오스 선택 라인(SSL)은 로우 디코더(160)와 연결된다. 따라서, 소오스 선택 트랜지스터(SST)는 소오스 선택 라인(SSL)을 통해 제공되는 로우 디코더(160)로부터의 소오스 선택 신호에 따라 구동되어 메모리 셀(MC1 내지 MC32)과 공통 소오스 라인(CSL)이 연결되도록 한다.
명령어 인터페이스 로직부(120)는 칩 인에이블 신호(/CE)가 디스에이블되고, 라이트 인에이블 신호(/WE)가 토글되면, 이에 응답하여 명령어 레지스터(130)와 입출력 버퍼부(190)를 통하여 명령어 신호를 수신하고, 그 명령어에 따라 프로그램 명령, 소거 명령, 읽기 명령 또는 검증 명령 등을 발생시킨다. 한편, 명령어 인터페이스 로직부(120)에서 출력되는 레디/비지바(read/busy bar) 신호(/R/B)는 일정 시간 동안 디스에이블되는데, 외부의 메모리 콘트롤러(미도시)는 레디/비지바 신호(/R/B)를 수신하고 비휘발성 메모리 장치가 프로그램, 소거, 읽기 또는 검증 등의 동작 상태임을 인식한다. 즉, 레디/비지바 신호(/R/B)가 디스에이블되는 시간 동안 메모리 셀 어레이(110) 중 적어도 하나의 선택된 메모리 셀에 대한 프로그램, 소거 또는 읽기 등이 실행된다.
어드레스 레지스터/카운터(140)는 입출력 버퍼부(190)를 통하여 어드레스 신호를 수신하고, 로우 어드레스 신호 및 칼럼 어드레스 신호를 발생시킨다. 어드레스 신호는 대상 메모리 셀의 적어도 하나가 포함되는 페이지에 대응한다.
고전압 발생기(150)는 프로그램 명령, 소거 명령, 읽기 명령 또는 검증 명령에 응답하여 이들 동작에 따른 고전압을 발생하고, 이를 로우 디코더(160), 메모리 셀 어레이(110) 및 페이지 버퍼(180) 등에 공급한다. 특히 본 발명에 따른 고전압 발생기(150)는 프로그램 명령에 따라 프로그램 스텝 전압을 단계적으로 상승시키 고, 프로그램 스텝 전압의 펄스 폭을 조절하여 발생시킨다. 이렇게 발생된 프로그램 전압을 워드라인(WL)을 통해 메모리 셀 어레이(110)에 공급한다. 즉, 고전압 발생기(150)는 프로그램 검증된 셀의 수가 설정 범위 이하일 경우 프로그램 검증되지 않은 셀들을 프로그램하기 위한 프로그램 스텝 전압을 단계적으로 상승시켜 발생하고, 프로그램 검증된 셀의 수가 설정 범위 이상일 경우 프로그램 검증되지 않은 셀들을 프로그램하기 위한 프로그램 스텝 전압을 펄스 폭을 단계적으로 증가시켜 발생한다.
로우 디코더(160)는 어드레스 레지스터/카운터(140)과 연결되고, 드레인 선택 라인(DSL) 및 소오스 선택 라인(SST)과 연결된다. 로우 디코더(160)는 어드레스 레지스터/카운터(140)로부터 로우 어드레스 신호를 수신하고 이에 응답하여 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)을 통해 드레인 선택 트랜지스터(DST) 및 소오스 선택 트랜지스터(SST)에 고전압을 인가한다. 이에 따라, 메모리 셀 어레이(110)의 선택된 메모리 셀 또는 블럭이 선택된다.
컬럼 디코더(170)는 어드레스 레지스터/카운터(140)로부터 컬럼 어드레스 신호를 수신하고 이에 응답하여 페이지 버퍼(180)를 통하여 메모리 셀 어레이(110)와 연결된 비트 라인들(미도시)에 데이터 신호를 공급하거나 비트라인들로부터 데이터 신호를 공급받는다. 즉, 프로그램 동작의 경우 비트라인들을 통해 메모리 셀 어레이(110)의 선택된 메모리 셀에 데이터 신호를 공급하고, 읽기 또는 검증 동작의 경우 메모리 셀 어레이(110)의 선택된 메모리 셀의 데이터 신호를 비트라인들을 통해 공급받는다.
페이지 버퍼(180)는 메모리 셀 어레이(111)로 입출력되는 데이터 신호를 래치한다. 즉, 페이지 버퍼(180)는 프로그램 동작의 경우 컬럼 디코더(170) 및 입출력 버퍼부(190)를 통하여 수신되는 데이터 신호를 래치하여 메모리 셀 어레이(110)에 연결된 비트 라인들(미도시)에 공급하고, 읽기 또는 검증 동작의 경우 비트라인들로부터 메모리 셀 어레이(110)의 데이터 신호를 수신하여 래치하고 컬럼 디코더(170) 및 입출력 버퍼부(190)를 통해 출력한다.
도 3은 본 발명이 적용되는 전하 트랩형 비휘발성 메모리 셀의 단면도로서, SONOS 구조의 전하 트랩 셀의 단면도이다.
도 3을 참조하면, 본 발명이 적용되는 전하 트랩형 비휘발성 메모리 셀은 반도체 기판(200) 상에 터널링층(210), 전하 트랩층(220), 블럭킹층(230) 및 콘트롤 게이트(240)가 적층된 스택 게이트와, 스택 게이트 양측의 반도체 기판(200) 상에 형성된 접합부(250)를 포함한다.
반도체 기판(200)은 통상 실리콘(Si) 기판일 수 있으며, 경우에 따라 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 기판 등 다른 기판일 수도 있다. 또한, 반도체 기판(200)은 n형 기판일 수 있으며, 반도체 기판(200) 내에 p형 웰 영역이 형성될 수 있다. 웰 영역은 트리플 웰 구조로 형성될 수 있는데, 이 경우 p형 반도체 기판(200)이 이용되며, p형 반도체 기판(200) 내에 n형 웰 영역이 형성되고, n형 웰 영역 내에 p형 웰 영역이 형성될 수 있다.
터널링층(210)은 반도체 기판(200) 상부에 형성되어 소정 바이어스에서 전 하, 즉 전자 또는 홀이 반도체 기판(200)의 채널 영역으로부터 전하 트랩층(220)으로 주입될 수 있도록 한다. 터널링층(210)은 실리콘 산화막(SiO2)을 포함하는 절연막으로 단일층 또는 다층으로 형성될 수 있다. 또한, 터널링층(210)은 반복되는 전자 또는 홀의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있기 때문에 가능한 이를 방지할 수 있을 정도의 두께로 형성되는 것이 바람직하다.
전하 트랩층(220)은 터널링층(210) 상부에 형성되며, 반도체 기판(200)의 채널 영역으로부터 터널링층(210)을 관통하여 주입되는 전하를 트랩한다. 전하 트랩층(220)은 에너지 레벨이 균일하고 트랩 사이트(trap site)가 많을수록 전하의 트랩이 잘 이루어지므로 소자의 프로그램 및 소거 속도가 증가할 수 있는데, 이러한 물질로 실리콘 질화막을 이용할 수 있다.
블럭킹층(230)은 전하 트랩층(220)으로부터 상부의 콘트롤 게이트(240)로 전하의 이동을 차단한다. 블럭킹층(230)은 실리콘 산화막 등의 저유전 물질로 형성할 수 있고, 셀의 동작 속도를 향상시키기 위해 유전 상수가 예를들어 7 이상의 고유전 물질로 형성된다. 이러한 고유전 물질로는 알루미늄 산화막(Al2O3)이 주로 이용되는데, 그 이외에도 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO3), 라듐 산화막(La2O5), 탄탈륨 산화막(Ta2O5) 또는 스트론튬티타늄 산화막(SrTiO3) 등의 적어도 하나가 이용될 수 있다. 또한, 블럭킹층(230)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다.
콘트롤 게이트(240)는 소정의 바이어스가 인가되어 반도체 기판(200)의 채널 영역으로부터 전하가 전하 트랩층(220)에 트랩되어 프로그램되도록 하고, 전하 트랩층(220)에 트랩된 전하를 반도체 기판(200)으로 이동시켜 소거되도록 하는 역할을 한다. 콘트롤 게이트(240)는 n형으로 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 또한, 콘트롤 게이트(240)가 폴리실리콘막으로 형성되는 경우 저항을 감소시키기 위해 폴리실리콘막 상부에 텅스텐 실리사이드 등의 저저항막을 형성할 수도 있다. 물론 저저항막은 콘트롤 게이트(240)가 폴리실리콘막 이외의 금속막으로 형성되는 경우 형성하지 않을 수 있다.
접합부(250)는 스택 게이트 양측의 반도체 기판(200) 상에 불순물 이온 주입에 의해 형성되어 비휘발성 메모리 셀의 소오스 영역 또는 드레인 영역으로 작용한다.
한편, 블럭킹층(230)과 콘트롤 게이트(240) 사이에 장벽층(미도시)이 더 형성될 수 있다. 장벽층은 소거(erase) 동작 시 콘트롤 게이트(240)로부터 반도체 기판(200)쪽으로 전자가 이동하는 것을 방지하는 역할을 한다. 즉, 소거 동작 시 전하 트랩층(220)에 트랩된 전자를 소거하기 위하여 반도체 기판(200)과 콘트롤 게이트(240) 사이에 높은 전계가 형성되는데, 이러한 높은 전계로 인해 콘트롤 게이트(240)로부터 반도체 기판(200)으로 과도한 전자가 유입되어 오히려 셀이 프로그램되는 현상이 발생할 수 있다. 따라서, 이를 방지하여 소거 동작을 용이하게 하기 위하여 일함수(work function)가 높은 물질로 장벽층을 형성한다. 장벽층은 금속 질화물로 형성될 수 있는데, 예를들어 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨 질화막(TaN) 또는 라듐 질화막(LaN) 중 적어도 어느 하나로 형성될 수 있다. 또한, 장벽층은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다.
도 4는 본 발명의 원리를 설명하기 위한 프로그램 스텝 전압 및 인가 시간에 따른 비휘발성 메모리 셀의 문턱 전압의 변화를 도시한 특성 그래프로서, 도 4(a) 및 도 4(b)는 각각 플로팅 게이트 및 전하 트랩층을 갖는 비휘발성 메모리 소자의 특성 그래프이다.
도 4(a)에 도시된 바와 같이, 플로팅 게이트를 갖는 비휘발성 메모리 소자는 프로그램 스텝 전압 및 프로그램 시간, 즉 프로그램 스텝 전압의 펄스 폭에 의해서도 문턱 전압의 변화가 크지 않다. 즉, 10㎲의 펄스 폭으로 프로그램 스텝 전압을 인가하는 경우(11), 20㎲의 펄스 폭으로 프로그램 스텝 전압을 인가하는 경우(12) 및 30㎲의 펄스 폭으로 프로그램 스텝 전압을 인가하는 경우(13)에도 문턱 전압의 변화가 크지 않다.
그러나, 도 4(b)에 도시된 바와 같이 실리콘 질화막을 전하 트랩층으로 이용하는 비휘발성 메모리 소자는 플로팅 게이트를 갖는 비휘발성 메모리 소자보다 프로그램 시간, 즉 프로그램 스텝 전압의 펄스 폭에 따른 문턱 전압의 변화가 크다. 즉, 10㎲의 펄스 폭으로 프로그램 스텝 전압을 인가하는 경우(21)보다 20㎲의 펄스 폭으로 프로그램 스텝 전압을 인가하는 경우(22)에 문턱 전압의 변화가 크고, 20㎲의 펄스 폭으로 프로그램 스텝 전압을 인가하는 경우(22)보다 30㎲의 펄스 폭으로 프로그램 스텝 전압을 인가하는 경우(23)에 문턱 전압의 변화가 크게 나타난다.
본 발명은 상기와 같은 전하 트랩형 비휘발성 메모리 소자의 프로그램 스텝 전압의 펄스 폭에 따라 문턱 전압의 변화가 큰 원리를 이용하여 프로그램 스텝 전압을 단계적으로 상승시켜 프로그램을 실시하다가 프로그램 검증된 메모리 셀의 수가 설정 범위 이상의 경우 프로그램 스텝 전압의 펄스의 폭을 증가시켜 프로그램한다. 이러한 원리를 이용한 본 발명에 따른 전하 트랩형 비휘발성 메모리 소자의 프로그램 방법을 도 5 내지 도 7을 이용하여 좀더 상세히 설명하면 다음과 같다.
도 5는 본 발명의 일 실시 예에 따른 전하 트랩형 비휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 흐름도이고, 도 6은 반복되는 프로그램에 따른 프로그램 스텝 전압의 파형도이며, 도 7은 프로그램에 따른 문턱 전압 변화의 예를 도시한 그래프이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 프로그램 방법은 선택된 메모리 셀들을 프로그램하는 단계(S310), 메모리 셀들의 프로그램 여부를 검증하는 단계(S310), 프로그램 검증된 메모리 셀의 수가 설정 범위 이상인지 확인하는 단계(S330), 프로그램 검증된 메모리 셀의 수가 설정 범위 이하이면 프로그램 스텝 전압을 단계적으로 상승시켜(S340) 프로그램 및 프로그램 검증을 반복하는 단계, 프로그램 검증된 메모리 셀의 수가 설정 범위 이상이면 모든 셀이 프로그램 검증되었는지 확인하는 단계(S350), 모든 셀이 프로그램 검증되지 않았을 경우 프로그램 스텝 전압의 펄스 폭을 증가시켜(S360) 프로그램 및 프로그램검증하는 단계를 포함하며, 모든 셀이 프로그램 검증될 때까지 상기 단계를 반복한 다.
단계 S310 : 전하 트랩형 비휘발성 메모리 소자의 선택된 메모리 셀들, 예를들어 일 페이지, 즉 동일 워드라인(WL)을 공유하는 다른 셀 스트링에 포함된 복수의 셀들을 선택하여 프로그램을 실시한다. 선택된 페이지의 셀들을 프로그램하기 위해 예를들어 선택된 페이지의 워드라인을 통해 프로그램 전압을 인가하고, 선택되지 않은 셀들의 워드라인을 통해 패스 전압을 인가하며, 비트라인을 통해 0V를 인가한다. 이러한 프로그램은 프로그램 스텝 전압을 단계적으로 상승시켜 인가하는 ISPP 방식으로 실시하며, 이때의 프로그램 시간, 즉 프로그램 스텝 전압의 펄스 폭은 1㎲∼10㎲ 정도로 설정한다.
단계 S320 : 프로그램을 실시한 메모리 셀들의 프로그램 여부를 검증한다. 프로그램 검증은 프로그램을 실시한 메모리 셀마다 실시하며, 프로그램 검증하려는 대상 메모리 셀의 워드라인을 통해 검증 전압을 인가하고, 대상 메모리 셀을 제외한 나머지 메모리 셀에는 워드라인을 통해 읽기 전압을 인가한다. 검증 전압은 예를들어 메모리 셀의 프로그램하려는 데이터에 따른 문턱 전압 정도의 레벨로 인가하고, 읽기 전압은 검증 전압보다 높은 전압을 인가하는데, 예를들어 약 9V를 인가한다. 이때, 페이지 버퍼를 통해 비트라인을 프리차지시킨 후 메모리 셀의 상태에 따른 비트라인의 전위를 센싱하여 메모리 셀의 상태를 검증하게 된다.
단계 S330 : 프로그램 검증된 메모리 셀, 즉 정상적으로 프로그램된 메모리 셀의 수가 설정 범위 이상인지를 확인한다. 즉, 도 7에 도시된 바와 같이 원하는 프로그램 데이터에 따른 문턱 전압을 검증 레벨(500)이라고 하고, 검증 레벨(500) 보다 큰 문턱 전압을 갖는 메모리 셀들의 수가 설정된 수 이상인지 확인한다. 여기서, 검증 레벨(500)보다 큰 문턱 전압을 갖는 메모리 셀들의 설정 수는 프로그램을 실시한 전체 메모리 셀의 수에 대하여 검증 레벨(500) 이상의 문턱 전압을 갖는 메모리 셀의 수를 1%∼90%의 범위로 설정한다.
단계 S340 : 그런데, 프로그램 검증 결과 검증 레벨(500)보다 문턱 전압이 큰 메모리 셀의 수가 설정 수 이하인 경우 프로그램 스텝 전압을 단계적으로 상승시켜 프로그램(단계 S310) 및 프로그램 검증(단계 S320)를 반복적으로 실시한다. 즉, 프로그램 검증된 셀들의 문턱 전압 분포가 검증 레벨(500) 이상이 되도록 프로그램 전압을 도 6에 도시된 바와 같이 제 1 프로그램 스텝 전압(510)으로부터 제 2 프로그램 스텝 전압(420), 제 3 프로그램 스텝 전압(430) 및 제 4 프로그램 스텝 전압(440)으로 단계적으로 상승시켜 프로그램을 실시한 후 프로그램 검증을 실시한다. 이렇게 프로그램 스텝 전압을 단계적으로 상승시켜 프로그램을 실시하면 문턱 전압의 분포 또한 상승하게 된다. 예를들어, 제 2 프로그램 스텝 전압(420)으로 프로그램하는 경우 문턱 전압 분포는 도 7의 제 2 문턱 전압 분포(520)와 같고, 제 3 프로그램 스텝 전압(430) 및 제 4 프로그램 스텝 전압(440)으로 프로그램하는 경우 문턱 전압 분포는 도 7의 제 3 문턱 전압 분포(530) 및 제 4 문턱 전압 분포(540)와 같다.
단계 S350 : 프로그램 검증 결과 검증 레벨(500)보다 문턱 전압이 큰 메모리 셀의 수가 설정 수 이상인 경우 모든 셀들이 프로그램 검증되었는지 확인한다.
단계 S360 : 모든 메모리 셀이 프로그램 검증되지 않았으면 프로그램 스텝 전압의 펄스 폭을 증가시켜 프로그램을 실시한다. 예를들어, 도 6의 제 5 프로그램 스텝 전압(450)과 같이 검증 레벨(500) 이상의 문턱 전압을 갖는 프로그램 검증된 메모리 셀들의 수가 설정 수 이상이 되는 이전 프로그램 전압, 즉 제 4 프로그램 스텝 전압(440)과 동일한 전위의 프로그램 스텝 전압의 인가 시간을 증가시켜 프로그램을 실시한다. 이러한 펄스 폭은 이전 프로그램 스텝 전압의 펄스 폭보다 30% 정도 증가시켜 실시하며, 예를들어 10㎲∼500㎲의 펄스 폭으로 실시한다. 또한, 제 5 프로그램 스텝 전압(450) 이후의 제 6 프로그램 스텝 전압(460) 등은 이전 프로그램 스텝 전압보다 넓게 펄스 폭을 증가시켜 프로그램을 실시한다. 이러한 펄스 폭 또한 이전 프로그램 스텝 전압의 펄스 폭보다 30% 정도 증가시켜 실시하며, 예를들어 10㎲∼500㎲의 펄스 폭으로 실시한다. 이렇게 프로그램 횟수가 증가될수록 프로그램 스텝 전압의 펄스 폭 또한 이전 프로그램 스텝 펄스의 폭보다 증가시켜 실시한다.
이러한 프로그램 및 프로그램 검증은 모든 메모리 셀이 프로그램 완료될 때까지 실시할 수 있다.
한편, 상기 본 발명의 일 실시 예는 검증 레벨(500)보다 큰 문턱 전압을 갖는 메모리 셀들의 설정 수를 프로그램을 실시한 전체 메모리 셀의 수에 대하여 검증 레벨(500) 이상의 문턱 전압을 갖는 메모리 셀의 수를 1%∼90%의 범위로 설정하고, 그 이상의 경우 프로그램 스텝 전압의 펄스 폭을 증가시켜 프로그램하였다. 그러나, 상기 설정 수를 다양하게 변경시킬 수 있는데, 예를들어 검증 레벨(500)보다 큰 문턱 전압을 갖는 메모리 셀의 수가 1개 이상이 되는 경우부터 프로그램 스텝 전압의 펄스 폭을 증가시켜 프로그램을 실시할 수 있다.
또한, 프로그램 스텝 전압의 펄스 폭을 단계적으로 증가시켜 프로그램을 실시하는 경우에도 모든 셀들이 프로그램되지 않을 수도 있는데, 이 경우에는 다시 프로그램 스텝 전압의 전위를 증가시켜 프로그램을 실시할 수 있다. 즉, 1차적으로 프로그램 스텝 전압의 전위를 증가시켜 프로그램하는 방식과 2차적으로 프로그램 스텝 전압의 펄스 폭을 증가시켜 프로그램하는 방식을 반복하여 메모리 셀들을 프로그램할 수 있다.
본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명이 적용되는 비휘발성 메모리 장치의 구성도.
도 2는 본 발명이 적용되는 비휘발성 메모리 장치의 메모리 셀 어레이의 일 예에 따른 구성도.
도 3은 본 발명이 적용되는 비휘발성 메모리 셀의 단면도.
도 4(a) 및 도 4(b)는 본 발명의 원리를 설명하기 위한 비휘발성 메모리 소자의 프로그램 스텝 전압의 전위 및 인가 시간에 따른 문턱 전압 변화 그래프.
도 5는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 흐름도.
도 6은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 프로그램 스텝 전압의 파형도.
도 7은 본 발명의 일 실시 예에 따른 프로그램 스텝 전압에 따른 문턱 전압 분포 변화 그래프.

Claims (7)

  1. 프로그램 스텝 전압을 인가하여 비휘발성 메모리 셀들을 프로그램한 후 프로그램 검증하는 단계; 및
    상기 프로그램 검증된 셀들의 수가 설정 수 이하이면 상기 프로그램 스텝 전압의 전위를 단계적으로 상승시켜 인가하고, 상기 프로그램 검증된 셀들의 수가 상기 설정 수 이상이면 상기 프로그램 스텝 전압의 펄스 폭을 단계적으로 상승시켜 인가하여 상기 비휘발성 메모리 셀들을 프로그램하는 단계를 포함하는 비휘발성 메모리 소자의 프로그램 방법.
  2. 제 1 항에 있어서, 상기 프로그램 검증된 셀들의 설정 수는 프로그램을 실시한 셀들에 대하여 상기 프로그램 검증된 셀들의 수를 1% 내지 90%의 비율로 설정하는 비휘발성 메모리 소자의 프로그램 방법.
  3. 제 1 항에 있어서, 상기 프로그램 검증된 셀들의 설정 수는 상기 프로그램 검증된 셀의 수를 1개 이상으로 설정하는 비휘발성 메모리 소자의 프로그램 방법.
  4. 제 1 항에 있어서, 상기 전위를 상승시켜 인가하는 상기 프로그램 스텝 전압은 펄스 폭을 1㎲ 내지 10㎲로 인가하는 비휘발성 메모리 소자의 프로그램 방법.
  5. 제 4 항에 있어서, 상기 펄스 폭을 상승시켜 인가하는 상기 프로그램 스텝 전압은 상기 펄스 폭이 상기 전위를 상승시켜 인가하는 상기 프로그램 스텝 전압의 펄스 폭보다 적어도 30% 이상 길게 인가하는 비휘발성 메모리 소자의 프로그램 방법.
  6. 제 5 항에 있어서, 상기 펄스 폭을 상승시켜 인가하는 상기 프로그램 스텝 전압은 상기 펄스 폭을 10㎲ 내지 500㎲로 인가하는 비휘발성 메모리 소자의 프로그램 방법.
  7. 제 1 항에 있어서, 상기 전위를 단계적으로 상승시키는 프로그램 스텝 전압과 상기 펄스 폭을 단계적으로 상승시키는 프로그램 스텝 전압을 반복하여 인가하여 프로그램하는 비휘발성 메모리 소자의 프로그램 방법.
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