TWI739598B - 運用於多階型記憶胞陣列之編程與驗證方法 - Google Patents

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Abstract

一種多階型記憶胞陣列之編程與驗證方法，該多階型記憶胞陣列包括：一第一列的多個記憶胞，連接至一字元線、一源極線、一抹除線以及多條位元線，每一該記憶胞在一編程週期時會被編程至一目標儲存狀態，該目標儲存狀態為X個儲存狀態其中之一，該編程與驗證方法包括下列步驟：(a1)決定該第一列為一選定列，並設定A等於1；(a2)在該選定列中，除了到達該目標狀態的記憶胞以及壞記憶胞之外，將其它記憶胞編程至一第A儲存狀態；(a3)當A不等於X時，將A加1並回到步驟(a2)；以及(a4)當A等於X時，結束該編程週期；其中，在該步驟(a2)中，係對選定列的該其他記憶胞進行多次的寫入動作以及多次的驗證動作，直到該其他記憶胞到達該第A儲存狀態為止。

Description

運用於多階型記憶胞陣列之編程與驗證方法
本發明是有關於一種記憶胞陣列的控制方法，且特別是有關於一種運用於多階型記憶胞陣列之編程與驗證方法。
眾所周知，非揮發性記憶體在電源停止供應後仍可持續地記錄資料，因此非揮發性記憶體已經廣泛地運用在各式電子裝置中。一般來說，非揮發性記憶體可分為一次編程非揮發性記憶體(one-time programmable non-volatile memory，簡稱OTP非揮發性記憶體)與多次編程非揮發性記憶體(multi-time programmable non-volatile memory，簡稱MTP非揮發性記憶體)。再者，OTP非揮發性記憶體包括複數個一次編程非揮發性記憶胞(簡稱OTP記憶胞)，MTP非揮發性記憶體包括複數個多次編程非揮發性記憶胞(簡稱MTP記憶胞)。
請參照第1A圖與第1B圖，其所繪示為習知由浮動閘電晶體所組成的MTP記憶胞以及偏壓示意圖。此MTP記憶胞100揭露於美國專利US 8,941,167。
MTP記憶胞100包括一選擇電晶體T、一浮動閘電晶體M、與一電容器C。其中，選擇電晶體T與浮動閘電晶體M為P型電晶體，其製作於N型井區NW。另外，電容器C由N型電晶體所構成，其製作於P型井區PW。
選擇電晶體T的源極端連接至一源極線SL，選擇電晶體T的閘極端連接至字元線WL，浮動閘電晶體M的源極端連接至選擇電晶體T的汲極端，浮動閘電晶體M的汲極端連接至位元線BL。再者，N型電晶體的閘極端為電容器C的第一端連接至浮動閘電晶體M的浮動閘極端，N型電晶體的汲極端與源極端相互連接，作為電容器C的第二端並且連接至抹除線EL。其中，MTP記憶胞100的源極線SL與位元線BL之間可作編程路徑與讀取路徑，浮動閘極端與抹除線EL之間作為抹除路徑(erase path)。
如第1B圖所示，於編程週期(program cycle)時，可以進行寫入動作(write action)，讓記憶胞100呈現不同的儲存狀態。在進行寫入動作時，可以編程(program)記憶胞100或者抑制編程(program inhibit)記憶胞100。當編程記憶胞100時，可控制熱載子注入浮動閘電晶體M的浮動閘極。當抑制編程記憶胞100時，可控制熱載子不注入浮動閘電晶體M的浮動閘極。其中，熱載子為電子。
於編程記憶胞100時，提供4V的開啟電壓(on voltage)至字元線WL，提供8V的編程電壓Vpp至源極線SL與N型井區NW，提供接地電壓(0V)至位元線BL、抹除線EL與P型井區PW。此時，選擇電晶體T開啟，源極線SL與位元線BL之間的編程路徑產生編程電流(program current)，使得電子由浮動閘電晶體M的通道區域(channel region)注入浮動閘極。
另外，抑制編程記憶胞100時，提供4V的開啟電壓至字元線WL，提供8V的編程電壓Vpp至源極線SL與N型井區NW，提供接地電壓(0V)至抹除線 EL與P型井區PW，並將位元線BL浮接(floating，F)。此時，源極線SL與位元線BL之間不會產生編程電流，所以不會有電子注入浮動閘電晶體M的浮動閘極。
另外，於讀取週期(read cycle，READ)時，可以進行讀取動作(read action)，用以確認記憶胞100的儲存狀態。在進行讀取動作時，提供0V的開啟電壓至字元線WL，提供3V的讀取電壓Vr至源極線SL與N型井區NW，提供0.4V至位元線BL，提供接地電壓(0V)至抹除線EL與P型井區PW。此時，選擇電晶體T開啟，源極線SL與位元線BL之間的讀取路徑產生記憶胞電流(cell current)。
再者，根據浮動閘極是否儲存電子，記憶胞100可產生不同大小的記憶胞電流，用來決定記憶胞100的儲存狀態。舉例來說，記憶胞100為第一儲存狀態時，浮動閘極未儲存電子且記憶胞電流非常小幾乎為零。記憶胞100為第二儲存狀態時，浮動閘極儲存電子且記憶胞電流較大。
因此，於讀取週期(READ)時，將一感測放大器(sense amplifier)連接於位元線BL上用以接收記憶胞電流。而根據記憶胞電流的大小，感測放大器即可決定記憶胞100為第一儲存狀態或者第二儲存狀態。
再者，於抹除週期(erase cycle，ERS)時，提供接地電壓(0V)至源極線SL、N型井區NW、字元線WL、位元線BL與P型井區PW，且提供14V的抹除電壓至抹除線EL。因此，儲存於浮動閘極上的電子會經由抹除路徑退出至抹除線EL。亦即，儲存於浮動閘極上的電子會穿過電容器C退出至抹除線EL，並離開記憶胞100。
習知的記憶胞100是作為單階型記憶胞(single level memory cell)來使用。亦即，一個記憶胞儲存1位元(bit)的資料，此資料可為第一儲存狀態或者第二儲存狀態。所以於編程週期時，僅需要控制熱載子注入或者不注入浮動 閘極就可以讓記憶胞100呈現二種不同的儲存狀態。換言之，於編程週期時，僅需要進行一次寫入動作用以編程或者抑制編程記憶胞100，就可以使得記憶胞100呈現二種不同的儲存狀態。
另外，在單次的寫入動作中，提供較高的編程電壓Vpp搭配較長的寫入時間(write time)即可保證有大量的熱載子被注入浮動閘極，並使得記憶胞100呈現第二儲存狀態。一般來說，習知的編程電壓Vpp為8V，寫入時間約為50μs。另外，由於大量的熱載子注入浮動閘極，所以讀取動作時，記憶胞100可產生大於30μA的記憶胞電流。
然而，將習知記憶胞100作為多階型記憶胞(multi-level cell)來使用時，一個記憶胞至少要儲存2位元以上的資料。以儲存2位元的多階型記憶胞為例，記憶胞100可為第一儲存狀態、第二儲存狀態、第三儲存狀態或第四儲存狀態。同理，儲存3位元的多階型記憶胞會有八種(23)儲存狀態，儲存4位元的多階型記憶胞會有十六種(24)儲存狀態。
另外，在習知的多階型記憶胞(multi-level cell)中，不同儲存狀態之間的記憶胞電流差距較大，每個儲存狀態之間的差異約在10μA的級距。以儲存3位元的多階型記憶胞為例，第八儲存狀態的記憶胞電流約為80μA，第七儲存狀態的記憶胞電流約為70μA，第六儲存狀態的記憶胞電流約為60μA依此類推。換言之，習知多階型記憶胞陣列在運作時會有較大的耗能。
在人工智慧(AI)領域中，需要運用到大量的記憶體內計算(In-Memory Computing，簡稱IMC)應用。在IMC應用中，多階型記憶胞是用來做為儲存權重(weighting)的用途。為了要達到低功率運算的需求，運用於IMC應用的多階型記憶胞，不同儲存狀態之間的記憶胞電流差距要越小越好。以儲存4位 元的多階型記憶胞為例，第一儲存狀態至第十六儲存狀態的記憶胞電流分佈在0.1μA至1.6μA之間。舉例來說，第十六儲存狀態的記憶胞電流約為1.6μA，第十五儲存狀態的記憶胞電流約為1.5μA，第十四儲存狀態的記憶胞電流約為1.4μA，依此類推。
在IMC應用中，為了要能夠控制多階型記憶胞能夠產生精準的記憶胞電流，於編程週期時，必須要能夠精確地控制熱載子注入浮動閘極的數量，使得記憶胞能夠呈現各種不同的儲存狀態。明顯地，利用第1B圖的偏壓方式將無法達成此效果。
本發明係有關於一種多階型記憶胞陣列之編程與驗證方法，該多階型記憶胞陣列包括：一第一列的多個記憶胞，連接至一字元線、一源極線、一抹除線以及多條位元線，每一該記憶胞在一編程週期時會被編程至一目標儲存狀態，該目標儲存狀態為X個儲存狀態其中之一，該編程與驗證方法包括下列步驟：(a1)決定該第一列為一選定列，並設定A等於1；(a2)在該選定列中，除了到達該目標狀態的記憶胞以及壞記憶胞之外，將其它記憶胞編程至一第A儲存狀態；(a3)當A不等於X時，將A加1並回到步驟(a2)；以及(a4)當A等於X時，結束該編程週期；其中，在該步驟(a2)中，係對選定列的該其他記憶胞進行多次的寫入動作以及多次的驗證動作，直到該其他記憶胞到達該第A儲存狀態為止。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100:記憶胞
200:記憶胞陣列
S504~S512,S602~S612,S802~S820:流程步驟
第1A圖與第1B圖為習知由浮動閘電晶體所組成的MTP記憶胞與偏壓示意圖。
第2圖所示為本發明記憶胞陣列示意圖。
第3A圖與第3B圖為記憶胞的各個儲存狀態的分佈區線示意圖。
第4圖為本發明運用於多階型記憶胞的偏壓示意圖。
第5A圖至第5C圖為本發明運用於多階型記憶胞陣列的編程控制方法及範例。
第6A圖與第6B圖為編程偏壓表以及編程階段的運作流程圖。
第7圖為完整編程偏壓表示意圖。
第8A圖與第8B圖為二個驗證動作的詳細運作流程。
根據本發明的實施例，本發明將第1A圖的記憶胞作為多階型記憶胞(multi-level cell)來使用，並且組成多階型記憶胞陣列。由於記憶胞陣列中的所有記憶胞皆為多階型記憶胞，所以每個記憶胞至少有四個儲存狀態，且不同儲存狀態的記憶胞會產生不同大小的記憶胞電流。
如第2圖所示，其所繪示為本發明記憶胞陣列示意圖。記憶胞陣列200包括m×n個記憶胞c11~cmn，其中m、n為正整數。再者，每個記憶胞c11~cmn中包括一選擇電晶體T1,1~Tm,n、一浮動閘電晶體M1,1~Mm,n以及一電容器C1,1~Cm,n，每個記憶胞c11~cmn的結構皆相同於第1A圖的MTP記憶胞100，其詳細結構不再贅述。另外，每個記憶胞c11~cmn中，選擇電晶體T1,1~Tm,n的源極端連皆接至源極線SL，電容器C1,1~Cm,n的第二端皆連接至抹除線EL。
在記憶胞陣列200中，第一列n個記憶胞c11~c1n中選擇電晶體T1,1~T1,n的閘極端皆連接至字元線WL1，浮動閘電晶體M1,1~M1,n的汲極端連接至對應的位元線BL1~BLn。第二列n個記憶胞c21~c2n中選擇電晶體T2,1~T2,n的閘極端的控制端皆連接至字元線WL2，浮動閘電晶體M2,1~M2,n的汲極端連接至對應的位元線BL1~BLn。同理，其他列的記憶胞也有類似的連接關係，此處不再贅述。
基本上，於非揮發性記憶體的編程週期(program cycle)或者讀取週期(read cycle)時，記憶胞陣列200中的m條字元線WL1~WLm僅有一條字元線會動作(activated)，其他字元線則不會動作。舉例來說，於編程週期時，字元線WL1動作，使得第一列為選定列(selected row)。此時，控制選定列中記憶胞c11~c1n進行多次的寫入動作，即可使得記憶胞c11~c1n呈現各種儲存狀態。
當然，為了讓記憶胞c11~cmn之間在編程週期以及讀取週期時不會互相影響，可以在記憶胞陣列200中加入屏蔽線(shielding line，SH)。其中，屏蔽線SH並未連接至記憶胞陣列200中的記憶胞c11~cmn，其作用在於防止記憶胞之間因為熱載子數量不同而造成的耦合效應(coupling effect)。一般來說，於讀取週期以及編程週期時，讓屏蔽線SH與抹除線EL接收相同的電壓即可防止記憶胞之間的耦合效應。
在多階型記憶胞中，根據浮動閘極所注入熱載子的數目由少至多，記憶胞可為第一儲存狀態至第X儲存狀態，且X大於等於4。亦即，第一儲存狀態的記憶胞，其浮動閘極所儲存的熱載子最少；第X儲存狀態的記憶胞，其浮動閘極所儲存的熱載子最多。
請參照第3A圖與第3B圖，其所繪示為記憶胞的各個儲存狀態的分佈區線示意圖。如第3A圖所示，根據記憶胞中浮動閘極所注入熱載子的數目由少至多，儲存四位元資料的多階記憶胞可為第一儲存狀態(1st)至第十六儲存狀態(16th)其中之一，亦即X=16。再者，不同儲存狀態的記憶胞在讀取動作時會產生不同大小的記憶胞電流(cell current)，例如第一儲存狀態的記憶胞電流為0.1μA、第二儲存狀態的記憶胞電流為0.2μA、第三儲存狀態的記憶胞電流為0.3μA，依此類推，第十六儲存狀態的記憶胞電流為1.6μA。
同理，多階型記憶胞可儲存三位元資料時，X=8，亦即記憶胞可為第一儲存狀態至第八儲存狀態其中之一。多階型記憶胞可儲存二位元的資料時，則X=4，亦即記憶胞可為第一儲存狀態至第四儲存狀態其中之一。
舉例來說，如第3B圖所示，儲存二位元資料的多階記憶胞中，第一儲存狀態的記憶胞電流為0.2μA、第二儲存狀態的記憶胞電流為0.6μA、第三儲存狀態的記憶胞電流為1.0μA、第四儲存狀態的記憶胞電流為1.4μA。當然，上述各個儲存狀態所對應的記憶胞電流值僅是一個範例而已，實際上各個儲存狀態所對應的記憶胞電流可以根據記憶胞的特性有其他的電流值。
為了要能夠讓記憶胞產生精準的記憶胞電流，必須要能夠精準的控制注入浮動閘極的熱載子數量。因此，本發明提出一種運用於多階型記憶胞陣列之編程與驗證方法。於編程週期中，利用多次的寫入動作來逐漸累積浮動閘極的熱載子數量，並且利用驗證動作(verify action)來判斷記憶胞是否到達預定儲存狀態(predetermined storage state)。再者，為了防止寫入動作的過程有太多的熱載子注入浮動閘極，每次寫入動作的寫入時間(write time)非常的短暫，例如100ns。
請參照第4圖，其所繪示為本發明運用於多階型記憶胞的偏壓示意圖。其中，於編程週期(program cycle)時，可以對記憶胞進行寫入動作用以編程(program，簡稱PGM)或者抑制編程(program inhibit，簡稱PGM inhibit)記憶胞。
於編程記憶胞時，提供開啟電壓Von1至字元線WL，提供編程電壓Vpp至源極線SL與N型井區NW，提供接地電壓(0V)至位元線BL與P型井區PW，提供抹除電壓VEL至抹除線EL與屏蔽線SH。此時，選擇電晶體T開啟，源極線SL與位元線BL之間的編程路徑產生編程電流(program current)，使得電子由浮動閘電晶體的通道區域(channel region)注入浮動閘極。
另外，抑制編程記憶胞時，提供開啟電壓Von1至字元線WL，提供編程電壓Vpp至源極線SL與N型井區NW，提供接地電壓(0V)P型井區PW，提供抹除電壓VEL至抹除線EL與屏蔽線SH，且將位元線BL浮接(floating，F)。此時，源極線SL與位元線BL之間不會產生編程電流，所以不會有電子注入浮動閘電晶體的浮動閘極。
根據本發明的實施例，由於編程週期中記憶胞會進行多次的寫入動作，所以編程電壓Vpp以及抹除電壓VEL會隨著寫入動作的次數而變化。舉例來說，編程電壓Vpp在6.35V~6.95V之間變化，抹除電壓VEL在1.5V~3.25V之間變化。另外，開啟電壓Von1可為4.5V。
另外，於讀取週期(read cycle)時，可以進行讀取動作(read action)，用以讀取(READ)記憶胞或者抑制讀取(READ inhibit)記憶胞。其中，於讀取記憶胞時，可控制記憶胞產生記憶胞電流。於抑制讀取記憶胞時，可控制記憶胞不產生記憶胞電流。換句話說，如果需要判斷選定記憶胞(selected cell)的儲存狀態時，即在讀取動作時讀取選定記憶胞，使得選定記憶胞產生記憶胞電 流。反之，如果已經知道選定記憶胞的儲存狀態或者不需要判斷選定記憶胞的儲存狀態時，則在讀取動作時讀取抑制選定記憶胞，使得選定記憶胞不產生記憶胞電流。
於讀取記憶胞時，提供開啟電壓Von2至字元線WL，提供2.1V的讀取電壓至源極線SL與N型井區NW，提供接地電壓(0V)至抹除線EL、屏蔽線SH與P型井區PW，提供1.2V的偏壓至位元線BL、此時，選擇電晶體開啟，記憶胞經由位元線BL輸出記憶胞電流(cell current)。基本上，根據浮動閘極中電子的數目，記憶胞可產生不同大小的記憶胞電流。而連接於位元線BL上的感測放大器(未繪示)即可根據記憶胞電流的大小可以進一步判斷記憶胞的儲存狀態。
於抑制讀取記憶胞時，提供開啟電壓Von2至字元線WL，提供2.1V的讀取電壓至源極線SL與N型井區NW，提供接地電壓(0V)至抹除線EL、屏蔽線SH與P型井區PW，將位元線BL浮接(floating，F)。此時，記憶胞無法產生記憶胞電流(cell current)。舉例來說，開啟電壓Von2為接地電壓(0V)。
再者，於抹除週期(erase cycle，ERS)時，提供接地電壓(0V)至字元線WL、源極線SL、N型井區NW、位元線BL、屏蔽線SH與P型井區PW，且提供14V的抹除電壓至抹除線EL。此時，儲存於浮動閘極上的電子會穿過電容器C退出至抹除線EL。
根據本發明的實施例，在編程週期(program cycle)中會對記憶胞進行多次的寫入動作(write action)與驗證動作(verify action)。而每次寫入動作的時間非常短暫，例如100ns，使得少量的熱載子注入記憶胞中的浮動閘極。再者，於驗證動作時，對記憶胞進行讀取動作並判斷記憶胞所產生的記憶胞電流是否 到達預定儲存狀態(predetermined storage state)。如果記憶胞尚未到達預定儲存狀態時，則繼續進行寫入動作再次將少量熱載子注入記憶胞的浮動閘極。
以下係以儲存二位元資料的記憶胞組成之多階型記憶胞陣列為例來作說明，當然本發明並不限定於此，在此領域的技術人員也可以將本發明應用於儲存更多位元的記憶胞。
請參照第5A圖至第5C圖，其所繪示為本發明運用於多階型記憶胞陣列的編程控制方法及其範例。根據本發明的實施例，於編程週期(program cycle)時，記憶胞陣列200中一選定列(selected row)的n個記憶胞會逐步被編程至目標儲存狀態(target storage state)。
根據本發明的實施例，每個編程週期中包括多個編程階段(programming stage)。如第5A圖所示，於編程週期開始時，由記憶胞陣列200中決定一選定列(步驟S504)，並將A設定為1(步驟S506)，用以代表編程至第一儲存狀態的階段(stage of programming to first storage state)。
接著，在選定列中，除了到達目標狀態的記憶胞以及壞記憶胞(bad cell)之外，將其他記憶胞編程至第A儲存狀態(步驟S508)。在步驟S508中，尚未到達第A儲存狀態的好記憶胞(good cell)會進行多次的寫入動作以及驗證動作，直到這些好記憶胞的儲存狀態到達第A儲存狀態為止。
之後，判斷A是否等於X(步驟S510)。當A不等於X時，將A增加1(步驟S512)，並且回到步驟S508開始另一個編程階段。反之，當A等於X時，則代表選定列所有記憶胞皆到達目標儲存狀態，並且結束編程週期。其中，X與A皆為正整數。
以下以第5B圖與第5C圖來說明上述的編程週期。如第5B圖所示，記憶胞陣列中的第i列為選定列包括六個記憶胞ci1~ci6，每一個記憶胞ci1~ci6在編程週期(program cycle)時會被編程至目標儲存狀態，其分別為第三儲存狀態(3th)、第一儲存狀態(1st)、第二儲存狀態(2nd)、第四儲存狀態(4th)、第二儲存狀態(2nd)、第三儲存狀態(3rd)。再者，假設第i列的六個記憶胞ci1~ci6皆為好記憶胞(good cell)。
如第5C圖所示，當A等於1時，代表編程至第一儲存狀態的階段。記憶胞ci1~ci6經過多次的寫入動作與驗證動作後會被編程至第一儲存狀態1st。而此階段完成之後，記憶胞ci2已經到達目標儲存狀態。
當A等於2時，代表編程至第二儲存狀態的階段。此時，在選定列中，除了記憶胞ci2已到達目標儲存狀態之外，其他記憶胞ci1、ci3~ci6經過多次的寫入動作與驗證動作後會被編程至第二儲存狀態2nd。而此階段完成之後，記憶胞ci3、ci5已經到達目標儲存狀態。
當A等於3時，代表編程至第三儲存狀態的階段。此時，在選定列中，除了記憶胞ci2、ci3、ci5已到達目標儲存狀態之外，其他記憶胞ci1、ci4、ci6經過多次的寫入動作與驗證動作後會被編程至第三儲存狀態3rd。而此階段完成之後，記憶胞ci1、ci6已經到達目標儲存狀態。
當A等於4時，代表編程至第四儲存狀態的階段。此時，在選定列中，除了記憶胞ci1~ci3、ci5~ci6已到達目標儲存狀態之外，其他記憶胞ci4經過多次的寫入動作與驗證動作後會被編程至第四儲存狀態4th，並使得記憶胞ci4到達目標儲存狀態。而此階段完成之後，選定列的所有記憶胞ci1~ci6皆到達目標儲存狀態，且該選定列的編程週期(program cycle)結束。
之後，可以對記憶胞陣列200的另一個選定列開始新的編程週期。
由以上的說明可知，儲存二位元資料的多階型記憶胞陣列，於編程週期時，需要進行四個(X=4)編程階段(program stage)才可以確認選定列中的所有記憶胞被編程到目標儲存狀態。同理，儲存三位元資料的多階型記憶胞陣列，於編程週期時，需要進行八個(X=8)編程階段才可以確認選定列中的所有記憶胞被編程到目標儲存狀態。儲存四位元資料的多階型記憶胞陣列，於編程週期時，需要進行十六個(X=16)編程階段才可以確認選定列中的所有記憶胞被編程到目標儲存狀態。
根據本發明的實施例，每一個編程階段皆需要進行多次寫入動作才能將記憶胞編程至預定儲存狀態(predetermined storage state)。再者，由於每個記憶胞的特性差異，因此在編程階段中需要搭配驗證動作來判斷記憶胞是否到達預定儲存狀態。其中，預定儲存狀態可為第一儲存狀態至第四儲存狀態其中之一。以下以編程至第二儲存狀態的階段為例來說明編程階段的詳細步驟。
請參照第6A圖與第6B圖，其所繪示為編程偏壓表以及編程階段的運作流程圖。如第6A圖所示，其為編程至第二儲存狀態的階段所使用之編程偏壓表(program bias table)，其包括多個編程偏壓子表(program bias sub-table)Q2[1]~Q2[8]，可由編程偏壓子表Q2[1]開始至編程偏壓子表Q2[8]依序被載入。
再者，每個編程偏壓子表Q2[1]~Q2[8]中包括三個欄位用以指示編程階段時所需提供的編程電壓Vpp、抹除電壓VEL以及寫入動作次數上限。舉例來說，編程偏壓子表Q2[1]中指示6.45V的編程電壓Vpp、1.5V的抹除電壓VEL以及24次的寫入動作次數上限。
如第6B圖所示，於開始一個編程階段時，先載入編程偏壓子表(步驟S602)。接著，步驟S604與步驟S606即為驗證動作。
在驗證動作中，先進行讀取動作，抑制讀取到達第A儲存狀態的記憶胞，並且讀取未到達第A儲存狀態的記憶胞(步驟S604)。之後，判斷被讀取的所有記憶胞是否到達第A儲存狀態(步驟S606)。當選定列中被讀取的記憶胞皆到達第A儲存狀態時，則結束編程階段。
以第A儲存狀態為第二儲存狀態為例來說明。在驗證動作中，先進行讀取動作。此時，除了到達目標儲存狀態的記憶胞之外，選定列中已經到達第二儲存狀態的記憶胞會被抑制讀取，而選定列中尚未到達第二儲存狀態的記憶胞則會被讀取。接著，根據記憶胞電流來確認這些讀取的記憶胞是否到達第二儲存狀態。
舉例來說，第二儲存狀態的記憶胞可以產生0.2μA的記憶胞電流。因此，在驗證動作中，如果選定列中有一部分記憶胞的記憶胞電流大於或等於0.2μA，則確認該部分記憶胞到達第二儲存狀態。反之，如果選定列中有另一部分記憶胞的記憶胞電流小於0.2μA，確認另一部分記憶胞尚未到達第二儲存狀態。此時，這些尚未到達第二儲存狀態的記憶胞需要再次進行寫入動作。
當選定列中被讀取的記憶胞仍有另一部分未到達第A儲存狀態時，則判斷寫入動作次數是否到達上限(步驟S608)。亦即，判斷寫入動作進行的次數是否到達編程偏壓子表中指定的寫入動作次數。
當寫入動作次數未到達上限時，進行至少一次寫入動作，抑制編程到達第A儲存狀態的記憶胞，並且編程未到達第A儲存狀態的記憶胞(步驟S612)。在步驟S612中，選定列中已經到達第二儲存狀態的記憶胞會被抑制編 程，當然選定列中已經到達目標儲存狀態的記憶胞也會被抑制編程。因此，僅有選定列中尚未到達第二儲存狀態的記憶胞被編程。亦即，根據編程偏壓子表中指示的編程電壓Vpp以及抹除電壓VEL來進行寫入動作，將熱載子再次注入尚未到達第二儲存狀態的記憶胞。接著，於至少一次寫入動作完成後，再次進入步驟S604以進行驗證動作。
另外，當寫入動作次數到達上限時，代表利用舊的編程偏壓子表的內容來進行寫入動作仍會有記憶胞無法到達第二儲存狀態。因此，在確認尚有未載入的編程偏壓子表(步驟S609)後，載入下一個編程偏壓子表(步驟S610)，並繼續進行步驟S612。此時，根據新的編程偏壓子表中指示的編程電壓Vpp以及抹除電壓VEL來進行寫入動作，將熱載子再次注入尚未到達第二儲存狀態的記憶胞。接著，於至少一次寫入動作完成後，再次進入步驟S604以進行驗證動作。
由以上的說明可知，在編程至第二儲存狀態的階段中，編程偏壓子表Q2[1]會先被載入，並且根據其內容來進行寫入動作以及驗證動作。如果進行24次的寫入動作之後，選定列中仍有記憶胞尚未到達第二儲存狀態，則編程偏壓子表Q2[2]會被載入。同理，如果再次進行24次的寫入動作之後，選定列中仍有記憶胞尚未到達第二儲存狀態，則編程偏壓子表Q2[3]會被載入。依此類推，直到選定列中除了到達目標狀態之外的所有記憶胞到達第二儲存狀態為止。
當然，如步驟S609所示，當所有的編程偏壓子表Q2[1]~Q2[8]皆載入後，仍有未到達第二儲存狀態的記憶胞時，這些記憶胞可能是壞記憶胞(bad cell)。因此，將剩餘未到達第A儲存狀態(未到達第二儲存狀態)的記憶胞設定為到達目標儲存狀態(步驟S613)，並且終止(abort)編程至第二儲存狀態的階段。
由以上的說明可知，在編程至第二儲存狀態的階段，最多會有8個子編程子表Q2[1]~Q2[8]被依序載入，而在編程至第二儲存狀態的階段最多會進行192(8×24)次的寫入動作。當然，本發明並不限定於第6A圖中編程電壓Vpp、抹除電壓VEL以及寫入次數的數值，在此領域的技術人員可以根據實際的需求來修改這些數值。
另外，第6B圖也可以適當地修改為僅使用單一個編程偏壓子表的情況。舉例來說，在僅有一個編程偏壓子表時，則不需要載入編程偏壓子表的步驟S602與步驟610，並且刪除步驟S608、步驟S609、步驟S613。亦即，被讀取的所有記憶胞未到達第A儲存狀態時，則進行步驟S612。
請參照第7圖，其所繪示為完整編程偏壓表示意圖。而第6B圖的流程圖搭配第7圖的編程偏壓表即可完成一個編程週期的運作流程。
如第7圖所示，編程偏壓表中包括編程至四個儲存狀態的編程偏壓表。其中，編程至第一儲存狀態的階段所使用之編程偏壓表包括多個編程偏壓子表Q1[1]~Q1[8]、編程至第二儲存狀態的階段所使用之編程偏壓表包括多個編程偏壓子表Q2[1]~Q2[8]、編程至第三儲存狀態的階段所使用之編程偏壓表包括多個編程偏壓子表Q3[1]~Q3[8]、編程至第四儲存狀態的階段所使用之編程偏壓表包括多個編程偏壓子表Q4[1]~Q4[8]。換言之，根據第7圖的編程偏壓表搭配第6B圖的運作流程以及四個儲存狀態的記憶胞電流即可進行編程週期的四個編程階段，並將選定列中的所有記憶胞編程至目標儲存狀態。
同理，儲存三位元資料的多階型記憶胞陣列，於編程週期會有八次編程階段，需要有編程至八個儲存狀態的編程偏壓表。儲存四位元資料的多 階型記憶胞陣列，於編程週期會有十六次編程階段，需要有編程至十六個儲存狀態的編程偏壓表。
請參照第8A圖，其所繪示為驗證動作的詳細運作流程。首先，確認M個記憶胞尚未到達第A儲存狀態(步驟S802)。亦即，除了到達目標儲存狀態之外，確認選定列中尚未被編程至第A儲存狀態的記憶胞數目為M。
接著，設定B等於1，計數值Count=0(步驟S804)，其中B與計數值Count皆為整數。
再者，判斷第B個記憶胞的記憶胞電流是否大於等於預定的記憶胞電流(步驟S806)。其中，預定的記憶胞電流即為第A儲存狀態的記憶胞電流。因此，在步驟S806中，讀取第B個記憶胞，使得第B個記憶胞產生記憶胞電流，並判斷第B個記憶胞的記憶胞電流是否大於等於第A儲存狀態的記憶胞電流。
當第B個記憶胞的記憶胞電流未大於第A儲存狀態的記憶胞電流時，代表第B個記憶胞尚未到達第A儲存狀態。之後，進行步驟S810。
反之，當第B個記憶胞的記憶胞電流大於第A儲存狀態的記憶胞電流時，代表第B個記憶胞到達第A儲存狀態，並將計數值Count增加1(步驟S808)。之後，進行步驟S810。換句話說，此第B個記憶胞在編程階段的後續流程中將會被抑制讀取以及抑制編程。
步驟S810係判斷B是否等於M。如果B不等於M時，將B增加1(步驟812)後，回到步驟S806。再者，如果B等於M時，再判斷計數值Count是否等於M(步驟S814)。
基本上，上述的步驟S810係判斷M個記憶胞是否已經讀取並判斷完成，如果尚未完成則繼續判斷其他的記憶胞。再者，而步驟S814相同於步驟S606，用來判斷被讀取的所有M個記憶胞皆到達第A儲存狀態。
請參照第8B圖，其所繪示為另一驗證動作的詳細運作流程。相較於第8A圖，其差異在於步驟S820，其餘的步驟皆相同。在步驟S820中，由N個尚未到達第A儲存狀態的記憶胞中，確認其中的M個記憶胞的目標儲存狀態為第A儲存狀態，其中M、N為整數。也就是說，第8B圖中的驗證動作中僅判斷選定列中尚未到達第A儲存狀態且目標狀態為第A儲存狀態的記憶胞。相較於第8A圖的驗證動作，可以驗證較少的記憶胞，並節省驗證時間。
再者，為了要縮短編程週期的時間，也可以進行多次的寫入動作後再進行一次驗證動作。舉例來說，於步驟S612時，每次皆進行二次寫入動作之後再進入步驟S604來進行一次驗證動作。
或者，也可以根據載入的編程偏壓子表來決定寫入動作的次數。以編程偏壓子表Q2[1]~Q2[8]為例，於載入編程偏壓子表Q2[1]後，進行步驟S612時執行十二次寫入動作之後再進行一次驗證動作。於載入編程偏壓子表Q2[2]後，進行步驟S612時執行四次寫入動作之後再進行一次驗證動作。於載入編程偏壓子表Q2[3]或者Q2[4]後，進行步驟S612時執行二次寫入動作之後再進行一次驗證動作。於載入編程偏壓子表Q2[5]、Q2[6]、Q2[7]或者Q2[8]後，進行步驟S612時執行一次寫入動作之後再進行一次驗證動作。
以上的說明可知，本發明提出一種運用於多階型記憶胞陣列之編程與驗證方法。本發明的編程週期包括多個編程階段，在每個編程階段會持續 的進行寫入動作與驗證動作，因此當編程週期結束後即可確認選定列上的所有記憶胞到達目標儲存狀態。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S504~S512:流程步驟

Claims (7)

  1. 一種多階型記憶胞陣列之編程與驗證方法，該多階型記憶胞陣列包括：一第一列的多個記憶胞，連接至一第一字元線、一源極線、一抹除線以及多條位元線，每一該記憶胞在一編程週期時會被編程至一目標儲存狀態，該目標儲存狀態為X個儲存狀態其中之一，該編程與驗證方法包括下列步驟：(a1)決定該第一列為一選定列，並設定A等於1；(a2)在該選定列中，除了到達該目標狀態的記憶胞以及壞記憶胞之外，將其它記憶胞編程至一第A儲存狀態；(a3)當A不等於X時，將A加1並回到步驟(a2)；以及(a4)當A等於X時，結束該編程週期；其中，A與X為整數；其中，在該步驟(a2)中，係對選定列的該其他記憶胞進行多次的寫入動作以及多次的驗證動作，直到該其他記憶胞到達該第A儲存狀態為止。
  2. 如請求項1所述之編程與驗證方法，其中該步驟(a2)更包括下列步驟：(b1)對該其它記憶胞進行一讀取動作，抑制讀取達到該第A儲存狀態的記憶胞，且讀取未達到該第A儲存狀態的記憶胞；(b2)當被讀取的所有記憶胞皆到達該第A儲存狀態時，回到該步驟(a3)；以及(b3)當被讀取的所有記憶胞中尚有未到達該第A儲存狀態時，編程未到達該第A儲存狀態的記憶胞。
  3. 如請求項1所述之編程與驗證方法，其中該步驟(a2)更包括下列步驟： (c1)載入一編程偏壓子表；(c2)對該其它記憶胞進行一讀取動作，抑制讀取達到該第A儲存狀態的記憶胞，且讀取未達到該第A儲存狀態的記憶胞；(c3)當被讀取的所有記憶胞皆到達該第A儲存狀態時，回到該步驟(a3)；(c4)當被讀取的所有記憶胞中尚有未到達該第A儲存狀態時，判斷一寫入動作次數是否到達一上限；(c5)當該寫入動作次數未到達該上限時，回到步驟(c8)；(c6)當該寫入動作次數到達該上限且確認尚有未載入的編程偏壓子表時，載入下一編程偏壓子表，回到步驟(c8)；(c7)當該寫入動作次數到達該上限且確認沒有未載入的編程偏壓子表時，將未達到該第A儲存狀態的記憶胞設定為到達該目標狀態，並回到該步驟(a3)；(c8)進行至少一次該寫入動作，抑制編程達該第A儲存狀態的記憶胞，並且編程未到達該第A儲存狀態的記憶胞，並回到該步驟(c2)。
  4. 如請求項3所述之編程與驗證方法，其中該編程偏壓子表與該下一編程偏壓子表中指示該至少一寫入動作時的一編程電壓、一抹除電壓與該寫入次數上限。
  5. 如請求項3所述之編程與驗證方法，其中該步驟(c2)更包括下列步驟：(d1)在該其它記憶胞中，確認M個記憶胞尚未到達該第A儲存狀態；(d2)設定B等於1，且設定一計數值等於0，其中M、B與該計數值為整數；(d3)當該M個記憶胞中的一第B個記憶胞之一記憶胞電流大於等於一預定的記憶胞電流時，確認該第B個記憶胞到達該第A儲存狀態，且將該計數值加1； (d4)當B不等於M時，將B加1後回到步驟(d3)；(d5)當該計數值等於M時，回到該步驟(a3)；以及(d6)當該計數值不等於M時，回到該步驟(c4)。
  6. 如請求項3所述之編程與驗證方法，其中該步驟(c2)更包括下列步驟：(d1)在該其它記憶胞中，確認N個記憶胞尚未到達該第A儲存狀態，且其中的M個記憶胞的目標儲存狀態為該第A儲存狀態；(d2)設定B等於1，且設定一計數值等於0，其中M、N、B與該計數值為整數；(d3)當該M個記憶胞中的一第B個記憶胞之一記憶胞電流大於等於一預定的記憶胞電流時，確認該第B個記憶胞到達該第A儲存狀態，且將該計數值加1；(d4)當B不等於M時，將B加1後回到步驟(d3)；(d5)當該計數值等於M時，回到該步驟(a3)；以及(d6)當該計數值不等於M時，回到該步驟(c4)。
  7. 如請求項1所述之編程與驗證方法，其中該多階型記憶胞陣列，包括m×n個記憶胞，連接至m條字元線、該源極線、該抹除線以及n條位元線，其中每一該記憶胞可為X種儲存狀態其中之一，X大於等於4，且m、n、X為整數。
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