JP2001283595A - 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法 - Google Patents

Abstract

(57)【要約】 【課題】 消去時間が短縮されたフラッシュメモリを提
供する。 【解決手段】 ブロック単位で消去パルスを印加する前
に消去パルスを印加してさらに消去前一括書込を行なう
ステップＳ２，Ｓ３の処理を行なう。これによりしきい
値電圧の分布幅が狭くなり、オーバイレースベリファイ
を行なわなければならないメモリトランジスタの数が減
少するため、合計の消去時間を少なくすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、より特定的には、フラッシュ型の不揮
発性半導体記憶装置に関する。

【０００２】

【従来の技術】フラッシュ型の不揮発性半導体記憶装置
すなわち、フラッシュメモリは、機能的には、一括消去
型の電気的に書込消去が可能な不揮発性半導体記憶装置
であるが、その低コスト性、電気的消去機能を有するこ
とから携帯機器等に大きな需要があり、近年最も盛んに
研究開発が行なわれている不揮発性半導体記憶装置であ
る。フラッシュメモリは、メモリセルとして、フローテ
ィングゲートを有し、しきい値電圧を変化させることが
できるトランジスタ（以下、メモリトランジスタと称す
る）を使用する。

【０００３】現在、フラッシュメモリの主流となってい
るのはＮＯＲ型のフラッシュメモリである。ＮＯＲ型の
フラッシュメモリは、たとえばＤＩＮＯＲ型などと比べ
ると、チャネルホットエレクトロンで書込を行なうた
め、書込速度が速いという利点がある。

【０００４】ＮＯＲ型のフラッシュメモリは、消去時に
は、メモリトランジスタのしきい値電圧を高から低に変
化させる。一方、ＤＩＮＯＲ型は、消去時にはメモリト
ランジスタのしきい値電圧を低から高へ変化させる。し
たがって、ＤＩＮＯＲ型のフラッシュメモリは、消去時
にはメモリトランジスタがしきい値電圧が低くなり過ぎ
ることによるデプレッション型トランジスタになること
はなく、消去速度が速いという利点がある。

【０００５】ＮＯＲ型のフラッシュメモリの中でも現在
主流となっているのは、消去時にフローティングゲート
の電子をソース領域に引き抜くエッジ引抜き型のフラッ
シュメモリであるが、本発明では例としてチャネル全面
に電子を引抜いて消去を行なうＮＯＲ型のフラッシュメ
モリの場合の印加電圧を示している。かかるチャネル全
面引抜き型消去のＮＯＲ型フラッシュメモリは、従来の
エッジ引抜き型のフラッシュメモリに比べセルサイズを
スケーリングできる、つまり比例縮小できるという利点
がある。

【０００６】図４７は、従来のフラッシュメモリの最も
シンプルな消去シーケンスの例を示したフローチャート
である。

【０００７】図４７を参照して、ステップＳ１０１にお
いて消去コマンドが入力されると、続くステップＳ１０
２において所定のパルス幅を有する消去パルスがメモリ
トランジスタに印加される。

【０００８】そして、その後ステップＳ１０３において
消去されたかどうかを判定するイレースベリファイ機能
による判定が行なわれる。

【０００９】ステップＳ１０３においてメモリセルの保
持情報が消去されていないと判断された場合には、ステ
ップＳ１０２に戻り、メモリトランジスタのしきい値電
圧が消去判定電圧以下となるまでステップＳ１０２、Ｓ
１０３を繰返し通ることにより消去パルスの印加とイレ
ースベリファイを繰返し行なう。

【００１０】ステップＳ１０３においてメモリトランジ
スタのしきい値電圧が消去判定電圧以下になったときに
はステップＳ１０４に進み消去動作が終了する。

【００１１】図４８は、図４７におけるステップＳ１０
２で行なわれる消去パルスを与えている時の印加電圧を
説明するためのメモリブロックの回路図である。

【００１２】図４８を参照して、このメモリブロックに
は、ｎ行ｍ列に配置された各々がフローティングゲート
を有するメモリトランジスタが示されている。消去パル
スを印加するときには、ソース線電位Ｖ_SLおよびウェル
電位Ｖwellはともに８Ｖに設定される。そして、各行の
メモリトランジスタを活性化するワード線はすべて−１
０Ｖに設定される。また、各列のメモリトランジスタか
らデータを読出すためのビット線ＢＬ１〜ＢＬｍはすべ
て開放状態に設定される。

【００１３】図４９は、消去パルスが印加されている場
合のメモリトランジスタに印加されている電圧を説明す
るための図である。

【００１４】図４９を参照して、メモリトランジスタの
ソースに与えられるソース線電位Ｖ _SLおよびメモリトラ
ンジスタの基板部に与えられるウエル電位Ｖwellはとも
に８Ｖに設定される。メモリトランジスタを選択するた
めのワード線に印加されるワード線電位Ｖ_WLは−１０Ｖ
に設定される。メモリトランジスタのドレインはこのと
きは開放状態にされている。ゲートとソース間だけでな
く、ゲートと基板間にも高電界が印加されているので、
メモリトランジスタのチャネル全面に電子が引抜かれ、
消去が行なわれる。

【００１５】図５０は、図４７に示したシーケンスにお
いてステップＳ１０３で行なわれるイレースベリファイ
の場合に印加される電圧を説明するための回路図であ
る。

【００１６】図５０を参照して、ウェル電位Ｖwellおよ
びソース線電位Ｖ_SLはともに０Ｖに設定される。選択ビ
ットに対応するメモリトランジスタを選択するワード線
ＷＬｉは３．５Ｖに設定され、他のワード線はすべて０
Ｖに設定される。選択ビットに対応するメモリトランジ
スタに接続されたビット線ＢＬｊは１．０Ｖに設定さ
れ、他のビット線はすべて０Ｖに設定される。このよう
な電位に設定し、メモリトランジスタに流れる電流を確
認することにより、メモリトランジスタＭＴ（ｉ，ｊ）
の消去が行なわれたか否かが確認される。

【００１７】図５１は、図５０の選択ビットに対応した
メモリトランジスタに印加される電圧を示した図であ
る。

【００１８】図５１を参照して、選択されたメモリトラ
ンジスタＭＴ（ｊ，ｉ）のソースおよびウェルはともに
０Ｖに設定される。メモリトランジスタのゲートには
３．５Ｖが与えられドレインには１．０Ｖが与えられ
る。

【００１９】次に、従来のフラッシュメモリにおけるリ
ード時の電圧設定を説明しておく。図５２は、従来のフ
ラッシュメモリのリード時の電圧設定を説明するための
回路図である。

【００２０】図５２を参照して、選択ビットに対応する
メモリトランジスタのゲートに接続されるワード線ＷＬ
ｉは４．５Ｖに設定され、他にワード線はすべて０Ｖに
設定される。このとき、ソース線電位Ｖ_SLおよびウェル
電位Ｖwellはともに０Ｖに設定されている。

【００２１】図５３は、図５２に示したリード時の選択
されたメモリトランジスタに与えられる電位を示した図
である。

【００２２】図５３を参照して、選択ビットに相当する
メモリトランジスタのソースおよびウェルはともに０Ｖ
に設定されている。そしてドレインには１．０Ｖが与え
られゲートには４．５Ｖが与えられる。このときに、メ
モリトランジスタのしきい値電圧が高いとドレインから
ソースへは電流が流れず、逆にメモリトランジスタのし
きい値電圧が低い場合には、ドレインからソースに電流
が流れる。この電流を検出することによりメモリトラン
ジスタにデータが書込まれているか否かが判別できる。

【００２３】

【発明が解決しようとする課題】図４７に示した従来の
フラッシュメモリの消去シーケンスを使用すると、メモ
リトランジスタの一部が過消去状態となってしまうとい
う問題が生じる。以降この過消去状態について説明す
る。

【００２４】図５４は、消去パルス印加前のしきい値電
圧の分布を示す図である。図５４を参照して、図４７の
ステップＳ１０１において消去コマンドが入力される直
前の状態、つまり消去時における初期状態では、プログ
ラム状態すなわちメモリトランジスタに“０”が記憶さ
れている状態とイレース状態すなわちメモリトランジス
タに“１”が記憶されている状態とが存在する。図の縦
軸は、メモリブロックにおいて各しきい値電圧を保持し
ているメモリトランジスタの数を示している。

【００２５】なお、ＮＯＲ型フラッシュメモリでは、し
きい値電圧が高い状態にある場合がプログラム状態、す
なわち、“０”を保持している状態に対応している。一
方、しきい値電圧が低い状態がイレース状態、すなわ
ち、“１”を保持している状態に対応している。

【００２６】図５４で示した状態は、それまでのシーケ
ンスによりメモリブロックにデータが記憶されている状
態であり、その記憶状態に応じてプログラム状態、イレ
ース状態のメモリトランジスタ数が定まっている。ま
た、プログラム状態のメモリトランジスタは、しきい値
電圧が５．５Ｖ以上に分布しており、イレース状態のメ
モリトランジスタはしきい値電圧が３．５Ｖ以下に分布
している。

【００２７】図５５は、図４７の消去シーケンスにおい
て消去パルスが印加されても、完全に全ビットのデータ
が消去されていない不完全な消去状態を示した図であ
る。

【００２８】図４７、図５５を参照して、ステップＳ１
０２では、所定の幅の消去パルスをメモリブロック内の
メモリトランジスタに一括して与えることにより、ＦＮ
（ファウラーノルドハイム）トンネル電流を用いてメモ
リブロック単位で消去が行なわれる。したがって、図５
４で示したように１ブロックの中にイレース状態のメモ
リトランジスタとプログラム状態のメモリトランジスタ
がある場合に、ブロック単位で消去パルスが印加される
と、イレース状態のメモリセルもプログラム状態のメモ
リセルもともに図５４においてしきい値電圧が低くなる
方にシフトしていく。

【００２９】図５６は、図４７のステップＳ１０３にお
いてイレースベリファイが完了した場合のしきい値電圧
の分布を示した図である。

【００３０】図５６を参照して、イレースベリファイが
完了すると、メモリブロック中のメモリトランジスタの
しきい値電圧は、すべて３．５Ｖ以下になっている。し
かし、メモリブロックにおける各メモリトランジスタの
しきい値電圧は、この場合にはかなりばらつきが生じて
いることがわかる。すなわち、図５６において、しきい
値電圧の分布幅が広くなってしまっている。

【００３１】その結果、しきい値電圧が１Ｖ以下である
メモリセル、つまり、過消去状態にあるメモリトランジ
スタが存在することが斜線部に示されている。過消去状
態では、メモリトランジスタは、ゲート電圧が０Ｖであ
ってもドレイン電流が流れるデプレッション型トランジ
スタとなってしまう場合がある。

【００３２】このばらつきは、図５４においてイレース
状態にあるメモリトランジスタのしきい値電圧のばらつ
きおよびプログラム状態にあるメモリトランジスタのし
きい値電圧のばらつきにも起因するが、イレース状態に
あるメモリトランジスタとプログラム状態にあるメモリ
トランジスタに同じ消去パルスを印加することによっ
て、さらに、ばらつきが増大する。

【００３３】図５７は、消去状態の各しきい値電圧を有
するメモリトランジスタのゲート電圧とドレイン電流の
特性を表わした図である。

【００３４】図５７を参照して、しきい値電圧が１．５
Ｖおよび３．５Ｖの場合、ゲート電圧Ｖｇが０Ｖのとき
には、ドレイン電流は判定値よりも小さい。しかし、し
きい値電圧が０Ｖの場合には、ゲート電圧Ｖｇが０Ｖの
場合にも、メモリトランジスタに所定の判定値に等しい
電流が流れてしまう。さらに、しきい値電圧が−１．０
Ｖのメモリトランジスタでは、ゲート電圧をかなり負電
位に設定しないとドレイン電流が流れてしまう状態が起
こっている。

【００３５】このような過消去のメモリトランジスタと
正常な消去状態のメモリトランジスタを比較すると、過
消去状態のメモリトランジスタがデプレッショントラン
ジスタとなってゲート電圧が０Ｖの場合つまり、メモリ
トランジスタが非選択状態にある場合にもリーク電流が
多く流れることがわかる。

【００３６】このような過消去状態のメモリトランジス
タが存在すると、図５１、図５３で示した電圧でベリフ
ァイおよびリードを行なうときに同一ビット線上に非選
択の過消去状態のメモリトランジスタによるリーク電流
が多く流れてしまい、このリーク電流の総和で選択され
たメモリトランジスタの電流値がわからなくなってしま
う。つまり、読出不能になってしまう。そのため、正確
なベリファイおよびリードができなくなってしまうとい
う問題点があった。

【００３７】図５８は、図４７で示した消去シーケンス
の過消去の問題に対する対策を施したフローを示したフ
ローチャートである。

【００３８】図５８を参照して、ステップＳ１１１で消
去コマンドが入力されると、ステップＳ１１２でメモリ
ブロックに一括して消去パルスが印加されＦＮトンネル
電流によるしきい値電圧の変更が行なわれる。続いて、
ステップＳ１１３でイレースベリファイが実行される。
すべてのメモリセルのイレースが確認されるまでステッ
プＳ１１３とＳ１１２とが繰返される。ステップＳ１１
３ですべてのメモリセルのイレースが確認されるとステ
ップＳ１１４に進む。

【００３９】ステップＳ１１４ではメモリトランジスタ
が過消去状態になっていないかを確認するオーバイレー
スベリファイが行なわれる。すなわち、消去ベリファイ
が完了した後に、しきい値電圧がある値（たとえば１．
５Ｖ）以下になっているメモリトランジスタを検出す
る。過消去状態にあるメモリトランジスタを検出すると
ステップＳ１１５に進み、ビットごとのオーバイレース
リカバーが行なわれる。オーバイレースリカバーとは、
ビットごとにチャネルホットエレクトロン（ＣＨＥ）を
用いてデータを書き戻す機能、つまり、メモリトランジ
スタ毎にしきい値電圧を正方向に大きくする機能であ
る。そしてステップＳ１１６に進み、再び過消去状態に
あるメモリトランジスタがあるかどうかが判定される。

【００４０】次に過消去状態のメモリトランジスタが存
在しないことが確認されたらステップＳ１１７に進む。
ステップＳ１１７では、ステップＳ１１５において行な
われたオーバイレースリカバー機能により過剰に書き戻
された「過書き戻し」の可能性があるため再び過書き戻
しベリファイが行なわれる。過書き戻しが検出される
と、再びステップＳ１１２に進む。一方過書き戻しのメ
モリトランジスタが存在しない場合にはステップＳ１１
８に進み消去が終了する。

【００４１】図５９は、図５８のステップＳ１１４にお
いて実行されたオーバイレースベリファイ時にメモリブ
ロックに与えられる電圧を説明するための回路図であ
る。

【００４２】図５９を参照して、オーバイレースベリフ
ァイ時には、選択ビットに対応するメモリトランジスタ
を選択するためのワード線ＷＬｉには１．５Ｖが与えら
れ、他のワード線には０Ｖが与えられる。一方、選択ビ
ットに対応するメモリトランジスタのドレインに接続さ
れるビット線ＢＬｊには１．０Ｖが与えられ、他のビッ
ト線には０Ｖが与えられる。ソース線電位Ｖ_SLおよびウ
ェル電位Ｖwellは０Ｖに設定されている。

【００４３】図６０は、オーバイレースベリファイ時に
おける選択ビットに対応するメモリトランジスタに与え
られる電圧を示した図である。

【００４４】図６０を参照して、選択ビットのメモリト
ランジスタは、そのソースおよび基板部には０Ｖが与え
られる。そしてゲートには１．５Ｖが与えられ、ドレイ
ンには１．０Ｖが与えられる。

【００４５】このように、読出時よりもやや低い電圧を
ゲートに与えてソースドレイン間に電流が流れるか否か
を検出することにより過消去状態にあるメモリトランジ
スタを検出することができる。

【００４６】図６１は、図５８のステップＳ１１５に示
したビット毎オーバイレースリカバー時におけるメモリ
ブロックに与える電圧を示した回路図である。

【００４７】図６１を参照して、ビット毎オーバイレー
スリカバー時には、選択ビットに対応するメモリトラン
ジスタを選択するワード線ＷＬｉには７Ｖが与えられ、
他のワード線には０Ｖが与えられる。一方、選択ビット
に対応するメモリトランジスタのドレインに接続される
ビット線ＢＬｊには４Ｖが与えられ、他のビット線は０
Ｖに設定される。ソース線電位Ｖ_SLおよびウェル電位Ｖ
wellはともに０Ｖに設定される。

【００４８】ゲート電圧を通常読み出し時（たとえば
４．５Ｖ）より高く設定すれば、しきい値電圧が通常の
“０”状態にあるメモリトランジスタにもドレイン電流
が流れる。このような電圧を選択ビットに対応するメモ
リトランジスタに与えた場合に電流が流れないことを検
出することで、過消去状態になったメモリトランジスタ
を検出することができる。

【００４９】以上、図５８で示した消去シーケンスの場
合には、過消去のメモリトランジスタに対しては書き戻
しを行なうため、正確なベリファイおよびリードはでき
るが、その代わり、ビットごとに行なうオーバイレース
リカバー動作およびそのベリファイに時間を要するた
め、合計の消去時間が長くなってしまうという問題点が
あった。

【００５０】図６２は、図５８の消去シーケンスの消去
時間をさらに短縮する消去シーケンスを説明するための
フローチャートである。

【００５１】図６２を参照して、ステップＳ１１１にお
いて消去コマンドが入力されると、次にステップＳ１２
１に進みチャネルホットエレクトロンを用いた消去前の
ビット毎書込を行なう。この消去前ビット毎書込は、図
５４で示したようなイレース状態にあるビットを最初に
書込状態にして消去パルスが印加される前のしきい値電
圧を揃えておくためのものであり、チャネルホットエレ
クトロンを用いてしきい値電圧の変更が行なわれる。こ
れにより、消去ベリファイが完了した後にしきい値電圧
の分布幅が狭くなり、オーバイレースリカバーの対象と
なるメモリトランジスタの数が少なくなる。したがっ
て、合計の消去時間が短くなる。ステップＳ１１２〜Ｓ
１１８は、図５８で示した場合と同様な動作であるので
説明は繰返さない。

【００５２】しかしながら、図６２で示した消去前ビッ
ト毎書込を行なう消去シーケンスの場合でも、消去前ビ
ット毎書込にかかる時間が多く、それほどトータルの消
去時間は短くならないという問題点があった。

【００５３】図６３は、図６２に示した消去シーケンス
の消去時間のさらなる短縮を図ったフローチャートであ
る。

【００５４】図６３を参照して、この消去シーケンスに
は、図６２に示したフローチャートのステップＳ１２１
に代えてステップＳ１３１が設けられる。ステップＳ１
３１では、消去パルスを与える前にメモリブロック単位
で消去前の一括書込が実施される。

【００５５】このようにすれば、図６２に示したような
ビットごとの書込を行なわないため消去時間を短縮する
ことができる。

【００５６】図６４は、図６３のステップＳ１３１にお
ける消去前一括書込を行なう場合のメモリブロックに与
える電圧を説明するための回路図である。

【００５７】図６４を参照して、ソース線電位Ｖ_SLおよ
びウェル電位Ｖwellはともに−８Ｖに設定される。ワー
ド線ＷＬ１〜ＷＬｎはすべて＋１０Ｖに設定される。ま
たビット線ＢＬ１〜ＢＬｍはすべて開放状態とされる。

【００５８】図６５は、図６４に示した消去前一括書込
時においてメモリトランジスタに印加される電圧を説明
するための図である。

【００５９】図６５を参照して、メモリトランジスタの
ソースおよびウェルには−８Ｖが与えられ、ゲートには
＋１０Ｖが与えられる。またドレインは開放状態にされ
る。このように設定すれば、トランジスタのチャネル部
とゲートとの間に高電界がかかるため、チャネル部から
フローティングゲートに対して電子が注入され、しきい
値電圧が大きくなり、メモリブロックのメモリトランジ
スタに一括して書込が行なわれることになる。

【００６０】図６６は、図６３の消去シーケンスにおい
てステップＳ１３１の消去前一括書込を行なう前のしき
い値電圧の分布を示した図である。

【００６１】図６６を参照して、“１”を記憶している
メモリトランジスタはしきい値が３．５Ｖ以下になって
いる。一方、“０”を記憶しているメモリトランジスタ
はしきい値電圧が５．５Ｖ〜７Ｖの間に分布している。

【００６２】図６７は、消去前一括書込をしている途中
のメモリトランジスタのしきい値電圧の分布を示した図
である。

【００６３】図６７を参照して、消去前一括書込が実施
されると、図６６に示した“１”を保持しているメモリ
トランジスタのしきい値と“０”を保持しているメモリ
トランジスタのしきい値はともに大きくなる方向にシフ
トする。

【００６４】図６８は、消去前一括書込が終了した後の
しきい値電圧の分布を示した図である。

【００６５】すべてのメモリトランジスタのしきい値電
圧が５．５Ｖ以上になったときには、しきい値電圧のば
らつきにより、しきい値電圧が９Ｖ程度に高くなってし
まっているメモリトランジスタも存在していることがわ
かる。このようなしきい値電圧が高くなってしまったメ
モリトランジスタは、メモリセルのトンネル酸化膜に非
常に高電界がかかるため、信頼性を劣化させてしまうと
いう問題点があった。

【００６６】本発明は、これらの従来のフラッシュメモ
リの消去シーケンスの問題点を解決するためになされた
発明であって、トータルの消去時間の短縮および高信頼
性の確保を実現することができる不揮発性半導体記憶装
置を提供することを目的とする。

【００６７】

【課題を解決するための手段】請求項１に記載の不揮発
性半導体記憶装置は、行列状に配置される不揮発性の複
数のメモリトランジスタを含むメモリブロックと、メモ
リトランジスタの行を選択する複数のワード線と、メモ
リトランジスタの列に対応して設けられる複数のビット
線と、複数のワード線、複数のビット線、複数のメモリ
トランジスタの基板部およびソースに与える電位を発生
する電位発生部と、電位発生部の発生する電位を制御し
メモリブロックのデータ消去を行なう書込消去制御部と
を備え、書込消去制御部は、メモリブロックが保持する
情報を消去する際に、複数のメモリトランジスタに一括
して第１の消去パルスを与えた後に複数のメモリトラン
ジスタに一括して書込を行ない、さらに複数のメモリト
ランジスタが消去状態になるまで第２の消去パルスを複
数のメモリトランジスタに一括して繰り返し与え、消去
状態が確認されると、過消去状態になったメモリトラン
ジスタに対して、選択的に書き戻し動作を行なう。

【００６８】請求項２に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
おいて、メモリトランジスタは、フローティングゲート
を有するＭＯＳトランジスタであり、第１の消去パルス
の印加によるメモリトランジスタのしきい値電圧のシフ
ト量は、第２の消去パルスを一括して繰り返し与えるこ
とによるメモリトランジスタのしきい値電圧のシフト量
よりも少ない。

【００６９】請求項３に記載の不揮発性半導体記憶装置
は、請求項２に記載の不揮発性半導体記憶装置の構成に
おいて、第１の消去パルスは、メモリブロックが保持す
る情報を一回消去する際に一回与えられる。

【００７０】請求項４に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の構成に
おいて、メモリトランジスタはＮ型であり、書込消去制
御部は、メモリトランジスタのドレイン−ソース間に電
位差を与えて流れる電流を検出することによって消去状
態を確認する際に、メモリトランジスタのサブスレッシ
ョルド電流を小さくする負電位を基板部に与える。

【００７１】請求項５に記載の不揮発性半導体記憶装置
は、行列状に配置された不揮発性の複数のメモリトラン
ジスタを含むメモリブロックと、メモリトランジスタの
行を選択する複数のワード線と、メモリトランジスタの
列に対応して設けられる複数のビット線と、複数のワー
ド線、複数のビット線、メモリトランジスタの基板部お
よびソースに与える電位を発生する電位発生部と、電位
発生部を制御してメモリブロックのデータ消去を行なう
書込消去制御部とを備え、書込消去制御部は、メモリブ
ロックが保持する情報を消去する際に、複数のメモリト
ランジスタに消去パルスを一括して与えた後書込パルス
を一括して与える動作を複数のメモリトランジスタが消
去状態になるまで繰り返し、消去状態が確認されると、
過消去状態になったメモリトランジスタに対して、選択
的に書き戻し動作を行なう。

【００７２】請求項６に記載の不揮発性半導体記憶装置
は、請求項５に記載の不揮発性半導体記憶装置の構成に
おいて、メモリトランジスタは、フローティングゲート
を有するＭＯＳトランジスタであり、書込パルスの印加
によるメモリトランジスタのしきい値電圧のシフト量
は、消去パルスの印加によるメモリトランジスタのしき
い値電圧のシフト量よりも少ない。

【００７３】請求項７に記載の不揮発性半導体記憶装置
は、請求項５に記載の不揮発性半導体記憶装置の構成に
おいて、メモリトランジスタはＮ型であり、書込消去制
御部は、メモリトランジスタのドレイン−ソース間に電
位差を与えて流れる電流を検出することによって消去状
態を確認する際に、メモリトランジスタのサブスレッシ
ョルド電流を小さくする負電位を基板部に与える。

【００７４】請求項８に記載の不揮発性半導体記憶装置
のデータ消去方法は、行列状に配置された不揮発性の複
数のメモリトランジスタを含むメモリブロックと、メモ
リトランジスタの行を選択する複数のワード線と、メモ
リトランジスタの列に対応して設けられる複数のビット
線と、複数のワード線、複数のビット線、メモリトラン
ジスタの基板部およびソースに与える電位を発生する電
位発生部と、電位発生部を制御してメモリブロックのデ
ータ消去を行なう書込消去制御部とを備える不揮発性半
導体記憶装置のデータ消去方法であって、複数のメモリ
トランジスタに一括して第１の消去パルスを与えた後に
複数のメモリトランジスタに一括して書込を行なうステ
ップと、複数のメモリトランジスタが消去状態になるま
で第２の消去パルスを複数のメモリトランジスタに一括
して繰り返し与えるステップと、消去状態が確認される
と、過消去状態になったメモリトランジスタに対して、
選択的に書き戻し動作を行なうステップとを備える。

【００７５】請求項９に記載の不揮発性半導体記憶装置
のデータ消去方法は、請求項８に記載の不揮発性半導体
記憶装置のデータ消去方法の構成において、メモリトラ
ンジスタは、フローティングゲートを有するＭＯＳトラ
ンジスタであり、第１の消去パルスの印加によるメモリ
トランジスタのしきい値電圧のシフト量は、第２の消去
パルスを一括して繰り返し与えることによるメモリトラ
ンジスタのしきい値電圧のシフト量よりも少ない。

【００７６】請求項１０に記載の不揮発性半導体記憶装
置のデータ消去方法は、行列状に配置された不揮発性の
複数のメモリトランジスタを含むメモリブロックと、メ
モリトランジスタの行を選択する複数のワード線と、メ
モリトランジスタの列に対応して設けられる複数のビッ
ト線と、複数のワード線、複数のビット線、メモリトラ
ンジスタの基板部およびソースに与える電位を発生する
電位発生部と、電位発生部を制御してメモリブロックの
データ消去を行なう書込消去制御部とを備える不揮発性
半導体記憶装置のデータ消去方法であって、複数のメモ
リトランジスタに消去パルスを一括して与えた後書込パ
ルスを一括して与える動作を複数のメモリトランジスタ
が消去状態になるまで繰り返すステップと、消去状態が
確認されると、過消去状態になったメモリトランジスタ
に対して、選択的に書き戻し動作を行なうステップとを
備える。

【００７７】請求項１１に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１０に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、書込パルスの印加によるメモリト
ランジスタのしきい値電圧のシフト量は、消去パルスの
印加によるメモリトランジスタのしきい値電圧のシフト
量よりも少ない。

【００７８】請求項１２に記載の不揮発性半導体記憶装
置のデータ消去方法は、行列状に配置された不揮発性の
複数のメモリトランジスタを含むメモリブロックと、メ
モリトランジスタの行を選択する複数のワード線と、メ
モリトランジスタの列に対応して設けられる複数のビッ
ト線と、複数のワード線、複数のビット線、メモリトラ
ンジスタの基板部およびソースに与える電位を発生する
電位発生部と、電位発生部を制御してメモリブロックの
データ消去を行なう書込消去制御部とを備える不揮発性
半導体記憶装置のデータ消去方法であって、複数のメモ
リトランジスタに対して一括して第１の消去パルスを与
えるステップと、複数のメモリトランジスタに対して、
一括して書込パルスを与えた後に一括して第２の消去パ
ルスを与える動作を複数のメモリトランジスタが消去状
態になるまで繰り返すステップと、過消去状態になった
メモリトランジスタに対して、選択的に書き戻し動作を
行なうステップとを備える。

【００７９】請求項１３に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１２に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、第２の
消去パルスは、複数のメモリトランジスタが消去状態に
なるまでに、段階的に強度が強められる。

【００８０】請求項１４に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１３に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、書込パ
ルスは、複数のメモリトランジスタが消去状態になるま
でに、段階的に強度が強められる。

【００８１】請求項１５に記載の不揮発性半導体記憶装
置のデータ消去方法は、行列状に配置された不揮発性の
複数のメモリトランジスタを含むメモリブロックと、メ
モリトランジスタの行を選択する複数のワード線と、メ
モリトランジスタの列に対応して設けられる複数のビッ
ト線と、複数のワード線、複数のビット線、メモリトラ
ンジスタの基板部およびソースに与える電位を発生する
電位発生部と、電位発生部を制御してメモリブロックの
データ消去を行なう書込消去制御部とを備える不揮発性
半導体記憶装置のデータ消去方法であって、複数のメモ
リトランジスタに対して一括して第１の消去パルスを与
える動作を複数のメモリトランジスタが消去状態になる
まで繰り返すステップと、複数のメモリトランジスタに
対して、一括して第１の書込パルスを与えた後に一括し
て第２の消去パルスを与えるステップと、過消去状態に
なったメモリトランジスタに対して、選択的に書き戻し
動作を行なうステップとを備える。

【００８２】請求項１６に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１５に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、第２の消去パルスの印加によるメ
モリトランジスタのしきい値電圧のシフト量は、最後に
与えられた第１の消去パルスの印加によるメモリトラン
ジスタのしきい値電圧のシフト量以下である。

【００８３】請求項１７に記載の不揮発性半導体記憶装
置のデータ消去方法は、行列状に配置された不揮発性の
複数のメモリトランジスタを含むメモリブロックと、メ
モリトランジスタの行を選択する複数のワード線と、メ
モリトランジスタの列に対応して設けられる複数のビッ
ト線と、複数のワード線、複数のビット線、メモリトラ
ンジスタの基板部およびソースに与える電位を発生する
電位発生部と、電位発生部を制御してメモリブロックの
データ消去を行なう書込消去制御部とを備える不揮発性
半導体記憶装置のデータ消去方法であって、一括して複
数のメモリトランジスタに対して第１の消去パルスを与
える動作を複数のメモリトランジスタが第１の消去状態
になるまで繰り返すステップと、第１の消去状態にある
複数のメモリトランジスタに対して一括して書込パルス
を与えるステップと、書込みパルスが印加された後に、
一括して複数のメモリトランジスタに対して第２の消去
パルスを与える動作を複数のメモリトランジスタが第２
の消去状態になるまで繰り返すステップと、第２の消去
状態が確認されると、過消去状態になったメモリトラン
ジスタに対して、選択的に書き戻し動作を行なうステッ
プとを備える。

【００８４】請求項１８に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１７に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、第１の
消去パルスを与える動作を繰返すステップに先立って、
複数のメモリトランジスタに対して一括して消去前の予
備書込を行なう予備書込パルスを与えるステップをさら
に備える。

【００８５】請求項１９に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１８に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、書込みパルスの印加によるメモリ
トランジスタのしきい値電圧のシフト量は、予備書込み
パルスの印加によるメモリトランジスタのしきい値電圧
のシフト量よりも小さい。

【００８６】請求項２０に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１７に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、第１の消去状態は、メモリトラン
ジスタのしきい値電圧が第１の値以下となる状態であ
り、第２の消去状態は、メモリトランジスタのしきい値
電圧が第１の値より小さい第２の値以下となる状態であ
る。

【００８７】請求項２１に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１７に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、第１の
消去パルスは、複数のメモリトランジスタが第１の消去
状態になるまでに、段階的に強度が強められる。

【００８８】請求項２２に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２１に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、第２の
消去パルスは、複数のメモリトランジスタが第２の消去
状態になるまでに、段階的に強度が強められる。

【００８９】請求項２３に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２２に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、最初に与えられた第２の消去パル
スの印加によるメモリトランジスタのしきい値電圧のシ
フト量は、最後に与えられた第１の消去パルスの印加に
よるメモリトランジスタのしきい値電圧のシフト量以下
である。

【００９０】請求項２４に記載の不揮発性半導体記憶装
置のデータ消去方法は、行列状に配置された不揮発性の
複数のメモリトランジスタを含むメモリブロックと、メ
モリトランジスタの行を選択する複数のワード線と、メ
モリトランジスタの列に対応して設けられる複数のビッ
ト線と、複数のワード線、複数のビット線、メモリトラ
ンジスタの基板部およびソースに与える電位を発生する
電位発生部と、電位発生部を制御してメモリブロックの
データ消去を行なう書込消去制御部とを備える不揮発性
半導体記憶装置のデータ消去方法であって、複数のメモ
リトランジスタに対して一括して第１の消去パルスを与
える動作を複数のメモリトランジスタが第１の消去状態
になるまで繰り返すステップと、第１の消去状態にある
複数のメモリトランジスタに対して、一括して書込パル
スを与えた後に一括して第２の消去パルスを与える動作
を第２の消去状態になるまで繰返すステップと、第２の
消去状態が確認されると、過消去状態になったメモリト
ランジスタに対して、選択的に書き戻し動作を行なうス
テップとを備える。

【００９１】請求項２５に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２４に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、第１の消去状態は、メモリトラン
ジスタのしきい値電圧が第１の値以下となる状態であ
り、第２の消去状態は、メモリトランジスタのしきい値
電圧が第１の値より小さい第２の値以下となる状態であ
る。

【００９２】請求項２６に記載の不揮発性半導体記憶装
置のデータ消去方法は、行列状に配置された不揮発性の
複数のメモリトランジスタを含むメモリブロックと、メ
モリトランジスタの行を選択する複数のワード線と、メ
モリトランジスタの列に対応して設けられる複数のビッ
ト線と、複数のワード線、複数のビット線、メモリトラ
ンジスタの基板部およびソースに与える電位を発生する
電位発生部と、電位発生部を制御してメモリブロックの
データ消去を行なう書込消去制御部とを備える不揮発性
半導体記憶装置のデータ消去方法であって、複数のメモ
リトランジスタに対して一括して第１の消去パルスを与
える動作を複数のメモリトランジスタが第１の消去状態
になるまで繰り返すステップと、第１の消去状態にある
複数のメモリトランジスタに対して、所定の書き戻し状
態になるまで一括して書込パルスを繰り返し与えるステ
ップと、第１の書き戻し状態にある複数のメモリトラン
ジスタに対して、一括して第２の消去パルスを与える動
作を複数のメモリトランジスタが第２の消去状態になる
まで繰り返すステップと、第２の消去状態が確認される
と、過消去状態になったメモリトランジスタに対して、
選択的に書き戻し動作を行なうステップとを備える。

【００９３】請求項２７に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２６に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、所定の書き戻し状態は、メモリト
ランジスタのしきい値電圧が第１の値以上となる状態で
あり、過消去状態は、メモリトランジスタのしきい値電
圧が、第１の値より大きい第２の値より小さくなる状態
である。

【００９４】請求項２８に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２６に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、所定の書き戻し状態は、複数のメ
モリトランジスタのうちのしきい値電圧が第１の値より
小さいメモリトランジスタの数が所定の数より少ない状
態である。

【００９５】請求項２９に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２６に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、第１の
消去パルスを与える動作を繰返すステップに先立って、
複数のメモリトランジスタに対して一括して消去前の予
備書込を行なう予備書込パルスを与えるステップをさら
に備える。

【００９６】請求項３０に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２９に記載の不揮発性半
導体記憶装置のデータ消去方法の構成において、メモリ
トランジスタは、フローティングゲートを有するＭＯＳ
トランジスタであり、書込みパルスの印加によるメモリ
トランジスタのしきい値電圧のシフト量は、予備書込み
パルスの印加によるメモリトランジスタのしきい値電圧
のシフト量よりも小さい。

【００９７】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００９８】［実施の形態１］図１は、本発明の不揮発
性半導体記憶装置１の概略構成を示すブロック図であ
る。

【００９９】図１を参照して、不揮発性半導体記憶装置
１は、内部にＲＯＭを用い、このＲＯＭに保持している
プログラムコードに基づき書込および消去の制御を行な
う書込＆消去制御部２と、書込＆消去制御部２からスタ
ンバイ信号ＣＸＨＲＤＹおよびチャージポンプ活性化信
号ＰＰＵＭＰＥ、リセット信号ＲＳＴＥを受けてこれら
に応じて出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−、Ｖ_WLを発生
して出力する電圧発生部３と、外部からアドレス信号Ａ
ＤＲを受けるアドレスバッファ１６と、アドレスバッフ
ァ１６から内部アドレス信号を受け電圧発生部３から電
位の供給を受けセレクトゲート線ＳＧＬ、ワード線ＷＬ
０，ＷＬ１，ソース線ＳＬおよびウェルの各電位を決定
するＸデコーダ１８と、データ入出力信号ＤＩＯを授受
するための入出力バッファ２２と、アドレスバッファ１
６からアドレス信号を受けデコードするＹデコーダ２０
と、Ｙデコーダ２０の出力に応じてデータ入出力信号に
対応しメインビット線ＭＢＬに高電圧を印加するＹ系制
御回路２４とを含む。

【０１００】電圧発生部３は、書込＆消去制御部２から
スタンバイ信号ＣＸＨＲＤＹおよびチャージポンプ活性
化信号ＰＰＵＭＰＥ、リセット信号ＲＳＴＥを受けてこ
れらに応じて出力電位Ｖｏｕｔ＋を発生させる正電圧発
生回路４と、スタンバイ信号ＣＸＨＲＤＹ、リセット信
号ＲＳＴＥおよびチャージポンプ活性化信号ＮＰＵＭＰ
Ｅを受けて出力電位Ｖｏｕｔ−を発生させる電圧発生回
路８と、ワード線電位Ｖ_WLを発生させるＷＬブースト回
路１２と、書込＆消去制御部２によって制御され出力電
位Ｖｏｕｔ＋、Ｖｏｕｔ−およびワード線電位Ｖ_WLを受
けて各内部回路に分配するディストリビュータ１４とを
含む。

【０１０１】Ｘデコーダは、図示しないが、ワード線を
選択するためのＷＬデコーダと、セレクトゲートを選択
するためのＳＧデコーダと、選択されたメモリブロック
に対応するウェル領域を選択するＷＥＬＬデコーダと、
ソース線を選択するためのＳＬデコーダとを含む。

【０１０２】Ｙ系制御回路２４は、読出時にカラム選択
を行ないセンスアンプで読出作業を行なうＹＧ＆センス
アンプとラッチ回路と、ラッチしているデータに基づき
書込時のメインビット線ＭＢＬに高電位を印加するかど
うかを決定するページバッファとを含む。

【０１０３】ＷＬブースト回路１２は、高速アクセスを
実現するために読出時に選択されたワード線ＷＬおよび
選択されたセレクトゲートＳＧに与える昇圧電位を発生
する回路である。

【０１０４】不揮発性半導体記憶装置１は、さらに、メ
モリアレイ２６を含む。メモリアレイ２６は、それぞれ
が分離されたウェルの内部に形成されるメモリブロック
ＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。

【０１０５】メモリブロックＢＬＯＣＫ０は、メモリセ
ル３０，３２と、セレクトゲート２８とを含む。メモリ
ブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選
択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，Ｗ
Ｌ１およびソース線ＳＬに対応するメモリセルが選択さ
れ、メインビット線ＭＢＬからデータに対応する信号を
受けてデータ保持が行なわれる。図１では、選択された
セレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およ
びソース線ＳＬに対応するセレクトゲート２８、メモリ
セル３０，３２が代表的に図示されている。

【０１０６】図２は、図１の書込＆消去制御部２が制御
するフラッシュメモリの消去シーケンスを示したフロー
チャートである。

【０１０７】図２を参照して、ステップＳ１において消
去コマンドが入力される。続くステップＳ２において
は、後に説明するブロック単位でＦＮトンネル電流を用
いた消去パルスが印加される。その後、ステップＳ３に
おいてＦＮトンネル電流を用いてブロック単位で一括書
込を行なう消去前一括書込が実施される。この消去前一
括書込時には、たとえば、図６４で説明した電圧がメモ
リブロックに与えられる。

【０１０８】続いて、ステップＳ４においてＦＮトンネ
ル電流を用いてブロック単位で消去を行なうために所定
のパルス幅の消去パルスが印加される。この消去パルス
印加時には、たとえば、図４８で説明した電圧がメモリ
ブロックに与えられる。

【０１０９】そして、ステップＳ５においてメモリブロ
ックのすべてのメモリトランジスタのデータ消去が実施
されたか否かを確認するためのイレースベリファイが行
なわれる。このイレースベリファイ時には、たとえば、
図５０で説明した電圧がメモリブロックに与えられる。

【０１１０】消去が完了していないときは、再びステッ
プＳ４に戻り消去パルスの印加が行なわれる。

【０１１１】一方、メモリトランジスタのデータ消去が
確認されると、ステップＳ６に進みオーバイレースベリ
ファイが実施される。オーバイレースベリファイではす
べてのメモリセルが過消去状態になっていないかが確認
される。このオーバイレースベリファイ時には、たとえ
ば、図５９で説明した電圧がメモリブロックに与えられ
る。

【０１１２】過消去状態にあるメモリトランジスタが存
在する場合には、ステップＳ７に進みビット毎オーバイ
レースリカバーが行なわれる。ビット毎オーバイレース
リカバーでは、チャネルホットエレクトロンを用いてメ
モリトランジスタを選択的に書き戻す作業、すなわち、
低くなりすぎたしきい値電圧を高くする作業が行なわれ
る。

【０１１３】実際には、バイト単位（８ｂｉｔ）または
ワード単位（１６ｂｉｔ）でベリファイの読出を行な
い、過消去状態にあるか否かが判断される。過消去状態
にあると判断されたビットについて書き戻し動作が行な
われる。書き戻し動作のばあいでもベリファイ時と同様
にバイト単位またはワード単位で選択処理が行なわれ、
そのうち書き戻し対象となったビットに書き戻しのため
の電圧が印加される。

【０１１４】このビット毎オーバイレースリカバーを行
なう時には、たとえば、図６１で説明した電圧がメモリ
ブロックに与えられる。

【０１１５】そして、ステップＳ８に進みオーバイレー
スベリファイが行なわれる。オーバイレースベリファイ
ではステップＳ６と同様にブロック内のすべてのメモリ
トランジスタが過消去状態になっていないかがチェック
される。過消去状態にあるメモリトランジスタが残って
いるときには、再びステップＳ７に戻る。

【０１１６】一方、過消去状態のメモリトランジスタが
存在していない場合には、ステップＳ９に進み過書き戻
しベリファイが行なわれ、過書き戻しになっているメモ
リトランジスタがあるかどうかが確認される。過書き戻
しのメモリトランジスタがあった場合には、再びステッ
プＳ４に戻り消去パルスの印加が行なわれる。

【０１１７】一方、過書き戻しのメモリトランジスタが
なかった場合には、ステップＳ１０に進み消去が終了す
る。

【０１１８】実施の形態１のフローチャートの特徴は、
図６３で示した従来の消去シーケンスの場合に比べてス
テップＳ２において消去前一括書込の前にブロック単位
でＦＮトンネル電流を用いた消去パルスを印加すること
である。

【０１１９】図３は、図２の消去シーケンスにおいてス
テップＳ１の消去コマンド入力前のしきい値電圧の分布
を示した図である。

【０１２０】本発明の不揮発性半導体記憶装置は、ＮＯ
Ｒ型フラッシュメモリを例として示している。しきい値
電圧が５．５Ｖ以上のメモリトランジスタは“０”を保
持することに対応する。一方、しきい値電圧が３．５Ｖ
以下のメモリトランジスタは“１”を保持していること
に対応している。また、“１”の状態がイレース状態に
対応し“０”の状態がプログラム状態に対応する。また
“１”の状態から“０”の状態にすることを書込と呼
ぶ。

【０１２１】図４は、図２におけるステップＳ２が実施
された後の消去パルス印加後のメモリブロック内のしき
い値電圧の分布を示した図である。

【０１２２】図４を参照して、消去パルスを印加する
と、図３に示したプログラム状態にあったメモリトラン
ジスタがイレース状態に近づく。また、イレース状態に
なったメモリトランジスタはしきい値電圧がより小さく
なる方向にシフトする。

【０１２３】しかしながら、ステップＳ２で与えられる
消去パルスは、メモリトランジスタのしきい値のシフト
量がステップＳ４、Ｓ５が完了した場合のシフト量に比
べて少ない。つまり、メモリブロックの“０”の状態に
あるメモリトランジスタ全体が完全に消去されるまでパ
ルスが印加されるわけではないのでデプレッション状態
にあるメモリトランジスタは存在していない。つまり、
図２のステップＳ４で使用される消去パルスをたとえば
一回のみ印加することで、このようなしきい値電圧の分
布を実現することができる。さらに、消去パルス幅を小
さくすることでしきい値電圧のシフト量を小さくしても
よい。

【０１２４】図２に示したステップＳ２における消去パ
ルスの印加の電圧は、図４８に示した消去パルスの印加
電圧と同じ電圧で実現することができるが、さらに、異
なる電圧でも構わない。たとえば、フローティングゲー
トから電子の引き抜きが少しずつ行なわれるように、ゲ
ート電位を−１０Ｖよりもソース電位に近づけても良
い。

【０１２５】図５は、図２のステップＳ３が終了し、消
去前一括書込が終わった後のメモリトランジスタのしき
い値分布を示した図である。

【０１２６】図５を参照して、メモリトランジスタのし
きい値電圧の分布は、図６８に示した従来の消去シーケ
ンスの一括書込終了後のしきい値電圧の分布と比べる
と、しきい値電圧が非常に高くなってしまったメモリト
ランジスタの存在がなくなり、メモリトランジスタのト
ンネル酸化膜にかかる電圧を低く抑えることができ信頼
性が向上する。

【０１２７】以上説明したように、消去前一括書込の前
にブロック単位で消去パルスを印加することにより、消
去パルス印加後のしきい値電圧の分布幅が狭くなるの
で、オーバイレースリカバーの処理がされる対象となる
メモリトランジスタが少なくなり、合計の消去時間を短
くすることができる。

【０１２８】［実施の形態２］図６は、実施の形態２の
不揮発性半導体記憶装置において行なわれる消去シーケ
ンスを示したフローチャートである。

【０１２９】図６を参照して、この消去シーケンスのフ
ローチャートは、図２で示した実施の形態１において用
いられる消去シーケンスのフローチャートにおいてステ
ップＳ２の消去パルス印加に代えてステップＳ４とステ
ップＳ５の間に一括書込パルスを与えるステップＳ２０
を備える点が異なる。他の点は図２に示した消去シーケ
ンスのフローチャートと同様な処理が行なわれるので説
明は繰返さない。

【０１３０】ステップＳ２０では、ステップＳ４の消去
パルス印加後にブロック単位のＦＮトンネル電流を用い
た一括書込パルスを印加することが行なわれる。

【０１３１】図７は、消去パルス印加後のしきい値電圧
の分布を示した図である。図７を参照して、消去パルス
印加後では、しきい値電圧はかなりばらついており、グ
ラフの形は裾野が広い山形になっている。

【０１３２】図８は、図６のステップＳ２０の一括書込
パルスを与えた後のしきい値電圧の分布を示した図であ
る。

【０１３３】図８を参照して、一括書込パルスを印加す
ると、図７に示されたしきい値電圧の分布のうちしきい
値電圧が低い部分に分布していたメモリトランジスタの
しきい値は、しきい値電圧が高くなるように書き戻しが
行なわれることになる。したがって、しきい値電圧の分
布幅は図７と比べると狭くなる。ただし、この状態で
は、図６のステップＳ５に進むと３．５Ｖよりしきい値
電圧が大きいメモリトランジスタが多数存在し、イレー
スベリファイが完了しないため、再びステップＳ６に戻
り消去パルスが印加されることになる。

【０１３４】図９は、再びステップＳ４で消去パルスが
印加された後のしきい値電圧分布を示した図である。

【０１３５】図９を参照して、消去パルスが印加された
ことにより、しきい値電圧が３．５Ｖより大きいメモリ
トランジスタは存在しなくなっている。

【０１３６】図１０は、図９に示したしきい値電圧の分
布をとっていたメモリブロックにさらにステップＳ２０
の一括書込パルスを与え、ステップＳ５のイレースベリ
ファイが完了した後のメモリトランジスタのしきい値電
圧の分布を示した図である。

【０１３７】図１０を参照して、ステップＳ２０の一括
書込パルスを印加しているので、一括書込パルスを加え
ない場合に比べてしきい値電圧の分布幅が狭くなってい
ることがわかる。したがって、過消去になっているメモ
リトランジスタの数も少ないので、オーバイレースリカ
バーの処理の対象となるメモリトランジスタの数が少な
くなり、合計の消去時間が短くなる。

【０１３８】このときのステップＳ２０の一括書込パル
スの印加電圧は、通常のデータ書込み時よりもしきい値
電圧のシフト量が少なくなるように設定されている。通
常は、ステップＳ４の消去パルス印加によるしきい値電
圧のシフト量よりもシフト量は少ない。したがって、ス
テップＳ４の消去パルス印加後にステップＳ２０におい
て一括書込パルスを印加してもステップＳ４の消去パル
ス印加前よりしきい値電圧が大きくなってしまう可能性
は少ない。

【０１３９】このときの印加電圧は、ステップＳ３の消
去前一括書込時の電圧と同じでもよいが、異なる電圧を
印加しても実現は可能である。たとえば、しきい値電圧
のシフト量を小さくするために、ワード線電位を１０Ｖ
からソース電位にすこし近づけても良い。さらに、書込
パルス幅を小さくすることでしきい値電圧のシフト量を
小さくしてもよい。

【０１４０】以上説明したように、一回の消去パルスを
印加するごとにＦＮトンネル電流を用いた一括書込パル
スによる軽い書込を実施することにより、ＦＮトンネル
電流を用いた一括消去を実施して広くなったしきい値電
圧の分布幅を一回の消去パルスを印加するごとに狭くす
る。したがって、オーバイレースリカバーの処理の対象
となるメモリトランジスタの数が少なくなるとともに、
オーバイレースリカバーの対象となったメモリトランジ
スタに対しては、チャネルホットエレクトロンにより高
速で書き戻すことができるので、合計の消去シーケンス
の完了時間を短くすることが可能となる。

【０１４１】［実施の形態３］図１１は、実施の形態３
においてイレースベリファイ時にメモリブロックに印加
される電圧の設定を説明するための回路図である。

【０１４２】図１１を参照して、このメモリブロックに
は、ｎ行ｍ列に配置された各々がフローティングゲート
を有するメモリトランジスタが示されている。各行のメ
モリセルを選択するためにワード線ＷＬ１〜ＷＬｎが設
けられている。各列のメモリトランジスタのドレインは
列毎にそれぞれビット線ＢＬ１〜ＢＬｍに接続されてい
る。

【０１４３】また、メモリブロックに含まれるメモリト
ランジスタのソースはすべてソース線ＳＬに接続され、
ソース線ＳＬにはソース線電位Ｖ_SLが与えられる。一つ
のメモリブロック内のメモリトランジスタは、共通した
ウエル内に形成されており、このウエルにはウェル電位
Ｖwellが与えられる。

【０１４４】選択ビットに対応するメモリトランジスタ
を選択するためのワード線ＷＬｉには３．５Ｖが与えら
れる。その他のワード線には０Ｖが与えられる。選択ビ
ットに対応するメモリトランジスタのドレインに接続さ
れるビット線ＢＬｊには１．０Ｖが与えられ他のビット
線には０Ｖが与えられる。そして、ソース線電位Ｖ_SLは
０Ｖに設定され、ウェル電位Ｖwellは−１．５Ｖに設定
される。

【０１４５】図１２は、図１１の回路図の選択されたメ
モリトランジスタに与えられる電位を説明するための図
である。

【０１４６】図１２を参照して、選択されたメモリトラ
ンジスタのゲートには３．５Ｖが与えられ、ソースには
０Ｖが与えられ、ドレインには１．０Ｖが与えられる。
そして、基板部には−１．５Ｖが与えられる。

【０１４７】すなわち、ベリファイリード時に基板部の
電位、すなわち、ウェル電位Ｖwellを０Ｖよりも小さく
設定することが特徴となっている。

【０１４８】図１３は、実施の形態３におけるオーバイ
レースベリファイ時のメモリブロックの電圧設定を説明
するための回路図である。

【０１４９】図１３を参照して、選択ビットに対応する
メモリトランジスタを選択するためのワード線ＷＬｉに
は１．５Ｖが与えられ、他のワード線には０Ｖが与えら
れる。一方、選択ビットに対応するメモリトランジスタ
のドレインに接続されているビット線ＢＬｊには１．０
Ｖが与えられ、他のビット線には０Ｖが与えられてい
る。またソース線電位Ｖ_SLとして０Ｖが与えられ、ウェ
ル電位Ｖwellは−１．５Ｖに設定される。

【０１５０】図１４は、図１３に示した選択ビットに対
応するメモリトランジスタの設定電位を説明するための
図である。

【０１５１】図１４を参照して、選択されたメモリトラ
ンジスタのゲートには１．５Ｖが与えられ、ソースには
０Ｖが与えられ、ドレインには１．０Ｖが与えられる。
そして、ウェルには−１．５Ｖが与えられている。

【０１５２】図１５は、実施の形態３におけるリード時
の電圧設定を説明するための回路図である。

【０１５３】図１５を参照して、選択ビットに対応する
メモリトランジスタを選択するためのワード線ＷＬｉに
は４．５Ｖが与えられ、他のワード線には０Ｖが与えら
れている。また、選択ビットに対応するメモリトランジ
スタのドレインに接続されているビット線ＢＬｊには
１．０Ｖが与えられ、他のビット線には０Ｖが与えられ
ている。また、ソース線電位Ｖ_SLとして０Ｖが与えら
れ、ウェル電位Ｖwellは−１．５Ｖに設定される。

【０１５４】図１６は、リード時の選択ビットに対応す
るメモリトランジスタの設定電位を説明するための図で
ある。

【０１５５】図１６を参照して、リード時には、選択さ
れたメモリトランジスタのゲートには４．５Ｖが与えら
れ、ソースには０Ｖが与えられ、ドレインには１．０Ｖ
が与えられる。そして、ウェルには−１．５Ｖが与えら
れている。

【０１５６】図１７は、しきい値電圧Ｖｔｈを２．０Ｖ
に設定した場合のメモリトランジスタのゲート電位とド
レイン電流の基板電位の依存性を示した図である。

【０１５７】図１８は、図１７の縦軸を対数表示にした
図である。図１７、図１８を参照して、基板部分に負電
位を与えることにより、サブスレッショルド係数（S. f
actor）が小さくなることが示される。

【０１５８】図１９、図２０は、基板電位Ｖｂが０Ｖの
状態でしきい値電圧Ｖｔｈを２．０Ｖにした場合と、基
板電位Ｖｂが−１．５Ｖの状態でしきい値電圧Ｖｔｈを
２．０Ｖにした場合のゲート電位とドレイン電流の関係
を示す図である。

【０１５９】図１９、図２０を参照すると、基板電位Ｖ
ｂを負にした場合には、基板電位Ｖｂが０Ｖの場合より
もサブスレッショルド係数が小さいため、同じしきい値
電圧でもオフリーク電流、すなわちゲート電位が０Ｖの
ときのドレイン電流Ｉｄは小さくなることがわかる。

【０１６０】これにより、従来例の課題であった同一ビ
ット線上にある非選択セルのオフリーク電流の総和によ
るベリファイおよびリードの誤動作を回避することがで
きる。

【０１６１】また、実施の形態１、２と併せて用いれ
ば、イレースベリファイ時のしきい値電圧の分布幅も狭
くなるので、オーバイレースリカバーおよびそのベリフ
ァイに要する時間を短縮することができ、トータルの消
去完了時間を短くすることができる。

【０１６２】以上はＮ型フラッシュメモリの場合の例を
示したが、Ｐ型フラッシュメモリにおいては、基板部分
すなわちウェルには正の電位を印加することで同様な効
果を得ることができる。

【０１６３】以上説明したように、基板部分に負電位を
印加することで、メモリセルのゲート電位−ドレイン電
流特性におけるサブスレッショルド係数が小さくなるの
で、同じしきい値電圧でもオフリークを抑制することが
できる。

【０１６４】これにより、しきい値電圧が低いメモリト
ランジスタをベリファイおよびリードする際に、同一ビ
ット線上にある非選択メモリトランジスタのオフリーク
の総和によって生じるオーバイレースリカバーの誤動作
を防ぐことができる。また、しきい値電圧の分布幅も狭
くすることができるのでオーバイレースリカバーおよび
そのベリファイに要する時間を短縮でき、トータルの消
去完了時間を短くすることができる。

【０１６５】［実施の形態４］実施の形態１〜３では、
動作の基本として、消去しようとするメモリセル領域
（ブロック）に対して消去前書込と呼ばれる動作を行な
うことを説明した。この動作は、消去をするために選択
したブロックのメモリセルに対して、一括して書込時に
与える電圧に相当する電圧を印加することで行なう。消
去前書込の動作により、消去状態にあったメモリセルを
消去パルスを印加する前に書込状態にすることで、消去
パルスが印加されたときにしきい値電圧Ｖｔｈが下がり
すぎ、過消去状態になりにくくすることができる。

【０１６６】さらに、実施の形態２においては、図６に
示したように消去前一括書込よりは弱い強度の電圧パル
スを消去パルスと組合せて与え、消去状態を確認しつつ
与えるというステップを繰返している。

【０１６７】この消去パルスと一括書込パルスとを組合
せて与える動作により、従来から行なわれている消去パ
ルスのみを印加する場合と比べて、しきい値電圧が低く
なりすぎた過消去状態のメモリセルの数を大きく減らす
ことができる。

【０１６８】しかし、過消去状態のメモリセル数を削減
するために図６のステップＳ４，Ｓ２０を繰返しても、
メモリセル特性のばらつきによりすべてのメモリトラン
ジスタのしきい値電圧を設定した範囲内に入れるのは困
難な場合もあり得る。

【０１６９】図２１は、設定したしきい値電圧の範囲内
に入れるのが困難なメモリトランジスタのしきい値電圧
の変化を説明するための図である。

【０１７０】図６、図２１を参照して、時刻ｔ１におい
て、消去コマンドが入力される前には、メモリセルは消
去状態、すなわちしきい値電圧が低い状態あった場合に
ついて説明する。

【０１７１】ステップＳ３の消去前一括書込によって時
刻ｔ２においては、メモリトランジスタは、しきい値電
圧が消去判定電圧の上限値であるＶｍａｘ（３．５Ｖ）
よりかなり高い状態になる。続いて、ステップＳ４にお
いて消去パルスがそのメモリトランジスタに印加される
と、時刻ｔ３において、しきい値電圧はやや低くなり消
去判定電圧の上限値であるＶｍａｘ（３．５Ｖ）に近づ
く。

【０１７２】次に、ステップＳ２０において一括書込パ
ルスが印加されると、時刻ｔ４においてしきい値電圧は
再び大きくなり消去判定電圧Ｖｍａｘから遠ざかる。そ
してステップＳ５においてイレースベリファイが行なわ
れるが、このメモリトランジスタの存在により、イレー
スベリファイの結果は未消去であるという判定となる。

【０１７３】そして、再びステップＳ４の消去パルスが
印加されると、しきい値電圧は小さくなり、一旦は判定
電圧であるＶｍａｘよりも小さくなる。しかし、ステッ
プＳ２０において一括書込パルスが印加されるため、時
刻ｔ６において再びしきい値電圧は判定電圧であるＶｍ
ａｘを超えてしまう。そしてステップＳ５のイレースベ
リファイが実施され、消去が未完了であると判定され
る。

【０１７４】メモリトランジスタは、製造ばらつきによ
り、トンネル効率やフローティングゲートに蓄積される
電荷量がさまざまであるため、ステップＳ４の消去パル
スの印加によるしきい値電圧の低下と、ステップＳ２０
の一括書込パルス印加によるしきい値電圧の上昇とが判
定電位であるＶｍａｘ付近で均衡してしまうメモリトラ
ンジスタが存在する。このようなメモリトランジスタ
は、時刻ｔ６で消去未完了と判定されると、ステップＳ
４，ステップＳ２０を経て再び時刻ｔ８で消去未完了と
判定され、最悪の場合には、ステップＳ４，Ｓ２０，Ｓ
５のループを何度も繰返す、いわゆる無限ループ状態に
陥ってしまう。

【０１７５】図２２は、実施の形態４の不揮発性半導体
記憶装置において行なわれる消去のシーケンスを示した
フローチャートである。

【０１７６】図２２のフローチャートは、図６に示した
実施の形態２の場合の消去シーケンスのフローチャート
において、ステップＳ３，Ｓ４，Ｓ２０，Ｓ５に代えて
ステップＳ３０〜Ｓ３４を備える。ステップＳ６〜Ｓ１
０は、図６に示したフローチャートと同様であるため説
明は繰返さない。

【０１７７】図２３は、図２２に示したフローチャート
のシーケンスによって消去する場合に、メモリトランジ
スタのゲート電圧すなわちワード線電位Ｖ_WLの変化を示
した波形図である。

【０１７８】図２４は、図２２のフローチャートに従う
消去シーケンスにおけるメモリトランジスタのしきい値
電圧の変化を示した図である。

【０１７９】図２３、図２４を参照して、時刻ｔ１にお
いて、図２２のステップＳ３０の消去前一括書込によっ
てメモリトランジスタのゲート電位は１０Ｖに設定され
る。このとき、たとえば図６５によって示したように、
ソース電位およびウェル電位は−８Ｖに設定され、ビッ
ト線はオープンに設定されている。この書込パルスの印
加によって、図２４の時刻ｔ１〜ｔ２に示されるよう
に、しきい値電圧は、イレースベリファイの消去判定電
圧であるＶｍａｘよりも大きくなる。ここで、図２４に
おいて、Ａで示したのは、消去されるメモリブロックに
おいてしきい値電圧が変化しにくいメモリトランジスタ
のしきい値電圧の挙動であり、Ｂで示したのは、同じメ
モリブロック中のしきい値電圧が変化しやすいメモリト
ランジスタのしきい値電圧の挙動である。

【０１８０】再び図２３を参照して、時刻ｔ２において
図２２のステップＳ３１に示される消去パルスの印加が
開始される。このとき、たとえば図４９によって示した
ように、ワード線電位は−１０Ｖに設定され、ソース電
位およびウェル電位は８Ｖに設定され、ビット線はオー
プンに設定される。

【０１８１】消去パルスの印加に応じて、図２４の時刻
ｔ２〜ｔ３において、しきい値電圧は小さくなる。

【０１８２】時刻ｔ３において、一括書込パルスがステ
ップＳ３２で印加される。この一括書込パルスは、ステ
ップＳ３の消去前一括書込より強度が弱い。一括書込パ
ルスの印加により、図２４の時刻ｔ３〜ｔ４に示される
ように、再びしきい値電圧は上昇する。

【０１８３】時刻ｔ４では、ステップＳ３３に示される
消去パルスの印加がなされる。この消去パルスの印加に
より、図２４の時刻ｔ４〜ｔ５に示すように、しきい値
電圧は再び小さくなる。

【０１８４】時刻ｔ５においては、ステップＳ３４のイ
レースベリファイが実施される。イレースベリファイで
は、たとえば、図５１において説明したように、ワード
線の電位は３．５Ｖに設定され、ソース電位およびウェ
ル電位は０Ｖに設定され、ビット線の電位は１．０Ｖに
設定されている。しかしながら、図２４のＡで示される
メモリトランジスタのしきい値電圧は、判定値であるＶ
ｍａｘよりもまだ大きいため、図２２のフローチャート
に従い再びステップＳ３２が実施される。

【０１８５】時刻ｔ６においては、ステップＳ３２の一
括書込パルスの印加が開始される。図２４の時刻ｔ６〜
ｔ７に示されるように、一括書込パルスの印加によっ
て、再びしきい値電圧は大きくなる。続いて時刻ｔ７に
おいて、ステップＳ３３の消去パルスの印加がなされる
と、図２４の時刻ｔ７〜ｔ８に示されるように、しきい
値電圧は、再び小さくなり、Ａで示されるメモリトラン
ジスタもステップＳ３４のイレースベリファイをパスす
ることになる。なおＢで示されるメモリトランジスタは
判定電圧Ｖｍｉｎ（１．５Ｖ）を下回っているため後に
選択的にオーバーイレースリカバーが行なわれることに
なる。

【０１８６】他にも、消去されにくいメモリトランジス
タが存在し、ベリファイ時に判定電圧Ｖｍａｘよりもそ
のメモリトランジスタのしきい値電圧が大きい場合に
は、図２３の時刻ｔ１０以降に示すように一括書込パル
スと消去パルスおよびイレースベリファイのためのパル
スの印加が繰返され、消去するメモリブロック内のメモ
リトランジスタの大部分のしきい値電圧が消去半定電位
Ｖｍａｘ以下となるまでステップＳ３２〜Ｓ３４の処理
が続けられる。

【０１８７】このように、一括書込パルスをステップＳ
３２で与えた後にステップＳ３３で消去パルスを与え、
そしてステップＳ３４においてイレースベリファイを実
施するようにすれば、図２１に示したような判定値Ｖｍ
ａｘ付近でしきい値電圧が上下を繰返してしまうような
メモリトランジスタの場合でも、ステップＳ３４のイレ
ースベリファイをパスすることになる。

【０１８８】したがって、消去コマンドの入力がされて
からイレースベリファイが完了するまでのパルス印加数
を少なくすることができ、消去時間を短縮することがで
きる。

【０１８９】［実施の形態４の変形例］図２５は、実施
の形態４の不揮発性半導体記憶装置の消去シーケンスの
変形例を示すフローチャートである。

【０１９０】図２５に示したフローチャートは、図２２
に示した実施の形態４のフローチャートにおいて、ステ
ップＳ３４のイレースベリファイが消去未完了と判定さ
れた場合において、パルス強度変更を行なうステップＳ
３５をさらに有する。他の部分は、図２２で示したフロ
ーチャートと同様であるため説明は繰返さない。

【０１９１】図２６は、図２５のフローチャートに従っ
た消去動作を説明するためのワード線電位の変化を示し
た波形図である。

【０１９２】図２５、図２６を参照して、時刻ｔ２にお
いてステップＳ３１で印加される消去パルスは、たとえ
ば、ワード線電位が−５Ｖ程度に設定される。そしてス
テップＳ３２の一括書込パルス印加を経て、時刻ｔ４に
おいてステップＳ３３の消去パルスが印加される場合に
は、この消去パルスはステップＳ３１で印加されたパル
スに比べて、たとえば０．５Ｖ程度絶対値が大きく設定
される。ステップＳ３４においてイレースベリファイが
消去未完了と判定されると、ステップＳ３５においてパ
ルス強度がさらに０．５Ｖ程度絶対値が大きくなるよう
に設定され、応じて次のステップＳ３３における消去パ
ルス印加時には、時刻ｔ７に示されるようにさらに消去
パルスの強度が強く設定される。このように、ステップ
Ｓ３４のイレースベリファイにおいて消去未完了と判定
されると、ステップＳ３５において次に印加される消去
パルスの強度がさらに強く設定され、時刻ｔ１０，ｔ１
３，ｔ１６，ｔ１９に示されるように段階的に消去パル
スの強度が大きくなる。このようにして、消去パルスを
段階的に強くすることで、繰返し与えるパルスの合計回
数を少なくすることができる。したがって、さらに不揮
発性半導体記憶装置の消去時間の短縮をすることができ
る。

【０１９３】図２７は、図２６の波形においてさらに、
一括書込パルスを段階的に強くした場合の波形を示す図
である。

【０１９４】図２７には、時刻ｔ３以降に繰返し印加さ
れるステップＳ３２の一括書込パルスを消去パルスの強
度の変化に応じて段階的に強くすることが示されてい
る。消去時間の短縮を図るとともに、一括書込パルスの
強度を調節することでステップＳ３４のイレースベリフ
ァイ完了後におけるメモリトランジスタのしきい値電圧
の分布幅のより狭帯化をすることができる。

【０１９５】このように、ステップＳ３５において一括
書込パルスの強度と消去パルスの強度とを同時に段階的
に強度を強くすることによってしきい値電圧の分布が狭
くなるため、ステップＳ６のオーバイレースベリファイ
においてビットごとオーバイレースリカバーに分岐する
メモリセルの数が減り、合計の消去時間を短縮すること
ができる。

【０１９６】［実施の形態５］図２８は、実施の形態５
の不揮発性半導体記憶装置における消去シーケンスを説
明するためのフローチャートである。

【０１９７】図２９は、図２８のフローチャートに従い
消去動作を行なった場合のワード線電位の変化を示した
波形図である。

【０１９８】図２８、図２９を参照して、実施の形態５
における消去フローは、図６に示した消去動作のフロー
チャートにおいてステップＳ３，Ｓ４，Ｓ２０，Ｓ５に
代えて、ステップＳ４０〜Ｓ４４を備える点が異なる。
ステップＳ６〜Ｓ１０は図６に示したフローチャートと
同様であり説明は繰返さない。

【０１９９】時刻ｔ１において消去コマンドが入力され
ると、ステップＳ４０の一括書込パルスが印加される。

【０２００】続いて時刻ｔ２においてステップＳ４１の
消去パルスが印加される。続いて時刻ｔ３においてステ
ップＳ４２の消去ベリファイが行なわれる。消去が指定
されたブロックの消去が完了していないため、時刻ｔ４
〜時刻ｔ１０では、ステップＳ４１の消去パルスの印加
とステップＳ４２の消去ベリファイとが繰返し行なわれ
る。

【０２０１】そして、時刻ｔ１１においてステップＳ４
２の消去ベリファイが行なわれ、消去が指定されたブロ
ックの消去が完了したと判定されると、ステップＳ４３
に進み時刻ｔ１２において一括書込パルスが印加され
る。この一括書込パルスの印加により、ステップＳ４
１，Ｓ４２の消去動作によって消去ベリファイ電圧以下
において広く分布していたメモリブロック中のメモリト
ランジスタのしきい値電圧は、分布幅が狭くなる。

【０２０２】時刻ｔ１３においてステップＳ４４の消去
パルスが印加されるが、この消去パルスの強度を適切な
強度に設定しておけば、時刻ｔ１４においてステップＳ
６のオーバイレースベリファイにおいて過消去と判定さ
れ、ステップＳ７以降のビットごとオーバイレースリカ
バーの処理がなされるメモリセルの数を少なくすること
ができる。

【０２０３】以上説明したように、実施の形態５におい
て示した消去動作のシーケンスは、ステップＳ４０〜Ｓ
４２において、まず消去動作を先に完了させておき、そ
の後、ステップＳ４３、ステップＳ４４のパルス印加に
よって過消去状態にばらついたメモリセルの分布を狭め
る。このようにして、ビットごとのオーバイレースリカ
バーの処理をしなければならないメモリセルの数を減ら
すことにより、時間短縮を図るものである。ステップＳ
４１，Ｓ４２の消去動作の中に一括書込パルスを印加す
るステップがないため、ステップＳ４２の消去ベリファ
イが完了するまでの時間の短縮を図ることができる。

【０２０４】［実施の形態５の変形例］図３０は、実施
の形態５の変形例における消去動作を説明するためのフ
ローチャートである。

【０２０５】図３１は、図３０に示したフローチャート
に従った消去動作を説明するためのワード線電位の変化
を示す波形図である。

【０２０６】図３０に示したフローチャートは、図２８
に示したフローチャートにおいて、ステップＳ４２の消
去ベリファイにおいて消去が未完了であると判定された
場合に、消去パルスの強度を変更するステップＳ４５を
さらに備える点が異なる。他の部分は図２８に示したフ
ローチャートと同様であり、説明は繰返さない。

【０２０７】図３０に示したフローチャートの消去シー
ケンスに従うと、図３１の時刻ｔ２において第１回目に
与えられるステップＳ４１の消去パルスの強度を小さく
設定しておき、消去ベリファイがパスしない場合にステ
ップＳ４５においてパルス強度を変更し、時刻ｔ４にお
いてはさらに強い消去パルスを与えている。このよう
に、消去ベリファイがパスしない場合にはさらに強い消
去パルスを次に印加するため、ステップＳ４２の消去ベ
リファイにおいてパスするまでに印加する消去パルスの
数を少なくすることができ、時間短縮を図ることができ
る。

【０２０８】図３２は、図３１に示した波形で表わされ
る消去シーケンスの変形例を示した波形図である。

【０２０９】図３１、図３２を参照して、図３１では、
時刻ｔ１３において印加されるステップＳ４４の消去パ
ルスは、ステップＳ４２の消去ベリファイがパスした場
合におけるステップＳ４１の消去パルスの強度と同じで
ある。これに対して、図３２の波形においては、時刻ｔ
１３において印加されるステップＳ４４の消去パルスの
強度は、消去ベリファイが完了した場合における最後に
与えられたステップＳ４１の消去パルスの強度よりも弱
く設定されている。

【０２１０】これは、一旦消去が完了したメモリブロッ
クに対してステップＳ４３の一括書込が行なわれた際
に、一括書込によりしきい値電圧が消去判定電圧を再び
超してしまうメモリトランジスタは、フローティングゲ
ートのカップリングが他のセルよりもよく、消去もされ
やすいので、時刻ｔ１０において印加されていた消去パ
ルスの強度よりも時刻ｔ３で印加する消去パルスの強度
を弱くしても、しきい値電圧の分布の狭帯化に十分効果
を発揮するためである。

【０２１１】［実施の形態６］図３３は、実施の形態６
の不揮発性半導体記憶装置の消去シーケンスを示すフロ
ーチャートである。

【０２１２】図３３に示したフローチャートは、図６に
示した実施の形態２の消去シーケンスを示すフローチャ
ートにおいて、ステップＳ３，Ｓ４，Ｓ２０，Ｓ５に代
えて、ステップＳ４０〜Ｓ４６を備える点が異なる。ス
テップＳ６〜Ｓ１０は図６に示したフローチャートと同
様であるので説明は繰返さない。

【０２１３】図３４は、図３３に示したフローチャート
の動作を説明するためのワード線電位の変化を示した波
形図である。

【０２１４】図３３、図３４を参照して、時刻ｔ１にお
いてステップＳ４０に示す消去コマンドが入力された後
の一括書込パルスの印加が開始される。

【０２１５】続いて時刻ｔ２においてステップＳ４１に
おける消去パルスの印加が開始される。そして、時刻ｔ
３において消去ベリファイが行なわれ（ステップＳ４
２）、メモリブロックの消去が完了していないと判定さ
れ、再び時刻ｔ４においてステップＳ４１の消去パルス
の印加がなされる。以降、時刻ｔ５〜ｔ１３までは消去
ベリファイと消去パルス印加が繰返し実施される。

【０２１６】そして、時刻ｔ１３の消去ベリファイ（ス
テップＳ４１）においてメモリブロックの消去が完了し
たと判定されると、時刻ｔ１４においてステップＳ４３
の一括書込パルスが印加される。この書込パルスはステ
ップＳ４０において印加された書込パルスよりも強度が
弱い。ステップＳ４３の一括書込パルスの印加によって
しきい値電圧の分布がかなり狭帯域化されることがわか
っている。たとえば、しきい値電圧が１．５Ｖ以下のメ
モリトランジスタの数も従来と比べてかなり減ってい
る。

【０２１７】続いて時刻ｔ１５においてステップＳ４４
の消去パルスが印加され、時刻ｔ１６において消去ベリ
ファイが行なわれる。そして、消去ベリファイがパスす
るまでステップＳ４４とステップＳ４６が繰返される
（時刻ｔ１７〜ｔ２０）。

【０２１８】すなわち、実施の形態６の消去シーケンス
においては、時間の短縮のため、一括書込パルスは消去
ベリファイのループの中には入れず、ステップＳ４３に
示すようにステップＳ４２の消去ベリファイの後に１回
だけ実施する。その後の消去パルスの印加の効果をステ
ップＳ４６の消去ベリファイを実施することにより、確
認する。したがって、実施の形態５に示した消去シーケ
ンスよりもさらに高精度にしきい値電圧を制御すること
ができる。

【０２１９】また、図３４では、時刻ｔ３〜ｔ１４の間
に与えられるステップＳ４２の消去ベリファイ時のワー
ド線電位は４．０Ｖ程度に設定され、一方、時刻ｔ１６
〜ｔ２０において与えられるステップＳ４６の消去ベリ
ファイ時のワード線電位は３．５Ｖ程度に設定されてい
る。

【０２２０】これにより、時刻ｔ１４において印加開始
されるステップＳ４３の一括書込パルス印加前には、メ
モリブロックに含まれるメモリトランジスタのしきい値
電圧が４．０Ｖ以下になる程度まで消去が行なわれる。
その後、ステップＳ４３の一括書込によりメモリブロッ
ク内のメモリトランジスタのしきい値電圧の分布を狭く
する。その後、さらに、しきい値電圧が３．５Ｖ以下と
なるように消去パルスの印加（ステップＳ４４）と消去
ベリファイ（ステップＳ４６）とが行なわれる。

【０２２１】このように２段階に制御することにより、
しきい値電圧の分布を狭めつつ、高精度にしきい値電圧
の制御を行なうことができる。

【０２２２】図３５は、図３４に示したワード線電位の
変化を示す波形の変形例を示した図である。

【０２２３】図３５に示した波形は、時刻ｔ２〜ｔ１３
の間に印加されるステップＳ４１の消去パルスの強度が
やや弱く設定され、時刻ｔ１５〜ｔ２０で与えられるス
テップＳ４４の消去パルスの強度の方が強く設定されて
いる点が、消去パルスの強度に特に変化を付けられてい
ない図３４に示した波形と異なる。

【０２２４】つまり、ベリファイを行なう判定電圧付近
までしきい値電圧を変化させるために、ベリファイを行
なう判定電圧に対応して最適と思われる強度に消去パル
スの強度を変化させて与えても良い。

【０２２５】［実施の形態６の変形例］図３６は、実施
の形態６の変形例の消去シーケンスを示したフローチャ
ートである。

【０２２６】図３６に示したフローチャートは、図３３
に示したフローチャートの構成において、ステップＳ４
２の消去ベリファイにおいて消去が未完了であると判定
された場合にパルス強度を変更するステップＳ４７と、
ステップＳ４６の消去ベリファイにおいて消去が未完了
であると判定された場合に、パルス強度を変更するステ
ップＳ４８とをさらに備える点が異なる。他のステップ
は図３３に示したフローチャートと同様であり、説明は
繰返さない。

【０２２７】図３７は、図３６に示したフローチャート
に従う消去シーケンスの動作を説明するためにワード線
電位の変化を示した第１の波形図である。

【０２２８】図３７を参照して、ステップＳ４１の消去
パルスが第１回目に印加される時刻ｔ２においては、消
去パルスの強度は弱く設定され、時刻ｔ２〜ｔ１４にお
いてステップＳ４２の消去ベリファイで消去未完了と判
定されるたびごとに、消去パルスの強度がステップＳ４
７において増加される。

【０２２９】このようにすることにより、過消去になる
メモリセルを最小限に抑えつつもステップＳ４２の消去
ベリファイが完了するまでの時間を短縮することができ
る。そして、この波形例においては、時刻ｔ１５におい
て印加されるステップＳ４４の消去パルスは、時刻ｔ１
２において印加された消去パルスよりもやや強い強度に
設定され、時刻ｔ１５〜ｔ２０では、ステップＳ１６の
消去ベリファイにおいて消去未完了と判定されるたびご
とにステップＳ４８においてパルス強度が強くなるよう
に変更されている。このようにすることにより、ステッ
プＳ４６の消去ベリファイが完了する時間も短縮するこ
とができ、かつ、ステップＳ６において過消去と判定さ
れるメモリセルの数も減らすことができる。

【０２３０】図３８は、図３６に示したフローチャート
に従う消去シーケンスの第２の波形例を示した図であ
る。

【０２３１】図３８に示した波形では、時刻ｔ５以降に
印加されるステップＳ４４の消去パルスの初期値が、時
刻ｔ２において第１回目に印加されるステップＳ４１の
消去パルスの強度と同じ強度から再び印加開始される点
が、消去パルスの強度が連続的に増加する図３７に示し
た波形と異なる。このように変更することにより、図３
７に示した波形を印加する場合よりもステップＳ６にお
いて過消去と判定されるメモリトランジスタの数を減ら
すことができる。

【０２３２】図３９は、図３６のフローチャートに従う
消去シーケンスの第３の波形例を示した図である。

【０２３３】図３９に示した波形では、時刻ｔ１５にお
いて与えられるステップＳ４４の消去パルスの第１回目
の強度は、ステップＳ４１において第１回目に与えられ
る消去パルスの強度よりもさらに小さく設定される点が
図３８の波形の場合と異なっている。このように設定す
ることにより、ステップＳ４１、Ｓ４２においては大ま
かに速く消去を完了させ、ステップＳ４４、Ｓ４６では
高精度にしきい値電圧を制御しつつ消去動作を完了させ
ることができる。

【０２３４】［実施の形態７］図４０は、実施の形態７
の不揮発性半導体記憶装置の消去シーケンスのフローチ
ャートである。

【０２３５】図４０に示したフローチャートは、図６に
示した実施の形態２の消去シーケンスのフローチャート
において、ステップＳ３，Ｓ４，Ｓ２０，Ｓ５に代えて
ステップＳ５０〜Ｓ５６を備える点が図６に示したフロ
ーチャートと異なる。ステップＳ６〜Ｓ１０について
は、図６に示したフローチャートと同様であるので説明
は繰返さない。

【０２３６】図４１は、図４０に示したフローチャート
に従う消去シーケンスを説明するためのワード線電位の
変化を示す波形図である。

【０２３７】図４０、図４１を参照して、ステップＳ１
において消去コマンドが入力され、時刻ｔ１において一
括書込パルスが与えられる（ステップＳ５０）。

【０２３８】続いて時刻ｔ２においてステップＳ５１の
消去パルスの印加がされる。そして、ステップＳ５２の
消去ベリファイのために時刻ｔ３において３．５Ｖ程度
の電位がワード線に印加される。以降、時刻ｔ４〜ｔ１
２まではステップＳ５１、ステップＳ５２が繰返され
る。

【０２３９】時刻ｔ１１の消去ベリファイにおいてしき
い値電圧が３．５Ｖ以下になったことが確認されると、
ステップＳ５３に進み時刻ｔ１２において一括書込パル
スが与えられる。そして、時刻ｔ１３においてステップ
Ｓ５４の書き戻しベリファイが実施される。このときに
は、ステップＳ５２の消去ベリファイの場合よりも低い
１．５Ｖ程度のゲート電位が与えられる。

【０２４０】そして、時刻ｔ１５において書き戻しベリ
ファイが完了した場合には、時刻ｔ１６においてステッ
プＳ５５の消去パルスが印加される。そしてステップＳ
５６の消去ベリファイが完了するまで繰返しステップＳ
５５の消去パルスの印加がされる。

【０２４１】以上説明したように、ステップＳ５１、ス
テップＳ５２においてまず消去を完了する。そして、ス
テップＳ５３、ステップＳ５４において過消去状態とな
ったメモリトランジスタの書き戻しが実行されたことを
確認する。そして、再びステップＳ５５、ステップＳ５
６においてメモリブロック内のメモリトランジスタの消
去が完了したことを確認する。このようにすることによ
り、より確実にメモリブロック内のメモリトランジスタ
のしきい値電圧の分布幅を狭めることができ、ステップ
Ｓ６においてビットごとオーバイレースリカバーの実行
を行なわなければならないメモリトランジスタの数を減
らすことができ、全体的には消去時間の短縮を行なうこ
とができる。

【０２４２】さらに、ステップＳ５４の書き戻しベリフ
ァイの判定条件をメモリトランジスタの数で規定するこ
とも可能である。

【０２４３】すなわち、通常は、メモリブロックに書込
みパルスを印加し、しきい値電圧がたとえば１．５Ｖよ
り小さい過消去状態にあるメモリトランジスタがメモリ
ブロック内になくなったときに、書き戻しベリファイが
完了したと判定する。

【０２４４】これに対して、過消去状態にあるメモリト
ランジスタの数を調べる。この過消去状態にあるメモリ
トランジスタの数が所定の数より少なければ書き戻しベ
リファイが完了したと判定することも可能である。

【０２４５】たとえば、ステップＳ７〜Ｓ９のメモリセ
ルのオーバイレースリカバーに１ビットあたり１０μｓ
程度かかるとすると、通常の消去動作を行った後に１万
ビットの過消去のメモリセルがあった場合には、１００
ｍｓの処理時間が必要となる。このときステップＳ５４
の判定条件として、たとえば、所定の数として１００ビ
ットを設定したときには、１００ビットまでの過消去状
態のメモリトランジスタが容認され、オーバイレースリ
カバーの処理時間は１ｍｓに減ることになる。

【０２４６】つまり、ステップＳ５４の処理をある程度
で切り上げたとしても合計の消去時間の短縮には十分効
果がある。したがって、ステップＳ５４において、過消
去のメモリセルをすべて書き戻すのに要する時間との兼
ね合いによって、所定数の過消去状態のメモリトランジ
スタを容認するようにしても良い。

【０２４７】図４２は、実施の形態７の変形例のフロー
チャートである。図４２のフローチャートは、図４０の
フローチャートの構成に加えて、ステップＳ５２におい
て消去未完了と判定された場合にパルス強度を変更する
ステップＳ５７と、ステップＳ５４において書き戻しが
未完了と判定された場合にパルス強度を変更するステッ
プＳ５８と、ステップＳ５６において消去が未完了と判
定された場合にパルス強度を変更するステップＳ５９を
さらに備える。他のステップは、図４０に示したフロー
チャートと同様であるため説明は繰返さない。

【０２４８】図４３、図４４は、図４２に示したフロー
チャートの動作を説明するために、ワード線電位の変化
を示した第１、第２の波形図である。

【０２４９】図４３を参照して、まずステップＳ５７に
よって時刻ｔ２〜ｔ１１の間に印加される消去パルス
は、ステップＳ５２において消去ベリファイが未完了で
あると判定されるたびごとに強くなるように段階的に強
度が変更される。このようにすることにより、過消去と
なるメモリトランジスタ数を抑制しつつ、消去時間の短
縮を図ることができる。

【０２５０】また、時刻ｔ１６〜ｔ２２において印加さ
れる消去パルスは、ステップＳ５６の消去ベリファイに
おいて消去未完了と判定されるたびごとに、ステップＳ
５９においてパルス強度が段階的に強くされる。したが
って、過消去となるメモリトランジスタ数を抑制しつつ
も、ステップＳ５６の消去ベリファイが完了するまでの
所要時間を短くすることができる。

【０２５１】さらに、図４４においては、時刻ｔ１２〜
ｔ１５において印加されるステップＳ５３の一括書込パ
ルスも、ステップＳ５４の書き戻しベリファイにおいて
書き戻しが未完了であると判定されるたびごとに、ステ
ップＳ５８においてパルス強度が強く段階的に設定され
るため、過剰に書込戻されるメモリトランジスタの数を
抑制しつつ、ステップＳ５４の書き戻しベリファイが完
了する時間を短くすることができる。

【０２５２】［実施の形態８］図４５は、実施の形態８
の不揮発性半導体記憶装置の消去シーケンスを示したフ
ローチャートである。

【０２５３】図４６は、図４５のフローチャートの動作
を説明するための、ワード線電位の変化を示した波形図
である。

【０２５４】図４５に示したフローチャートは、図６に
示したフローチャートの構成においてステップＳ３，Ｓ
４，Ｓ２０，Ｓ５に代えて、ステップＳ６０〜Ｓ６５を
備える点が図６に示したフローチャートと異なる。ステ
ップＳ６〜Ｓ１６については図６に示したフローチャー
トと同様であり説明は繰返さない。

【０２５５】図４５、図４６を参照して、消去コマンド
がステップＳ１において入力されると、時刻ｔ１におい
て消去前の一括書込が実施される（ステップＳ６０）。
そして、時刻ｔ２において消去パルスが印加される（ス
テップＳ６１）。

【０２５６】続いて、時刻ｔ３においてステップＳ６２
の消去ベリファイのためにパルスが印加される。このパ
ルスは４．０Ｖ程度の電位をワード線に与えるパルスで
ある。そして、このベリファイが完了するまで繰返しス
テップＳ６１の消去パルスが時刻ｔ４〜ｔ１２の間印加
される。

【０２５７】時刻ｔ１２においてステップＳ６２の消去
ベリファイにおいて消去が完了されたと判定されると、
時刻ｔ１４においてステップＳ６３の一括書込パルスが
印加される。そして時刻ｔ１５においてステップＳ６４
の消去パルスが印加され、時刻ｔ１６においてステップ
Ｓ６５の消去ベリファイが実施される。ステップＳ６５
の消去ベリファイにおいてはワード線の電位は３．５Ｖ
程度に設定され、完全に消去されたか否かが判定され
る。そして時刻ｔ１７〜時刻ｔ２０においてはステップ
Ｓ６５の消去ベリファイが完了するまでステップＳ６
３、ステップＳ６４の一括書込パルス、消去パルスの印
加が繰返し実施されることになる。

【０２５８】このような構成にすることにより、ステッ
プＳ６１、Ｓ６２において第１回目の消去パルスによる
消去を実施し、その後さらに高精度にしきい値電圧を小
さくする消去動作をステップＳ６３〜Ｓ６５で行なう。
実施の形態８に示した消去シーケンスでも、実施の形態
６、７と同様に、従来に比べてしきい値電圧の分布幅を
狭くしつつ消去時間を短縮することができる。

【０２５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２６０】

【発明の効果】請求項１〜３に記載の不揮発性半導体記
憶装置は、消去前一括書込の前にブロック単位で消去パ
ルスを印加することにより、消去パルス印加後のしきい
値電圧の分布幅が狭くなるので、オーバイレースリカバ
ーの処理がされる対象となるメモリトランジスタが少な
くなり、合計の消去時間を短くすることができる。

【０２６１】請求項４に記載の不揮発性半導体記憶装置
は、請求項１に記載の不揮発性半導体記憶装置の奏する
効果に加えて、しきい値電圧が低いメモリトランジスタ
をベリファイおよびリードする際に、同一ビット線上に
ある非選択メモリトランジスタのオフリークの総和によ
って生じるオーバイレースリカバーの誤動作を防ぐこと
ができる。

【０２６２】請求項５、６に記載の不揮発性半導体記憶
装置は、一回の消去パルスを印加するごとに一括書込パ
ルスによる軽い書込を実施することにより、ＦＮトンネ
ル電流を用いた一括消去を実施して広くなったしきい値
電圧の分布幅を一回の消去パルスを印加するごとに狭く
する。したがって、オーバイレースリカバーの処理の対
象となるメモリトランジスタの数が少なくなるととも
に、オーバイレースリカバーの対象となったメモリトラ
ンジスタに対しては、チャネルホットエレクトロンによ
り高速で書き戻すことができるので、合計の消去シーケ
ンスの完了時間を短くすることが可能となる。

【０２６３】請求項７に記載の不揮発性半導体記憶装置
は、請求項５に記載の不揮発性半導体記憶装置の奏する
効果に加えて、しきい値電圧が低いメモリトランジスタ
をベリファイおよびリードする際に、同一ビット線上に
ある非選択メモリトランジスタのオフリークの総和によ
って生じるオーバイレースリカバーの誤動作を防ぐこと
ができる。

【０２６４】請求項８、９に記載の不揮発性半導体記憶
装置のデータ消去方法は、消去前一括書込の前にブロッ
ク単位で消去パルスを印加することにより、消去パルス
印加後のしきい値電圧の分布幅が狭くなるので、オーバ
イレースリカバーの処理がされる対象となるメモリトラ
ンジスタが少なくなり、合計の消去時間を短くすること
ができる。

【０２６５】請求項１０、１１に記載の不揮発性半導体
記憶装置のデータ消去方法は、一回の消去パルスを印加
するごとに一括書込パルスによる軽い書込を実施するこ
とにより、ＦＮトンネル電流を用いた一括消去を実施し
て広くなったしきい値電圧の分布幅を一回の消去パルス
を印加するごとに狭くする。したがって、オーバイレー
スリカバーの処理の対象となるメモリトランジスタの数
が少なくなるとともに、オーバイレースリカバーの対象
となったメモリトランジスタに対しては、チャネルホッ
トエレクトロンにより高速で書き戻すことができるの
で、合計の消去シーケンスの完了時間を短くすることが
可能となる。

【０２６６】請求項１２に記載の不揮発性半導体記憶装
置のデータ消去方法は、判定値Ｖｍａｘ付近でしきい値
電圧が上下を繰返してしまうようなメモリトランジスタ
の場合でも、イレースベリファイをパスする可能性が増
し、消去コマンドの入力がされてからイレースベリファ
イが完了するまでのパルス印加数を少なくすることがで
き、消去時間を短縮することができる。

【０２６７】請求項１３、１４に記載の不揮発性半導体
記憶装置のデータ消去方法は、請求項１２に記載の不揮
発性半導体記憶装置のデータ消去方法の奏する効果に加
えて、消去時に印加するパルス数を少なくできるので、
さらに消去時間を短縮することができる。

【０２６８】請求項１５、１６に記載の不揮発性半導体
記憶装置のデータ消去方法は、まず消去動作を先に完了
させておき、パルス印加によって過消去状態にばらつい
たメモリセルの分布を狭めるので、ビットごとのオーバ
イレースリカバーの処理をしなければならないメモリセ
ルの数を減らすことができ、時間短縮を図ることができ
る。

【０２６９】請求項１７に記載の不揮発性半導体記憶装
置のデータ消去方法は、２段階にわたり消去ベリファイ
を行なうので、より高精度なしきい値電圧の制御が可能
である。

【０２７０】請求項１８、１９に記載の不揮発性半導体
記憶装置のデータ消去方法は、請求項１７に記載の不揮
発性半導体記憶装置のデータ消去方法の奏する効果に加
えて、消去パルスを最初に加える前に予備書込を行なう
ので、さらに消去時間の短縮を図ることができる。

【０２７１】請求項２０に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項１９に記載の不揮発性半
導体記憶装置のデータ消去方法の奏する効果に加えて、
予備書込パルスに対して消去パルスを与えた後に印加す
る書込パルスは、印加によって生ずるメモリトランジス
タのしきい値電圧のシフト量が小さいので、より高精度
なしきい値電圧の制御が可能である。

【０２７２】請求項２１〜２３に記載の不揮発性半導体
記憶装置のデータ消去方法は、請求項１７に記載の不揮
発性半導体記憶装置のデータ消去方法の奏する効果に加
えて、消去時に印加するパルス数を少なくできるので、
さらに消去時間を短縮することができる。

【０２７３】請求項２４、２５に記載の不揮発性半導体
記憶装置のデータ消去方法は、２段階にわたり消去ベリ
ファイを行ない、消去ベリファイ時に書込パルスと消去
パルスを組合せて印加するので、より高精度なしきい値
電圧の制御が可能である。

【０２７４】請求項２６〜２８に記載の不揮発性半導体
記憶装置のデータ消去方法は、２段階にわたり消去ベリ
ファイを行ない、その間に書き戻しベリファイも併せて
行なうため、より高精度なしきい値電圧の制御が可能で
ある。

【０２７５】請求項２９に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２６に記載の不揮発性半
導体記憶装置のデータ消去方法の奏する効果に加えて、
消去パルスを最初に加える前に予備書込を行なうので、
さらに消去時間の短縮を図ることができる。

【０２７６】請求項３０に記載の不揮発性半導体記憶装
置のデータ消去方法は、請求項２９に記載の不揮発性半
導体記憶装置のデータ消去方法の奏する効果に加えて、
予備書込パルスに対して消去パルスを与えた後に印加す
る書込パルスは、印加によって生ずるメモリトランジス
タのしきい値電圧のシフト量が小さいので、より高精度
なしきい値電圧の制御が可能である。

【図面の簡単な説明】

【図１】 本発明の不揮発性半導体記憶装置１の概略構
成を示すブロック図である。

【図２】 図１の書込＆消去制御部２が制御するフラッ
シュメモリの消去シーケンスを示したフローチャートで
ある。

【図３】 図２の消去シーケンスにおいてステップＳ１
の消去コマンド入力前のしきい値電圧の分布を示した図
である。

【図４】 図２におけるステップＳ２が実施された後の
消去パルス印加後のメモリブロック内のしきい値電圧の
分布を示した図である。

【図５】 図２のステップＳ３が終了し、消去前一括書
込が終わった後のメモリトランジスタのしきい値分布を
示した図である。

【図６】 実施の形態２の不揮発性半導体記憶装置にお
いて行なわれる消去シーケンスを示したフローチャート
である。

【図７】 消去パルス印加後のしきい値電圧の分布を示
した図である。

【図８】 図６のステップＳ２０の一括書込パルスを与
えた後のしきい値電圧の分布を示した図である。

【図９】 再びステップＳ４で消去パルスが印加された
後のしきい値電圧分布を示した図である。

【図１０】 図９に示したしきい値電圧の分布をとって
いたメモリブロックにさらにステップＳ２０の一括書込
パルスを与え、ステップＳ５のイレースベリファイが完
了した後のメモリトランジスタのしきい値電圧の分布を
示した図である。

【図１１】 実施の形態３においてイレースベリファイ
時にメモリブロックに印加される電圧の設定を説明する
ための回路図である。

【図１２】 図１１の回路図の選択されたメモリトラン
ジスタに与えられる電位を説明するための図である。

【図１３】 実施の形態３におけるオーバイレースベリ
ファイ時のメモリブロックの電圧設定を説明するための
回路図である。

【図１４】 図１３に示した選択ビットに対応するメモ
リトランジスタの設定電位を説明するための図である。

【図１５】 実施の形態３におけるリード時の電圧設定
を説明するための回路図である。

【図１６】 リード時の選択ビットに対応するメモリト
ランジスタの設定電位を説明するための図である。

【図１７】 しきい値電圧Ｖｔｈを２．０Ｖに設定した
場合のメモリトランジスタのゲート電位とドレイン電流
の基板電位の依存性を示した図である。

【図１８】 図１７の縦軸を対数表示にした図である。

【図１９】 基板電位Ｖｂが０Ｖの状態でしきい値電圧
Ｖｔｈを２．０Ｖにした場合と、基板電位Ｖｂが−１．
５Ｖの状態でしきい値電圧Ｖｔｈを２．０Ｖにした場合
のゲート電位とドレイン電流の関係を示す図である。

【図２０】 図１９の縦軸を対数表示にした図である。

【図２１】 設定したしきい値電圧の範囲内に入れるの
が困難なメモリトランジスタのしきい値電圧の変化を説
明するための図である。

【図２２】 実施の形態４の不揮発性半導体記憶装置に
おいて行なわれる消去のシーケンスを示したフローチャ
ートである。

【図２３】 図２２に示したフローチャートのシーケン
スによって消去する場合に、メモリトランジスタのゲー
ト電圧すなわちワード線電位Ｖ_WLの変化を示した波形図
である。

【図２４】 図２２のフローチャートに従う消去シーケ
ンスにおけるメモリトランジスタのしきい値電圧の変化
を示した図である。

【図２５】 実施の形態４の不揮発性半導体記憶装置の
消去シーケンスの変形例を示すフローチャートである。

【図２６】 図２５のフローチャートに従った消去動作
を説明するためのワード線電位の変化を示した波形図で
ある。

【図２７】 図２６の波形においてさらに、一括書込パ
ルスを段階的に強くした場合の波形を示す図である。

【図２８】 実施の形態５の不揮発性半導体記憶装置に
おける消去シーケンスを説明するためのフローチャート
である。

【図２９】 図２８のフローチャートに従い消去動作を
行なった場合のワード線電位の変化を示した波形図であ
る。

【図３０】 実施の形態５の変形例における消去動作を
説明するためのフローチャートである。

【図３１】 図３０に示したフローチャートに従った消
去動作を説明するためのワード線電位の変化を示す波形
図である。

【図３２】 図３１に示した波形で表わされる消去シー
ケンスの変形例を示した波形図である。

【図３３】 実施の形態６の不揮発性半導体記憶装置の
消去シーケンスを示すフローチャートである。

【図３４】 図３３に示したフローチャートの動作を説
明するためのワード線電位の変化を示した波形図であ
る。

【図３５】 図３４に示したワード線電位の変化を示す
波形の変形例を示した図である。

【図３６】 実施の形態６の変形例の消去シーケンスを
示したフローチャートである。

【図３７】 図３６に示したフローチャートに従う消去
シーケンスの動作を説明するためにワード線電位の変化
を示した第１の波形図である。

【図３８】 図３６に示したフローチャートに従う消去
シーケンスの第２の波形例を示した図である。

【図３９】 図３６のフローチャートに従う消去シーケ
ンスの第３の波形例を示した図である。

【図４０】 実施の形態７の不揮発性半導体記憶装置の
消去シーケンスのフローチャートである。

【図４１】 図４０に示したフローチャートに従う消去
シーケンスを説明するためのワード線電位の変化を示す
波形図である。

【図４２】 実施の形態７の変形例のフローチャートで
ある。

【図４３】 図４２に示したフローチャートの動作を説
明するために、ワード線電位の変化を示した第１の波形
図である。

【図４４】 図４２に示したフローチャートの動作を説
明するために、ワード線電位の変化を示した第２の波形
図である。

【図４５】 実施の形態８の不揮発性半導体記憶装置の
消去シーケンスを示したフローチャートである。

【図４６】 図４５のフローチャートの動作を説明する
ための、ワード線電位の変化を示した波形図である。

【図４７】 従来のフラッシュメモリの最もシンプルな
消去シーケンスの例を示したフローチャートである。

【図４８】 図４７におけるステップＳ１０２で行なわ
れる消去パルスを与えている時の印加電圧を説明するた
めのメモリブロックの回路図である。

【図４９】 消去パルスが印加されている場合のメモリ
トランジスタに印加されている電圧を説明するための図
である。

【図５０】 図４７に示したシーケンスにおいてステッ
プＳ１０３で行なわれるイレースベリファイの場合に印
加される電圧を説明するための回路図である。

【図５１】 図５０の選択ビットに対応したメモリトラ
ンジスタに印加される電圧を示した図である。

【図５２】 従来のフラッシュメモリのリード時の電圧
設定を説明するための回路図である。

【図５３】 図５２に示したリード時の選択されたメモ
リトランジスタに与えられる電位を示した図である。

【図５４】 消去パルス印加前のしきい値電圧の分布を
示す図である。

【図５５】 図４７の消去シーケンスにおいて消去パル
スが印加されても、完全に全ビットのデータが消去され
ていない不完全な消去状態を示した図である。

【図５６】 図４７のステップＳ１０３においてイレー
スベリファイが完了した場合のしきい値電圧の分布を示
した図である。

【図５７】 消去状態の各しきい値電圧を有するメモリ
トランジスタのゲート電圧とドレイン電流の特性を表わ
した図である。

【図５８】 図４７で示した消去シーケンスの過消去の
問題に対する対策を施したフローを示したフローチャー
トである。

【図５９】 図５８のステップＳ１１４において実行さ
れたオーバイレースベリファイ時にメモリブロックに与
えられる電圧を説明するための回路図である。

【図６０】 オーバイレースベリファイ時における選択
ビットに対応するメモリトランジスタに与えられる電圧
を示した図である。

【図６１】 図５８のステップＳ１１５に示したビット
毎オーバイレースリカバー時におけるメモリブロックに
与える電圧を示した回路図である。

【図６２】 図５８の消去シーケンスの消去時間をさら
に短縮する消去シーケンスを説明するためのフローチャ
ートである。

【図６３】 図６２に示した消去シーケンスの消去時間
のさらなる短縮を図ったフローチャートである。

【図６４】 図６３のステップＳ１３１における消去前
一括書込を行なう場合のメモリブロックに与える電圧を
説明するための回路図である。

【図６５】 図６４に示した消去前一括書込時において
メモリトランジスタに印加される電圧を説明するための
図である。

【図６６】 図６３の消去シーケンスにおいてステップ
Ｓ１３１の消去前一括書込を行なう前のしきい値電圧の
分布を示した図である。

【図６７】 消去前一括書込をしている途中のメモリト
ランジスタのしきい値電圧の分布を示した図である。

【図６８】 消去前一括書込が終了した後のしきい値電
圧の分布を示した図である。

【符号の説明】

１ 不揮発性半導体記憶装置、２ 消去制御部、３ 電
圧発生部、４ 正電圧発生回路、８ 電圧発生回路、１
２ ＷＬブースト回路、１４ ディストリビュータ、１
６ アドレスバッファ、１８ Ｘデコーダ、２０ Ｙデ
コーダ、２２入出力バッファ、２４ Ｙ系制御回路、２
６ メモリアレイ、２８ セレクトゲート、ＢＬ１〜Ｂ
Ｌｍ ビット線、ＢＬＯＣＫ０〜ＢＬＯＣＫｎ メモリ
ブロック、ＭＢＬ メインビット線、ＭＴ メモリトラ
ンジスタ、Ｓ１〜Ｓ１３１ ステップ、ＳＧ セレクト
ゲート、ＳＧＬ セレクトゲート線、ＳＬ ソース線、
ＷＬ０〜ＷＬｎ ワード線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 好和 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AD08 AD15 AE05 AE08

Claims (30)

【特許請求の範囲】
1. 【請求項１】 行列状に配置される不揮発性の複数のメ
   モリトランジスタを含むメモリブロックと、 前記メモリトランジスタの行を選択する複数のワード線
   と、 前記メモリトランジスタの列に対応して設けられる複数
   のビット線と、 前記複数のワード線、前記複数のビット線、前記複数の
   メモリトランジスタの基板部およびソースに与える電位
   を発生する電位発生部と、 前記電位発生部の発生する電位を制御し前記メモリブロ
   ックのデータ消去を行なう書込消去制御部とを備え、 前記書込消去制御部は、前記メモリブロックが保持する
   情報を消去する際に、前記複数のメモリトランジスタに
   一括して第１の消去パルスを与えた後に前記複数のメモ
   リトランジスタに一括して書込を行ない、さらに前記複
   数のメモリトランジスタが消去状態になるまで第２の消
   去パルスを前記複数のメモリトランジスタに一括して繰
   り返し与え、前記消去状態が確認されると、過消去状態
   になった前記メモリトランジスタに対して、選択的に書
   き戻し動作を行なう、不揮発性半導体記憶装置。
2. 【請求項２】 前記メモリトランジスタは、フローティ
   ングゲートを有するＭＯＳトランジスタであり、 前記第１の消去パルスの印加による前記メモリトランジ
   スタのしきい値電圧のシフト量は、前記第２の消去パル
   スを一括して繰り返し与えることによる前記メモリトラ
   ンジスタのしきい値電圧のシフト量よりも少ない、請求
   項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記第１の消去パルスは、前記メモリブ
   ロックが保持する情報を一回消去する際に一回与えられ
   る、請求項２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記メモリトランジスタはＮ型であり、 前記書込消去制御部は、前記メモリトランジスタのドレ
   イン−ソース間に電位差を与えて流れる電流を検出する
   ことによって前記消去状態を確認する際に、前記メモリ
   トランジスタのサブスレッショルド電流を小さくする負
   電位を前記基板部に与える、請求項１に記載の不揮発性
   半導体記憶装置。
5. 【請求項５】 行列状に配置された不揮発性の複数のメ
   モリトランジスタを含むメモリブロックと、 前記メモリトランジスタの行を選択する複数のワード線
   と、 前記メモリトランジスタの列に対応して設けられる複数
   のビット線と、 前記複数のワード線、前記複数のビット線、前記メモリ
   トランジスタの基板部およびソースに与える電位を発生
   する電位発生部と、 前記電位発生部を制御して前記メモリブロックのデータ
   消去を行なう書込消去制御部とを備え、 前記書込消去制御部は、前記メモリブロックが保持する
   情報を消去する際に、前記複数のメモリトランジスタに
   消去パルスを一括して与えた後書込パルスを一括して与
   える動作を前記複数のメモリトランジスタが消去状態に
   なるまで繰り返し、前記消去状態が確認されると、過消
   去状態になった前記メモリトランジスタに対して、選択
   的に書き戻し動作を行なう、不揮発性半導体記憶装置。
6. 【請求項６】 前記メモリトランジスタは、フローティ
   ングゲートを有するＭＯＳトランジスタであり、 前記書込パルスの印加による前記メモリトランジスタの
   しきい値電圧のシフト量は、前記消去パルスの印加によ
   る前記メモリトランジスタのしきい値電圧のシフト量よ
   りも少ない、請求項５に記載の不揮発性半導体記憶装
   置。
7. 【請求項７】 前記メモリトランジスタはＮ型であり、 前記書込消去制御部は、前記メモリトランジスタのドレ
   イン−ソース間に電位差を与えて流れる電流を検出する
   ことによって前記消去状態を確認する際に、前記メモリ
   トランジスタのサブスレッショルド電流を小さくする負
   電位を前記基板部に与える、請求項５に記載の不揮発性
   半導体記憶装置。
8. 【請求項８】 行列状に配置された不揮発性の複数のメ
   モリトランジスタを含むメモリブロックと、前記メモリ
   トランジスタの行を選択する複数のワード線と、前記メ
   モリトランジスタの列に対応して設けられる複数のビッ
   ト線と、前記複数のワード線、前記複数のビット線、前
   記メモリトランジスタの基板部およびソースに与える電
   位を発生する電位発生部と、前記電位発生部を制御して
   前記メモリブロックのデータ消去を行なう書込消去制御
   部とを備える不揮発性半導体記憶装置のデータ消去方法
   であって、 前記複数のメモリトランジスタに一括して第１の消去パ
   ルスを与えた後に前記複数のメモリトランジスタに一括
   して書込を行なうステップと、 前記複数のメモリトランジスタが消去状態になるまで第
   ２の消去パルスを前記複数のメモリトランジスタに一括
   して繰り返し与えるステップと、 前記消去状態が確認されると、過消去状態になった前記
   メモリトランジスタに対して、選択的に書き戻し動作を
   行なうステップとを備える、不揮発性半導体記憶装置の
   データ消去方法。
9. 【請求項９】 前記メモリトランジスタは、フローティ
   ングゲートを有するＭＯＳトランジスタであり、 前記第１の消去パルスの印加による前記メモリトランジ
   スタのしきい値電圧のシフト量は、前記第２の消去パル
   スを一括して繰り返し与えることによる前記メモリトラ
   ンジスタのしきい値電圧のシフト量よりも少ない、請求
   項８に記載の不揮発性半導体記憶装置のデータ消去方
   法。
10. 【請求項１０】 行列状に配置された不揮発性の複数の
    メモリトランジスタを含むメモリブロックと、前記メモ
    リトランジスタの行を選択する複数のワード線と、前記
    メモリトランジスタの列に対応して設けられる複数のビ
    ット線と、前記複数のワード線、前記複数のビット線、
    前記メモリトランジスタの基板部およびソースに与える
    電位を発生する電位発生部と、前記電位発生部を制御し
    て前記メモリブロックのデータ消去を行なう書込消去制
    御部とを備える不揮発性半導体記憶装置のデータ消去方
    法であって、 前記複数のメモリトランジスタに消去パルスを一括して
    与えた後書込パルスを一括して与える動作を前記複数の
    メモリトランジスタが消去状態になるまで繰り返すステ
    ップと、 前記消去状態が確認されると、過消去状態になった前記
    メモリトランジスタに対して、選択的に書き戻し動作を
    行なうステップとを備える、不揮発性半導体記憶装置の
    データ消去方法。
11. 【請求項１１】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 前記書込パルスの印加による前記メモリトランジスタの
    しきい値電圧のシフト量は、前記消去パルスの印加によ
    る前記メモリトランジスタのしきい値電圧のシフト量よ
    りも少ない、請求項１０に記載の不揮発性半導体記憶装
    置のデータ消去方法。
12. 【請求項１２】 行列状に配置された不揮発性の複数の
    メモリトランジスタを含むメモリブロックと、前記メモ
    リトランジスタの行を選択する複数のワード線と、前記
    メモリトランジスタの列に対応して設けられる複数のビ
    ット線と、前記複数のワード線、前記複数のビット線、
    前記メモリトランジスタの基板部およびソースに与える
    電位を発生する電位発生部と、前記電位発生部を制御し
    て前記メモリブロックのデータ消去を行なう書込消去制
    御部とを備える不揮発性半導体記憶装置のデータ消去方
    法であって、 前記複数のメモリトランジスタに対して一括して第１の
    消去パルスを与えるステップと、 前記複数のメモリトランジスタに対して、一括して書込
    パルスを与えた後に一括して第２の消去パルスを与える
    動作を前記複数のメモリトランジスタが消去状態になる
    まで繰り返すステップと、 過消去状態になった前記メモリトランジスタに対して、
    選択的に書き戻し動作を行なうステップとを備える、不
    揮発性半導体記憶装置のデータ消去方法。
13. 【請求項１３】 前記第２の消去パルスは、前記複数の
    メモリトランジスタが消去状態になるまでに、段階的に
    強度が強められる、請求項１２に記載の不揮発性半導体
    記憶装置のデータ消去方法。
14. 【請求項１４】 前記書込パルスは、前記複数のメモリ
    トランジスタが消去状態になるまでに、段階的に強度が
    強められる、請求項１３に記載の不揮発性半導体記憶装
    置のデータ消去方法。
15. 【請求項１５】 行列状に配置された不揮発性の複数の
    メモリトランジスタを含むメモリブロックと、前記メモ
    リトランジスタの行を選択する複数のワード線と、前記
    メモリトランジスタの列に対応して設けられる複数のビ
    ット線と、前記複数のワード線、前記複数のビット線、
    前記メモリトランジスタの基板部およびソースに与える
    電位を発生する電位発生部と、前記電位発生部を制御し
    て前記メモリブロックのデータ消去を行なう書込消去制
    御部とを備える不揮発性半導体記憶装置のデータ消去方
    法であって、 前記複数のメモリトランジスタに対して一括して第１の
    消去パルスを与える動作を前記複数のメモリトランジス
    タが消去状態になるまで繰り返すステップと、 前記複数のメモリトランジスタに対して、一括して第１
    の書込パルスを与えた後に一括して第２の消去パルスを
    与えるステップと、 過消去状態になった前記メモリトランジスタに対して、
    選択的に書き戻し動作を行なうステップとを備える、不
    揮発性半導体記憶装置のデータ消去方法。
16. 【請求項１６】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 前記第２の消去パルスの印加による前記メモリトランジ
    スタのしきい値電圧のシフト量は、最後に与えられた前
    記第１の消去パルスの印加による前記メモリトランジス
    タのしきい値電圧のシフト量以下である、請求項１５に
    記載の不揮発性半導体記憶装置のデータ消去方法。
17. 【請求項１７】 行列状に配置された不揮発性の複数の
    メモリトランジスタを含むメモリブロックと、前記メモ
    リトランジスタの行を選択する複数のワード線と、前記
    メモリトランジスタの列に対応して設けられる複数のビ
    ット線と、前記複数のワード線、前記複数のビット線、
    前記メモリトランジスタの基板部およびソースに与える
    電位を発生する電位発生部と、前記電位発生部を制御し
    て前記メモリブロックのデータ消去を行なう書込消去制
    御部とを備える不揮発性半導体記憶装置のデータ消去方
    法であって、 一括して前記複数のメモリトランジスタに対して第１の
    消去パルスを与える動作を前記複数のメモリトランジス
    タが第１の消去状態になるまで繰り返すステップと、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して一括して書込パルスを与えるステップと、 前記書込みパルスが印加された後に、一括して前記複数
    のメモリトランジスタに対して第２の消去パルスを与え
    る動作を前記複数のメモリトランジスタが第２の消去状
    態になるまで繰り返すステップと、 前記第２の消去状態が確認されると、過消去状態になっ
    た前記メモリトランジスタに対して、選択的に書き戻し
    動作を行なうステップとを備える、不揮発性半導体記憶
    装置のデータ消去方法。
18. 【請求項１８】 第１の消去パルスを与える動作を繰返
    すステップに先立って、前記複数のメモリトランジスタ
    に対して一括して消去前の予備書込を行なう予備書込パ
    ルスを与えるステップをさらに備える、請求項１７に記
    載の不揮発性半導体記憶装置のデータ消去方法。
19. 【請求項１９】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 前記書込みパルスの印加による前記メモリトランジスタ
    のしきい値電圧のシフト量は、前記予備書込みパルスの
    印加による前記メモリトランジスタのしきい値電圧のシ
    フト量よりも小さい、請求項１８に記載の不揮発性半導
    体記憶装置のデータ消去方法。
20. 【請求項２０】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 前記第１の消去状態は、前記メモリトランジスタのしき
    い値電圧が第１の値以下となる状態であり、 前記第２の消去状態は、前記メモリトランジスタのしき
    い値電圧が前記第１の値より小さい第２の値以下となる
    状態である、請求項１７に記載の不揮発性半導体記憶装
    置のデータ消去方法。
21. 【請求項２１】 前記第１の消去パルスは、前記複数の
    メモリトランジスタが第１の消去状態になるまでに、段
    階的に強度が強められる、請求項１７に記載の不揮発性
    半導体記憶装置のデータ消去方法。
22. 【請求項２２】 前記第２の消去パルスは、前記複数の
    メモリトランジスタが第２の消去状態になるまでに、段
    階的に強度が強められる、請求項２１に記載の不揮発性
    半導体記憶装置のデータ消去方法。
23. 【請求項２３】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 最初に与えられた前記第２の消去パルスの印加による前
    記メモリトランジスタのしきい値電圧のシフト量は、最
    後に与えられた前記第１の消去パルスの印加による前記
    メモリトランジスタのしきい値電圧のシフト量以下であ
    る、請求項２２に記載の不揮発性半導体記憶装置のデー
    タ消去方法。
24. 【請求項２４】 行列状に配置された不揮発性の複数の
    メモリトランジスタを含むメモリブロックと、前記メモ
    リトランジスタの行を選択する複数のワード線と、前記
    メモリトランジスタの列に対応して設けられる複数のビ
    ット線と、前記複数のワード線、前記複数のビット線、
    前記メモリトランジスタの基板部およびソースに与える
    電位を発生する電位発生部と、前記電位発生部を制御し
    て前記メモリブロックのデータ消去を行なう書込消去制
    御部とを備える不揮発性半導体記憶装置のデータ消去方
    法であって、 前記複数のメモリトランジスタに対して一括して第１の
    消去パルスを与える動作を前記複数のメモリトランジス
    タが第１の消去状態になるまで繰り返すステップと、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して、一括して書込パルスを与えた後に一括して
    第２の消去パルスを与える動作を第２の消去状態になる
    まで繰返すステップと、 前記第２の消去状態が確認されると、過消去状態になっ
    た前記メモリトランジスタに対して、選択的に書き戻し
    動作を行なうステップとを備える、不揮発性半導体記憶
    装置のデータ消去方法。
25. 【請求項２５】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 前記第１の消去状態は、前記メモリトランジスタのしき
    い値電圧が第１の値以下となる状態であり、 前記第２の消去状態は、前記メモリトランジスタのしき
    い値電圧が前記第１の値より小さい第２の値以下となる
    状態である、請求項２４に記載の不揮発性半導体記憶装
    置のデータ消去方法。
26. 【請求項２６】 行列状に配置された不揮発性の複数の
    メモリトランジスタを含むメモリブロックと、前記メモ
    リトランジスタの行を選択する複数のワード線と、前記
    メモリトランジスタの列に対応して設けられる複数のビ
    ット線と、前記複数のワード線、前記複数のビット線、
    前記メモリトランジスタの基板部およびソースに与える
    電位を発生する電位発生部と、前記電位発生部を制御し
    て前記メモリブロックのデータ消去を行なう書込消去制
    御部とを備える不揮発性半導体記憶装置のデータ消去方
    法であって、 前記複数のメモリトランジスタに対して一括して第１の
    消去パルスを与える動作を前記複数のメモリトランジス
    タが第１の消去状態になるまで繰り返すステップと、 前記第１の消去状態にある前記複数のメモリトランジス
    タに対して、所定の書き戻し状態になるまで一括して書
    込パルスを繰り返し与えるステップと、 前記第１の書き戻し状態にある前記複数のメモリトラン
    ジスタに対して、一括して第２の消去パルスを与える動
    作を前記複数のメモリトランジスタが第２の消去状態に
    なるまで繰り返すステップと、 前記第２の消去状態が確認されると、過消去状態になっ
    た前記メモリトランジスタに対して、選択的に書き戻し
    動作を行なうステップとを備える、不揮発性半導体記憶
    装置のデータ消去方法。
27. 【請求項２７】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 前記所定の書き戻し状態は、前記メモリトランジスタの
    しきい値電圧が第１の値以上となる状態であり、 前記過消去状態は、前記メモリトランジスタのしきい値
    電圧が、前記第１の値より大きい第２の値より小さくな
    る状態である、請求項２６に記載の不揮発性半導体記憶
    装置のデータ消去方法。
28. 【請求項２８】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 前記所定の書き戻し状態は、前記複数のメモリトランジ
    スタのうちのしきい値電圧が第１の値より小さい前記メ
    モリトランジスタの数が所定の数より少ない状態であ
    る、請求項２６に記載の不揮発性半導体記憶装置のデー
    タ消去方法。
29. 【請求項２９】 第１の消去パルスを与える動作を繰返
    すステップに先立って、前記複数のメモリトランジスタ
    に対して一括して消去前の予備書込を行なう予備書込パ
    ルスを与えるステップをさらに備える、請求項２６に記
    載の不揮発性半導体記憶装置のデータ消去方法。
30. 【請求項３０】 前記メモリトランジスタは、フローテ
    ィングゲートを有するＭＯＳトランジスタであり、 前記書込みパルスの印加による前記メモリトランジスタ
    のしきい値電圧のシフト量は、前記予備書込みパルスの
    印加による前記メモリトランジスタのしきい値電圧のシ
    フト量よりも小さい、請求項２９に記載の不揮発性半導
    体記憶装置のデータ消去方法。