KR101047576B1 - 비휘발성 메모리의 소프트 프로그래밍에 있어서의 부스팅 제어 - Google Patents

비휘발성 메모리의 소프트 프로그래밍에 있어서의 부스팅 제어 Download PDF

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Abstract

소프트 프로그래밍 프리챠지 전압은 비휘발성 메모리 디바이스들에 대한 소프트 프로그래밍 동작들 동안 부스팅 제어를 제공한다. 프리챠지 전압이 메모리 셀들의 블록의 워드라인들에 인가되어, 소프트 프로그래밍이 금지되어야 하는 NAND 스트링의 채널 영역의 프리챠징을 가능하게 할 수 있다. 금지되는 NAND 스트링의 채널 영역의 부스팅 레벨은 프리챠지 전압 및 소프트 프로그래밍 전압에 의해 제어된다. 프리챠지 전압을 제어함으로써, 보다 신뢰성있고 일관된 채널 부스팅을 달성할 수 있다. 일 실시예에서, 채널의 부스트된 전위의 상승을 줄이거나 없애기 위해, 소프트 프로그래밍 전압을 인가하는 것의 사이에서 프리챠지 전압이 증가된다. 일 실시예에서, 소프트 프로그래밍 프리챠지 전압 레벨(들)은 제조 공정의 일부로서 수행되는 테스팅 동안 결정된다.
소프트 프로그래밍 금지, 프리챠지 전압, 채널 부스팅, 부스팅 레벨

Description

비휘발성 메모리의 소프트 프로그래밍에 있어서의 부스팅 제어{CONTROLLED BOOSTING IN NON-VOLATILE MEMORY SOFT PROGRAMMING}
본 개시의 실시예들은 비휘발성 메모리 기술에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 보다 대중적으로 이용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화들, 디지털 카메라들, 개인 휴대 단말기들, 이동 계산 디바이스들, 비 이동 계산 디바이스들 및 기타 디바이스들에서 이용된다. 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM) (플래시 EEPROM을 포함함) 및 전기적으로 프로그램가능한 판독 전용 메모리(EPROM)가 가장 대중적인 비휘발성 반도체 메모리들이다.
플래시 메모리 시스템의 하나의 예는 NAND 구조를 이용하는바, 이러한 NAND 구조는 2개의 선택 게이트들 사이에 다수의 트랜지스터들을 직렬로 배열하는 것을 포함한다. 직렬의 트랜지스터들 및 선택 게이트들은 NAND 스트링이라 지칭된다. 도 1은 하나의 NAND 스트링(30)을 도시하는 평면도이다. 도 2는 그 등가 회로이다. 도 1 및 2에 도시된 NAND 스트링은 제 1 선택 게이트(12)와 제 2 선택 게이트(22) 사이에 직렬로 연결된 4개의 트랜지스터들(10, 12, 14 및 16)을 포함한다. 선택 게이트(12)는 NAND 스트링을 비트라인(26)에 연결한다. 선택 게이트(22)는 NAND 스트링 을 소스 라인(28)에 연결한다. 선택 게이트(12)는 선택 라인(SGD)을 통해 제어 게이트(20CG)에 적절한 전압을 인가함으로써 제어된다. 선택 게이트(22)는 선택 라인(SGS)을 통해 제어 게이트(22CG)에 적절한 전압을 인가하여 제어된다. 트랜지스터들(10, 12, 14 및 16) 각각은 제어 게이트와 플로팅 게이트를 포함함으로써, 메모리 셀의 제어 요소들을 형성한다. 예를 들어, 트랜지스터(10)는 제어 게이트(10CG)와 플로팅 게이트(10FG)를 갖는다. 트랜지스터(12)는 제어 게이트(12CG)와 플로팅 게이트(12FG)를 갖는다. 트랜지스터(14)는 제어 게이트(14CG)와 플로팅 게이트(14FG)를 포함한다. 트랜지스터(16)는 제어 게이트(16CG)와 플로팅 게이트(16FG)를 포함한다. 제어 게이트(10CG)는 워드라인(WL3)에 연결되고, 제어 게이트(12CG)는 워드라인(WL2)에 연결되고, 제어 게이트(14CG)는 워드라인(WL1)에 연결되며, 그리고 제어 게이트(16CG)는 워드라인(WL0)에 연결된다. 플래시 EEPROM에서 이용가능한 다른 타입의 메모리 셀은 전도성 플로팅 게이트 대신에 비전도성(non-conductive)의 유전 물질을 이용하여, 비휘발성 방식으로 전하를 저장한다.
도 1 및 2가 NAND 스트링 내에 4개의 메모리 셀을 도시하였지만, 이러한 4개의 트랜지스터의 사용은 단지 예로서 제공된 것임을 이해해야 한다. NAND 스트링은 4개 보다 적거나 많은 메모리 셀들을 가질 수 있다. 예를 들어, 일부 NAND 스트링은 8개, 16개, 32개 등의 메모리 셀들을 포함한다. 여기에서의 설명은 NAND 스트링 내의 임의의 특정수의 메모리 셀들로 한정되지 않는다. NAND 타입 플래시 메모리들 및 이들의 동작에 대한 적절한 예들은 그 전체가 참조 문헌으로서 이용되는 다음의 미국 특허들/특허 출원들: 미국 특허 제5,570,315호; 미국 특허 제5,774,397호; 미 국 특허 제6,046,935호; 미국 특허 제5,386,422호; 미국 특허 제6,456,528호; 및 미국 특허 출원 제09/893,277호(공개 번호: US2003/0002348)에서 제공된다. NAND 플래시 메모리 이외의 다른 타입의 비휘발성 메모리도 본 발명에 이용될 수 있다.
낸드 구조를 사용하는 플래시 메모리 시스템의 전형적인 구성은 복수개의 NAND 스트링들을 포함한다. 예를 들어, 도 3은 더 많은 NAND 스트링들을 보유하고 있는 메모리 어레이의 3개의 NAND 스트링(40, 42 및 44)을 나타낸다. 도 3에 도시된 각각의 NAND 스트링은 4개의 메모리 셀과 2개의 선택 트랜지스터들 또는 게이트들을 포함한다. 예를 들어, NAND 스트링(40)은 선택 트랜지스터들(50, 60)과 메모리 셀들(52, 54, 56 및 58)을 포함한다. NAND 스트링(42)은 선택 트랜지스터들(70, 80)과 메모리 셀들(72, 74, 76 및 78)을 포함한다. 각 스트링은 선택 게이트(60, 80 등)에 의해 소스 라인에 연결된다. 선택 라인(SGS)은 소스측(source side) 선택 게이트들을 제어하기 위해서 사용된다. 다양한 NAND 스트링들은, 선택 라인(SGD)에 의해 제어되는 선택 게이트들(50, 70 등)에 의해 각각의 비트라인들에 연결된다. 다른 실시예들에서, 상기 선택 라인들은 반드시 공통일 필요는 없다. 워드라인(WL3)은 메모리 셀(52)과 메모리 셀(72)의 제어 게이트들에 연결된다. 워드라인(WL2)은 메모리 셀(54)과 메모리 셀(74)의 제어 게이트들에 연결된다. 워드라인(WL1)은 메모리 셀(56)과 메모리 셀(76)의 제어 게이트들에 연결된다. 워드라인(WL0)은 메모리 셀(58)과 메모리 셀(78)의 제어 게이트들에 연결된다. 도시된 바와 같이, 비트라인과 각각의 NAND 스트링은 메모리 셀들의 어레이의 칼럼(column)을 구성한다. 워드라인들은 어레이의 로우(row)를 구성한다. 각각의 워드라인은, 로우에 있는 각각의 메모리 셀의 제어 게이트들을 연결한다. 예를 들어, 워드라인(WL2)은 메모리 셀들(54, 74 및 94)의 제어 게이트들에 연결된다. 많은 구현들에 있어서, 워드라인들은 로우 내의 각 메모리 셀의 제어 게이트를 형성한다.
도 4는 도 1 내지 3에 나타낸 것과 같은 NAND 스트링들의 예시적인 어레이(100)를 도시한다. 각 칼럼을 따라, 비트라인(26)은 NAND 스트링에 대한 비트라인 선택 게이트의 드레인 단자에 결합된다. NAND 스트링들의 각 로우를 따라, 소스 라인(28)은 NAND 스트링들의 소스 라인 선택 게이트들의 모든 소스 단자들을 연결한다.
메모리 셀들의 어레이(100)는 메모리 셀들의 많은 수의 블록들로 분할된다. 플래시 EEPROM 시스템에 대해 공통적인 바와 같이, 블록은 소거의 단위로서, 소거 블록 또는 물리 블록으로서 지칭될 수 있다. 각 블록이 함께 소거되는 메모리 셀들의 최소수를 포함하기는 하지만, 다수의 블록들이 동시에 소거될 수도 있다. 다른 구현들에서는, 보다 작은 메모리 셀들의 단위가 함께 소거될 수 있다. 도 4에서, 하나의 블록은 워드라인들(WL0-WL3)의 공통 세트에 연결되는 셀들을 포함한다. 예를 들어, 블록(90)은 워드라인들(WL0-WL3)에 연결된 NAND 스트링들(40 및 42) 및 각각의 다른 스트링(30)을 포함한다.
EEPROM 또는 플래시 메모리 디바이스를 프로그램할 때, 전형적으로 프로그램 전압이 제어 게이트에 인가되고, 비트라인은 접지된다. 채널로부터의 전자들이 플로팅 게이트 내에 주입된다. 전자들이 플로팅 게이트에 누적되면, 그 플로팅 게이트는 음으로 대전되고, 메모리 셀의 임계 전압이 올라가게 되어, 그 메모리 셀이 프로그램 상태(programmed state)에 있게 된다. 셀의 플로팅 게이트 전하 및 임계 전압은 저장되는 데이터에 해당하는 특정의 상태(아날로그 또는 디지털)를 나타낼 수 있다. 프로그래밍에 대한 보다 많은 정보는, 2003년 3월 5일 출원되었으며 그 명칭이 "Self Boosting Technique"인 미국 특허 출원 10/379,608호; 및 2003년 7월 29일 출원되었으며 그 명칭이 "Detecting Over Programmed Memory"인 미국 특허 출원 10/629,068호에서 찾아볼 수 있으며, 이들은 그 전체가 본원의 참조로서 인용된다.
NAND 타입 플래시 메모리의 메모리 셀들을 소거하기 위해, 각 메모리 셀의 플로팅 게이트로부터 웰 영역 및 기판으로 전자들이 이동한다. 전형적으로, 하나 이상의 고전압 소거 펄스들이 웰 영역에 인가되어, 각 메모리 셀의 플로팅 게이트로부터 웰 영역으로 전자들을 끌어당긴다. 각 메모리 셀의 워드라인들은 접지되거나 또는 0V가 공급되어, 터널 산화막 영역을 통해 높은 전위를 생성함으로써, 전자들을 끌어당긴다. 만일 소거 전압 펄스를 인가한 이후에 NAND 스트링의 각 메모리 셀이 소거되지 않는 다면, 모든 메모리 셀이 소거될 때 까지, 그 펄스의 사이즈가 증가되어 NAND 스트링에 다시 인가된다.
일반적으로, 소거 동작들 동안, 개별적인 메모리 셀들은 다른 속도들로, 그리고 다른 임계 전압 레벨들로 소거된다. 이를 테면, 디바이스 치수들, 간격 그리고/또는 물질 조성들에 있어서의 약간의 편차들이 메모리 셀들의 블록 또는 스트링 내의 개별적인 메모리 셀들의 동작에 영향을 미칠 것이다. 결과적으로, 어떠한 메모리 셀들은, 소거 전압을 받을 때에, 다른 메모리 셀들과 비교하여 임계 전압이 더 크게 또는 더 작게 시프트될 것이다. 또한, NAND 스트링과 같은 메모리 셀들의 그룹(grouping)은 종종 소거 상태 또는 조건에 대해 동시에 검증된다. 만일 스트링의 임의의 메모리 셀이 검증 동작에 의해 소거되지 않은 것으로 검출되면, 부가적인 소거 전압 펄스가 인가되는 동안 전체 NAND 스트링의 소거가 가능해진다. 이에 의해, 셀의 소거가 고속화되어 요구되는 것 보다 더 깊은 소거 상태가 되게 된다. 소거되는 셀들의 그룹에 대한 임계 전압들의 범위 또는 분포는 이러한 팩터에 의해 증가된다.
일반적으로 소프트 프로그래밍이라 불리는 기술을 이용하여, 소거 동작들 동안 하나 이상의 메모리 셀들의 임계 전압들을 조정한다. 소프트 프로그래밍은 소거된 이후 메모리 셀들의 그룹에 대한 임계 전압들의 분포를 조밀하게 하거나(tighten) 좁힐 수 있다. 전형적으로, 소프트 프로그래밍은 하나 이상의 메모리 셀들의 임계 전압을 소거 동안 이용되는 검증 레벨에 보다 가깝게 시프트시키고자 한다. 소프트 프로그래밍은 하나 이상의 메모리 셀들에 비교적 낮은 프로그램 전압(이는 실제 프로그래밍에 이용되는 것 보다 더 낮다)을 인가하는 것을 포함한다. 전형적으로, 프로그램 전압은 일련의 펄스들로서 인가되는 바, 이러한 펄스들은 각 펄스를 인가할 때 마다 증가된다. 소거 동작들과 마찬가지로, 소프트 프로그래밍은 종종 블록 레벨로 수행되는 바, 이는 메모리 셀들의 블록의 모든 워드라인에 소프트 프로그래밍 전압 펄스들을 인가함으로써 이루어진다. 예를 들어, 소프트 프로그래밍 전압 펄스들이 블록(90)의 워드라인들(WL0, WL1, WL2 및 WL3)에 인가되어, 그 블록(90)의 각 셀을 소프트 프로그램할 수 있다. 하나 이상의 소프트 프로그래밍 펄스들을 인가한 후, 개별적인 NAND 스트링들은 소프트 프로그래밍된 조건에 대해 검증된다. NAND 스트링이 소프트 프로그램된 것으로 결정되면, 워드라인들의 공통 세트를 공유하는 다른 NAND 스트링들을 계속해서 소프트 프로그래밍하기 위해 이후 소프트 프로그래밍 전압을 인가하는 동안 상기 NAND 스트링의 소프트 프로그래밍을 금지시킬 필요가 있다. 예를 들어, NAND 스트링(40)의 메모리 셀들(52, 54, 56 및 58)을 소프트 프로그램하기 위해 소프트 프로그래밍 펄스들을 계속해서 인가하는 동안, NAND 스트링(42)의 메모리 셀들(72, 74, 76 및 78)의 소프트 프로그래밍을 금지시킬 필요가 있다.
전형적으로, 소프트 프로그래밍은 특정의 NAND 스트링 내에서 금지되는데, 이는 그 스트링에 대한 비트라인 전압을 올림으로써 이루어진다. 비트라인 전압을 올린 후, NAND 스트링은 드레인 선택 게이트를 턴오프시킴으로써 비트라인으로부터 전기적 연결이 끊기게 된다. NAND 스트링이 비트라인으로부터 전기적 연결이 끊기기 때문에, 워드라인들에 인가되는 소프트 프로그래밍 전압에 의해, 금지된 NAND 스트링의 채널 영역은 용량성 전하 결합으로 인해 양의 전압 레벨로 부스트된다. NAND 스트링의 이러한 양의 전압 레벨은 메모리 셀들의 플로팅 게이트 영역들 내로 전자들을 주입하는 데에 필요한 높은 큰 전압 전위를 제거하며, 이에 의해 소프트 프로그래밍을 금지한다.
이러한 부스팅이 소프트 프로그래밍이 금지될 NAND 스트링에 대해 충분하지 않은 경우, 그 스트링의 메모리 셀들은 우연하게 소프트 프로그램될 수도 있다. 예를 들어, NAND 스트링(42)의 소프트 프로그래밍을 금지시키면서 NAND 스트링(40)을 소프트 프로그램하기 위해 워드라인들(WL0, WL1, WL2 및 WL3)에 소프트 프로그래밍 전압을 인가할 때, NAND 스트링(42)의 메모리 셀들(72, 74, 76 또는 80)중 하나가 우연하게 소프트 프로그램될 수 있다. 이러한 타입의 우연한(즉, 의도하지 않은) 소프트 프로그래밍은 종종 소프트 프로그래밍 디스터브(soft programming disturb)라 불린다.
소프트 프로그래밍 프리챠지 전압(soft programming pre-charge voltage)은 비휘발성 메모리 디바이스들에 대한 소프트 프로그래밍 동작들 동안 부스팅 제어를 제공한다. 프리챠지 전압이 메모리 셀들의 블록의 워드라인들에 인가되어, 소프트 프로그래밍이 금지되어야 하는 NAND 스트링의 채널 영역의 프리챠징(pre-charging)을 가능하게 할 수 있다. 금지되는 NAND 스트링의 채널 영역의 부스팅 레벨은 프리챠지 전압 및 소프트 프로그래밍 전압에 의해 관리된다. 프리챠지 전압을 제어함으로써, 보다 신뢰성있고 일관된 채널 부스팅을 달성할 수 있다. 일 실시예에서, 채널의 부스트된 전위의 상승을 줄이거나 없애기 위해, 소프트 프로그래밍 전압을 인가하는 것의 사이에서 프리챠지 전압이 증가된다. 일 실시예에서, 소프트 프로그래밍 프리챠지 전압 레벨(들)은 제조 공정의 일부로서 수행되는 테스팅 동안 결정된다.
일 실시예는, 소프트 프로그래밍이 금지되어야 하는 그룹들의 제 1 서브세트의 프리챠징을 가능하게 하기 위해, 비휘발성 저장 요소들의 다수의 그룹들에 결합된 워드라인들의 세트에 제 1 전압을 인가하는 것을 포함한다. 제 1 전압은 판독 동작들 동안 비선택 워드라인들(unselected word lines)에 인가되는 패스 전압(pass voltage)과 다르다. 금지 전압(inhibit voltage)이 그룹들의 제 1 서브세트에 인가되어, 그 제 1 서브세트의 각 그룹의 채널 영역을 프리챠지시킨다. 제 1 전압을 인가한 후 그룹들의 제 2 서브세트의 저장 요소들을 소프트 프로그램하기 위해, 소프트 프로그래밍 전압이 워드라인들의 세트에 인가된다.
일 실시예에서, 소프트 프로그래밍은 소프트 프로그래밍이 금지되어야 하는 다수의 그룹들의 프리 챠징을 가능하게 하기 위해, 비휘발성 저장 요소들의 다수의 그룹들에 결합된 워드라인들의 세트에 제 1 전압을 인가하는 것을 포함할 수 있다. 소프트 프로그램되어야 하는 다수의 그룹들을 소프트 프로그램하기 위해, 제 1 전압을 인가한 후 제 1 소프트 프로그래밍 전압을 워드라인들의 세트에 인가한다. 소프트 프로그래밍 이후, 다수의 그룹들중 어느 그룹이 적절히 소프트 프로그램되었는 지를 결정한다. 다수의 그룹들중 적절하게 소프트 프로그램된 것으로 결정된 그룹들의 프리챠징을 가능하게 하기 위해, 워드라인들의 세트에 제 2 전압을 인가한다. 제 2 전압은 제 1 전압과 다르다. 그런 다음, 제 2 전압을 인가한 후, 워드라인들의 세트에 제 2 소프트 프로그래밍 전압을 인가함으로써, 다수의 그룹들중 적절히 소프트 프로그램되지 않은 것으로 결정된 그룹들의 소프트 프로그래밍을 수행한다.
다양한 실시예들은 비휘발성 저장 요소들과, 그리고 상기 설명한 다양한 프로세스들을 수행하기 위해 이러한 저장 요소들과 통신하는 관리 회로를 포함할 수 있다. 예를 들어, 이러한 관리 회로는 (예를 들어, 상태 머신을 포함하는) 제어 회로, 로우 및 칼럼 디코더들, 판독/기록 회로들, 그리고/또는 제어기와 같은 요소들을 포함할 수 있다.
도 1은 NAND 스트링의 평면도이다.
도 2는 도 1의 NAND 스트링의 등가 회로도이다.
도 3은 3개의 NAND 스트링들을 도시하는 회로도이다.
도 4는 NAND 플래시 메모리 셀들의 어레이의 블록도이다.
도 5는 비휘발성 메모리 시스템의 블록도이다.
도 6은 비휘발성 메모리 어레이의 예시적인 구성을 도시한다.
도 7은 비휘발성 메모리를 프로그램하고 프로그램을 검증하는 데에 이용될 수 있는 예시적인 전압 신호를 도시한다.
도 8은 비휘발성 메모리를 프로그램하는 예시적인 방법을 도시하는 흐름도이다.
도 9는 프로그램된 비휘발성 메모리 셀들의 그룹에 대한 임계 전압들의 분포를 도시하는 그래프이다.
도 10은 4개의 물리 상태를 이용하여 2 비트 데이터를 저장하는 비휘발성 메모리 셀들의 그룹에 대한 임계 전압들의 분포를 도시하는 그래프이다.
도 11은 NAND 스트링을 소거하는 데에 적용될 수 있는 바이어스 조건들을 도시하는 NAND 스트링의 단면도이다.
도 12는 소거 상태에 대해 메모리 셀들을 검증하는 데에 적용될 수 있는 바이어스 조건들을 도시하는 NAND 스트링의 단면도이다.
도 13A 및 13B는 소거되기 이전과 이후의 메모리 셀들의 그룹에 대한 임계 전압들의 분포를 도시한다.
도 14는 충분한 소프트 프로그래밍에 대해 NAND 스트링을 검증하는 데에 적용될 수 있는 바이어스 조건들을 도시하는 NAND 스트링의 단면도이다.
도 15는 소프트 프로그래밍 이후 도 13A 및 13B의 메모리 셀들의 그룹에 대한 임계 전압들의 분포를 도시한다.
도 16은 소프트 프로그래밍 동안 비휘발성 메모리 시스템의 선택된 신호들을 도시하는 타이밍도이다.
도 17은 예시적인 NAND 스트링들의 일련의 소프트 프로그래밍 전압 펄스들 및 결과적인 부스트된 전압 레벨을 도시한다.
도 18은 일 실시예에 따라 소프트 프로그래밍하는 동안 비휘발성 메모리 시스템의 선택된 신호들을 도시하는 타이밍도이다.
도 19는 일 실시예에 따른 일련의 소프트 프로그래밍 전압들과, 소프트 프로그래밍이 허락된 NAND 스트링과 소프트 프로그래밍이 금지된 NAND 스트링의 결과적인 부스트된 전압을 도시한다.
도 20은 일 실시예에 따라 비휘발성 메모리를 소프트 프로그램하기 위한 기술을 도시하는 흐름도이다.
도 21은 일 실시예에 따른 일련의 소프트 프로그래밍 전압 펄스들과, 소프트 프로그래밍이 허락된 NAND 스트링과 소프트 프로그래밍이 금지된 NAND 스트링의 결과적인 부스트된 전압을 도시한다.
도 5는 메모리 셀들의 페이지를 병렬로 판독하고 기록하기 위한 판독/기록 회로들을 구비하는 메모리 디바이스(110)를 도시한다. 메모리 디바이스(110)는 하나 이상의 메모리 다이 또는 칩들(112)을 포함한다. 메모리 다이(112)는 메모리 셀들의 2차원 어레이(100), 제어 회로(120) 및 판독/기록 회로들(130A 및 130B)을 포함한다. 일 실시예에서, 다양한 주변 회로들에 의한 메모리 어레이(100)로의 액세스는, 그 어레이의 양측 상에서, 대칭적인 방식으로 구현되며, 이에 따라 각 측 상의 액세스 라인들 및 회로의 밀도들은 반으로 감소하게 된다. 판독/기록 회로들(130A 및 130B)은 다수의 감지 블록들(200)을 포함하는 바, 이러한 감지 블록들은 메모리 셀들의 페이지가 병렬로 판독 또는 프로그램될 수 있게 한다. 메모리 어레이(100)는 로우 디코더들(140A 및 140B)을 통해 워드라인들에 의해 액세스가능하고, 칼럼 디코더들(142A 및 142B)를 통해 비트라인들에 의해 액세스가능하다. 전형적인 실시예에서, 제어기(144)는 하나 이상의 메모리 다이(112)와 동일한 메모리 디바이스(110)(예를 들어, 제거가능한 저장 카드 또는 패키지) 내에 포함된다. 커맨드들 및 데이터는, 라인들(132)을 통해 호스트와 제어기(144) 사이에, 그리고 라인들(134)을 통해 제어기와 하나 이상의 메모리 다이(112) 사이에 전송된다. 일 실시예에서, 제어기는 데이터 전송을 돕는 선택적인 RAM 메모리(131)를 포함할 수 있다.
제어 회로(120)는 메모리 어레이(100) 상에서 메모리 동작들을 수행하기 위해 판독/기록 회로들(130A 및 130B)과 협동한다. 제어 회로(120)는 상태 머신(122), 온칩 어드레스 디코더(124) 및 전력 제어 모듈(126)을 포함한다. 상태 머신(122)은 메모리 동작들의 칩 레벨 제어를 제공한다. 온칩 어드레스 디코더(124)는 디코더들(140A, 140B, 142A 및 142B)에 의해 이용되는 하드웨어 어드레스와 호스트 또는 메모리 제어기에 의해 이용되는 것 간의 어드레스 인터페이스를 제공한다. 전력 제어 모듈(126)은 메모리 동작들 동안 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다.
도 6을 참조하여, 메모리 셀 어레이(100)의 예시적인 구조에 대해 설명한다. 일 예로서, 1,024개의 블록들로 분할되는 NAND 플래시 메모리 EEPROM이 설명된다. 메모리 셀들의 각 블록은 칼럼들을 형성하는 비트라인들의 세트 및 로우들을 형성하는 워드라인들의 세트를 포함한다. 전형적으로, 각 블록은 다수의 페이지들로 분할된다. 전형적으로, 하나의 페이지는 프로그래밍 또는 판독의 최소 단위이기는 하지만, 둘 이상의 페이지가 단일 동작으로 프로그램 또는 판독될 수도 있다. 다른 실시예들에서, 개별적인 페이지들은 세그먼트들로 분할되고, 이러한 세그먼트들은 기본 프로그래밍 동작으로서 한번에 기록되는 가장 적은 수의 셀들을 포함할 수 있다. 전형적으로, 하나 이상의 데이터 페이지들이 메모리 셀들의 하나의 로우에 저장된다. 하나의 페이지는 하나 이상의 데이터 섹터들을 저장할 수 있는 바, 그 저장 가능 사이즈는 호스트 시스템에 의해 정의되는 것이 일반적이다. 섹터는 사용자 데이터 및 오버헤드 데이터를 포함한다. 전형적으로, 오버헤드 데이터는 섹터의 사용자 데이터로부터 계산되는 에러 정정 코드(ECC)를 포함한다. (하기 설명되는) 제어기의 일부는, 데이터가 어레이 내에 프로그램되고 있을 때에는 ECC를 계산하고, 데이터가 어레이로부터 판독되고 있을 때에는 그것을 체크한다. 대안적으로, ECC들 그리고/또는 다른 오버헤드 데이터는 이들이 속하는 사용자 데이터의 것과 다른 페이지들에, 또는 심지어 다른 블록들에 저장된다. 전형적으로, 사용자 데이터의 섹터는 512 바이트인데, 이는 자기 디스크 드라이브들에서 일반적으로 이용되는 섹터의 사이즈에 대응한다. 전형적으로, 오버헤드 데이터는 부가적인 16-20 바이트들이다. 8 페이지들로부터, 예를 들어 32, 64 또는 그 이상의 페이지들까지의 많은 수의 페이지들이 블록을 형성한다. 어떠한 실시예들에서는, NAND 스트링들의 하나의 로우가 하나의 블록을 포함한다.
도 6은 NAND 스트링을 형성하기 위해 직렬로 연결된 4개의 메모리 셀들을 나타낸다. 비록 각 NAND 스트링 내에 4개의 셀들이 포함되는 것으로 나타나있지만, 4개 이상 또는 이하(예를 들어, 16, 32 또는 다른 수)의 셀들도 이용될 수 있다. NAND 스트링의 하나의 단자는 (선택 게이트 드레인 라인(SGD)에 연결된) 제 1 선택 트랜지스터 또는 게이트를 통해 해당하는 비트라인에 연결되고, 다른 단자는 (선택 게이트 소스 라인(SGS)에 연결된) 제 2 선택 트랜지스터를 통해 c-소스에 연결된다. 각 블록에 저장된 데이터는 동시에 소거될 수 있다. 도 6에 나타낸 예의 각 블록에는, 짝수 칼럼들 및 홀수 칼럼들로 분할되는 8,512개의 칼럼들이 있다. 비트라인들은 짝수 비트라인들(BLe) 및 홀수 비트라인들(BLo)로 분할된다. 홀수/짝수 비트라인 아키텍쳐에 있어서, 공통 워드라인을 따라 있으며 홀수 비트라인들에 연결된 메모리 셀들은 어느 하나의 시간에 프로그램되는 반면, 공통 워드라인을 따라 있으며 짝수 비트라인들에 연결된 메모리 셀들은 다른 시간에 프로그램된다. 따 라서, 532 데이터 바이트들이 동시에 판독 또는 프로그램될 수 있다. 동시에 판독 또는 프로그램되는 이러한 532 데이터 바이트들은 논리 페이지를 형성한다. 따라서, 이러한 예에서, 하나의 블록은 적어도 8개의 페이지들을 저장할 수 있다. 각 메모리 셀이 2 비트의 데이터(예를 들어, 다중 레벨 셀)를 저장할 때, 하나의 블록은 16개의 페이지들을 저장한다. 다른 사이즈의 블록들 및 페이지들이 또한 실시예들에서 이용될 수 있다. 부가적으로, 도 5 및 6에 나타낸 것 이외의 아키텍쳐를 이용하여 본 개시에 따른 실시예들을 구현할 수 있다.
다른 실시예들에서, 비트라인들은 홀수 및 짝수 비트라인들로 분할되지 않는다. 이러한 아키텍쳐들은 일반적으로 모든 비트라인 아키텍쳐(all bit line architecture)들로서 지칭된다. 모든 비트라인 아키텍쳐에 있어서, 블록의 모든 비트라인들은 판독 및 프로그램 동작들 동안 동시에 선택된다. 공통 워드라인을 따라 있으며 임의의 비트라인에 연결된 메모리 셀들은 동시에 프로그램된다. 다른 실시예들에서, 비트 라인들 또는 블록은 다른 그룹들(예를 들어, 왼쪽 및 오른쪽, 2개 이상의 그룹 등)로 분할될 수 있다.
일 예에서 메모리 셀을 프로그램할 때, 드레인 및 p-웰은 0V를 받고, 제어 게이트는 증가하는 크기를 갖는 일련의 프로그래밍 펄스들을 받는다. 일 실시예에서, 이러한 일련의 펄스들의 크기는 12V 내지 24V의 범위를 갖는다. 다른 실시예들에서, 일련의 펄스들의 범위는 다를 수 있다. 예를 들어, 12V 보다 큰 시작 레벨을 가질 수 있다. 메모리 셀들을 프로그램하는 동안, 프로그래밍 펄스들 사이의 기간에서 검증 동작들이 수행된다. 즉, 병렬로 프로그램되고 있는 셀들의 그룹의 각 셀 의 프로그래밍 레벨을 각 프로그래밍 펄스 사이에서 판독하여, 프로그램되고 있는 검증 레벨에 도달하였는지, 아니면 이 검증 레벨을 초과하였는 지를 결정한다. 프로그래밍을 검증하는 하나의 수단은 특정의 비교 포인트에서 도통(conduction)을 테스트하는 것이다. 충분히 프로그램된 것으로서 검증된 셀들은, 예를 들어 NAND 셀들 내에서, 이러한 셀들에 대한 프로그래밍 프로세스를 끝내기 위해 후속하는 모든 프로그래밍 펄스들에 대해 비트라인 전압을 0V에서 VDD(예를 들어, 1.8V-3.3V)로 올림으로써, 로크 아웃(lock out)된다. 어떠한 경우들에 있어서, 펄스들의 수는 제한될 것이며(예를 들어, 20개의 펄스들로 제한됨), 그리고 소정의 메모리 셀이 마지막 펄스에 의해 충분히 프로그램되지 않으면, 에러로 추정된다. 일부 구현들에 있어서, 메모리 셀들은 프로그래밍 이전에 (블록들 또는 다른 단위들로) 소거된다.
도 7은 일 실시예에 따른 프로그램 전압 신호를 도시한다. 이러한 신호는 증가하는 크기들을 갖는 펄스들의 세트를 갖는다. 이러한 펄스들의 크기는 각 펄스 마다 미리 결정된 스텝 사이즈(step size) 만큼 증가된다. 다수의 데이터 비트들을 저장하는 메모리 셀들을 포함하고 있는 일 실시예에서, 예시적인 스텝 사이즈는 0.2V(또는 0.4V)이다. 각각의 프로그램 펄스들의 사이에는, 검증 펄스들이 있다. 도 7의 신호는 4개의 상태를 갖는 메모리 셀을 가정하며, 이에 따라 3개의 검증 펄스들을 포함한다. 예를 들어, 프로그래밍 펄스들(250 및 252)의 사이에는, 3개의 연속적인 검증 펄스들이 있다. 제 1 검증 펄스(254)가 0V의 검증 전압 레벨로 도시된다. 제 1 검증 펄스 다음에는, 제 2 검증 전압 레벨의 제 2 검증 펄스(256)가 온 다. 제 2 검증 펄스(256) 다음에는, 제 3 검증 전압 레벨의 제 3 검증 펄스(258)이 온다. 예를 들어, 8개의 상태로 데이터를 저장할 수 있는 다중 상태 메모리 셀은 7개의 비교 포인트들에서 검증 동작들을 수행할 필요가 있다. 따라서, 7개의 검증 펄스들을 차례로 인가하여, 2개의 연속적인 프로그래밍 펄스들 사이의 7개의 검증 레벨들에서 7개의 검증 동작들을 수행한다. 7개의 검증 동작들에 기초하여, 시스템은 메모리 셀들의 상태를 결정할 수 있다. 검증에 대한 시간적인 부담을 줄이기 위한 하나의 수단은 보다 효율적인 검증 프로세스를 이용하는 것인데, 이는 예를 들어, "Smart Verify for Multi-State Memories" 라는 명칭으로 2002년 12월 5일 출원된 미국특허출원(출원번호 10/314,055); "Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify" 라는 명칭으로 2005년 10월 27일 출원된 미국특허출원(출원번호 11/259,799); 및 "Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify" 라는 명칭으로 2005년 10월 27일 출원된 미국특허출원(출원번호 11/260,658)에 개시되어 있으며, 이러한 모든 출원들은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다.
도 8은 비휘발성 메모리를 프로그램하는 방법의 일 실시예를 설명하는 흐름도이다. 단계(200)에서, 프로그램되어야 하는 메모리 셀들이 소거된다. 단계(200)는 프로그램되어야 하는 메모리 셀들 보다 더 많은 메모리 셀들을 (예를 들어, 블록들 또는 다른 단위들로) 소거하는 것을 포함한다. 단계(202)에서, 소프트 프로그래밍은 소거되는 메모리 셀들에 대한 소거 임계 전압들(erased threshold voltages)의 분포를 좁히기 위해 수행된다. 소거 프로세스의 결과로서, 일부 메모리 셀들은 필요한 것 보다 더 깊은 소거 상태가 될 수 있다. 소프트 프로그래밍은 작은 프로그래밍 펄스들을 인가하여, 소거되는 메모리 셀들의 임계 전압을 소거 검증 레벨에 더 가깝게 이동시킬 수 있다. 단계(204)에서, "데이터 로드" 커맨드가 제어기(144)에 의해 발행되어, 제어 회로(120)에 입력됨으로써, 데이터가 데이터 입/출력 버퍼에 입력될수 있게 된다. 입력 데이터는 커맨드로서 인식되어, 제어 회로(120)에 입력되는 커맨드 래치 신호(미도시)를 통해 상태 머신(122)에 의해 래치된다. 단계(206)에서, 페이지 어드레스를 지정하는 어드레스 데이터가 제어기 또는 호스트로부터 로우 제어기들 또는 디코더들(140A 및 140B)에 입력된다. 입력 데이터는 페이지 어드레스로서 인식되어 상태 머신(122)을 통해 래치되는바, 이는 제어 회로에 입력되는 어드레스 래치 신호에 의해 영향을 받는다. 단계(208)에서, 어드레스되는 페이지에 대한 프로그램 데이터의 페이지가 프로그래밍을 위해 데이터 입/출력 버퍼에 입력된다. 예를 들어, 일 실시예에서는, 532 데이터 바이트들이 입력될 수 있다. 이러한 데이터는 선택된 비트라인들에 대한 적절한 레지스터들에 래치된다. 어떠한 실시예들에서, 데이터는 또한 검증 동작들에 대해 이용될 선택된 비트라인들에 대한 제 2 레지스터에 래치된다. 단계(210)에서, "프로그램" 커맨드가 제어기에 의해 발행되어, 데이터 입/출력 버퍼에 입력된다. 이 커맨드는 제어 회로에 입력되는 커맨드 래치 신호에 의해 상태 머신(122)에 의해 래치된다.
"프로그램" 커맨드에 의해 트리거되면, 단계(208)에서 래치된 데이터는 적절한 워드라인에 인가되는 도 7의 스텝형 펄스(stepped pulse)들을 이용하여 상태 머신(122)에 의해 제어되는 선택된 메모리 셀들 내에 프로그램된다. 단계(212)에서, 선택된 워드라인에 인가되는 프로그래밍 펄스 전압 레벨(VPGM)은 시작 펄스(예를 들어, 12V)로 초기화되고, 상태 머신(122)에 의해 유지되는 프로그램 카운터(PC)는 0으로 초기화된다. 단계(214)에서, 제 1 VPGM 펄스가 선택된 워드라인에 인가된다. 논리 "0"이 특정의 데이터 래치에 저장되어, 해당하는 메모리 셀이 프로그램되어야 함을 나타내는 경우, 해당하는 비트라인은 접지된다. 한편, 논리 "1"이 특정의 데이터 래치에 저장되어, 해당하는 메모리 셀이 자신의 현재 데이터 상태로 유지되어야 함을 나타내는 경우, 해당하는 비트라인은 프로그래밍을 금지하기 위해 VDD에 연결된다.
단계(216)에서, 선택된 메모리 셀들의 상태들이 검증된다. 선택된 셀의 목표 임계 전압이 적절한 레벨에 이른 것으로 검출되면, 해당하는 데이터 래치에 저장된 데이터는 논리 "1"로 변경된다. 임계 전압이 적절한 레벨에 도달하지 않은 것으로 검출되면, 해당하는 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식으로, 자신의 해당하는 데이터 래치에 저장된 논리 "1"을 갖는 비트라인은 프로그램될 필요가 없다. 모든 데이터 래치들이 논리 "1"을 저장하고 있을 때, 상태 머신은 모든 선택된 셀들이 프로그램되었음을 알게 된다. 단계(218)에서는, 모든 데이터 래치들이 논리 "1"을 저장하고 있는 지를 체크한다. 모든 데이터 래치들이 논리 "1"을 저장하고 있다면, 프로그래밍 프로세스는 완료되고 성공적이 되는데, 그 이유는 선택된 모든 메모리 셀들이 자신들의 목표 상태들에 대해 프로그램되었고 검증되었기 때문이다. 단계(220)에서는, "패스(PASS)"의 상태가 보고된다. 주목할 사항으로서, 어떠한 실시예들에서는, 단계(218)에서, 반드시 모든 데이터 래치들이 논리 "1"을 저장해야 하는 것은 아니다. 적어도 소정수의 데이터 래치들이 논리 "1"을 저장하고 있더라도 충분할 수 있다. 논리 "0"을 여전히 저장하고 있는 데이터 래치들은 아직 프로그램되지 않은 셀들(느리게 프로그램되는 셀들), 또는 결함있는 셀들과 관련될 수 있다. 제한된 수의 불충분하게 프로그램된 셀들 또는 결함있는 셀들은 허용될 수 있는데, 그 이유는 이후의 판독 동작들 동안, 에러 정정(ECC)을 적용하여, 느리게 프로그램되는 메모리 셀들 또는 결함있는 메모리 셀들과 관련된 파손된(corrupted) 데이터를 정정할 수 있기 때문이다.
단계(218)에서, 모든 데이터 래치들이 논리 "1"을 저장하고 있지 않은 것으로 결정되면, 프로그래밍 프로세스가 계속된다. 단계(222)에서, 프로그램 카운터(PC)가 프로그램 한계 값(program limit value)에 대해 체크된다. 프로그램 한계 값의 하나의 예는 20이지만, 다른 수들도 이용될 수 있다. 프로그램 카운터(PC)가 20 보다 작지 않으면, 단계(226)에서, 성공적으로 프로그램되지 않은 메모리 셀들의 수가 소정수와 같은지, 아니면 소정수 보다 작은 지를 결정한다. 만일 성공적으로 프로그램되지 않은 비트들의 수가 소정수와 같거나 또는 이 보다 작다면, 단계(228)에서, 프로그래밍 프로세스는 패스(pass)된 것으로서 플래그(flag)되고, 패스의 상태가 보고된다. 성공적으로 프로그램되지 않은 비트들의 수는 판독 프로세스 동안 에러 정정을 이용하여 정정될 수 있다. 하지만, 성공적으로 프로그램되지 않은 비트들의 수가 소정수 보다 크면, 단계(230)에서, 프로그램 프로세스는 실패(fail)한 것으로서 플래그되고, 실패의 상태가 보고된다. 만일 프로그램 카운터(PC)가 20 보다 작으면, 단계(224)에서, VPGM 레벨이 스텝 사이즈 만큼 증가하고, 프로그램 카운터(PC)가 증분된다. 단계(224) 이후, 프로세스는 다음 VPGM 펄스를 인가하기 위해 단계(214)로 루프백(loop back)된다.
도 8의 흐름도는 이진 저장에 대해 적용될 수 있는 단일 패스 프로그래밍 방법을 도시한다. 다중-레벨 장치에 대해 적용될 수 있는 2-패스 프로그래밍 방법에서, 예를 들어 다수의 프로그래밍 또는 검증 단계들이 상기 흐름도의 한번 반복(single iteration)으로 이용될 수 있다. 단계들(212-230)은 프로그래밍 동작의 각 패스에 대해 수행될 수 있다. 제 1 패스에서는, 하나 이상의 프로그램 펄스들이 인가되고, 그 결과들이 검증되어, 셀이 적절한 중간 상태에 있는 지를 결정한다. 제 2 패스에서는, 하나 이상의 프로그램 펄스들이 인가되고, 그 결과들이 검증되어, 셀이 적절한 최종 상태에 있는 지를 결정한다.
성공적인 프로그램 프로세스의 끝에서, 모든 또는 거의 모든 메모리 셀들의 임계 전압들은 프로그램되는 메모리 셀들에 대한 임계 전압들의 하나 이상의 분포들 내에 있거나, 또는 소거되는 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야 한다. 메모리 셀의 가능한 임계 전압들의 범위는 별개의 메모리 상태들을 나타내는 범위들로 분할될 수 있다. 예를 들어, 2개의 임계 전압 범위를 이용하여, 논리 데이터 "1" 및 "0"이 할당되는 2개의 메모리 상태들을 설정할 수 있다. 도 9는 각 메모리 셀이 1비트의 데이터를 저장할 때의 메모리 셀 어레이에 대한 임계 전압 분포들을 도시한다. 도 9는 소거되는 메모리 셀들에 대한 임계 전압들의 제 1 분포(300) 및 프로그램되는 메모리 셀들에 대한 임계 전압들의 제 2 분포(302)를 나타낸다.
메모리 셀의 임계 전압 메모리 윈도우를 2개의 범위로 분할하기 위해서는, 적어도 하나의 기준 임계 전압 레벨(reference threshold voltage level)이 설정되는 것이 일반적이다. 기준 임계 전압 레벨에 해당하는 소정의 고정된 전압들(예를 들어, 판독 기준 전압들)을 그 게이트에 인가함으로써 셀을 판독할 때, 그 셀의 소스/드레인 도통 상태는 브레이크 포인트 레벨(breakpoint) 또는 기준 전류에 대해 도통을 비교함으로써 설정된다. 만일 판독되는 전류가 기준 전류 레벨 보다 높다면, 셀은 "온(on)"이 되고 하나의 논리 상태에 있는 것으로 결정된다. 만일 전류가 기준 전류 레벨 보다 낮으면, 셀은 "오프(off)"가 되고 다른 논리 상태에 있는 것으로 결정된다. 일 실시예에서, 제 1 분포(300)의 임계 전압 레벨들은 음이 되고, 논리 "1"에 해당하고, 제 2 분포(302)의 임계 전압 레벨들은 양이 되고, 논리 "0"에 해당한다. 임계 전압이 음이고, 제어 게이트에 0V를 인가함으로써 판독이 시도된다면, 메모리 셀이 턴온되어, 논리 "1"이 저장되고 있음을 나타낸다. 임계 전압이 양이고, 제어 게이트에 0V를 인가함으로써 판독 동작이 시도된다면, 메모리 셀이 턴온되지 않게 되어, 논리 "0"이 저장되고 있음을 나타낸다.
메모리 셀은 또한 명확한 메모리 상태들을 나타내기 위해 2개 이상의 임계 전압들의 범위를 이용함으로써 다수 비트의 디지털 데이터를 저장할 수 있다. 임계 전압 윈도우(threshold voltage window)는 개별적인 상태들을 획정(resolve)하는 데에 이용되는 다수의 전압 브레이크 포인트 레벨들 및 요구되는 메모리 상태들의 수로 분할될 수 있다. 예를 들어, 4개의 상태가 이용된다면, 4개의 별개의 메모리 상태들(11,10, 01 및 00의 데이터 값들이 할당될 수 있다)을 나타내는 4개의 임계 전압 범위들이 있게 된다. 메모리 셀 내에 프로그램되는 데이터와 그 셀의 임계 전압 범위들 간의 특정의 관계는 그 메모리 셀들에 대해 채택되는 데이터 엔코딩 방식에 달려있다. "Tracking Cells For A Memory System"의 명칭으로 2003년 6월 13일 출원된 미국 특허 6,222,762 및 미국 특허 출원 10/461,244는 다중 상태 플래시 메모리 셀들에 대한 다양한 데이터 엔코딩 방식들을 개시하는바, 이러한 참조 문헌은 그 전체가 본원의 참조로서 인용된다.
도 10은 각각의 메모리 셀이 4개의 물리적인 상태에서 2 비트의 데이터를 저장할 때의, 메모리 셀 어레이의 예시적인 임계 전압 분포들을 도시하고 있다. 분포(310)는 소거된 상태 E("11" 을 저장)에 있는 셀들의 임계 전압들의 분포를 나타내는 바, 이는 음의 임계 전압 레벨들을 갖는다. 분포(312)는 제 1 프로그램 상태 A("10" 을 저장)에 있는 셀들의 임계 전압들의 분포를 나타낸다. 분포(314)는 제 2 프로그램 상태 B("00" 을 저장)에 있는 셀들의 임계 전압들의 분포를 나타낸다. 분포(316)는 제 3 프로그램 상태 C("01" 을 저장)에 있는 셀들의 임계 전압들의 분포를 나타낸다. 이러한 예에서, 단일 메모리 셀에 저장된 2 비트들 각각은 서로 다른 논리 페이지로부터 비롯된다. 즉, 각 메모리 셀에 저장된 2 비트들 중 각각의 비트는 서로 다른 논리 페이지의 어드레스를 운반(carry)한다. 사각형 안에 표시된 비트는 하위(lower) 페이지에 해당한다. 원안에 표시된 비트는 상위(upper) 페이지에 해당한다. 일 실시예에서는, 그레이 코드 시퀀스(gray code sequence)를 이용하여, 논리 상태들이 메모리 셀들의 연속적인 물리 상태들에 할당되는 바, 이에 따라 플로팅 게이트의 임계 전압이 오류로 인해 가장 가까이에 있는 임계 전압 상태 범위로 이동하더라도, 단지 하나의 비트만이 영향을 받을 것이다. 향상된 신뢰성을 제공하기 위해서는, 개별적인 임계 분포들이 조밀해지는 것(분포가 좁아짐)이 바람직한데, 왜냐하면 분포가 조밀해질수록 판독 마진(read margin)(인접한 상태 임계 전압 분포들 간의 거리)이 더 넓어지기 때문이다.
판독 및 검증 동작들에 있어서, 선택된 블록의 선택 게이트들은 하나 이상의 선택 전압들로 올라가고, 선택된 블록의 비선택 워드라인들(예를 들어, 도 4의 WL0, WL1 및 WL3)은 판독 패스 전압(VREAD)(예를 들어, 4.5V)으로 올라감으로써, 트랜지스터들이 패스 게이트들로서 동작하게 한다. 선택된 블록의 선택된 워드라인(예를 들어, WL2)은 기준 전압(VCGR)에 연결되는데, 이러한 기준 전압의 레벨은 관련된 메모리 셀의 임계 전압이 이러한 레벨 이상인지 아니면 미만인지를 결정하기 위해 각각의 판독 및 검증 동작에 대해 특정된다. 워드라인 전압을 인가한 후, 메모리 셀의 도통 전류를 측정하여, 그 메모리 셀이 워드라인에 인가된 전압에 응답하여 턴온되었는 지를 결정한다. 만일 도통 전류가 특정 값 보다 더 큰 것으로 측정되면, 메모리 셀은 턴온되었고 워드라인에 인가된 전압은 그 메모리 셀의 임계 전압 보다 큰 것으로 여겨진다. 만일 도통 전류가 특정 값 보다 더 큰 것으로 측정되지 않는 다면, 메모리 셀은 턴온되지 않았고 워드라인에 인가된 전압은 그 메모리 셀의 임계 전압 보다 크지 않은 것으로 여겨진다.
예를 들어, 도 9에 도시된 것과 같은 1 비트 메모리 셀의 판독 동작에 있어서, 선택된 워드라인(WL2)은 접지되며, 이에 따라 임계 전압이 0V 보다 큰지를 검출한다. 1 비트 메모리 셀의 검증 동작에 있어서, 선택된 워드라인(WL2)은, 예를 들어 0.8V에 연결되며, 이에 따라 프로그래밍이 진행될 때, 임계 전압이 0.8V에 도달했는 지를 검증한다. 판독 및 검증 동안, 소스 및 p-웰은 0V이다. 선택된 비트라인들(BLe)은, 예를 들어 0.7V의 레벨로 프리챠지된다. 만일 임계 전압이 판독 또는 검증 레벨 보다 높으면, 관련된 비트라인(BLe)의 전위 레벨(potential level)은 하이 레벨로 유지되는데, 이는 관련된 비전도성의 메모리 셀 때문이다. 한편, 만일 임계 전압이 판독 또는 검증 레벨 보다 낮으면, 관련된 비트라인(BLe)의 전위 레벨은 로우 레벨, 예를 들어 0.5V 미만의 레벨로 감소되는데, 이는 전도성의 메모리 셀 때문이다. 메모리 셀의 상태는, 비트라인에 연결되어 결과적인 비트라인 전압을 감지하는 감지 블록(200)의 감지 증폭기에 의해 검출된다. 제공되는 전압은 단지 예시적인 것으로서, 실시예에 따라 달라질 것이다.
판독 또는 검증 동작 동안 메모리 셀의 도통 전류를 측정하는 많은 방법들이 있다. 상기 예에서, 선택된 메모리 셀의 도통 전류는 그 선택된 메모리 셀을 포함하는 NAND 스트링이 비트라인을 방전시키는 것을 가능하게 한다(또는 가능하게 하는 데에 실패한다). 어느 정도의 시간 경과 이후 비트라인 상의 전압을 측정하여, 그 비트라인이 방전되었는 지의 여부를 결정한다. 다른 예에서, 메모리 셀의 도통 전류는 그 메모리 셀이 감지 증폭기 내의 전용 캐패시터를 방전시키는 방전율에 의해 측정된다.
도 10은 그 내에 도시된 다중 상태 메모리 셀들로부터 데이터를 판독하기 위한 3개의 판독 기준 전압들(VRA, VRB 또는 VRC)을 나타낸다. 소정의 메모리 셀의 임계 전압이 VRA, VRB 또는 VRC 이상인지 아니면 미만인지를 테스트함으로써, 시스템은 메모리 셀이 무슨 상태에 있는 지를 결정할 수 있게 된다. 메모리 셀이 그 제어 게이트에 인가되는 VRA에 의해 도통되면, 그 메모리 셀은 상태 E에 있게 된다. 메모리 셀이, VRA가 아닌, VRB 및 VRC에서 도통하게 되면, 그 메모리 셀은 상태 A에 있게 된다. 메모리 셀이, VRA 및 VRB가 아닌, VRC에서 도통하게 되면, 그 메모리 셀은 상태 B에 있게 된다. 메모리 셀이 VRA, VRB 또는 VRC에서 도통되지 않으면, 그 메모리 셀은 상태 C에 있게 된다. 도 10은 또한 3개의 검증 기준 전압들(VVA, VVB 및 VVC)을 나타낸다. 메모리 셀들을 상태 A로 프로그램할 때, 시스템은 이러한 메모리 셀들이 VVA 보다 크거나 같은 임계 전압을 갖는 지를 테스트한다. 메모리 셀들을 상태 B로 프로그램할 때, 시스템은 이러한 메모리 셀들이 VVB 보다 크거나 같은 임계 전압을 갖는 지를 테스트한다. 메모리 셀들을 상태 C로 프로그램할 때, 시스템은 이러한 메모리 셀들이 VVC 보다 크거나 같은 임계 전압을 갖는 지를 테스트한다.
일 실시예에서, 메모리 셀들은, 충분한 시간 기간 동안 p-웰을 소거 전압(예를 들어, 20V)로 올리고, 소스 및 비트라인들을 플로팅시키면서, 선택된 블록의 워드라인들을 접지시킴으로써 소거된다. 이에 따라, 선택된 메모리 셀들의 터널 산화 물층들에 강한 전계가 걸리게 되고, 플로팅 게이트들의 전자들이 기판쪽으로 방출됨에 따라, 선택된 메모리 셀들의 데이터가 소거된다. 전자들이 플로팅 게이트로부터 p-웰 영역으로 이동함에 따라, 선택된 셀의 전압이 낮아지게 된다. 소거가 금지되어야 하는 셀들의 워드라인들은 플로팅 조건으로 설정된다. 용량성 결합으로 인해, 비선택 워드라인들, 비트라인들, 선택 라인들 및 공통 소스 라인들 역시 소거 전압의 상당 부분(significant fraction)까지 올라가게 됨으로써, 비선택 셀들의 소거를 금지시킨다. 소거는 셀들의 전체 메모리 어레이 상에서 수행되거나, 개별적인 블록들 상에 수행되거나, 또는 셀들의 다른 유닛으로 수행될 수 있다.
도 11은 소거 동작을 수행하기 위한 예시적인 바이어스 조건들을 도시한다. 단일 NAND 스트링에 적용되는 바이어스 조건들을 나타내었지만, 소거 바이어스 조건들은 많은 NAND 스트링들(예를 들어, 셀들의 블록)에 병렬로 적용될 수 있다는 것을 이해할 것이다. 소스 라인, 비트라인, 소스 선택 게이트 라인(SGS) 및 드레인 선택 게이트 라인(SGD)이 플로팅되는 동안, 각 워드라인은 접지된다. 소거 전압(VERASE)(예를 들어, 20V)이 p-웰에 인가된다. 용량성 결합으로 인해, 비선택 워드라인들, 비트라인들, 선택 라인들 및 소스 라인 역시 높은 양의 전위(예를 들어, 20V)로 올라간다. 선택된 블록의 메모리 셀들의 터널 산화물층들에 강한 전계가 걸리게 되고, 플로팅 게이트들의 전자들이 기판으로 방출됨에 따라, 선택된 메모리 셀들의 데이터가 소거된다. 소거는, 메모리 셀의 플로팅 게이트로부터 전자들을 방출시킴으로써 그 메모리 셀의 임계 전압을 낮추는 것을 말한다. 충분한 전자들이 플로팅 게이트로부터 p-웰 영역으로 이동하게 되면, 선택된 셀의 임계 전압은 음(negative)이 된다. 일단 임계 전압이 미리 결정된 충분히 낮은 값에 도달하게 되면, 메모리 셀은 소거된 것으로서 간주되며, 소거 프로세스는 완료된 것으로 또는 성공적인 것으로 간주된다. 전형적으로, 소거 전압 신호(VERASE)는 일련의 소거 전압 펄스들로서 인가되며, 소거 검증 동작이 각 펄스 사이에서 수행된다. 소거 전압 펄스를 인가한 후, 소거되고 있는 셀들의 단위가 소거된 것으로서 검증되지 않으면, 다른 소거 전압 펄스가 p-웰 영역에 인가될 수 있다. 어떠한 실시예들에서, 소거 전압의 피크 값은 각각의 후속 펄스에 대해 (예를 들어, 16V 내지 20V까지 1V씩 증분되면서) 증가한다.
도 12는 소거 검증 동작을 수행하기 위한 예시적인 바이어스 조건들을 도시한다. 각각의 선택 게이트를 터온시키고, 공통 소스 라인에 VDD를 인가하면서, 각 워드라인은 낮은 전압(전형적으로, 0V)에 연결된다. 비트라인은 처음에 0V로 방전된 다음, 소거 검증 동작의 일부 동안 플로팅 상태로 유지된다. 이러한 바이어스 조건에서, (각 워드라인이 0V에 연결된다고 가정한 상태로) NAND 스트링 내의 각 메모리 셀의 임계 전압이 0V 보다 낮으면, 그 NAND 스트링은 처음에 도통 상태(온 상태)가 될 것이다. 그 결과, 비트라인이 충전되게 되고, 비트라인 전압이 점차로 증가할 것이다. 비트라인 전압의 증가량은 메모리 셀들의 임계 전압에 달려있다. 메모리 셀들의 임계 전압(VT)이 낮을 수록, 비트라인 전압은 더 많이 증가한다. 비트라인이 충전될 수 있는 어느 정도의 시간 경과 이후, 감지 증폭기는 감지 동작을 수행하는 바, 비트라인 전압은 미리 결정된 전압(VSENEV)과 비교된다. 비트라인 전압이 VSENEV 보다 높으면, NAND 스트링 내의 메모리 셀들은 성공적으로 소거된 것으로 여겨지며, 전형적으로 NAND 스트링의 각 메모리 셀은 VSENEV 보다 낮은 임계 전압을 갖는다. 전형적으로, 검증 동작은 셀들의 블록 상에서 병렬로 수행된다. 모든 또는 거의 모든 NAND 스트링들이 성공적으로 소거된 것으로 검증될 때 까지, 부가적인 소거 전압 펄스들이 인가될 수 있다.
도 13A는 데이터가 메모리 어레이 내에 기록된 이후 4 상태 또는 4 레벨의 메모리 디바이스의 소거된 (E) 그리고 프로그램된 (A, B, C) 임계 전압(VT) 분포들을 나타낸다. 도 13B는 소거 동작이 완료된 이후의 동일한 4 상태 메모리 디바이스를 나타낸다. 도시된 바와 같이, 소거 동작은 (이전에 프로그램된 셀들을 포함하는) 소거된 메모리 셀들의 임계 전압 분포들을 넓어지게 하고, VSENEV 레벨 아래로 시프트되게 한다. 일반적으로, 메모리 셀들은 요구되는 값 보다 더 깊게 소거된다. 모든 또는 대부분의 메모리 셀들이 다수의 기록/소거 사이클 이후 하나의 소거 전압 펄스에 의해 소거될 수 있도록 보장하기 위해, 제 1 소거 전압 펄스의 선택된 사이즈는 일반적으로 (많은 기록/소거 사이클들을 겪지 않은) 새로운(fresh) 디바이스의 모든 셀들을 하나의 펄스로 소거하는 데에 요구되는 값 보다 더 크다. 또한, 이전에 설명한 바와 같이, 디바이스 내의 개별적인 메모리 셀들의 서로 다른 소거 행동에 의해, 일부 셀들은 다른 셀들 보다 더 깊게 소거된 상태에 있을 수 있다. 예를 들어, 더 빠르게 소거되는 메모리 셀들은, 동일 스트링의 보다 느린 셀들의 소거를 완료하기 위해 받게 되는 부가적인 소거 전압 펄스들에 의해, 매우 낮은 음의 임계 전압으로 시프트될 수 있다.
도 14는 소거되는 메모리 셀들의 임계 전압들을 소거 검증 레벨에 더 가깝게 시프트시키기 위해 소프트 프로그래밍 동작을 행하기 위한 바이어스 조건들을 나타낸다. 전형적으로, 소프트 프로그래밍 동작은, 선택된 블록의 모든 워드라인들에 소프트 프로그래밍 펄스들(VSPGM)을 동시에 인가함으로써 이루어진다. 소스측 선택 게이트(402)는, 비트라인에 0V를 인가하면서 소스측 게이트 라인(SGS)을 접지시키는 것에 의해 턴오프되고, 드레인측 선택 게이트(416)는 드레인측 선택 게이트 라인(SGD)에 VSGD(예를 들어, 1.8V-3.3V)를 인가하는 것에 의해 턴온된다. 일반적으로, 소프트 프로그래밍은 메모리 셀들의 세트를 소거한 이후에 수행되어, 그 메모리 셀들의 세트에 대한 소거 임계 분포(erased threshold distribution)의 폭을 좁히고, 그 세트 내의 개별적인 메모리 셀들의 소거된 임계 분포를 노멀라이즈(normalize)한다. 셀들이 프로그램된 상태에 도달하는 것을 피하기 위해, (예를 들어, 도 7에 나타낸 바와 같이) 소프트 프로그래밍 펄스들은 정상적인 프로그래밍 펄스들 보다 진폭이 더 작다. 소프트 프로그래밍의 결과로서 요구되는 것은, 셀들이 보다 좁은 소거 임계 전압 분포를 갖는 것이다. 결과적으로, 임계 전압들은 프로그램된 상태 범위로 시프트되도록 의도되는 것이 아니라, VSENEV 레벨에 더 가깝게 되도록 의도된다.
각각의 소프트 프로그래밍 펄스를 인가한 후, 전형적인 소거 검증 동작과 유사한 검증 동작이 수행된다. 일 실시예에서, 도 12에 도시된 바이어스 조건들이 이용될 수 있다. 각 선택 게이트를 턴온시키고 공통 소스 라인에 VDD를 인가하면서, 각 워드라인을 낮은 전압(전형적으로, 0V)에 연결한다. 비트라인은 처음에 0V로 방전된 다음, 소프트 프로그램 검증 동작의 일부 실행 동안 플로팅 상태로 유지된다. 비트라인이 충전될 수 있는 어느 정도의 시간 이후, 감지 증폭기는 비트라인 전압이 소정의 전압(VSENEV)과 비교되는 감지 동작을 수행한다. 비트라인 전압이 VSENEV 보다 낮으면, 메모리 셀들은 성공적으로 소프트 프로그램된 것으로 고려되는 바, NAND 스트링 내의 적어도 하나의 메모리 셀은 전형적으로 VSENEV 보다 높은 임계 전압을 갖는다. 일단 선택된 블록 내의 NAND 스트링들의 어느 정도의 수가 성공적으로 프로그램된 것으로서 검증되면, 소프트 프로그래밍은 완료된다.
도 15는 소프트 프로그래밍을 받은 이후의 도 13A 및 13B의 메모리 셀들의 그룹에 대한 임계 전압들의 분포를 도시한다. 소프트 프로그래밍의 결과, 스트링 내의 소거된 메모리 셀들의 분포는 소거 검증 레벨(VSENEV)에 더 가깝게 시프트업(shift up)된다. 소프트 프로그래밍을 이용하게 되면, 메모리 셀들이 최초에 과소거되었다 할지라도, 소거 임계 전압 분포는 소거 검증 레벨에 가까운 레벨로 시프트업될 수 있다.
도 16은 전형적인 소프트 프로그래밍 동작을 도시하는 타이밍도이다. 워드라인들(WL)(모두(all)), 비트라인(BL), 소스 라인(SL), 드레인 선택 게이트 라인들(SGD) 및 소스 선택 게이트 라인들(SGS)에 인가되는 신호들이, NAND 스트링들 내에서의 결과적인 채널 전압(VCH)과 함께 도시되어 있다. 공통 소스 라인(SL)은 동작 동안 0V로 유지되며, 그리고 소스측 선택 게이트는 소스측 선택 게이트 라인(SGS)에 0V를 인가함으로써 턴오프된다. 일 실시예에서, 1V-1.5V 범위의 낮은 전압이 공통 소스 라인(SL)에 인가되어, 소스측 선택 게이트의 컷오프(cut-off) 특성을 개선시킨다. 시간(t1)에서, 드레인측 선택 게이트 전압(VDSG)이 VSG(예를 들어, 4V)로 올라감으로써, 드레인측 게이트가 열리게 된다. 시간(t2)에서, 소프트 프로그램되고 있는 블록 내의 모든 워드라인들에 대한 워드라인 전압(VWL)은 VREAD로 올라간다. 전형적으로, 이러한 전압 레벨(VREAD)은, 소프트 프로그래밍 전압을 인가하기 전에, 소프트 프로그래밍을 위해 워드라인들에 인가된다. VREAD는, 소프트 프로그래밍 전압을 인가하는 동안 소프트 프로그래밍이 금지되어야 하는 NAND 스트링들의 채널 영역의 프리 챠징을 가능하게 하기 위해 인가된다. 이전에 설명한 바와 같이, 실제로 VREAD는 다른 트랜지스터들을 판독할 때에 비선택 트랜지스터들이 하나의 상태에 있도록 보장하는 데에 이용되는 판독 패스 전압이다. 예를 들어, 선택된 워드라인의 메모리 셀들을 판독할 때, VREAD가 비선택 워드라인들에 인가되어, 그에 연결된 각 메모리 셀들을 턴온시킬 것이다. 전형적으로, VREAD는 가장 큰 임계 전압 범위로 프로그램된 셀을 턴온시키기에 충분한 전압이다.
시간(t3)에서, 블록의 각 NAND 스트링에 대한 비트라인들은, 특정의 NAND 스 트링이 소프트 프로그램될 것인지, 아니면 소프트 프로그램이 금지될 것인 지에 대응하는 전압으로 설정된다. 라인(502)은 소프트 프로그래밍이 금지될 NAND 스트링을 나타내고, 라인(504)은 소프트 프로그래밍이 허가될 NAND 스트링을 나타낸다. 소프트 프로그래밍이 금지될 NAND 스트링의 비트라인(BL) 전압(502)은 VDD(예를 들어, 1.8V-3.3V)로 올라간다. 소프트 프로그래밍이 허가될 NAND 스트링의 비트라인(BL) 전압(504)은 0V로 유지된다.
금지되는 NAND 스트링의 결과적인 채널 영역 전압(VCH)은 라인(506)에 의해 도시된다. 허가되는 NAND 스트링의 결과적인 채널 영역 전압(VCH)은 라인(508)에 의해 도시된다. VREAD가 워드라인들에 인가되고, 전압(VSG)에 의해 드레인 선택 게이트들이 턴온되기 때문에, 각 메모리 셀로부터 비트라인으로 각 NAND 스트링 내에 도통 경로가 설정된다. 금지된 NAND 스트링에 대해 비트라인이 VDD로 올라가기 때문에, 드레인측 선택 게이트는 비트라인 전압을 NAND 스트링의 채널 영역으로 이동시킨다. 워드라인들 및 드레인 선택 게이트에 인가되는 전압들에 의해, 금지된 NAND 스트링의 채널 영역이 VDD의 비트라인 전압 레벨로 프리챠지될 수 있게 된다. 소프트 프로그래밍이 허가된 NAND 스트링에 있어서, 채널 영역은 0V의 비트라인 전압으로 인해 0V로 유지된다. 시간(t4)에서, 드레인측 선택 게이트 전압(VDSG)은 VSGD의 레벨로 낮아진다. 소프트 프로그래밍이 금지된 NAND 스트링들 내의 드레인측 선택 게이트를 턴오프시키기 위해, 전압(VSGD)이 전압(VSG) 보다 더 낮다. 따라서, 시간(t4)에서, 소프트 프로그래밍이 금지되고 있는 NAND 스트링들의 채널 영역이 비트라인으로부터 컷오프됨으로써, 이러한 채널 영역의 부스팅을 가능하게 하는 바, 이에 대해서는 하기에서 설명한다. 예를 들어, 일 실시예에서, VSG가 3V-4.5V의 범위에 있는 동안, VSGD는 1.8V-3.3V의 범위가 될 수 있다. 드레인측 선택 게이트 전압(VDSG)이 VSGD로 낮아질 때, 프로그램될 NAND 스트링들(이들의 비트라인은 0V이다)은 온(on) 상태로 유지될 것이다. 소프트 프로그래밍 전압이 인가되면, 채널 영역들은 0V로 유지되고, 메모리 셀들의 플로팅 게이트들로 전자들을 끌어당기기 위한 경로가 제공된다. 일 실시예에서, 시간(t1)에서, 드레인 선택 게이트 라인(SGD)은 VSGD로 올라갈 수 있다. 이에 의해, 소프트 프로그래밍이 금지되는 NAND 스트링들의 프리챠징을 여전히 가능하게 하지만, 프리챠지되는 레벨은 비트라인 전압(VDD)의 최고 레벨까지 올라가지는 않는다.
시간(t5)에서, 소프트 프로그래밍 전압(VSPGM)이 소프트 프로그램되고 있는 블록의 각 워드라인에 인가된다. 소프트 프로그래밍이 금지되고 있는 NAND 스트링의 채널 영역은, 라인(506)에 의해 나타낸 바와 같이, 레벨(VREAD)로부터 레벨(VSPGM)까지의 워드라인 전압의 증가에 따라 올라간다. 채널 영역의 이러한 부스팅은 해당하는 워드라인들에서의 높은 양(positive)의 바이어스의 인가하에서 이러한 NAND 스트링들의 메모리 셀들의 소프트 프로그래밍을 금지시킨다. 워드라인 전압들이 레벨(VSPGM)로 올라갈 때, 소프트 프로그래밍이 허가된 NAND 스트링들의 채널 영역은 라인(508)에 의해 나타낸 바와 같이 OV로 유지된다. 채널 영역들이 0V이고, 워드라인들에 큰 양의 바이어스가 걸려있기 때문에, 이러한 메모리 셀들은 이들 메모리 셀들의 플로팅 게이트들 내에 전자들을 주입시킴으로써 소프트 프로그래밍을 받게 될 것이다. 시간(t7)에서, 각 워드라인 상에서의 소프트 프로그래밍 전압(VSPGM)은 다시 0V로 낮아진다. 소프트 프로그래밍이 금지되는 NAND 스트링들의 채널 영역 역시 약 0V로 떨어질 것이다. 시간(t8)에서, 소프트 프로그래밍이 금지되는 NAND 스트링들에 대한 비트라인 전압들은 다시 0V로 낮아진다. 시간(t9)에서, 드레인측 선택 게이트들은 0V를 인가함으로써 턴오프된다.
전형적으로, 소프트 프로그래밍은 공통의 워드라인들의 세트를 공유하는 메모리 셀들의 블록 상에서 동시에 수행된다. 도 16에 도시된 바와 같이 블록의 워드라인들 각각에 소프트 프로그래밍 펄스를 인가한 후, 도 12에 도시된 바이어스 조건들 하에서 검증 동작을 수행한다. 검증 동작을 통과(pass)하는 NAND 스트링들은, 이후 소프트 프로그래밍 전압을 인가하는 동안 이들의 비트라인을 VDD로 올림으로써, 추가의 소프트 프로그래밍이 금지될 것이다. 검증 동작을 성공적으로 통과하지 못한 NAND 스트링들은 추가의 소프트 프로그래밍을 받는다.
도 17은 메모리 셀들의 하나의 블록의 다수의 NAND 스트링들을 프로그램하기 위해 워드라인들의 세트에 인가될 수 있는 일련의 소프트 프로그래밍 전압 펄스들을 나타낸다. (비트라인에서 VDD를 갖는) 금지된 NAND 스트링의 결과적인 채널 영역 전압(VCH)은 라인(512)에 의해 도시되고, (비트라인에서 0V를 갖는) 허가된 NAND 스 트링의 채널 영역 전압(VCH)은 라인(510)에 의해 도시된다. 각각의 소프트 프로그래밍 전압 펄스는 2개의 개별적인 전압 레벨들을 포함한다. 워드라인들에 판독 패스 전압(VREAD)을 인가함으로써 제 1 소프트 프로그래밍 전압 펄스가 발생된 다음, 레벨(VSPGM1)의 소프트 프로그래밍 전압이 뒤따른다. VREAD가 워드라인들에 인가될 때, 비트라인 전압(VDD)은 금지되는 NAND 스트링의 채널 영역으로 이동한다. 워드라인 전압이 VSPGM1로 올라가면, 채널 영역은 VBOOST1의 양에 비례하여 부스트된다. VBOOST1은 소프트 프로그래밍 전압 레벨(VSPGM1)과 판독 패스 전압 레벨(VREAD) 간의 차이와 같다. 채널 영역의 전압은 VBOOST1에 비례하여 VDD의 레벨로부터 상승한다. 허가된 NAND 스트링(510)의 채널 영역 전압은 부스트되지 않고 0V로 유지됨으로써, 소프트 프로그래밍을 가능하게 한다. 부스트되는 채널 전압은 VBOOST1에 비례하지만, 반드시 선형으로 비례하는 것은 아니다. 게이트 유도 드레인 누설(Gate Induced Drain Leakage) 및 다른 메커니즘들과 같은 요인들로 인한 누설 전류들이 채널을 방전시킴으로써, VBOOST1에 대한 채널 부스팅의 의존성에 영향을 미친다.
판독 패스 전압(VREAD)이 제 2 소프트 프로그래밍 전압 펄스에 대해 워드라인들에 다시 인가된다. 금지되는 NAND 스트링의 채널 영역은 VDD로 프리챠지된다. 이후, 소프트 프로그래밍 전압이 제 2 레벨(VSPGM2)로 워드라인들에 인가되어, VBOOST2의 부스팅 레벨을 발생시킨다. 소프트 프로그래밍 전압 레벨의 증가로 인해, 금지되는 NAND 스트링들의 채널 부스팅의 레벨이 증가하게 된다. 판독 패스 전압은 제 2 펄스에 대한 것과 동일하지만, 소프트 프로그래밍 전압은 증가한다. 결과적으로, 소프트 프로그래밍이 금지된 NAND 스트링의 채널 부스팅의 레벨은 VBOOST1로부터 VBOOST2로 소프트 프로그래밍의 증가에 비례하여 증가하게 된다.
이후, 제 3 소프트 프로그래밍 전압 펄스가 인가되는 바, 금지되는 스트링의 채널을 VDD로 프리챠지시키기 위해 VREAD를 인가하는 것으로 시작된다. 이후, 소프트 프로그래밍 전압이 제 3 레벨(VSPGM3)로 인가되어, 제 3 부스팅 레벨(VBOOST3)을 생성한다. 금지되는 NAND 스트링의 채널은 VBOOST3에 비례하는 제 3의 양 만큼 부스트된다.
금지된 NAND 스트링의 부스트된 채널 전압이 너무 커지게 되면, 소프트 프로그래밍 동작은 악영향을 받게 된다. 소프트 프로그래밍 동안, 소스측 선택 게이트 트랜지스터(예를 들어, 도 14의 소스 선택 트랜지스터(402))의 게이트는 접지된다. 소프트 프로그래밍 전압 펄스는 금지되는 NAND 스트링의 채널 영역을 비교적 높은 전압(예를 들어, 5V-10V)로 부스트시킨다. 소프트 프로그래밍 전압이 증가함에 따라, 부스팅의 양이 증가한다. 채널 영역에서의 부스팅 레벨이 너무 높아지게 되면, 이러한 선택 게이트 트랜지스터의 브레이크다운(breakdown)이 일어날 수 있다. 부스트된 채널 전압은 선택 게이트 트랜지스터의 드레인측에 존재한다. 트랜지스터의 게이트 영역이 0V이고, 그 드레인 영역이 큰 전압을 갖기 때문에, 브레이크다운이 일어날 수 있다. 브레이크다운에 대한 하나의 가능한 원인은, 선택 게이트 트랜지스터의 드레인 영역에서의 대역간 터널링(band to band tunneling)인데, 이는 일반적으로 게이트 유도 드레인 누설(GIDL)이라고도 지칭된다. GIDL에 의해 발생되는 전자들은 워드라인(WL0)의 메모리 셀 아래의 부스트된 채널 영역 쪽으로 가속될 수 있다. 이에 의해, 소위 열 전자들(hot electrons)이 야기될 수 있는데, 이러한 열 전자들은 이후 워드라인(WL0)에서의 메모리 셀의 플로팅 게이트 내에 주입되어, 바람직하지 않은 임계 전압 시프트 및 소프트 프로그래밍 디스터브를 일으킬 수 있다.
GIDL은 또한, 드레인측 선택 게이트에 인접하는 NAND 스트링 내의 메모리 셀, 예를 들어 드레인 선택 게이트 트랜지스터(416)에 인접하는, 워드라인(WL5)의 메모리 셀(414)의 드레인 영역에서 일어날 수 있다. 비록 부스팅 동안 드레인측 선택 게이트가 1.5V-2.5V 범위와 같은 보다 높은 게이트 전압을 갖는 것이 일반적이기는 하지만, GIDL은 금지되는 NAND 스트링의 채널에서의 높은 부스트 레벨에 의해 여전히 발생할 수 있다.
또한, GIDL은, 워드라인(WL0)에서의 선택 게이트 트랜지스터에 인접하는 메모리 셀(예를 들어, 메모리 셀(404))의 부스트된 채널 영역 뿐 아니라, NAND 스트링 내의 다른 메모리 셀들의 채널 영역을 방전시킬 수 있다. 금지되는 NAND 스트링의 부스트된 전압 레벨이 방전되면, 채널 전위가 감소할 수 있고, 소프트 프로그램 디스터브가 일어날 수 있다. 소프트 프로그램 디스터브는 메모리 셀의 부지 불식간의(즉, 의도되지 않은) 소프트 프로그래밍을 말한다. 채널 전위가 충분한 정도로 감소하게 되면, 소프트 프로그래밍 전압은 전자들로 하여금 비선택 스트링의 메모리 셀들 내에 주입되게 된다. 예를 들어, 도 3을 참조하여, 만일 NAND 스트링(42)의 소프트 프로그래밍이 금지되어야 하지만, 워드라인들(WL0-WL3)에 소프트 프로그래밍 전압을 인가하는 동안 이 스트링의 채널 전위가 감소하게 되면, 메모리 셀들(72, 74, 76 및 78)은 의도하지 않게 소프트 프로그램될 수 있다.
이전의 소프트 프로그래밍 기술들은 프리챠징에 대해 단일의 판독 패스 전압(VREAD)에 의존하기 때문에, 금지되는 NAND 스트링의 채널에서의 부스팅의 양은 제어가 가능하지 않았다. 소프트 프로그래밍 전압(VSPGM)이 상승함에 따라, 금지되는 NAND 스트링들의 부스팅 레벨이 상승하게 되는데, 이는 VREAD의 값이 동일하게 유지되기 때문이다. 디바이스의 치수들이 계속해서 축소되기 때문에, 이러한 보다 높은 레벨들의 부스팅은, 특히 선택 게이트들 다음의(즉, 바로 옆의) 워드라인들 상의 메모리 셀들에 대해, 소프트 프로그래밍 디스터브의 증가된 레벨들을 발생시킬 것으로 기대될 수 있다.
본 개시에 따른 실시예들은 소프트 프로그래밍 동안 금지되는 NAND 스트링들에서의 부스팅의 양을 제어하기 위해 소프트 프로그래밍 프리챠지 전압을 제공한다. 도 18은 블록 또는 다른 단위의 메모리 셀들을 소프트 프로그래밍하기 위한 일 실시예에 따른 타이밍도이다. 소스측 선택 게이트 라인 및 공통 소스 라인은 소프트 프로그래밍 동작 동안 0V로 유지된다. 상기 언급한 바와 같이, 소스측 선택 게이트의 컷오프 특성을 개선하기 위해 소스 라인에 대해 1V-1.5V 범위의 전압이 이 용될 수 있다. 시간(t1)에서, 선택 게이트 드레인 라인(SGD)에 VSG를 인가함으로써, 드레인측 선택 게이트가 개방된다. 시간(t2)에서, 선택된 블록의 각 워드라인에 소프트 프로그래밍 프리챠지 전압(VSPPC)이 인가된다. 일 실시예에서, 이러한 소프트 프로그래밍 프리챠지 전압은 약 5V-10V의 범위를 갖는다. 하지만, 다른 구현들에서는 다른 값들을 이용하여, 요구되는 부스팅 특성을 달성할 수 있으며, 이에 대해서는 하기에서 설명한다. 이것은, 시간(t2)에서 워드라인들에 판독 패스 전압(VREAD)이 인가되는 도 16-17에 도시된 종래의 기술과 대비된다. 전형적으로, 전압(VREAD)은 약 4.5V-5.5V의 범위를 갖는다. 보다 중요하게는, 소프트 프로그래밍 동안 채널 부스팅의 적절한 레벨들을 달성하지 않기 위해, 판독 동안 비선택 메모리 셀들을 턴온시키기 위해 요구되는 레벨에 기초하여, VREAD에 대해 고정된 값이 이용된다. 그것의 낮은 고정 레벨때문에, 금지되는 NAND 스트링들의 부스트된 채널 전압의 증가는, 부가적인 펄스들이 인가되어 소프트 프로그래밍 전압이 증가될 때에 발생한다.
소프트 프로그래밍 프리챠지 전압(VSPPC)을 이용함으로써, 본 개시에 따른 실시예들은 소프트 프로그래밍이 금지되는 NAND 스트링에서의 부스팅 레벨을 제어할 수 있다. 시간(t3)에서, 소프트 프로그래밍이 금지되어야 하는 NAND 스트링들의 비트라인들은 전압(VDD)으로 올라간다. 소프트 프로그램되어야 하는 NAND 스트링들의 비트라인들은 0V로 유지된다. 시간(t3)에서는, 금지되어야 하는 NAND 스트링들의 채널 영역이 비트라인에 공급되는 전압 레벨에 따라 프리챠지된다. 금지되는 스트링의 비트라인의 전압(VDD)은 선택 게이트에 의해 그 스트링의 채널 영역으로 이동된다. 소프트 프로그램되어야 하는 스트링들은 이들의 채널 영역으로 0V를 이동시킨다.
시간(t4)에서는, 소프트 프로그래밍을 받아야 하는 NAND 스트링들에 대해 드레인측 선택 게이트를 온 상태로 유지하면서, 소프트 프로그래밍이 금지되어야 하는 NAND 스트링들에 대한 선택 게이트들을 컷오프시키기 위해, 드레인측 선택 게이트 전압이 레벨(VSGD)로 낮아진다. 비트라인의 VDD 및 드레인측 선택 게이트 상에서의 보다 낮은 전압으로 인해, 금지되어야 하는 NAND 스트링들은 비트라인으로부터 컷오프될 것이다. 소프트 프로그래밍을 받고 있는 NAND 스트링들의 비트라인의 0V로 인해, 선택 게이트는 온 상태로 유지되어, 채널을 비트라인에 연결한다. 시간(t5)에서는, 소프트 프로그래밍 전압(VSPGM)이 선택된 블록의 모든 워드라인들에 인가된다. 금지되는 NAND 스트링들의 채널 영역은 VSPGM과 VSPPC 간의 차이에 따라 올라간다. 다른 NAND 스트링들의 채널 영역은 0V로 유지됨으로써, 이들의 메모리 셀들의 소프트 프로그래밍을 가능하게 한다. 워드라인들 상에 양의 바이어스를 인가하게 되면, 이러한 메모리 셀들의 채널 영역으로부터 플로팅 게이트들로 전자들이 이동하게 된다. 금지되는 NAND 스트링들에서, 소프트 프로그래밍 전압(VSPGM)은 채널 부스팅을 가능하게 하여, 소프트 프로그래밍을 금지시킨다.
도 19는 본 개시의 일 실시예에 따라 워드라인들의 그룹에 인가되는 일련의 소프트 프로그래밍 전압 펄스들을 도시한다. 금지되는 NAND 스트링과 허가되는 NAND 스트링에서의 결과적인 채널 전압들(VCH)은 각각 라인들(530 및 532)에 의해 나타나있다. 도 18에 나타내었던 소프트 프로그래밍 프리챠지 전압(VSPPC)이 도 19의 실시예에서 이용된다. 처음에 소프트 프로그래밍 프리챠지 전압을 제 1 레벨(VSPPC1)로 인가함으로써, 제 1 소프트 프로그래밍 펄스가 발생된다. 각 비트라인을 금지 또는 허가 상태로 설정하고 드레인 선택 게이트 전압을 낮춘 이후, 소프트 프로그래밍 전압이 VSPGM1의 레벨로 각 워드라인에 인가된다. 금지되는 NAND 스트링들의 채널 영역에서의 부스팅 레벨은, 제 1 소프트 프로그래밍 전압 레벨(VSPGM1)과 제 1 소프트 프로그래밍 프리챠지 레벨(VSPPC1) 간의 차이(VBOOST)에 의해 결정된다. 금지되는 NAND 스트링의 채널 부스팅의 레벨은 VDD의 초기값으로부터 VBOOST에 비례하는 양 만큼 증가할 것이다.
도 19에 도시된 제 2 소프트 프로그래밍 펄스는, 먼저 소프트 프로그래밍 프리챠지 전압을 VSPP2의 레벨로 인가함으로써 발생된다. 소프트 프로그래밍 프리챠지 전압의 레벨은 제 1 레벨인 VSPPC1로부터 ΔVSPPC 만큼 증가된다. 이후, 소프트 프로그래밍 전압이 VSPGM2의 제 2 레벨로 각 워드라인에 인가된다. 이러한 소프트 프로그래밍 전압은 제 1 레벨인 VSPGM1로부터 ΔVSPGM 만큼 증가된다. ΔVSPGM은 ΔVSPPC와 실질적으로 같다. 따라서, VSPGM2와 VSPPC2 간의 차이인 VBOOST는 VSPGM1와 VSPPC1 간의 차이인 VBOOST와 실질적으로 같다. 이에 따라, 라인(530)에 의해 나타낸 바와 같이, 금지되는 NAND 스트링의 채널 영역에서의 일정량의 부스팅을 달성하게 된다. 제 2 소프트 프로그래밍 전압 펄스를 인가하는 동안, 금지되는 NAND 스트링의 채널 영역은 VDD의 프리챠지 레벨로부터, 제 1 소프트 프로그래밍 펄스를 인가함으로써 달성되는 양과 거의 같은 양 만큼 부스트될 것이다.
먼저 소프트 프로그래밍 프리챠지 전압을 VSPPC3의 레벨로 인가한 다음, 소프트 프로그래밍 전압을 VSPGM3의 레벨로 인가함으로써, 제 3 소프트 프로그래밍 펄스가 발생된다. 소프트 프로그래밍 프리챠지 전압은 ΔVSPPC 만큼 증가하고, 소프트 프로그래밍 전압은 ΔVSPGM 만큼 증가한다. ΔVSPPC 및 ΔVSPGM이 실질적으로 같기 때문에, 금지되는 NAND 스트링에서는, VBOOST에 비례하는 부스팅의 레벨이 다시 한번 달성되게 되며, 이에 따라 이전의 부스팅 레벨들과 실질적으로 같다.
일 실시예에서, ΔVSPGM 및 ΔVSPPC는 같은 값들이 아니다. 따라서, 금지되는 NAND 스트링의 채널 영역에서의 부스팅의 양이 펄스 마다 일관되지 않을 것이다. 예를 들어, ΔVSPGM이 ΔVSPPC 보다 더 클 수 있는데, 이는 이후의 펄스들에 대해 채널 부스팅을 증가시킬 것이다. 그럼에도 불구하고, 제어가능한 소프트 프로그래밍 프리챠지 전압(VSPPC)이 이용되기 때문에, 적절한 부스팅 레벨들을 달성할 수 있다. 일 실시예에서, ΔVSPGM 및 ΔVSPPC 값들중 하나 이상이 소프트 프로그래밍 동안 변경되어, 소프트 프로그래밍 전압 또는 소프트 프로그래밍 프리챠지 전압을 반복(iteration) 마다 서로 다른 양 만큼 증가시킬 수 있다.
도 20은 본 개시의 일 실시예에 따라 메모리 셀들의 유닛(예를 들어, 블록)을 소프트 프로그래밍하는 방법의 흐름도이다. 일 실시예에서, 이러한 소프트 프로그래밍 방법은, 메모리 셀들의 유닛을 먼저 소거한 이후에 수행될 수 있다. 일 실시예에서, 본 방법은 도 8의 단계(202)에서 수행될 수 있기는 하지만, 소거 및 소프트 프로그래밍은 프로그래밍과 독립적으로 수행될 수 있다. 단계(700)에서, 소프트 프로그래밍 전압(VSPGM)이 자신의 시작 값으로 초기화된다. 단계(702)에서, 소프트 프로그래밍 프리챠지 전압(VSPPC)이 자신의 시작값으로 초기화된다. 단계(704)에서, 소프트 프로그래밍 카운터(SPC)가 시작값으로 초기화된다. 이러한 소프트 프로그래밍 카운터(SPC)는 셀들의 그룹을 소프트 프로그래밍하고자 하는 시도의 수를 제한하는 데에 이용된다. 단계(706)에서, 전형적으로 1V-1.5V의 낮은 전압이 소스 라인에 인가되는 동안, 셀들의 블록의 소스 선택 게이트 라인들 및 비트라인들은 접지된다. 단계(708)에서, 전압(VSG)(예를 들어, 3V-4.5V)이 드레인 선택 게이트 라인에 인가되어, 블록의 각 NAND 스트링의 드레인 선택 게이트들을 턴온시킨다.
단계(710)에서, 소프트 프로그래밍 프리챠지 전압(VSPPC)이 선택된 블록의 각 워드라인에 자신의 시작값으로 인가된다. 예를 들어, 도 19를 참조하면, 단계(710)는 방법의 제 1 반복(iteration) 동안 소프트 프로그래밍 프리챠지 전압을 레벨(VSPPC1)로 인가하는 것을 포함한다. 단계(712)에서, 전압(VDD)(예를 들어, 1.8V-3.3V)이 소프트 프로그래밍이 금지될 각 NAND 스트링의 비트라인들에 인가된다. 전형적으로, 방법의 제 1 반복 동안, 모든 NAND 스트링들은 소프트 프로그래밍이 가능하게 될 것이다. 단계(714)에서는, VSGD(예를 들어, 1.8V-3.3V)가 드레인 선택 게이트 라인에 인가된다. 드레인 선택 게이트 라인을 VSG로부터 VSGD로 낮춤으로써, 단계(712)에서 비트라인들에 인가된 VDD를 갖는 임의의 NAND 스트링들은 드레인 선택 게이트 전압을 낮춰 드레인 선택 게이트들을 컷오프시킴으로써 비트라인으로부터 연결이 끊어지게 될 것이다. 0V의 비트 라인 전압을 갖는 NAND 스트링들은 자신들의 비트라인과의 컨택을 여전히 유지하게 되는데, 그 이유는 이들의 드레인 선택 게이트가 자신들의 게이트에서의 VSGD에 의해 온 상태로 유지될 것이기 때문이다. 단계(716)에서, 소프트 프로그래밍 전압이 자신의 시작 레벨로 각 워드라인에 인가된다. 도 19를 다시 참조하면, 단계(716)는 선택된 블록의 각 워드라인에 제 1 소프트 프로그래밍 전압 레벨(VSPGM1)을 인가하는 것을 포함할 수 있다. 단계들(710 및 716)이, 함께 결합하여, 도 19에 나타낸 바와 같이, 선택된 블록의 워드라인들 각각에 단일의 소프트 프로그래밍 전압 펄스를 인가하는 것을 포함한다. 단계(718)에서는, 각 워드라인 상의 전압을 다시 0V로 낮추고, 각 비트라인 상의 전압을 0V로 낮춘 다음, 드레인 선택 게이트 라인 상의 전압을 0V로 낮춘다.
단계(720)에서는, 소프트 프로그래밍 검증 동작을 수행하여, NAND 스트링들중 어느 것이 성공적으로 소프트 프로그램되었는 지를 결정한다. 일 실시예에서, 단계(720)는 도 12의 바이어스 조건들을 적용하는 것을 포함한다. 각 선택 게이트를 턴온시키고 공통 소스 라인에 VDD를 인가하는 동안, 각 워드라인은 낮은 전압(전형적으로, 0V)에 연결된다. 비트라인은 처음에 0V로 방전된 다음, 소프트 프로그램 검증 동작의 일부 동안 플로팅 상태를 유지한다. 비트라인이 충전될 수 있는 어느 정도의 시간량 이후, 감지 증폭기는 감지 동작을 수행하는 바, 비트라인 전압은 미리 결정된 전압(VSENEV)과 비교된다. 비트라인 전압이 VSENEV 보다 낮으면, 메모리 셀들은 성공적으로 소프트 프로그램된 것으로 여겨지며, NAND 스트링 내의 적어도 하나의 메모리 셀은 전형적으로 VSENEV 보다 높은 임계 전압을 갖는다.
단계(722)에서는, 소프트 프로그래밍에 대해 성공적으로 검증된 NAND 스트링들의 수가 소정의 최소수 보다 큰지를 결정한다. 소프트 프로그래밍에 대해 성공적으로 검증된 NAND 스트링들의 수가 소정의 최소수 보다 크다면, 단계(724)에서 소프트 프로그래밍 동작에 대해 패스의 상태가 보고된다. 소프트 프로그래밍에 대해 성공적으로 검증된 NAND 스트링들의 수가 소정의 최소수 보다 크지 않다면, 소프트 프로그래밍 카운터(SPC)가 최대 제한값(예를 들어, 20)에 대해 체크된다. 소프트 프로그래밍 카운터가 이러한 소정의 최대값 보다 작다면, 단계(730)에서 소프트 프로그래밍이 계속된다. 소프트 프로그래밍 카운터가 소정의 최대 반복 수에 도달하면, 단계(728)에서 소프트 프로그래밍 동작에 대해 실패의 상태가 보고된다.
단계(730)에서, 소프트 프로그래밍 카운터가 1 만큼 증분된다. 단계(732)에서, 소프트 프로그래밍 전압(VSPGM)이 ΔVSPGM 만큼 증분된다. 예를 들어, 도 19에 도시된 바와 같이, 소프트 프로그래밍 전압은 제 1 레벨(VSPGM1)로부터 제 2 레벨(VSPGM2)로 증분될 수 있다. 단계(734)에서, 소프트 프로그래밍 프리챠지 전압(VSPPC)이 ΔVSPPC 만큼 증분된다. 예를 들어, 도 19에 도시된 바와 같이, 소프트 프로그래밍 프리챠지 전압은 제 1 레벨(VSPPC1)로부터 VSPPC2로 증분될 수 있다. 비록 도 19에는 ΔVSPGM과 ΔVSPPC가 같은 것으로 나타나있지만, 다른 실시예들에서는 같지 않을 수도 있다. 또한, 이하 설명되는 바와 같이, 일 실시예에서는, 소프트 프로그래밍 프리챠지 전압이 전혀 증분되지 않는다. 다른 실시예에서는, 소프트 프로그래밍 프리챠지 전압이, 각각의 소프트 프로그래밍 펄스 이후에 증분되는 것이 아니라, 하나 걸러 마다의 펄스 이후에 또는 어떠한 다른 간격 이후에 증분된다. 하나의 구현은 다수의 초기 펄스들 동안 소프트 프로그래밍 프리챠지 전압을 증분시키지 않는 것을 포함할 수 있는데, 이는 부스트된 채널이 증분을 필요로 하지 않을 정도로 여전히 충분히 낮기 때문이다. 이와 같은 다수의 초기 펄스들 이후, 소프트 프로그래밍 프리챠지 전압의 증분이 시작될 수 있다. 소프트 프로그래밍 전압 및 소프트 프로그래밍 프리챠지 전압을 증분시킨 후, 방법은 단계(706)로 되돌아가서, 보다 높은 소프트 프로그래밍 프리챠지 전압 레벨 및 소프트 프로그래밍 전압 레벨에서 제 2 소프트 프로그래밍 전압 펄스를 인가하기 시작한다.
본 개시의 일 실시예는 각 소프트 프로그래밍 전압 펄스에 대해 소프트 프로그래밍 프리챠지 전압을 일정한 레벨로 유지한다. 도 21에서는, 소프트 프로그래밍 프리챠지 전압(VSPPC)에 대한 단일 값이 이용된다. 소프트 프로그래밍 전압(VSPGM)은 이전에 설명한 바와 같이 증분된다. 소프트 프로그래밍 프리챠지 전압을 레벨(VSPPC)로 인가하고, 소프트 프로그래밍 전압을 레벨(VSPGM1)로 인가함으로써, 제 1 소프트 프로그래밍 전압 펄스가 발생된다. VSPGM과 VSPPC의 차이는 VBOOST3인데, 이러한 VBOOST3는 금지되는 스트링들에서의 채널 부스팅의 레벨을 생성하는 바, 이러한 레벨은 VBOOST3에 비례한다. 소프트 프로그래밍 프리챠지 전압을 동일 레벨(VSPPC)로 인가한 다음, 소프트 프로그래밍 전압을 레벨(VSPGM2)로 인가함으로써, 제 2 소프트 프로그래밍 전압 펄스가 생성된다. VSPGM2와 VSPPC 간의 차이는 VBOOST4에 비례하는 채널 부스팅의 제 2 레벨을 생성한다. 소프트 프로그래밍 프리챠지 전압을 레벨(VSPPC)로 인가한 다음, 소프트 프로그래밍 전압을 레벨(VSPGM3)로 인가함으로써, 제 3 소프트 프로그래밍 전압 펄스가 생성된다. VSPGM3와 VSPPC 간의 차이는 VBOOST5에 비례하는 채널 부스팅의 제 3 레벨을 생성한다.
이러한 3개의 소프트 프로그래밍 전압 펄스들에 의해 생성되는 부스팅의 양들은, 도 17에 도시된 종래 기술의 부스팅 레벨들과의 비교를 위해, VBOOST3, VBOOST4, VBOOST5로서 도시된다. 판독 패스 전압(VREAD)이 아닌, 소프트 프로그래밍 프리챠지 전압(VSPPC)을 이용하기 때문에, 도 23의 실시예에서는 부스팅의 양이 제어될 수 있다. 소프트 프로그래밍 프리챠지 전압의 값에 기초하여 부스팅의 양을 제어함으로써, 소프트 프로그래밍이 금지되고 있는 NAND 스트링 내에서 게이트 유도 드레인 누설을 야기할 수 있는 큰 부스트 전위(boosted potential)를 피할 수 있다.
일 실시예에서, 소프트 프로그래밍 프리챠지 전압의 레벨(들)은 테스팅 동안 하나 이상의 제조된 디바이스들의 특성에 기초하여 결정될 수 있다. 예를 들어, 일 실시예에서, 소프트 프로그래밍 프리챠지 전압은 개별적인 디바이스에 기초하여 선택된다. 디바이스는 제조 프로세스의 일부로서 테스팅을 받는다. 이러한 테스팅에 기초하여, 소프트 프로그래밍 프리챠지 전압의 최적 값이 선택될 수 있다. 일 실시예에서, 이것은, 소프트 프로그래밍 프리챠지 전압의 어떠한 레벨에서, 프로그램 디스터브 또는 게이트 유도 드레인 누설이 NAND 스트링 내에서 일어나기 시작하는 지를 결정함으로써, 수행될 수 있다. 이러한 레벨들을 관찰함으로써, 디스터브 및 다른 문제들을 피하면서 적절한 부스팅을 달성할 수 있는 소프트 프로그래밍 프리챠지 전압의 최적 값을 얻을 수 있다. 다른 실시예에서, 소프트 프로그래밍 프리챠지 전압은 디바이스들의 그룹의 특성에 기초할 수 있다. 예를 들어, 많은 디바이스들을 이전에 설명한 바와 같이 테스트한 다음, 이러한 모든 디바이스들의 평균에 기초하여 최적값을 선택할 수 있다.
상기 본 발명의 상세한 설명은 예시와 설명의 목적을 위해 제공되었다. 이러 한 설명은 본 발명을 속속들이 규명한 것으로서, 또는 본 발명을 개시된 정확한 형태로 한정하는 것으로서 의도되지 않는다. 상기 교시에 비추어 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 사상과 실제적인 응용예를 최상으로 설명함으로써, 당업자가 다양한 실시예들에서 그리고 고려되는 특정의 용도에 적합한 다양한 변형들에 대해 본 발명을 최상으로 이용할 수 있도록 선택된 것이다. 본 발명의 범위는 첨부된 청구범위에 의해서만 규정된다.

Claims (14)

  1. 비휘발성 메모리를 동작시키는 방법으로서,
    선택되지 않은 워드라인들에 판독 패스 전압(VREAD)을 인가하는 동안, 선택된 워드라인에 결합된 하나 이상의 저장 요소들을 하나 이상의 판독 기준 전압들(VRA)을 이용하여 판독함으로써, 워드라인들(WLO, WL1, WL2)의 세트에 결합된 비휘발성 저장 요소들로부터 데이터를 판독하는 단계와; 그리고
    상기 워드라인들의 세트에 결합된 비휘발성 저장 요소들의 제 1 그룹(40)을 소프트 프로그래밍하기 위해, 상기 워드라인들의 세트에 하나 이상의 프로그래밍 전압 펄스들을 인가하는 단계를 포함하고,
    여기서, 상기 하나 이상의 프로그래밍 전압 펄스들을 인가하는 단계는, 상기 워드라인들의 세트에 제 1 전압(VSPPC)을 인가한 다음, 상기 제 1 전압 보다 큰 제 2 전압(VSPGM)을 인가하는 단계를 포함하고, 상기 제 1 전압(VSPPC)은 상기 패스 전압(VREAD)과 다른 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  2. 제 1 항에 있어서,
    상기 하나 이상의 프로그래밍 전압 펄스들을 인가하는 단계는,
    제 1 프로그래밍 전압 펄스를 인가하는 단계와; 그리고
    제 2 프로그래밍 전압 펄스를 인가하는 단계를 포함하며,
    여기서, 상기 제 1 프로그래밍 전압 펄스를 인가하는 단계는, 상기 제 1 프로그래밍 전압 펄스에 대한 상기 제 1 전압(VSPPC)을 제 1 전압 레벨(VSPPC1)로 인가하고, 상기 제 1 프로그래밍 전압 펄스에 대한 상기 제 2 전압(VSPGM)을 제 2 전압 레벨(VSPGM1)로 인가함으로써 이루어지고,
    상기 제 2 프로그래밍 전압 펄스를 인가하는 단계는, 상기 제 2 프로그래밍 전압 펄스에 대한 상기 제 1 전압(VSPPC)을 제 3 전압 레벨(VSPPC3)로 인가하고, 상기 제 2 프로그래밍 전압 펄스에 대한 상기 제 2 전압(VSPGM)을 제 4 전압 레벨(VSPGM3)로 인가함으로써 이루어지며, 상기 제 3 전압 레벨(VSPPC3)은 상기 제 1 전압 레벨(VSPPC1) 보다 높고, 상기 제 4 전압 레벨(VSPGM3)은 상기 제 2 전압 레벨(VSPGM1) 보다 높은 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  3. 제 2 항에 있어서,
    상기 제 2 프로그래밍 전압 펄스는 상기 제 1 프로그래밍 전압 펄스 이후에 인가되고;
    상기 방법은, 상기 제 1 프로그래밍 전압 펄스를 인가한 이후에 그리고 상기 제 2 프로그래밍 전압 펄스를 인가하기 이전에, 제 3 프로그래밍 전압 펄스를 인가하는 단계를 더 포함하고, 상기 제 3 프로그래밍 전압 펄스에 대한 상기 제 1 전압(VSPPC)은 상기 제 1 전압 레벨(VSPPC1)로 인가되는 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 전압 레벨(VSPPC1)과 상기 제 2 전압 레벨(VSPGM1) 간의 차이(VBOOST)는 상기 제 3 전압 레벨(VSPPC3)과 상기 제 4 전압 레벨(VSPGM3) 간의 차이와 실질적으로 같은 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  5. 제 1 항에 있어서,
    상기 하나 이상의 프로그래밍 전압 펄스들을 인가하는 단계는,
    제 1 프로그래밍 전압 펄스를 인가하는 단계와; 그리고
    제 2 프로그래밍 전압 펄스를 인가하는 단계를 포함하며,
    여기서, 상기 제 1 프로그래밍 전압 펄스를 인가하는 단계는, 상기 제 1 프로그래밍 전압 펄스에 대한 상기 제 1 전압(VSPPC)을 제 1 전압 레벨(VSPPC1)로 인가하고, 상기 제 1 프로그래밍 전압 펄스에 대한 상기 제 2 전압(VSPGM)을 제 2 전압 레벨(VSGPM1)로 인가함으로써 이루어지고,
    상기 제 2 프로그래밍 전압 펄스를 인가하는 단계는, 상기 제 2 프로그래밍 전압 펄스에 대한 상기 제 1 전압(VSPPC)을 상기 제 1 전압 레벨(VSPPC1)로 인가하고, 상기 제 2 프로그래밍 전압 펄스에 대한 상기 제 2 전압(VSPGM)을 제 3 전압 레벨(VSPGM2)로 인가함으로써 이루어지며, 상기 제 3 전압 레벨(VSPGM2)은 상기 제 2 전압 레벨(VSPGM1) 보다 높은 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  6. 제 1 항에 있어서,
    상기 워드라인들(WL0, WL1, WL2)의 세트에 결합된 비휘발성 저장 요소들의 제 2 그룹(42)의 소프트 프로그래밍을 금지하는 단계와, 여기서 상기 제 2 그룹의 소프트 프로그래밍을 금지하는 단계는, 상기 워드라인들의 세트에 상기 제 2 전압(VSPGM)을 인가하는 동안, 상기 제 2 그룹의 비트라인에 금지 전압을 인가함으로써 이루어지며;
    상기 금지 전압을 인가하는 동안, 상기 워드라인들의 세트에 상기 제 1 전압(VSPPC)을 인가함으로써, 상기 비휘발성 저장 요소들의 제 2 그룹(42)의 채널 영역을 프리챠징하는 단계와; 그리고
    상기 금지 전압을 인가하는 동안, 상기 워드라인들(WL0, WL1, WL2)의 세트에 상기 제 2 전압(VSPGM)을 인가함으로써, 상기 비휘발성 저장 요소들의 제 2 그룹(42)의 채널 영역을 부스팅하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  7. 제 6 항에 있어서,
    상기 하나 이상의 프로그래밍 전압 펄스들을 인가하는 단계는,
    제 1 프로그래밍 전압 펄스를 인가하는 단계와; 그리고
    제 2 프로그래밍 전압 펄스를 인가하는 단계를 포함하며,
    상기 제 1 프로그래밍 전압 펄스를 인가하는 단계는 상기 제 2 전압(VSPGM)을 제 1 전압 레벨(VSPGM1)로 인가하는 단계를 포함하고;
    상기 제 2 프로그래밍 전압 펄스를 인가하는 단계는 상기 제 2 전압(VSPGM)을 제 2 전압 레벨(VSPGM2)로 인가하는 단계를 포함하며;
    상기 채널 영역을 부스팅하는 단계는, 상기 제 1 프로그래밍 전압 펄스를 인가하는 동안 제 1 양(VBOOST1) 만큼 상기 채널 영역을 부스팅하는 단계 및 상기 제 2 프로그래밍 전압 펄스를 인가하는 동안 제 2 양(VBOOST2) 만큼 상기 채널 영역을 부스팅하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  8. 제 1 항에 있어서,
    상기 하나 이상의 프로그래밍 전압 펄스들을 인가하는 단계는 상기 워드라인들(WL0, WL1, WL2)의 세트에 결합된 상기 비휘발성 저장 요소들을 소거하라는 요청에 응답하여 수행되는 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  9. 제 1 항에 있어서,
    상기 워드라인들(WL0, WL1, WL2)의 세트는 비휘발성 저장 요소들의 블록(90)에 결합되고;
    상기 비휘발성 저장 요소들의 제 1 그룹(40)은 상기 블록의 제 1 NAND 스트링(40)이며; 그리고
    상기 블록은 상기 하나 이상의 프로그래밍 전압 펄스들을 인가하는 동안 소프트 프로그래밍이 금지되는 제 2 NAND 스트링(42)을 포함하는 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  10. 제 1 항에 있어서,
    상기 워드라인들의 세트에 결합된 상기 비휘발성 저장 요소들은 다중 상태 플래시 메모리 셀들인 것을 특징으로 하는 비휘발성 메모리를 동작시키는 방법.
  11. 비휘발성 메모리 시스템으로서,
    워드라인들(WL0, WL1, WL2)의 세트와;
    상기 워드라인들의 세트와 통신하는 비휘발성 저장 요소들의 제 1 그룹(40)과;
    상기 워드라인들의 세트와 통신하는 비휘발성 저장 요소들의 제 2 그룹(42)과; 그리고
    상기 워드라인들의 세트 및 상기 비휘발성 저장 요소들의 제 1, 2 그룹과 통신하는 관리 회로(120)를 포함하며,
    여기서, 상기 관리 회로는 상기 제 2 그룹의 소프트 프로그래밍을 금지시키면서 상기 제 1 그룹을 소프트 프로그래밍하기 위해, 상기 워드라인들의 세트에 다수의 프로그래밍 전압 펄스들을 인가하고, 상기 제 2 그룹에 금지 전압을 인가하며; 상기 관리 회로는 상기 워드라인들의 세트에 프리챠지 전압(VSPPC)을 인가한 다음, 보다 큰 소프트 프로그래밍 전압(VSPGM)을 인가함으로써 각각의 프로그래밍 전압 펄스를 인가하며; 그리고 상기 프리챠지 전압은 상기 프로그래밍 전압 펄스들중 적어도 2개에 대해 서로 다른 레벨(VSPPC1, VSPPC3)로 인가되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 다수의 프로그래밍 전압 펄스들은 제 1 프로그래밍 전압 펄스 및 제 2 프로그래밍 전압 펄스를 포함하고;
    상기 관리 회로(120)는 상기 제 1 프로그래밍 전압 펄스에 대한 상기 프리챠지 전압(VSPPC)을 제 1 전압 레벨(VSPPC1)로 인가하고, 상기 제 1 프로그래밍 전압 펄스에 대한 상기 소프트 프로그래밍 전압(VSPGM)을 제 2 전압 레벨(VSPGM1)로 인가하며; 그리고
    상기 관리 회로(120)는 상기 제 2 프로그래밍 전압 펄스에 대한 상기 프리챠지 전압(VSPPC)을 제 3 전압 레벨(VSPPC3)로 인가하고, 상기 제 2 프로그래밍 전압 펄스에 대한 상기 소프트 프로그래밍 전압(VSPGM)을 제 4 전압 레벨(VSPGM3)로 인가하며, 상기 제 3 전압 레벨(VSPPC3)은 상기 제 1 전압 레벨(VSPPC1) 보다 높고, 상기 제 4 전압 레벨(VSPGM3)은 상기 제 2 전압 레벨(VSPGM1) 보다 높은 것을 특징으로 하는 비휘발성 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 전압 레벨과 상기 제 2 전압 레벨 간의 차이(VBOOST1)는 상기 제 3 전압 레벨과 상기 제 4 전압 레벨 간의 차이(VBOOST3)와 실질적으로 다른 것을 특징으로 하는 비휘발성 메모리 시스템.
  14. 제 11 항 내지 제 13 항 중의 어느 한 항에 있어서,
    상기 제 1 그룹(40)은 제 1 NAND 스트링(40)이고;
    상기 제 2 그룹(42)은 제 2 NAND 스트링(42)이며; 그리고
    상기 관리 회로(120)는 상기 소프트 프로그래밍 전압을 인가하는 동안 상기 제 2 NAND 스트링(42)의 비트라인에 금지 전압을 인가함으로써, 상기 제 2 NAND 스트링(42)의 소프트 프로그래밍을 금지하는 것을 특징으로 하는 비휘발성 메모리 시스템.
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