KR102643672B1 - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR102643672B1
KR102643672B1 KR1020180165588A KR20180165588A KR102643672B1 KR 102643672 B1 KR102643672 B1 KR 102643672B1 KR 1020180165588 A KR1020180165588 A KR 1020180165588A KR 20180165588 A KR20180165588 A KR 20180165588A KR 102643672 B1 KR102643672 B1 KR 102643672B1
Authority
KR
South Korea
Prior art keywords
bias
memory cell
memory
abandoned
payment
Prior art date
Application number
KR1020180165588A
Other languages
English (en)
Other versions
KR20200076464A (ko
Inventor
주한수
박봉열
서지현
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180165588A priority Critical patent/KR102643672B1/ko
Priority to US16/502,832 priority patent/US10811097B2/en
Priority to CN201910738386.9A priority patent/CN111341369B/zh
Publication of KR20200076464A publication Critical patent/KR20200076464A/ko
Priority to US17/026,402 priority patent/US11309029B2/en
Application granted granted Critical
Publication of KR102643672B1 publication Critical patent/KR102643672B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 셀들을 포함하고 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하고, 상기 반도체 장치의 동작 방법은, 상기 메모리 스트링의 채널 영역 중 선택된 메모리 셀을 기준으로 일측의 채널 영역을 부스팅하는 단계; 상기 선택된 메모리 셀의 스페이스 영역에 전자를 주입하도록, 상기 선택된 메모리 셀의 게이트 전극에 프리-프로그램 바이어스를 인가하는 단계; 및 상기 선택된 메모리 셀의 게이트 전극에 프로그램 바이어스를 인가하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
선행기술문헌1 : US 9,030,879 B2
선행기술문헌2 : US 7,352,631 B2
본 발명의 실시예는 동작 특성이 개선된 반도체 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 셀들을 포함하고 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하고, 상기 반도체 장치의 동작 방법은, 상기 메모리 스트링의 채널 영역 중 선택된 메모리 셀을 기준으로 일측의 채널 영역을 부스팅하는 단계; 상기 선택된 메모리 셀의 스페이스 영역에 전자를 주입하도록, 상기 선택된 메모리 셀의 게이트 전극에 프리-프로그램 바이어스를 인가하는 단계; 및 상기 선택된 메모리 셀의 게이트 전극에 프로그램 바이어스를 인가하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 제2 선택 트랜지스터를 포함하고, 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하고, 상기 반도체 장치의 동작 방법은, 상기 메모리 스트링을 상기 소스 라인 또는 상기 비트 라인과 연결하는 단계; 상기 선택된 메모리 셀을 턴 오프하는 단계; 상기 선택된 메모리 셀을 기준으로 메모리 스트링의 채널 영역이 제1 채널 영역과 제2 채널 영역으로 구분되고, 상기 제1 채널 영역과 상기 제2 채널 영역이 상이한 전위 레벨을 갖도록, 상기 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들의 레벨을 패스 바이어스로 상승시키는 단계; 상기 선택된 메모리 셀과 연결된 워드라인의 레벨을 상기 패스 바이어스보다 높은 프리-프로그램 바이어스로 상승시키는 단계; 및 상기 선택된 메모리 셀과 연결된 워드라인에 프로그램 바이어스를 인가하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 소스 라인과 비트 라인의 사이에 연결되고, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터를 포함하는 메모리 스트링; 및 상기 메모리 스트링의 채널 영역 중 선택된 메모리 셀을 기준으로 일측의 채널 영역을 부스팅하고, 상기 선택된 메모리 셀의 스페이스 영역에 전자가 주입되도록 상기 선택된 메모리 셀의 게이트 전극에 프리-프로그램 바이어스를 인가하고, 상기 선택된 메모리 셀의 게이트 전극에 프로그램 바이어스를 인가하는 제어 로직을 포함할 수 있다.
본 발명의 실시예들에 따르면, 동작 특성이 개선되고 신뢰성이 향상된 반도체 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 셀들의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법의 순서도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작의 순서도이다.
도 8은 메모리 스트링 및 메모리 스트링의 채널 영역의 전위를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작을 설명하기 위한 타이밍도이다.
도 12는 메모리 스트링 및 메모리 스트링의 채널 영역의 전위를 나타낸 도면이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작의 순서도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 18은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다. 여기서, 반도체 장치(100)는 메모리 장치일 수 있고, 비휘발성 메모리 장치일 수 있다. 예를 들어, 반도체 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트 라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 더미 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
전술한 바와 같은 구성에 따르면, 제어 로직(125)은, 메모리 스트링의 채널 영역 중 일측의 채널 영역을 부스팅한 후, 선택된 메모리 셀의 게이트 전극에 프리-프로그램 바이어스를 인가하고, 선택된 메모리 셀의 게이트 전극에 프로그램 바이어스를 인가하도록, 어드레스 디코더(121) 및 읽기 및 쓰기 회로(123)를 제어한다.
따라서, 프리-프로그램 동작에 의해 스페이스 영역의 정공을 제거한 후에 프로그램 동작을 수행할 수 있다. 또한, 프리-프로그램 동작시, HCI(Hot Carrier Injection)을 이용하여 스페이스 영역에 전자를 주입할 수 있다. 따라서, 래터럴 스프레딩(lateral spreading)에 의한 전하 손실(charge loss)를 최소화할 수 있고, 데이터 리텐션 특성을 개선할 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2를 참조하면, 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각각의 메모리 블록들(BLK)은 복수의 메모리 스트링들(MS)을 포함한다. 또한, 복수의 메모리 스트링들(MS)이 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된다.
각각의 메모리 스트링들(MS)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 여기서, m은 2 이상의 정수이다. 참고로, 본 도면에는 도시되지 않았으나, 각각의 메모리 스트링들(MS)은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC)의 사이 또는 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC)의 사이에 위치된 더미 메모리 셀을 더 포함할 수 있다. 또한, 하나의 메모리 스트링(MS)에 포함된 메모리 셀들(MC)은 실질적으로 동일한 레벨에 위치되거나 상이한 레벨에 위치될 수 있다.
메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결된다. 각각의 워드라인들(WL)에는 구동에 필요한 워드라인 전압들(프로그램 바이어스, 프리-프로그램 바이어스, 리드 바이어스 등)이 인가될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결된다.
전술한 바와 같은 구성에 따르면, 동일한 워드라인(WL)에 연결되어 동시에 프로그램되는 메모리 셀들(MC)이 하나의 페이지(Page)를 구성하고, 하나의 메모리 블록(BLK)이 복수의 페이지들(Page)을 포함할 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장될 수 있다. 여기서, +Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 선택 트랜지스터들(SST)은 메모리 셀(MC)과 소스 라인(SL) 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 메모리 셀들(MC)은 동일한 워드라인(WL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 선택 트랜지스터들(DST)은 비트 라인(BL1~BLm)과 메모리 셀(MC)의 사이에 직렬 연결될 수 있다. 여기서, 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
도 4를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함할 수 있다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 'U'형으로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드의 메모리 셀들(MC)과 소스 사이드의 메모리 셀들(MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다. 그 외의 구조는 앞서 도 3에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 5는 본 발명의 일 실시예에 따른 메모리 셀들의 단면도이다.
도 5를 참조하면, 각각의 메모리 셀들(MC)은 채널막(CH), 메모리막(M) 및 게이트 전극(G)을 포함할 수 있다. 여기서, 메모리막은 데이터를 저장하기 위한 것으로, 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있다. 예를 들어, 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 나노 구조, 가변 저항 물질 등을 포함할 수 있다.
하나의 메모리 스트링에 포함된 메모리 셀들(MC)은 채널막(CH) 및 메모리막(M)을 공유할 수 있다. 예를 들어, 메모리 셀들(MC) 사이의 스페이스 영역(SP)까지 메모리막(M) 및 채널막(CH)이 연장된다.
이러한 구조에 따르면, 이웃한 메모리 셀들(MC) 사이의 스페이스 영역(SP)에 정공이 존재할 수 있고, 이로 인해, 데이터 리텐션 특성이 저하될 수 있다. 예를 들어, 소거 동작 시에 메모리막(M)으로 주입된 정공들이 스페이스 영역(SP)에 잔류된다. 이러한 경우, 프로그램된 메모리 셀(MC)의 전하가 래터럴 스프레딩(lateral spreading)에 의해 스페이스 영역(SP)의 정공과 결합된다. 즉, 전하 손실이 발생할 수 있다.
따라서, 본 발명의 일 실시예는, 프로그램 동작에 앞서 스페이스 영역(SP)에 잔류하는 정공을 제거하기 위한 프리-프로그램 동작을 수행한다. 예를 들어, 소거 상태를 갖는 메모리 셀들(MC)의 채널막(CH)을 부분적으로 부스팅한 후, HCI(Hot Carrier Injection)을 이용하여 스페이스 영역(SP)으로 전자를 주입하는 프리-프로그램 동작을 수행한다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법의 순서도이다. 여기서, 반도체 장치는 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이를 포함할 수 있다. 예를 들어, 소스 라인(SL)과 비트 라인(BL) 사이에 메모리 스트링(MS)이 연결되고, 메모리 스트링(MS)은 복수의 메모리 셀들(MC1~MCk)을 포함한다.
도 6을 참조하면, 선택된 메모리 스트링(MS)의 선택된 메모리 셀(MC)에 대해 프리-프로그램 동작을 수행한다(S510). 여기서, 프리-프로그램 동작은 HCI(Hot Carrier Injection)을 이용하여 수행될 수 있다.
프리-프로그램 동작 시, 먼저, 메모리 스트링(MS)의 채널 영역 중 선택된 메모리 셀(MC)을 기준으로 일측의 채널 영역을 부스팅한다. 메모리 스트링(MS)의 채널 영역은 선택된 메모리 셀(MC)을 기준으로 일측의 채널 영역과 타측의 채널 영역으로 구분될 수 있다. 예를 들어, 일측이 소스 사이드이고 타측이 드레인 사이드이거나, 일측이 드레인 사이드이고 타측이 소스 사이드일 수 있다.
이와 같이, 선택된 메모리 셀(MC)을 기준으로 채널 영역을 구분하고 일측의 채널 영역만을 부스팅함으로써, 타측의 채널 영역은 부스팅되지 않도록 한다. 즉, 메모리 스트링(MS)의 채널 영역을 부분적으로 부스팅한다. 예를 들어, 소스 사이드 채널 영역의 전위는 부스팅하되 드레인 사이드 채널 영역의 전위는 부스팅하지 않는다. 또는, 드레인 사이드 채널 영역의 전위는 부스팅하되 소스 사이드 채널 영역의 전위는 부스팅하지 않는다. 이를 통해, 일측의 채널 영역과 타측의 채널 영역 간에 전위 레벨 차이가 발생하고, HCI(Hot Carrier Injection) 조건이 갖춰진다.
이어서, 선택된 메모리 셀(MC)의 게이트 전극에 프리-프로그램 바이어스를 인가한다. 이를 통해, 핫 캐리어가 생성되고, 생성된 핫 캐리어가 선택된 메모리 셀(MC)의 스페이스 영역(SP)으로 주입된다. 즉, HCI(Hot Carrier Injection)를 이용하여 프리-프로그램 동작을 수행할 수 있고, 스페이스 영역(SP)에 존재하는 정공(hole)을 제거할 수 있다. 여기서, 스페이스 영역(SP)은 인접한 메모리 셀들(MC) 사이의 영역이거나, 인접한 워드라인들(WL) 사이의 영역일 수 있다.
이어서, 프로그램 동작을 수행한다(S520). 선택된 메모리 셀(MC)의 게이트 전극에 프로그램 바이어스를 인가한다. 예를 들어, 선택된 워드라인(WL)에 프로그램 바이어스를 인가하고 비선택된 워드라인들(WL)에 패스 바이어스를 인가하여, 프로그램 동작을 수행한다. 여기서, 프리-프로그램 바이어스는 프로그램 바이어스에 비해 낮은 레벨을 가질 수 있다.
전술한 바와 같은 동작 방법에 따르면, HCI(Hot Carrier Injection)를 이용한 프리-프로그램 동작에 의해 스페이스 영역에 존재하는 정공을 제거한 후에 프로그램 동작을 수행할 수 있다. 따라서, 스페이스 영역의 정공으로 인한 전하 손실(charge loss)을 방지할 수 있고, 반도체 장치의 리텐션 특성을 개선할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작의 순서도이고, 도 8은 메모리 스트링 및 메모리 스트링의 채널 영역의 전위를 나타낸 도면이다.
여기서, 반도체 장치는 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이를 포함할 수 있다. 예를 들어, 소스 라인(SL)과 비트 라인(BL) 사이에 메모리 스트링(MS)이 연결되고, 메모리 스트링(MS)은 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들(MC1~MCk) 및 적어도 하나의 제2 선택 트랜지스터를 포함한다. 여기서, 제1 선택 트랜지스터는 소스 선택 트랜지스터(SST) 또는 드레인 선택 트랜지스터(DST)일 수 있고, 제2 선택 트랜지스터는 드레인 선택 트랜지스터(DST) 또는 소스 선택 트랜지스터(SST)일 수 있다. 또한, n, k는 정수일 수 있다. 이하에서는, 제1 선택 트랜지스터가 소스 선택 트랜지스터(SST)이고 제2 선택 트랜지스터가 드레인 선택 트랜지스터(DST)인 경우를 가정하여 설명하도록 한다.
메모리 스트링(MS)의 채널 영역은 선택된 메모리 셀(MCn)을 기준으로, 제1 채널 영역과 제2 채널 영역을 포함한다. 예를 들어, 선택된 메모리 셀(MCn)과 제1 선택 트랜지스터(SST)의 사이에 위치된 비선택된 메모리 셀(MC1~MCn-1)이 제1 사이드 메모리 셀들일 수 있고, 이들의 채널 영역이 제1 채널 영역일 수 있다. 또한, 선택된 메모리 셀(MCn)과 제2 선택 트랜지스터(DST)의 사이에 위치된 비선택된 메모리 셀들(MCn+1~MCk)이 제2 사이드 메모리 셀들일 수 있고, 이들의 채널 영역이 제2 채널 영역일 수 있다. 이하에서는, 제1 사이드 메모리 셀들이 소스 사이드 메모리 셀들이고, 제1 채널 영역이 소스 사이드 채널 영역(S_CH)이고, 제2 사이드 메모리 셀들이 드레인 사이드 메모리 셀들이고, 제2 채널 영역이 드레인 사이드 채널 영역(D_CH)인 경우를 가정하여 설명하도록 한다.
도 7 및 도 8을 참조하면, 먼저, 제2 선택 트랜지스터(DST)를 턴 온시켜, 메모리 스트링(MS)과 비트 라인(BL)을 연결시킨다(S710). 이때, 비트 라인(BL)은 제1 레벨(L1)을 가질 수 있고, 제1 레벨(L1)은 접지 레벨일 수 있다.
제2 선택 트랜지스터(DST)를 턴 온시킬 때, 제1 선택 트랜지스터(SST)를 턴 오프시킬 수 있다. 따라서, 메모리 스트링(MS)은 소스 라인(SL)과 분리된다. 제2 선택 트랜지스터(DST)를 턴 온시킬 때, 메모리 셀들(MC1~MCk)을 턴 오프시킬 수 있다. 따라서, 메모리 스트링(MS)의 채널 영역의 드레인 단(drain terminal)이 비트 라인(BL)과 연결되어 있지만, 제1 채널 영역(S_CH) 및 제2 채널 영역(D_CH)으로 접지 바이어스가 전달되지 않는다.
이어서, 비선택된 메모리 셀들(MC1~MCn-1, MCn+1~MCk)의 게이트 전극에 패스 바이어스(Vpass)를 인가한다(S720). 이를 통해, 비선택된 메모리 셀들(MCm+1~MCk)이 턴 온된다. 또한, 제2 선택 트랜지스터(DST)가 턴 온 상태를 유지하므로, 비트 라인(BL)으로부터 제2 채널 영역(D_CH)으로 전자(E)가 주입된다. 따라서, 제2 채널 영역(D_CH)이 제1 레벨(L1), 예를 들어, 접지 레벨을 갖게 된다.
또한, 비선택된 메모리 셀들(MC1~MCn-1)의 게이트 전극에도 패스 바이어스(Vpass)가 인가되므로, 플로팅된 제1 채널 영역(S_CH)은 제1 레벨(L1)과 상이한 제2 레벨(L2)의 전위를 갖게 된다. 즉, 제1 채널 영역(S_CH)은 제1 레벨(L1)보다 높은 제2 레벨(L2)로 부스팅(B)된다. 여기서, 제1 채널 영역(S_CH)이 부스팅되는 정도는 패스 바이어스(Vpass) 따라 조절될 수 있다.
이때, 선택된 메모리 셀(MCn)의 게이트 전극에 접지 바이어스 또는 음의 바이어스(Vneg)가 인가되므로, 선택된 메모리 셀(MCn)은 턴 오프 상태를 유지한다. 따라서, 제1 채널 영역(S_CH)과 제2 채널 영역(D_CH) 간의 전하의 흐름이 차단된다. 이를 통해, 제1 채널 영역(S_CH)와 제2 채널 영역(D_CH) 간의 전위 레벨 차이(D)가 존재하게 되며, HCI 생성 환경이 만들어진다.
이어서, 선택된 메모리 셀(MCn)의 게이트 전극에 프리-프로그램 바이어스(Vpre)를 인가한다(S730). 여기서, 프리-프로그램 바이어스(Vpre)는 패스 바이어스(Vpass)에 비해 높은 레벨을 가질 수 있다. 이를 통해, 핫 캐리어(Hot E)가 생성되고, 생성된 핫 캐리어(Hot E)가 선택된 메모리 셀(MCn)의 스페이스 영역으로 주입될 수 있다. 여기서, 핫 캐리어(Hot E)는 핫 일렉트론일 수 있다.
이때, 선택된 메모리 셀(MCn)과 제2 사이드의 비선택된 메모리 셀(MCn+1)의 스페이스 영역에서 핫 캐리어(Hot E)가 생성되고, 생성된 핫 캐리어(Hot E)가 선택된 메모리 셀(MCn)과 제1 사이드의 비선택된 메모리 셀(MCn-1)의 스페이스 영역으로 주입될 수 있다. 따라서, 선택된 메모리 셀(MC)의 스페이스 영역 내의 정공을 제거할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다. 여기서, 반도체 장치는 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이를 포함할 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9를 참조하면, 먼저, 제1 시간(t1)에, 비트 라인(BL)에 제1 레벨의 바이어스를 인가하고, 드레인 선택 라인(DSL)의 레벨을 턴온 바이어스(Von)로 상승시킨다. 여기서, 제1 레벨은 접지 레벨일 수 있다. 이를 통해, 메모리 스트링이 비트 라인(BL)과 연결된다.
제2 시간(t2)에, 선택된 워드라인(sel_WL)이 접지 레벨을 유지하거나, 음의 레벨로 하강한다. 선택된 워드라인(sel_WL)에 음의 바이어스를 인가하는 경우, 제1 채널 영역(S_CH)과 제2 채널 영역(D_CH) 간의 전하 흐름을 보다 완벽히 차단할 수 있다.
제3 시간(t3)에, 비선택된 워드라인들(unsel_WL)의 레벨을 패스 바이어스(Vpass)로 상승시킨다. 이때, 소스 선택 라인(SSL)이 턴 오프 레벨을 유지하고 선택된 워드라인이 접지 레벨 또는 음의 레벨을 유지하므로, 플로팅된 제1 채널 영역(S_CH)이 제2 레벨로 부스팅된다. 또한, 드레인 선택 라인(DSL)은 턴 온 레벨을 유지하므로, 제2 채널 영역(D_CH)은 접지 레벨을 갖게 된다. 이를 통해, 제1 채널 영역(S_CH)과 제2 채널 영역(D_CH) 간에 전위 레벨의 차이가 발생하고, HCI(Hot carrier Injection) 생성 조건이 갖춰진다.
제4 시간(t4)에, 선택된 워드라인(sel_WL)의 레벨을 프리-프로그램 바이어스(Vpre)로 상승시킨다. 여기서, 프리-프로그램 바이어스(Vpre)는 패스 바이어스(Vpass)에 비해 높은 레벨을 가질 수 있다.
이를 통해, 선택된 워드라인(sel_WL)과 비선택된 워드라인(unsel_WL)의 사이의 채널 영역에서 핫 캐리어(hot carrier)가 생성된다. 또한, 프리-프로그램 바이어스(Vpre)에 의해 핫 캐리어가 선택된 메모리 셀(MCn)의 스페이스 영역으로 주입될 수 있다. 예를 들어, HCI(Hot Carrier Injection)에 의해, 선택된 메모리 셀(MCn)의 스페이스 영역으로 핫 일렉트론(Hot E)이 주입될 수 있다.
제5 시간(t5)에, 선택된 워드라인(sel_WL) 및 비선택된 워드라인(unsel_WL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 선택된 메모리 셀(MC) 및 비선택된 메모리 셀들(MC)이 턴 오프된다.
제6 시간(t6)에, 드레인 선택 라인(DSL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 드레인 선택 트랜지스터(DST)가 턴 오프되고, 메모리 스트링이 비트 라인(BL)과 분리된다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작을 설명하기 위한 타이밍도이다. 여기서, 반도체 장치는 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이를 포함할 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 제1 시간(t1)에, 비트 라인(BL)에 접지 바이어스를 인가하고, 드레인 선택 라인(DSL)의 레벨을 턴온 바이어스(Von)로 상승시킨다. 이를 통해, 메모리 스트링이 비트 라인(BL)과 연결된다.
제2 시간(t2)에, 선택된 워드라인(sel_WL)이 접지 레벨을 유지하거나, 음의 레벨로 하강한다. 이때, 비선택된 워드라인들 중 선택된 워드라인(sel_WL)과 인접한 워드라인(n_unsel_WL; 이하, 인접한 워드라인이라 함)의 레벨도 음의 레벨로 하강할 수 있다. 여기서, "인접한 워드라인"은 선택된 워드라인(sel_WL)의 바로 옆에 위치된 워드라인들일 수 있다. 예를 들어, n번째 워드라인(WLn)이 선택된 경우, 인접한 워드라인(n_unsel_WL)은 n-1번째 워드라인(WLn-1) 및 n+1번째 워드라인(WLn+1)을 포함할 수 있다. 또는, 인접한 워드라인(n_unsel_WL)이 n-1번째 워드라인(WLn-1)만 포함하거나, n+1번째 워드라인(WLn+1)만 포함하는 것도 가능하다.
제3 시간(t3)에, 비선택된 워드라인들(unsel_WL)의 레벨을 패스 바이어스(Vpass)로 상승시킨다. 이때, 인접한 워드라인들(n_unsel_WL)은, 선택된 워드라인(sel_WL)과 마찬가지로 접지 레벨 또는 음의 레벨을 유지한다. 이를 통해, 소스 사이드 채널 영역은 부스팅되고, 드레인 사이드 채널 영역은 접지 레벨을 갖게 된다.
제4 시간(t4)에, 선택된 워드라인(sel_WL)의 레벨을 프리-프로그램 바이어스(Vpre)로 상승시킨다. 이때, 인접한 워드라인들(n_unsel_WL)의 레벨도 프리-프로그램 바이어스(Vpre)로 상승시킨다. 이를 통해, 선택된 메모리 셀(MCn) 및 인접한 메모리 셀(MCn-1, MCn+1)의 스페이스 영역으로 핫 일렉트론(Hot E)이 주입될 수 있다. 예를 들어, 선택된 메모리 셀(MCn)과 인접한 메모리 셀(MCn-1)의 스페이스 영역 및 선택된 메모리 셀(MCn)과 인접한 메모리 셀(MCn+1)의 스페이스 영역에 전자가 주입될 수 있다.
제5 시간(t5)에, 선택된 워드라인(sel_WL), 인접한 워드라인(n_unsel_WL) 및 비선택된 워드라인(unsel_WL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 선택된 메모리 셀(MCn), 인접한 메모리 셀들(MCn-1, MCn+1) 및 비선택된 메모리 셀들(MC)이 턴 오프된다.
제6 시간(t6)에, 드레인 선택 라인(DSL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 드레인 선택 트랜지스터(DST)가 턴 오프되고, 메모리 스트링이 비트 라인(BL)과 분리된다.
전술한 바와 같은 동작 방법에 따르면, 프리-프로그램 동작 시에 인접한 워드라인들(n_unsel_WL)이 선택된 워드라인(sel_WL)과 실질적으도 동일하게 구동된다. 따라서, 워드라인들 간의 커플링을 감소시킬 수 있고, 제1 채널 영역과 제2 채널 영역을 보다 확실히 분리킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작을 설명하기 위한 타이밍도이고, 도 12는 메모리 스트링 및 메모리 스트링의 채널 영역의 전위를 나타낸 도면이다. 여기서, 반도체 장치는 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이를 포함할 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11 및 도 12를 참조하면, 먼저, 제1 시간(t1)에, 소스 라인(SL)에 제1 레벨(L1)의 바이어스를 인가하고, 소스 선택 라인(SSL)의 레벨을 턴온 바이어스(Von)로 상승시킨다. 여기서, 제1 레벨(L1)은 접지 레벨일 수 있다. 이를 통해, 메모리 스트링이 소스 라인(SL)과 연결된다. 단, 메모리 셀들(MC1~MCk)이 턴 오프 상태를 가지므로, 접지 바이어스가 소스 사이드 채널 영역(S_CH)으로 전달되지 않는다. 소스 트랜지스터(SST)가 턴 온될 때, 드레인 선택 트랜지스터(DST)는 턴 오프될 수 있다.
제2 시간(t2)에, 선택된 워드라인(sel_WL)이 접지 레벨을 유지하거나, 음의 레벨로 하강한다. 선택된 워드라인(sel_WL)에 음의 바이어스(Vneg)를 인가함으로써, 소스 사이드 채널 영역(S_CH)과 드레인 사이드 채널 영역(S_CH) 간의 전하 흐름을 보다 확실히 차단할 수 있다.
제3 시간(t3)에, 비선택된 워드라인들(unsel_WL)의 레벨을 패스 바이어스(Vpass)로 상승시킨다. 이때, 드레인 선택 라인(DSL)이 턴 오프 레벨을 유지하고 선택된 워드라인이 접지 레벨 또는 음의 레벨을 유지하므로, 플로팅된 제2 채널 영역(D_CH)이 제2 레벨로 부스팅된다. 또한, 소스 선택 라인(SSL)은 턴 온 레벨을 유지하므로, 제1 채널 영역(S_CH)은 접지 레벨을 갖게 된다. 이를 통해, 제1 채널 영역(S_CH)과 제2 채널 영역(D_CH) 간에 전위 레벨의 차이(D)가 발생하고, HCI(Hot carrier Injection) 생성 조건이 갖춰진다.
제4 시간(t4)에, 선택된 워드라인(sel_WL)의 레벨을 프리-프로그램 바이어스(Vpre)로 상승시킨다. 여기서, 프리-프로그램 바이어스(Vpre)는 패스 바이어스(Vpass)에 비해 높은 레벨을 가질 수 있다. 따라서, HCI(Hot Carrier Injection)에 의해, 선택된 메모리 셀(MCn)의 스페이스 영역으로 핫 일렉트론(Hot E)이 주입될 수 있다.
제5 시간(t5)에, 선택된 워드라인(sel_WL) 및 비선택된 워드라인(unsel_WL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 선택된 메모리 셀(MC) 및 비선택된 메모리 셀들(MC)이 턴 오프된다.
제6 시간(t6)에, 소스 선택 라인(SSL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 소스 선택 트랜지스터(SST)가 턴 오프되고, 메모리 스트링이 소스 라인(SL)과 분리된다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 프리-프로그램 동작의 순서도이다. 여기서, 반도체 장치는 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이를 포함할 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13을 참조하면, 먼저, 소스 라인(SL) 또는 비트 라인(BL)을 이용하여 메모리 스트링의 채널 영역을 프리차지한다(S1310). 이를 통해, 메모리 스트링의 채널 영역이 소정 레벨로 프리차지된다.
이어서, 비선택된 워드라인들(unsel_WL)에 패스 바이어스를 인가한다(S1320). 이때, 선택된 워드라인(sel_WL)은 접지 레벨 또는 음의 레벨을 유지하므로, 제1 채널 영역은 부스팅되고 제2 채널 영역은 접지 레벨을 갖게 된다. 이를 통해, HCI(Hot Carrier Injection)의 조건을 갖추게 된다.
이어서, 선택된 워드라인(sel_WL)에 프리-프로그램 바이어스를 인가한다(S1330). 이를 통해, 핫 캐리어가 선택된 메모리 셀의 스페이스 영역으로 주입된다.
전술한 바와 같은 동작 방법에 따르면, 제1 채널 영역을 부스팅하기 전에 비트 라인 또는 소스 라인을 이용하여 채널 영역을 전체적으로 프리차지한다. 따라서, 제1 채널 영역을 더 높은 레벨로 부스팅할 수 있다.
도 14는 소스 라인을 이용한 프리차지가 적용된 프리-프로그램 동작을 설명하기 위한 타이밍도이다.
도 14를 참조하면, 먼저, 제1 시간(t1)에, 소스 라인(SL)에 프리차지 바이어스(Vprc)를 인가한다.
제2 시간(t2)에, 소스 선택 라인(SSL), 비선택된 워드라인들(unsel_WL) 및 선택된 워드라인(sel_WL)의 레벨을 턴온 바이어스(Von)로 상승시킨다. 이때, 드레인 선택 라인(DSL)은 턴 오프 레벨을 유지한다. 이를 통해, 소스 선택 트랜지스터, 메모리 셀들이 턴 온되고, 드레인 선택 트랜지스터가 턴 오프 된다. 따라서, 메모리 스트링이 소스 라인(SL)과 연결되고, 비트 라인(BL)과 분리된다. 또한, 소스 라인(SL)을 통해, 메모리 스트링(MS)의 채널 영역이 프리차지된다.
제3 시간(t3)에 소스 선택 라인(SSL), 비선택된 워드라인들(unsel_WL) 및 선택된 워드라인(sel_WL)의 레벨이 턴 오프 레벨로 하강한다.
제4 시간(t4)에, 드레인 선택 라인(DSL)의 레벨을 턴온 바이어스(Von)로 상승시킨다. 이를 통해, 메모리 스트링이 접지 레벨의 비트 라인(BL)과 연결된다.
제5 시간(t5)에, 선택된 워드라인(sel_WL)이 접지 레벨을 유지하거나, 음의 레벨로 하강한다.
제6 시간(t6)에, 비선택된 워드라인들(unsel_WL)의 레벨을 패스 바이어스(Vpass)로 상승시킨다. 이를 통해, 플로팅된 소스 사이드 채널 영역(S_CH)이 부스팅되고, 드레인 사이드 채널 영역(D_CH)은 접지 레벨을 갖게 된다. 이때, 소스 사이드 채널 영역(S_CH)은 프리차지된 상태에서 부스팅되므로, 프리차지 동작을 수행하지 않은 경우에 비해 더 높은 레벨로 부스팅된다. 이를 통해, 소스 사이드 채널 영역(S_CH)과 드레인 사이드 채널 영역(D_CH) 간의 전위 레벨 차이가 더 높아진다.
제7 시간(t7)에, 선택된 워드라인(sel_WL)의 레벨을 프리-프로그램 바이어스(Vpre)로 상승시킨다. 이를 통해, 선택된 메모리 셀의 스페이스 영역으로 핫 일렉트론이 주입될 수 있다.
제8 시간(t8)에, 선택된 워드라인(sel_WL) 및 비선택된 워드라인(unsel_WL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 선택된 메모리 셀(MC) 및 비선택된 메모리 셀들(MC)이 턴 오프된다.
제9 시간(t9)에, 드레인 선택 라인(DSL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 드레인 선택 트랜지스터(DST)가 턴 오프되고, 메모리 스트링이 비트 라인(BL)과 분리된다.
제10 시간(t10)에, 소스 라인(SL)의 레벨이 접지 레벨로 하강한다.
전술한 바와 같은 동작 방법에 따르면, 프리차지에 의해 소스 사이드 채널 영역(S_CH)의 레벨이 더 높게 부스팅되므로, 보다 많은 양의 핫 일렉트론을 스페이스 영역으로 주입할 수 있다.
도 15는 비트 라인을 이용한 프리차지가 적용된 프리-프로그램 동작을 설명하기 위한 타이밍도이다.
도 15를 참조하면, 먼저, 제1 시간(t1)에, 비트 라인(BL)에 프리차지 바이어스(Vprc)를 인가한다.
제2 시간(t2)에, 드레인 선택 라인(DSL), 비선택된 워드라인들(unsel_WL) 및 선택된 워드라인(sel_WL)의 레벨을 턴온 바이어스(Von)로 상승시킨다. 이때, 소스 선택 라인(SSL)은 턴 오프 레벨을 유지한다. 이를 통해, 드레인 선택 트랜지스터, 메모리 셀들이 턴 온되고, 소스 선택 트랜지스터가 턴 오프 된다. 따라서, 메모리 스트링이 비트 라인(BL)과 연결되고, 소스 라인(SL)과 분리된다. 또한, 비트 라인(BL)을 통해 메모리 스트링(MS)의 채널 영역이 프리차지된다.
제3 시간(t3)에 드레인 선택 라인(DSL), 비선택된 워드라인들(unsel_WL) 및 선택된 워드라인(sel_WL)의 레벨이 턴 오프 레벨로 하강한다.
제4 시간(t4)에, 소스 선택 라인(SSL)의 레벨을 턴온 바이어스(Von)로 상승시킨다. 이를 통해, 메모리 스트링이 접지 레벨의 소스 라인(SL)과 연결된다.
제5 시간(t5)에, 선택된 워드라인(sel_WL)이 접지 레벨을 유지하거나, 음의 레벨로 하강한다.
제6 시간(t6)에, 비선택된 워드라인들(unsel_WL)의 레벨을 패스 바이어스(Vpass)로 상승시킨다. 이를 통해, 플로팅된 드레인 사이드 채널 영역(D_CH)이 부스팅되고, 소스 사이드 채널 영역(S_CH)은 접지 레벨을 갖게 된다. 이때, 드레인사이드 채널 영역(D_CH)은 프리차지된 상태에서 부스팅되므로, 프리차지 동작을 수행하지 않은 경우에 비해 더 높은 레벨로 부스팅된다. 이를 통해, 소스 사이드 채널 영역(S_CH)과 드레인 사이드 채널 영역(D_CH) 간의 전위 레벨 차이가 더 높아진다.
제7 시간(t7)에, 선택된 워드라인(sel_WL)의 레벨을 프리-프로그램 바이어스(Vpre)로 상승시킨다. 이를 통해, 선택된 메모리 셀의 스페이스 영역으로 핫 일렉트론이 주입될 수 있다.
제8 시간(t8)에, 선택된 워드라인(sel_WL) 및 비선택된 워드라인(unsel_WL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 선택된 메모리 셀(MC) 및 비선택된 메모리 셀들(MC)이 턴 오프된다.
제9 시간(t9)에, 소스 선택 라인(SSL)의 레벨이 접지 레벨로 하강한다. 이를 통해, 소스 선택 트랜지스터가 턴 오프되고, 메모리 스트링이 소스 라인(SL)과 분리된다.
제10 시간(t10)에, 비트 라인(BL)의 레벨이 접지 레벨로 하강한다.
전술한 바와 같은 동작 방법에 따르면, 프리차지에 의해 드레인 사이드 채널 영역(S_CH)의 레벨이 더 높게 부스팅되므로, 보다 많은 양의 핫 일렉트론을 스페이스 영역으로 주입할 수 있다
도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 16을 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(300)의 요청에 응답하여 메모리 장치(100')를 제어하도록 구성된다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
또한, 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다. 리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
호스트(300)로부터 프로그램 동작이 요청되면, 컨트롤러(200)는 앞서 도 6 내지 도 15를 참조하여 설명한 방식에 의해 프리-프로그램 동작 및 프로그램 동작을 수행하도록, 메모리 장치(100')에 프로그램 동작을 커맨드한다. 즉, 메모리 스트링의 일측의 채널 영역을 부스팅한 후에 선택된 워드라인에 프리-플그램 바이어스를 인가함으로써 HCI를 이용한 프리-프로그램 동작을 수행하고, 그 후에 프로그램 동작을 수행하도록 한다. 이러한 방식에 따르면, 프로그램 동작에 앞서 스페이스 영역의 정공을 제거하므로, 메모리 셀들에 프로그램된 데이터의 신뢰성을 보장할 수 있다
도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 17을 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 16을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 18은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다. 도 18을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 17을 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 16을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 16 및 도 17을 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
G: 게이트 전극 CH: 채널막
M: 메모리막 MC: 메모리 셀

Claims (28)

  1. 복수의 메모리 셀들을 포함하고 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 메모리 스트링의 채널 영역 중 선택된 메모리 셀을 기준으로 일측의 채널 영역을 부스팅하는 단계;
    상기 선택된 메모리 셀의 스페이스 영역에 전자를 주입하도록, 상기 선택된 메모리 셀의 게이트 전극에 프리-프로그램 바이어스를 인가하는 단계; 및
    상기 선택된 메모리 셀의 게이트 전극에 프로그램 바이어스를 인가하는 단계
    를 포함하는 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 일측의 채널 영역을 부스팅하는 단계는,
    상기 메모리 스트링을 상기 비트 라인과 연결시키는 단계;
    상기 선택된 메모리 셀을 턴오프시키고, 상기 메모리 셀들 중 비선택된 메모리 셀들의 게이트 전극들에 패스 바이어스를 인가하는 단계를 포함하는
    동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 메모리 스트링을 상기 비트 라인과 연결시키는 단계는,
    상기 비트 라인에 접지 바이어스를 인가하는 단계; 및
    상기 메모리 스트링의 드레인 선택 트랜지스터를 턴 온시키는 단계를 포함하는
    동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 선택된 메모리 셀을 턴오프시킬 때, 상기 선택된 메모리 셀의 게이트 전극에 음의 바이어스를 인가하는
    동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 프리-프로그램 바이어스는 상기 패스 바이어스에 비해 높은 레벨을 갖는
    동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 선택된 메모리 셀을 기준으로 타측의 채널 영역은 부스팅되지 않는
    동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 프리-프로그램 바이어스는 상기 프로그램 바이어스에 비해 낮은 레벨을 갖는
    동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 프리-프로그램 바이어스를 인가할 때, 비선택된 메모리 셀들 중 상기 선택된 메모리 셀과 인접한 적어도 하나의 비선택된 메모리 셀의 게이트 전극에 상기 프리-프로그램 바이어스가 인가되는
    동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메모리 스트링의 채널 영역을 프리차지한 후에 상기 일측의 채널 영역을 부스팅하는
    동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 일측의 채널 영역을 부스팅하기 전에, 상기 소스 라인에 프리차지 바이어스를 인가하는 단계; 및
    상기 메모리 스트링의 소스 선택 트랜지스터를 턴온시켜 상기 메모리 스트링의 채널 영역을 프리차지하는 단계
    를 더 포함하고,
    상기 메모리 스트링의 채널 영역 중 소스 사이드 채널 영역은 부스팅되고 드레인 사이드 채널 영역은 부스팅되지 않는
    동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 일측의 채널 영역을 부스팅하기 전에, 상기 비트 라인에 프리차지 바이어스를 인가하는 단계; 및
    상기 메모리 스트링의 드레인 선택 트랜지스터를 턴온시켜 상기 메모리 스트링의 채널 영역을 프리차지하는 단계
    를 더 포함하고,
    상기 메모리 스트링의 채널 영역 중 드레인 사이드 채널 영역은 부스팅되고 소스 사이드 채널 영역은 부스팅되지 않는
    동작 방법.
  12. 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 제2 선택 트랜지스터를 포함하고, 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 메모리 스트링을 상기 소스 라인 또는 상기 비트 라인과 연결하는 단계;
    상기 선택된 메모리 셀을 턴 오프하는 단계;
    상기 선택된 메모리 셀을 기준으로 메모리 스트링의 채널 영역이 제1 채널 영역과 제2 채널 영역으로 구분되고, 상기 제1 채널 영역과 상기 제2 채널 영역이 상이한 전위 레벨을 갖도록, 상기 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들의 레벨을 패스 바이어스로 상승시키는 단계;
    상기 선택된 메모리 셀과 연결된 워드라인의 레벨을 상기 패스 바이어스보다 높은 프리-프로그램 바이어스로 상승시키는 단계; 및
    상기 선택된 메모리 셀과 연결된 워드라인에 프로그램 바이어스를 인가하는 단계
    를 포함하는 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 메모리 스트링을 상기 소스 라인 또는 상기 비트 라인과 연결하는 단계 는,
    상기 비트 라인 또는 상기 소스 라인에 접지 바이어스를 인가하는 단계; 및
    상기 제2 선택 트랜지스터를 턴온시키는 단계를 포함하는
    동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제2 선택 트랜지스터를 턴온시킬 때, 상기 제1 선택 트랜지스터 및 상기 복수의 메모리 셀들을 턴 오프시키는
    동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 패스 바이어스에 의해 상기 제1 채널 영역의 전위가 부스팅되고, 상기 제1 채널 영역과 상기 제2 채널 영역의 전위 레벨 차이로 인해 HCI(Hot Carrier Injection) 조건이 생성되는
    동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 프리-프로그램 바이어스에 의해 상기 선택된 메모리 셀의 스페이스 영역으로 핫 캐리어(Hot carrier)가 주입되는
    동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 선택된 메모리 셀을 턴 오프할 때, 상기 선택된 메모리 셀과 연결된 워드라인에 음의 바이어스를 인가하는
    동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 프리-프로그램 바이어스의 레벨은 상기 패스 바이어스의 레벨보다 높고 상기 프로그램 바이어스의 레벨보다 낮은
    동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 프리-프로그램 바이어스를 인가할 때, 상기 비선택된 메모리 셀들 중 상기 선택된 메모리 셀과 인접한 적어도 하나의 비선택된 메모리 셀에 연결된 워드라인에 상기 프리-프로그램 바이어스가 인가되는
    동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 메모리 스트링을 상기 소스 라인 또는 상기 비트 라인과 연결하기 전에,
    상기 소스 라인 또는 상기 비트 라인에 프리차지 바이어스를 인가하는 단계; 및
    상기 제1 선택 트랜지스터를 턴온시키고 상기 제2 선택 트랜지스터를 턴 오프시켜, 상기 메모리 스트링의 채널 영역을 프리차지하는 단계
    를 더 포함하는 동작 방법.
  21. 소스 라인과 비트 라인의 사이에 연결되고, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터를 포함하는 메모리 스트링; 및
    상기 메모리 스트링의 채널 영역 중 선택된 메모리 셀을 기준으로 일측의 채널 영역을 부스팅하고, 상기 선택된 메모리 셀의 스페이스 영역에 전자가 주입되도록 상기 선택된 메모리 셀의 게이트 전극에 프리-프로그램 바이어스를 인가하고, 상기 선택된 메모리 셀의 게이트 전극에 프로그램 바이어스를 인가하는 제어 로직
    을 포함하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 메모리 스트링을 상기 비트 라인과 연결시킨 후에, 상기 선택된 메모리 셀을 턴 오프시키고 상기 메모리 셀들 중 비선택된 메모리 셀들의 게이트 전극들에 패스 바이어스를 인가함으로써, 상기 일측의 채널 영역을 부스팅시키는
    반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 메모리 스트링을 접지 레벨의 비트 라인과 연결시키는
    반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 메모리 셀을 턴 오프시킬 때, 상기 선택된 메모리 셀과 연결된 워드라인에 음의 바이어스를 인가하는
    반도체 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 프리-프로그램 바이어스는 상기 패스 바이어스에 비해 높은 레벨을 갖는
    반도체 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 프리-프로그램 바이어스는 상기 프로그램 바이어스에 비해 낮은 레벨을 갖는
    반도체 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 프리-프로그램 바이어스를 인가할 때, 비선택된 메모리 셀들 중 상기 선택된 메모리 셀과 인접한 적어도 하나의 비선택된 메모리 셀에 상기 프리-프로그램 바이어스가 인가되는
    반도체 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 메모리 셀의 채널 영역을 프리차지한 후, 상기 일측의 채널 영역을 부스팅하는
    반도체 장치.
KR1020180165588A 2018-12-19 2018-12-19 반도체 장치 및 그 동작 방법 KR102643672B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180165588A KR102643672B1 (ko) 2018-12-19 2018-12-19 반도체 장치 및 그 동작 방법
US16/502,832 US10811097B2 (en) 2018-12-19 2019-07-03 Semiconductor device and operating method thereof
CN201910738386.9A CN111341369B (zh) 2018-12-19 2019-08-12 半导体装置及其操作方法
US17/026,402 US11309029B2 (en) 2018-12-19 2020-09-21 Semiconductor device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180165588A KR102643672B1 (ko) 2018-12-19 2018-12-19 반도체 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20200076464A KR20200076464A (ko) 2020-06-29
KR102643672B1 true KR102643672B1 (ko) 2024-03-06

Family

ID=71097785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180165588A KR102643672B1 (ko) 2018-12-19 2018-12-19 반도체 장치 및 그 동작 방법

Country Status (3)

Country Link
US (2) US10811097B2 (ko)
KR (1) KR102643672B1 (ko)
CN (1) CN111341369B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021232223A1 (en) * 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090257280A1 (en) 2008-04-14 2009-10-15 Dong-Yean Oh Nand flash memory device and method of operating same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4050555B2 (ja) * 2002-05-29 2008-02-20 株式会社東芝 不揮発性半導体記憶装置およびそのデータ書き込み方法
US7352631B2 (en) 2005-02-18 2008-04-01 Freescale Semiconductor, Inc. Methods for programming a floating body nonvolatile memory
JP2007149241A (ja) * 2005-11-29 2007-06-14 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
KR101047576B1 (ko) * 2006-11-16 2011-07-08 샌디스크 코포레이션 비휘발성 메모리의 소프트 프로그래밍에 있어서의 부스팅 제어
US8120959B2 (en) * 2008-05-30 2012-02-21 Aplus Flash Technology, Inc. NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a programmable select gating transistor, and circuits and methods for operating same
US7852683B2 (en) * 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
KR101552211B1 (ko) * 2009-03-25 2015-09-10 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
US8982631B2 (en) * 2010-02-09 2015-03-17 Micron Technology, Inc. Programming methods and memories
KR101264019B1 (ko) * 2011-04-26 2013-05-13 에스케이하이닉스 주식회사 반도체 장치의 동작 방법
US8526233B2 (en) * 2011-05-23 2013-09-03 Sandisk Technologies Inc. Ramping pass voltage to enhance channel boost in memory device, with optional temperature compensation
CN103035293B (zh) * 2011-10-08 2015-07-15 华邦电子股份有限公司 半导体存储装置
US8605507B2 (en) * 2012-01-12 2013-12-10 Macronix International Co., Ltd. Flash programming technology for improved margin and inhibiting disturbance
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
JP5657063B2 (ja) * 2013-07-01 2015-01-21 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9761310B2 (en) * 2014-09-06 2017-09-12 NEO Semiconductor, Inc. Method and apparatus for storing information using a memory able to perform both NVM and DRAM functions
US9418751B1 (en) * 2015-01-23 2016-08-16 Sandisk Technologies Llc Pre-program detection of threshold voltages of select gate transistors in a memory device
KR102295528B1 (ko) * 2015-08-25 2021-08-30 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102444238B1 (ko) * 2016-02-26 2022-09-16 삼성전자주식회사 메모리 장치의 프로그램 방법 및 이를 적용하는 메모리 시스템
US9947418B2 (en) * 2016-04-12 2018-04-17 Micron Technology, Inc. Boosted channel programming of memory
KR102650333B1 (ko) * 2016-08-10 2024-03-25 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR102295521B1 (ko) * 2017-03-16 2021-08-30 삼성전자 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US10553298B1 (en) * 2018-07-27 2020-02-04 Sandisk Technologies Llc Non-volatile memory with countermeasure for select gate disturb
US10559368B1 (en) * 2018-08-07 2020-02-11 Sandisk Technologies Llc Non-volatile memory with countermeasures for select gate disturb during program pre-charge

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090257280A1 (en) 2008-04-14 2009-10-15 Dong-Yean Oh Nand flash memory device and method of operating same

Also Published As

Publication number Publication date
US10811097B2 (en) 2020-10-20
US11309029B2 (en) 2022-04-19
KR20200076464A (ko) 2020-06-29
CN111341369B (zh) 2023-09-15
US20200202933A1 (en) 2020-06-25
US20210005260A1 (en) 2021-01-07
CN111341369A (zh) 2020-06-26

Similar Documents

Publication Publication Date Title
KR102564566B1 (ko) 반도체 장치 및 그 동작 방법
KR102620813B1 (ko) 반도체 장치, 그 동작 방법 및 메모리 시스템
TWI490866B (zh) 非揮發性記憶體裝置、其程式化方法以及包含該裝置與方法之記憶體系統
JP5745891B2 (ja) 不揮発性メモリ装置とその消去方法、及びそれを含むメモリシステム
TWI518693B (zh) 非揮發性記憶體裝置、其操作方法以及包含該些標的之記憶體系統
KR102643666B1 (ko) 반도체 장치 및 그 동작 방법
KR102243497B1 (ko) 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR20120078959A (ko) 불휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
US8279671B2 (en) Flash memory devices, methods for programming the same, and memory systems including the same
KR20190103820A (ko) 프로그램 성능이 개선된 메모리 장치 및 이의 동작방법
KR102401060B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20150004215A (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN110459252B (zh) 半导体器件和半导体器件的操作方法
KR20170036548A (ko) 3차원 어레이 구조를 갖는 반도체 메모리 장치
KR20200141304A (ko) 반도체 장치 및 반도체 장치의 동작 방법
KR20200098081A (ko) 반도체 장치 및 그 동작 방법
KR101736455B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR102618315B1 (ko) 반도체 장치, 메모리 시스템 및 그 동작 방법
KR20120091687A (ko) 불휘발성 메모리 장치
KR102643672B1 (ko) 반도체 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right