JP2022020957A - メモリシステム及び半導体記憶装置 - Google Patents

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Abstract

【課題】消去動作の性能を向上させることができるメモリシステム及び半導体記憶装置を提供する。【解決手段】実施形態のメモリシステムは、データを記憶可能なメモリセルを含む半導体記憶装置１０と、前記メモリセルに対する消去動作で用いるパラメータ、及び前記消去動作を命ずるコマンドを出力するメモリコントローラ２０とを具備し、メモリコントローラ２０は、半導体記憶装置１０に、前記パラメータを出力した後、前記コマンドを出力する。【選択図】図９

Description

実施形態は、メモリシステム及び半導体記憶装置に関する。
不揮発性の半導体記憶装置として、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するコントローラとにより、メモリシステムが構成されている。
米国特許第１００２５５１４号明細書
消去動作の性能を向上させることができるメモリシステム及び半導体記憶装置を提供する。
実施形態のメモリシステムは、データを記憶可能なメモリセルを含む半導体記憶装置と、前記メモリセルに対する消去動作で用いるパラメータ、及び前記消去動作を命ずるコマンドを出力するコントローラとを具備し、前記コントローラは、前記半導体記憶装置に、前記パラメータを出力した後、前記コマンドを出力する。
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。 図２は、半導体記憶装置内のメモリチップの構成を示すブロック図である。 図３は、メモリセルアレイ内のブロックの回路図である。 図４は、メモリセルアレイ内のブロックの一部領域の断面図である。 図５Ａは、メモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。 図５Ｂは、消去動作後におけるメモリセルトランジスタの消去深さを示す図である。 図６は、第１実施形態のメモリシステムにおける基本的な消去動作を示す図である。 図７は、消去動作における各信号の電圧波形を示す図である。 図８は、第１実施形態のメモリシステムにおける消去動作の第１例を示すフローチャートである。 図９は、メモリコントローラと半導体記憶装置間で行われる動作のやり取りを示す図である。 図１０は、メモリコントローラのメモリ内に設けられるパルス時間管理テーブルの一例を示す図である。 図１１Ａは、図８における「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。 図１１Ｂは、図１１Ａにおける基準値Ｙ１と書き込み動作／消去動作の回数との関係を示す図である。 図１２は、消去動作の第１例における消去深さの判断方法を示す閾値電圧分布と判定レベルを示す図である。 図１３は、判定レベルで読み出したときにバッファに記憶されたオフビット数の一例を示す図である。 図１４は、判定レベルで読み出したときにバッファに記憶されたオフビット数の他の例を示す図である。 図１５は、第１実施形態の消去動作の第１例におけるコマンドシーケンスを示す図である。 図１６は、第１例における変形例の「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。 図１７は、第１実施形態のメモリシステムにおける消去動作の第２例を示すフローチャートである。 図１８は、図１７における「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。 図１９は、消去動作の第２例における消去深さの判断方法を示す閾値電圧分布と判定レベル及びオフビット数算出のためのデータを示す図である。 図２０は、第１実施形態の消去動作の第２例におけるコマンドシーケンスを示す図である。 図２１は、比較例としての書き込み／消去の回数と、消去動作によるメモリセルの消去深さとの関係を示す図である。 図２２は、第１実施形態における書き込み／消去の回数と、消去動作によるメモリセルの消去深さとの関係を示す図である。 図２３は、第２実施形態のメモリシステムにおける消去動作の第１例を示すフローチャートである。 図２４は、メモリコントローラと半導体記憶装置間で行われる動作のやり取りを示す図である。 図２５は、メモリコントローラのメモリ内に設けられる電圧値管理テーブルの一例を示す図である。 図２６は、図２３における「消去電圧ＶＥＲＡの初期電圧値を判断」の処理を示すフローチャートである。 図２７は、第２実施形態の消去動作の第１例におけるコマンドシーケンスを示す図である。 図２８は、第２実施形態のメモリシステムにおける消去動作の第２例を示すフローチャートである。 図２９は、図２８における「消去電圧ＶＥＲＡの初期電圧値を判断」の処理を示すフローチャートである。 図３０は、第２実施形態の消去動作の第２例におけるコマンドシーケンスを示す図である。 図３１は、第３実施形態のメモリシステムにおける消去動作の第１例を示すフローチャートである。 図３２は、メモリコントローラと半導体記憶装置間で行われる動作のやり取りを示す図である。 図３３は、メモリコントローラのメモリ内に設けられるパルス時間及び電圧値管理テーブルの一例を示す図である。 図３４は、第３実施形態の消去動作の第１例におけるコマンドシーケンスを示す図である。 図３５は、第３実施形態のメモリシステムにおける消去動作の第２例を示すフローチャートである。 図３６は、第３実施形態の消去動作の第２例におけるコマンドシーケンスを示す図である。 図３７は、第４実施形態の消去動作の第１例におけるコマンドシーケンスを示す図である。 図３８は、第４実施形態のメモリシステムにおける消去動作の第２例を示すフローチャートである。 図３９は、図３８における「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。 図４０は、図３９に示した処理で用いられる判定レベルＡＲ１～ＡＲ４に対するメモリセルの閾値電圧分布を示す図である。 図４１は、判定レベルＡＲ１～ＡＲ４にて取得したオフビット数と消去状態との関係を示す図である。 図４２は、第４実施形態の消去動作の第３例における「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、メモリシステムが含む半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に取り説明する。
１．第１実施形態
以下に、第１実施形態のメモリシステムについて説明する。
１．１ 構成
１．１．１ メモリシステムの構成
まず、図１を用いて、第１実施形態のメモリシステムの構成について説明する。図１は、第１実施形態のメモリシステムの構成を示すブロック図である。メモリシステム１は、半導体記憶装置１０、メモリコントローラ２０、及びバッファメモリ３０を備える。メモリシステム１は、外部のホスト装置２に接続され、ホスト装置２からの命令に応じて各種動作を実行し得る。
半導体記憶装置１０は、１つまたは複数のメモリチップ１０_０、１０_１、１０_２、…、１０_ｎ（ｎは０以上の自然数）を含む。メモリチップ１０_ｎは、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置１０の詳細については後述する。
メモリコントローラ２０は、ＮＡＮＤバスを介して半導体記憶装置１０に接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。メモリコントローラ２０は、また、ホストバスを介してホスト装置２に接続される。メモリコントローラ２０は、半導体記憶装置１０を制御する。メモリコントローラ２０は、また、ホスト装置２から受信した命令に応答して、半導体記憶装置１０にアクセスする。
バッファメモリ３０は、半導体記憶装置１０及びホスト装置２との間で送受信する書き込みデータや読み出しデータを一時的に保持する。バッファメモリ３０は、例えば、ＤＲＡＭ（dynamic random access memory）やＳＲＡＭ（static random access memory）等から構成される。
半導体記憶装置１０とメモリコントローラ２０は、例えば、それらの組み合わせにより一つの半導体装置を構成してもよく、その例としてはＳＤＴＭカードを含むメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリコントローラ２０は、例えば、ＳｏＣ（system-on-a-chip）等であってもよい。
ホスト装置２は、例えば、デジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
１．１．２ メモリコントローラ２０の構成
引き続き図１を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、ＣＰＵ（central processing unit）（または、プロセッサ）２１、メモリ２２、ホストインターフェース（ホストＩ／Ｆ）２３、ＥＣＣ（error checking and correcting）回路２４、ＮＡＮＤインターフェース（ＮＡＮＤ Ｉ／Ｆ）２５、及びＲＡＭインターフェース（ＲＡＭ Ｉ／Ｆ）２６を備える。
ＣＰＵ２１は、メモリコントローラ２０全体の動作を制御する。例えば、ＣＰＵ２１は、ホスト装置２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース２５に対して書き込み命令を発行する。読み出し及び消去の際も同様である。また、ＣＰＵ２１は、ウェアレベリング等、半導体記憶装置１０を管理するための様々な処理を実行する。なお、以下で説明するメモリコントローラ２０の動作は、ＣＰＵ２１がソフトウェア（または、ファームウェア）を実行することによって実現されてもよいし、またはハードウェアで実現されてもよい。
メモリ２２は、例えば、ＤＲＡＭやＳＲＡＭ等の半導体メモリであり、ＣＰＵ２１の作業領域として使用される。メモリ２２は、各種の情報を記憶するバッファ２２Ａ、半導体記憶装置１０を管理するためのファームウェア、及び各種の管理テーブル２２Ｂ等を保持する。バッファ２２Ａは、例えば、消去動作後、あるいは消去動作後の書き込み動作後におけるメモリセルの消去結果に関する情報、すなわち、消去動作後あるいは書き込み動作後における消去対象のメモリセル群（例えば、ブロック）の消去状態を示す情報を記憶する。管理テーブル２２Ｂは、例えば、ブロック毎に対応付けられた消去電圧ＶＥＲＡのパラメータを含む。パラメータは、例えば、消去電圧ＶＥＲＡのパルス時間あるいは初期電圧値である。管理テーブル２２Ｂは、後述する管理テーブル２２Ｂ_１、２２Ｂ_２、及び２２Ｂ_３を有する。
ホストインターフェース２３は、ホストバスを介してホスト装置２と接続され、ホスト装置２との通信を司る。ホストインターフェース２３は、ホスト装置２から受信した命令及びデータを、それぞれＣＰＵ２１、メモリ２２、及びバッファメモリ３０に転送する。また、ホストインターフェース２３は、ＣＰＵ２１からの命令に応答して、バッファメモリ３０内のデータをホスト装置２へ転送する。
ＥＣＣ回路２４は、データのエラー訂正処理を実行する。書き込み動作時においてＥＣＣ回路２４は、ホスト装置２から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。読み出し動作時においてＥＣＣ回路２４は、半導体記憶装置１０から受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーを検出及び訂正する。
ＮＡＮＤインターフェース２５は、ＮＡＮＤバスを介して半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。ＮＡＮＤインターフェース２５は、ＣＰＵ２１から受信した命令に基づき、種々の信号を半導体記憶装置１０へ送信し、また種々の信号を半導体記憶装置１０から受信する。
１．１．３ 半導体記憶装置１０の構成
次に、半導体記憶装置１０の構成について説明する。図１に示すように、半導体記憶装置１０は、複数のメモリチップ１０_ｎを有する。メモリチップ１０_ｎは、例えば、データを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリを含む。
１．１．３．１ メモリチップの構成
図２を用いて、メモリチップ１０_ｎの構成について説明する。図２は、半導体記憶装置１０内のメモリチップ１０_ｎの構成を示すブロック図である。メモリチップ１０_ｎは、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ（または、制御回路）１６、電圧生成回路１７、ドライバ１８、ロウデコーダモジュール１９、カラムデコーダ３１、及びセンスアンプモジュール３２を備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃ、及びレジスタ１５Ｄを含む。
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の整数）を備える。複数のブロックＢＬＫ０～ＢＬＫｍの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。以降、ブロックＢＬＫｒ（ｒは０以上ｍ以下の整数である）と記した場合、ブロックＢＬＫ０～ＢＬＫｍの各々を示すものとする。ブロックＢＬＫｒの具体的な構成については後述する。
入出力回路１２及びロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してメモリコントローラ２０に接続される。入出力回路１２は、メモリコントローラ２０との間で入出力端子を介して、Ｉ／Ｏ信号ＤＱ（例えば、ＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７）を送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。
ロジック制御回路１３は、メモリコントローラ２０から入出力端子（または、ＮＡＮＤバス）を介して、外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号ＣＥｎは、メモリチップ１０_ｎの選択を可能にし、当該メモリチップ１０_ｎを選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１２に保持することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、メモリチップ１０_ｎに対する書き込み及び消去を禁止する際にアサートされる。
レディ／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、メモリチップ１０_ｎがレディ状態であるか、ビジー状態であるかを示す。レディ状態は、メモリコントローラ２０からの命令を受け付けることが可能な状態であることを示す。ビジー状態は、メモリコントローラ２０からの命令を受け付けることができない状態であることを示す。メモリコントローラ２０は、メモリチップ１０_ｎからレディ／ビジー信号Ｒ／Ｂｎを受けることで、メモリチップ１０_ｎがレディ状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ１５Ａは、メモリチップ１０_ｎの動作に必要なステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１６の指示に基づいて入出力回路１２に転送する。アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレスＡＤＤを保持する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｒを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線ＷＬを指定するページアドレスを含む。コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。レジスタ１５Ｄは、メモリコントローラ２０から送信され、入出力回路１２により転送された消去電圧ＶＥＲＡのパラメータ（例えば、パルス時間あるいは初期電圧値）を保持する。レジスタ１５Ｄは、後述するレジスタ１５Ｄ_１、１５Ｄ_２を有する。ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃ、及びレジスタ１５Ｄには、例えばＳＲＡＭを用いる。
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってメモリチップ１０_ｎを統括的に制御する。シーケンサ１６は、ロウデコーダモジュール１９、カラムデコーダ３１、センスアンプモジュール３２、及び電圧生成回路１７などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、及びセンスアンプモジュール３２を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、カラムデコーダ３１、及びセンスアンプモジュール３２を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した消去コマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、カラムデコーダ３１、及びセンスアンプモジュール３２を制御して、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。
電圧生成回路１７は、メモリチップ１０_ｎの外部から図示しない電源端子を介して電源電圧を受ける。この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ドライバ１８、及びセンスアンプモジュール３２などに供給する。
ドライバ１８は、電圧生成回路１７から複数の電圧を受ける。ドライバ１８は、電圧生成回路１７から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダモジュール１９に供給する。ドライバ１８は、例えば、消去動作時に消去電圧ＶＥＲＡを、後述するウェル配線ＣＰＷＥＬＬに供給する。
ロウデコーダモジュール１９は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダモジュール１９は、ロウアドレスのデコード結果に基づいて、複数のブロックのいずれかを選択し、さらに選択したブロックＢＬＫｒ内のワード線ＷＬを選択する。さらに、ロウデコーダモジュール１９は、選択されたブロックＢＬＫｒに、ドライバ１８から供給された複数の電圧を転送する。
カラムデコーダ３１は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ３１は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。
センスアンプモジュール３２は、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。さらに、センスアンプモジュール３２は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に保持し、保持した読み出しデータＤＡＴを入出力回路１２へ転送する。また、センスアンプモジュール３２は、データの書き込み動作時には、入出力回路１２から転送された書き込みデータＤＡＴを一時的に保持する。さらに、センスアンプモジュール３２は、書き込みデータＤＡＴをビット線に転送する。
１．１．３．２ ブロックの構成
次に、図３を用いて、メモリチップ１０_ｎ内のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｍを有する。ここでは、１つのブロックＢＬＫｒの回路構成を説明するが、その他のブロックの回路構成も同様である。
図３は、メモリセルアレイ１１内のブロックＢＬＫｒの回路図である。ブロックＢＬＫｒは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。ストリングユニットＳＵ０～ＳＵ３の各々は、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，…，ＭＴ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含む。ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ０～ＭＴ７、及び２個のセレクトトランジスタＳＴ１，ＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
メモリセルトランジスタＭＴ０～ＭＴ７の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。
メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダモジュール１９によって独立に制御される。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ブロックＢＬＫｒに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダモジュール１９によって独立に制御される。
ビット線ＢＬ０～ＢＬｉ（ｉは０以上の整数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｍに接続され、ブロックＢＬＫｒに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬｉの各々は、ブロックＢＬＫｒ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｍに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｒに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｒは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｍを含む。
ブロックＢＬＫｒは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｒ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
なお、ブロックＢＬＫｒが備えるストリングユニットの数は、ＳＵ０～ＳＵ３に限るわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
次に、図４を用いて、ブロックＢＬＫｒの断面構造について説明する。図４は、ブロックＢＬＫｒの一部領域の断面図である。図示するように、半導体基板４０上にｐ型ウェル領域４０Ｐが設けられる。ｐ型ウェル領域４０Ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域４０Ｐ上には、配線層４１、８層の配線層４２、及び配線層４３が順次積層されている。配線層４１はセレクトゲート線ＳＧＳとして機能し、配線層４２はワード線ＷＬ０～ＷＬ７として機能し、配線層４３はセレクトゲート線ＳＧＤとして機能する。積層された配線層間には、図示しない絶縁層が設けられる。
これらの配線層４１、４２、４３を貫通して、ｐ型ウェル領域４０Ｐに達するピラー状の導電体４４が設けられる。導電体４４の側面には、ゲート絶縁層４５、電荷蓄積層（絶縁層）４６、及びブロック絶縁層４７が順次設けられる。これらによって、メモリセルトランジスタＭＴ、並びにセレクトトランジスタＳＴ１及びＳＴ２が形成される。導電体４４は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域である。導電体４４の上端は、ビア４８を介して金属配線層４９に接続される。金属配線層４９は、ビット線ＢＬとして機能する。
ｐ型ウェル領域４０Ｐの表面領域内には、ｎ＋型不純物拡散層４０Ｓが設けられる。拡散層４０Ｓ上には、コンタクトプラグ５０が設けられる。コンタクトプラグ５０は、金属配線層５１に接続される。金属配線層５１は、ソース線ＳＬとして機能する。
さらに、ｐ型ウェル領域４０Ｐの表面領域内には、ｐ＋型不純物拡散層４０Ｃが設けられる。拡散層４０Ｃ上には、コンタクトプラグ５２が設けられる。コンタクトプラグ５２は、金属配線層５３に接続される。金属配線層５３は、ウェル配線ＣＰＷＥＬＬとして機能する。ウェル配線ＣＰＷＥＬＬは、ｐ型ウェル領域４０Ｐを介して導電体４４に電位を印加するための配線である。
以上の構成が、図４を記載した紙面に直交する方向（奥行き方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
さらに、メモリセルアレイ１１の構成についてはその他の構成であってもよい。すなわち、メモリセルアレイ１１の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
また、データの消去は、ブロック単位、またはブロックよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。さらに、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．３．３ メモリセルトランジスタの閾値電圧分布
次に、本実施形態におけるメモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。図５Ａは、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。ここでは、メモリセルトランジスタＭＴの記憶方式として、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能なＴＬＣ（Triple-Level Cell）方式を適用した例を示す。なお、本実施形態は、１つのメモリセルトランジスタＭＴに１ビットのデータを記憶可能なＳＬＣ（Single-Level Cell）方式、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能なＭＬＣ（Multi-Level Cell）方式、１つのメモリセルトランジスタＭＴに４ビットのデータを記憶可能なＱＬＣ（Quad-Level Cell）方式等、その他の記憶方式を用いた場合にも適用できる。
メモリセルトランジスタＭＴが記憶可能な３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかのステートを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、図５Ａに示すような閾値電圧の分布を形成する。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”には、例えば、それぞれデータ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。なお、閾値電圧分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられる。
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
ステート“Ａ”～“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”～“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶＲＥＡＤより低い。
電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。このため、制御ゲートに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。例えば、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一回の書き込み動作にて書き込み又は一回の読み出し動作にて読み出されるページ、すなわちセルユニットＣＵの保持する下位ビットの集合、中位ビットの集合、及び上位ビットの集合は、それぞれ下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
上記データの割り付けが適用された場合、下位ページは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。
１．２ 動作
以下に、第１実施形態のメモリシステム１における消去動作について説明する。消去動作は、メモリセルを消去状態に設定する動作である。言い換えると、消去動作は、メモリセルトランジスタＭＴの電荷蓄積層に蓄積されている電子を引き抜き、メモリセルトランジスタＭＴの閾値電圧を、ステート“Ｅｒ”の閾値電圧分布内に遷移させる動作である。
図５Ｂは、消去動作後におけるメモリセルトランジスタＭＴの閾値電圧分布を示す図である。メモリセルトランジスタＭＴに対して消去動作を行った場合、ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの消去状態は、消去不足状態、または消去適正状態、過消去状態のいずれかの状態に遷移する。
消去不足状態は、例えば、図５Ｂの（ａ）に示すように、閾値電圧分布においてステート“Ｅｒ”がステート“Ａ”の裾に入っている状態であり、メモリセルトランジスタＭＴの電荷蓄積層に蓄積されている電子の引き抜きが不足している状態である。消去適正状態は、図５Ｂの（ｂ）に示すように、閾値電圧分布においてステート“Ｅｒ”とステート“Ａ”との間が適正な距離隔てている状態であり、メモリセルトランジスタＭＴの電荷蓄積層に蓄積されている電子の量が適正な状態である。過消去状態は、図５Ｂの（ｃ）に示すように、閾値電圧分布においてステート“Ｅｒ”とステート“Ａ”との間が適正な距離より大きく隔てている状態であり、メモリセルトランジスタＭＴの電荷蓄積層に蓄積されている電子の引き抜きが過多な状態である。
消去動作後において、メモリセルトランジスタＭＴの消去状態は、消去不足状態、または消去適正状態、過消去状態のいずれの状態にある。消去動作後のメモリセルトランジスタＭＴの消去状態を消去深さと定義する。
メモリセルトランジスタＭＴが過消去状態になるのを回避することにより、言い換えると、メモリセルトランジスタＭＴの消去深さが深くなるのを回避することにより、メモリセルに生じるダメージを低減することができる。また、メモリセルトランジスタＭＴが消去不足状態になるのを回避することにより、言い換えると、メモリセルの消去深さが浅くなるのを回避することにより、ページリードにおけるリードエラーを低減することができる。
１．２．１ メモリシステムの消去動作
半導体記憶装置１０に記憶されたデータの消去動作は、メモリコントローラ２０から半導体記憶装置１０に出力される消去命令により実行される。半導体記憶装置１０における消去動作は、前述したように、例えば、ブロック単位、あるいはブロックよりも小さい単位で行うことができる。ここでは、ブロック単位で消去動作を行う場合を例として示す。
以下に、メモリシステム１におけるデータの基本的な消去動作について説明する。図６は、メモリシステム１における基本的な消去動作を示す図である。図６において、メモリコントローラ２０からＩ／Ｏ信号ＤＱ０～ＤＱ７にて出力されるコマンドは六角形で表現し、アドレスは角丸四角形（または、長円形）で表現する。
図６に示すように、メモリコントローラ２０は、半導体記憶装置１０にイレーズセットアップコマンド“６０ｈ”を出力し、引き続き、消去対象ブロックのアドレス“ＡＤＤ”を出力し、その後、イレーズ実行コマンド“Ｄ０ｈ”を出力する。シーケンサ１６は、コマンドレジスタ１５Ｃにイレーズセットアップコマンド“６０ｈが保持されたことにより、消去命令を受信したことを認識する。さらに、シーケンサ１６は、イレーズ実行コマンド“Ｄ０ｈ”を受信したことに応答して消去動作を開始する。消去動作は、図６に示すように、データの消去処理及び消去ベリファイ処理を含む。シーケンサ１６は、この消去動作の開始と共に、レディ／ビジー信号Ｒ／Ｂｎをレディ状態からビジー状態（Ｒ／Ｂｎ＝“Ｌ”）に遷移させる。なお、コマンド（または、アドレス）に付記された「ｈ」は、その値が１６進数表記であることを示す。
消去処理は、消去対象ブロック内のメモリセルトランジスタＭＴに記憶されたデータを消去する動作である。詳述すると、消去処理は、ウェル配線ＣＰＷＥＬＬに消去電圧ＶＥＲＡを印加し、消去対象ブロック内のメモリセルトランジスタＭＴの電荷蓄積層から電子を引き抜く動作である。印加する消去電圧ＶＥＲＡのパルス時間は、予め定められた値に設定され得る。パルス時間は、消去電圧ＶＥＲＡの電圧レベルが維持される時間であり、パルス幅あるいはパルス長ともいう。消去ベリファイ処理は、消去処理によるメモリセルトランジスタＭＴに対するデータ消去を検証する動作である。言い換えると、消去ベリファイ処理は、メモリセルトランジスタＭＴの閾値電圧が消去状態の閾値電圧に遷移したか否かを確認する読み出し動作である。
消去動作は、消去処理と、この消去処理の後に行われる消去ベリファイ処理とで１つの消去ループを構成する。図６の例では、１回目と２回目の消去ループが図示されている。消去ベリファイ処理による検証において、ある値より高い閾値電圧を持つメモリセルトランジスタＭＴの数が所定数より少ない場合に消去ベリファイにパスしたと判定する。一方で、前記ある値より高い閾値電圧を持つメモリセルトランジスタＭＴの数が所定数よりも多い場合に消去ベリファイにフェイルしたと判定する。これらの判定が終了すると、シーケンサ１６は、消去ベリファイ処理を終了する。以上で説明した消去処理と消去ベリファイ処理の組が、１回の消去ループに対応する。シーケンサ１６は、消去ベリファイにフェイルすると、消去ループを繰り返し、消去ベリファイにパスすると、消去動作を終了する。
メモリセルトランジスタＭＴの電荷蓄積層に注入されている電子は、初回の消去ループで一気に所定数よりも少なくなることはなく、複数回の消去ループを通じて所定数より少なくなる。例えば、図６に示すように、１回目の消去ループにおける消去ベリファイにフェイルした場合、２回目の消去ループを実施する。繰り返される消去ループでの消去処理における、消去電圧ＶＥＲＡの電圧はΔＶＥＲＡだけ増加した値が設定される。消去ベリファイにパスし、当該消去動作が終了すると、シーケンサ１６は、半導体記憶装置１０をビジー状態からレディ状態に遷移させる。レディ状態への遷移により、消去処理が終わる。
図７は、消去動作における各信号の電圧波形を示す図である。
先に、時刻ｔ０～ｔ５にて消去処理が実行され、その後、時刻ｔ５～ｔ１０にて消去ベリファイ処理が実行される。これらｔ０～ｔ１０までの一連の処理が１回の消去ループに対応する。
以下に、消去処理について述べる。時刻ｔ０にて、ビット線ＢＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、ソース線ＳＥＬＳＲＣ、及びウェル配線ＣＰＷＥＬＬが電圧ＶＳＳ（例えば、０Ｖ）に設定される。
次に、時刻ｔ１－ｔ３にて、例えば、ドライバ１８は、ウェル配線ＣＰＷＥＬＬに消去電圧ＶＥＲＡを印加する。すると、時刻ｔ１－ｔ３にて、メモリセルトランジスタＭＴのチャネル領域が消去電圧ＶＥＲＡに昇圧される。さらに、ウェル配線ＣＰＷＥＬＬに印加された電圧ＶＥＲＡによって生じる容量結合により、ビット線ＢＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、消去対象でないブロック（あるいは、非選択ブロック）のワード線ＷＬ、及びソース線ＳＥＬＳＲＣは、電圧ＶＥＲＡに上昇する。なお、セレクトゲート線ＳＧＳは、電圧ＶＥＲＡより電圧Δだけ低い電圧に上昇する。
さらに、時刻ｔ１－ｔ３にて、ロウデコーダモジュール１９は、消去対象のブロック（あるいは、選択ブロック）のワード線ＷＬに、消去電圧ＶＥＲＡより低い電圧Ｖｗｌを印加する。これにより、メモリセルトランジスタＭＴのチャネル領域の消去電圧ＶＥＲＡと、消去対象ブロックのワード線ＷＬの電圧Ｖｗｌとに電位差が生じ、消去対象ブロック内のメモリセルトランジスタＭＴの電荷蓄積層からチャネル層へ電子が引き抜かれる。すなわち、消去対象ブロック内のメモリセルトランジスタＭＴのデータが消去される。
その後、時刻ｔ３－ｔ５にて、ビット線ＢＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、ソース線ＳＥＬＳＲＣ、及びウェル配線ＣＰＷＥＬＬが電圧ＶＳＳに設定される。以上により、消去処理が終了する。
次に、時刻ｔ５～ｔ１０における消去ベリファイ処理について述べる。
時刻ｔ６にて、ロウデコーダモジュール１９は、選択ブロックのセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。電圧ＶＳＧは、セレクトトランジスタＳＴ１及びＳＴ２をオン状態にさせる電圧である。
次に、時刻ｔ７－ｔ９にて、ロウデコーダモジュール１９は、消去対象ブロックのワード線ＷＬに、消去ベリファイ電圧Ｖｅｖを印加する。さらに、ロウデコーダモジュール１９は、消去対象でないブロックのワード線ＷＬに、電圧ＶＲＥＡＤを印加する。消去ベリファイ電圧Ｖｅｖは、消去対象ブロック内のメモリセルトランジスタＭＴの消去状態を判定するための読み出し電圧である。
これにより、センスアンプモジュール３２は、ビット線ＢＬに読み出されたデータをセンス及び増幅する。この読み出し結果に従って、シーケンサ１６は、消去対象ブロックに対する消去動作が終了したか否か、すなわち消去ベリファイにパスしたか、フェイルしたかを判定する。消去動作が終了していなければ、消去対象ブロックに対して消去処理と消去ベリファイ処理を含む消去動作が繰り返し実行される。
１．２．２ 第１実施形態の消去動作
第１実施形態の消去動作では、消去動作後のメモリセルの消去結果に基づいて、あるいは消去動作後の書き込み動作後におけるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間を調整（または、変更）する。例えば、消去電圧ＶＥＲＡのパルス時間を長くあるいは短くする。メモリセルの消去結果は、消去動作後におけるメモリセルの消去深さの判断結果をさす。言い換えると、メモリセルの消去結果とは、消去動作後にメモリセルが持つ消去不足状態、消去適正状態、過消去状態のいずれかの状態をいう。
１．２．２．１ 消去動作の第１例
第１例では、消去動作後において、消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵに含まれるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間を更新する。ここでは、メモリセルの消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間を長くする例を示す。
図８は、第１実施形態のメモリシステム１における消去動作の第１例を示すフローチャートである。図９は、メモリコントローラ２０と半導体記憶装置１０間で行われる動作のやり取りを示す図である。図１０は、メモリコントローラ２０のメモリ２２内に設けられるパルス時間管理テーブル２２Ｂ_１の一例を示す図である。パルス時間管理テーブル２２Ｂ_１は、消去電圧ＶＥＲＡのパルス時間を管理する。パルス時間管理テーブル２２Ｂ_１には、ブロックＢＬＫｒ（ｒは０以上ｍ以下の整数）に、そのブロックの消去動作に用いるパルス時間ＰＤｒが対応付けられている。なお、図８に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
図８及び図９に示すように、消去動作が開始すると、先ず、メモリコントローラ２０は、パルス時間管理テーブル２２Ｂ_１内の消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡのパルス時間ＰＤｒを、半導体記憶装置１０に送信し、半導体記憶装置１０のレジスタ１５Ｄ_１に設定する。詳述すると、メモリコントローラ２０は、パルス時間管理テーブル２２Ｂ_１から消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡのパルス時間ＰＤｒを取得し、半導体記憶装置１０に送信し、レジスタ１５Ｄ_１に記憶させる（ステップＳ１）。例えば、消去対象ブロックがブロックＢＬＫ０のとき、ブロックＢＬＫ０に対応するパルス時間ＰＤ０を半導体記憶装置１０に送信し、レジスタ１５Ｄ_１に記憶させる。
次に、メモリコントローラ２０は、半導体記憶装置１０に消去動作を命令する（ステップＳ２）。半導体記憶装置１０のシーケンサ１６は、レジスタ１５Ｄ_１に記憶された消去電圧ＶＥＲＡのパルス時間ＰＤｒを用いて、消去対象ブロックＢＬＫｒに対して消去動作を実行する。
次に、メモリコントローラ２０は、半導体記憶装置１０がレディ状態なった後、消去動作によるメモリセルの消去結果を半導体記憶装置１０から取得する。メモリコントローラ２０は、半導体記憶装置１０から取得したメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新するか否かを判断する（以下、「消去電圧ＶＥＲＡのパルス時間を判断」とも記す）（ステップＳ３）。例えば、このステップＳ３の「消去電圧ＶＥＲＡのパルス時間を判断」の処理は、消去動作を行う毎に、または予め設定された書き込み動作／消去動作の実行回数毎に、または書き込み動作／消去動作の実行回数が予め設定された回数に達したときに実行される。ステップＳ３の「消去電圧ＶＥＲＡのパルス時間を判断」の処理の詳細については後述する。
次に、メモリコントローラ２０は、ステップＳ３の「消去電圧ＶＥＲＡのパルス時間を判断」による判断結果に基づいて、メモリ２２のパルス時間管理テーブル２２Ｂ_１内の消去対象ブロックＢＬＫｒに対応するパルス時間ＰＤｒを更新する、あるいは更新せず、そのまま維持する（ステップＳ４）。以上により、消去動作が終了する。
次に、図８に示したフローチャートにおけるステップＳ３の「消去電圧ＶＥＲＡのパルス時間を判断」（ステップＳ３）の処理について詳述する。図１１Ａは、ステップＳ３の「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。図１２は、消去動作の第１例における消去深さの判断方法を説明するための閾値電圧分布と判定レベルを示す図である。なお、図１１Ａに示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
先ず、消去動作後におけるメモリセルの消去深さを判断するための読み出し動作を行う。図１１ＡのステップＳ１１に示すように、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲから低電圧側にシフトさせるシフト値（電圧値）を設定する。ここで、図１２に示すように、読み出し電圧ＡＲからシフト値だけシフトさせた読み出し電圧を判定レベルＡＲ２と定義する。判定レベルＡＲ２は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値だけシフトさせた判定レベルＡＲ２を半導体記憶装置１０に設定する。なお、メモリセルの消去深さによっては、読み出し電圧ＡＲをそのまま判定レベルＡＲ２として用いてもよいし、読み出し電圧ＡＲから高電圧側にシフトさせて判定レベルＡＲ２として用いてもよい。さらに、メモリコントローラ２０は、消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ１１）。なお、測定対象のワード線ＷＬは、１本のワード線でもよいし、複数のワード線であってもよし、また、全ワード線であってもよい。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ａ”の“ワンレベルリード”を命令する（ステップＳ１２）。“ワンレベルリード”は、ステート１つの読み出し電圧に対する閾値電圧の大小を示す読み出しデータを取得する処理である。例えば、ＴＬＣの場合であれば、ステート“Ａ”～ステート“Ｇ”までのいずれか一つのステートの読み出し電圧を指定する。ここでは、読み出し電圧ＡＲからシフト値だけシフトさせた判定レベルＡＲ２を用いて、読み出し動作が実行される。ステート“Ａ”の“ワンレベルリード”の命令を受けると、半導体記憶装置１０のシーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ２で読み出し動作を実行する。この読み出し動作では、図１２に示すように、閾値電圧が判定レベルＡＲ２より高いメモリセルは、オン状態とならず、オフ状態となる。シーケンサ１６は、判定レベルＡＲ２で読み出した結果ＲＡ２Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。消去動作後の消去結果として、メモリコントローラ２０は、オフ状態のメモリセルの数（以下、オフビット数と記す）“ＤＯ１”をカウントする。カウントされたオフビット数は、メモリ２２内のバッファ２２Ａに記憶される。
次に、メモリコントローラ２０は、判定レベルＡＲ２での読み出し結果に基づいて、消去動作後のメモリセルの消去深さを判断する（ステップＳ１３）。すなわち、メモリコントローラ２０は、判定レベルＡＲ２での読み出し動作によって取得したオフビット数から、消去動作後のメモリセルの消去深さを判断する。詳述すると、メモリコントローラ２０は、消去対象ブロックＢＬＫｒの消去動作を実行する毎に、もしくは数回の消去動作に１回の割合で、判定レベルＡＲ２での読み出し動作を実行する。消去動作でのＡＲ２の読み出し動作が回数Ｘ（例えば、４回）に達すると、メモリコントローラ２０は、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えているか否かを判断する（ステップＳ１４）。オフビット数の平均値が基準値Ｙ１を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを所定時間だけ長くする（ステップＳ１５）。一方、オフビット数の平均値が基準値Ｙ１を超えていない場合（Ｎｏ）、メモリコントローラ２０は、「消去電圧ＶＥＲＡのパルス時間を判断」の処理を終了する。
なお、ステップＳ１４では、回数Ｘのオフビット数の平均値と基準値Ｙ１とを比較したが、回数Ｘ実行したときの１つあるいは複数のワード線ＷＬにおけるオフビット数の最大値と、基準値Ｙ１とを比較してもよいし、あるいは、回数Ｘ実行したときの全ワード線ＷＬにおけるオフビット数の最大値と、基準値Ｙ１とを比較してもよい。
また、メモリセルの書き込み動作／消去動作の回数に応じて、基準値Ｙ１を変更してもよい。図１１Ｂに、書き込み動作／消去動作の回数と基準値Ｙ１との関係の一例を示す。図１１Ｂに示すように、メモリセルの書き込み動作／消去動作の回数が増加するのに従って、基準値Ｙ１を減少させてもよい。より具体的には、書き込み動作／消去動作の回数が所定回数だけ増加する毎に、基準値Ｙ１を段階的に減少させてもよい。メモリセルは書き込み動作／消去動作の回数が増加すると疲弊が進行する。書き込み動作／消去動作の回数の増加に応じて基準値Ｙ１を設定することにより、メモリセルの消去深さを、より細やかな単位で一定にすることができる。
次に、図１３及び図１４を用いて、ステップＳ１４におけるオフビット数が基準値Ｙ１を超えているか否かの判断について説明する。すなわち、パルス時間ＰＤｒを更新するか否かの判断の具体例について説明する。図１３及び図１４は、測定対象のメモリセルを判定レベルＡＲ２で読み出したときにバッファ２２Ａに記憶されたオフビット数を示す図である。ｔ-３が３回前の読み出し動作で得られたオフビット数を示し、ｔ-２が２回前の読み出し動作で、ｔ-１が１回前（即ち、前回）の読み出し動作でそれぞれ得られたオフビット数を示す。さらに、ｔ-０が最新（今回）の読み出し動作で得られたオフビット数を示す。なおここでは、例えば基準値Ｙ１を３０とする。
図１３は、バッファ２２Ａのｔ-３、ｔ-２、ｔ-１がそれぞれオフビット数２９、３５、２９を記憶し、ｔ-０が最新のオフビット数２３を記憶した例である。この場合、ｔ-３、ｔ-２、ｔ-１、ｔ-０に記憶されたオフセット数の平均値は２９となる。オフビット数の平均値２９が基準値３０を超えていないため、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを変更せず、そのまま処理を終了する。例えば、メモリコントローラ２０のＣＰＵ２１には、オフビット数の平均値と基準値をパラメータとして、パルス時間ＰＤｒを算出可能な回路が実装される。これにより、メモリコントローラ２０はオフビット数の平均値からパルス時間ＰＤｒを算出することができ、当該算出されたパルス時間ＰＤｒをメモリ２２のパルス時間管理テーブル２２Ｂ_１内に反映することが出来る。
さらに終了時には、メモリコントローラ２０はバッファ２２Ａのｔ-３に記憶された最も古いオフビット数を削除し、ｔ-２、ｔ-１、ｔ-０の値を順にシフトする。シフト後はバッファ２２Ａのｔ-３、ｔ-２、ｔ-１が、それぞれ３５、２９、２３を記憶する。
図１４は、バッファ２２Ａのｔ-３、ｔ-２、ｔ-１がそれぞれオフビット数２９、３５、２９を記憶し、ｔ-０が最新のオフビット数３２を記憶した例である。この場合、ｔ-３、ｔ-２、ｔ-１、ｔ-０に記憶されたオフセット数の平均値は３１となる。オフビット数の平均値３１が基準値３０を超えているため、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを所定時間だけ長くし、その後、処理を終了する。
さらに終了時には、メモリコントローラ２０は、バッファ２２Ａのｔ３、ｔ２、ｔ１をすべてクリアする。
次に、前述した消去動作の第１例におけるメモリコントローラ２０と半導体記憶装置１０間のコマンド、アドレス、及びデータの入出力について説明する。
図１５は、第１実施形態の消去動作の第１例におけるコマンドシーケンスを示す図である。図１５に示されるコマンドシーケンスは、コマンド、アドレス、データ入出力サイクルからなる。コマンドは六角形で表現し、アドレスは角丸四角形（または、長円形）で表現し、データ入出力サイクルは四角形で表現する。以下に説明するメモリコントローラ２０から半導体記憶装置１０へのコマンド及びアドレスの出力、及びメモリコントローラ２０と半導体記憶装置１０間のデータの入出力は、Ｉ／Ｏ信号ＤＱ０～ＤＱ７を用いて行われる。
図１５に示すように、コマンドシーケンスは、「消去電圧ＶＥＲＡのパルス時間を設定（ステップＳ１）」に対応するフェーズＰ１、「消去動作を命令（ステップＳ２）」に対応するフェーズＰ２、ワンレベルリードのシフトリードにおける「判定レベルＡＲ２を設定（ステップＳ１１）」に対応するフェーズＰ３、及び前記シフトリードにおける「ワンレベルリードを命令（ステップＳ１２）」に対応するフェーズＰ３、Ｐ４を有する。
先ず、消去電圧ＶＥＲＡのパルス時間を設定するフェーズＰ１では、メモリコントローラ２０は、コマンド“０Ｘｈ”、 アドレス“００ｈ”、及びデータ“ＰＤｒ”を半導体記憶装置１０に順に出力する。コマンド“０Ｘｈ”は、消去モードを指定するコマンドである。アドレス“００ｈ”は、消去電圧ＶＥＲＡのパルス時間を設定するアドレスである。データ“ＰＤｒ”は、消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡのパルス時間を示すデータであり、レジスタ１５Ｄ_１に保持される。これにより、メモリコントローラ２０は、半導体記憶装置１０に消去モードを指定すると共に、消去対象ブロックＢＬＫｒへの消去動作で用いる消去電圧ＶＥＲＡのパルス時間ＰＤｒを、半導体記憶装置１０のレジスタ１５Ｄ_１に設定する。
次に、消去動作を命令するフェーズＰ２では、メモリコントローラ２０は、イレーズセットアップコマンド“６０ｈ”、消去対象ブロックＢＬＫｒのアドレス“ＡＤＤ”、及びイレーズ実行コマンド“Ｄ０ｈ”を半導体記憶装置１０に順に出力する。これにより、シーケンサ１６は、パルス時間ＰＤｒの消去電圧ＶＥＲＡをウェル配線ＣＰＷＥＬＬに印加して、消去対象ブロックＢＬＫｒに対する消去動作を実行する。シーケンサ１６は、この消去動作の実行中、レディ／ビジー信号Ｒ／Ｂｎをレディ状態からビジー状態（Ｒ／Ｂｎ＝“Ｌ”）に遷移させる。
その後、メモリコントローラ２０は、半導体記憶装置１０にステータスリードコマンド“７０ｈ”を出力する。ステータスリードコマンド“７０ｈ”を受けて、半導体記憶装置１０は、消去動作にパスしたか、あるいはフェイルしたかを示すデータをメモリコントローラ２０に出力する。ここでは例えば、半導体記憶装置１０は、消去動作にパスしたことを示すデータ“ＰＡＳＳ”をメモリコントローラ２０に出力する。
次に、判定レベルＡＲ２を設定するフェーズＰ３では、メモリコントローラ２０は、ワンレベルリードコマンド“Ｘ１ｈ”、及びステート“Ａ”の読み出し電圧ＡＲを示すアドレス“０１ｈ”を半導体記憶装置１０に順に出力する。さらに、メモリコントローラ２０は、シフトリードコマンド“Ｘ２ｈ”、アドレス“０１ｈ”、及び読み出し電圧ＡＲからのシフト値を示すデータ“ＳＨＩＦＴ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、ワンレベルリードのシフトリードで用いる判定レベルＡＲ２を半導体記憶装置１０に設定する。
次に、リードを命令するフェーズＰ４では、メモリコントローラ２０は、リードセットアップコマンド“００ｈ”、測定対象のアドレス“ＡＤＤ１～ＡＤＤ５”、及び読み出し動作の開始を命令するリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、判定レベルＡＲ２での読み出し動作を実行する。シーケンサ１６は、この読み出し動作の実行中、レディ／ビジー信号Ｒ／Ｂｎをレディ状態からビジー状態（Ｒ／Ｂｎ＝“Ｌ”）に遷移させる。その後、
シーケンサ１６は、判定レベルＡＲ２での読み出し動作で、読み出した結果ＲＡ２Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０はオン状態とならずにオフ状態のままのメモリセルの数（即ち、オフビット数）“ＤＯ１”をカウントする。
以上説明したように、第１例では、消去動作後の読み出し動作により、コントローラ２０は、消去対象ブロックＢＬＫｒ内の測定対象のメモリセル中におけるオフビット数をカウントする。メモリコントローラ２０は、オフビット数に基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新する、あるいは更新せずに維持する。
＜第１例の変形例＞
次に、第１実施形態の消去動作の第１例における変形例について説明する。この変形例では、消去動作後のメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間を短くあるいは長くする例を示す。
変形例の消去動作は、前述した第１例と同様に、図８に示した消去動作のフローチャートに従って実行される。図８のフローチャートにおけるステップＳ３の処理が、図１６に示す処理に置き換わる。図１６は、変形例の「消去電圧ＶＥＲＡのパルス時間を判断」（ステップＳ３）の処理を示すフローチャートである。図１６に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
図１６に示すステップＳ１１～Ｓ１５までの処理は、前述の図１１Ａに示したステップＳ１１～Ｓ１５までの処理と同様である。すなわち、メモリコントローラ２０は、消去動作後におけるメモリセルの消去深さを判断する判定レベルＡＲ２を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ１１）。
次に、メモリコントローラ２０は、半導体記憶装置１０に“ワンレベルリード”を命令する（ステップＳ１２）。“ワンレベルリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、例えば、測定対象のメモリセルに対して、設定された判定レベルＡＲ２で読み出し動作を実行する。
次に、メモリコントローラ２０は、判定レベルＡＲ２での読み出し結果ＲＡ２Ｒから計算したオフビット数から、消去動作後のメモリセルの消去深さを判断する（ステップＳ１３）。詳述すると、メモリコントローラ２０は、消去動作後にメモリセルの消去深さを判断する場合に、判定レベルＡＲ２での読み出し動作を実行する。判定レベルＡＲ２での読み出し動作が回数Ｘに達すると、メモリコントローラ２０は、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えているか否かを判断する（ステップＳ１４）。ステップＳ１４の判断において、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを所定時間だけ長くし（ステップＳ１５）、処理を終了する。一方、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えていない場合（Ｎｏ）、メモリコントローラ２０は、回数Ｘのオフビット数の平均値が基準値Ｙ２に達しているか否かを判断する（ステップＳ１６）。
ステップＳ１６の判断において、回数Ｘのオフビット数の平均値が基準値Ｙ２に達していない場合（Ｎｏ）、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを所定時間だけ短くし（ステップＳ１７）、処理を終了する。一方、回数Ｘのオフビット数の平均値が基準値Ｙ２に達している場合（Ｙｅｓ）、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間を更新せず、そのまま処理を終了する。
以上説明したように、第１例の変形例では、消去動作後の読み出し動作により、消去対象ブロックＢＬＫｒ内の測定対象のメモリセル中におけるオフビット数が半導体記憶装置１０からメモリコントローラ２０に出力される。メモリコントローラ２０は、オフビット数に基づいて、メモリセルが消去不足状態、消去適正状態、過消去状態のいずれの状態にあるかを判断する。メモリコントローラ２０は、メモリセルが過消去状態にある場合（ステップＳ１６のＮｏ）、消去電圧ＶＥＲＡのパルス時間ＰＤｒを短くする（ステップＳ１７）。メモリセルが消去適正状態にある場合（ステップＳ１６のＹｅｓ）、パルス時間ＰＤｒを更新せず、また、メモリセルが消去不足状態にある場合（ステップＳ１４のＹｅｓ）、パルス時間ＰＤｒを長くする（ステップＳ１５）。
１．２．２．２ 消去動作の第２例
第２例では、消去動作後の書き込み動作後において、消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵに含まれるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間を更新する。ここでは、パルス時間を長くする例を示す。第２例においては、消去動作と、パルス時間を更新するか否かの判断との間に、書き込み動作が追加される。
図１７は、第１実施形態のメモリシステム１における消去動作の第２例を示すフローチャートである。図１７に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
第１例と同様に、メモリコントローラ２０は、パルス時間管理テーブル２２Ｂ_１内の消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡのパルス時間ＰＤｒを、半導体記憶装置１０に送信し、半導体記憶装置１０のレジスタ１５Ｄ_１に設定する（ステップＳ１）。さらに、メモリコントローラ２０は、半導体記憶装置１０に消去動作を命令する（ステップＳ２）。消去動作の命令を受けて、半導体記憶装置１０のシーケンサ１６は、消去対象ブロックＢＬＫｒに対して消去動作を実行する。
消去対象ブロックＢＬＫｒに対して消去動作が実行された後、メモリコントローラ２０は、半導体記憶装置１０に書き込み動作を命令する（ステップＳ５）。書き込み動作の命令を受けて、半導体記憶装置１０のシーケンサ１６は、消去対象ブロックＢＬＫｒ内の書き込み対象のメモリセルに対して書き込み動作を実行する。書き込み動作の命令はブロックの一部の書き込みを完了するか、ブロックの全面書き込みを完了するまでのいずれかを満たすまで繰り返される（ステップＳ６）。
次に、メモリコントローラ２０は、書き込み動作後におけるメモリセルの消去状態に基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新するか否かを判断する（ステップＳ３Ａ）。例えば、このステップＳ３Ａの「消去電圧ＶＥＲＡのパルス時間を判断」の処理は、第１例と同様に、消去動作後に書き込み動作を行う毎に、または予め設定された書き込み動作／消去動作の実行回数毎に、または書き込み動作／消去動作の実行回数が予め設定された回数に達したときに実行される。ステップＳ３Ａの「消去電圧ＶＥＲＡのパルス時間を判断」の処理の詳細については後述する。
次に、メモリコントローラ２０は、ステップＳ３Ａの「消去電圧ＶＥＲＡのパルス時間を判断」による判断結果に基づいて、メモリ２２のパルス時間管理テーブル２２Ｂ_１内の消去対象ブロックＢＬＫｒに対応するパルス時間ＰＤｒを更新する、あるいは更新せず、そのまま維持する（ステップＳ４）。以上により、消去動作が終了する。
次に、図１７に示したフローチャートにおけるステップＳ３Ａの「消去電圧ＶＥＲＡのパルス時間を判断」の処理について詳述する。図１８は、ステップＳ３Ａの「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。図１９は、消去動作の第２例における消去深さの判断方法を説明するための閾値電圧分布と判定レベル、及びオフビット数算出のためのデータを示す図である。なお、図１８に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
先ず、図１８に示すように、メモリコントローラ２０は、読み出し電圧ＡＲからシフトさせるシフト値を設定する。ここで、図１９の(Ａ)に示すように、読み出し電圧ＡＲからシフト値だけシフトさせた読み出し電圧を判定レベルＡＲ３と定義する。判定レベルＡＲ３は、書き込み動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値だけシフトさせた判定レベルＡＲ３を半導体記憶装置１０に設定する。なお、メモリセルの消去深さによっては、読み出し電圧ＡＲをそのまま判定レベルＡＲ３として用いてもよいし、読み出し電圧ＡＲから高電圧側にシフトさせて判定レベルＡＲ３として用いてもよい。さらに、メモリコントローラ２０は、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ２１）。なお、測定対象のワード線ＷＬは、１本のワード線でもよいし、複数のワード線であってもよいし、また、全ワード線であってもよい。以降の説明では図５Ａに示されるメモリマッピングでのリードを示す。図５Ａでは、読み出し電圧ＡＲは“下位ページ”の読み出しにマッピングされている。
次に、メモリコントローラ２０は、半導体記憶装置１０にＡＲを含む“下位ページリード”を命令する（ステップＳ２２）。“下位ページリード”は、例えば読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって下位ページのデータを読み出す動作であり、ここでは読み出し電圧ＡＲに代えて判定レベルＡＲ３が用いられる。“下位ページリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、例えば、測定対象のメモリセルに対して、設定された判定レベルＡＲ３と読み出し電圧ＥＲを用いて読み出し動作を実行し、図１９の(Ｂ)に示す誤り訂正前の下位ページデータＲＬＰを得る。下位ページデータＲＬＰは、判定レベルＡＲ３と読み出し電圧ＥＲを用いて読み出した直後のデータであり、誤り訂正を施していないデータである。
次に、メモリコントローラ２０は、判定レベルＡＲ３と読み出し電圧ＥＲの読み出し動作で得られた誤り訂正前の下位ページデータＲＬＰを半導体記憶装置１０から受け取る。メモリコントローラ２０は、ＥＣＣ回路２４により誤り訂正前の下位ページデータＲＬＰのエラーを訂正し、図１９の(Ｂ)に示す誤り訂正後の下位ページデータＣＬＰを得る（ステップＳ２３）。
次に、メモリコントローラ２０は、読み出した下位ページデータから判定レベルＡＲ３のみの読み出しデータを分離する。例えば、ステート“Ｃ”の読み出し電圧ＣＲを半導体記憶装置１０に設定する。本実施形態ではステート“Ｃ”に拘わらず、ステート“Ａ”とステート“Ｅ”が分離できるステート“Ｂ”、“Ｃ”、“Ｄ”であれば何でもよい。さらに、メモリコントローラ２０は、半導体記憶装置１０に消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ２４）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ｃ”の“ワンレベルリード”を命令する（ステップＳ２５）。“ワンレベルリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、例えば、測定対象のメモリセルに対して、設定された読み出し電圧ＣＲで読み出し動作を実行し、図１９の(Ｂ)に示すステート“Ｃ”の読み出し結果ＲＣＲを得る。
メモリコントローラ２０は、ステップＳ２２で得られた誤り訂正前の下位ページデータＲＬＰに論理否定演算を施したデータＲＬＰ２と、ステップＳ２３、Ｓ２５にて得られた２つのデータＣＬＰ、ＲＣＲとの論理積演算を行い、消去深さを判断するためのオフビット数をカウントする。メモリコントローラ２０は、取得したオフビット数をメモリ２２内のバッファ２２Ａに記憶する。
次に、メモリコントローラ２０は、書き込み動作後におけるメモリセルの消去状態に基づいて、書き込み動作後における消去対象メモリセルの消去深さを判断する。すなわち、メモリコントローラ２０は、バッファ２２Ａに記憶されたオフビット数から、書き込み動作後における消去対象メモリセルの消去深さを判断する（ステップＳ２６）。詳述すると、メモリコントローラ２０は、消去動作後の書き込み動作後にメモリセルの消去深さを判断する場合に、測定対象のメモリセルに対するステップＳ２２、Ｓ２３、Ｓ２５の処理を実行する。ステップＳ２２、Ｓ２３、Ｓ２５の処理が回数Ｘ（例えば、４回）に達すると、メモリコントローラ２０は、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えているか否かを判断する（ステップＳ２７）。回数Ｘのオフビット数の平均値が基準値Ｙ１を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを所定時間だけ長くする（ステップＳ２８）。一方、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えていない場合（Ｎｏ）、メモリコントローラ２０は、「消去電圧ＶＥＲＡのパルス時間を判断」の処理を終了する。
なお、ステップＳ２７では、回数Ｘのオフビット数の平均値と基準値Ｙ１とを比較したが、回数Ｘ実行したときの１つあるいは複数のワード線ＷＬにおけるオフビット数の最大値と、基準値Ｙ１とを比較してもよいし、あるいは、回数Ｘ実行したときの全ワード線ＷＬにおけるオフビット数の最大値と、基準値Ｙ１とを比較してもよい。
前述のステップＳ２７におけるオフビット数が基準値Ｙ１を超えている否かの判断、すなわちパルス時間を更新するか否かの判断の具体例については、第１例と同様である。バッファ２２Ａのｔ-３、ｔ-２、ｔ-１、ｔ-０に記憶されたオフセット数の平均値が基準値３０を超えていない場合、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間を変更せず、そのまま処理を終了する。一方、バッファ２２Ａのｔ-３、ｔ-２、ｔ-１、ｔ-０に記憶されたオフセット数の平均値が基準値３０を超えている場合、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間を所定時間だけ長くし、その後、処理を終了する。
次に、第１実施形態の消去動作の第２例におけるメモリコントローラ２０と半導体記憶装置１０間のコマンド、アドレス、及びデータの入出力について説明する。
図２０は、第１実施形態の消去動作の第２例におけるコマンドシーケンスを示す図である。以下に説明するメモリコントローラ２０から半導体記憶装置１０へのコマンド及びアドレスの出力、及びメモリコントローラ２０と半導体記憶装置１０間のデータの入出力は、Ｉ／Ｏ信号ＤＱ０～ＤＱ７を用いて行われる。図２０に示されるコマンドシーケンスは、コマンド、アドレス、データ入出力サイクルからなる。コマンドは六角形で表現し、アドレスは角丸四角形（または、長円形）で表現し、データ入出力サイクルは四角形で表現する。
図２０に示すように、コマンドシーケンスは、「消去電圧ＶＥＲＡのパルス時間を設定（ステップＳ１）」に対応するフェーズＰ１、「消去動作を命令（ステップＳ２）」に対応するフェーズＰ２、「書き込み動作を命令（ステップＳ５）」に対応するフェーズＰ５、下位ページリードのシフトリードにおける「判定レベルＡＲ３を設定（ステップＳ２１）」に対応するフェーズＰ３Ａ、前記シフトリードにおける「下位ページリードを命令（ステップＳ２２）」に対応するフェーズＰ４Ａ、及び「ワンレベルリードを命令（ステップＳ２５）」に対応するフェーズＰ６を有する。なお、フェーズＰ１、Ｐ２は、前述の図１５に示したフェーズＰ１、Ｐ２と同様である。
先ず、消去電圧ＶＥＲＡのパルス時間を設定するフェーズＰ１では、メモリコントローラ２０は、コマンド“０Ｘｈ”、アドレス“００ｈ”、及びデータ“ＰＤｒ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、半導体記憶装置１０に消去モードを指定すると共に、消去対象ブロックＢＬＫｒへの消去動作で用いる消去電圧ＶＥＲＡのパルス時間ＰＤｒを、半導体記憶装置１０のレジスタ１５Ｄ_１に設定する。
次に、消去動作を命令するフェーズＰ２では、メモリコントローラ２０は、イレーズセットアップコマンド“６０ｈ”、消去対象ブロックＢＬＫｒのアドレス“ＡＤＤ”、及びイレーズ実行コマンド“Ｄ０ｈ”を半導体記憶装置１０に順に出力する。イレーズ実行コマンド“Ｄ０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、パルス時間ＰＤｒの消去電圧ＶＥＲＡをウェル配線ＣＰＷＥＬＬに印加して、消去対象ブロックＢＬＫｒに対する消去動作を実行する。続いて、メモリコントローラ２０は、半導体記憶装置１０にステータスリードコマンド“７０ｈ”を出力する。ステータスリードコマンド“７０ｈ”を受けて、半導体記憶装置１０は、ここでは例えば、消去動作にパスしたことを示すデータ“ＰＡＳＳ”をメモリコントローラ２０に出力する。
次に、書き込み動作を命令するフェーズＰ５では、メモリコントローラ２０は、ライトセットアップコマンド“８０ｈ”、書き込み対象のアドレス“ＡＤＤ１～ＡＤＤ５”、書き込みデータ“ＤＩ”、及びライト実行コマンド“１０ｈ”を半導体記憶装置１０に順に出力する。ライト実行コマンド“１０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された書き込み対象のメモリセルに対して、書き込みデータ“ＤＩ”に応じた書き込み動作を実行する。シーケンサ１６は、この書き込み動作の実行中、レディ／ビジー信号Ｒ／Ｂｎをレディ状態からビジー状態（Ｒ／Ｂｎ＝“Ｌ”）に遷移させる。なお、フェーズＰ５は、ブロック内の特定アドレスに対しての書き込み動作である。メモリコントローラ２０は、ブロック内の一部のアドレスもしくは全てのアドレスへの書き込み動作を行うために、フェーズＰ５を繰り返し実施してもよい。
次に、判定レベルＡＲ３を設定するフェーズＰ３Ａでは、メモリコントローラ２０は、シフトリードコマンド“Ｘ２ｈ”、読み出し電圧ＡＲを示すアドレス“０１ｈ”、及び読み出し電圧ＡＲからのシフト値を示すデータ“ＳＨＩＦＴ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、下位ページリードのシフトリードで用いる判定レベルＡＲ３を半導体記憶装置１０に設定する。
次に、下位ページリードを命令するフェーズＰ４Ａでは、メモリコントローラ２０は、下位ページを示すコマンド“０１ｈ”、リードセットアップコマンド“００ｈ”、測定対象のアドレス“ＡＤＤ１～ＡＤＤ５”、及びリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、判定レベルＡＲ３での読み出し動作と、ステート“Ｅ”の読み出し電圧ＥＲでの読み出し動作を実行する。シーケンサ１６は、この読み出し動作の実行中、レディ／ビジー信号Ｒ／Ｂｎをレディ状態からビジー状態（Ｒ／Ｂｎ＝“Ｌ”）に遷移させる。その後、シーケンサ１６は、判定レベルＡＲ３と読み出し電圧ＥＲでの読み出し動作によって得られた誤り訂正前の下位ページデータＲＬＰをメモリコントローラ２０に出力する。メモリコントローラ２０は、受け取った誤り訂正前の下位ページデータＲＬＰに対してＥＣＣ回路２４によりエラー訂正を行い、誤り訂正後の下位ページデータＣＬＰを算出する。
次に、ワンレベルリードを命令するフェーズＰ６では、メモリコントローラ２０は、ワンレベルリードコマンド“Ｘ１ｈ”、ステート“Ｃ”の読み出し電圧ＣＲを示すアドレス“０３ｈ”、リードセットアップコマンド“００ｈ”、測定対象のアドレス“ＡＤＤ１～ＡＤＤ５”、及びリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、読み出し電圧ＣＲでの読み出し動作を実行する。シーケンサ１６は、この読み出し動作の実行中、レディ／ビジー信号Ｒ／Ｂｎをレディ状態からビジー状態（Ｒ／Ｂｎ＝“Ｌ”）に遷移させる。その後、半導体記憶装置１０は、読み出し電圧ＣＲでの読み出し動作によって得られた読み出し結果ＲＣＲをメモリコントローラ２０に出力する。
その後、メモリコントローラ２０は、上述したように、誤り訂正前の下位ページデータＲＬＰに論理否定演算を施したデータＲＬＰ２と、２つのデータＣＬＰ、ＲＣＲとの論理積演算を行い、消去深さを判断するためのオフビット数を算出する。
第２例では、書き込み動作後の読み出し動作により、メモリコントローラ２０は、消去対象ブロックＢＬＫｒ内の測定対象のメモリセル中におけるオフビット数を取得する。メモリコントローラ２０は、オフビット数に基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新する、あるいは更新せずに維持する。
１．３ 第１実施形態の効果
第１実施形態によれば、消去動作後あるいは書き込み動作後において、消去電圧ＶＥＲＡのパルス時間を調整あるいは更新することにより、消去動作によるメモリセルに対する消去を最適化することができる。言い換えると、消去電圧ＶＥＲＡのパルス時間を調整あるいは更新することにより、消去動作によってメモリセルが消去不足状態あるいは過消去状態に遷移するのを回避することができる。
消去動作によるメモリセルの過消去状態への遷移を回避することで、消去動作によってメモリセルに生じるダメージを低減できる。さらに、消去動作によるメモリセルの消去不足状態への遷移を回避することで、例えばステートＡの読み出しを含むページリードにおけるリードエラーを低減できる。
以下に、比較例を示し、第１実施形態の効果について詳述する。図２１は、比較例としてのメモリセルに対する書き込み／消去の回数と、消去動作によるメモリセルの消去深さとの関係を示す図である。メモリセルの書き込み／消去の回数が増加すると、メモリセルの疲弊が進行する。このため、書き込み／消去の回数が増加するのに従って、メモリセルに対して消去動作を行っても、メモリセルの電荷蓄積層に蓄積されている電子を引き抜く量が徐々に減り、消去深さが徐々に浅くなる。このため、図２１に示すように、消去ループの回数を一定にして消去動作を行っていると、徐々にメモリセルの消去深さが浅くなり、消去深さの許容範囲の上限に近づく。そこで、消去深さの許容範囲を超える前に、消去ループの回数を増加させる。消去ループの回数を増加させると、回数を増加させた直後はメモリセルの消去深さが深くなり、メモリセルの疲弊が進む原因となる。
前述した第１実施形態では、消去動作後あるいは書き込み動作後における消去対象メモリセルの消去結果（あるいは消去状態、消去深さ）に基づいて、前記消去対象メモリセルに対する次回の消去動作で用いる消去電圧ＶＥＲＡのパルス時間を調整あるいは更新する。
詳述すると、消去動作後あるいは書き込み動作後におけるステート“Ｅｒ”のメモリセルの閾値電圧分布状態から、メモリセルの消去深さが消去不足状態、消去適正状態、あるいは過消去状態のいずれの状態であるかを判断する。そして、消去深さの状態に基づいて、消去電圧ＶＥＲＡのパルス時間を調整あるいは更新する。例えば、メモリセルの消去深さが消去不足状態である場合は、消去電圧ＶＥＲＡのパルス時間を長くする。一方、メモリセルの消去深さが過消去状態である場合は、消去電圧ＶＥＲＡのパルス時間を短くする。
第１実施形態の消去動作におけるメモリセルの書き込み／消去の回数と、消去動作によるメモリセルの消去深さとの関係を図２２に示す。第１実施形態では、上述したように、消去電圧ＶＥＲＡのパルス時間を調整することにより、メモリセルに対する細やかな消去が可能となり、図２２に示すように、図２１の比較例と比べて、メモリセルの消去深さが深くなること及び浅くなることを回避できる。メモリセルの消去深さが深くなるのを回避することにより、言い換えると、メモリセルが過消去状態になるのを回避することにより、メモリセルに生じるダメージを低減することができる。さらに、メモリセルの消去深さが浅くなるのを回避することにより、言い換えると、メモリセルが消去不足状態になるのを回避することにより、ページリードにおけるリードエラーを低減することができる。
以上説明したように、第１実施形態によれば、メモリセルのダメージ及びリードエラーを低減でき、消去動作の性能を向上させることができるメモリシステム及び半導体記憶装置を提供できる。
２．第２実施形態
以下に、第２実施形態のメモリシステム１における消去動作について説明する。第２実施形態のメモリシステム１が備える構成は、第１実施形態の構成と同様である。第２実施形態では、主に第１実施形態と異なる点について説明する。
２．１ 第２実施形態の消去動作
第２実施形態の消去動作では、消去動作後のメモリセルの消去結果に基づいて、あるいは消去動作後の書き込み動作後におけるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値を調整（または、変更）する。例えば、消去電圧ＶＥＲＡの初期電圧値を高くあるいは低くする。この第２実施形態において調整する消去電圧ＶＥＲＡの初期電圧値は、初回の消去ループにおける消去電圧ＶＥＲＡの電圧値である。
２．１．１ 消去動作の第１例
第１例では、消去動作後において、消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵに含まれるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値を更新する。ここでは、メモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値を高くする例を示す。
図２３は、第２実施形態のメモリシステム１における消去動作の第１例を示すフローチャートである。図２４は、メモリコントローラ２０と半導体記憶装置１０間で行われる動作のやり取りを示す図である。図２５は、メモリコントローラ２０のメモリ２２内に設けられる電圧値管理テーブル２２Ｂ_２の一例を示す図である。電圧値管理テーブル２２Ｂ_２は、消去電圧ＶＥＲＡの初期電圧値を管理する。電圧値管理テーブル２２Ｂ_２には、ブロックＢＬＫｒ（ｒは０以上ｍ以下の整数）に、そのブロックＢＬＫｒの消去動作に用いる初期電圧値ＰＡｒが対応付けられている。図２３に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
図２３及び図２４に示すように、消去動作が開始すると、まず、メモリコントローラ２０は、電圧値管理テーブル２２Ｂ_２内の消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡの初期電圧値ＰＡｒを、半導体記憶装置１０に送信し、半導体記憶装置１０のレジスタ１５Ｄ_２に設定する。詳述すると、メモリコントローラ２０は、電圧値管理テーブル２２Ｂ_２から消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡの初期電圧値ＰＡｒを取得し、半導体記憶装置１０に送信し、レジスタ１５Ｄ_２に記憶させる（ステップＳ３１）。例えば、消去対象ブロックがブロックＢＬＫ０のとき、ブロックＢＬＫ０に対応する初期電圧値ＰＡ０を半導体記憶装置１０に送信し、レジスタ１５Ｄ_２に記憶させる。
次に、メモリコントローラ２０は、半導体記憶装置１０に消去動作を命令する（ステップＳ３２）。半導体記憶装置１０のシーケンサ１６は、レジスタ１５Ｄ_２に記憶された消去電圧ＶＥＲＡの初期電圧値ＰＡｒを用いて、消去対象ブロックＢＬＫｒに対して消去動作を実行する。
次に、メモリコントローラ２０は、消去動作によるメモリセルの消去結果を半導体記憶装置１０から取得する。メモリコントローラ２０は、半導体記憶装置１０から取得したメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを更新するか否かを判断する（以下、「消去電圧ＶＥＲＡの初期電圧値を判断」とも記す）（ステップＳ３３）。例えば、このステップＳ３３の「消去電圧ＶＥＲＡの初期電圧値を判断」の処理は、消去動作を行う毎に、または予め設定された書き込み動作／消去動作の実行回数毎に、または書き込み動作／消去動作の実行回数が予め設定された回数に達したときに実行される。ステップＳ３３の「消去電圧ＶＥＲＡの初期電圧値を判断」の処理の詳細については後述する。
次に、メモリコントローラ２０は、ステップＳ３３の「消去電圧ＶＥＲＡの初期電圧値を判断」による判断結果に基づいて、メモリ２２の電圧値管理テーブル２２Ｂ_２内の消去対象ブロックＢＬＫｒに対応する初期電圧値ＰＡｒを更新する、あるいは更新せず、そのまま維持する（ステップＳ３４）。以上により、消去動作が終了する。
次に、図２３に示したフローチャートにおけるステップＳ３３の「消去電圧ＶＥＲＡの初期電圧値を判断」の処理について詳述する。図２６は、ステップＳ３３の「消去電圧ＶＥＲＡの初期電圧値を判断」の処理を示すフローチャートである。図２６に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
図２６に示すステップＳ１１～Ｓ１４までの処理は、前述の図１１Ａに示したステップＳ１１～Ｓ１４までの処理と同様である。
図２６のステップＳ１１に示すように、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値を設定する。ここで、読み出し電圧ＡＲからシフト値だけシフトさせた読み出し電圧を判定レベルＡＲ２と定義する。判定レベルＡＲ２は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値だけシフトさせた判定レベルＡＲ２を半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ１１）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ａ”の“ワンレベルリード”を命令する（ステップＳ１２）。ステート“Ａ”の“ワンレベルリード”の命令を受けると、半導体記憶装置１０のシーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ２で読み出し動作を実行する。シーケンサ１６は、判定レベルＡＲ２で読み出した結果ＲＡ２Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。消去動作後の消去結果として、メモリコントローラ２０は、読み出した結果ＲＡ２Ｒからオフビット数をカウントする。オフビット数は、メモリ２２内のバッファ２２Ａに記憶される。
次に、メモリコントローラ２０は、判定レベルＡＲ２での読み出し結果に基づいて、消去動作後のメモリセルの消去深さを判断する。すなわち、メモリコントローラ２０は、取得したオフビット数から、消去動作後のメモリセルの消去深さを判断する（ステップＳ１３）。詳述すると、メモリコントローラ２０は、消去動作後にメモリセルの消去深さを判断する場合に、判定レベルＡＲ２での読み出し動作を実行する。読み出し動作が回数Ｘに達すると、メモリコントローラ２０は、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えているか否かを判断する（ステップＳ１４）。
ステップＳ１４の判断において、オフビット数の平均値が基準値Ｙ１を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを所定値だけ高くする（ステップＳ１８）。一方、オフビット数の平均値が基準値Ｙ１を超えていない場合（Ｎｏ）、メモリコントローラ２０は、「消去電圧ＶＥＲＡの初期電圧値を判断」の処理を終了する。
ステップＳ１４におけるオフビット数が基準値Ｙ１を超えているか否かの判断の具体例については、第１実施形態と同様である。バッファ２２Ａのｔ-３、ｔ-２、ｔ-１、ｔ-０に記憶されたオフセット数の平均値が基準値３０を超えていない場合、メモリコントローラ２０は、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを変更せず、そのまま処理を終了する。一方、バッファ２２Ａのｔ-３、ｔ-２、ｔ-１、ｔ-０に記憶されたオフセット数の平均値が基準値３０を超えている場合、メモリコントローラ２０は、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを所定値だけ高くし、その後、処理を終了する。
次に、第２実施形態の消去動作の第１例におけるメモリコントローラ２０と半導体記憶装置１０間のコマンド、アドレス、及びデータの入出力について説明する。
図２７は、第２実施形態の消去動作の第１例におけるコマンドシーケンスを示す図である。以下に説明するメモリコントローラ２０から半導体記憶装置１０へのコマンド及びアドレスの出力、及びメモリコントローラ２０と半導体記憶装置１０間のデータの入出力は、Ｉ／Ｏ信号ＤＱ０～ＤＱ７を用いて行われる。図２７に示されるコマンドシーケンスは、コマンド、アドレス、データ入出力サイクルからなる。コマンドは六角形で表現し、アドレスは角丸四角形（または、長円形）で表現し、データ入出力サイクルは四角形で表現する。
図２７に示すように、コマンドシーケンスは、「消去電圧ＶＥＲＡの初期電圧値を設定（ステップＳ２１）」に対応するフェーズＰ１１、「消去動作を命令（ステップＳ２２）」に対応するフェーズＰ２、ワンレベルリードのシフトリードにおける「判定レベルＡＲ２を設定（ステップＳ１１）」に対応するフェーズＰ３、及び前記シフトリードにおける「ワンレベルリードを命令（ステップＳ１２）」に対応するフェーズＰ３、Ｐ４を有する。なお、フェーズＰ２、Ｐ３、Ｐ４は、前述の図１５に示したフェーズＰ２、Ｐ３、Ｐ４と同様である。
先ず、消去電圧ＶＥＲＡの初期電圧値を設定するフェーズＰ１１では、メモリコントローラ２０は、コマンド“０Ｘｈ”、アドレス“０１ｈ”、及びデータ“ＰＡｒ”を半導体記憶装置１０に順に出力する。コマンド“０Ｘｈ”は、消去モードを指定するコマンドである。アドレス“０１ｈ”は、消去電圧ＶＥＲＡの初期電圧値を設定するアドレスである。データ“ＰＡｒ”は、消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡの初期電圧値を示すデータである。これにより、メモリコントローラ２０は、半導体記憶装置１０に消去モードを指定すると共に、消去対象ブロックＢＬＫｒへの消去動作で用いる消去電圧ＶＥＲＡの初期電圧値ＰＡｒを半導体記憶装置１０のレジスタ１５Ｄ_２に設定する。
次に、消去動作を命令するフェーズＰ２では、メモリコントローラ２０は、イレーズセットアップコマンド“６０ｈ”、消去対象ブロックＢＬＫｒのアドレス“ＡＤＤ”、及びイレーズ実行コマンド“Ｄ０ｈ”を半導体記憶装置１０に順に出力する。イレーズ実行コマンド“Ｄ０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、初期電圧値ＰＡｒの消去電圧ＶＥＲＡをウェル配線ＣＰＷＥＬＬに印加して、消去対象ブロックＢＬＫｒに対する消去動作を実行する。
その後、メモリコントローラ２０は、半導体記憶装置１０にステータスリードコマンド“７０ｈ”を出力する。ステータスリードコマンド“７０ｈ”を受けて、半導体記憶装置１０は、消去動作にパスしたか、あるいはフェイルしたかを示すデータをメモリコントローラ２０に出力する。ここでは例えば、半導体記憶装置１０は、消去動作にパスしたことを示すデータ“ＰＡＳＳ”をメモリコントローラ２０に出力する。
次に、判定レベルＡＲ２を設定するフェーズＰ３では、メモリコントローラ２０は、ステート“Ａ”のワンレベルリードコマンド“Ｘ１ｈ”、及びステート“Ａ”の読み出し電圧ＡＲを示すアドレス“０１ｈ”を半導体記憶装置１０に順に出力する。さらに、メモリコントローラ２０は、シフトリードコマンド“Ｘ２ｈ”、アドレス“０１ｈ”、及び読み出し電圧ＡＲからのシフト値を示すデータ“ＳＨＩＦＴ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、ワンレベルリードのシフトリードで用いる判定レベルＡＲ２を半導体記憶装置１０に設定する。
次に、リードを命令するフェーズＰ４では、メモリコントローラ２０は、リードセットアップコマンド“００ｈ”、測定対象のアドレス“ＡＤＤ１～ＡＤＤ５”、及びリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、判定レベルＡＲ２での読み出し動作を実行する。その後、シーケンサ１６は、判定レベルＡＲ２での読み出し動作で得られた読み出し結果ＲＡ２Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ２Ｒからオン状態とならずにオフ状態のままのオフビット数“ＤＯ２”をカウントする。
前述したように、第１例では、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを高くする例について説明したが、第１実施形態の第１例の変形例に示したのと同様に、メモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを高くあるいは低くすることも可能である。
第１例では、消去動作後の読み出し動作により、半導体記憶装置１０は、消去対象ブロックＢＬＫｒ内の測定対象のメモリセル中におけるオフビット数をメモリコントローラ２０に出力する。メモリコントローラ２０は、オフビット数に基づいて、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを更新する、あるいは更新せずに維持する。
２．１．２ 消去動作の第２例
第２例では、消去動作後の書き込み動作後において、消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵに含まれるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値を更新する。ここでは、メモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値を高くする例を示す。第２例においては、消去動作と、初期電圧値を更新するか否かの判断との間に、書き込み動作が追加される。
図２８は、第２実施形態のメモリシステム１における消去動作の第２例を示すフローチャートである。図２８に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
第１例と同様に、メモリコントローラ２０は、電圧値管理テーブル２２Ｂ_２内の消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡの初期電圧値ＰＡｒを、半導体記憶装置１０に送信し、半導体記憶装置１０のレジスタ１５Ｄ_２に記憶させる（ステップＳ３１）。さらに、メモリコントローラ２０は、半導体記憶装置１０に消去動作を命令する（ステップＳ３２）。消去動作の命令を受けて、半導体記憶装置１０のシーケンサ１６は、消去対象ブロックＢＬＫｒに対して消去動作を実行する。
消去対象ブロックＢＬＫｒに対して消去動作が実行された後、メモリコントローラ２０は、半導体記憶装置１０に書き込み動作を命令する（ステップＳ３５）。書き込み動作の命令を受けて、半導体記憶装置１０のシーケンサ１６は、消去対象ブロックＢＬＫｒ内の書き込み対象のメモリセルに対して書き込み動作を実行する。
次に、メモリコントローラ２０は、書き込み動作後におけるメモリセルの消去状態に基づいて、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを更新するか否かを判断する（以下、「消去電圧ＶＥＲＡの初期電圧値を判断」とも記す）（ステップＳ３３Ａ）。例えば、このステップＳ３３Ａの「消去電圧ＶＥＲＡの初期電圧値を判断」の処理は、第１例と同様に、消去動作後に書き込み動作を行う毎に、または予め設定された書き込み動作／消去動作の実行回数毎に、または書き込み動作／消去動作の実行回数が予め設定された回数に達したときに実行される。ステップＳ３３Ａの「消去電圧ＶＥＲＡの初期電圧値を判断」の処理の詳細については後述する。
次に、メモリコントローラ２０は、ステップＳ３３Ａの「消去電圧ＶＥＲＡの初期電圧値を判断」による判断結果に基づいて、メモリ２２の電圧値管理テーブル２２Ｂ_２内の消去対象ブロックＢＬＫｒに対応する初期電圧値ＰＡｒを更新する、あるいは更新せず、そのまま維持する（ステップＳ３４）。以上により、消去動作が終了する。
次に、図２８に示したフローチャートにおけるステップＳ３３Ａの「消去電圧ＶＥＲＡの初期電圧値を判断」の処理について詳述する。図２９は、ステップＳ３３Ａの「消去電圧ＶＥＲＡの初期電圧値を判断」の処理を示すフローチャートである。なお、図２９に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
図２９に示すステップＳ２１～Ｓ２７までの処理は、前述の図１８に示したステップＳ２１～Ｓ２７までの処理と同様である。
図２９に示すように、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値を設定する。ここで、読み出し電圧ＡＲからシフト値だけシフトさせた読み出し電圧を判定レベルＡＲ３と定義する。判定レベルＡＲ３は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値だけシフトさせた判定レベルＡＲ３を半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ２１）。
次に、メモリコントローラ２０は、半導体記憶装置１０に“下位ページリード”を命令する（ステップＳ２２）。“下位ページリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、例えば、測定対象のメモリセルに対して、設定された判定レベルＡＲ３と読み出し電圧ＥＲで読み出し動作を実行し、誤り訂正前の下位ページデータＲＬＰを得る。下位ページデータＲＬＰは、判定レベルＡＲ３と読み出し電圧ＥＲを用いて読み出した直後のデータであり、誤り訂正を施していないデータである。
次に、メモリコントローラ２０は、誤り訂正前の下位ページデータＲＬＰを半導体記憶装置１０から受け取る。メモリコントローラ２０は、ＥＣＣ回路２４により誤り訂正前の下位ページデータＲＬＰのエラーを訂正し、誤り訂正後の下位ページデータＣＬＰを得る（ステップＳ２３）。
次に、メモリコントローラ２０は、ステート“Ｃ”の読み出し電圧ＣＲを半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ２４）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ｃ”の“ワンレベルリード”を命令する（ステップＳ２５）。ステート“Ｃ”の“ワンレベルリード”の命令を受けて、シーケンサ１６は、例えば、測定対象のメモリセルに対して、設定された読み出し電圧ＣＲで読み出し動作を実行し、ステート“Ｃ”の読み出し結果ＲＣＲを取得して、メモリコントローラ２０に出力する。
メモリコントローラ２０は、ステップＳ２２で得られた誤り訂正前の下位ページデータＲＬＰに論理否定演算を施したデータＲＬＰ２と、ステップＳ２３、Ｓ２５にて得られた２つのデータＣＬＰ、ＲＣＲとの論理積演算を行い、消去深さを判断するためのオフビット数を取得する。メモリコントローラ２０は、取得したオフビット数をメモリ２２内のバッファ２２Ａに記憶する。
次に、メモリコントローラ２０は、書き込み動作後におけるメモリセルの消去状態に基づいて、書き込み動作後における消去対象メモリセルの消去深さを判断する。すなわち、メモリコントローラ２０は、バッファ２２Ａに記憶されたオフビット数から、書き込み動作後における消去対象メモリセルの消去深さを判断する（ステップＳ２６）。詳述すると、メモリコントローラ２０は、消去動作後の書き込み動作後にメモリセルの消去深さを判断する場合に、測定対象のメモリセルに対するステップＳ２２、Ｓ２３、Ｓ２５の処理を実行する。ステップＳ２２、Ｓ２３、Ｓ２５の処理が回数Ｘに達すると、メモリコントローラ２０は、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えているか否かを判断する（ステップＳ２７）。回数Ｘのオフビット数の平均値が基準値Ｙ１を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを所定値だけ高くする（ステップＳ２９）。一方、回数Ｘのオフビット数の平均値が基準値Ｙ１を超えていない場合（Ｎｏ）、メモリコントローラ２０は、「消去電圧ＶＥＲＡの初期電圧値を判断」の処理を終了する。
前述のステップＳ２７におけるオフビット数が基準値Ｙ１を超えている否かの判断の具体例については、第１実施形態と同様である。
次に、第２実施形態の消去動作の第２例におけるメモリコントローラ２０と半導体記憶装置１０間のコマンド、アドレス、及びデータの入出力について説明する。
図３０は、第２実施形態の消去動作の第２例におけるコマンドシーケンスを示す図である。以下に説明するメモリコントローラ２０から半導体記憶装置１０へのコマンド及びアドレスの出力、及びメモリコントローラ２０と半導体記憶装置１０間のデータの入出力は、Ｉ／Ｏ信号ＤＱ０～ＤＱ７を用いて行われる。図３０に示されるコマンドシーケンスは、コマンド、アドレス、データ入出力サイクルからなる。コマンドは六角形で表現し、アドレスは角丸四角形（または、長円形）で表現し、データ入出力サイクルは四角形で表現する。
図３０に示すように、コマンドシーケンスは、「消去電圧ＶＥＲＡの初期電圧値を設定（ステップＳ３１）」に対応するフェーズＰ１１、「消去動作を命令（ステップＳ３２）」に対応するフェーズＰ２、「書き込み動作を命令（ステップＳ３５）」に対応するフェーズＰ５、下位ページリードのシフトリードにおける「判定レベルＡＲ３を設定（ステップＳ２１）」に対応するフェーズＰ３Ａ、前記シフトリードにおける「下位ページリードを命令（ステップＳ２２）」に対応するフェーズＰ４Ａ、及び「ワンレベルリードを命令（ステップＳ２５）」に対応するフェーズＰ６を有する。なお、フェーズＰ１１は前述の図２７に示したフェーズＰ１１と同様であり、フェーズＰ２、Ｐ５、Ｐ３Ａ、Ｐ４Ａ、Ｐ６は前述の図２０に示したフェーズＰ２、Ｐ５、Ｐ３Ａ、Ｐ４Ａ、Ｐ６と同様である。
先ず、消去電圧ＶＥＲＡの初期電圧値を設定するフェーズＰ１１では、メモリコントローラ２０は、消去モードを指定するコマンド“０Ｘｈ”、アドレス“００ｈ”、及びデータ“ＰＡｒ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、半導体記憶装置１０に消去モードを指定すると共に、消去対象ブロックＢＬＫｒへの消去動作で用いる消去電圧ＶＥＲＡの初期電圧値ＰＡｒを半導体記憶装置１０のレジスタ１５Ｄ_２に設定する。
次に、消去動作を命令するフェーズＰ２では、メモリコントローラ２０は、イレーズセットアップコマンド“６０ｈ”、消去対象ブロックＢＬＫｒのアドレス“ＡＤＤ”、及びイレーズ実行コマンド“Ｄ０ｈ”を半導体記憶装置１０に順に出力する。イレーズ実行コマンド“Ｄ０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、初期電圧値ＰＡｒの消去電圧ＶＥＲＡをウェル配線ＣＰＷＥＬＬに印加して、消去対象ブロックＢＬＫｒに対する消去動作を実行する。続いて、メモリコントローラ２０は、半導体記憶装置１０にステータスリードコマンド“７０ｈ”を出力する。ステータスリードコマンド“７０ｈ”を受けて、半導体記憶装置１０は、ここでは例えば、消去動作にパスしたことを示すデータ“ＰＡＳＳ”をメモリコントローラ２０に出力する。
次に、書き込み動作を命令するフェーズＰ５では、メモリコントローラ２０は、ライトセットアップコマンド“８０ｈ”、書き込み対象のアドレス“ＡＤＤ１～ＡＤＤ５”、書き込みデータ“ＤＩ”、及びライト実行コマンド“１０ｈ”を半導体記憶装置１０に順に出力する。ライト実行コマンド“１０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された書き込み対象のメモリセルに対して、書き込みデータ“ＤＩ”に応じた書き込み動作を実行する。なお、フェーズＰ５は、ブロック内の特定アドレスに対しての書き込み動作である。メモリコントローラ２０は、ブロック内の一部のアドレスもしくは全てのアドレスへの書き込み動作を行うために、フェーズＰ５を繰り返し実施してもよい。
次に、判定レベルＡＲ３を設定するフェーズＰ３Ａでは、メモリコントローラ２０は、シフトリードコマンド“Ｘ２ｈ”、読み出し電圧ＡＲを示すアドレス“０１ｈ”、及び読み出し電圧ＡＲからのシフト値を示すデータ“ＳＨＩＦＴ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、下位ページリードのシフトリードで用いる判定レベルＡＲ３を半導体記憶装置１０に設定する。
次に、下位ページリードを命令するフェーズＰ４Ａでは、メモリコントローラ２０は、下位ページを示すコマンド“０１ｈ”、リードセットアップコマンド“００ｈ”、測定対象のアドレス“ＡＤＤ１～ＡＤＤ５”、及びリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、判定レベルＡＲ３での読み出し動作と、読み出し電圧ＥＲでの読み出し動作を実行する。その後、シーケンサ１６は、判定レベルＡＲ３と読み出し電圧ＥＲでの読み出し動作によって得られた誤り訂正前の下位ページデータ“ＲＬＰ”をメモリコントローラ２０に出力する。メモリコントローラ２０は、受け取った誤り訂正前の下位ページデータ“ＲＬＰ”に対してＥＣＣ回路２４によりエラー訂正を行い、誤り訂正後の下位ページデータＣＬＰを算出する。
次に、ワンレベルリードを命令するフェーズＰ６では、メモリコントローラ２０は、ワンレベルリードコマンド“Ｘ１ｈ”、ステート“Ｃ”の読み出し電圧ＣＲを示すアドレス“０３ｈ”、リードセットアップコマンド“００ｈ”、測定対象のアドレス“ＡＤＤ１～ＡＤＤ５”、及びリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、読み出し電圧ＣＲでの読み出し動作を実行する。その後、半導体記憶装置１０は、読み出し電圧ＣＲでの読み出し動作によって得られた読み出し結果ＲＣＲをメモリコントローラ２０に出力する。
その後、メモリコントローラ２０は、上述したように、誤り訂正前の下位ページデータＲＬＰに論理否定演算を施したデータＲＬＰ２と、２つのデータＣＬＰ、ＲＣＲとの論理積演算を行い、消去深さを判断するためのオフビット数を算出する。
第２例では、書き込み動作後の読み出し動作により、メモリコントローラ２０は、消去対象ブロックＢＬＫｒ内の測定対象のメモリセル中におけるオフビット数を取得する。メモリコントローラ２０は、オフビット数に基づいて、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを更新する、あるいは更新せずに維持する。
２．２ 第２実施形態の効果
第２実施形態によれば、消去動作後あるいは書き込み動作後において、初回の消去ループにおける消去電圧ＶＥＲＡの初期電圧値を調整あるいは更新することにより、消去動作によるメモリセルに対する消去を最適化することができる。言い換えると、初回の消去ループにおける消去電圧ＶＥＲＡの初期電圧値を調整あるいは更新することにより、消去動作によってメモリセルが消去不足状態あるいは過消去状態に遷移するのを回避することができる。
消去動作によるメモリセルの過消去状態への遷移を回避することで、消去動作によってメモリセルに生じるダメージを低減できる。さらに、消去動作によるメモリセルの消去不足状態への遷移を回避することで、例えばステートＡの読み出しを含むページリードにおけるリードエラーを低減できる。その他の構成及び効果は第１実施形態と同様である。
３．第３実施形態
以下に、第３実施形態のメモリシステム１における消去動作について説明する。第３実施形態のメモリシステム１が備える構成は、第１実施形態の構成と同様である。第３実施形態では、主に第１及び第２実施形態と異なる点について説明する。
３．１ 第３実施形態の消去動作
第３実施形態の消去動作では、消去動作後のメモリセルの消去結果に基づいて、あるいは消去動作後の書き込み動作後におけるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値あるいはパルス時間の少なくとも１つを調整（または、変更）する。この第３実施形態において調整する消去電圧ＶＥＲＡの初期電圧値は、初回の消去ループにおける消去電圧ＶＥＲＡの電圧値である。
３．１．１ 消去動作の第１例
第１例では、消去動作後において、消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵに含まれるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値あるいはパルス時間の少なくとも１つを更新する。ここでは、消去電圧ＶＥＲＡの初期電圧値が基準値を超えていない場合、消去電圧ＶＥＲＡの初期電圧値を更新するか否かを判断し、消去電圧ＶＥＲＡの初期電圧値が基準値を超えている場合、消去電圧ＶＥＲＡのパルス時間を更新するか否かを判断する例を示す。
図３１は、第３実施形態のメモリシステム１における消去動作の第１例を示すフローチャートである。図３２は、メモリコントローラ２０と半導体記憶装置１０間で行われる動作のやり取りを示す図である。図３３は、メモリコントローラ２０のメモリ２２内に設けられるパルス時間及び電圧値管理テーブル２２Ｂ_３の一例を示す図である。管理テーブル２２Ｂ_３は、消去電圧ＶＥＲＡのパルス時間及び初期電圧値を管理する。管理テーブル２２Ｂ_３には、ブロックＢＬＫｒ毎に、そのブロックＢＬＫｒの消去動作に用いるパルス時間ＰＤｒ及び初期電圧値ＰＡｒが対応付けられている。図３１に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
図３１及び図３２に示すように、消去動作が開始すると、まず、メモリコントローラ２０は、管理テーブル２２Ｂ_３内の消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡのパルス時間ＰＤｒを、半導体記憶装置１０に送信し、半導体記憶装置１０のレジスタ１５Ｄ_１に記憶させる（ステップＳ４１）。
次に、メモリコントローラ２０は、管理テーブル２２Ｂ_３内の消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡの初期電圧値ＰＡｒを、半導体記憶装置１０に送信し、半導体記憶装置１０のレジスタ１５Ｄ_２に記憶させる（ステップＳ４２）。
次に、メモリコントローラ２０は、半導体記憶装置１０に消去動作を命令する（ステップＳ４３）。消去動作の命令を受けて、半導体記憶装置１０のシーケンサ１６は、レジスタ１５Ｄ_１及び１５Ｄ_２に記憶されたパルス時間ＰＤｒ及び初期電圧値ＰＡｒを用いて、消去対象ブロックＢＬＫｒに対して消去動作を実行する。
次に、メモリコントローラ２０は、消去動作に用いた消去電圧ＶＥＲＡの初期電圧値ＰＡｒが基準値Ｙを超えているか否かを判断する（ステップＳ４４）。初期電圧値ＰＡｒが基準値Ｙを超えていない場合（Ｎｏ）、メモリコントローラ２０は、「消去電圧ＶＥＲＡの初期電圧値を判断」（ステップＳ４５）に移行する。このステップＳ４５の処理は、前述の図２３に示したステップＳ３３の処理と同様である。
続いて、メモリコントローラ２０は、ステップＳ４５の「消去電圧ＶＥＲＡの初期電圧値を判断」による判断結果に基づいて、メモリ２２の管理テーブル２２Ｂ_３内の消去対象ブロックＢＬＫｒに対応する初期電圧値ＰＡｒを更新する（ステップＳ４６）。
一方、ステップＳ４４の判断において、消去電圧ＶＥＲＡの初期電圧値ＰＡｒが基準値Ｙを超えている場合（Ｙｅｓ）、メモリコントローラ２０は、「消去電圧ＶＥＲＡのパルス時間を判断」（ステップＳ４７）に移行する。このステップＳ４７の処理は、前述の図８に示したステップＳ３の処理と同様である。
続いて、メモリコントローラ２０は、ステップＳ４７の「消去電圧ＶＥＲＡのパルス時間を判断」による判断結果に基づいて、メモリ２２の管理テーブル２２Ｂ_３内の消去対象ブロックＢＬＫｒに対応するパルス時間ＰＤｒを更新する（ステップＳ４８）。以上により、消去動作が終了する。
次に、第３実施形態の消去動作の第１例におけるメモリコントローラ２０と半導体記憶装置１０間のコマンド、アドレス、及びデータの入出力について説明する。
図３４は、第３実施形態の消去動作の第１例におけるコマンドシーケンスを示す図である。以下に説明するメモリコントローラ２０から半導体記憶装置１０へのコマンド及びアドレスの出力、及びメモリコントローラ２０と半導体記憶装置１０間のデータの出力は、Ｉ／Ｏ信号ＤＱ０～ＤＱ７を用いて行われる。図３４に示されるコマンドシーケンスは、コマンド、アドレス、データ入出力サイクルからなる。コマンドは六角形で表現し、アドレスは角丸四角形（または、長円形）で表現し、データ入出力サイクルは四角形で表現する。
図３４に示すように、コマンドシーケンスは、「消去電圧ＶＥＲＡのパルス時間を設定（ステップＳ４１）」に対応するフェーズＰ１、「消去電圧ＶＥＲＡの初期電圧値を設定（ステップＳ４２）」に対応するフェーズＰ１１、「消去動作を命令（ステップＳ４３）」に対応するフェーズＰ２、「判定レベルＡＲ２を設定（ステップＳ１１）」に対応するフェーズＰ３、及び「ワンレベルリードを命令（ステップＳ１２）」に対応するフェーズＰ４を有する。なお、フェーズＰ１、Ｐ１１、Ｐ２、Ｐ３、Ｐ４は、前述の図１５及び図２７に示したフェーズフェーズＰ１、Ｐ１１、Ｐ２、Ｐ３、Ｐ４と同様である。
先ず、消去電圧ＶＥＲＡのパルス時間を設定するフェーズＰ１では、メモリコントローラ２０は、コマンド“０Ｘｈ”、アドレス“００ｈ”、及びデータ“ＰＤｒ”を半導体記憶装置１０に順に出力する。コマンド“０Ｘｈ”は、消去モードを指定するコマンドである。アドレス“００ｈ”は、消去電圧ＶＥＲＡのパルス時間を設定するアドレスである。データ“ＰＤｒ”は、消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡのパルス時間を示すデータである。これにより、メモリコントローラ２０は、半導体記憶装置１０に消去モードを指定すると共に、消去対象ブロックＢＬＫｒへの消去動作で用いる消去電圧ＶＥＲＡのパルス時間ＰＤｒを半導体記憶装置１０のレジスタ１５Ｄ_１に設定する。
次に、消去電圧ＶＥＲＡの初期電圧値を設定するフェーズＰ１１では、メモリコントローラ２０は、コマンド“０Ｘｈ”、アドレス“０１ｈ”、及び“ＰＡｒ”を半導体記憶装置１０に順に出力する。コマンド“０Ｘｈ”は、消去モードを指定するコマンドである。アドレス“０１ｈ”は、消去電圧ＶＥＲＡの初期電圧値を設定するアドレスである。データ“ＰＡｒ”は、消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡの初期電圧値を示すデータである。これにより、メモリコントローラ２０は、半導体記憶装置１０に消去モードを指定すると共に、消去対象ブロックＢＬＫｒへの消去動作で用いる消去電圧ＶＥＲＡの初期電圧値ＰＡｒを半導体記憶装置１０のレジスタ１５Ｄ_２に設定する。
次に、消去動作を命令するフェーズＰ２では、メモリコントローラ２０は、イレーズセットアップコマンド“６０ｈ”、消去対象ブロックＢＬＫｒのアドレス“ＡＤＤ”、及びイレーズ実行コマンド“Ｄ０ｈ”を半導体記憶装置１０に順に出力する。イレーズ実行コマンド“Ｄ０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、パルス時間ＰＤｒ及び初期電圧値ＰＡｒの消去電圧ＶＥＲＡをウェル配線ＣＰＷＥＬＬに印加して、消去対象ブロックＢＬＫｒに対する消去動作を実行する。
その後、メモリコントローラ２０は、半導体記憶装置１０にステータスリードコマンド“７０ｈ”を出力する。ステータスリードコマンド“７０ｈ”を受けて、半導体記憶装置１０は、ここでは例えば、消去動作にパスしたことを示すデータ“ＰＡＳＳ”をメモリコントローラ２０に出力する。
次に、判定レベルＡＲ２を設定するフェーズＰ３では、メモリコントローラ２０は、ステート“Ａ”のシングルステートコマンド“Ｘ１ｈ”、ステート“Ａ”の読み出し電圧ＡＲを示すアドレス“０１ｈ”、シフトリードコマンド“Ｘ２ｈ”、アドレス“０１ｈ”、及び読み出し電圧ＡＲからのシフト値を示すデータ“ＳＨＩＦＴ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、ワンレベルリードのシフトリードで用いる判定レベルＡＲ２を半導体記憶装置１０に設定する。
次に、リードを命令するフェーズＰ４では、メモリコントローラ２０は、リードセットアップコマンド“００ｈ”、アドレス“ＡＤＤ１～ＡＤＤ５”、及びリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、判定レベルＡＲ２での読み出し動作を実行する。その後、シーケンサ１６は、判定レベルＡＲ２での読み出し動作で読み出した結果ＲＡ２Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出した結果ＲＡ２Ｒからオフビット数“ＤＯ３”をカウントする。
第１例では、消去動作後において、メモリコントローラ２０は、消去電圧ＶＥＲＡの初期電圧値が基準値を超えていない場合、消去電圧ＶＥＲＡの初期電圧値を更新するか否かを判断し、消去電圧ＶＥＲＡの初期電圧値が基準値を超えている場合、消去電圧ＶＥＲＡのパルス時間を更新するか否かを判断する。
なお、第１例においては、メモリコントローラ２０は、先に、消去電圧ＶＥＲＡの初期電圧値が基準値を超えているか否かを判断し、初期電圧値が基準値を超えている場合、消去電圧ＶＥＲＡのパルス時間を更新するか否かを判断したが、これに限るわけではない。初期電圧値とパルス時間とを入れ換えて、先に、消去電圧ＶＥＲＡのパルス時間が基準値を超えているか否かを判断し、パルス時間が基準値を超えている場合、消去電圧ＶＥＲＡの初期電圧値を更新するか否かを判断するようにしてもよい。
３．１．２ 消去動作の第２例
第２例では、消去動作後の書き込み動作後において、消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵに含まれるメモリセルの消去結果に基づいて、消去電圧ＶＥＲＡの初期電圧値あるいはパルス時間の少なくとも１つを更新する。第２例においては、消去動作と、消去電圧ＶＥＲＡの初期電圧値が基準値を超えているか否かの判断との間に、書き込み動作が追加される。
図３５は、第３実施形態のメモリシステム１における消去動作の第２例を示すフローチャートである。図３５に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
第１例と同様に、メモリコントローラ２０は、管理テーブル２２Ｂ_３内の消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡのパルス時間ＰＤｒを、半導体記憶装置１０に送信し、半導体記憶装置１０のレジスタ１５Ｄ_１に設定する（ステップＳ４１）。
次に、メモリコントローラ２０は、管理テーブル２２Ｂ_３内の消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡの初期電圧値ＰＡｒを、半導体記憶装置１０に送信し、半導体記憶装置１０のレジスタ１５Ｄ_２に設定する（ステップＳ４２）。
さらに、メモリコントローラ２０は、半導体記憶装置１０に消去動作を命令する（ステップＳ４３）。消去動作の命令を受けて、半導体記憶装置１０のシーケンサ１６は、消去対象ブロックＢＬＫｒに対して消去動作を実行する。
消去対象ブロックＢＬＫｒに対して消去動作が実行された後、メモリコントローラ２０は、半導体記憶装置１０に書き込み動作を命令する（ステップＳ４９）。書き込み動作の命令を受けて、半導体記憶装置１０のシーケンサ１６は、消去対象ブロックＢＬＫｒ内の書き込み対象のメモリセルに対して書き込み動作を実行する。
その後のステップＳ４４、Ｓ４５、Ｓ４６、及びステップＳ４４、Ｓ４７、Ｓ４８の処理は、図３１に示した第１例と同様である。すなわち、メモリコントローラ２０は、消去動作に用いた消去電圧ＶＥＲＡの初期電圧値ＰＡｒが基準値Ｙを超えているか否かを判断し（ステップＳ４４）、初期電圧値ＰＡｒが基準値Ｙを超えていない場合（Ｎｏ）、初期電圧値ＰＡｒを更新するか否かを判断する（ステップＳ４５）。この判断結果に従って、メモリコントローラ２０は、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを更新する、あるいは更新せずに維持する（ステップＳ４６）。
一方、ステップＳ４４において初期電圧値ＰＡｒが基準値Ｙを超えている場合（Ｙｅｓ）、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新するか否かを判断する（ステップＳ４７）。この判断結果に従って、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新する、あるいは更新せずに維持する（ステップＳ４８）。以上により、消去動作が終了する。
次に、第３実施形態の消去動作の第２例におけるメモリコントローラ２０と半導体記憶装置１０間のコマンド、アドレス、及びデータの入出力について説明する。
図３６は、第３実施形態の消去動作の第２例におけるコマンドシーケンスを示す図である。以下に説明するメモリコントローラ２０から半導体記憶装置１０へのコマンド及びアドレスの出力、及びメモリコントローラ２０と半導体記憶装置１０間のデータの入出力は、Ｉ／Ｏ信号ＤＱ０～ＤＱ７を用いて行われる。図３６に示されるコマンドシーケンスは、コマンド、アドレス、データ入出力サイクルからなる。コマンドは六角形で表現し、アドレスは角丸四角形（または、長円形）で表現し、データ入出力サイクルは四角形で表現する。
図３６に示すように、コマンドシーケンスは、「消去電圧ＶＥＲＡのパルス時間を設定（ステップＳ４１）」に対応するフェーズＰ１、「消去電圧ＶＥＲＡの初期電圧値を設定（ステップＳ４２）」に対応するフェーズＰ１１、「消去動作を命令（ステップＳ４３）」に対応するフェーズＰ２、「書き込み動作を命令（ステップＳ４９）」に対応するフェーズＰ５、下位ページリードのシフトリードにおける「判定レベルＡＲ３を設定（ステップＳ２１）」に対応するフェーズＰ３Ａ、前記シフトリードにおける「下位ページリードを命令（ステップＳ２２）」に対応するフェーズＰ４Ａ、及び「ワンレベルリードを命令（ステップＳ２５）」に対応するフェーズＰ６を有する。なお、フェーズＰ１、Ｐ１１、Ｐ２、Ｐ５、Ｐ３Ａ、Ｐ４Ａ、Ｐ６は、前述の図１５、図２０及び図２７に示したフェーズＰ１、Ｐ１１、Ｐ２、Ｐ５、Ｐ３Ａ、Ｐ４Ａ、Ｐ６と同様である。
第１例と同様に、先ず、消去電圧ＶＥＲＡのパルス時間を設定するフェーズＰ１では、メモリコントローラ２０は、コマンド“０Ｘｈ”、アドレス“００ｈ”、及びパルス時間を示すデータ“ＰＤｒ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを半導体記憶装置１０のレジスタ１５Ｄ_１に設定する。
次に、消去電圧ＶＥＲＡの初期電圧値を設定するフェーズＰ１１では、メモリコントローラ２０は、コマンド“０Ｘｈ”、アドレス“０１ｈ”、及び初期電圧値を示すデータ“ＰＡｒ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを半導体記憶装置１０のレジスタ１５Ｄ_２に設定する。
次に、消去動作を命令するフェーズＰ２では、メモリコントローラ２０は、イレーズセットアップコマンド“６０ｈ”、消去対象ブロックＢＬＫｒのアドレス“ＡＤＤ”、及びイレーズ実行コマンド“Ｄ０ｈ”を半導体記憶装置１０に順に出力する。イレーズ実行コマンド“Ｄ０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、パルス時間ＰＤｒ及び初期電圧値ＰＡｒの消去電圧ＶＥＲＡをウェル配線ＣＰＷＥＬＬに印加して、消去対象ブロックＢＬＫｒに対する消去処理を実行する。
その後、メモリコントローラ２０は、半導体記憶装置１０にステータスリードコマンド“７０ｈ”を出力する。ステータスリードコマンド“７０ｈ”を受けて、半導体記憶装置１０は、ここでは例えば、消去動作にパスしたことを示すデータ“ＰＡＳＳ”をメモリコントローラ２０に出力する。
次に、書き込み動作を命令するフェーズＰ５では、メモリコントローラ２０は、ライトセットアップコマンド“８０ｈ”、書き込み対象のアドレス“ＡＤＤ１～ＡＤＤ５”、書き込みデータ“ＤＩ”、及びライト実行コマンド“１０ｈ”を半導体記憶装置１０に順に出力する。ライト実行コマンド“１０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された書き込み対象のメモリセルに対して、書き込みデータ“ＤＩ”に応じた書き込み動作を実行する。なお、フェーズＰ５は、ブロック内の特定アドレスに対しての書き込み動作である。メモリコントローラ２０は、ブロック内の一部のアドレスもしくは全てのアドレスへの書き込み動作を行うために、フェーズＰ５を繰り返し実施してもよい。
次に、判定レベルＡＲ３を設定するフェーズＰ３Ａでは、メモリコントローラ２０は、シフトリードコマンド“Ｘ２ｈ”、読み出し電圧ＡＲを示すアドレス“０１ｈ”、及び読み出し電圧ＡＲからのシフト値を示すデータ“ＳＨＩＦＴ”を半導体記憶装置１０に順に出力する。これにより、メモリコントローラ２０は、下位ページリードのシフトリードで用いる判定レベルＡＲ３を半導体記憶装置１０に設定する。
次に、下位ページリードを命令するフェーズＰ４Ａでは、メモリコントローラ２０は、下位ページを示すコマンド“０１ｈ”、リードセットアップコマンド“００ｈ”、測定対象のアドレス“ＡＤＤ１～ＡＤＤ５”、及びリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、判定レベルＡＲ３での読み出し動作と、ステート“Ｅ”の読み出し電圧ＥＲでの読み出し動作を実行する。シーケンサ１６は、この読み出し動作の実行中、レディ／ビジー信号Ｒ／Ｂｎをレディ状態からビジー状態（Ｒ／Ｂｎ＝“Ｌ”）に遷移させる。その後、シーケンサ１６は、判定レベルＡＲ３と読み出し電圧ＥＲでの読み出し動作によって得られた誤り訂正前の下位ページデータＲＬＰをメモリコントローラ２０に出力する。メモリコントローラ２０は、受け取った誤り訂正前の下位ページデータＲＬＰに対してＥＣＣ回路２４によりエラー訂正を行い、誤り訂正後の下位ページデータＣＬＰを算出する。
次に、ワンレベルリードを命令するフェーズＰ６では、メモリコントローラ２０は、ワンレベルリードコマンド“Ｘ１ｈ”、ステート“Ｃ”の読み出し電圧ＣＲを示すアドレス“０３ｈ”、リードセットアップコマンド“００ｈ”、測定対象のアドレス“ＡＤＤ１～ＡＤＤ５”、及びリード実行コマンド“３０ｈ”を半導体記憶装置１０に順に出力する。リード実行コマンド“３０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、アドレス“ＡＤＤ１～ＡＤＤ５”にて指定された測定対象のメモリセルに対して、読み出し電圧ＣＲでの読み出し動作を実行する。シーケンサ１６は、この読み出し動作の実行中、レディ／ビジー信号Ｒ／Ｂｎをレディ状態からビジー状態（Ｒ／Ｂｎ＝“Ｌ”）に遷移させる。その後、半導体記憶装置１０は、読み出し電圧ＣＲでの読み出し動作によって得られた読み出し結果ＲＣＲをメモリコントローラ２０に出力する。
その後、メモリコントローラ２０は、上述したように、誤り訂正前の下位ページデータＲＬＰに論理否定演算を施したデータＲＬＰ２と、２つのデータＣＬＰ、ＲＣＲとの論理積演算を行い、消去深さを判断するためのオフビット数を算出する。
第２例では、消去動作後の書き込み動作後において、メモリコントローラ２０は、消去電圧ＶＥＲＡの初期電圧値が基準値を超えていない場合、消去電圧ＶＥＲＡの初期電圧値を更新するか否かを判断し、消去電圧ＶＥＲＡの初期電圧値が基準値を超えている場合、消去電圧ＶＥＲＡのパルス時間を更新するか否かを判断する。
なお、第２例においても、メモリコントローラ２０は、先に、消去電圧ＶＥＲＡの初期電圧値が基準値を超えているか否かを判断し、初期電圧値が基準値を超えている場合、消去電圧ＶＥＲＡのパルス時間を更新するか否かを判断したが、これに限るわけではない。初期電圧値とパルス時間とを入れ換えて、先に、消去電圧ＶＥＲＡのパルス時間が基準値を超えているか否かを判断し、パルス時間が基準値を超えている場合、消去電圧ＶＥＲＡの初期電圧値を更新するか否かを判断するようにしてもよい。
３．２ 第３実施形態の効果
第３実施形態によれば、消去動作後あるいは書き込み動作後において、初回の消去ループにおける消去電圧ＶＥＲＡの初期電圧値あるいはパルス時間の少なくとも１つを調整あるいは更新することにより、消去動作によるメモリセルに対する消去を最適化することができる。言い換えると、初回の消去ループにおける消去電圧ＶＥＲＡの初期電圧値あるいはパルス時間の少なくとも１つを調整あるいは更新することにより、消去動作によってメモリセルが消去不足状態あるいは過消去状態に遷移するのを回避することができる。
消去動作によるメモリセルの過消去状態への遷移を回避することで、消去動作によってメモリセルに生じるダメージを低減できる。さらに、消去動作によるメモリセルの消去不足状態への遷移を回避することで、例えばステートＡの読み出しを含むページリードにおけるリードエラーを低減できる。その他の構成及び効果は第１実施形態と同様である。
４．第４実施形態
以下に、第４実施形態のメモリシステム１における消去動作について説明する。第４実施形態のメモリシステム１が備える構成は、第１実施形態の構成と同様である。第４実施形態では、主に第１実施形態と異なる点について説明する。
４．１ 第４実施形態の消去動作
第４実施形態の消去動作では、半導体記憶装置１０内で消去動作後のメモリセルの消去深さを判断し、判断結果をメモリコントローラ２０に通知する第１例と、読み出し動作における複数の判定レベルで得られた消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間を調整する第２例について説明する。
４．１．１ 消去動作の第１例
第１例では、消去動作後において、消去対象ブロック内の測定対象のワード線ＷＬ及びストリングユニットＳＵに含まれるメモリセルの消去深さを半導体記憶装置１０内で判断し、判断結果をメモリコントローラ２０に通知する。メモリコントローラ２０は、受け取った判断結果に従って、消去電圧ＶＥＲＡのパルス時間を更新する。
以下に、第４実施形態の消去動作の第１例におけるメモリコントローラ２０と半導体記憶装置１０間のコマンド、アドレス、及びデータの入出力について説明する。
図３７は、第４実施形態の消去動作の第１例におけるコマンドシーケンスを示す図である。以下に説明するメモリコントローラ２０から半導体記憶装置１０へのコマンド及びアドレスの出力、及びメモリコントローラ２０と半導体記憶装置１０間のデータの入出力は、Ｉ／Ｏ信号ＤＱ０～ＤＱ７を用いて行われる。なおここでは、オフビット数を取得するための判定レベルとして、通常の消去ベリファイ処理で用意された判定レベルを用いる。図３７に示されるコマンドシーケンスは、コマンド、アドレス、データ入出力サイクルからなる。コマンドは六角形で表現し、アドレスは角丸四角形（または、長円形）で表現し、データ入出力サイクルは四角形で表現する。
図３７に示すように、コマンドシーケンスは、「消去電圧ＶＥＲＡのパルス時間を設定」に対応するフェーズＰ１、「消去動作を命令」に対応するフェーズＰ２１、及び「消去深さ（判断結果）を出力」に対応するフェーズＰ２２を有する。
フェーズＰ２１が含むコマンド“Ｙ０ｈ”は、消去動作からオフビット数のカウントまでの動作を半導体記憶装置１０に命ずるコマンドである。コマンド“Ｙ０ｈ”は、判定レベルＡＲ２を設定（ステップＳ１１）」に対応するフェーズＰ３、「下位ページリードを命令（ステップＳ２２）」に対応するフェーズＰ４もしくはＰ４Ａ、及び「ワンレベルリードを命令（ステップＳ２５）」に対応するフェーズＰ６を含む。さらに本実施例では、これまでメモリコントローラ２０が処理していたオフビット数のカウントを半導体記憶装置１０で実施する処理を含む。このため、メモリコントローラ２０は、半導体記憶装置１０に、これらフェーズＰ３、Ｐ４（もしくはＰ４Ａ）、及びＰ６を指定せず、フェーズＰ２１を指定するだけで、メモリセルの消去深さを示すオフビット数を取得できる。
先ず、消去電圧ＶＥＲＡのパルス時間を設定するフェーズＰ１では、メモリコントローラ２０は、コマンド“０Ｘｈ”、アドレス“００ｈ”、及びデータ“ＰＤｒ”を半導体記憶装置１０に順に出力する。コマンド“０Ｘｈ”は、消去モードを指定するコマンドである。アドレス“００ｈ”は、消去電圧ＶＥＲＡのパルス時間を設定するアドレスである。データ“ＰＤｒ”は、消去対象ブロックＢＬＫｒに対応する消去電圧ＶＥＲＡのパルス時間を示すデータである。これにより、メモリコントローラ２０は、半導体記憶装置１０に消去モードを指定すると共に、消去電圧ＶＥＲＡのパルス時間ＰＤｒを半導体記憶装置１０のレジスタ１５Ｄ_１に設定する。
次に、消去動作を命令するフェーズＰ２１では、メモリコントローラ２０は、消去動作時のオフビット数を算出することを含めた消去コマンド“Ｙ０ｈ” 、イレーズセットアップコマンド“６０ｈ”、消去対象ブロックＢＬＫｒのアドレス“ＡＤＤ”、及びイレーズ実行コマンド“Ｄ０ｈ”を半導体記憶装置１０に順に出力する。コマンド“Ｙ０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、「判定レベルＡＲ２を設定（ステップＳ１１）」に対応するフェーズＰ３、「下位ページリードを命令（ステップＳ２２）」に対応するフェーズＰ４もしくはＰ４Ａ、及び「ワンレベルリードを命令（ステップＳ２５）」に対応するフェーズＰ６を実行する。その後、イレーズ実行コマンド“Ｄ０ｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、パルス時間ＰＤｒの消去電圧ＶＥＲＡをウェル配線ＣＰＷＥＬＬに印加して、消去対象ブロックＢＬＫｒに対する消去処理を実行する。
さらに、シーケンサ１６は、消去対象ブロックＢＬＫｒに対する消去ベリファイ処理を実行し、オフビット数を取得する。すなわち、シーケンサ１６は、消去対象ブロックＢＬＫｒ内のメモリセルに対して、消去ベリファイ処理で用いる判定レベルで読み出し動作を実行し、オフビット数を取得する。シーケンサ１６は、取得したオフビット数から、消去動作後のメモリセルの消去深さ（即ち、消去不足状態、あるいは消去適正状態、過消去状態）を判断する。
次に、メモリコントローラ２０は、半導体記憶装置１０にステータスリードコマンド“７０ｈ”を出力する。ステータスリードコマンド“７０ｈ”を受けて、半導体記憶装置１０は、ここでは例えば、消去動作にパスしたことを示すデータ“ＰＡＳＳ”をメモリコントローラ２０に出力する。
次に、フェーズＰ２２に示すように、メモリコントローラ２０は、消去深さを示すデータを出力するためのステータスリードコマンド“７Ｘｈ”を半導体記憶装置１０に出力する。ステータスリードコマンド“７Ｘｈ”を受けて、半導体記憶装置１０のシーケンサ１６は、消去深さを示すデータ“ＤＯ５”をメモリコントローラ２０に出力する。
その後、メモリコントローラ２０は、消去深さを示すデータ“ＤＯ５”を、予め設定された閾値と比較し、比較結果に応じて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新する。例えば、消去深さを示すデータ“ＤＯ５”が過消去状態である場合、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを所定時間だけ短くする。また、消去深さを示すデータ“ＤＯ５”が消去適正状態である場合、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新せず、そのまま維持する。消去深さを示すデータ“ＤＯ５”が消去不足状態である場合、メモリコントローラ２０は、消去電圧ＶＥＲＡのパルス時間ＰＤｒを所定時間だけ長くする。
第１例では、消去動作後に、消去対象ブロックＢＬＫｒ内のメモリセルに対する読み出し動作で取得したオフビット数に基づいて、半導体記憶装置１０内のシーケンサ１６がメモリセルの消去深さを判断し、消去深さを示すデータをメモリコントローラ２０に通知する。メモリコントローラ２０は、消去深さを示すデータに基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新する、あるいは更新せずに維持する。
なお、第１例においては、メモリコントローラ２０は、消去深さを示すデータに基づいて、消去電圧ＶＥＲＡのパルス時間を更新するか否かを判断し、パルス時間を更新したが、これに換えて、消去深さを示すデータに基づいて、消去電圧ＶＥＲＡの初期電圧値を更新するか否かを判断し、初期電圧値を更新してもよい。
４．１．２ 消去動作の第２例
第２例では、消去動作後において、複数の判定レベルを用いた読み出し動作で取得した消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間を更新する例を示す。
図３８は、第４実施形態のメモリシステム１における消去動作の第２例を示すフローチャートである。この消去動作の第２例を示すフローチャートは、「消去電圧ＶＥＲＡのパルス時間を判断」（ステップＳ３Ｂ）を除いて、図８に示した第１実施形態の消去動作の第１例のフローチャートと同様である。以下に、図３８に示すステップＳ３Ｂの「消去電圧ＶＥＲＡのパルス時間を判断」の処理について説明する。
図３９は、図３８におけるステップＳ３Ｂの「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。図３９に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。図４０は、ステップＳ３Ｂの判断で用いられる判定レベルＡＲ１～ＡＲ４に対するメモリセルの閾値電圧分布を示す図である。図４１は、判定レベルＡＲ１～ＡＲ４にて取得したオフビット数と消去状態との関係を示す図である。なお、判定レベルＡＲ１～ＡＲ４の大小関係は、ＡＲ４＜ＡＲ３＜ＡＲ２＜ＡＲ１である。また、消去状態にあるメモリセルの閾値電圧分布の裾が、判定レベルＡＲ３とＡＲ２間に存在する場合に、消去深さが適正であると判断されるものとする。
図３９に示すように、先ず、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値Ｆ３を設定する。ここで、読み出し電圧ＡＲからシフト値Ｆ３だけシフトさせた読み出し電圧を判定レベルＡＲ３と定義する。判定レベルＡＲ３は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値Ｆ３だけシフトさせた判定レベルＡＲ３（図４０参照）を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ５１）。
次に、メモリコントローラ２０は、半導体記憶装置１０に“ワンレベルリード”を命令する（ステップＳ５２）。“ワンレベルリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ３で読み出し動作を実行する。この読み出し動作では、閾値電圧が判定レベルＡＲ３より高いメモリセルは、オン状態とならず、オフ状態のままである。シーケンサ１６は、判定レベルＡＲ３での読み出し結果ＲＡ３Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ３Ｒから、オン状態とならずにオフ状態のままのメモリセルの数（以下、第１オフビット数と記す）をカウントする。メモリコントローラ２０は、第１オフビット数をメモリ２２内のバッファ２２Ａに記憶する。
次に、メモリコントローラ２０は、判定レベルＡＲ３での読み出し結果に基づいて、消去動作後のメモリセルの消去深さを判断する。すなわち、判定レベルＡＲ３での読み出し動作によって取得した第１オフビット数に基づいて、消去動作後のメモリセルの消去深さを判断する。具体的には、メモリコントローラ２０は、第１オフビット数が基準値Ｙ３を超えているか否かを判断する（ステップＳ５３）。
ステップＳ５３において、第１オフビット数が基準値Ｙ３を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値Ｆ２を設定する。ここで、読み出し電圧ＡＲからシフト値Ｆ２だけシフトさせた読み出し電圧を判定レベルＡＲ２と定義する。判定レベルＡＲ２は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値Ｆ２だけシフトさせた判定レベルＡＲ２（図４０参照）を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ５４）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ａ”の“ワンレベルリード”を命令する（ステップＳ５５）。ステート“Ａ”の“ワンレベルリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ２で読み出し動作を実行する。この読み出し動作では、閾値電圧が判定レベルＡＲ２より高いメモリセルは、オン状態とならず、オフ状態のままである。シーケンサ１６は、判定レベルＡＲ２での読み出し結果ＲＡ２Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ２Ｒから、オン状態とならずにオフ状態のままのメモリセルの数（以下、第２オフビット数と記す）をカウントする。メモリコントローラ２０は、第２オフビット数をメモリ２２内のバッファ２２Ａに記憶する。
次に、メモリコントローラ２０は、判定レベルＡＲ２での読み出し結果に基づいて、メモリセルの消去深さを判断する。すなわち、判定レベルＡＲ２での読み出し動作によって取得した第２オフビット数に基づいて、メモリセルの消去深さを判断する。具体的には、メモリコントローラ２０は、第２オフビット数が基準値Ｙ２を超えているか否かを判断する（ステップＳ５６）。
ステップＳ５６において、第２オフビット数が基準値Ｙ２を超えていない場合（Ｎｏ）、メモリコントローラ２０は、メモリセルの消去深さが消去適正状態であると判断し、パルス時間の判断処理を終了する。
一方、ステップＳ５６において、第２オフビット数が基準値Ｙ２を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値Ｆ１を設定する。ここで、読み出し電圧ＡＲからシフト値Ｆ１だけシフトさせた読み出し電圧を判定レベルＡＲ１と定義する。判定レベルＡＲ１は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値Ｆ１だけシフトさせた判定レベルＡＲ１（図４０参照）を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ５７）。
次に、メモリコントローラ２０は、半導体記憶装置１０に“ワンレベルリード”を命令する（ステップＳ５８）。“ワンレベルリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ１で読み出し動作を実行する。この読み出し動作では、閾値電圧が判定レベルＡＲ１より高いメモリセルは、オン状態とならず、オフ状態のままである。シーケンサ１６は、判定レベルＡＲ１での読み出し結果ＲＡ１Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ１Ｒから、オン状態とならずにオフ状態のままのメモリセルの数（以下、第３オフビット数と記す）をカウントする。メモリコントローラ２０は、第３オフビット数をメモリ２２内のバッファ２２Ａに記憶する。
次に、メモリコントローラ２０は、判定レベルＡＲ１での読み出し結果に基づいて、メモリセルの消去深さを判断する。すなわち、判定レベルＡＲ１での読み出し動作によって取得した第３オフビット数に基づいて、メモリセルの消去深さを判断する。具体的には、メモリコントローラ２０は、第３オフビット数が基準値Ｙ１を超えているか否かを判断する（ステップＳ５９）。
ステップＳ５９において、第３オフビット数が基準値Ｙ１を超えていない場合（Ｎｏ）、メモリコントローラ２０は、メモリセルの消去深さが、やや消去不足状態であると判断し、消去電圧ＶＥＲＡのパルス時間ＰＤｒを１ステップ長くする（ステップＳ６０）。その後、パルス時間の判断処理を終了する。
一方、ステップＳ５９において、第３オフビット数が基準値Ｙ１を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、メモリセルの消去深さが、消去不足状態であると判断し、消去電圧ＶＥＲＡのパルス時間ＰＤｒを２ステップ長くする（ステップＳ６１）。その後、パルス時間の判断処理を終了する。
また、ステップＳ５３において、第１オフビット数が基準値Ｙ３を超えていない場合（Ｎｏ）、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値Ｆ４を設定する。ここで、読み出し電圧ＡＲからシフト値Ｆ４だけシフトさせた読み出し電圧を判定レベルＡＲ４と定義する。判定レベルＡＲ４は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値Ｆ４だけシフトさせた判定レベルＡＲ４（図４０参照）を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ６２）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ａ”の“ワンレベルリード”を命令する（ステップＳ６３）。ステート“Ａ”の“ワンレベルリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ４で読み出し動作を実行する。この読み出し動作では、閾値電圧が判定レベルＡＲ４より高いメモリセルは、オン状態とならず、オフ状態のままである。シーケンサ１６は、判定レベルＡＲ４での読み出し結果ＲＡ４Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ４Ｒから、オン状態とならずにオフ状態のままのメモリセルの数（以下、第４オフビット数と記す）をカウントする。メモリコントローラ２０は、第４オフビット数をメモリ２２内のバッファ２２Ａに記憶する。
次に、メモリコントローラ２０は、判定レベルＡＲ４での読み出し結果に基づいて、メモリセルの消去深さを判断する。すなわち、判定レベルＡＲ４での読み出し動作によって取得した第４オフビット数に基づいて、メモリセルの消去深さを判断する。具体的には、メモリコントローラ２０は、第４オフビット数が基準値Ｙ４を超えているか否かを判断する（ステップＳ６４）。
ステップＳ６４において、第４オフビット数が基準値Ｙ４を超えている場合（Ｙｅｓ）、メモリコントローラ２０は、メモリセルの消去深さが、やや過消去状態であると判断し、消去電圧ＶＥＲＡのパルス時間ＰＤｒを１ステップ短くする（ステップＳ６５）。その後、パルス時間の判断処理を終了する。
一方、ステップＳ６４において、第４オフビット数が基準値Ｙ４を超えていない場合（Ｎｏ）、メモリコントローラ２０は、メモリセルの消去深さが、過消去状態であると判断し、消去電圧ＶＥＲＡのパルス時間ＰＤｒを２ステップ短くする（ステップＳ６６）。その後、パルス時間の判断処理を終了する。
第２例では、メモリコントローラ２０は、消去動作後に、消去対象ブロック内の測定対象のメモリセルに対する複数の判定レベルを用いた読み出し動作で取得したオフビット数に基づいて、メモリセルに対する消去が、過消去状態、あるいはやや過消去状態、消去適正状態、やや消去不足状態、消去不足状態のいずれの状態であるかを判断する。メモリコントローラ２０は、これらの判断結果に基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを４段階のステップで更新する、あるいは更新せずに維持する。
なお、第２例においては、メモリコントローラ２０は、消去深さの判断結果に基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新するか否かを判断し、パルス時間ＰＤｒを更新したが、これに換えて、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを更新するか否かを判断し、初期電圧値ＰＡｒを更新してもよい。
４．１．３ 消去動作の第３例
第３例は第２例の他の態様である。この第３例では、消去動作後において、複数の判定レベルを用いた読み出し動作で取得した消去結果に基づいて、消去電圧ＶＥＲＡのパルス時間を更新する他の例を示す。
消去動作の第３例を示すフローチャートは、「消去電圧ＶＥＲＡのパルス時間を判断」（ステップＳ３Ｂ）を除いて、図３８に示した第２例のフローチャートと同様である。
以下に、図４２を用いて、第２例と異なる「消去電圧ＶＥＲＡのパルス時間を判断」の処理について説明する。図４２は、消去動作の第３例の「消去電圧ＶＥＲＡのパルス時間を判断」の処理を示すフローチャートである。図４２に示す処理は、メモリコントローラ２０（あるいは、ＣＰＵ２１）により命令され、制御される。
図４２に示すように、先ず、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値Ｆ３を設定する。ここで、読み出し電圧ＡＲからシフト値Ｆ３だけシフトさせた読み出し電圧を判定レベルＡＲ３と定義する。判定レベルＡＲ３は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値Ｆ３だけシフトさせた判定レベルＡＲ３を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ７１）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ａ”の“ワンレベルリード”を命令する（ステップＳ７２）。ステート“Ａ”の“ワンレベルリード”の命令を受けて、半導体記憶装置１０のシーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ３で読み出し動作を実行する。シーケンサ１６は、判定レベルＡＲ３での読み出し結果ＲＡ３Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ３Ｒから、オフ状態のメモリセルの数（第１オフビット数）をカウントする。
次に、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値Ｆ４を設定する。ここで、読み出し電圧ＡＲからシフト値Ｆ４だけシフトさせた読み出し電圧を判定レベルＡＲ４と定義する。判定レベルＡＲ４は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値Ｆ４だけシフトさせた判定レベルＡＲ４を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ７３）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ａ”の“ワンレベルリード”を命令する（ステップＳ７４）。ステート“Ａ”の“ワンレベルリード”の命令を受けて、シーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ４で読み出し動作を実行する。シーケンサ１６は、判定レベルＡＲ４での読み出し結果ＲＡ４Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ４Ｒから、オフ状態のメモリセルの数（第２オフビット数）をカウントする。
次に、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値Ｆ２を設定する。ここで、読み出し電圧ＡＲからシフト値Ｆ２だけシフトさせた読み出し電圧を判定レベルＡＲ２と定義する。判定レベルＡＲ２は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値Ｆ２だけシフトさせた判定レベルＡＲ２を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ７５）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ａ”の“ワンレベルリード”を命令する（ステップＳ７６）。ステート“Ａ”の“ワンレベルリード”の命令を受けて、シーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ２で読み出し動作を実行する。シーケンサ１６は、判定レベルＡＲ２での読み出し結果ＲＡ２Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ２Ｒから、オフ状態のメモリセルの数（第３オフビット数）をカウントする。
次に、メモリコントローラ２０は、読み出し電圧を、ステート“Ａ”の読み出し電圧ＡＲに設定し、さらに読み出し電圧ＡＲからシフトさせるシフト値Ｆ１を設定する。ここで、読み出し電圧ＡＲからシフト値Ｆ１だけシフトさせた読み出し電圧を判定レベルＡＲ１と定義する。判定レベルＡＲ１は、消去動作後におけるメモリセルの消去深さを判断する電圧レベルである。メモリコントローラ２０は、読み出し電圧ＡＲからシフト値Ｆ１だけシフトさせた判定レベルＡＲ１を、半導体記憶装置１０に設定する。さらに、メモリコントローラ２０は、半導体記憶装置１０に、消去対象ブロックＢＬＫｒ内の測定対象のワード線ＷＬ及びストリングユニットＳＵを指定する（ステップＳ７７）。
次に、メモリコントローラ２０は、半導体記憶装置１０にステート“Ａ”の“ワンレベルリード”を命令する（ステップＳ７８）。ステート“Ａ”の“ワンレベルリード”の命令を受けて、シーケンサ１６は、測定対象のメモリセルに対して、設定された判定レベルＡＲ１で読み出し動作を実行する。シーケンサ１６は、判定レベルＡＲ１での読み出し結果ＲＡ１Ｒを半導体記憶装置１０からメモリコントローラ２０に出力する。メモリコントローラ２０は、読み出し結果ＲＡ１Ｒから、オフ状態のメモリセルの数（第４オフビット数）をカウントする。
次に、メモリコントローラ２０は、読み出し電圧ＡＲ１～ＡＲ４での読み出し動作で得られた第１～第４オフビット数が基準値を超えているか否かによって、メモリセルの消去深さを判断する。さらに、メモリコントローラ２０は、消去深さの判断結果に基づいて、パルス時間ＰＤｒを更新する（ステップＳ７９）。以上により、パルス時間の判断処理を終了する。
第３例では、第２例と同様に、メモリコントローラ２０は、複数の判定レベルを用いた読み出し動作で取得したオフビット数に基づいて、メモリセルに対する消去が、過消去状態、あるいはやや過消去状態、消去適正状態、やや消去不足状態、消去不足状態のいずれの状態であるかを判断する。さらに、メモリコントローラ２０は、これらの判断結果に基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新する、あるいは更新せずに維持する。
なお、第３例においては、メモリコントローラ２０は、消去深さの判断結果に基づいて、消去電圧ＶＥＲＡのパルス時間ＰＤｒを更新するか否かを判断し、パルス時間ＰＤｒを更新したが、これに換えて、消去電圧ＶＥＲＡの初期電圧値ＰＡｒを更新するか否かを判断し、初期電圧値ＰＡｒを更新してもよい。
４．２ 第４実施形態の効果
第４実施形態によれば、消去動作後において、消去電圧ＶＥＲＡのパルス時間を調整あるいは更新することにより、消去動作によるメモリセルに対する消去を最適化することができる。言い換えると、消去電圧ＶＥＲＡのパルス時間を調整あるいは更新することにより、消去動作によってメモリセルが消去不足状態あるいは過消去状態に遷移するのを回避することができる。
消去動作によるメモリセルの過消去状態への遷移を回避することで、消去動作によってメモリセルに生じるダメージを低減できる。さらに、消去動作によるメモリセルの消去不足状態への遷移を回避することで、例えばステートＡの読み出しを含むページリードにおけるリードエラーを低減できる。その他の構成及び効果は第１実施形態と同様である。
５．その他変形例等
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体記憶装置全般に適用でき、更には半導体記憶装置以外の種々の記憶装置に適用できる。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…ホスト装置、１０…半導体記憶装置、１０_０～１０_ｎ…メモリチップ、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディ／ビジー回路、１５…レジスタ群、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１５Ｄ…レジスタ、１６…シーケンサ、１７…電圧生成回路、１８…ドライバ、１９…ロウデコーダモジュール、２０…メモリコントローラ、２１…ＣＰＵ、２２…メモリ、２２Ａ…バッファ、２２Ｂ_１…パルス時間管理テーブル、２２Ｂ_２…電圧値管理テーブル、２２Ｂ_３…パルス時間及び電圧値管理テーブル、２３…ホストインターフェース、２４…ＥＣＣ回路、２５…ＮＡＮＤインターフェース、２６…ＲＡＭインターフェース、３０…バッファメモリ、３１…カラムデコーダ、３２…センスアンプモジュール、ＢＬ０～ＢＬｉ…ビット線、ＢＬＫ０～ＢＬＫｍ…ブロック、ＭＴ０～ＭＴ７…メモリセルトランジスタ、ＰＤ０～ＰＤｍ…パルス時間、ＰＡ０～ＰＡｍ…初期電圧値、ＳＧＤ０～ＳＧＤ３…セレクトゲート線、ＳＴ１…セレクトトランジスタ、ＳＴ２…セレクトトランジスタ、ＳＵ０～ＳＵ３…ストリングユニット、ＷＬ０～ＷＬ７…ワード線。

Claims (18)

  1. データを記憶可能なメモリセルを含む半導体記憶装置と、
    前記メモリセルに対する消去動作で用いるパラメータと、前記消去動作を命ずるコマンドを出力するコントローラと、
    を具備し、
    前記コントローラは、前記半導体記憶装置に、前記パラメータを出力した後、前記コマンドを出力するメモリシステム。
  2. 前記パラメータは、前記消去動作の実行時に、前記メモリセルに印加される消去電圧のパルス時間あるいは電圧値の少なくとも１つを含む請求項１に記載のメモリシステム。
  3. 前記半導体記憶装置は、前記メモリセルを含む複数の第１メモリセルを有するブロックを備え、
    前記コントローラは、前記ブロックに対して前記消去動作を実行する請求項１に記載のメモリシステム。
  4. 前記コントローラは、前記ブロックに対して第１電圧を用いた読み出し動作を行い、
    前記読み出し動作において、前記ブロック内の前記複数の第１メモリセルのうちのオフ状態のメモリセル数を取得し、
    前記コントローラは、前記メモリセル数が第１値以上であるとき、前記パラメータを更新し、前記メモリセル数が前記第１値より少ないとき、前記パラメータを更新しない請求項３に記載のメモリシステム。
  5. 前記半導体記憶装置は、前記消去動作による前記メモリセルの消去結果を前記コントローラに出力し、
    前記コントローラは、前記パラメータを記憶する第１メモリを備え、
    前記コントローラは、前記メモリセルの前記消去結果に基づいて、前記第１メモリに記憶された前記パラメータを更新する請求項１に記載のメモリシステム。
  6. 前記コントローラは第１メモリを備え、
    前記第１メモリは、前記メモリセルと、前記メモリセルに対応する前記パラメータとを含むテーブルを記憶する請求項１に記載のメモリシステム。
  7. 前記消去動作は、前記メモリセルに対して消去電圧を印加する消去処理と、前記消去処理の後に、前記メモリセルへの前記消去処理がパスかあるいはフェイルかを検証する消去ベリファイ処理とを含む消去ループを有し、
    前記コントローラは、前記メモリセルへの前記消去処理がフェイルであるとき、前記消去ループを繰り返し、前記メモリセルへの前記消去処理がパスであるとき、前記消去動作を終了する請求項１に記載のメモリシステム。
  8. 前記コントローラが出力する前記パラメータは、前記消去動作における初回の前記消去ループで用いられる請求項７に記載のメモリシステム。
  9. 前記メモリセルに対する前記消去動作は複数回実行され、前記消去動作が実行される毎に、前記コントローラは、前記消去動作による前記メモリセルの消去結果に基づいて、前記パラメータを更新する請求項７に記載のメモリシステム。
  10. 前記メモリセルに対する前記消去動作は複数回実行され、前記消去動作が所定回数実行される毎に、前記コントローラは、前記消去動作による前記メモリセルの消去結果に基づいて、前記パラメータを更新する請求項７に記載のメモリシステム。
  11. 前記消去動作が実行された後、前記メモリセルに対する書き込み動作が実行され、前記書き込み動作後に、前記コントローラは、前記消去動作による前記メモリセルの消去結果に基づいて、前記パラメータを更新する請求項７に記載のメモリシステム。
  12. 前記ブロック内の前記複数の第１メモリセルに接続された第１ワード線を備え、
    前記コントローラは、前記第１ワード線に接続された前記複数の第１メモリセルに対して、第１電圧を用いた読み出し動作を行い、
    前記読み出し動作において、前記第１ワード線に接続された前記複数の第１メモリセルのうちのオフ状態のメモリセル数を取得し、
    前記メモリセル数が第１値以上であるとき、前記パラメータを更新し、前記メモリセル数が第１値より少ないとき、前記パラメータを更新しない請求項３に記載のメモリシステム。
  13. 前記ブロック内の前記複数の第１メモリセルに接続された複数の第２ワード線を備え、
    前記コントローラは、前記複数の第２ワード線に接続された前記複数の第１メモリセルに対して、第１電圧を用いた読み出し動作を行い、
    前記読み出し動作において、前記複数の第２ワード線における１つのワード線毎に、前記複数の第１メモリセルのうちのオフ状態のメモリセル数を取得し、
    前記複数の第２ワード線における１つのワード線に対する前記メモリセル数の平均値が第１値以上であるとき、前記パラメータを更新し、前記メモリセル数の前記平均値が前記第１値より少ないとき、前記パラメータを更新しない請求項３に記載のメモリシステム。
  14. 前記ブロック内の前記複数の第１メモリセルに接続された複数の第２ワード線を備え、
    前記コントローラは、前記複数の第２ワード線に接続された前記複数の第１メモリセルに対して、第１電圧を用いた読み出し動作を行い、
    前記読み出し動作において、前記複数の第２ワード線における１つのワード線毎に、前記複数の第１メモリセルのうちのオフ状態のメモリセル数を取得し、
    前記複数の第２ワード線における１つのワード線毎の前記メモリセル数の最大値が第１値以上であるとき、前記パラメータを更新し、前記メモリセル数の前記最大値が前記第１値より少ないとき、前記パラメータを更新しない請求項３に記載のメモリシステム。
  15. 前記コントローラは、前記ブロックに対して、第１電圧を用いた第１読み出し動作と、第２電圧を用いた第２読み出し動作と、第３電圧を用いた第３読み出し動作とを行い、
    前記第１読み出し動作において、前記ブロック内の前記複数の第１メモリセルのうちのオフ状態の第１メモリセル数を取得し、
    前記第２読み出し動作において、前記ブロック内の前記複数の第１メモリセルのうちのオフ状態の第２メモリセル数を取得し、
    前記第３読み出し動作において、前記ブロック内の前記複数の第１メモリセルのうちのオフ状態の第３メモリセル数を取得し、
    前記第１メモリセル数が第１値以上であるとき、前記第２メモリセル数が第２値以上であるか否かに応じて前記パラメータを更新し、
    前記第１メモリセル数が第１値より少ないとき、前記第３メモリセル数が第３値以上であるか否かに応じて前記パラメータを更新する請求項３に記載のメモリシステム。
  16. 前記半導体記憶装置は、前記メモリセルを含む複数の第１メモリセルを備え、
    前記複数の第１メモリセルは、半導体基板の上方に三次元に積層されている請求項１に記載のメモリシステム。
  17. 前記メモリセルに対する書き込み動作の回数あるいは消去動作の回数のいずれかの回数に応じて前記第１値が変更される請求項４に記載のメモリシステム。
  18. データを記憶可能なメモリセルと、
    前記メモリセルに対して消去動作を行う制御回路と、
    を具備し、
    前記制御回路は、前記消去動作で用いるパラメータを受け取り、その後、前記消去動作を命ずるコマンドを受け取って、前記消去動作を開始する半導体記憶装置。
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