KR102007007B1 - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 선택된 비트라인들에 프로그램 허용전압을 인가하고, 비선택된 비트라인들에 프로그램 금지전압을 인가하고, 선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계; 및 상기 선택된 메모리 셀들의 프로그램 동작이 모두 완료되었는지를 검증하는 단계를 포함하며, 상기 검증 결과 프로그램이 완료되지 않은 메모리 셀들이 있으면, 상기 프로그램 전압 및 상기 프로그램 금지전압을 단계적으로 상승시키는 단계; 및 상기 프로그램하는 단계, 상기 검증하는 단계 및 상기 프로그램 금지전압을 단계적으로 상승시키는 단계는 상기 선택된 메모리 셀들의 프로그램이 모두 완료될 때까지 반복되는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명의 실시예는 반도체 장치 및 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 프로그램 방법에 관한 것이다.
반도체 장치의 동작은 크게 프로그램 동작, 소거 동작, 독출 동작으로 구분된다. 이 중에서 프로그램 동작은 메모리 셀들의 문턱전압을 원하는 레벨까지 상승시키는 동작을 의미하는데, 메모리 셀들이 어떻게 프로그램되었는지에 따라 소거 동작과 독출 동작이 영향을 받을 수 있다. 특히, 소거 동작보다 독출 동작이 프로그램 동작의 영향을 더 받을 수 있다. 도면을 참조하여 낸드 플래시 메모리 소자(NAND flash memory device)의 프로그램 동작을 예를 들어 구체적으로 설명하면 다음과 같다.
도 1은 종래 기술에 따른 메모리 셀들의 문턱전압을 설명하기 위한 그래프이다.
도 1을 참조하면, 프로그램 동작은 선택된 워드라인에 프로그램 전압을 인가하여 수행된다. 하나의 워드라인에는 다수의 메모리 셀들이 연결되어 있기 때문에, 프로그램할 셀들과 프로그램하지 않을 셀들이 구분되어야 한다. 이를 위해, 프로그램 동작 시 선택된 메모리 셀들에 연결된 비트라인들에는 프로그램 허용전압이 인가되고, 비선택된 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V 레벨의 전압이 될 수 있고, 프로그램 금지전압은 양의 전압(예컨대, 전원전압)이 될 수 있다. 한편, 메모리 셀들 각각은 전기적 특성 차이로 인해 프로그램 동작 속도가 서로 다를 수 있는데, 동작속도가 다른 셀들에 비해 상대적으로 빠른 셀을 페스트 셀(fast cell)이라 하고, 동작 속도가 상대적으로 느린 셀을 슬로우 셀(slow cell)이라 한다. 선택된 워드라인에는 페스트 셀들과 슬로우 셀들이 연결되어 있을 수 있는데, 동일한 프로그램 전압을 인가받더라도 페스트 셀들은 슬로우 셀들보다 먼저 프로그램이 완료될 수 있다. 따라서, 슬로우 셀들이 모두 프로그램 완료될 때까지 프로그램이 이미 완료된 페스트 셀들도 프로그램 전압을 계속 인가받기 때문에, 프로그램이 완료된 페스트 셀들에 연결된 비트라인들에는 전원전압 레벨의 프로그램 금지전압이 인가된다. 하지만, 프로그램 디스터브(disturb), 백 패턴 디펜던스(back pattern dependance; BPD) 및 인접 셀들의 동작에 의한 간섭 등의 이유로 인해, 도 1의 도면부호 "RT"와 같이 페스트 셀들의 문턱전압이 더 상승할 수 있다. 이처럼, 문턱전압 분포에서 우측 분포가 넓어지는 것을 라잇테일(right tail)이라고 부르기도 한다. 특히, 하나의 메모리 셀을 다양한 레벨로 프로그램할 수 있는 멀티 레벨 셀(multi level cell; MLC)의 경우, 페스트 셀들의 문턱전압이 상승하면 서로 다른 문턱전압 분포 사이의 마진이 감소된다. 따라서, 후속 독출동작시 다른 데이터가 독출될 수 있으므로, 독출 동작의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 메모리 셀들의 문턱전압 분포가 넓어지는 것을 방지할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 선택된 비트라인들에 프로그램 허용전압을 인가하고, 비선택된 비트라인들에 프로그램 금지전압을 인가하고, 선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계; 및 상기 선택된 메모리 셀들의 프로그램 동작이 모두 완료되었는지를 검증하는 단계를 포함하며, 상기 검증 결과 프로그램이 완료되지 않은 메모리 셀들이 있으면, 상기 프로그램 전압 및 상기 프로그램 금지전압을 단계적으로 상승시키는 단계; 및 상기 프로그램하는 단계, 상기 검증하는 단계 및 상기 프로그램 금지전압을 단계적으로 상승시키는 단계는 상기 선택된 메모리 셀들의 프로그램이 모두 완료될 때까지 반복된다.
본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법은, 선택된 페이지의 하위비트 프로그램을 수행하는 단계; 상기 하위비트 프로그램이 완료되면, 상기 선택된 페이지의 상위비트 프로그램을 수행하여 선택된 메모리 셀들을 제1 프로그램 상태, 상기 제1 프로그램 상태보다 높은 제2 프로그램 상태, 또는 상기 제2 프로그램 상태보다 높은 제2 프로그램 상태로 프로그램하는 단계를 포함하며, 상기 제1 내지 제3 프로그램 상태로 프로그램하는 동작 중, 간섭 및 프로그램 디스터브 스트레스를 많이 받는 프로그램 동작은 비선택된 비트라인들에 인가하는 프로그램 금지전압을 단계적으로 상승시키면서 수행된다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 동작 방법은, 프로그램 전압 및 프로그램 금지전압을 설정하는 단계; 선택된 워드라인에 상기 프로그램 전압을 인가하고, 비선택된 비트라인들에 상기 프로그램 금지전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계; 상기 메모리 셀들 중 프로그램이 완료된 셀들이 있는지 검증하는 단계; 상기 검증 결과, 프로그램이 완료된 셀들이 적어도 하나 이상 검출되면, 상기 프로그램이 완료된 셀들의 개수와 설정된 개수를 비교하는 단계; 상기 비교 결과, 상기 프로그램이 완료된 셀들의 개수가 상기 설정된 개수보다 적으면 상기 프로그램 금지전압을 제1 레벨만큼 상승시키면서 프로그램이 완료되지 않은 셀들을 프로그램하는 단계; 상기 비교 결과, 상기 프로그램이 완료된 셀들의 개수가 상기 설정된 개수와 같거나 상기 설정된 개수보다 크면, 상기 워드라인에 연결된 선택된 셀들이 모두 프로그램 완료되었는지를 판단하는 단계; 및 상기 판단 결과, 상기 워드라인에 연결된 선택된 셀들 중 프로그램이 완료되지 않은 셀들이 있으면, 상기 프로그램 금지전압을 제2 레벨만큼 상승시키면서 프로그램이 완료되지 않은 셀들을 프로그램하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 워드라인들 및 비트라인들이 연결된 메모리 셀 어레이; 상기 메모리 셀 어레이에 포함된 메모리 셀들을 프로그램하기 위한 동작 전압들을 출력하도록 구성된 전압 생성 회로; 및 프로그램 동작 시, 선택된 워드라인에는 프로그램 전압을 인가하고, 비선택된 비트라인에는 프로그램 금지전압을 인가하고, 선택된 비트라인에는 프로그램 허용전압을 인가하되, 선택된 페이지의 프로그램이 완료되지 않았으면 상기 프로그램 전압 및 상기 프로그램 금지전압을 단계적으로 상승시키면서 해당 페이지의 프로그램 동작을 수행하기 위해 상기 전압 생성 회로를 제어하도록 구성된 제어회로를 포함한다.
본 기술은 프로그램 동작 시 비선택된 비트라인들에 인가하는 프로그램 금지전압을 단계적으로 상승시킴으로써, 간섭 및 프로그램 디스터브 스트레스를 감소시킬 수 있고, 이로 인해 프로그램 상태인 메모리 셀들의 문턱전압 분포가 넓어지는 것을 방지할 수 있다. 따라서, 추후 실시하는 독출 동작의 신뢰도를 개선할 수 있다.
도 1은 종래 기술에 따른 메모리 셀들의 문턱전압을 설명하기 위한 그래프이다.
도 2는 본 발명에 따른 반도체 장치를 설명하기 위한 블록도이다
도 3은 도 2의 메모리 셀 어레이를 구체적으로 설명하기 위한 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 제2 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 제3 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 제4 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 반도체 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작을 수행하도록 구성된 다수의 회로들(120, 130, 140, 150 및 160)을 포함한다.
NAND 플래시 메모리 장치의 경우, 상술한 다수의 회로들은 제어회로(120), 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150) 및 전류 센싱 회로(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블럭들(미도시)을 포함하며, 각각의 메모리 블럭은 비트라인들과 공통 소오스 라인 사이에 연결된 다수의 셀 스트링들을 포함한다. 각각의 셀 스트링은 다수의 메모리 셀들을 포함하며, 메모리 셀들의 게이트는 워드라인에 연결된다. 메모리 블럭에 대해서는 도 3에서 구체적으로 설명하도록 한다.
제어회로(120)는 프로그램 명령신호(CMD)에 응답하여 내부적으로 프로그램 동작신호(PGM)를 출력하고, 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)를 출력하고, 프로그램 검증동작 시 전류 센싱 회로(160)에서 출력되는 체크 신호(CS)에 따라 프로그램 동작의 재실시 여부를 결정하고 이에 따라 다음 동작과 관련된 각종 신호들을 출력한다. 여기서, 페이지는 동일 워드라인에 연결된 메모리 셀들의 그룹을 의미한다. 제어회로(120)는 프로그램 동작 시 선택된 워드라인에는 프로그램 전압을 인가하고, 비선택된 비트라인에는 프로그램 금지전압을 인가하고, 선택된 비트라인에는 프로그램 허용전압을 인가한다. 특히, 제어회로(120)는 선택된 페이지의 프로그램이 완료되지 않았으면 프로그램 전압 및 프로그램 금지전압을 단계적으로 상승시키는 방식으로 프로그램 동작을 수행하도록 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150) 및 전류 센싱 회로(160)를 제어한다.
전압 생성 회로(130)는 제어회로(120)의 프로그램 동작신호(PGM)에 응답하여 선택된 메모리 셀들을 프로그램하기 위한 동작 전압들을 글로벌 라인들에 출력하고, 프로그램을 위한 프로그램 전압(Vpgm), 패스전압(Vpass), 드레인 전압(VDSL), 소오스 전압(VssL) 및 공통 소오스 전압(VCSL)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 블럭의 라인들(DSL, ssL, WL[n:0])로 전달한다.
페이지 버퍼 그룹(150)은 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 입력된 프로그램 데이터에 따라 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 비선택된 비트라인들에는 프로그램 허용전압을 인가한다. 예를 들면, 페이지 버퍼 그룹(150)은 다수의 페이지 버퍼들을 포함하는데, 각각의 페이지 버퍼들(PB)에 입력된 프로그램 데이터가 '0'이면 해당 비트라인들(BL)에는 프로그램 허용전압(예컨대, 0V)을 인가하고, 프로그램 데이터가 '1'이면 해당 비트라인들(BL)에 프로그램 금지전압을 인가한다. 특히, 페이지 버퍼 그룹(150)은 프로그램 동작 시, 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 프로그램 금지전압을 가변시킨다. 또한, 페이지 버퍼 그룹(150)은 프로그램 검증 동작 시, 비트라인들로부터 전류를 검출하여 전류 센싱 회로(160)에 전달한다.
전류 센싱 회로(160)는 페이지 버퍼 그룹(150)으로부터 전달받은 비트라인들의 전류에 따라 메모리 셀들이 정상적으로 프로그램되었는지 여부를 검증하여 해당 프로그램 동작의 페일(fail) 여부를 판단하고, 그 결과로 체크 신호(CS)를 출력한다. 보다 구체적으로 설명하면, 전류 센싱 회로(160)는 기준전류를 이용하여 비트라인에 흐르는 전류를 비교한다. 예를 들면, 해당 비트라인의 전류가 기준전류보다 크면 페일로 판단하고 그에 따른 체크 신호(CS)를 출력할 수 있다.
다음은, 상술한 메모리 셀 어레이(110)에 포함된 메모리 블럭에 대하여 구체적으로 설명하도록 한다.
도 3은 도 2의 메모리 셀 어레이를 구체적으로 설명하기 위한 회로도이다.
메모리 셀 어레이(도 2의 110)에는 다수의 메모리 블럭들이 포함되는데, 메모리 블럭들은 서로 유사한 구조로 이루어지므로, 도 3에서는 그 중 하나의 메모리 블럭을 도시하였다. 각각의 메모리 블럭은 다수의 셀 스트링들(ST)을 포함한다. 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 스트링(ST)은 서로 동일하게 구성된다. 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BL)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST)은 스트링들(ST) 각각에 대응하는 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 연결된다. 비트라인들(BL)은 배열 순서에 따라 이븐(even) 비트라인 및 오드(odd) 비트라인으로 부를 수 있다. 이븐 비트라인들은 짝수차 비트라인들을 의미하며, 오드 비트라인들은 홀수차 비트라인들을 의미한다. 이에 따라, 이븐 비트라인들(BL)에 연결된 스트링들을 이븐 스트링이라 부르고, 오드 비트라인들(BL)에 연결된 스트링들을 오드 스트링이라 부른다.
상술한 반도체 장치의 프로그램 동작을 설명하면 다음과 같다.
도 4는 본 발명의 제1 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 프로그램 동작은 프로그램 전압을 단계적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 실시한다. 구체적으로 설명하면, 프로그램 동작이 시작되면 선택된 비트라인(BL)에는 프로그램 허용전압을 인가하고, 비선택된 비트라인(BL)에는 프로그램 금지전압을 인가한다. 이어서, 선택된 워드라인(WL)에는 프로그램 전압을 인가하고, 비선택된 워드라인들(WL)에는 패스전압(Vpass)을 인가하고, 드레인 셀렉트 트랜지스터(DST)를 턴온(turn on)시킨다. 그러면, 선택된 메모리 셀들은 프로그램 전압(Vpgm)과 프로그램 허용전압 간의 전압 차이로 인해 프로그램되고, 비선택된 메모리 셀들은 프로그램 금지전압(VBL)에 의해 프로그램되지 않는다(S401). 이어서, 프로그램 동작이 수행된 메모리 셀들의 프로그램 완료 여부를 판단하기 위한 프로그램 검증 동작(S402)을 수행한다. 프로그램 검증 동작은 선택된 메모리 셀들의 문턱전압이 모두 목표레벨과 같거나 목표레벨보다 높아지면 해당 프로그램 동작을 완료로 판단하지만, 적어도 하나의 메모리 셀의 문턱전압이 목표레벨보다 낮으면 프로그램 완료로 판단하지 않는다.
프로그램 검증 동작 결과, 선택된 메모리 셀들 중 프로그램이 완료되지 않은 셀들이 있으면 프로그램 전압(Vpgm) 및 프로그램 금지전압(VBL)을 상승시킨 후(S403) 프로그램 동작을 재실시하고, 선택된 메모리 셀들이 모두 프로그램 완료될 때까지 S401 내지 S403 단계들을 반복한다. 프로그램 전압(Vpgm)은 프로그램 스텝전압만큼씩 단계적으로 상승시키고, 프로그램 금지전압(VBL)은 프로그램 금지 스텝전압만큼씩 단계적으로 상승시킨다. 프로그램 스텝전압 및 프로그램 금지 스텝전압은 반도체 소자에 따라 다르게 설정할 수 있다. 상술한 동작 중, 프로그램이 완료되지 않은 셀들이 있는 경우, 즉 프로그램 검증 동작에서 페일이 된 경우, 프로그램 금지전압(VBL)을 상승시켜 프로그램 동작을 재실시하는 이유는 다음과 같다.
메모리 셀들은 각 셀들의 전기적 특성 차이로 인해 상대적으로 빠르게 프로그램되거나 느리게 프로그램될 수 있다. 따라서, 빠르게 프로그램되는 셀들은 느리게 프로그램되는 셀들에 비하여 간섭의 영향을 더 받을 수 있다. 이에 따라, 즈리게 프로그램되는 셀들을 프로그램하는 동안 이미 프로그램 완료된 셀들은 간섭으로 인해 문턱전압이 더 상승할 수 있다. 이를 문턱전압 분포에서는 라잇테일(right tail)이라고 부른다. 라잇테일은 정상적인 문턱전압 분포에서 더 높게 상승한 레벨 구간에 해당되기 때문에, 해당 메모리 셀의 독출 동작시 잘못된 데이터가 독출되는 원인이 되기도 한다. 이에, 상술한 바와 같이 프로그램 전압(Vpgm)을 상승시킬 때 비선택된 비트라인들에 인가하는 프로그램 금지전압(VBL)의 레벨을 단계적으로 상승시키면, 비선택된 비트라인들의 전위가 상승하면서 프로그램 완료된 메모리 셀들의 문턱전압이 상승하는 것을 억제할 수 있다. 예를 들면, 프로그램 금지전압(VBL)은 0.1 내지 0.5V 범위 내에서 상승시킬 수 있는데, 바람직하게는 0.2V씩 상승시킨다.
이러한 프로그램 방법은 다양한 프로그램 동작에 적용할 수 있다.
예를 들면, 멀티 레벨 셀(multi level cell; MLC)의 프로그램 동작에 적용할 수 있다. 멀티 레벨 셀의 프로그램은 하위비트 프로그램(LSB)과 상위비트 프로그램(MSB)을 포함하는데, 간섭(interference) 및 프로그램 디스터브 스트레스(program disturb stress)를 많이 받는 동작에 상술한 방법을 적용할 수 있다. 예를 들면, 제1 프로그램 상태, 제1 프로그램 상태보다 높은 제2 프로그램 상태, 또는 제2 프로그램 상태보다 높은 제3 프로그램 상태로 프로그램되는 멀티 레벨 셀의 프로그램 동작을 수행하는 경우, 제1 프로그램 상태로 프로그램하기 위한 상위비트 프로그램(MSB) 동작이 제2 및 제3 프로그램 상태로 프로그램하기 위한 동작보다 프로그램 디스터브 스트레스를 더 많이 받을 수 있다. 따라서, 제1 프로그램 상태로 프로그램하는 동작은 상술한 바와 같이 프로그램 금지전압을 단계적으로 상승시키면서 수행하고, 나머지 제2 및 제3 프로그램 상태로 프로그램하는 동작은 프로그램 금지전압을 일정하게 유지시키면서 수행할 수 있다.
또는, 선택된 페이지가 상위비트 프로그램(MSB)되는 만큼 선택된 페이지에 대응되는 플래그 셀들도 동시에 프로그램되는데, 플래그 셀들의 검증동작 통과 여부에 따라 프로그램 금지전압(VBL)을 상승시키면서 프로그램 동작을 수행할 수 있다.
또는, 하위비트 프로그램(LSB) 및 상위비트 프로그램(MSB) 동작의 프로그램 루프(loop)의 횟수가 설정된 횟수에 도달할 때부터 프로그램 금지전압을 단계적으로 상승시키면서 프로그램 동작을 수행할 수도 있다.
도 4에서는 본 발명의 특징을 이해하기 쉽도록 간략히 설명하였다. 다음은 보다 구체적인 프로그램 방법을 설명하도록 한다.
도 5는 본 발명의 제2 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다. 제2 실시예는 선택된 페이지에 대한 프로그램 방법에 관한 것으로, 프로그램 동작 중 프로그램 완료된 셀들의 개수가 설정된 개수 이상인 경우에만 프로그램 금지전압을 단계적으로 상승시킨다. 구체적으로 설명하면 다음과 같다.
도 5를 참조하면, 프로그램 동작이 시작되면, 프로그램 시작전압(Vpgm)과 프로그램 금지 시작전압(VBL)을 설정한다(S501). 프로그램 시작전압(Vpgm)과 프로그램 금지 시작전압(VBL)은 모두 0V보다 높은 양전압이며, 반도체 소자에 따라 다르게 설정될 수 있다. 이어서, 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 비선택된 비트라인들에는 프로그램 금지전압(VBL)을 인가하고, 선택된 워드라인에는 프로그램 시작전압(Vpgm)을 인가하여 선택된 메모리 셀들의 문턱전압을 상승시킨다(S502). 선택된 메모리 셀들중 프로그램이 완료된 셀들이 있는지는 검증하고(S503), 프로그램이 완료된 셀들이 없으면 프로그램 시작전압(Vpgm)을 상승시킨다(S504). 이후의 'Vpgm'은 '프로그램 전압'이라 부르도록 한다. 프로그램이 완료된 셀들이 없을 때에는 프로그램 금지 시작전압(VBL)은 상승되지 않고 시작전압으로 유지된다. 검증 동작(S503)에서 프로그램이 완료된 셀이 적어도 하나 이상 검출될 때까지 프로그램 전압(Vpgm)을 단계적으로 상승시키면서 S502 내지 S504 단계들을 반복한다.
S503 단계에서, 프로그램이 완료된 셀이 하나 이상 발생하면, 프로그램이 완료된 셀의 개수가 설정된 개수(k)와 같거나 설정된 개수(k)보다 많은지를 판단한다(S505). 예를 들면, 설정된 개수(k)는 테스트 프로그램 동작을 실시하여 간섭 및 프로그램 디스터브 스트레스가 발생하기 시작할 때의 프로그램 완료된 셀들의 개수로 설정할 수 있다. 프로그램이 완료된 셀의 개수가 설정된 개수(k)보다 적으면 프로그램 전압(Vpgm)과 프로그램 금지 시작전압(VBL)은 상승된다(S506). 이후의 'VBL'은 '프로그램 금지전압'이라 부르도록 한다. 프로그램이 완료된 셀의 개수의 설정된 개수(k)보다 적을 때에는 프로그램 금지전압(VBL)은 제1 레벨씩 상승시킨다. 프로그램 전압(Vpgm)과 프로그램 금지전압(VBL)이 상승되면, 선택된 워드라인(WL)에는 상승된 프로그램 전압(Vpgm)을 인가하고, 비선택된 비트라인들(BL)에는 제1 레벨만큼 상승된 프로그램 금지전압(VBL)을 인가하고, 선택된 비트라인들(BL)에는 프로그램 허용전압을 인가하여 프로그램이 완료되지 않은 셀들을 프로그램한다. 이러한 방식으로 프로그램이 완료된 셀의 개수가 설정된 개수(k) 이상이 될 때까지 S502 내지 S506 단계들을 반복한다. 프로그램이 완료된 셀의 개수가 설정된 개수(k)와 같거나 설정된 개수(k)보다 많아지면, 선택된 워드라인(WL)에 연결된 메모리 셀들 중 선택된 셀들이 모두 프로그램 완료되었는지를 검증한다(S507).
검증 결과, 선택된 셀들 중 프로그램이 완료되지 않은 셀들이 있으면 프로그램 전압(Vpgm)과 프로그램 금지전압(VBL)을 상승시킨다. 이때, 프로그램 금지전압(VBL)은 제1 레벨보다 높은 제2 레벨씩 상승시킨다. 즉, 프로그램 완료된 셀이 하나 이상이고 설정된 개수(k)보다 적을 때에는 프로그램 금지전압(VBL)을 제1 레벨씩 상승시키면서 프로그램 동작을 수행하고, 프로그램 완료된 셀의 개수가 설정된 개수(k) 이상이 되면 프로그램 금지전압(VBL)을 제1 레벨보다 높은 제2 레벨씩 상승시키면서 프로그램 동작을 수행한다. 예를 들면, 제1 레벨이 0.2V로 설정된 경우, 제2 레벨은 0.3V로 설정할 수 있다. 이는, 프로그램이 완료된 셀들의 개수가 많아질수록 프로그램 허용전압(예를 들면, 0V)을 인가하는 비트라인들의 개수가 많아지기 때문이다. 즉, 선택된 메모리 블럭 전체에서 보면, 프로그램 허용전압이 인가되는 비트라인들의 개수가 많아질수록 비트라인들 간의 캐패시턴스로 인해 비선택된 비트라인들의 전위가 낮아질 수 있는데, 비선택된 비트라인들에 인가하는 프로그램 금지전압의 레벨을 상승시키면 비선택된 비트라인들의 전위가 낮아지는 것을 억제시킬 수 있다.
도 6은 본 발명의 제3 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다. 제3 실시예는 선택된 메모리 블럭에 포함된 다수의 페이지들을 순차적으로 프로그램하는 방법에 관한 것으로, 마지막으로 선택되는 페이지의 프로그램 동작시에만 프로그램 금지전압을 상승시키지 않고(620), 나머지 페이지들의 프로그램 동작 수행시에는 프로그램 금지전압을 단계적으로 상승시키면서 프로그램 동작을 수행한다(610). 구체적으로 설명하면 다음과 같다.
도 6을 참조하면, 프로그램 동작이 시작되면 프로그램 시작전압(Vpgm)과 프로그램 금지 시작전압(VBL)을 설정한다(S601). 'm'은 선택되는 워드라인의 순서를 의미하는 상수로, 처음에는 '1'로 설정한다. 프로그램 시작전압(Vpgm)과 프로그램 금지 시작전압(VBL)은 모두 0V보다 높은 양전압이며, 반도체 소자에 따라 다르게 설정할 수 있다. 이어서, 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 비선택된 비트라인들에는 프로그램 금지전압(VBL)을 인가하고, m번째 워드라인에는 프로그램 시작전압(Vpgm)을 인가하여 m번째 워드라인에 연결된 메모리 셀들 중 선택된 메모리 셀들의 문턱전압을 상승시킨다(S602). m번째 워드라인에 연결된 선택된 메모리 셀들의 프로그램이 모두 완료되었는지를 검증한다(S603). 검증 결과, m번째 워드라인에 연결된 선택된 메모리 셀들 중 프로그램이 완료되지 않은 셀들이 있으면, 프로그램 시작전압(Vpgm) 및 프로그램 금지 시작전압(VBL)을 상승시키고(S604), m번째 워드라인에 연결된 선택된 메모리 셀들이 모두 프로그램 완료될 때까지 S602 내지 S604 단계들을 반복한다.
S603 단계에서 m번째 워드라인에 연결된 선택된 메모리 셀들이 모두 프로그램 완료된 것으로 판단되면, 다음 선택되는 워드라인이 선택된 메모리 블럭 내에서 프로그램할 마지막 워드라인인지를 판단한다(S605). 다음 워드라인이 마지막 워드라인이 아니라면, m에 1을 더하여 다음(m+1) 워드라인을 선택하도록 하고, S601 단계와 같이 'm'을 프로그램 시작전압으로 설정하고, 'VBL'을 프로그램 금지 시작전압으로 설정한다(S606). 이러한 방식으로 마지막 워드라인을 제외한 나머지 워드라인들에 연결된 선택된 메모리 셀들의 프로그램 동작이 완료될 때까지 S602 내지 S606 단계들을 반복한다.
만약, S605 단계에서, 다음으로 프로그램할 워드라인이 마지막 워드라인이라고 판단되면, 마지막 워드라인에 연결된 선택된 메모리 셀들의 프로그램 동작(620)을 수행한다. 구체적으로 설명하면, 마지막 워드라인이 선택되면 'Vpgm'을 프로그램 시작전압으로 설정하고, 'VBL'을 프로그램 금지 시작전압으로 설정한다(S607). 마지막 워드라인(WL)에 프로그램 시작전압(Vpgm)을 인가하고, 비선택된 비트라인들(BL)에는 프로그램 금지 시작전압(VBL)을 인가하고, 선택된 비트라인들에는 프로그램 허용전압을 인가하여 선택된 메모리 셀들을 프로그램한다(S608). 이어서, 마지막 워드라인(WL)에 연결된 선택된 메모리 셀들이 모두 프로그램 완료되었는지를 검증한다(S609). 검증 결과, 마지막 워드라인(WL)에 연결된 선택된 메모리 셀들 중 프로그램이 완료되지 않은 셀들이 있으면, 프로그램 시작전압(Vpgm)을 상승시키고(S610), 프로그램이 완료되지 않은 셀들이 모두 프로그램 완료될 때까지 S608 내지 S610 단계들을 반복한다. 특히, 마지막 워드라인에 연결된 선택된 메모리 셀들을 프로그램할 때에는, 프로그램 금지 시작전압(VBL)은 상승시키지 않고 S607 단계에서 설정된 레벨을 유지시킨다. 이는, 마지막으로 선택되는 워드라인에 연결되고 프로그램 완료된 메모리 셀들은 이후에 프로그램 동작이 수행되지 않기 때문에 나머지 워드라인들에 연결된 메모리 셀들보다 간섭을 적게 받기 때문이다. 따라서, 마지막 워드라인에 연결된 선택된 메모리 셀들의 프로그램 동작 중에는, 비선택된 비트라인들에 인가하는 프로그램 금지전압을 처음에 설정된 프로그램 금지 시작전압으로 유지시킨다.
도 7은 본 발명의 제4 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다. 제4 실시예는 선택된 메모리 블럭에 포함된 다수의 페이지들을 순차적으로 프로그램하는 방법에 관한 것으로, 마지막으로 선택되는 페이지의 프로그램 동작 수행시에만 프로그램 금지전압을 낮추고(720), 나머지 페이지들의 프로그램 동작 수행시에는 프로그램 금지전압을 단계적으로 상승시키면서 프로그램 동작을 수행한다(710). 구체적으로 설명하면 다음과 같다.
도 7을 참조하면, 프로그램 동작이 시작되면 프로그램 시작전압(Vpgm)과 프로그램 금지 시작전압(VBL)을 설정한다(S701). 'm'은 선택되는 워드라인의 순서를 의미하는 상수로, 처음에는 '1'로 설정한다. 프로그램 시작전압(Vpgm)과 프로그램 금지 시작전압(VBL)은 모두 0V보다 높은 양전압이며, 반도체 소자에 따라 다르게 설정할 수 있다. 이어서, 선택된 비트라인들에는 프로그램 허용전압을 인가하고, 비선택된 비트라인들에는 프로그램 금지전압(VBL)을 인가하고, m번째 워드라인에는 프로그램 시작전압(Vpgm)을 인가하여 m번째 워드라인에 연결된 메모리 셀들 중 선택된 메모리 셀들의 문턱전압을 상승시킨다(S702). m번째 워드라인에 연결된 선택된 메모리 셀들의 프로그램이 모두 완료되었는지를 검증한다(S703). 검증 결과, m번째 워드라인에 연결된 선택된 메모리 셀들 중 프로그램이 완료되지 않은 셀들이 있으면, 프로그램 시작전압(Vpgm) 및 프로그램 금지 시작전압(VBL)을 상승시키고(S704), m번째 워드라인에 연결된 선택된 메모리 셀들이 모두 프로그램 완료될 때까지 S702 내지 S704 단계들을 반복한다.
S703 단계에서 m번째 워드라인에 연결된 선택된 메모리 셀들이 모두 프로그램 완료된 것으로 판단되면, 다음 선택되는 워드라인이 선택된 메모리 블럭 내에서 프로그램할 마지막 워드라인인지를 판단한다(S705). 다음 워드라인이 마지막 워드라인이 아니라면, m에 1을 더하여 다음(m+1) 워드라인을 선택하도록 하고, S701 단계와 같이 'm'을 프로그램 시작전압으로 설정하고, 'VBL'을 프로그램 금지 시작전압으로 설정한다(S706). 이러한 방식으로 마지막 워드라인을 제외한 나머지 워드라인들에 연결된 선택된 메모리 셀들의 프로그램 동작이 완료될 때까지 S602 내지 S606 단계들을 반복한다.
만약, S705 단계에서, 다음으로 프로그램할 워드라인이 마지막 워드라인이라고 판단되면, 마지막 워드라인에 연결된 선택된 메모리 셀들의 프로그램 동작(720)을 수행한다. 구체적으로 설명하면, 마지막 워드라인이 선택되면 'Vpgm'을 프로그램 시작전압으로 설정하고, 프로그램 금지전압(VBL)의 레벨을 낮춘다(S707). 마지막 워드라인(WL)에 프로그램 시작전압(Vpgm)을 인가하고, 비선택된 비트라인들(BL)에는 프로그램 금지 시작전압(VBL)을 인가하고, 선택된 비트라인들에는 프로그램 허용전압을 인가하여 선택된 메모리 셀들을 프로그램한다(S708). 이어서, 마지막 워드라인(WL)에 연결된 선택된 메모리 셀들이 모두 프로그램 완료되었는지를 검증한다(S709). 검증 결과, 마지막 워드라인(WL)에 연결된 선택된 메모리 셀들 중 프로그램이 완료되지 않은 셀들이 있으면, 프로그램 시작전압(Vpgm)을 상승시키고(S710), 프로그램이 완료되지 않은 셀들이 모두 프로그램 완료될 때까지 S708 내지 S710 단계들을 반복한다. 특히, 마지막 워드라인에 연결된 선택된 메모리 셀들을 프로그램할 때에는, 프로그램 금지 시작전압(VBL)은 상승시키지 않고 S707 단계에서 설정된 레벨을 유지시킨다. 이는, 마지막으로 선택되는 워드라인에 연결되고 프로그램 완료된 메모리 셀들은 이후에 프로그램 동작이 수행되지 않기 때문에 나머지 워드라인들에 연결된 메모리 셀들보다 간섭을 적게 받기 때문이다. 따라서, 마지막 워드라인에 연결된 선택된 메모리 셀들의 프로그램 동작 중에는, 비선택된 비트라인들에 인가하는 프로그램 금지전압을 처음에 설정된 프로그램 금지 시작전압으로 유지시킨다.
상술한 바와 같이, 선택된 메모리 셀 블럭의 프로그램 동작 중 비선택된 비트라인들에 인가하는 프로그램 금지전압을 단계적으로 상승시킴으로써, 다른 메모리 셀들보다 상대적으로 프로그램 속도가 빠른 메모리 셀들의 문턱전압이 상승하는 것을 방지할 수 있다. 이로 인해, 프로그램되는 메모리 셀들의 문턱전압 분포가 증가하는 것을 방지할 수 있으므로, 프로그램 동작 및 후속 실시하는 독출 동작의 신뢰도를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼 그룹 160: 전류 센싱 회로

Claims (24)

  1. 복수의 메모리 셀들에 각각 연결된 복수의 비트라인들 중 선택된 비트라인들에 프로그램 허용전압을 인가하고, 비선택된 비트라인들에 프로그램 금지전압을 인가하고, 상기 복수의 메모리 셀들에 공통으로 연결된 선택된 워드라인에 프로그램 전압을 인가하여 상기 복수의 메모리 셀들을 프로그램하는 단계; 및
    상기 복수의 메모리 셀들에 대한 프로그램 동작이 완료되었는지 검증하는 단계를 포함하고,
    상기 프로그램 하는 단계 및 상기 검증하는 단계는,
    상기 복수의 메모리 셀들에 대한 프로그램 동작이 완료될 때까지 반복되고,
    상기 프로그램 금지전압은 상기 복수의 메모리 셀들에 상위 비트 데이터가 저장되었는지를 나타내는 플래그 셀에 대한 검증 결과에 따라 상기 프로그램 하는 단계가 반복될 때마다 미리 설정된 전압 만큼 증가하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 프로그램 금지전압 및 상기 프로그램 전압은 양전압이고, 상기 프로그램 허용전압은 0V인 반도체 장치의 동작 방법.
  3. 삭제
  4. 삭제
  5. 복수의 메모리 셀들에 각각 연결된 복수의 비트라인들 중 선택된 비트라인들에 프로그램 허용전압을 인가하고, 비선택된 비트라인들에 프로그램 금지전압을 인가하고, 상기 복수의 메모리 셀들에 공통으로 연결된 선택된 워드라인에 프로그램 전압을 인가하여 상기 복수의 메모리 셀들을 프로그램 하는 단계; 및
    상기 복수의 메모리 셀들에 대한 프로그램 동작이 완료되었는지를 검증하는 단계를 포함하고,
    상기 프로그램 단계 및 상기 검증 단계는 상기 복수의 메모리 셀들에 대한 프로그램 동작이 완료될 때까지 반복되고,
    상기 프로그램 금지전압 및 상기 프로그램 전압은,
    상기 검증단계에서, 프로그램 동작이 완료된 것으로 판단된 메모리 셀들의 개수에 따라 상기 프로그램 하는 단계가 반복될 때마다 제1 레벨 또는 제2 레벨 중 어느 하나에 해당하는 만큼 증가하는 반도체 장치의 동작 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작에 사용되는 동작 전압들을 생성하는 전압 생성 회로; 및
    상기 복수의 메모리 셀들에 공통으로 연결된 선택된 워드라인에는 프로그램 전압을 인가하고, 복수의 메모리 셀들에 각각 연결된 복수의 비트라인들 중 비선택된 비트라인에는 프로그램 금지전압을 인가하고, 선택된 비트라인에는 프로그램 허용전압을 인가하는 프로그램 전압 인가동작과 상기 복수의 메모리 셀들에 대한 상기 프로그램 동작이 완료되었는지 여부를 검증하는 검증동작을 수행하도록 상기 전압 생성 회로를 제어하는 제어회로를 포함하고,
    상기 제어회로는,
    상기 복수의 메모리 셀들에 대한 상기 프로그램 동작이 완료될 때까지 상기 프로그램 전압 인가동작과 상기 검증동작을 반복 수행하고,
    상기 검증동작시에, 상기 복수의 메모리 셀들에 상위 비트 데이터가 저장되었는지를 나타내는 플래그 셀에 대한 검증 결과에 따라 상기 프로그램 금지전압을 상기 프로그램 전압 인가동작이 반복될 때마다 미리 설정된 전압 만큼 증가시키는 반도체 장치.
  13. 제 12항에 있어서,
    상기 동작 전압들을 상기 복수의 메모리 셀들에 제공하는 로우 디코더;
    상기 데이터에 따라 상기 복수의 메모리 셀들에 각각 연결된 복수의 비트라인들에 상기 프로그램 허용전압 및 상기 프로그램 금지전압을 인가하는 페이지 버퍼 그룹; 및
    상기 페이지 버퍼 그룹으로부터 제공된 상기 복수의 비트라인들을 통해 센싱된 전류에 따라 상기 복수의 메모리 셀들에 대한 프로그램 동작이 완료되었는지 여부를 판단하는 전류 센싱 회로를 더 포함하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 프로그램 금지전압 및 상기 프로그램 전압은 양전압이고, 상기 프로그램 허용전압은 0V인 반도체 장치.
  15. 제 1항에 있어서,
    상기 프로그램 금지 전압은, 상기 플래그 셀이 프로그램 상태에 해당하는 문턱전압을 가지면, 상기 프로그램 하는 단계가 반복될 때마다 상기 미리 설정된 전압만큼 증가하는 반도체 장치의 동작 방법.
  16. 제 1항에 있어서,
    상기 프로그램 금지전압은, 상기 플래그 셀이 소거 상태에 해당하는 문턱전압을 가지면, 상기 프로그램 하는 단계가 반복될 때마다 같은 전압 레벨을 갖는 반도체 장치의 동작 방법.
  17. 제 5항에 있어서,
    상기 프로그램 금지전압 및 상기 프로그램 전압은,
    상기 프로그램 동작이 완료된 것으로 판단된 메모리 셀들의 개수가 미리 설정된 개수보다 적으면 상기 프로그램 하는 단계가 반복될 때마다 제1 레벨만큼 증가하는 반도체 장치의 동작 방법.
  18. 제 5항에 있어서,
    상기 프로그램 금지전압 및 상기 프로그램 전압은,
    상기 프로그램 동작이 완료된 것으로 판단된 메모리 셀들의 개수가 미리 설정된 개수보다 크거나 같으면 상기 프로그램 하는 단계가 반복될 때마다 제2 레벨만큼 증가하는 반도체 장치의 동작 방법.
  19. 제 5항에 있어서,
    상기 제2 레벨은 상기 제1 레벨보다 높은 전압 레벨을 갖는 반도체 장치의 동작 방법.
  20. 제 5항에 있어서,
    상기 프로그램 금지전압 및 상기 프로그램 전압은 양전압이고, 상기 프로그램 허용전압은 0V인 반도체 장치의 동작 방법.
  21. 메모리 블록에 연결된 복수의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에 데이터를 저장하는 반도체 장치의 동작 방법에 있어서,
    상기 메모리 셀들에 각각 연결된 복수의 비트라인들 중 선택된 비트라인들에 프로그램 허용전압을 인가하고, 비선택된 비트라인들에 프로그램 금지전압을 인가하고, 상기 메모리 셀들에 공통으로 연결된 선택된 워드라인에 프로그램 전압을 인가하여 상기 메모리 셀들을 프로그램 하는 단계; 및
    상기 메모리 셀들에 대한 프로그램 동작이 완료되었는지 여부를 검증하는 단계;를 포함하고,
    상기 프로그램 하는 단계 및 상기 검증 하는 단계는,
    상기 메모리 셀들에 대한 프로그램 동작이 완료될 때까지 반복되고,
    상기 프로그램 금지전압은,
    상기 선택된 워드라인이 상기 복수의 워드라인들 중 마지막으로 프로그램되는 워드라인인지 여부에 따라 상기 프로그램 동작이 반복될때마다 미리 설정된 전압 만큼 증가하거나, 같은 전압레벨로 유지되는 반도체 장치의 동작 방법.
  22. 제 21항에 있어서,
    상기 프로그램 금지전압 및 상기 프로그램 전압은 양전압이고, 상기 프로그램 허용전압은 0V인 반도체 장치의 동작 방법.
  23. 제 21항에 있어서, 상기 프로그램 금지전압은,
    상기 선택된 워드라인이 상기 복수의 워드라인들 중 마지막으로 프로그램되는 워드라인이면, 상기 프로그램 동작이 반복될 때마다 같은 전압레벨로 유지되는 반도체 장치의 동작 방법.
  24. 제 21항에 있어서, 상기 프로그램 금지전압은,
    상기 선택된 워드라인이 상기 복수의 워드라인들 중 마지막으로 프로그램되는 워드라인이 아니면, 상기 프로그램 동작이 반복될 때마다 미리 설정된 전압 만큼 증가하는 반도체 장치의 동작 방법.
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