KR101626548B1 - 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법 - Google Patents

비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 프로그램 조건에 따라 비트라인 금지 전압을 결정하는 단계 및 상기 결정된 비트라인 금지 전압을 이용하여 프로그램 동작을 수행하는 단계를 포함한다. 본 발명에 따른 비휘발성 메모리 장치는, 프로그램 조건에 따라 비트라인 금지 전압을 결정함으로써, 피크 전류 및 전력 소모를 줄일 수 있다.
비트라인 전압, 결정, 프로그램, 피크 전류

Description

비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM HAVING THE SAME, AND PROGRAMMING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(Scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.
본 발명의 목적은 프로그램 동작시 피크 전류를 줄일 수 있는 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 프로그램 조건에 따라 비트라인 금지 전압을 결정하는 단계 및 상기 결정된 비트라인 금지 전압을 이용하여 프로그램 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 프로그램 조건은 선택된 워드라인에 인가되는 프로그램 전압이다.
실시 예에 있어서, 상기 프로그램 조건은 선택된 워드라인에 연결된 프로그램 금지 셀들의 개수이다.
실시 예에 있어서, 상기 비휘발성 메모리 장치는 증가형 펄스 프로그램(Incremental Step Pluse Program: ISPP) 방식으로 상기 프로그램 동작을 수행하 고, 상기 프로그램 조건은 프로그램 루프 회수이다.
실시 예에 있어서, 프로그램 루프들이 적어도 2개의 프로그램 그룹들로 구분되고, 각각의 프로그램 그룹에 따라 상기 비트라인 금지 전압이 결정된다.
실시 예에 있어서, 상기 프로그램 루프 회수가 증가됨에 따라 상기 비트라인 금지 전압이 증가된다.
실시 예에 있어서, 상기 비트라인 전압이 증가됨에 따라 스트링 선택 전압이 증가된다.
실시 예에 있어서, 상기 프로그램 동작이 제대로 수행되지 않았을 때, 상기 비트라인 금지 전압을 결정하는 단계와 상기 프로그램 동작을 수행하는 단계를 반복한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들이 교차하여 형성된 메모리 셀들을 갖는 메모리 셀 어레이, 및프로그램 조건에 따라 비트라인 금지 전압을 결정하고, 프로그램 동작시 상기 결정된 비트라인 금지 전압을 선택된 워드라인의 프로그램 금지 셀들에 연결된 비트라인들로 제공하는 고전압 발생기 및 제어로직을 포함한다.
실시 예에 있어서, 상기 비휘발성 메모리 장치는, 상기 프로그램 동작시 입력 어드레스에 따라 상기 복수의 워드라인들 중 상기 선택된 워드라인을 결정하는 로우 디코더, 및 상기 프로그램 동작시 데이터를 입력받아 임시로 저장하는 입출력 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은, 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 비휘발성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들이 교차하여 형성된 메모리 셀들을 갖는 메모리 셀 어레이, 프로그램 동작시 입력된 어드레스에 응답하여 상기 복수의 워드라인들 중 어느 하나를 선택하는 로우 디코더, 상기 프로그램 동작시 데이터를 입력받아 임시로 저장하는 입출력 회로, 및 상기 프로그램 동작시 상기 선택된 워드라인으로 프로그램 전압을 제공하고, 상기 입력된 데이터에 대응하여 상기 선택된 워드라인의 프로그램 금지 셀들에 연결된 비트라인들로는 비트라인 금지 전압을 제공하고, 상기 선택된 워드라인의 프로그램 셀들에 연결된 비트라인들로 비트라인 프로그램 전압을 제공하도록 상기 로우 디코더 및 상기 입출력 회로를 제어하고, 프로그램 조건에 따라 상기 비트라인 금지 전압을 결정하는 고전압 발생기 및 제어로직을 포함한다.
본 발명의 비휘발성 메모리 장치는 비트라인 셋업 동작시 발생되는 피크 전류 및 전력 소모를 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 개략적으로 보여주는 도면이다. 도 1을 참조하면, 프로그램 방법은 다음과 같이 진행될 것이 다.
프로그램 동작시, 비휘발성 메모리 장치는 비트라인 전압(Bitline Voltage)을 결정할 것이다(S110). 이렇게 결정되는 비트라인 전압은 비트라인 프로그램 전압 혹은 비트라인 금지 전압일 수 있다. 여기서 비트라인 프로그램 전압(Bitline Program Voltage)은 프로그램 셀들에 연결된 비트라인들로 인가되는 전압이고, 비트라인 금지 전압(Bitline Inhibit Voltage)은 프로그램 금지 셀들에 연결된 비트라인들로 인가되는 전압이다.
본 발명의 비트라인 전압은 프로그램 조건에 따라 최적의 전압 레벨을 갖기 위하여 결정(조절/제어/가변)될 것이다. 다른 말로, 본 발명에서는 프로그램 조건에 따라 최적의 전압 레벨을 갖도록 비트라인 전압이 제공될 것이다.
여기서, 프로그램 조건은, 선택된 워드라인으로 인가되는 프로그램 전압(혹은, 레벨), 선택된 워드라인에 연결된 프로그램 금지 셀들(혹은, 프로그램 셀들)의 개수, 프로그램 루프 회수(이하, '루프 회수'라고 함) 등이 될 수 있다. 하지만, 본 발명의 프로그램 조건이 반드시 여기에 국한될 필요는 없다. 본 발명의 프로그램 조건은, 비트라인 전압 외에 프로그램 동작시 필요한 조건들 중 적어도 하나이면 될 것이다.
또한, 여기서, 최적의 전압 레벨은 프로그램 동작의 비트라인 셋업 구간에서 피크 전류 및 전력 소모를 최적화시켜 줄일 수 있는 레벨이다.
정리하면, 본 발명에서 비트라인 전압은, 피크 전류 및 전력 소모를 줄이기 위하여 프로그램 조건에 따라 다양하게 결정될 것이다.
이렇게 비트라인 전압이 결정된 후에, 비휘발성 메모리 장치는 프로그램 동작을 수행할 것이다(S120). 프로그램 동작 수행 결과로써, 프로그램 검증 동작이 성공할 때 프로그램 동작은 완료될 것이다(S130). 반면에, 프로그램 동작 수행 결과로써 프로그램 검증 동작이 실패할 때, S110 단계로 피드백될 것이다.
이후에, 비트라인 전압이 다시 결정될 것이다. 이때, 비트라인 전압은 프로그램 조건에 따라 최적의 전압 레벨을 갖도록 결정될 것이다. 예를 들어, 이렇게 결정된 비트라인 전압은, 이전의 비트라인 전압과 동일하거나, 그것보다 감소하거나, 그것보다 증가할 것이다. 이후, 결정된 비트라인 전압을 이용하여 다시 프로그램 동작이 수행될 것이다.
상술 된 바와 같이, 본 발명의 비휘발성 메모리 장치는 프로그램 조건에 따라 최적의 전압 레벨을 갖도록 비트라인 전압을 결정할 것이다. 이로써, 본 발명의 비휘발성 메모리 장치는 비트라인 셋업 구간에서 피크 전류를 줄일 수 있다.
도 2는 본 발명에 따른 비휘발성 메모리 장치가 피크 전류를 줄이는 이유를 설명하기 위한 도면이다.
비휘발성 메모리 장치는, 프로그램 동작시 프로그램 금지 셀들에 연결된 비트라인들로 일정한 레벨을 갖는 비트라인 전압(VBL)을 제공한다. 여기서, 일정한 레벨은, 프로그램 조건(예를 들어, 프로그램 전압의 레벨, 프로그램 금지 셀들의 개수)에 상관없이 가능한 높게 설정된다.
반면에, 본 발명의 비휘발성 메모리 장치는, 프로그램 조건에 따라 프로그램 금지 셀들에 연결된 비트라인들로 제공되는 비트라인 전압의 레벨을 결정할 수 있 다. 다른 말로, 본 발명의 비휘발성 메모리 장치는 프로그램 조건에 따라 피크 전류를 줄이는 비트라인 전압의 레벨을 결정할 수 있다.
예를 들어, 도 2(a)에 도시된 바와 같이, 본 발명의 비휘발성 메모리 장치는 프로그램 동작시, 일반적인 비휘발성 메모리 장치의 비트라인 전압의 레벨보다 낮은 비트라인 전압의 레벨을 결정할 것이다. 이에, 도 2 (b)에 도시된 바와 같이, 본 발명의 피크전류(Ipeak_p)는 일반적인 비휘발성 메모리 장치의 피크전류(Ipeak_c)보다 작게 될 것이다. 그 결과로써, 본 발명의 비휘발성 메모리 장치는 프로그램 동작시 전체적인 전력 소모를 줄일 수 있다.
아래에서는 설명의 편의를 위하여, 비휘발성 메모리 장치는 낸드 플래시 메모리 장치라고 가정하겠다. 하지만, 본 발명의 비휘발성 메모리 장치가 반드시 낸드 플래시 메모리 장치에 국한될 필요는 없다. 본 발명의 비휘발성 메모리 장치는 노아 플래시 메모리 장치, 저항변화 메모리 장치(Resistive Random Access Memory: RRAM), 상변화 메모리 장치(Phase-Chang Memory: PRAM), 자기저항 메모리 장치(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리 장치(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리 장치(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다.
또한, 아래에서는 설명의 편의를 위하여, 비휘발성 메모리 장치는 증가형 펄스 프로그램(Incremental Step Pluse Program: ISPP) 방식으로 프로그램 동작을 수 행한다고 가정하겠다. 여기서, 증가형 펄스 프로그램 방식은, 루프 회수가 증가됨에 따라 점차적으로 증가된 프로그램 전압을 인가해 주는 방식이다. 하지만 본 발명의 프로그램 방식이, 반드시 증가형 펄스 프로그램 방식에 국한될 필요는 없다.
또한, 아래에서는 설명의 편의를 위하여, 비휘발성 메모리 장치는 프로그램 조건에 따라 비트라인 금지 전압을 결정한다고 가정하겠다. 하지만, 본 발명이 프로그램 조건에 따라 비트라인 금지 전압을 결정한다는 것에 국한될 필요는 없다. 본 발명은 프로그램 조건에 따라 비트라인 프로그램 전압을 결정할 수도 있다.
도 3은 본 발명의 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다. 도 3을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 입출력 회로(130), 및 전압 발생기 및 제어로직(140)을 포함할 것이다. 본 발명의 비휘발성 메모리 장치(100)는 프로그램 조건에 따라 최적의 전압 레벨을 갖는 비트라인 금지 전압을 결정하는 전압 발생기 및 제어로직(140)을 포함할 것이다. 이러한 프로그램 조건은, 상술 된 바와 같이, 프로그램 전압의 레벨, 프로그램 금지 셀들의 개수, 루프 회수 등 다양할 것이다.
메모리 셀 어레이(110)는 복수의 워드라인들(WL0~WLm-1) 및 복수의 비트라인들(BL0~BLn-1)이 교차한 곳에 형성된 복수의 메모리 셀들을 포함할 것이다. 여기서, m 및 n은 자연수이다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(도시되지 않음)을 포함할 것이다. 도 3에서는 실시 예로써, 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록들은 복수의 페이지들을 포함할 것이다. 그리고 페이지들 각각은 대응하는 워드라인에 연결된 복수의 메모리 셀들을 포함할 것이다. 비 휘발성 메모리 장치(100)는 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 동작 혹은 읽기 동작을 수행할 수 있다.
각각의 메모리 셀은 한 비트의 데이터 혹은 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(Single Level Cell: SLC)이라고 불린다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(Multi Level Cell: MLC)라고 불린다. 싱글 레벨 셀(SLC)은 문턱 전압에 따라 소거 상태(Erase State) 혹은 프로그램 상태(Program State)를 갖는다. 멀티 레벨 셀(MLC)은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태들 중 어느 하나를 갖는다.
계속해서 도 3을 참조하면, 메모리 셀 어레이(110)는 셀 스트링 구조(Cell String Structure)로 구현될 것이다. 각각의 셀 스트링은 스트링 선택 라인(String Selection Line: SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드라인들(WL0~WLm-1)에 각각 연결되는 복수의 메모리 셀들(MC0~MCm-1), 그리고 접지 선택 라인(Ground Selection Line: GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함할 것이다. 여기서 스트링 선택 트랜지스터(SST)는 비트라인과 스트링 채널(String Channel) 사이에 연결되고, 접지 선택 트랜지스터(GST)는 스트링 채널과 공통 소스 라인(Common Source Line: CSL) 사이에 연결될 것이다.
로우 디코더(120)는 선택 라인들(SSL, GSL), 및 복수의 워드라인들(WL0~WLm-1)을 통해 메모리 셀 어레이(110)에 연결될 것이다. 로우 디코더(120)는 프로그램 동작 혹은 읽기 동작시 어드레스를 입력받고, 입력된 어드레스에 따라 어느 하나의 워드라인을 선택할 것이다. 여기서 선택된 워드라인에는 프로그램 동작이 수행되거나 혹은 읽기 동작이 수행될 메모리 셀들이 연결될 것이다.
또한, 로우 디코더(120)는 선택된 워드라인, 비선택된 워드라인들, 그리고 선택 라인들(SSL, GSL)로 프로그램 동작 혹은 읽기 동작에 필요한 바이어스 전압들(예를 들어, 프로그램 전압, 패스 전압, 스트링 선택 전압, 접지 선택 전압)을 인가할 것이다. 여기서 바이어스 전압들은 전압 발생기 및 제어로직(140)으로부터 생성될 것이다.
입출력 회로(130)는 복수의 비트라인들(BL0~BLn-1)을 통하여 메모리 셀 어레이(110)에 연결될 것이다. 입출력 회로(130)는 복수의 페이지 버퍼들(PB0~PBn-1)을 포함할 것이다. 복수의 페이지 버퍼들(PB0~PBn-1)은 선택된 워드라인에 연결된 메모리 셀들에 프로그램될 데이터를 임시로 저장하거나, 혹은 선택된 워드라인에 연결된 메모리 셀들로부터 읽은 데이터를 임시로 저장할 것이다.
프로그램 동작시, 프로그램 셀들에 연결된 비트라인들로는 비트라인 프로그램 전압(예를 들어, 0V)이 각각 인가되고, 프로그램 금지 셀들에 연결된 비트라인들로는 비트라인 금지 전압(VBL)이 각각 인가될 것이다. 여기서, 비트라인 프로그램 전압 및 비트라인 금지 전압(VBL)은 전압 발생기 및 제어로직(140)의 제어에 따라 대응하는 비트라인들로 제공될 것이다. 한편, 비트라인 금지 전압(VBL)은 비트라인 프리차지 전압으로 불리기도 한다.
전압 발생기 및 제어로직(140)은 비휘발성 메모리 장치(100)의 전반적인 동작(예를 들어, 프로그램/읽기/소거)을 제어할 것이다. 전압 발생기 및 제어로 직(140)은 외부로부터 제공되는 제어 신호들(CTRL)에 따라 프로그램/읽기/소거 동작을 수행할 것이다.
전압 발생기 및 제어로직(140)은 증가형 펄스 프로그램 방식에 따라 프로그램 동작을 수행하도록 로우 디코더(120) 및 입출력 회로(130)를 제어할 것이다. 전압 발생기 및 제어로직(140)은 프로그램 동작시 루프 회수에 대응하는 전압 레벨을 갖는 프로그램 전압을 생성할 것이다. 이때 생성된 프로그램 전압은 선택된 워드라인으로 제공될 것이다. 전압 발생기 및 제어로직(140)은 프로그램 동작시 비선택된 워드라인들에 제공될 패스 전압을 생성할 것이다.
전압 발생기 및 제어로직(140)은 프로그램 동작시 프로그램 조건에 따라 최적의 전압 레벨을 갖는 비트라인 금지 전압을 결정할 것이다. 그리고, 전압 발생기 및 제어로직(140)은 결정된 비트라인 금지 전압이 금지 셀들에 연결된 비트라인들에 제공되도록 입출력 회로(130)를 제어할 것이다. 예를 들어, 전압 발생기 및 제어 로직(140)은 루프 회수 혹은 프로그램 금지 셀들의 개수에 따라 최적의 전압 레벨을 갖는 비트라인 금지 전압을 결정할 것이다.
전압 발생기 및 제어로직(140)은 각 페이지 버퍼들(PB0~PBn-1)에 비트 라인 선택 신호(BLSLT) 및 비트라인 제어 신호(BLSHF)를 제공할 것이다. 여기서 비트라인 선택 신호(BLSLT) 및 비트라인 제어 신호(BLSHF)는 결정된 비트라인 금지 전압이 제공되도록 적합한 레벨들을 가질 것이다.
전압 발생기 및 제어로직(140)은 프로그램 동작시 프로그램 조건에 따라 최적의 전압 레벨을 갖는 스트링 선택 전압을 생성할 것이다. 여기서, 스트링 선택 전압의 레벨은 비트라인 금지 전압의 전압 레벨과 동일하거나, 그것보다 낮을 것이다. 하지만, 본 발명의 스트링 선택 전압의 레벨이 반드시 비트라인 금지 전압의 레벨과 동일하거나, 그것보다 낮을 필요는 없다. 본 발명의 스트링 선택 전압의 레벨은, 비트라인으로부터 프로그램 금지 셀이 연결된 스트링 채널을 셧오프하도록 결정될 것이다.
상술 된 바와 같이, 본 발명의 비휘발성 메모리 장치(100)는 프로그램 조건에 따라 피크 전류를 줄일 수 있는 비트라인 금지 전압의 레벨을 결정할 것이다. 이로써, 본 발명의 비휘발성 메모리 장치(100)는 결정된 비트라인 전압을 이용하여 프로그램 동작을 수행함으로써 피크 전류 및 전력 소모를 줄일 수 있게 된다.
도 4는 도 3에 도시된 페이지 버퍼에 대한 실시 예를 보여주기 위한 도면이다. 도 4를 참조하면, 페이지 버퍼(PB0)는 비트라인 풀업 회로(131), 비트라인 풀다운 회로(132), 비트라인 제어 트랜지스터(SHT), 비트라인 선택 트랜지스터(SLT), 감지 래치(SL), 및 복수의 데이터 래치들(DL0~DLk-1)을 포함할 것이다. 여기서, k는 자연수이다.
비트라인 풀업 회로(131)는 전원 전압(VCC)과 감지 노드(S0) 사이에 연결될 것이다. 비트라인 풀업 회로(131)는 비트라인(BL0)를 프리차지(precharge)하기 위한 전압을 감지 노드(SO)에 제공할 것이다. 비트라인 풀업 회로(131)는 전원 전압(VCC)에 연결된 드레인, 비트라인 셋업 신호(BLSETUP)를 입력받는 게이트, 및 감지 노드(S0)에 연결된 소스를 갖는 피모스 트랜지스터(PUT)로 구현될 것이다.
비트라인 풀업 회로(131)는 비트라인 셋업 신호(BLSETUP)에 응답하여 감지 노드(SO)로 전원 전압(VCC)을 제공할 것이다. 여기서, 비트라인 셋업 신호(BLSETUP)는 감지 래치(SL)로부터 제공될 것이다. 즉, 감지 래치(SL)에 래치된 데이터에 따라 비트라인 셋업 신호(BLSETUP)가 결정될 것이다. 한편, 비트라인 셋업 신호(BLSETUP)는 전압 발생기 및 제어로직(140)으로부터 제공될 수도 있다.
비트라인 풀다운 회로(132)는 감지 노드(SO)와 접지 전원(GND, 0V) 사이에 연결될 것이다. 비트라인 풀다운 회로(132)는 비트라인(BL0)에 0V를 인가하기 위하여 감지 노드(SO)에 연결될 것이다. 비트라인 풀다운 회로(132)는 감지 노드(SO)에 연결된 드레인, 비트라인 셋업 신호(BLSETUP)를 입력받는 게이트, 및 접지 전원(GND)에 연결된 소스를 갖는 엔모스 트랜지스터(PDT)로 구현될 것이다. 비트라인 풀다운 회로(132)는 비트라인 셋업 신호(BLSETUP)에 응답하여 감지 노드(SO)로 0V를 제공할 것이다.
비트라인 제어 트랜지스터(SHT)는 비트라인 제어 신호(BLSHF)에 응답하여 감지 노드(SO)로 고전압이 전달되는 것을 방지할 것이다. 즉, 비트라인 제어 트랜지스터(SHT)는 비트라인(BL0)에 인가된 고전압으로부터 페이지 버퍼(PB0)를 보호하는데 이용될 것이다. 여기서, 비트라인 제어 신호(BLSHF)는 전압 발생기 및 제어로직(140)으로부터 제공될 것이다.
비트라인 선택 트랜지스터(SLT)는 비트라인 제어 트랜지스터(SHT)의 일단과 비트라인(BL0) 사이에 연결될 것이다. 비트라인 선택 트랜지스터(SLT)는 비트라인 선택 신호(BLSLT)에 응답하여 비트라인(BL0)에 페이지 버퍼(PB0)를 전기적으로 연결할 것이다. 여기서, 비트라인 선택 신호(BLSLT)는 전압 발생기 및 제어로직(140) 으로부터 제공될 것이다.
감지 래치(SL)는 비트라인(BL0)의 전압의 레벨을 감지하여 비트라인(BL0)에 연결된 메모리 셀의 데이터를 래치하거나, 프로그램 혹은 읽기 동작시 데이터 래치들(DL0~DLk-1) 중 어느 하나에 래치된 데이터를 래치할 수 있다. 데이터 래치들(DL0~DLk-1)은 프로그램 동작시 입력된 데이터를 래치하거나, 감지 래치(SL)에 래치된 데이터를 래치할 수 있다.
나머지 페이지 버퍼들(PB1~PBn-1)도, 도 3에 도시된 페이지 버퍼(PB0)와 동일하게 구현될 것이다.
도 5는 도 4에 도시된 페이지 버퍼에서 비트라인 금지 전압을 제공하기 위한 제어신호들을 보여주기 위한 도면이다. 도 5를 참조하면, 페이지 버퍼(PB0)에서 비트라인(BL0)으로 비트라인 금지 전압(VBL)이 제공되는 방법은 아래와 같다.
감지 래치(SL)의 비트라인 셋업 신호(BLSETUP)는 디폴트로 전원 전압(VCC)을 출력할 것이다. 이때, 비트라인 풀업 회로(131)는 비활성화 상태에 있고, 비트라인 풀다운 회로(132)는 활성화 상태에 있을 것이다. 이후, 감지 래치(SL)가 비트라인 금지 전압(VBL)에 대응하는 데이터 '1'를 래치하면, 비트라인 셋업 신호(BLSETUP)는 전원전압(VCC)에서 0V로 변경될 것이다. 이에, 비트라인 풀업 회로(131)는 활성화되고, 비트라인 풀다운 회로(132)는 비활성화될 것이다. 그 결과로써, 감지 노드(SO)에 전원 전압(VCC)이 제공될 것이다.
또한, 레벨(VSLT)을 갖는 비트라인 선택 신호(BLSLT) 및 레벨(VSHF)을 갖는 비트라인 제어 신호(BLSHF)가 제공될 것이다. 여기서, 레벨(VSHF)은 비트라인 금지 전압(VBL)의 레벨과 비트라인 제어 트랜지스터(SHT)의 문턱전압(Vth)의 레벨을 더한 값으로 결정될 것이다. 한편, 비트라인 금지 전압(VBL)의 레벨은, 전원 전압(VCC)의 레벨보다는 크지 않을 것이다.
실시 예에 있어서, 충분히 높은 레벨(VSLT)을 갖는 비트라인 선택 신호(BLSLT)가 제공될 때, 비트라인 제어 신호(BLSHF)의 레벨(VSHF)이 조절됨으로써 비트라인 금지 전압(VBL)의 레벨이 조절될 수 있다. 여기서, 충분히 높은 레벨(VSLT)은, 비트라인 선택 신호(BLSLT)에 응답하여 비트라인 선택 트랜지스터(SLT)가 비트라인(BL0)으로 비트라인 금지 전압(VBL)을 충분히 전달할 수 있는 레벨이다. 또한, 레벨(VSHF)의 조절은, 루프 회수에 따라 전압 발생기 및 제어로직(140)에 의해 이루어질 것이다.
이때, 비트라인 제어 신호(BLSHF)의 레벨(VSHF)이 비트라인 금지 전압(VBL)의 레벨과 비트라인 제어 트랜지스터(SHT)의 문턱전압의 레벨의 합이 될 때, 비트라인(BL0)으로 목표 레벨을 갖는 비트라인 금지 전압(VBL)이 제공될 것이다.
또 다른 실시 예에 있어서, 충분히 높은 레벨(VSLT)의 비트라인 선택 신호(BLSLT)가 제공될 때, 비트라인 선택 신호(BLSLT)의 레벨(VSLT) 및 비트라인 제어 신호(BLSHF)의 레벨(VSHF)의 레벨이 조절됨으로써 비트라인 금지 전압(VBL)의 레벨이 조절될 수 있다. 여기서, 레벨(VSLT) 및 레벨(VSHF)의 조절은, 루프 회수에 따라 전압 발생기 및 제어로직(140)에 의해 이루어질 것이다.
도 6은 도 4에 도시된 페이지 버퍼에서 비트라인 프로그램 전압을 제공하기 위한 제어신호들을 보여주는 도면이다. 도 6을 참조하면, 비트라인(BL0)으로 비트 라인 프로그램 전압(예를 들어, 0V)이 제공되는 방법은 아래와 같다.
감지 래치(SL)의 비트라인 셋업 신호(BLSETUP)는 디폴트로 전원 전압(VCC)을 출력할 것이다. 이후, 감지 래치(SL)가 비트라인 프로그램 전압(0V)에 대응하는 데이터 '0'를 래치하면, 비트라인 셋업 신호(BLSETUP)는 전원전압(VCC)을 계속 유지할 것이다. 이에, 비트라인 풀업 회로(131)는 비활성화되고, 비트라인 풀다운 회로(132)는 활성화될 것이다. 그 결과로써, 감지 노드(SO)에 접지전압(GND, 0V)이 제공될 것이다.
또한, 레벨(VSLT)을 갖는 비트라인 선택 신호(BLSLT) 및 레벨(VSHF)을 갖는 비트라인 제어 신호(BLSHF)가 제공될 것이다. 여기서 레벨(VSLT) 및 레벨(VSHF) 각각은 비트라인 선택 트랜지스터(SLT) 및 비트라인 제어 트랜지스터(SHT)를 턴온시키는데 충분한 레벨이다. 이에, 비트라인(BL0)으로 0V의 전압이 제공될 것이다.
도 7은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 스트링 선택 라인으로 제공되는 스트링 선택 전압의 실시 예를 보여주는 도면이다. 도 7을 참조하면, 스트링 선택 라인(SSL)에 인가되는 스트링 선택 전압(VSSL)의 레벨은, 비트라인 금지 전압(VBL)의 레벨과 동일하거나 그것보다 작을 것이다. 여기서, 스트링 선택 전압(VSSL)의 레벨은, 루프 회수에 따라 전압 발생기 및 제어로직(140)에 의해 결정(조절/제어/가변) 될 것이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 도 8을 참조하면, 루프 회수에 따라 프로그램 전압(Vpgm)의 레벨이 점차적으로 증가되고, 루프 회수에 따라 비트라인 금지 전압(VBL) 및 스 트링 선택 전압(VSSL)의 레벨들이 크게 세단계로 증가될 것이다. 즉, 도 7에 도시된 프로그램 동작은, 인가되는 비트라인 금지 전압(VBL)의 레벨에 따라 3개의 프로그램 루프 그룹들을 통해 수행될 것이다.
제 1 프로그램 그룹(루프 (0) ~ 루프 (K-1))에서는, 프로그램 동작 초기이기 때문에 프로그램 셀들의 개수가 프로그램 금지 셀들의 개수보다 상대적으로 많을 것이다. 하지만, 제 1 프로그램 그룹에서 반드시 프로그램 셀들의 개수가 프로그램 금지 셀들의 개수보다 많을 필요는 없다. 입력 데이터의 따라 프로그램 셀들의 개수가 프로그램 금지 셀들의 개수보다 적을 수도 있다. 제 1 프로그램 그룹에서, 비트라인 금지 전압(VBL)은 제 1 금지 레벨(VBL1)을 갖고, 스트링 선택 전압(VSSL)은 제 1 선택 레벨(VSSL1)을 갖는다. 여기서, 제 1 선택 레벨(VSSL1)은 제 1 금지 레벨(VBL1)과 동일할 수 있다.
제 2 프로그램 그룹(루프 (K) ~ 루프 (L-1))에서는, 프로그램 동작이 진행 중이므로 점차적으로 프로그램 셀들의 개수가 줄어들고, 프로그램 금지 셀들의 개수가 증가될 것이다. 제 2 프로그램 그룹은 프로그램 셀들의 개수가 프로그램 금지 셀들의 개수와 유사할 구간으로 결정될 것이다. 제 2 프로그램 그룹에서, 비트라인 금지 전압(VBL)은 제1 금지 레벨(VBL1) 보다 높은 제 2 금지 레벨(VBL2)을 갖고, 스트링 선택 전압(VSSL)은 제1 선택 레벨(VSSL1) 보다 높은 제 2 선택 레벨(VSSL2)을 갖는다. 여기서, 제 2 선택 레벨(VSSL2)은 제 2 금지 레벨(VBL2)과 동일할 수 있다.
제 3 프로그램 그룹(루프 (L) ~ 마지막 루프)에서는, 프로그램 동작이 완료 되는 상태이기 때문에 프로그램 셀들의 개수가 프로그램 금지 셀들의 개수보다 상대적으로 적을 것이다. 제 3 프로그램 그룹에서, 비트라인 금지 전압(VBL)은 제2 금지 레벨(VBL2) 보다 높은 제 3 금지 레벨(VBL3)을 갖고, 스트링 선택 전압(VSSL)은 제 2 선택 레벨(VSSL2) 보다 높은 제 3 선택 레벨(VSSL3)을 갖는다. 여기서, 제 3 선택 레벨(VSSL3)은 제 3 금지 레벨(VBL3)과 동일할 수 있다.
상술 된 프로그램 그룹을 구분하는 루프 회수들(K, L)은, 비휘발성 메모리 장치(100)의 제조자에 의해 결정되는 고정된 값일 수 있다.
한편, 프로그램 그룹을 구분하는 루프 회수들(K, L)은, 프로그램 동작시 프로그램 금지 셀들의 개수에 따라 가변될 수 있다. 예를 들어, 전압 발생기 및 제어로직(140)은 프로그램 루프 진행시 프로그램 금지 셀들의 개수에 따라 프로그램 그룹을 구분하는 루프 회수들(K, L)을 결정할 것이다.
도 7에 도시된 프로그램 방법에서는, 프로그램 루프들을 크게 3개의 그룹들로 구분하고, 구분된 그룹들에 따라 비트라인 금지 전압(VBL)의 레벨이 결정되었다. 하지만, 본 발명의 프로그램 방법이 반드시 프로그램 루프들이 3개의 그룹들로 구분된 경우에 국한되지 않는다. 본 발명의 프로그램 방법은, 프로그램 루프들을 적어도 2개 그룹들로 구분하고, 구분된 그룹들에 따라 비트라인 금지 전압(VBL)의 레벨이 결정되도록 구현될 수 있다.
도 9는 프로그램 루프들을 2개 및 4개의 그룹들로 구분한 프로그램 방법을 보여주는 도면이다.
첫 번째 경우의 프로그램 방법은, 프로그램 루프들을 2개의 그룹들로 구분하 였다. 루프 (M-1)까지 비트라인 금지 전압(VBL)은 제 1 금지 레벨(VBL1)을 갖는다. 루프 (M)부터 마지막 루프까지 비트라인 금지 전압(VBL)은 제 2 금지 레벨(VBL2)를 갖는다.
두 번째 경우의 프로그램 방법은, 프로그램 루프들을 4개의 그룹들로 구분하였다. 루프 (P-1)까지 비트라인 금지 전압(VBL)은 제 1 금지 레벨(VBL1)를 갖는다. 루프 (P)부터 루프 (Q-1)까지 비트라인 금지 전압(VBL)은 제 2 금지 레벨(VBL2)을 갖는다. 루프 (Q)부터 루프 (R-1)까지 비트라인 금지 전압(VBL)은 제 3 금지 레벨(VBL3)를 갖는다. 루프 (R)부터 마지막 루프까지 비트라인 금지 전압(VBL)은 제 4 금지 레벨(VBL4)를 갖는다.
한편, 본 발명에 따른 비휘발성 메모리 장치(100)의 프로그램 방법에서, 스트링 선택 전압(VSSL)은 루프 회수에 따라 반드시 가변될 필요는 없다. 본 발명의 스트링 선택 전압(VSSL)은, 도 10에 도시된 바와 같이, 루프 회수에 상관없이 일정한 레벨(VC)을 가질 수도 있다. 이때, 일정한 전압 레벨(VC)은, 비트라인 금지 전압(VBL)의 레벨에 상관없이 비트라인과 대응하는 스트링 채널을 충분히 셧오프할 수 있는 레벨이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다. 도 3, 도 8 및 도 11을 참조하면, 비휘발성 메모리 장치의 프로그램 방법은 다음과 같이 진행될 것이다.
프로그램 동작시 프로그램될 데이터가 입출력 회로(도 3 참조, 130)의 각 페이지 버퍼들(PB0~PBn-1)에 로딩 될 것이다(S210). 또한, 전압 발생기 및 제어로 직(140)은 프로그램 동작에 필요한 바이어스 전압들을 생성할 것이다. 전압 발생기 및 제어로직(140)은 프로그램 루프를 진행시킬 것이다.
전압 발생기 및 제어로직(140)은 루프 회수(i)에 따라 비트라인 전압(예를 들어, 비트라인 금지 전압)을 결정할 것이다(S220). 이를 위하여, 전압 발생기 및 제어로직(140)은 루프 회수(i)에 따라 비트라인 선택 신호(BLSLT)의 레벨 및 비트라인 제어 신호(BLSHF)의 레벨을 결정할 것이다.
예를 들어, 전압 발생기 및 제어로직(140)은 루프 회수(i)가 K보다 작은지 판별할 것이다. 만약, 루프 회수(i)가 K보다 작으면, 전압 발생기 및 제어로직(140)은 제 1 금지 레벨(VBL1)를 갖는 비트라인 금지 전압(VBL)을 결정할 것이다. 또한, 전압 발생기 및 제어로직(140)은 제 1 금지 레벨(VBL1)을 갖는 비트라인 금지 전압(VBL)을 제공하기 위하여, 레벨(VSLT)을 갖는 비트라인 선택 신호(BLSLT) 및 레벨(VBL1+Vth)을 갖는 비트라인 제어 신호(BLSHF)를 생성할 것이다. 여기서, Vth는 비트라인 제어 트랜지스터(SHT)의 문턱전압이다.
반면에, 루프 회수(i)가 K보다 작지 않다면, 루프 회수(i)가 L보다 작은지 판별할 것이다. 만약, 루프 회수(i)가 L보다 작으면, 전압 발생기 및 제어로직(140)은 제 2 금지 레벨(VBL2)를 갖는 비트라인 금지 전압(VBL)을 결정할 것이다. 또한, 전압 발생기 및 제어로직(140)은 제 3 금지 레벨(VBL2)을 갖는 비트라인 금지 전압(VBL)을 제공하기 위하여, 레벨(VSLT)을 갖는 비트라인 선택 신호(BLSLT) 및 레벨(VBL2+Vth)을 갖는 비트라인 제어 신호(BLSHF)를 생성할 것이다. 여기서, Vth는 비트라인 제어 트랜지스터(SHT)의 문턱전압이다.
반면에, 루프 회수(i)가 L보다 작지 않다면, 전압 발생기 및 제어로직(140)은 제 3 금지 레벨(VBL3)를 갖는 비트라인 금지 전압(VBL)을 결정할 것이다. 또한, 전압 발생기 및 제어로직(140)은 제 3 금지 레벨(VBL3)을 갖는 비트라인 금지 전압(VBL)을 제공하기 위하여, 레벨(VSLT)을 갖는 비트라인 선택 신호(BLSLT) 및 레벨(VBL3+Vth)을 갖는 비트라인 제어 신호(BLSHF)를 생성할 것이다. 여기서, Vth는 비트라인 제어 트랜지스터(SHT)의 문턱전압이다.
이후, 결정된 비트라인 전압에 따라 비트라인 셋업 동작이 수행될 것이다(S230). 즉, 루프 회수(i)에 따라 결정된 비트라인 금지 전압(VBL)이 프로그램 금지 셀들에 연결된 비트라인들로 인가되고, 0V가 프로그램 셀들에 연결된 비트라인들로 인가될 것이다.
이후, 비선택된 워드라인들로 패스 전압이 인가되고, 선택된 워드라인으로 프로그램 전압(Vpgm)이 인가될 것이다(S240). 여기서 프로그램 전압(Vpgm)의 레벨은 루프 회수(i)가 증가됨에 따라, 소정의 값만큼 증가될 것이다. 도시되지 않았지만, 프로그램 전압(Vpgm)이 인가되기 전에, 선택된 워드라인으로 소정의 시간 동안 패스 전압이 인가될 수 있다. 이후, 프로그램 리커버리 동작이 수행될 것이다. 이러한 프로그램 리커버리 동작에서는, 워드라인들(WL0~WLm-1) 및 스트링 선택라인(SSL)에 인가된 바이어스 전압들이 디스챠지되고, 비트라인들(BL0~BLn-1)에 인가된 전압들이 디스챠지될 것이다.
이후, 프로그램이 제대로 수행되었는지를 판별하기 위한 프로그램 검증 동작이 수행될 것이다(S250). 여기서 프로그램 검증 동작은 검증 읽기 전압(MLC의 경 우, 복수의 검증 읽기 전압들)로 프로그램될 셀들에 저장된 데이터를 판별할 것이다.
만약, 적어도 하나의 프로그램될 셀로부터 읽혀진 데이터가 입출력 회로(130)에 입력된 데이터와 동일하지 않으면, 프로그램 검증 실패이다. 이후, 루프 회수(i)가 최대값인지 판별할 것이다(S260). 만약, 루프 회수(i)가 최대이면, 프로그램 동작은 실패로 처리될 것이다. 반면에, 루프 회수(i)가 최대가 아니라면, 루프 회수(i)가 1만큼 증가되고, 그 다음 루프가 진행될 것이다(S270).
반면에, 모든 프로그램될 셀들로부터 읽혀진 데이터가 입출력 회로(130)에 입력된 프로그램될 데이터와 동일하면, 프로그램 검증 패스이다. 이에, 본 발명의 프로그램 동작은 완료될 것이다.
위에서는, 3개의 프로그램 그룹 단위로 비트라인 금지 전압을 결정하는 프로그램 방법을 설명하였다. 한편, 적어도 2개의 프로그램 그룹 단위로 비트라인 금지 전압을 결정하는 프로그램 방법도, 상술 된 방법과 유사하게 진행될 것이다.
도 3 내지 도 11에서는, 프로그램 그룹 단위로 비트라인 금지 전압(VBL)의 레벨이 결정되었다. 하지만, 본 발명이 반드시 여기에 국한될 필요가 없다. 본 발명은 루프 회수가 증가함에 비트라인 금지 전압(VBL)의 레벨이 단계적으로 결정(조절/제어/가변)될 수 있다.
도 12는 본 발명에 따른 비휘발성 메모리 장치의 제 2 실시 예를 보여주는 도면이다. 도 12를 참조하면, 비휘발성 메모리 장치(200)는, 메모리 셀 어레이(210), 로우 디코더(220), 페이지 버퍼(230), 그리고 전압 발생기 및 제어로 직(240)을 포함할 것이다.
메모리 셀 어레이(210), 및 로우 디코더(220)는, 각각, 도 2에 도시된 메모리 셀 어레이(110), 및 로우 디코더(120)와 동일하게 구현될 것이다.
입출력 회로(230)는 선택된 워드라인에 연결된 메모리 셀들에 프로그램될 데이터를 임시로 저장하거나, 선택된 워드라인에 연결된 메모리 셀들로부터 읽은 데이터를 임시로 저장할 것이다. 입출력 회로(230)는 비트라인 금지 전압(VBL_i)를 프로그램 금지 셀들에 연결된 비트라인들로 제공하도록 구현될 것이다. 여기서, 비트라인 금지 전압(VBL_i)은 전압 발생기 및 제어로직(140)로부터 제공될 것이다.
전압 발생기 및 제어로직(240)은 제어로직(242), 워드라인 전압 발생기(244), 및 비트라인 전압 발생기(246)를 포함할 것이다. 전압 발생기 및 제어로직(140)은 루프 회수가 증가함에 따라 선택된 워드라인에 인가되는 프로그램 전압(Vpgm_i)의 레벨을 점차적으로 증가시키고, 그리고 프로그램 금지 셀들에 연결된 비트라인들로 인가되는 비트라인 금지 전압(VBL_i)의 레벨을 점차적으로 증가시킬 것이다.
제어로직(242)은 루프 회수를 카운트하고, 이렇게 카운트된 값에 따라 워드라인 전압 발생기(244) 및 비트라인 전압 발생기(246)를 제어할 것이다. 워드라인 전압 발생기(244)는 제어로직(242)의 제어에 따라 점차적으로 전압 레벨이 증가된 프로그램 전압(Vpgm_i)을 생성할 것이다. 비트라인 전압 발생기(246)는 제어로직(242)의 제어에 따라 점차적으로 전압 레벨이 증가된 비트라인 금지 전압(VBL_i)을 생성할 것이다. 도시되지 않았지만, 생성된 비트라인 금지 전압(VBL_i)은 로우 디코더(220)로도 제공될 것이다. 이때, 로우 디코더(220)에 제공되는 비트라인 금지 전압(VBL_i)은 스트링 선택 전압으로 이용될 것이다.
한편, 전압 발생기 및 제어로직(240)은 스트링 선택 라인(SSL)에 인가될 스트링 선택 전압을 생성하는 스트링 선택 전압 발생기를 별도로 구비할 수 있다. 스트링 선택 전압 발생기는, 제어로직(242)의 제어에 따라 스트링 선택 전압을 생성할 것이다.
도 13은 도 12에 도시된 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 도 13을 참조하면, 루프 회수가 증가됨에 따라 프로그램 전압(Vpgm_i)의 레벨이 점차적으로 증가되고, 비트라인 금지 전압(VBL_i) 및 스트링 선택 전압(VSSL)의 레벨이 점차적으로 증가될 것이다. 이때, 스트링 선택 전압(VSSL)의 레벨은 비트라인 금지 전압(VBL_i)의 레벨과 동일할 수 있다.
도 13에 도시된 프로그램 방법에서는, 루프 회수가 증가함에 따라 비트라인 금지 전압(VBL_i)의 레벨이 점차적으로 증가하였다. 하지만, 본 발명이 반드시 여기에 국한될 필요는 없다. 본 발명의 프로그램 방법은, 루프 회수가 증가됨에 따라, 비트라인 금지 전압(VBL_i)의 레벨이 점차적으로 증가하는 구간과 비트라인 금지 전압(VBL_i)의 레벨이 일정하게 유지되는 구간의 조합에 따라 다양하게 구현될 수 있다.
도 14는 루프 회수가 증가됨에 따라 비트라인 금지 전압의 레벨이 점차적으로 증가하는 구간과 비트라인 금지 전압의 레벨이 일정하게 유지되는 구간의 다양한 조합으로 구현된 프로그램 방법들을 보여주는 도면이다.
첫 번째 경우의 프로그램 방법에서는, 루프 회수가 소정의 값이 될 때까지는 비트라인 금지 전압(VBL_i)의 레벨이 점차적으로 증가되다가, 루프 회수가 소정의 값을 넘으면 비트라인 금지 전압(VBL_i)의 레벨이 일정한 레벨(VC)로 유지될 것이다.
두 번째 경우의 프로그램 방법에서는, 루프 회수가 소정의 값이 될 때까지는 비트라인 금지 전압(VBL_i)의 레벨이 일정한 레벨(VC)로 유지되다가, 루프 회수가 소정의 값을 넘으면 비트라인 금지 전압(VBL_i)의 레벨이 점차적으로 증가될 것이다.
세 번째 경우의 프로그램 방법에서는, 루프 회수가 제 1 소정의 값이 될 때까지는 비트라인 금지 전압(VBL_i)의 레벨이 제 1 레벨(VC1)로 유지되다가, 루프 회수가 제 1 소정의 값을 넘어 제 2 소정의 값이 될 때까지는 비트라인 금지 전압(VBL_i)의 레벨이 점차적으로 증가되고, 그 후에 루프 회수가 제 2 소정의 값을 넘으면 비트라인 금지 전압(VBL_i)의 레벨이 제 2 레벨(VC2)로 유지될 것이다.
네 번째 경우의 프로그램 방법에서는, 루프 회수가 제 1 소정의 값이 될 때까지는 비트라인 금지 전압(VBL_i)의 레벨이 점차적으로 증가되다가, 루프 회수가 제 1 소정의 값을 넘어 제 2 소정의 값이 될 때까지는 비트라인 금지 전압(VBL_i)의 레벨이 일정한 레벨(VC)로 유지되고, 그 후에 루프 회수가 제 2 소정의 값을 넘으면 비트라인 금지 전압(VBL_i)의 레벨이 점차적으로 증가될 것이다.
상술 된 소정의 값, 제 1 및 제 2 소정의 값들은, 비휘발성 메모리 장치(200)의 제조자에 의해 결정되는 고정된 값일 수 있다.
한편, 상술 된 소정의 값, 제 1 및 제 2 소정의 값들은, 프로그램 동작시 프로그램 금지 셀들의 개수에 따라 가변될 수 있다. 예를 들어, 전압 발생기 및 제어로직(240)은 프로그램 루프 진행시 프로그램 금지 셀들의 개수에 따라 소정의 값, 제 1 및 제 2 소정의 값들을 결정할 것이다.
한편, 본 발명에 따른 비휘발성 메모리 장치(200)의 프로그램 방법에서 스트링 선택 전압(VSSL)은 루프 회수가 증가함에 따라 반드시 가변될 필요는 없다. 본 발명의 스트링 선택 전압(VSSL)은, 도 15에 도시된 바와 같이, 루프 회수에 상관없이 일정한 레벨(VC)을 가질 수 있다.
도 16은, 도 12에 도시된 비휘발성 메모리 장치의 프로그램 방법의 실시 예를 보여주는 흐름도이다. 도 12, 도 13, 및 도 16을 참조하면, 비휘발성 메모리 장치의 프로그램 방법은 다음과 같이 진행될 것이다.
프로그램 동작시 프로그램될 데이터가 입출력 회로(230)의 각 페이지 버퍼들에 로딩 될 것이다(S310). 또한, 전압 발생기 및 제어로직(240)은 프로그램 동작에 필요한 바이어스 전압들을 생성할 것이다. 특히, 전압 발생기 및 제어로직(240)은 루프 회수(i)에 따라 프로그램 전압(Vpgm_i) 및 비트라인 금지 전압(VBL_i)을 결정할 것이다. 예를 들어, 워드라인 전압 발생기(244)는 루프 회수(i)가 증가됨에 따라 증가되는 프로그램 전압(Vpgm_i)을 생성할 것이다. 비트라인 전압 발생기(246)는 루프 회수(i)가 증가됨에 따라 증가되는 비트라인 금지 전압(VBL_i)을 생성할 것이다. 여기서 루프 회수(i)의 증가 정보는 제어로직(242)로부터 제공될 것이다.
이후, 비트라인 셋업 동작이 수행될 것이다(S320). 즉, 전압 발생기 및 제어 로직(240)은 프로그램 셀들에 연결된 비트라인들로부터 0V를 인가하고, 프로그램 금지 셀들에 연결된 비트라인들로는 비트라인 금지 전압(VBL_i)을 인가할 것이다. 이때, 비트라인 금지 전압(VBL_i)은 비트라인 전압 발생기(246)으로부터 제공될 것이다. 이때, 비트라인 금지 전압(VBL_i)의 레벨은, 루프 회수(i)에 따라 소정의 값만큼 증가될 것이다.
이후, 비선택된 워드라인들로 패스 전압이 인가되고, 선택된 워드라인으로 프로그램 전압(Vpgm_i)이 인가될 것이다(S330). 도시되지 않았지만, 프로그램 전압(Vpgm_i)이 인가되기 전에, 선택된 워드라인으로 소정의 시간 동안 패스 전압이 인가될 수 있다. 이후, 프로그램 리커버리 동작이 수행될 것이다. 이러한 프로그램 리커버리 동작에서는 워드라인들(WL0~WLm-1) 및 스트링 선택라인(SSL)에 인가된 바이어스 전압들이 디스챠지되고, 비트라인들(BL0~BLn-1)에 인가된 전압들이 디스챠지될 것이다.
이후, 프로그램이 제대로 수행되었는지를 판별하기 위한 프로그램 검증 동작이 수행될 것이다(S340). 여기서 프로그램 검증 동작은 검증 읽기 전압(MLC의 경우, 복수의 검증 읽기 전압들)로 프로그램될 셀들에 저장된 데이터를 판별할 것이다.
만약, 적어도 하나의 프로그램될 셀로부터 읽혀진 데이터가 입출력 회로(230)에 입력된 데이터와 동일하지 않으면, 프로그램 검증 실패이다. 이후, 루프 회수(i)가 최대값인지 판별할 것이다(S350). 만약, 루프 회수(i)가 최대이면, 프로그램 동작은 실패로 처리될 것이다. 반면에, 루프 회수(i)가 최대가 아니라면, 루 프 회수(i)가 1만큼 증가되고, 그 다음 루프가 진행될 것이다(S360).
반면에, 모든 프로그램될 셀들로부터 읽혀진 데이터가 입출력 회로(130)에 입력된 프로그램될 데이터와 동일하면, 프로그램 검증 패스이다. 이에, 본 발명의 프로그램 동작은 완료될 것이다.
도 3 내지 도 16에 도시된 프로그램 방법에서는, 입력 데이터에 상관없이 루프 회수에 따라 비트라인 금지 전압(VBL)의 레벨이 증가되었다. 본 발명의 프로그램 방법은, 입력 데이터에 특정 데이터(예를 들어, 데이터 '1')의 개수에 따라 비트라인 금지 전압(VBL)의 레벨을 가변할지 혹은 일정하게 유지할지를 결정할 수 있다.
예를 들어, 프로그램 동작시 입력 데이터에서 데이터 '1'의 개수가 소정의 값 이상이면, 루프 회수에 따라 비트라인 금지 전압이 증가되도록 구현될 것이다. 여기서, 데이터 '1'의 개수는 입력 데이터에 대응하는 프로그램 금지 셀들의 개수를 의미한다. 따라서, 데이터 '1'의 개수가 소정의 값 이상이면, 입력 데이터에 프로그램 금지 셀들이 소정의 값 이상이라는 말이다. 입력 데이터에 프로그램 금지 셀들에 대응하는 데이터가 많으면, 루프 회수에 따라 점차적으로 증가되는 비트라인 금지 전압(VBL: VBL_i)이 결정될 것이다.
반면에, 프로그램 동작시 입력된 데이터에서 데이터 '1'의 개수가 소정의 값 미만이면, 루프 회수에 따라 비트라인 금지 전압(VBL)의 레벨을 일정하게 유지할 것이다. 즉, 입력 데이터에 프로그램 금지 셀들에 대응하는 데이터가 적으면, 루프 회수에 상관없이 일정한 비트라인 금지 전압(VBL: VC)이 결정될 것이다.
도 17은 본 발명의 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다. 도 17을 참조하면, 비휘발성 메모리 장치(300)는, 메모리 셀 어레이(310), 로우 디코더(320), 페이지 버퍼(330), 그리고 전압 발생기 및 제어로직(340)을 포함할 것이다. 여기서, 메모리 셀 어레이(310), 로우 디코더(320), 및 입출력 회로(330)는, 각각, 도 2에 도시된 메모리 셀 어레이(110), 로우 디코더(120), 및 입출력 회로(130)와 동일하게 구현될 것이다.
전압 발생기 및 제어로직(340)은 입출력 회로(330)에 입력된 데이터로부터 특정 데이터(예를 들어, 데이터 '1')의 개수가 소정의 값 이상인지를 판별할 것이다. 특정 데이터의 개수가 소정의 값 이상일 때에는, 전압 발생기 및 제어로직(340)은 루프 회수(i)가 증가함에 따라 증가되는 레벨을 갖는 비트라인 금지 전압(VBL: VBL_i)을 생성할 것이다. 반면에, 특정 데이터의 개수가 소정의 값 미만일 때에는, 전압 발생기 및 제어로직(340)은 루프 회수(i)가 증가함에 따라 일정한 레벨을 갖는 비트라인 금지 전압(VBL: VC)을 생성할 것이다.
도시되지 않았지만, 비트라인 금지 전압(VBL: VBL_i, VC)은 로우 디코더(320)로 제공될 것이다. 이때, 로우 디코더(320)에 제공되는 비트라인 금지 전압(VBL)은 스트링 선택 전압으로써 스트링 선택라인(SSL)으로 인가될 것이다.
도 18은, 도 17에 도시된 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 도 18을 참조하면, 루프 회수(i)가 증가됨에 따라 프로그램 전압(Vpgm_i)의 레벨이 점차적으로 증가되고, 비트라인 금지 전압(VBL)의 레벨이 점차적으로 증가되거나 혹은 일정한 레벨(VC)로 유지될 것이다. 여기서, 프로그램 동 작시 제공되는 비트라인 금지 전압(VBL)은 입력 데이터에서 특정 데이터의 개수의 따라 결정될 것이다.
예를 들어, 프로그램 동작시 입력 데이터에 데이터 '0'이 많다는 것은, 프로그램될 데이터가 많다는 것을 의미한다. 이 경우에는, 비트라인 금지 전압(VBL)은 루프 회수(i)가 증가함에 따라 점차적으로 증가되는 레벨을 갖도록 결정될 것이다. 반면에, 프로그램 동작시 입력 데이터에 데이터 '0'이 적다는 것은 프로그램될 데이터가 적다는 것을 의미한다. 이 경우에는, 비트라인 금지 전압(VBL)은 루프 회수에 상관없이 일정한 레벨을 갖도록 결정될 것이다.
도 19는, 도 17에 도시된 비휘발성 메모리 장치의 프로그램 방법의 실시 예를 보여주는 흐름도이다. 도 17 내지 도 19를 참조하면, 비휘발성 메모리 장치(300)의 프로그램 방법은 다음과 같이 진행될 것이다.
프로그램 동작시 프로그램될 데이터가 입출력 회로(330)의 각 페이지 버퍼들(PB0~PBn-1)에 로딩 될 것이다(S410). 이때 전압 발생기 및 제어로직(340)은 프로그램 동작에 필요한 바이어스 전압들을 생성할 것이다. 한편, 전압 발생기 및 제어로직(340)은 입출력 회로(330)에 입력 데이터로부터 특정 데이터의 개수가 소정의 값 이상인지를 판별할 것이다.
만약, 특정 데이터의 개수가 소정의 값 이상이면, 전압 발생기 및 제어로직(340)은 루프 회수가 증가됨에 따라 점차적으로 증가되는 레벨을 갖는 비트라인 금지 전압(VBL: VBL_i)을 결정할 것이다. 반면에, 특정 데이터의 개수가 소정의 값 미만이면, 전압 발생기 및 제어로직(340)은 루프 회수가 증가됨에 따라 일정한 레 벨를 갖는 비트라인 전압(VBL: VC)을 결정할 것이다(S420). 이후, 전압 발생기 및 제어로직(340)은 해당하는 프로그램 루프를 진행시킬 것이다.
이때, 프로그램 셀들에 연결된 비트라인들로부터 0V가 인가되고, 프로그램 금지 셀들에 연결된 비트라인들로는 결정된 비트라인 금지 전압(VBL)이 인가될 것이다(S430). 이때 비트라인 금지 전압(VBL)의 레벨은, 전압 발생기 및 제어로직(340)의 제어에 따라 루프 회수(i)가 증가됨에 따라 증가되거나 혹은 루프 회수(i)에 상관없이 일정할 것이다.
이후, 비선택된 워드라인들로 패스 전압이 인가되고, 선택된 워드라인으로 프로그램 전압(Vpgm_i)이 인가될 것이다(S440). 여기서 프로그램 전압(Vpgm_i)의 레벨은 루프 회수(i)가 증가됨에 따라 소정의 값만큼 증가될 것이다. 도시되지 않았지만, 프로그램 전압(Vpgm_i)이 인가되기 전에, 선택된 워드라인으로 소정의 시간 동안 패스 전압이 인가될 수 있다. 이후, 프로그램 리커버리 동작이 수행될 것이다. 이러한 프로그램 리커버리 동작에서는 워드라인들(WL0~WLm-1) 및 스트링 선택라인(SSL)에 인가된 바이어스 전압들이 디스챠지되고, 비트라인들(BL0~BLn-1)에 인가된 전압들이 디스챠지될 것이다.
이후, 프로그램이 제대로 수행되었는지를 판별하기 위한 프로그램 검증 동작이 수행될 것이다(S450). 여기서 프로그램 검증 동작은 검증 읽기 전압(MLC의 경우, 복수의 검증 읽기 전압들)로 프로그램될 셀들에 저장된 데이터를 판별할 것이다.
만약, 적어도 하나의 프로그램될 셀로부터 읽혀진 데이터가 입출력 회 로(330)에 입력된 데이터와 동일하지 않으면, 프로그램 검증 실패이다. 이후, 루프 회수(i)가 최대값인지 판별할 것이다(S460). 만약, 루프 회수(i)가 최대이면, 프로그램 동작은 실패로 처리될 것이다. 반면에, 루프 회수(i)가 최대가 아니라면, 루프 회수(i)가 1만큼 증가되고, 그 다음 루프가 진행될 것이다(S470).
반면에, 모든 프로그램될 셀들로부터 읽혀진 데이터가 입출력 회로(330)에 입력된 프로그램될 데이터와 동일하면, 프로그램 검증 패스이다. 이에, 본 발명의 프로그램 동작은 완료될 것이다.
도 20은 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 카드에 대한 블록도이다. 도 20을 참조하면, 메모리 카드(10)는 낸드 플래시 메모리 장치(12) 및 그것을 제어하는 메모리 제어기(14)를 포함할 것이다.
낸드 플래시 메모리 장치(12)는, 도 3에 도시된 비휘발성 메모리 장치(100), 도 12에 도시된 비휘발성 메모리 장치(200), 및 도 17에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 것이다. 본 발명의 낸드 플래시 메모리 장치(12)는 프로그램 동작의 진행 상태에 따라 최적의 레벨을 갖는 비트라인 전압을 결정할 수 있다.
메모리 제어기(14)는 호스트 및 낸드 플래시 메모리 장치(12)에 연결될 것이다. 호스트로부터의 요청에 응답하여, 메모리 제어기(14)는 낸드 플래시 메모리 장치(12)를 억세스하도록 구현될 것이다. 예를 들면, 메모리 제어기(14)는 낸드 플래시 메모리 장치(12)의 읽기, 쓰기, 및 소거 동작을 제어하도록 구현될 것이다. 메모리 제어기(14)는 낸드 플래시 메모리 장치(12)와 호스트 사이에 인터페이싱을 제 공하도록 구현될 것이다.
메모리 제어기(14)는 낸드 플래시 메모리 장치(12)를 제어하기 위한 펌웨어(firmware_)를 구동하도록 구현될 것이다. 메모리 제어기(12)는 램(RAM, Random Access Memory), 프로세싱 유닛(Processing Unit), 호스트 인터페이스(Host interface), 및 낸드 플래시 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 호스트 인터페이스는 호스트와 메모리 제어기(14) 사이에 데이터 교환을 수행하기 위한 카드(예를 들어, MMC) 프로토콜을 통해 호스트와 인터페이싱할 것이다.
이러한 메모리 카드(10)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(SmartMedia), 트랜스플래시(TransFlash) 카드 등에 적용가능하다.
도 21은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 갖는 모비낸드를 보여주는 블록도이다. 도 21를 참조하면, 모비낸드(20)는 낸드 플래시 메모리 장치(22) 및 제어기(24)를 포함할 것이다.
낸드 플래시 메모리 장치(22)는 단품의 낸드 플래시 메모리들이 한 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층됨으로써 구현될 것이다. 여기서, 단품의 낸드 플래시 메모리들 각각은, 도 3에 도시된 비휘발성 메모리 장치(100), 도 12에 도시된 비휘발성 메모리 장치(200), 및 도 17에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 것이다. 본 발명의 낸드 플래시 메모리 장치(22)는 프로그램 동작의 진행 상태에 따라 최적의 레벨을 갖는 비트라 인 전압을 결정할 수 있다.
한편, 낸드 플래시 메모리 장치(22)는 멀티 레벨 셀(Multi Level Cell) 혹은 싱글 레벨 셀(Single Level Cell)을 포함할 것이다.
제어기(24)는 제어기 코어(25), 낸드 인터페이스(26), 및 호스트 인터페이스(27)를 포함할 것이다. 제어기 코어(24)는 모비낸드(20)의 전반적인 동작을 제어할 것이다. 낸드 인터페이스(26)는 낸드 플래시 메모리 장치(22)와 제어기(24)의 인터페이싱을 수행할 것이다. 호스트 인터페이스(27)는 제어기(24)와 호스트의 MMC(Multi Media Card) 인터페이싱을 수행할 것이다.
모비낸드(20)는 호스트로부터 전원전압들(Vcc, Vccq)을 제공받을 것이다. 여기서, 전원전압(Vcc: 3V)은 낸드 플래시 메모리 장치(22) 및 낸드 인터페이스(26)에 공급되고, 전원전압(Vccq: 1.8V/3V)은 제어기(24)에 공급될 것이다.
한편, 본 발명은 솔리드 스테이트 드라이버(Solid State Drive: 이하, 'SSD'라고 함)에 적용가능하다.
도 22는 본 발명의 실시 예에 따른 SSD를 보여주는 블록도이다. 도 22를 참조하면, SSD(30)는 프로세서(31), 호스트 인터페이스(32), 램(33), 캐쉬 버퍼 램(34), 플래시 제어기(35), 및 복수의 플래시 메모리 장치들(36)을 포함할 것이다. 여기서, 복수의 플래시 메모리 장치들 각각은, 도 3에 도시된 비휘발성 메모리 장치(100), 도 12에 도시된 비휘발성 메모리 장치(200), 및 도 17에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 것이다. 본 발명의 플래시 메모리 장치들(36)은 프로그램 동작의 진행 상태에 따라 최적의 레벨을 갖는 비트 라인 전압을 결정할 수 있다.
호스트 인터페이스(32)는 프로세서(31)의 제어에 따라 호스트 측과 데이터를 교환할 것이다. 호스트 인터페이스(32)는 호스트로부터 명령어 및 주소를 패치하여 CPU 버스를 통해서 프로세서(31)로 전달할 것이다. 여기서 호스트 인터페이스(320)는 SATA 인터페이스, PATA 인터페이스, 및 ESATA(External SATA) 인터페이스 등 중에서 어느 하나일 것이다.
호스트 인터페이스(32)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 프로세서(31)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼 램(34)을 통해 전달될 것이다.
램(33)은 SSD(30)의 동작에 필요한 데이터를 임시로 저장하는데 이용될 것이다. 이러한 램(33)은 휘발성 메모리 장치로써, DRAM, SRAM 등이 될 수 있다.
캐쉬 버퍼 램(34)은 호스트와 플래시 메모리 장치들(36) 간의 이동 데이터를 일시 저장할 것이다. 또한, 캐쉬 버퍼 램(34)은 프로세서(31)에 의해서 운용될 프로그램을 저장하는 데에도 사용될 것이다. 캐쉬 버퍼 램(34)은 일종의 버퍼 메모리로 간주할 수 있으며, 에스램(SRAM)으로 구현될 수 있다.
플래시 제어기(35)는 저장 장치로 사용되는 플래시 메모리 장치들(36)과 데이터를 주고받을 것이다. 플래시 제어기(35)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.
한편, 프로세서(31)와 플래시 제어기(35)는 하나의 ARM 프로세서로 구현될 수도 있다.
도 23은 SSD를 이용한 서버 시스템에 대한 실시 예를 보여주는 블록도이다. 도 23을 참조하면, 서버 시스템(40)은 서버(41), 및 서버(41)를 구동하는 데 필요한 데이터를 저장하는 SSD(48)를 포함할 것이다. 여기서 SSD(48)는, 도 22에 도시된 SSD(30)와 동일한 구성을 포함할 것이다.
서버(41)는 응용 통신 모듈(42), 데이터 처리 모듈(43), 업그레이드 모듈(44), 스케줄링 센터(45), 로컬 리소스 모듈(46), 그리고 리페어 정보 모듈(47)을 포함할 것이다.
응용 통신 모듈(42)은 서버(41)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(41)과 SSD(48)이 통신하도록 구현될 것이다. 응용 통신 모듈(42)은 사용자 인터페이스를 통하여 제공된 데이터 혹은 정보를 데이터 처리 모듈(43)로 전송할 것이다.
데이터 처리 모듈(43)은 로컬 자원 모듈(46)에 링크될 것이다. 여기서 로컬 자원 모듈(46)은 서버(41)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 제공할 것이다.
업그레이드 모듈(44)은 데이터 처리 모듈(43)과 인터페이싱할 것이다. 업그레이드 모듈(44)은 SSD(48)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드할 것이다.
스케쥴링 센터(45)는 서버(41)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용할 것이다.
리페어 정보 모듈(47)은 데이터 처리 모듈(43)과 인터페이싱할 것이다. 리페어 정보 모듈(47)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 제공하는데 이용될 것이다. 데이터 처리 모듈(43)은 SSD(48)으로부터 전달된 정보를 근거로하여 관련된 정보를 패키징할 것이다. 그 뒤, 이러한 정보는 SSD(48)에 전송되거나 혹은 사용자에게 디스플레이될 것이다.
도 24는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다. 도 24를 참조하면, 컴퓨팅 시스템(50)은, 중앙처리장치(51), 롬(52), 램(53), 입출력 장치(54), 그리고, SSD(55)을 포함할 것이다.
중앙처리장치(51)는 시스템 버스에 연결될 것이다. 롬(52)은 컴퓨팅 시스템(50)을 구동하는데 필요한 데이터가 저장될 것이다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이 될 것이다. 램(53)은 중앙처리장치(51)가 실행될 때 발생되는 데이터가 임시로 저장될 것이다.
입출력 장치(54)는, 예를 들어, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결될 것이다.
SSD(55)는 읽기 가능한 저장 장치로써, 도 22에 도시된 SSD(30)와 동일하게 구현될 것이다.
도 25는 본 발명의 실시 예에 따른 전자기기에 대한 블록도이다. 도 25를 참조하면, 전자기기(60)는, 프로세서(61), 롬(62), 램(63), 그리고 플래시 인터페이스(64), 및 SSD(65)을 포함할 것이다.
프로세서(61)는 펌웨어 코드 혹은 임의의 코드를 실행하기 위하여 램(63)을 억세스할 것이다. 또한, 프로세서(61)는 개시 명령 시퀀스 혹은 기본 입출력 동작 시스템 시퀀스들과 같은 고정 명령 시퀀스들을 실행하기 위하여 롬(62)에 억세스할 것이다. 플래시 인터페이스(64)는 전자기기(60)와 SSD(65) 사이의 인터페이싱을 수행할 것이다.
SSD(65)는 전자기기(60)에 착탈이 가능할 것이다. SSD(65)는, 도 22에 도시된 SSD(30)와 동일하게 구현될 것이다.
본 발명의 전자기기(60)는 셀룰러 폰, 개인 디지털 보조기(Personal Digital Assistants: PDAs), 디지털 카메라, 캠코더, 및 휴대용 오디오 재생장치(예를 들어, MP3), PMP 등이 될 수 있다.
본 발명에 따른 메모리 시스템 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 개략적으로 보여주는 도면이다.
도 2는 본 발명에 따른 비휘발성 메모리 장치에서 피크 전류가 줄어드는 이유를 설명하기 위한 도면이다.
도 3은 본 발명의 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다.
도 4는 도 3에 도시된 페이지 버퍼에 대한 실시 예를 보여주는 도면이다.
도 5는 도 4에 도시된 페이지 버퍼에서 비트라인 금지 전압을 제공하기 위한 제어신호들을 보여주기 위한 도면이다.
도 6은 도 4에 도시된 페이지 버퍼에서 비트라인 프로그램 전압을 제공하기 위한 제어신호들을 보여주기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 스트링 선택 라인으로 제공되는 스트링 선택 전압의 실시 예를 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 9는 프로그램 루프들이 2개 및 4개의 그룹들로 구분된 프로그램 방법을 보여주는 도면이다.
도 10은 루프 회수에 상관없이 스트링 선택 전압이 일정하게 유지되는 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다.
도 12는 본 발명에 따른 비휘발성 메모리 장치의 제 2 실시 예를 보여주는 도면이다.
도 13은 도 12에 도시된 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 14는 루프 회수가 증가됨에 따라 비트라인 금지 전압의 레벨이 점차적으로 증가하는 구간과 비트라인 금지 전압의 레벨이 일정하게 유지되는 구간의 다양한 조합으로 구현된 프로그램 방법들을 보여주는 도면이다.
도 15는 도 12에 도시된 비휘발성 메모리 장치에서 루프 회수에 상관없이 스트링 선택 전압이 일정하게 유지되는 프로그램 방법을 설명하기 위한 도면이다.
도 16은 도 12에 도시된 비휘발성 메모리 장치의 프로그램 방법의 실시 예를 보여주는 흐름도이다.
도 17은 본 발명의 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다.
도 18은 도 17에 도시된 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 19는 도 17에 도시된 비휘발성 메모리 장치의 프로그램 방법의 실시 예를 보여주는 흐름도이다.
도 20은 본 발명에 따른 메모리 카드에 대한 블록도이다.
도 21은 본 발명에 따른 모비낸드를 보여주는 블록도이다.
도 22는 본 발명의 실시 예 따른 솔리드 스테이트 드라이버를 보여주는 도면이다.
도 23은 본 발명에 따른 서버 시스템을 보여주는 블록도이다.
도 24는 본 발명에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
도 25는 본 발명에 따른 전자기기를 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200, 300: 비휘발성 메모리 장치
12, 22: 낸드 플래시 메모리 장치
36: 플래시 메모리 장치들
110, 210, 310: 메모리 셀 어레이
120, 220, 320: 로우 디코더
130, 230, 330: 입출력 회로
PB0~PBn-1: 페이지 버퍼
140, 240, 340: 전압 발생기 및 제어로직
242: 제어로직
244: 워드라인 전압 발생기
246: 비트라인 전압 발생기
SL: 감지 래치
DL0~DLk-1: 데이터 래치
SLT: 비트라인 선택 트랜지스터
SHT: 비트라인 제어 트랜지스터
121: 비트라인 풀업 회로
122: 비트라인 풀다운 회로
10: 메모리 카드 20: 모비낸드
30: 솔리드 스테이트 드라이브 40: 서버 시스템
50: 컴퓨팅 시스템 60: 전자기기

Claims (10)

  1. 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    프로그램 조건에 따라 비트라인 금지 전압을 결정하는 단계; 및
    상기 결정된 비트라인 금지 전압을 이용하여 프로그램 동작을 수행하는 단계를 포함하고,
    상기 프로그램 조건은 프로그램 루프들의 회수이고,
    상기 프로그램 루프들은 적어도 2개의 프로그램 그룹들로 구분되고,
    상기 적어도 2개의 프로그램 그룹들에 대응하여 상기 비트라인 금지 전압이 결정되는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 프로그램 조건은 선택된 워드라인에 인가되는 프로그램 전압인 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 프로그램 조건은 선택된 워드라인에 연결된 프로그램 금지 셀들의 개수인 프로그램 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 프로그램 루프 회수가 증가됨에 따라 상기 비트라인 금지 전압이 증가되는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 비트라인 금지 전압이 증가됨에 따라 스트링 선택 전압이 증가되는 프로그램 방법.
  8. 복수의 워드라인들과 복수의 비트라인들이 교차하여 형성된 메모리 셀들을 갖는 메모리 셀 어레이; 및
    프로그램 조건에 따라 비트라인 금지 전압을 결정하고, 프로그램 동작시 상기 결정된 비트라인 금지 전압을 선택된 워드라인의 프로그램 금지 셀들에 연결된 비트라인들로 제공하는 고전압 발생기 및 제어로직을 포함하고,
    상기 프로그램 조건은 프로그램 루프들의 회수이고,
    상기 프로그램 루프들은 적어도 2개의 프로그램 그룹들로 구분되고,
    상기 적어도 2개의 프로그램 그룹들에 대응하여 상기 비트라인 금지 전압이 결정되는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 프로그램 동작시 입력 어드레스에 따라 상기 복수의 워드라인들 중 상기 선택된 워드라인을 결정하는 로우 디코더; 및
    상기 프로그램 동작시 데이터를 입력받아 임시로 저장하는 입출력 회로를 포함하는 비휘발성 메모리 장치.
  10. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 비휘발성 메모리 장치는,
    복수의 워드라인들과 복수의 비트라인들이 교차하여 형성된 메모리 셀들을 갖는 메모리 셀 어레이;
    프로그램 동작시 입력된 어드레스에 응답하여 상기 복수의 워드라인들 중 어느 하나를 선택하는 로우 디코더;
    상기 프로그램 동작시 데이터를 입력받아 임시로 저장하는 입출력 회로; 및
    상기 프로그램 동작시 상기 선택된 워드라인으로 프로그램 전압을 제공하고, 상기 입력된 데이터에 대응하여 상기 선택된 워드라인의 프로그램 금지 셀들에 연결된 비트라인들로는 비트라인 금지 전압을 제공하고, 상기 선택된 워드라인의 프로그램 셀들에 연결된 비트라인들로 비트라인 프로그램 전압을 제공하도록 상기 로우 디코더 및 상기 입출력 회로를 제어하고, 프로그램 조건에 따라 상기 비트라인 금지 전압을 결정하는 고전압 발생기 및 제어로직을 포함하고,
    상기 프로그램 조건은 프로그램 루프들의 회수이고,
    상기 프로그램 루프들은 적어도 2개의 프로그램 그룹들로 구분되고,
    상기 적어도 2개의 프로그램 그룹들에 대응하여 상기 비트라인 금지 전압이 결정되는 메모리 시스템.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8619474B2 (en) * 2009-09-10 2013-12-31 Micron Technology, Inc. Data line management in a memory device
US8542534B2 (en) * 2010-04-08 2013-09-24 Micron Technology, Inc. Select gate programming in a memory device
US8305807B2 (en) 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8432732B2 (en) 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
US8514630B2 (en) 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
US8379454B2 (en) 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8750042B2 (en) 2011-07-28 2014-06-10 Sandisk Technologies Inc. Combined simultaneous sensing of multiple wordlines in a post-write read (PWR) and detection of NAND failures
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US8775901B2 (en) 2011-07-28 2014-07-08 SanDisk Technologies, Inc. Data recovery for defective word lines during programming of non-volatile memory arrays
KR101839880B1 (ko) * 2011-12-22 2018-03-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR101996004B1 (ko) * 2012-05-29 2019-07-03 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 그것의 메모리 시스템
US9164526B2 (en) 2012-09-27 2015-10-20 Sandisk Technologies Inc. Sigma delta over-sampling charge pump analog-to-digital converter
US9810723B2 (en) 2012-09-27 2017-11-07 Sandisk Technologies Llc Charge pump based over-sampling ADC for current detection
US9087601B2 (en) * 2012-12-06 2015-07-21 Sandisk Technologies Inc. Select gate bias during program of non-volatile storage
KR102007007B1 (ko) * 2012-12-10 2019-08-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102081757B1 (ko) 2013-06-26 2020-02-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102230195B1 (ko) * 2014-07-28 2021-03-19 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
KR102263155B1 (ko) * 2015-01-16 2021-06-10 엘지전자 주식회사 영상표시기기 및 그의 동작 방법
KR20160138757A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9698676B1 (en) 2016-03-11 2017-07-04 Sandisk Technologies Llc Charge pump based over-sampling with uniform step size for current detection
TWI635499B (zh) * 2017-09-11 2018-09-11 旺宏電子股份有限公司 編程非揮發性記憶體的方法及記憶體系統
US10706941B1 (en) 2019-04-01 2020-07-07 Sandisk Technologies Llc Multi-state programming in memory device with loop-dependent bit line voltage during verify
US11328754B2 (en) 2020-05-29 2022-05-10 Western Digital Technologies, Inc. Pre-charge timing control for peak current based on data latch count
US11250892B2 (en) 2020-05-29 2022-02-15 Western Digital Technologies, Inc. Pre-charge ramp rate control for peak current based on data latch count

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888844B1 (ko) 2007-06-28 2009-03-17 삼성전자주식회사 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172408B1 (ko) * 1995-12-11 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
JP3610691B2 (ja) * 1996-09-09 2005-01-19 ソニー株式会社 半導体不揮発性記憶装置
KR100347866B1 (ko) * 1999-03-08 2002-08-09 삼성전자 주식회사 낸드 플래시 메모리 장치
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
JP2007042166A (ja) 2005-08-01 2007-02-15 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
KR100845135B1 (ko) 2006-12-22 2008-07-09 삼성전자주식회사 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한불휘발성 메모리 장치
JP4435200B2 (ja) * 2007-04-03 2010-03-17 株式会社東芝 半導体記憶装置のデータ書き込み方法
KR20090048763A (ko) * 2007-11-12 2009-05-15 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
US8619474B2 (en) * 2009-09-10 2013-12-31 Micron Technology, Inc. Data line management in a memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888844B1 (ko) 2007-06-28 2009-03-17 삼성전자주식회사 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법

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