KR20160138757A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20160138757A
KR20160138757A KR1020150073019A KR20150073019A KR20160138757A KR 20160138757 A KR20160138757 A KR 20160138757A KR 1020150073019 A KR1020150073019 A KR 1020150073019A KR 20150073019 A KR20150073019 A KR 20150073019A KR 20160138757 A KR20160138757 A KR 20160138757A
Authority
KR
South Korea
Prior art keywords
voltage
program
memory cells
program voltage
determined
Prior art date
Application number
KR1020150073019A
Other languages
English (en)
Inventor
이희열
유현승
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150073019A priority Critical patent/KR20160138757A/ko
Priority to US14/868,586 priority patent/US9466376B1/en
Priority to CN201510695911.5A priority patent/CN106205700B/zh
Priority to TW104136655A priority patent/TWI681394B/zh
Publication of KR20160138757A publication Critical patent/KR20160138757A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부, 및 상기 검증 동작 결과 이전 검증 동작에서 패스로 판단된 메모리 셀들이 페일로 판단된 경우, 페일로 판단된 메모리 셀들과 연결된 비트라인에 설정 프로그램 전압을 인가한 후 상기 프로그램 전압 인가 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명은 반도체 메모리 장치의 프로그램 동작 시 프로그램 완료된 메모리 셀들의 문턱 전압 분포가 변화하는 것을 억제하여 반도체 메모리 장치의 리텐션 특성을 개선할 수 있는 반도체 메모리 장치의 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부, 및 상기 검증 동작 결과 이전 검증 동작에서 패스로 판단된 메모리 셀들이 페일로 판단된 경우, 페일로 판단된 메모리 셀들과 연결된 비트라인에 설정 프로그램 전압을 인가한 후 상기 프로그램 전압 인가 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 전압을 인가하는 단계와, 상기 선택된 메모리 셀들에 대해 검증 동작을 수행하는 단계와, 상기 검증 동작 결과 일부 메모리 셀들이 프로그램 페일로 판단될 경우 상기 프로그램 전압을 상승시켜 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계, 및 상기 검증 동작 결과 이전 검증 동작시 프로그램 패스로 판단된 메모리 셀들이 현재 검증 동작에서 프로그램 페일로 판단될 경우, 검증 결과가 패스에서 페일로 변경된 메모리 셀들의 비트라인에 설정 프로그램 전압을 인가하고 상기 프로그램 전압을 상승시켜 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 전압을 인가하는 단계와, 상기 선택된 메모리 셀들 중 일부 메모리 셀들이 프로그램되었는지 검증하는 검증 동작을 수행하는 단계와, 상기 일부 메모리 셀들과 연결된 비트라인을 프로그램 금지 전압으로 제어한 후 새로운 프로그램 전압을 인가하는 단계, 및 상기 검증 동작 결과 이전 검증 동작시 패스로 판단된 후 현재 검증 동작에서 페일로 판단 결과가 변경된 특정 메모리 셀들이 검출될 경우 상기 특정 메모리 셀들과 연결된 비트라인을 제1 설정 프로그램 전압으로 제어하고, 나머지 프로그램 페일로 판단된 메모리 셀들의 비트라인을 프로그램 허용 전압으로 제어한 후 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함한다.
본 발명에 따르면, 프로그램 동작시 프로그램 완료된 메모리 셀들에 대해 재검증 동작을 수행하고 그 결과에 따라 다음 프로그램 전압 인가 동작시 비트라인의 전위를 조절하여 일정 레벨만큼 문턱 전압이 상승하도록 재프로그램함으로써 반도체 메모리 장치의 리텐션 특성을 개선할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 3은 프로그램된 메모리 셀의 리텐션 특성을 설명하기 위한 구성도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 스트링을 포함한다. 다수의 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 다수의 소스 사이드 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 중 프로그램 전압 인가 동작 시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 워드라인들(WL)에 인가한다. 또한 어드레스 디코더(120)는 프로그램 검증 동작시 전압 생성부(150)에서 생성된 검증 전압(Vverify)을 선택된 워드라인에 인가한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 또한 복수의 페이지 버퍼들(PB1~PBm)은 프로그램 검증 동작 시 메모리 셀 어레이(110)의 비트라인들(BL1 내지 BLm)의 전위를 센싱하고 이를 프로그램 동작 시 임시 저장된 데이터와 비교하여 검증 동작을 수행하고 그 결과에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위를 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다. 또한 복수의 페이지 버퍼들(PB1~PBm)은 프로그램이 완료된 메모리 셀들 중 다음 검증 동작시 프로그램 페일로 판단된 메모리 셀들과 연결된 비트라인의 전위 레벨을 설정 프로그램 전압으로 제어하여 일정 레벨만큼 문턱 전압이 상승하도록 한다. 이때 설정 프로그램 전압은 전원 전압(VDD) 보다 낮고 접지 전압(VSS)보다 높은 전압으로 설정할 수 있다. 또한 설정 프로그램 전압은 ISPP(Incremental Step Pulse Program)의 스텝 전압(Vstep)의 설정 배수일 수 있다. 예를 들어 설정 프로그램 전압은 두 배의 스텝 전압(2Vstep) 또는 세 배의 스텝 전압(3Vstep) 일 수 있다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 프로그램 동작 시 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)가 ISPP 동작을 수행하도록 제어하며, 프로그램 검증 동작시 검증 결과에 따라 비트라인의 전위 레벨을 제어하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한 제어 로직(140)은 검증 결과 패스로 판단된 후 다음 검증 동작시 페일로 판단되는 메모리 셀들의 경우 비트라인의 전위 레벨을 설정 프로그램 전압으로 제어한 후 재프로그램 되도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)의 제어에 따라 프로그램 동작 중 프로그램 전압 인가 동작 시 프로그램 전압(Vpgm) 및 패스 전압을 생성하고, 프로그램 동작 중 프로그램 검증 동작시 검증 전압(Vverify) 및 패스 전압을 생성한다. 전압 생성부(150)는 프로그램 전압(Vpgm)은 인가 횟수가 증가할수록 스텝 전압만큼 점차 상승하도록 생성한다.
도 2는 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다. 도 3은 프로그램된 메모리 셀의 리텐션 특성을 설명하기 위한 구성도이다.
도 2 및 도 3을 참조하면, 반도체 기판 상에 공통 소스 라인(SL)이 형성된다. 공통 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SGS, WL0~WLn, SGD)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(ML)이 형성되며, 다층막(ML)은 수직 채널층(SP)과 도전막들(SGS, WL0~WLn, SGD) 사이에도 위치한다. 다층막(ML)은 산화막, 질화막, 및 산화막이 순차적으로 적층된 ONO 구조로 형성될 수 있다.
최하부 도전막은 소스 선택 라인(SGS)이 되고, 최상부 도전막은 드레인 선택 라인(SGD)이 된다. 소스 선택 라인(SGS) 및 드레인 선택 라인(SGD) 사이의 도전막들은 워드라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SGS, WL0~WLn, SGD)이 다층으로 형성되고, 도전막들(SGS, WL0~WLn, SGD)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(SGD)이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터(SDT)가 형성되고, 최하부 도전막(SGS)이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성된다. 중간 도전막들(WL0~WLn)이 수직 채널층(SP)을 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.
상술한 메모리 셀들(C0~Cn)은 프로그램 동작시 수직 채널층(SP)에 존재하던 전자(ⓔ)들이 프로그램 전압에 의해 터널링되어 다층막(ML)의 전하 저장막에 트랩된다. 그러나 트랩된 전자들 중 일부는 프로그램 동작 직 후, 다층막(ML)에서 디트랩되거나 인접 영역으로 이동하게 되어 프로그램 검증 동작시 프로그램 패스로 판단된 메모리 셀들이 다음 프로그램 검증 동작시 프로그램 페일로 판단될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 4를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
1) 프로그램 전압 인가(S210)
외부로부터 프로그램 동작에 대한 커맨드(CMD) 및 제어 신호(CTRL)가 입력되면, 제어 로직(140)은 읽기 및 쓰기 회로(130)를 제어하여 외부에서 입력되는 프로그램 데이터(DATA)들을 복수의 페이지 버퍼들(PB1 내지 PBm)에 임시 저장한다.
복수의 페이지 버퍼들(PB1 내지 PBm)은 임시 저장된 프로그램 데이터(DATA)에 따라 대응하는 비트라인의 전위 레벨을 제어한다.
제어 로직(140)은 프로그램 전압(Vpgm)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
2) 검증 동작(S220)
프로그램 전압 인가 동작(S210)이 완료되면, 제어 로직(140)은 검증 전압(Vverify)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 검증 전압(Vverify)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
검증 전압(Vverify)이 인가되는 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 검증 동작을 수행한다.
3) 검증 동작 결과 판단(S230)
상술한 검증 동작(S220)의 결과 선택된 워드라인에 연결된 다수의 메모리 셀들 중 목표 문턱 전압보다 높은 문턱 전압으로 프로그램되어 프로그램 패스로 판단되는 메모리 셀들의 유무를 확인한다.
4) 프로그램 전압 설정(S240)
상술한 검증 동작 결과 판단(S230) 단계에서 선택된 워드라인에 연결된 모든 메모리 셀들이 프로그램되지 않았다고 판단될 경우 제어 로직(140)은 이전 프로그램 전압 인가 단계에서 사용된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)을 설정하고, 상술한 프로그램 전압 인가(S210) 단계부터 재수행하도록 주변 회로들을 제어한다.
5) 비트라인 전압 설정(S250)
상술한 검증 동작 결과 판단(S230) 단계에서 선택된 워드라인에 연결된 다수의 메모리 셀들 중 적어도 하나의 메모리 셀들이 프로그램 패스로 판단될 경우, 읽기 및 쓰기 회로(130)는 프로그램 패스로 판단된 메모리 셀들과 연결된 비트라인의 전위(VBL)을 프로그램 금지 전압(VDD)으로 제어한다. 또한 프로그램되지 않은 메모리 셀들의 경우 이전 비트라인 전위 레벨을 유지한다.
6) 프로그램 전압 설정(S260)
상술한 비트라인 전압 설정(S250) 단계 이 후, 제어 로직(140)은 이전 프로그램 전압 인가 단계에서 사용된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)을 설정한다.
7) 프로그램 전압 인가(S270)
프로그램 전압 설정(S260) 단계 이 후, 제어 로직(140)은 프로그램 전압(Vpgm)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
8) 검증 동작(S280)
프로그램 전압 인가 동작(S270)이 완료되면, 제어 로직(140)은 검증 전압(Vverify)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 검증 전압(Vverify)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
검증 전압(Vverify)이 인가되는 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 검증 동작을 수행한다.
9) 재검증 동작 패스 여부 판단(S290)
상술한 검증 동작(S280)의 결과 선택된 워드라인에 연결된 다수의 메모리 셀들 중 목표 문턱 전압보다 높은 문턱 전압으로 프로그램되어 프로그램 패스로 판단되는 메모리 셀들의 유무를 확인한다. 이때 이전 검증 동작 결과 판단(S230) 단계에서 프로그램 패스로 판단되었다가 재검증 동작 패스 여부 판단(S290)에서 프로그램 페일로 변경된 메모리 셀들의 유무를 확인한다. 이전 검증 동작 결과 판단(S230) 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S290)에서 프로그램 페일로 판단된 메모리 셀들이 없을 경우 재검증 동작을 패스하였다고 판단하고, 검증 동작 결과 판단(S230) 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S290)에서 프로그램 페일로 판단된 메모리 셀들이 존재할 경우 재검증 동작을 패스하지 못하였다고 판단한다.
10) 비트라인 전압 설정(S300)
상술한 재검증 동작 패스 여부 판단(S290) 단계에서, 재검증 동작을 패스하지 못하였다고 판단될 경우, 읽기 및 쓰기 회로(130)는 검증 동작 결과 판단(S230) 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S290)에서 프로그램 페일로 판단된 메모리 셀들과 연결된 비트라인들에 프로그램 금지 전압(VDD)보다 낮고 프로그램 허용 전압(VSS) 보다 높은 설정 프로그램 전압을 인가한다. 이때 설정 프로그램 전압은 설정 프로그램 전압은 ISPP(Incremental Step Pulse Program)의 스텝 전압(Vstep)의 설정 배수일 수 있다. 예를 들어 설정 프로그램 전압은 두 배의 스텝 전압(2Vstep) 일 수 있다. 설정 프로그램 전압은 검증 동작 결과 판단(S230) 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S290)에서 프로그램 페일로 판단된 메모리 셀들이 다음 프로그램 전압 인가 동작시 문턱 전압이 상승하되, 오버 프로그램되지 않도록 설정하는 것이 바람직하다.
또한, 상술한 재검증 동작 패스 여부 판단(S290) 단계에서 프로그램 패스로 판단된 메모리 셀들과 연결된 비트라인의 전위(VBL)을 프로그램 금지 전압(VDD)으로 제어한다. 또한 프로그램되지 않은 메모리 셀들의 경우 이전 비트라인 전위 레벨을 유지한다.
설정 프로그램 전압은 프로그램 전압이 증가할수록 증가시킬 수 있으며, 그 증가량은 스텝 전압(Vstep)과 같거나 작은 전압만큼 상승시켜 설정할 수 있다.
이 후, 상술한 프로그램 전압 설정(S260) 단계부터 재수행한다.
11) 모든 메모리 셀 패스 여부 판단(S310)
상술한 재검증 동작 패스 여부 판단(S290) 단계에서, 재검증 동작을 패스하였다고 판단될 경우 모든 메모리 셀들이 패스되었는지 확인한다. 모든 메모리 셀들이 목표 문턱 전압보다 높게 프로그램되었을 경우 프로그램 동작을 종료하고, 일부 메모리 셀들이 목표 문턱 전압 보다 낮다고 판단될 경우 상술한 비트라인 전압 설정(S300) 단계부터 재수행한다.
상술한 바와 같이 본원 발명의 일실시 예에 따르면, 검증 동작 시 패스로 판단된 메모리 셀들 중 리텐션 특성에 따라 다음 검증 동작 시 페일로 판단된 메모리 셀들의 비트라인 전위 레벨을 설정 프로그램 전압으로 제어하여 프로그램 동작을 진행함으로써, 리텐션 특성 저하에 따라 문턱 전압 분포가 넓어지는 것을 개선할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 3 및 도 5를 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
1) 프로그램 전압 인가(S410)
외부로부터 프로그램 동작에 대한 커맨드(CMD) 및 제어 신호(CTRL)가 입력되면, 제어 로직(140)은 읽기 및 쓰기 회로(130)를 제어하여 외부에서 입력되는 프로그램 데이터(DATA)들을 복수의 페이지 버퍼들(PB1 내지 PBm)에 임시 저장한다.
복수의 페이지 버퍼들(PB1 내지 PBm)은 임시 저장된 프로그램 데이터(DATA)에 따라 대응하는 비트라인의 전위 레벨을 제어한다.
제어 로직(140)은 프로그램 전압(Vpgm)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
2) 검증 동작(S420)
프로그램 전압 인가 동작(S210)이 완료되면, 제어 로직(140)은 검증 전압(Vverify)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 검증 전압(Vverify)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
검증 전압(Vverify)이 인가되는 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 검증 동작을 수행한다.
3) 검증 동작 결과 판단(S430)
상술한 검증 동작(S220)의 결과 선택된 워드라인에 연결된 다수의 메모리 셀들 중 목표 문턱 전압보다 높은 문턱 전압으로 프로그램되어 프로그램 패스로 판단되는 메모리 셀들의 유무를 확인한다.
4) 프로그램 전압 설정(S440)
상술한 검증 동작 결과 판단(S230) 단계에서 선택된 워드라인과 연결된 모든 메모리 셀들이 프로그램되지 않았다고 판단될 경우 제어 로직(140)은 이전 프로그램 전압 인가 단계에서 사용된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)을 설정하고, 상술한 프로그램 전압 인가(S410) 단계부터 재수행하도록 주변 회로들을 제어한다.
5) 비트라인 전압 설정(S450)
상술한 검증 동작 결과 판단(S230) 단계에서 선택된 워드라인에 연결된 다수의 메모리 셀들 중 적어도 하나의 메모리 셀들이 프로그램 패스로 판단될 경우, 읽기 및 쓰기 회로(130)는 프로그램 패스로 판단된 메모리 셀들과 연결된 비트라인의 전위(VBL)을 프로그램 금지 전압(VDD)으로 제어한다. 또한 프로그램되지 않은 메모리 셀들의 경우 이전 비트라인 전위 레벨을 유지한다.
6) 프로그램 금지 모드에서의 프로그램 전압 인가 횟수 판단(S460)
상술한 비트라인 전압 설정(S450) 단계를 진행한 후 프로그램 전압 인가 동작을 진행한 횟수가 설정 횟수(a)보다 크거나 같은지 또는 작은지를 판단한다. 설정 횟수(a)는 2일 수 있다. 즉, 프로그램 전압 인가 횟수 판단(S460) 단계는 프로그램 패스로 판단된 메모리 셀들의 비트라인에 프로그램 금지 전압(VDD)이 인가된 상태에서 프로그램 전압이 인가된 횟수가 설정 횟수 미만으로 수행된 경우 상술한 프로그램 전압 설정(S440) 단계부터 재수행한다.
7) 프로그램 전압 설정(S470)
상술한 프로그램 금지 모드에서의 프로그램 전압 인가 횟수 판단(S460) 단계에서 프로그램 패스로 판단된 메모리 셀들의 비트라인에 프로그램 금지 전압(VDD)이 인가된 상태에서 프로그램 전압이 설정 횟수 이상으로 인가되었을 경우, 제어 로직(140)은 이전 프로그램 전압 인가 단계에서 사용된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)을 설정한다.
8) 프로그램 전압 인가(S480)
프로그램 전압 설정(S470) 단계 이 후, 제어 로직(140)은 프로그램 전압(Vpgm)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
9) 검증 동작(S490)
프로그램 전압 인가 동작(S480)이 완료되면, 제어 로직(140)은 검증 전압(Vverify)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 검증 전압(Vverify)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
검증 전압(Vverify)이 인가되는 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 검증 동작을 수행한다.
10) 재검증 동작 패스 여부 판단(S500)
상술한 검증 동작(S490)의 결과 선택된 워드라인에 연결된 다수의 메모리 셀들 중 목표 문턱 전압보다 높은 문턱 전압으로 프로그램되어 프로그램 패스로 판단되는 메모리 셀들의 유무를 확인한다. 이때 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었다가 재검증 동작 패스 여부 판단(S500)에서 프로그램 페일로 변경된 메모리 셀들의 유무를 확인한다. 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S500)에서 프로그램 페일로 판단된 메모리 셀들이 없을 경우 재검증 동작을 패스하였다고 판단하고, 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S500)에서 프로그램 페일로 판단된 메모리 셀들이 존재할 경우 재검증 동작을 패스하지 못하였다고 판단한다.
11) 비트라인 전압 설정(S510)
상술한 재검증 동작 패스 여부 판단(S500) 단계에서, 재검증 동작을 패스하지 못하였다고 판단될 경우, 읽기 및 쓰기 회로(130)는 검증 동작 결과 판단(S430) 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S500)에서 프로그램 페일로 판단된 메모리 셀들과 연결된 비트라인들에 프로그램 금지 전압(VDD)보다 낮고 프로그램 허용 전압(VSS) 보다 높은 설정 프로그램 전압을 인가한다. 이때 설정 프로그램 전압은 설정 프로그램 전압은 ISPP(Incremental Step Pulse Program)의 스텝 전압(Vstep)의 설정 배수일 수 있다. 예를 들어 설정 프로그램 전압은 세 배의 스텝 전압(3Vstep) 일 수 있다. 설정 프로그램 전압은 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S500)에서 프로그램 페일로 판단된 메모리 셀들이 다음 프로그램 전압 인가 동작시 문턱 전압이 상승하되, 오버 프로그램되지 않도록 설정하는 것이 바람직하다.
또한, 상술한 재검증 동작 패스 여부 판단(S500) 단계에서 프로그램 패스로 판단된 메모리 셀들과 연결된 비트라인의 전위(VBL)을 프로그램 금지 전압(VDD)으로 제어한다. 또한 프로그램되지 않은 메모리 셀들의 경우 이전 비트라인 전위 레벨을 유지한다.
설정 프로그램 전압은 프로그램 전압이 증가할수록 증가시킬 수 있으며, 그 증가량은 스텝 전압(Vstep)과 같거나 작은 전압만큼 상승시켜 설정할 수 있다.
이 후, 상술한 프로그램 전압 설정(S470) 단계부터 재수행한다.
12) 모든 메모리 셀 패스 여부 판단(S520)
상술한 재검증 동작 패스 여부 판단(S500) 단계에서, 재검증 동작을 패스하였다고 판단될 경우 모든 메모리 셀들이 패스되었는지 확인한다. 모든 메모리 셀들이 목표 문턱 전압보다 높게 프로그램되었을 경우 프로그램 동작을 종료하고, 일부 메모리 셀들이 목표 문턱 전압 보다 낮다고 판단될 경우 상술한 비트라인 전압 설정(S510) 단계부터 재수행한다.
상술한 바와 같이 본원 발명의 일실시 예에 따르면, 검증 동작 시 패스로 판단된 메모리 셀들 중 리텐션 특성에 따라 다음 검증 동작 시 페일로 판단된 메모리 셀들의 비트라인 전위 레벨을 설정 프로그램 전압으로 제어하여 프로그램 동작을 진행함으로써, 리텐션 특성 저하에 따라 문턱 전압 분포가 넓어지는 것을 개선할 수 있다. 또한 프로그램 패스된 메모리 셀들에 인가된 프로그램 펄스 인가 횟수에 따라 재검증 동작의 수행 여부를 결정함으로써 프로그램 패스된 후 리텐션 특성에 의해 문턱 전압 분포가 낮아지는 시간을 확보한 후 재프로그램 동작을 수행할 수 있어 문턱 전압 분포를 더욱 개선할 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 3 및 도 6을 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
1) 프로그램 전압 인가(S610)
외부로부터 프로그램 동작에 대한 커맨드(CMD) 및 제어 신호(CTRL)가 입력되면, 제어 로직(140)은 읽기 및 쓰기 회로(130)를 제어하여 외부에서 입력되는 프로그램 데이터(DATA)들을 복수의 페이지 버퍼들(PB1 내지 PBm)에 임시 저장한다.
복수의 페이지 버퍼들(PB1 내지 PBm)은 임시 저장된 프로그램 데이터(DATA)에 따라 대응하는 비트라인의 전위 레벨을 제어한다.
제어 로직(140)은 프로그램 전압(Vpgm)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
2) 검증 동작(S620)
프로그램 전압 인가 동작(S210)이 완료되면, 제어 로직(140)은 검증 전압(Vverify)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 검증 전압(Vverify)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
검증 전압(Vverify)이 인가되는 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 검증 동작을 수행한다.
3) 검증 동작 결과 판단(S630)
상술한 검증 동작(S220)의 결과 선택된 워드라인에 연결된 다수의 메모리 셀들 중 목표 문턱 전압보다 높은 문턱 전압으로 프로그램되어 프로그램 패스로 판단되는 메모리 셀들의 유무를 확인한다.
4) 프로그램 전압 설정(S640)
상술한 검증 동작 결과 판단(S230) 단계에서 선택된 워드라인과 연결된 모든 메모리 셀들이 프로그램되지 않았다고 판단될 경우 제어 로직(140)은 이전 프로그램 전압 인가 단계에서 사용된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)을 설정하고, 상술한 프로그램 전압 인가(S610) 단계부터 재수행하도록 주변 회로들을 제어한다.
5) 비트라인 전압 설정(S650)
상술한 검증 동작 결과 판단(S630) 단계에서 선택된 워드라인에 연결된 다수의 메모리 셀들 중 적어도 하나의 메모리 셀들이 프로그램 패스로 판단될 경우, 읽기 및 쓰기 회로(130)는 프로그램 패스로 판단된 메모리 셀들과 연결된 비트라인의 전위(VBL)을 프로그램 금지 전압(VDD)으로 제어한다. 또한 프로그램되지 않은 메모리 셀들의 경우 이전 비트라인 전위 레벨을 유지한다.
6) 프로그램 전압 설정(S660)
상술한 비트라인 전압 설정(S650) 이 후, 제어 로직(140)은 이전 프로그램 전압 인가 단계에서 사용된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)을 설정한다.
7) 프로그램 전압 인가(S670)
프로그램 전압 설정(S660) 단계 이 후, 제어 로직(140)은 프로그램 전압(Vpgm)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
8) 검증 동작(S680)
프로그램 전압 인가 동작(S670)이 완료되면, 제어 로직(140)은 검증 전압(Vverify)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 검증 전압(Vverify)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
검증 전압(Vverify)이 인가되는 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 검증 동작을 수행한다.
9) 재검증 동작 패스 여부 판단(S690)
상술한 검증 동작(S680)의 결과 선택된 워드라인에 연결된 다수의 메모리 셀들 중 목표 문턱 전압보다 높은 문턱 전압으로 프로그램되어 프로그램 패스로 판단되는 메모리 셀들의 유무를 확인한다. 이때 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었다가 재검증 동작 패스 여부 판단(S690)에서 프로그램 페일로 변경된 메모리 셀들의 유무를 확인한다. 이전 검증 동작 결과 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S690)에서 프로그램 페일로 판단된 메모리 셀들이 없을 경우 재검증 동작을 패스하였다고 판단하고, 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S690)에서 프로그램 페일로 판단된 메모리 셀들이 존재할 경우 재검증 동작을 패스하지 못하였다고 판단한다.
10) 비트라인 전압 설정(S700)
상술한 재검증 동작 패스 여부 판단(S690) 단계에서, 재검증 동작을 패스하지 못하였다고 판단될 경우, 읽기 및 쓰기 회로(130)는 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S690)에서 프로그램 페일로 판단된 메모리 셀들과 연결된 비트라인들에 프로그램 금지 전압(VDD)보다 낮고 프로그램 허용 전압(VSS) 보다 높은 제1 설정 프로그램 전압을 인가한다. 이때 제1 설정 프로그램 전압은 설정 프로그램 전압은 ISPP(Incremental Step Pulse Program)의 스텝 전압(Vstep)의 설정 배수일 수 있다. 예를 들어 설정 프로그램 전압은 두 배의 스텝 전압(2Vstep) 일 수 있다. 제1 설정 프로그램 전압은 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S690)에서 프로그램 페일로 판단된 메모리 셀들이 다음 프로그램 전압 인가 동작시 문턱 전압이 상승하되, 오버 프로그램되지 않도록 설정하는 것이 바람직하다.
또한, 상술한 재검증 동작 패스 여부 판단(S690) 단계에서 프로그램 패스로 판단된 메모리 셀들과 연결된 비트라인의 전위(VBL)을 프로그램 금지 전압(VDD)으로 제어한다. 또한 프로그램되지 않은 메모리 셀들의 경우 이전 비트라인 전위 레벨을 유지한다.
이 후, 상술한 프로그램 전압 설정(S660) 단계부터 재수행한다.
11) 프로그램 전압 설정(S710)
상술한 재검증 동작 패스 여부 판단(S690) 단계에서 재검증 동작을 패스한 것으로 판단된 경우 제어 로직(140)은 이전 프로그램 전압 인가 단계에서 사용된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)을 설정한다.
12) 프로그램 전압 인가(S720)
프로그램 전압 설정(S710) 단계 이 후, 제어 로직(140)은 프로그램 전압(Vpgm)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
13) 검증 동작(S730)
프로그램 전압 인가 동작(S720)이 완료되면, 제어 로직(140)은 검증 전압(Vverify)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 검증 전압(Vverify)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
검증 전압(Vverify)이 인가되는 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 검증 동작을 수행한다.
14) 재검증 동작 패스 여부 판단(S740)
상술한 검증 동작(S730)의 결과 선택된 워드라인에 연결된 다수의 메모리 셀들 중 목표 문턱 전압보다 높은 문턱 전압으로 프로그램되어 프로그램 패스로 판단되는 메모리 셀들의 유무를 확인한다. 이때 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었다가 재검증 동작 패스 여부 판단(S740)에서 프로그램 페일로 변경된 메모리 셀들의 유무를 확인한다. 이전 검증 동작 결과 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S740)에서 프로그램 페일로 판단된 메모리 셀들이 없을 경우 재검증 동작을 패스하였다고 판단하고, 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S740)에서 프로그램 페일로 판단된 메모리 셀들이 존재할 경우 재검증 동작을 패스하지 못하였다고 판단한다.
15) 비트라인 전압 설정(S750)
상술한 재검증 동작 패스 여부 판단(S740) 단계에서, 재검증 동작을 패스하지 못하였다고 판단될 경우, 읽기 및 쓰기 회로(130)는 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S740)에서 프로그램 페일로 판단된 메모리 셀들과 연결된 비트라인들에 프로그램 금지 전압(VDD)보다 낮고 프로그램 허용 전압(VSS) 보다 높은 제2 설정 프로그램 전압을 인가한다. 이때 제1 설정 프로그램 전압은 설정 프로그램 전압은 ISPP(Incremental Step Pulse Program)의 스텝 전압(Vstep)의 설정 배수일 수 있다. 예를 들어 설정 프로그램 전압은 세 배의 스텝 전압(2Vstep) 일 수 있다. 제2 설정 프로그램 전압은 제1 설정 프로그램 전압보다 높게 설정할 수 있다. 제2 설정 프로그램 전압은 이전 검증 동작 결과 판단 단계에서 프로그램 패스로 판단되었으나 재검증 동작 패스 여부 판단(S740)에서 프로그램 페일로 판단된 메모리 셀들이 다음 프로그램 전압 인가 동작시 문턱 전압이 상승하되, 오버 프로그램되지 않도록 설정하는 것이 바람직하다.
또한, 상술한 재검증 동작 패스 여부 판단(S740) 단계에서 프로그램 패스로 판단된 메모리 셀들과 연결된 비트라인의 전위(VBL)을 프로그램 금지 전압(VDD)으로 제어한다. 또한 프로그램되지 않은 메모리 셀들의 경우 이전 비트라인 전위 레벨을 유지한다.
이 후, 상술한 프로그램 전압 설정(S710) 단계부터 재수행한다.
16) 모든 메모리 셀 패스 여부 판단(S760)
상술한 재검증 동작 패스 여부 판단(S740) 단계에서, 재검증 동작을 패스하였다고 판단될 경우 모든 메모리 셀들이 패스되었는지 확인한다. 모든 메모리 셀들이 목표 문턱 전압보다 높게 프로그램되었을 경우 프로그램 동작을 종료하고, 일부 메모리 셀들이 목표 문턱 전압 보다 낮다고 판단될 경우 상술한 비트라인 전압 설정(S750) 단계부터 재수행한다.
상술한 바와 같이 본원 발명의 일실시 예에 따르면, 검증 동작 시 패스로 판단된 메모리 셀들 중 리텐션 특성에 따라 다음 검증 동작 시 페일로 판단된 메모리 셀들의 비트라인 전위 레벨을 설정 프로그램 전압으로 제어하여 프로그램 동작을 진행함으로써, 리텐션 특성 저하에 따라 문턱 전압 분포가 넓어지는 것을 개선할 수 있다. 또한 비트라인에 인가되는 설정 프로그램 전압을 프로그램 인가 횟수 및 검증 동작이 수행될수록 상승하도록 하여 재프로그램되는 메모리 셀들이 빠르게 프로그램될 수 있도록 할 수 있다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도6을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150 : 전압 생성부

Claims (18)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부; 및
    상기 검증 동작 결과 이전 검증 동작에서 패스로 판단된 메모리 셀들이 페일로 판단된 경우, 페일로 판단된 메모리 셀들과 연결된 비트라인에 설정 프로그램 전압을 인가한 후 상기 프로그램 전압 인가 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 설정 프로그램 전압은 프로그램 금지 전압보다 낮고 프로그램 허용 전압보다 높은 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압 인가 동작이 반복 수행될수록 프로그램 전압이 스텝 전압만큼 상승되도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 설정 프로그램 전압은 상기 스텝 전압의 두 배 또는 세 배의 전압인 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 로직은 상기 이전 검증 동작에서 패스로 판단된 메모리 셀들이 프로그램 금지 모드에서 상기 프로그램 전압 인가 동작을 설정횟수 이상 진행된 경우 상기 검증 동작 결과에 따라 비트라인의 전압을 설정하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압 인가 횟수가 증가할수록 상기 설정 프로그램 전압을 상승시키는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 로직은 상기 설정 프로그램 전압을 상기 스텝 전압과 같거나 낮은 전압만큼 점차 상승시키는 반도체 메모리 장치.
  8. 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 전압을 인가하는 단계;
    상기 선택된 메모리 셀들에 대해 검증 동작을 수행하는 단계;
    상기 검증 동작 결과 일부 메모리 셀들이 프로그램 페일로 판단될 경우 상기 프로그램 전압을 상승시켜 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계; 및
    상기 검증 동작 결과 이전 검증 동작시 프로그램 패스로 판단된 메모리 셀들이 현재 검증 동작에서 프로그램 페일로 판단될 경우, 검증 결과가 패스에서 페일로 변경된 메모리 셀들의 비트라인에 설정 프로그램 전압을 인가하고 상기 프로그램 전압을 상승시켜 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 설정 프로그램 전압은 프로그램 금지 전압보다 낮고 프로그램 허용 전압보다 낮은 반도체 메모리 장치의 동작 방법.
  10. 제 8 항에 있어서,
    상기 설정 프로그램 전압은 상기 스텝 전압의 두 배 또는 세 배의 전압인 반도체 메모리 장치의 동작 방법.
  11. 제 8 항에 있어서,
    상기 이전 검증 동작에서 패스로 판단된 메모리 셀들이 프로그램 금지 모드에서 상기 프로그램 전압 인가 동작을 설정 횟수 이상 진행된 경우 상기 검증 동작 결과에 따라 비트라인의 전압을 설정하는 반도체 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 검증 동작 결과 패스로 판단된 메모리 셀들의 비트라인에는 프로그램 금지 전압이 인가된 후 상기 프로그램 전압 인가 동작이 수행되는 반도체 메모리 장치의 동작 방법.
  13. 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 전압을 인가하는 단계;
    상기 선택된 메모리 셀들 중 일부 메모리 셀들이 프로그램되었는지 검증하는 검증 동작을 수행하는 단계;
    상기 일부 메모리 셀들과 연결된 비트라인을 프로그램 금지 전압으로 제어한 후 새로운 프로그램 전압을 인가하는 단계; 및
    상기 검증 동작 결과 이전 검증 동작시 패스로 판단된 후 현재 검증 동작에서 페일로 판단 결과가 변경된 특정 메모리 셀들이 검출될 경우 상기 특정 메모리 셀들과 연결된 비트라인을 제1 설정 프로그램 전압으로 제어하고, 나머지 프로그램 페일로 판단된 메모리 셀들의 비트라인을 프로그램 허용 전압으로 제어한 후 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 특정 메모리 셀들과 연결된 상기 비트라인을 상기 제1 설정 프로그램 전압으로 제어한 후 수행되는 새로운 검증 동작 결과 이전 검증 동작시 패스로 판단된 후 현재 검증 동작에서 페일로 판단된 메모리 셀들이 검출될 경우 상기 특정 메모리 셀들과 연결된 비트라인을 제2 설정 프로그램 전압으로 제어하고, 나머지 프로그램 페일로 판단된 메모리 셀들의 비트라인을 프로그램 허용 전압으로 제어한 후 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 제2 설정 프로그램 전압은 상기 제1 설정 프로그램 전압보다 높은 반도체 메모리 장치의 동작 방법.
  16. 제 13 항에 있어서,
    상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계는 상기 프로그램 전압을 스텝 전압만큼 상승시켜 상기 프로그램 전압을 인가하는 단계부터 재수행하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 제1 설정 프로그램 전압은 상기 스텝 전압의 두 배이며, 상기 제2 설정 프로그램 전압은 상기 스텝 전압의 세 배인 반도체 메모리 장치의 동작 방법.
  18. 제 13 항에 있어서,
    상기 검종 동작 결과 모든 메모리 셀들이 프로그램 패스로 판단된 경우 프로그램 동작을 종료하는 반도체 메모리 장치의 동작 방법.
KR1020150073019A 2015-05-26 2015-05-26 반도체 메모리 장치 및 그것의 동작 방법 KR20160138757A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150073019A KR20160138757A (ko) 2015-05-26 2015-05-26 반도체 메모리 장치 및 그것의 동작 방법
US14/868,586 US9466376B1 (en) 2015-05-26 2015-09-29 Semiconductor memory device and operating method thereof
CN201510695911.5A CN106205700B (zh) 2015-05-26 2015-10-23 半导体存储器件及其操作方法
TW104136655A TWI681394B (zh) 2015-05-26 2015-11-06 半導體記憶體裝置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150073019A KR20160138757A (ko) 2015-05-26 2015-05-26 반도체 메모리 장치 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20160138757A true KR20160138757A (ko) 2016-12-06

Family

ID=57046091

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150073019A KR20160138757A (ko) 2015-05-26 2015-05-26 반도체 메모리 장치 및 그것의 동작 방법

Country Status (4)

Country Link
US (1) US9466376B1 (ko)
KR (1) KR20160138757A (ko)
CN (1) CN106205700B (ko)
TW (1) TWI681394B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018147535A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP6779819B2 (ja) * 2017-03-22 2020-11-04 キオクシア株式会社 半導体記憶装置
TWI663600B (zh) * 2017-09-08 2019-06-21 旺宏電子股份有限公司 編程非揮發性記憶體的方法及記憶體系統
US10460797B2 (en) 2017-09-08 2019-10-29 Macronix International Co., Ltd. Method for programming non-volatile memory and memory system
TWI635499B (zh) * 2017-09-11 2018-09-11 旺宏電子股份有限公司 編程非揮發性記憶體的方法及記憶體系統
CN110910940B (zh) * 2018-09-18 2021-10-29 北京兆易创新科技股份有限公司 存储器的编程方法、装置、存储设备和存储介质
KR20200106748A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN115273934A (zh) 2020-04-06 2022-11-01 昕原半导体(上海)有限公司 利用芯片上电阻存储器阵列的不可克隆特性的独特芯片标识符
US11823739B2 (en) 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITRM20080114A1 (it) * 2008-02-29 2009-09-01 Micron Technology Inc Compensazione della perdita di carica durante la programmazione di un dispositivo di memoria.
KR101626548B1 (ko) * 2009-07-15 2016-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법
KR101662309B1 (ko) * 2010-02-08 2016-10-04 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101278103B1 (ko) * 2011-09-26 2013-06-24 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20130072519A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20130072518A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR101996004B1 (ko) * 2012-05-29 2019-07-03 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 그것의 메모리 시스템
KR102016036B1 (ko) * 2012-08-30 2019-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102007007B1 (ko) 2012-12-10 2019-08-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102175039B1 (ko) * 2013-06-25 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치의 데이터 기입 방법
KR20150010134A (ko) * 2013-07-18 2015-01-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR101500696B1 (ko) * 2013-10-07 2015-03-12 (주)피델릭스 프로그램 노이즈를 완화하는 노어형 플래시 메모리 장치
KR20150046974A (ko) * 2013-10-23 2015-05-04 에스케이하이닉스 주식회사 저항성 메모리 장치 및 동작 방법과 이를 포함하는 시스템
KR20150143113A (ko) 2014-06-13 2015-12-23 에스케이하이닉스 주식회사 반도체 장치
KR20160021654A (ko) * 2014-08-18 2016-02-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법

Also Published As

Publication number Publication date
CN106205700B (zh) 2020-05-19
TW201642267A (zh) 2016-12-01
CN106205700A (zh) 2016-12-07
TWI681394B (zh) 2020-01-01
US9466376B1 (en) 2016-10-11

Similar Documents

Publication Publication Date Title
US10032518B2 (en) Two part programming and erase methods for non-volatile charge trap memory devices
KR102572610B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102611851B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102618289B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US10388381B2 (en) Semiconductor memory device and operating method thereof
KR102452993B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20160138757A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20160120990A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US11257554B2 (en) Semiconductor memory device and method with selection transistor programming and verification mechanism
KR20170111649A (ko) 메모리 시스템 및 그것의 동작 방법
US20170092365A1 (en) Semiconductor memory device and operating method thereof
KR20170111653A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20180027276A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20190006760A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20180013127A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20150109120A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170037078A (ko) 반도체 메모리 장치
KR20150137858A (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR20170079832A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10672481B2 (en) Semiconductor memory device and operating method thereof
KR20180114419A (ko) 반도체 메모리 장치 및 이의 동작 방법
US10998078B2 (en) Memory system and method of operating the same
US9524793B1 (en) Semiconductor memory device and operating method thereof
KR20160004068A (ko) 반도체 메모리 장치 및 이의 동작 방법