CN111696606B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种抑制了因数据保持造成的阈值电压变化的影响的半导体存储装置。根据实施方式，半导体存储装置包含具备多个存储单元的存储单元阵列(23)、多条字线、字线驱动器(25)、多条位线(BL)、经由多条位线(BL)检测多个存储单元的数据并且对多条位线施加位线电压的感测放大器电路(24)、以及控制部(22)，控制部(22)控制字线驱动器(25)及感测放大器电路(24)以执行对各存储单元的数据写入动作。控制部(22)在写入动作中，根据选择存储单元的目标电平与邻接存储单元的阈值电平的差的状态来变更位线电压，所述选择存储单元连接在成为写入动作的对象的选择字，所述邻接存储单元连接在邻接于选择存储单元的邻接字线。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-45140号(申请日：2019年3月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
NAND(Not AND，与非)型闪速存储器不仅存在将存储单元设为能保存1比特(2值)数据的SLC(Single Level Cell，单层单元)的情况，也存在将存储单元构成为能保存2比特(4值)数据的MLC(Multi Level Cell，多层单元)、能保存3比特(8值)数据的TLC(TripleLevel Cell，三层单元)或能保存4比特(16值)数据的QLC(Quad Level Cell，四层单元)的情况。
当对存储单元进行数据写入时，存储单元的阈值电压根据电荷储存膜所储存的电荷量发生变化。在存储单元被设定高阈值电压作为数据写入的结果的情况下，在保存着写入完成后的数据的状态下经过时间(数据保持)有时会导致阈值电压降低。另外，在存储单元被设定低阈值电压作为数据写入的结果的情况下，在保存着写入完成后的数据的状态下经过时间(数据保持)有时会导致阈值电压上升。
发明内容
实施方式提供一种抑制因数据保持造成的阈值电压变化的影响的半导体存储装置。
根据实施方式，提供一种半导体存储装置，其具有：存储单元阵列，具备多个存储单元，所述多个存储单元可各自设定为多个电平的阈值电压中的任一个；多条字线，分别连接在所述多个存储单元的栅极；字线驱动器，对所述多条字线分别施加电压；多条位线，分别连接在所述多个存储单元的一端；感测放大器电路，经由所述多条位线检测所述多个存储单元的数据，并且对所述多条位线施加位线电压；及控制电路，控制所述字线驱动器及所述感测放大器电路以执行对所述多个存储单元的数据写入动作；且所述控制电路在所述写入动作中，所述控制电路在所述写入动作中，根据选择存储单元的目标电平与邻接存储单元的阈值电平的差的状态来变更所述位线电压，所述选择存储单元连接在成为所述写入动作的对象的选择字线，所述邻接存储单元连接在邻接于所述选择字线的邻接字线。
附图说明
图1是表示第1实施方式所涉及的存储器系统的构成例的框图。
图2是表示第1实施方式的非易失性存储器的构成例的框图。
图3是表示第1实施方式所涉及的三维构造的NAND存储单元阵列的区块的构成例的图。
图4是第1实施方式所涉及的三维构造的NAND存储单元阵列的一部分区域的剖视图。
图5是表示第1实施方式的阈值电压的阈值区域与数据编码的关系的一例的图。
图6是表示第1实施方式所涉及的编程动作时各配线的电位变化的图。
图7是第1实施方式所涉及的编程动作时串的情况的电路图。
图8是表示第1实施方式所涉及的QPW(Quick pass write，快速通过写入)动作时各配线的电位变化的图。
图9是用来对第1实施方式所涉及的通常的编程动作进行说明的图。
图10是用来对第1实施方式所涉及的QPW动作进行说明的图。
图11是表示第1实施方式所涉及的验证动作时各配线的电位变化的图。
图12是表示第1实施方式所涉及的感测放大器电路的具体构成的一例的电路图。
图13是表示第1实施方式所涉及的感测放大器电路的动作波形的图。
图14是用来对第1实施方式所涉及的电荷储存膜中的电子的移动量进行说明的图。
图15是用来对第1实施方式所涉及的电荷储存膜中电子的移动量进行说明的图。
图16是用来对第1实施方式所涉及的数据保持对阈值分布的影响进行说明的说明图。
图17是表示第1实施方式所涉及的QPW动作中QPW电压的增减的判断基准的图。
图18是用来对第1实施方式所涉及的QPW动作时QPW电压的增减引起的阈值分布的变化进行说明的图。
图19是用来对第1实施方式所涉及的QPW使选择存储单元的阈值分布发生的变化进行说明的图。
图20是表示第1实施方式所涉及的利用控制部进行的数据写入流程的示例的流程图。
图21是表示第1实施方式所涉及的执行QPW动作时的处理流程的示例的流程图。
图22是第1实施方式所涉及的选择字线与邻接字线的波形图。
图23是表示第1实施方式的变化例1所涉及的利用控制部进行的数据写入流程的示例的流程图。
图24是示意性地表示第2实施方式所涉及的对一根字线WL进行的写入动作的图。
图25是表示第2实施方式所涉及的第1写入动作及第2写入动作的执行顺序的示例的图。
具体实施方式
以下，参照图式对实施方式进行说明。
(第1实施方式)
(存储器系统的构成)
图1是表示实施方式所涉及的存储器系统的构成例的框图。本实施方式的存储器系统具备存储器控制器1及非易失性存储器2。存储器系统能够与主机连接。主机例如是个人计算机、移动终端等电子机器。
非易失性存储器2是非易失地存储数据的半导体存储装置，例如具备NAND闪速存储器。在本实施方式中，设非易失性存储器2为具有每个存储单元能存储3bit的存储单元的NAND存储器、即3bit/Cell(TLC：Triple Level Cell)的NAND存储器来进行说明。非易失性存储器2经三维化。
存储器控制器1依照来自主机的写入请求控制对非易失性存储器2的数据写入。另外，存储器控制器1依照来自主机的读出请求控制数据从非易失性存储器2的读出。存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correct，错误检查与校正)电路14及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15相互通过内部总线16连接。
主机接口13将从主机接收到的请求、作为用户数据的写入数据等输出到内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的响应等发送到主机。
存储器接口15基于处理器12的指示控制将用户数据等写入非易失性存储器2的处理及从非易失性存储器2读出的处理。
处理器12总括地控制存储器控制器1。处理器12例如为CPU(Central ProcessingUnit，中央处理单元)、MPU(Micro Processing Unit，微处理单元)等。处理器12在经由主机接口13从主机接收到请求的情况下，依照该请求进行控制。例如，处理器12依照来自主机的请求，对存储器接口15指示将用户数据及奇偶校验写入非易失性存储器2。另外，处理器12依照来自主机的请求，对存储器接口15指示从非易失性存储器2读出用户数据及奇偶校验。
处理器12对于储存在RAM11的用户数据，决定在非易失性存储器2上的储存区域(以下称为存储器区域)。用户数据经由内部总线16储存在RAM11。处理器12对作为写入单位的页单位的数据、即页数据实施存储器区域的决定。在本说明书中，将储存在非易失性存储器2的一页中的用户数据定义为单元数据。单元数据例如经编码作为码字储存在非易失性存储器2中。
此外，编码不是必须的。存储器控制器1也可以不进行编码便将单元数据储存在非易失性存储器2中，在图1中表示进行编码的构成作为一构成例。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，可以基于一个单元数据产生一个码字，也可以基于将单元数据分割而成的分割数据产生一个码字。另外，也可以使用多个单元数据产生一个码字。
处理器12对每个单元数据决定写入目标的非易失性存储器2的存储器区域。对非易失性存储器2的存储器区域分配物理地址。处理器12使用物理地址管理单元数据的写入目标的存储器区域。处理器12指定所决定的存储器区域的物理地址，指示存储器接口15将用户数据写入非易失性存储器2。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址的对应。处理器12在接收到来自主机的包含逻辑地址的读出请求的情况下，特定出与逻辑地址对应的物理地址，指定物理地址，对存储器接口15指示用户数据的读出。
ECC电路14对RAM11所储存的用户数据进行编码产生码字。另外，ECC电路14将从非易失性存储器2读出的码字解码。
RAM11在存储到非易失性存储器2之前暂时储存从主机接收的用户数据，或在向主机发送前暂时储存从非易失性存储器2读出的数据。RAM11例如为SRAM(Static RandomAccess Memory，静态随机存取存储器)或DRAM(Dynamic Random Access Memory，动态随机存取存储器)等通用存储器。
在图1中，表示存储器控制器1分别具备ECC电路14及存储器接口15的构成例。然而，也可以将ECC电路14内置于存储器接口15。另外，也可以将ECC电路14内置于非易失性存储器2。
在从主机接收到写入请求的情况下，存储器控制器1以如下方式进行动作。处理器12将写入数据暂时存储在RAM11中。处理器12读出RAM11所储存的数据，输入到ECC电路14。ECC电路14对所输入的数据进行编码，将码字输入到存储器接口15。存储器接口15将被输入的码字写入非易失性存储器2。
在从主机接收到读出请求的情况下，存储器控制器1以如下方式进行动作。存储器接口15将从非易失性存储器2读出的码字输入到ECC电路14。ECC电路14对被输入的码字进行解码，将已解码的数据储存到RAM11。处理器12将RAM11所储存的数据经由主机接口13发送到主机。
图2是表示本实施方式的非易失性存储器的构成例的框图。非易失性存储器2具备NAND I/O(Input/Output，输入/输出)接口21、控制部22、NAND存储单元阵列23、感测放大器电路24及字线驱动器25。非易失性存储器2例如包含单芯片的半导体基板(例如硅基板)。
NAND I/O接口21接收从存储器控制器1输出的写入使能信号WEn、读出使能信号REn、地址锁存使能信号ALE、指令锁存使能信号CLE等控制信号。另外，NAND I/O接口21接收从存储器控制器1输出的指令、地址、数据。
控制部(控制电路)22从NAND I/O接口21接收控制信号、指令、地址、数据，基于它们来控制非易失性存储器2的动作。控制部22例如基于控制信号、指令、地址、数据来控制字线驱动器25及感测放大器电路24，执行写入动作、读出动作、删除动作等。
控制部22在被输入了写入指令的情况下，控制感测放大器电路24及字线驱动器25，将伴随写入指令输入的数据写入NAND存储单元阵列23上的指定的地址。另外，控制部22在被输入了读出指令的情况下，控制感测放大器电路24及字线驱动器25，从NAND存储单元阵列23上的指定的地址读出数据。
例如，控制部22为了对NAND存储单元阵列23所包含的存储单元(存储单元晶体管)MT写入数据，控制利用字线驱动器25对多条字线WL施加的电压、及利用感测放大器电路24对多条位线BL施加的电压(位线电压)。
感测放大器电路24构成为能够对多条位线BL独立地施加电压(或电流)，另外，能够独立地检测多条位线BL的电压(或电流)从而检测各存储单元MT的数据。也就是说，感测放大器电路24能够经由多条位线BL检测多个存储单元MT的数据，并且对多条位线BL施加位线电压。
字线驱动器25构成为能够对多条字线及选择栅极线独立地施加编程电压等各种电压。也就是说，字线驱动器25能够对多条字线施加编程电压。
(NAND存储单元阵列的构成)
图3是表示三维构造的NAND存储单元阵列23的区块的构成例的图。图3表示构成三维构造的NAND存储单元阵列(以下称为存储单元阵列)23的多个区块中的一个区块BLK。存储单元阵列以外的区块也具有与图3同样的构成。如下所述，存储单元阵列23具备多个存储单元MT，多个存储单元MT可各自设定为多个电平的阈值电压的任一个。
如图所示，区块BLK例如包含4个串单元(SU0～SU3)。另外，各个串单元SU包含多个NAND串NS。这里，NAND串NS各自包含8个存储单元MT(MT0～MT7)、及选择晶体管ST1、ST2。此外，这里，NAND串NS所包含的存储单元MT的个数为8个，但并不限定于8个，例如可以是32个、48个、64个、96个。选择晶体管ST1、ST2在电路上表示为一个晶体管，但在构造上也可以与存储单元晶体管相同。另外，例如为了提高截止特性，也可以分别使用多个选择晶体管作为选择晶体管ST1、ST2。进而，也可以在存储单元MT与选择晶体管ST1、ST2之间设置虚设单元晶体管。
存储单元MT是以在选择晶体管ST1、ST2间串联连接的方式配置。一端侧的存储单元MT7连接在选择晶体管ST1，另一端侧的存储单元MT0连接在选择晶体管ST2。
串单元SU0～SU3的各个选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。另一方面，选择晶体管ST2的栅极在位于同一区块BLK内的多个串单元SU间共同连接在同一选择栅极线SGS。另外，位于同一区块BLK内的存储单元MT0～MT7的栅极分别共同连接在字线WL0～WL7。也就是说，字线WL0～WL7及选择栅极线SGS在同一区块BLK内的多个串单元SU0～SU3间共同连接，而与此相对，选择栅极线SGD即便在同一区块BLK内也在每个串单元SU0～SU3中独立。
在构成NAND串NS的存储单元MT0～MT7的栅极，分别连接着字线WL0～WL7。也就是说，多条字线WL连接在多个存储单元MT的栅极。在区块BLK内位于同一行的存储单元MTi的栅极连接在同一字线WLi。此外，在以下说明中，存在将NAND串NS简称为“串”的情况。
各NAND串NS连接在对应的位线。因此，各存储单元MT经由NAND串NS所包含的选择晶体管ST及其它存储单元MT连接在位线。多条位线BL各自包含多个存储单元，连接在多个NAND串NS的一端。
如上所述，位于同一区块BLK内的存储单元MT的数据被一起删除。另一方面，数据的读出及写入是以存储单元组MG为单位(或以页为单位)进行。在本说明书中，将连接在一个字线WLi且从属于一个串单元SU的多个存储单元MT定义为存储单元组MG。在本实施方式中，非易失性存储器2是能保存3比特(8值)数据的TLC(Triple Level Cell)NAND存储器。因此，一个存储单元组MG能保存3页数据。各存储单元MT能够保存的3比特分别对应于该3页。
图4是三维构造的NAND存储单元阵列的一部分区域的剖视图。如图4所示，在p型阱区域(P-well)上形成着多个NAND串NS。也就是说，在p型阱区域上，积层着作为选择栅极线SGS发挥功能的多个配线层333、作为字线WLi发挥功能的多个配线层332、及作为选择栅极线SGD发挥功能的多个配线层331。
而且，形成着贯通这些配线层333、332、331到达p型阱区域的存储器孔334。在存储器孔334的侧面，依次形成着阻挡绝缘膜335、电荷储存膜(电荷保存区域)336、及栅极绝缘膜337，进而，在存储器孔334内嵌埋着导电体柱338。导电体柱338例如包含多晶硅，作为在NAND串NS所包含的存储单元MT以及选择晶体管ST1及ST2进行动作时形成通道的区域发挥功能。也就是说，配线层331、导电体柱338及它们之间的膜335～337分别作为选择晶体管ST1发挥功能，配线层332、导电体柱338及它们之间的膜335～337分别作为存储单元MT发挥功能，配线层333、各导电体柱338及它们之间的膜335～337作为选择晶体管ST2发挥功能。
在各NAND串NS中，在p型阱区域上依次形成着选择晶体管ST2、多个存储单元MT、及选择晶体管ST1。在比导电体柱338更上侧，形成着作为位线BL发挥功能的配线层。在导电体柱338的上端，形成着将导电体柱338与位线BL连接的接触插塞339。
进而，在p型阱区域的表面内，形成着n+型杂质扩散层及p+型杂质扩散层。在n+型杂质扩散层上形成着接触插塞340，在接触插塞340上形成着作为源极线SL发挥功能的配线层。
以上的图4中所示的构成在图4的纸面的深度方向上排列着多个，由在深度方向上排成一列的多个NAND串的集合形成一个串单元SU。
(存储单元晶体管的阈值分布)
图5是表示本实施方式的阈值电压的阈值区域与数据编码的关系的一例的图。在图5中，表示3bit/Cell的非易失性存储器2的阈值分布例。在非易失性存储器2中，利用存储单元MT的电荷储存膜336所储存的电荷量来存储信息。各存储单元MT具有与电荷量相应的阈值电压。而且，存储单元MT所存储的多个数据值分别对应于阈值电压的多个区域(阈值区域)。
图5中记为Er、A、B、C、D、E、F、G的8个分布(山型)表示8个阈值区域内各自的阈值分布。如此，各存储单元MT具有被7条边界分隔的阈值分布。图5的横轴表示阈值电压，纵轴表示存储单元数(单元数)的分布。在相邻的阈值区域之间设定写入动作所使用的验证电压。
在本实施方式中，将阈值电压为验证电压AV以下的区域称为区域Er，将阈值电压大于验证电压AV且为验证电压BV以下的区域称为区域A，将阈值电压大于验证电压BV且为验证电压CV以下的区域称为区域B，将阈值电压大于验证电压CV且为验证电压DV以下的区域称为区域C。另外，在本实施方式中，将阈值电压大于验证电压DV且为验证电压EV以下的区域称为区域D，将阈值电压大于验证电压EV且为验证电压FV以下的区域称为区域E，将阈值电压大于验证电压FV且为验证电压GV以下的区域称为区域F，将阈值电压大于验证电压GV的区域称为区域G。
另外，将对应于区域Er、A、B、C、D、E、F、G的阈值分布分别称为分布Er、A、B、C、D、E、F、G(第1～第8分布)。AV～GV为成为各区域的边界的阈值电压。
在非易失性存储器2中，使多个数据值分别对应于存储单元MT的多个阈值区域(即阈值分布)。将该对应称为数据编码。预先规定该数据编码，在数据写入(编程)时，以成为与根据数据编码存储的数据值相应的阈值区域内的方式对存储单元MT注入电荷。并且，在读出时，对存储单元MT施加读出电压，根据存储单元MT的阈值是低于还是高于读出电压来决定数据、即该存储单元MT的阈值电平。
如图5所示，读出电压AR、BR、CR、DR、ER、FR、GR分别设定为比验证电压AV、BV、CV、DV、EV、FV、GV低的电压。
在图5中，示出了表示对应于各分布的数据值的数据编码。在本实施方式中，使8个阈值分布(阈值区域)分别对应于3bit的8个数据值。阈值电压与对应于上位、中位、下位的各页的比特的数据值的关系如下所示。
·阈值电压位于Er区域内的存储单元为存储“111”的状态。
·阈值电压位于A区域内的存储单元为存储“011”的状态。
·阈值电压位于B区域内的存储单元为存储“001”的状态。
·阈值电压位于C区域内的存储单元为存储“101”的状态。
·阈值电压位于D区域内的存储单元为存储“100”的状态。
·阈值电压位于E区域内的存储单元为存储“110”的状态。
·阈值电压位于F区域内的存储单元为存储“010”的状态。
·阈值电压位于G区域内的存储单元为存储“000”的状态。
如此，能够针对每个阈值电压的区域表示各存储单元MT的3bit的数据的状态。此外，在存储单元MT为未写入的状态(“删除”的状态)下，存储单元MT的阈值电压位于Er区域内。另外，这里所示的符号中，比如Er(删除)状态下存储“111”的数据、A状态下存储“011”的数据，在任意两个邻接的状态间，只有1bit数据发生变化。如此，图5所示的编码是在任意两个邻接区域间只有1bit数据发生变化的格雷码(Gray code)。
此外，在图5中，以8个电平离散分布的情况为例进行了说明，这是例如数据刚写入后的理想状态。因此，实际上可能发生邻接的电平重叠的情况。例如，存在数据写入后因干扰等导致分布Er的上端与分布A的下端重叠的情况。在这种情况下，例如使用ECC技术等来校正数据。
(写入动作)
首先，对本实施方式的写入动作简单地进行说明。首先，写入动作大致包含编程动作与验证动作。
编程动作是指通过将电子注入电荷储存膜336来使阈值电压上升(或通过禁止注入来维持阈值)的动作。以下，将使阈值电压上升的动作称为“‘0’编程”或“‘0’写入”，对成为“0”编程对象的位线BL赋予“0”数据。另一方面，将维持阈值电压的动作称为“‘1’编程”、“‘1’写入”、或“写入禁止”，对成为“1”编程对象的位线BL赋予“1”数据。
验证动作是指在编程动作后通过读出数据来判定存储单元(存储单元晶体管)MT的阈值电压是否达到目标电平的动作。已达到目标电平的存储单元MT其后被禁止写入。
通过反复进行以上的编程动作与验证动作的组合，使存储单元MT的阈值上升到目标电平。
图6表示编程动作时各配线的电位变化。如图所示，首先，感测放大器电路24对各位线BL传送编程数据。对被赋予了“0”数据的位线BL施加接地电压Vss(例如0V)作为“L”电平。对被赋予了“1”数据的位线BL施加写入禁止电压Vinhibit(例如2.5V)作为“H”电平。
另外，字线驱动器25选择任一区块BLK，进而选择任一串单元SU。然后，对所选择的串单元SU中的选择栅极线SGD例如施加5V，使选择晶体管ST1成为接通状态。另一方面，通过对选择栅极线SGS施加电压Vss，使选择晶体管ST2成为断开状态。
进而，字线驱动器25对选择区块BLK中的非选择串单元SU及非选择区块BLK中的非选择串单元SU的选择栅极线SGD及SGS施加电压Vss，使选择晶体管ST1及ST2成为断开状态。
另外，源极线SL设为例如1V(比选择栅极线SGS的电位更高的电位)。
其后，字线驱动器25将选择区块BLK中的选择串单元SU中的选择栅极线SGD的电位设为例如2.5V。该电位是使被赋予了“0”数据(0V)的位线BL所对应的选择晶体管ST1接通，但使被赋予了“1”数据(2.5V)的位线BL所对应的选择晶体管ST1截止的电压。
然后，字线驱动器25在选择区块BLK中选择任一字线WL，对选择字线施加电压Vpgm，对其它非选择字线WL施加电压Vpass_pgm。电压Vpgm为用来通过穿隧现象将电子注入电荷储存膜的高电压，Vpgm＞Vpass_pgm。将此时的串单元SU的情况表示在图8中。图7是表示编程动作时的串的情况的电路图。
在图7中，图示有“0”写入对象的位线BL、及“1”写入对象的位线BL所对应的两个NAND串。另外，表示选择了字线WL3时的情况。
如图所示，对选择字线WL3施加电压Vpgm，对非选择字线WL0～WL2及WL4～WL7施加电压Vpass_pgm。
于是，“0”写入对象的位线BL所对应的NAND串中，选择晶体管ST1成为接通状态。因此，连接在选择字线WL3的存储单元MT3的通道电位Vch成为0V。也就是说，栅极与通道之间的电位差变大，其结果，电子被注入电荷储存膜，存储单元MT3的阈值上升。
在“1”写入对象的位线BL所对应的NAND串中，选择晶体管ST1成为截止状态。因此，连接在选择字线WL3的存储单元MT3的通道成为电浮动，通过与字线WL等的电容耦合使通道电位Vch上升至电压Vpgm附近。也就是说，栅极与通道之间的电位差变小，其结果，电子未被注入电荷储存膜，存储单元MT3的阈值维持不变(阈值分布电平越是向更高的分布迁移则阈值越不会发生变动)。
(QPW动作)
此外，也存在进行QPW(Quick pass write)动作作为编程动作的情况。
在所述(通常的)编程动作中，如图6所示，对于对应于欲使阈值上升的存储单元(存储单元晶体管)MT的(被赋予“0”数据的)位线BL施加“L”电平(例如接地电压Vss，0V)，对于对应于不欲使阈值上升的存储单元(存储单元晶体管)MT的(被赋予“1”数据的)位线BL施加“H”电平(例如2.5V)。在该情况下，对于存储单元组MG所包含的多个存储单元MT，只能进行使阈值电压上升或维持阈值电压这两种控制。
图8是表示QPW动作时各配线的电位变化的图。在QPW动作中，如图8所示，对于与欲使阈值电压以较小的变化幅度上升的存储单元MT对应的位线BL，例如施加高于“L”电平(接地电压Vss，例如0V)且低于“H”电平(写入禁止电压Vinhibit，例如2.5V)的电压。也就是说，相比对应于欲使阈值电压上升的存储单元MT的(被赋予“0”数据的)位线BL，更提高位线BL的充电电平。由此，在成为对象的存储单元MT中，通道电位Vch相比“L”电平(接地电压Vss，例如0V)上升。因此，与该通道电压Vch的上升量相应地，对选择字线WL施加的电压Vpgm造成的电子向电荷储存膜336的注入得以缓和。因此，通过利用QPW动作，对于存储单元组MG所包含的多个存储单元MT，能进行使阈值电压上升、维持阈值、或者使阈值电压以较小的变化幅度上升这三种控制。以下，将为了进行该QPW动作而对位线BL施加的电压称为QPW电压Vbl_qpw。
图9及图10是以阈值电压为横轴，以单元数为纵轴来对QPW动作引起的阈值电压的变化进行说明的图。图9是用来对通常的编程动作进行说明的图，图10是用来对QPW动作进行说明的图。
在图9及图10中，分布DEr表示区域Er的阈值分布，分布DS1a表示对于目标电平的区域A的各存储单元MT，通过例如第一次循环的写入所获得的阈值分布的一例。在图9的示例中，表示对目标电平的区域A的各存储单元MT进行使用验证电压Vv的验证动作。此外，在通常的编程动作中，位线电压例如固定在0V，编程电压＝实效编程电压。
因为分布DS1a未达到验证电压Vv，所以对于这些各存储单元MT使编程电压增加ΔVpgm，实施第二次循环。
编程电压增加ΔVpgm的结果是各存储单元MT的阈值电压上升与ΔVpgm相当的量(箭头)，获得分布DS1b。对于具有高于验证电压Vv的阈值电压的分布DS1b中的存储单元MT，设为写入禁止，对于未达到验证电压Vv的分布DS1b中的存储单元MT，在下一次的第三次循环中，使编程电压再增加ΔVpgm进行写入。
其结果，未达到验证电压Vv的分布DS1b中的存储单元MT的阈值电压上升与ΔVpgm相当的量(箭头)，获得分布DS1c。对于具有高于验证电压Vv的阈值电压的分布DS1c中的存储单元MT，设为写入禁止，对于未达到验证电压Vv的分布DS1c中的存储单元MT，在下一次的第四次循环中，使编程电压再增加ΔVpgm进行写入。其结果，未达到验证电压Vv的分布DS1c中的存储单元MT的阈值电压上升与ΔVpgm相当的量(箭头)，获得分布DS1。分布DS1表示存储单元MT全体具有比验证电压Vv更高的阈值电压，设定为目标电平的所有存储单元MT被设为写入禁止。
在QPW动作时，例如，如图10所示，作为验证电压，除使用与验证电压Vv相当的验证电压VvH以外，还使用比验证电压VvH低的电压的验证电压VvL来进行验证动作。以下，将验证电压VvH也称作验证高电平，将验证电压VvL也称作验证低电平。由此，判定成为对象的存储单元MT的阈值电压是低于验证低电平的值、或是验证低电平与验证高电平之间的值、还是高于验证高电平的值。以下，将判定阈值电压为验证低电平与验证高电平之间的值的存储单元称作通过写入单元(pass write cell)。此外，这里作为QPW动作，表示为了判定存储单元MT的阈值电压，对字线WL施加验证低电平与验证高电平这两种电压的示例，如下所述，也可以一边使对字线WL施加的电压保持固定一边变更感测放大器电路24的动作参数(例如使感测时间变短)来执行验证动作。
然后，在存储单元MT的阈值电压低于验证低电平的情况下，使编程电压与通常同样地增加ΔVpgm，在阈值电压为高于验证高电平的值的情况下设为写入禁止，在阈值电压为验证低电平与验证高电平之间的值的情况下，将实效编程电压的增加量设定为小于ΔVpgm的电压。
在QPW动作中，为了将实效编程电压的增加量设定为小于ΔVpgm的电压，使编程电压Vpgm增加ΔVpgm，同时使位线电压从Vbl_L增加至QPW电压Vbl_qpw(Vbl_L＜Vbl_qpw)。因此，实效编程电压的增加量成为(ΔVpgm－Vbl_qpw)。
在图10的示例中，对目标电平的区域A的各存储单元MT进行使用验证低电平及验证高电平的验证动作。设为该验证动作在写入序列中的第n(n为自然数)次循环进行，对于分布DS1a中未达到验证低电平的存储单元MT，使实效编程电压增加ΔVpgm实施第(n+1)次循环。由此，对于该成为对象的存储单元MT，阈值电压上升与ΔVpgm相当的量(空心箭头)。
另一方面，对于分布DS1a中验证低电平与验证高电平之间的存储单元MT，使编程电压增加ΔVpgm，同时使位线电压增加QPW电压Vbl_qpw，实施第(n+1)次循环。由此，对于该成为对象的存储单元MT，实效编程电压增加(ΔVpgm－Vbl_qpw)，阈值电压上升与该实效编程电压的增加量相当的量(实心箭头)。其结果，对于该成为对象的存储单元MT，期待通过第(n+1)次循环超过验证高电平。如此，通过第(n+1)次循环获得阈值分布DS1b_qpw。
对于具有高于验证高电平的阈值电压的分布DS1b_qpw中的存储单元MT，设为写入禁止，对于未达到验证低电平的分布DS1b_qpw中的存储单元MT，在下一次第(n+2)次循环中，进而使实效编程电压增加ΔVpgm进行写入。另外，对于分布DS1b_qpw中验证低电平与验证高电平之间的存储单元MT(对所连接的位线BL施加位线电压Vbl_L)，使编程电压增加ΔVpgm，同时使位线电压增加QPW电压Vbl_qpw，实施第(n+2)次循环。由此，对于该成为对象的存储单元MT，实效编程电压增加(ΔVpgm－Vbl_qpw)，阈值电压上升与实效编程电压的增加量相当的量(实心箭头)。其结果，对于该成为对象的存储单元MT，期待通过第(n+2)次循环超过验证高电平。如此，通过第(n+2)次循环获得阈值分布DS1c_qpw。
对于具有高于验证高电平的阈值电压的分布DS1c_qpw中的存储单元MT，设为写入禁止，对于分布DS1c_qpw中验证低电平与验证高电平之间的存储单元MT，在下一次第(n+3)次循环中，使编程电压增加ΔVpgm，同时使位线电压增加QPW电压Vbl_qpw，实施第(n+3)次循环。由此，对于该成为对象的存储单元MT，实效编程电压增加(ΔVpgm－Vbl_qpw)，阈值电压上升与实效编程电压的增加量相当的量(实心箭头)。其结果，对于该成为对象的存储单元MT，期待通过第(n+3)次循环超过验证高电平。如此，通过第(n+3)次循环，获得阈值分布DS1_qpw。
如图9所示，在通常的编程动作中，目标电平的区域A的各存储单元MT具有阈值分布DS1所示的分布，目标区域的宽度成为ΔVpgm。与此相对，在QPW动作中，如图10所示，目标电平的区域A的各存储单元MT具有阈值分布DS1_qpw所示的分布，目标区域的宽度成为ΔVpgm－Vbl_qpw，能够使阈值分布的宽度变窄。
如图10所示，QPW动作时的阈值分布的宽度对应于阈值电压变化的大小、即实效编程电压的增加量的大小。因此，通过使位线电压变大且使实效编程电压的增加量变小，能够使阈值电压变化的大小变小，从而使阈值分布的宽度更小。
(验证动作)
验证动作是验证是否已通过编程动作使选择字线WL所涉及的各存储单元MT即选择存储单元MT的阈值电压已达到验证电平、也就是否已对选择存储单元MT写入了所期望的数据的动作。也就是说，验证动作是为了验证选择存储单元MT的阈值电压而作为写入动作的一环执行的读出动作。
图11是表示验证动作时各配线的电位变化的图。字线驱动器25选择已进行编程动作的区块BLK及串单元SU，对所选择的区块BLK中的选择栅极线SGS及所选择的串单元SU中的选择栅极线SGD施加例如5V。由此，在所选择的串单元SU所包含的NAND串中，选择晶体管ST1与选择晶体管ST2的两者成为接通状态。
另一方面，对非选择的区块BLK中的选择栅极线SGS及所选择的区块BLK中的非选择的串单元SU中的选择栅极线SGD施加电压Vss，使选择晶体管ST1及/或ST2成为断开状态。由此，在非选择的串单元SU所包含的NAND串中，至少选择晶体管ST1成为断开状态。另外，在非选择的区块BLK所包含的NAND串中，选择晶体管ST1与选择晶体管ST2的两者成为断开状态。
另外，字线驱动器25在选择区块BLK中选择任一字线WL，对选择字线施加电压Vcgrv，对其它非选择字线WL施加电压Vread。例如，在进行了用来使存储单元MT的阈值电压成为状态A的编程动作的情况下，在验证动作中，使用电压AV作为电压Vread。同样地，在进行了用来使存储单元MT的阈值电压成为状态B的编程动作的情况下，在验证动作中，使用电压BV作为电压Vcgrv。电压Vread是用来使连接在非选择字线WL的存储单元MT与它们的阈值电压无关地接通的电压，Vread＞Vcgrv(GV)。
然后，感测放大器电路24将各位线BL充电到电压Vbl。电压Vbl大于源极线SL的电压Vsl，Vbl＞Vsl。由此，在所选择的串单元SU所包含的NAND串中，根据连接在选择字线WL的存储单元MT的阈值电压，电流从位线BL侧流向(或不流向)源极线SL侧。由此，能够验证阈值电压是否已上升至所期望的电平。
如上所述，写入动作是通过反复进行包含编程动作与验证动作的循环来执行的。在编程动作，对选择字线WL施加编程电压Vpgm。在接下来的验证动作中，与要验证的阈值电平对应地施加电压AV～GV中的至少一个。此外，在各循环中，有时在执行编程动作后反复进行多次验证动作。相反地，在各循环中，有时在执行编程动作后不执行验证动作。
(感测放大器电路)
其次，对感测放大器电路24进行说明，感测放大器电路24对各位线BL供给位线电压，并且进行存储单元MT所存储的数据的读出及验证动作。
图12是表示图1中的感测放大器电路24的具体构成的一例的电路图。感测放大器电路24包含与位线BL0～BL(m－1)分别建立关联的多个感测放大器单元SAU，在图12中，表示连接在1根位线BL的一个感测放大器单元SAU的详细电路构成。
如图12所示，感测放大器单元SAU包含感测放大器部SA、以及锁存电路SDL、ADL、BDL、CDL、两个DDL及XDL。感测放大器部SA以及锁存电路SDL、ADL、BDL、CDL、两个DDL及XDL以能够相互接收数据的方式连接。其中锁存电路SDL、ADL、BDL、CDL及两个DDL通过总线LBUS连接。锁存电路SDL、ADL、BDL、CDL、两个DDL及XDL暂时保存读出及写入数据及后述各种数据。锁存电路XDL连接在控制部22，用于在感测放大器单元SAU与控制部22之间进行数据的输入输出。
锁存电路ADL、BDL、CDL在写入动作时储存与目标电平对应的比特数据。如下所述，两个锁存电路DDL储存与邻接存储单元MT的阈值电平相关的信息。
锁存电路SDL包含例如逆变器50、51及n通道MOS晶体管52、53。逆变器50的输入节点及逆变器51的输出节点连接在节点LAT。逆变器51的输入节点及逆变器50的输出节点连接在节点INV。利用逆变器50、51保存节点INV、LAT的数据。来自控制部22的写入数据供给到节点LAT。节点INV中保存的数据为节点LAT中保存的数据的反转数据。
晶体管52的漏极-源极路径的一端连接在节点INV，另一端连接在总线LBUS。另外，晶体管53的漏极-源极路径的一端连接在节点INV，另一端连接在总线LBUS。对晶体管53的栅极输入控制信号STL，对晶体管52的栅极输入控制信号STI。
此外，因为各锁存电路ADL、BDL、CDL、两个DDL及XDL的电路构成与锁存电路SDL相同，所以省略说明。此外，对感测放大器单元SAU供给的各种控制信号是从控制部22赋予的。
感测放大器部SA例如包含p通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管40、n通道MOS晶体管41～48、及电容器49。
感测放大器部SA在读出动作中，感测对应的位线BL所读出的数据，判定所读出的数据为“0”或是“1”。另外，感测放大器部SA在编程动作中，将对应的位线BL设定成与写入的数据“0”、“1”相应的电压值。
在感测放大器部SA中，晶体管40～44参与编程动作。在供给作为内部电源电压的电压VDD的电源线与节点COM之间，串联连接晶体管40的源极-漏极路径及晶体管41的漏极-源极路径。另外，在节点COM与供给作为接地电压的电压Vss的节点SRC之间，连接晶体管44的漏极-源极路径。另外，在节点COM与位线BL之间，串联连接晶体管42的漏极-源极路径及晶体管43的漏极-源极路径。
晶体管40、44的栅极连接在节点INV。因此，在对应于“0”数据，节点LAT为低电平(以下称为“L”)的情况下，INV维持高电平(以下称为“H”)，晶体管40断开而晶体管44接通。相反地，在对应于“1”数据，节点LAT为“H”的情况下，节点INV维持“L”，晶体管40接通而晶体管44断开。
在编程动作时，对晶体管45、46的栅极分别供给的控制信号HLL、XXL为“L”，晶体管45、46断开。对晶体管41供给的控制信号为“H”，晶体管41接通。另外，通常在编程动作时，利用控制信号BLC、BLS将晶体管42、43导通。
因此，当“0”数据保存在节点LAT中时，晶体管40断开而晶体管44接通，来自节点SRC的电压Vss(例如0V)等位线电压Vbl_L供给到位线BL。另外，当“1”数据保存在节点LAT中时，晶体管40接通而晶体管44断开，根据对晶体管42、43赋予的控制信号BLC、BLS，例如对位线BL供给2.5V等位线电压Vbl_H。
另外，在本实施方式中，在QPW动作时，对于连接在与通过写入单元对应的位线BL的感测放大器单元SAU，锁存电路SDL的节点INV设定在“H”。由此，晶体管40断开。另外，利用控制信号BLX使晶体管41也断开。在该状态下，通过适当设定控制信号BLC及控制信号BLS来利用晶体管42及43对位线BL供给QPW时的电压。
在本实施方式中，控制部22通过控制控制信号BLC及BLS的设定来变更QPW时的电压。
感测放大器部SA的所有晶体管40～48及电容器49参与验证动作。在晶体管40的漏极与节点COM之间，串联连接晶体管45的漏极-源极路径及46的漏极-源极路径。另外，在总线LBUS与基准电位点之间，串联连接晶体管48的漏极-源极路径及47的漏极-源极路径。晶体管45的源极与晶体管46的漏极连接在感测节点SEN，感测节点SEN连接在晶体管47的栅极。对晶体管45～48的栅极分别施加控制信号HLL、XXL、感测节点SEN的电压或控制信号STB。感测节点SEN经由电容器49被施加时钟CLK。
其次，对于验证动作，参照图13进行说明。图13是表示图12的感测放大器电路24的动作波形的图。
首先，字线驱动器25对选择字线施加与目标电平相对应的验证电压Vv作为验证电压，对非选择字线施加高于验证电压Vv的非选择读出电压Vread(例如5～7V)。
在验证动作时，控制部22首先将节点INV设为“L”，使晶体管40接通。另外，利用控制信号BLX使晶体管41接通，并且将控制信号BLC及控制信号BLS设定在规定的电压，由此使位线BL固定在固定的电压(例如0.5V)。另外，通过将控制信号HLL设定成规定电压，将感测节点SEN充电到比位线BL的电压更高的规定的预充电电压Vpre。在该状态下，当将控制信号XXL设为“H”时(t3)，电流从感测节点SEN经由晶体管46、42及43流入位线BL，感测节点SEN的电压逐渐降低。
感测节点SEN的电压根据验证对象的存储单元(选择存储单元)的阈值电压的状态发生变化。也就是说，当选择存储单元MT的阈值电压低于验证电压Vv时，选择存储单元MT为接通状态，较大的单元电流流入选择存储单元MT，感测节点SEN的电压降低的速度变快。另外，在选择存储单元MT的阈值电压高于验证电压Vv时，选择存储单元MT为断开状态，流入选择存储单元MT的单元电流较小，或单元电流不流入选择存储单元MT，感测节点SEN的电压降低的速度变慢。
因此，在从开始将感测节点SEN的电荷放电的放电开始时t3经过第1期间的第1时点t4、即将控制信号XXL设为“H”后经过第1期间的时点，将控制信号XXL设为“L”，并且将控制信号STB设为“H”使晶体管48接通时，根据感测节点SEN的电压为“L”或“H”，晶体管47接通或断开。
例如，在选择存储单元MT为写入不足单元时，其阈值电压低于验证电压Vv，且两者的差较大，所以选择存储单元MT为完全接通状态，较大的单元电流流入选择存储单元MT。因此，感测节点SEN的电压急速降低，电压降下量在到达时刻t4前达到dV，在时刻t4，感测节点SEN成为“L”，晶体管47断开，电流不自总线LBUS流入基准电压点。
另外，在选择存储单元MT为通过写入单元时，其阈值电压低于验证电压Vv，且两者的差较小，所以较小的单元电流流入选择存储单元MT。因此，感测节点SEN的电压缓慢降低，电压降下量在到达时刻t4前未达到dV，在时刻t4，感测节点SEN保持与“H”对应的电压。因此，晶体管47接通且电流从总线LBUS流入基准电压点。
另外，在选择存储单元MT为写入完成单元时，其阈值电压高于验证电压Vv，所以选择存储单元MT为断开状态，流入选择存储单元MT的单元电流非常小，或单元电流不流入选择存储单元MT。因此，感测节点SEN的电压非常缓慢地降低，电压降下量在到达时刻t4前未达到dV，在时刻t4，感测节点SEN保持“H”。因此，晶体管47接通，且电流从总线LBUS流入基准电压点。
如此，首先能够进行写入不足单元的筛选。图15的DET1表示根据在第1时点t4是否有电流流入总线LBUS所得的感测节点SEN的电平的检测结果、也就是阈值电压是否超过验证低电平的检测结果。
其后，在图13的t5，将控制信号STB设为低电平，使晶体管48断开。接下来，在t6，再次将控制信号XXL设为“H”。其次，在经过上一步骤中将感测节点SEN的电荷放电的第1期间(t3至t4)以及第2期间(t6至t7)的第2时点t7，将控制信号XXL设为“L”，并且将控制信号STB设为“H”，使晶体管48接通。由此，在第2时点t7，根据感测节点SEN的电压为“L”或是“H”，晶体管47接通或是断开。
例如，在选择存储单元MT为写入不足单元时，感测节点SEN的电压急速降低，电压降下量在到达时刻t4前便已经达到dV，在时刻t7，感测节点SEN也是“L”。因此，晶体管47断开，电流不从总线LBUS流入基准电压点。
另外，在选择存储单元MT为通过写入单元时，其阈值电压低于验证电压Vv，且两者的差较小，因此较小的单元电流流入选择存储单元MT。因此，感测节点SEN的电压缓慢地降低，电压降下量在到达时刻t7前达到dV，在时刻t7感测节点SEN成为“L”。因此，晶体管47断开，电流不从总线LBUS流入基准电压点。
另外，在选择存储单元MT为写入完成单元时，其阈值电压高于验证电压Vv，因此流入选择存储单元MT的单元电流非常小或单元电流不流入选择存储单元MT。因此，感测节点SEN的电压非常缓慢地降低，电压降下量在到达时刻t7前未达到dV，在时刻t7，感测节点SEN也保持“H”。因此，晶体管47接通，电流从总线LBUS流入基准电压点。
如此，能够进行通过写入单元及写入完成单元的筛选。图13的DET2表示根据在第2时点t7是否有电流流入总线LBUS所得的感测节点SEN的电平的检测结果、也就是阈值电压为验证低电平与验证高电平之间的值或是超过验证高电平的检测结果。
如图13所示，例如在DET1及DET2均为“L”时，选择存储单元MT被识别为写入不足单元，在DET1为“H”且DET2为“L”时，选择存储单元MT被识别为通过写入单元，在DET1及DET2均为“H”时，选择存储单元MT被识别为写入完成单元。
此外，所述感测放大器部SA的动作仅为一例。例如也可以是：为了检测选择存储单元MT的阈值电压是否超过验证高电平及验证低电平，例如通过字线驱动器25对选择字线连续施加与目标电平对应的验证电压Vv及稍低于其的电压作为验证电压，从而在各验证电压施加期间利用感测放大器部SA来检测流入选择存储单元MT的电流。
控制部22判定出为写入不足单元、通过写入单元或写入完成单元的哪一种，基于判定结果来控制感测放大器电路24设定位线电压。在该情况下，控制部22在写入通过编程动作时，根据写入对象的存储单元MT的电平、循环等，使QPW动作时的电压发生变化。
(数据保持对阈值分布的影响)
对选择存储单元MT的数据写入完成后，在保存着所写入的数据的状态下经过期间(数据保持)有时会引起阈值电平发生变动。例如，在对选择存储单元MT的数据写入中，在电荷对电荷储存膜336的注入量较多、且邻接于选择存储单元MT的存储单元(以下称为“邻接存储单元”或“连接在邻接字线的存储单元”等)的电荷储存膜336中储存电荷量较少的情况下，写入完成后，选择存储单元MT的阈值电平可能会降低。另外，例如在对选择存储单元MT的数据写入中，在电荷对电荷储存膜336的注入量较少、且邻接存储单元MT的电荷储存膜336中储存电荷量较多的情况下，写入完成后，选择存储单元MT的阈值电平可能会上升。
换言之，在选择存储单元MT的阈值电平较高且邻接存储单元MT的阈值电平较低的情况下，在对选择存储单元MT的数据写入后，可能会产生选择存储单元MT的阈值电平的降低。在选择存储单元MT的阈值电平较低且邻接存储单元MT的阈值电平较高的情况下，在对选择存储单元MT的数据写入后，可能会产生选择存储单元MT的阈值电平的上升。
在以下说明中，将电荷的注入量较多即阈值电平较高的存储单元称为高电平存储单元，将电荷的注入量较少即阈值电平较低的存储单元称为低电平存储单元。
图14及图15是用来对电荷储存膜336中的电子的移动量进行说明的图。
在选择字线WL(n)的选择存储单元MT的目标电平的阈值较高时，在对应于选择字线WL(n)的存储单元MT的电荷储存膜336中，储存较多的电荷(这里为电子e)。
然而，与字线WL(n)的高电平存储单元MT同一通道的邻接于高电平存储单元MT的一个或两个邻接存储单元MT的阈值电平低于高电平存储单元MT的阈值电平时，电荷会经由电荷储存膜336从高电平存储单元MT向邻接存储单元MT移动。
图14表示选择存储单元MT为高电平存储单元且邻接存储单元MT为低电平存储单元的情况。在该情况下，高电平存储单元MT的电荷储存膜336的电荷向邻接存储单元MT的电荷储存膜336移动。如图14所示，选择字线WL(n)的栅极下的电荷储存膜336的电荷向邻接字线WL(n+1)及WL(n－1)的栅极下的电荷储存膜336流出。
图15表示邻接存储单元MT的电荷储存膜336的电荷量比图14的邻接存储单元MT的电荷储存膜336的电荷量多的情况。也就是说，图15表示与图14的情况相比邻接存储单元MT的阈值电平更高的情况。
电荷从图15的高电平存储单元MT的流出量比图14的情况下的电荷的流出量少。反过来说，电荷从图14的高电平存储单元MT的流出量比图15的情况下的电荷的流出量多。通过将图14的箭头R1的长度表现为比图15的箭头R2的长度长来表示电荷从图14的高电平存储单元MT的流出量比图15的情况下的电荷的流出量多。
在各存储单元MT为存储多值的三维构造的存储单元MT的情况下，数据写入后，伴随时间经过发生这种电荷的移动时，邻接的阈值分布彼此有一部分靠近或重叠，导致数据读出时的裕度降低。
图16是用来对数据保持对阈值分布的影响进行说明的说明图。此外，在图16中，省略阻挡绝缘膜335与栅极绝缘膜337。在图16的左侧，表示在对应于字线WL(n)的存储单元MT的电荷储存膜336中与高目标电平相对应地保存着较多电荷的状态。选择存储单元MT的电荷量遵照与目标电平相应的阈值分布。图16的左侧的各阈值分布DS表示与目标电平相应的阈值分布。
各阈值分布自数据写入完成后，伴随时间经过，从图16的右侧的虚线所示的各阈值分布DS起，如实线所示的阈值分布DSs所示般偏移。高电平存储单元MT向低电平侧偏移，低电平存储单元MT向高电平侧偏移。其结果，阈值分布DSs彼此的一部分重叠，如果使用基于与各目标电平相应的阈值分布设定的读出电压，那么会发生数据的误读出。
(阈值分布变动对策)
在本实施方式中，在对选择存储单元MT进行数据写入前，确认邻接的存储单元MT的数据(阈值电平)。于是，根据邻接存储单元MT的数据与选择存储单元MT的目标电平(阈值电平)的差，使对选择存储单元MT注入的电荷量变化。
例如，在邻接存储单元MT的阈值电平低于选择存储单元MT的目标电平时，使对选择存储单元MT注入的电荷量变多。另外，在邻接存储单元MT的阈值电平高于选择存储单元MT的目标电平时，使对选择存储单元MT注入的电荷量变少。
这里，根据选择存储单元MT的目标电平与邻接存储单元MT的阈值电平的状态来变更对选择存储单元MT注入的电荷量。使对选择存储单元MT注入的电荷量变多的情况是邻接存储单元MT的阈值电平为规定的阈值电平以上且选择存储单元MT的目标电平未达规定的阈值电平的情况。使对选择存储单元MT注入的电荷量变少的情况是邻接存储单元MT的阈值电平未达规定的阈值电平且选择存储单元MT的目标电平为规定的阈值电平以上的情况。电荷量的注入量的变更是通过QPW动作时QPW电压Vbl_qpw的增减来进行的。
图17是表示QPW动作中QPW电压Vbl_qpw的增减的判断基准的图。横轴表示选择存储单元MT的目标电平，纵轴表示邻接存储单元MT的阈值电平。
在选择存储单元MT的目标电平为Er至C的任一个，且两个邻接存储单元MT的阈值电平均为D至G的任一个的情况下，伴随时间经过，产生选择存储单元MT的电荷的增加。在该情况下，与图17中的区域α对应。
另外，在选择字线WL(n)的各选择存储单元MT的目标电平为D至G的任一个，且两个邻接存储单元MT的阈值电平均为Er至C的任一个时，伴随时间经过，产生选择存储单元MT的电荷的减少。在该情况下，与图17中的区域β的状态对应。
控制部22在对选择存储单元MT的数据写入时进行QPW动作时，判别是选择存储单元MT的目标电平与邻接存储单元MT的阈值电平处于图17所示的区域α的情况或是处于区域β的情况。控制部22基于该判别结果，判定是否需要进行QPW电压Vbl_qpw的增减。
此外，这里，对于选择存储单元MT的目标电平的电平范围，以电平D为基准，判定是否为电平D以上，且对于邻接存储单元MT的阈值电平范围也判定是否为电平D以上，但基准电平也可以不是D，进而，目标电平的电平范围与邻接存储单元MT的阈值电平范围可以不同。
图18是用来对QPW动作时QPW电压Vbl_qpw增减引起的阈值分布的变化进行说明的图。
QPW动作是在判定存储单元MT的阈值电压处于验证高电平的验证电压VvH与验证低电平的验证电压VvL之间时执行。在选择存储单元MT的目标电平范围与邻接存储单元MT的阈值电平范围为所述区域α的情况下，控制部22使QPW电压Vbl_qpw上升。其结果，阈值分布如单点划线所示，阈值电压向较低侧移动。另外，在选择存储单元MT的目标电平范围与邻接存储单元MT的阈值电平范围为所述区域β的情况下，控制部22使QPW电压Vbl_qpw减少。其结果，阈值分布如双点划线所示，阈值电压向较高侧移动。
图19是用来对本实施方式所涉及的QPW使选择存储单元MT的阈值分布发生的变化进行说明的图。在对选择存储单元MT的数据写入时，在选择存储单元MT为高电平存储单元且邻接存储单元MT为低电平存储单元的情况下(区域β的情况下)，使QPW电压Vbl_qpw降低以使选择存储单元MT的阈值电压上升。另外，在对选择存储单元MT的数据写入时，在选择存储单元MT为低电平存储单元且邻接存储单元MT为高电平存储单元的情况下(区域α的情况下)，使QPW电压Vbl_qpw上升以使阈值电压下降。
即，如图19所示，高电平存储单元MT的阈值分布DS成为向右偏移的阈值分布DSn，低电平存储单元MT的阈值分布DS成为向左偏移的阈值分布DSn，以此种方式对QPW电压Vbl_qpw进行调整。
如上所述，在选择存储单元MT的阈值电压高于邻接存储单元MT的阈值电压的情况下，伴随时间经过，选择存储单元MT的电荷向邻接存储单元MT移动。其结果，选择存储单元MT的电荷量减少，选择存储单元MT的阈值分布向阈值电压较低侧(图中为向左)偏移。
因此，在选择存储单元MT的阈值电压高于邻接存储单元MT的阈值电压的情况下，预先设想这种阈值分布的偏移，使对选择存储单元MT的数据写入时的电荷量变多。换言之，在选择存储单元MT的目标电平与邻接存储单元MT的阈值电平的差状态为选择存储单元MT的目标电平高于邻接存储单元MT的阈值电平的状态时，控制部22在位线电压的变更时使位线电压降低。
其结果，高电平存储单元MT的阈值分布DS向右偏移成为阈值分布DSn。即便伴随时间经过阈值电压降低，选择存储单元MT的阈值分布与邻接存储单元MT的阈值分布彼此也不易重叠。
同样地，在选择存储单元MT的阈值电压低于邻接存储单元MT的阈值电压的情况下，伴随时间经过，邻接存储单元MT的电荷流入选择存储单元MT。其结果，选择存储单元MT的电荷量增加，选择存储单元MT的阈值分布向阈值电压较高侧(图中为向右)偏移。
因此，在选择存储单元MT的阈值电压低于邻接存储单元MT的阈值电压的情况下，预先设想这种阈值分布的偏移，使对选择存储单元MT的数据写入时的电荷量变少。换言之，在选择存储单元MT的目标电平与邻接存储单元MT的阈值电平的差状态为选择存储单元MT的目标电平低于邻接存储单元MT的阈值电平的状态时，控制部22在位线电压的变更时使位线电压降低。
其结果，低电平存储单元MT的阈值分布DS向左偏移成为阈值分布DSn。即便伴随时间经过阈值电压上升，选择存储单元MT的阈值分布与邻接存储单元MT的阈值分布彼此也不易重叠。
如上所述的对选择存储单元MT的电荷注入量的变更是通过调整QPW时的QPW电压Vbl_qpw来进行的。当要使对选择存储单元MT的数据写入时的电荷量变多时，以使QPW时的位线电压变低的方式进行调整。当要使对选择存储单元MT的数据写入时的电荷量变少时，以使QPW时的位线电压变高的方式进行调整。
即，在对选择存储单元MT的数据写入时，预先设想阈值分布伴随时间经过的变化，根据邻接存储单元MT的阈值电压来变更阈值分布。由此，即便伴随时间经过阈值分布发生变化，选择存储单元MT的阈值分布与邻接存储单元MT的阈值分布也不会部分重叠。
图20是表示利用控制部22进行的数据写入流程的示例的流程图。
控制部22当接收到写入指令时，对邻接于该写入指令所涉及的选择字线的邻接字线执行各邻接存储单元MT的阈值电平的读出(步骤(以下简称S)1)。这里，各邻接存储单元MT的阈值电平的读出是指读出邻接字线的各邻接存储单元MT的阈值电压以判定该阈值电压是否为图17所示的规定的阈值电平、例如电平D以上。因此，各邻接存储单元MT的阈值电平的读出是指判定各邻接存储单元MT是否为验证电压DV以上。
选择字线WL(n)的邻接字线为图3中上下的字线WL(n－1)、WL(n+1)。如果选择字线WL(n)的上或下不存在字线，那么就只对下或上的字线进行阈值电平的读出。
控制部22将读出结果的信息(各邻接存储单元MT是否为验证电压DV以上的信息)储存到选择字线WL(n)的数据锁存器(S2)。这里，数据锁存器为选择字线WL(n)的各感测放大器单元SAU的两个锁存电路DDL。
对于各选择存储单元MT，将上下的字线WL(n－1)、WL(n+1)的两个邻接存储单元MT的阈值电平的状态储存到两个锁存电路DDL中。因此，在各感测放大器单元SAU的两个锁存电路DDL中，储存两个邻接存储单元MT的阈值电平的信息。
此外，在比如数据写入是在数据删除后从字线WL(0)起依次进行的情况下、以及是串单元SU的端部的字线WL(7)时，只将一个邻接存储单元MT的阈值电平的信息储存到两个锁存电路DDL中的一个。
进而，这里，有两个锁存电路DDL，但在储存邻接存储单元MT的阈值数据的锁存电路DDL为一个的情况下，将上下的字线的邻接存储单元MT的两个阈值数据中是否有至少一个处于如图17所示的状态(区域α、β)的信息储存在一个锁存电路DDL。
另外，也可以在两个邻接存储单元MT中只有一个处于如图17所示的状态(区域α、β)时，读出另一个邻接存储单元MT的下一个邻接的存储单元(以下，称为次邻接存储单元)的阈值电平。在该情况下，也使用次邻接存储单元的阈值数据判断是否为如图17所示的状态(区域α、β)的情况的任一种。例如，作为次邻接存储单元，读出字线WL(n－2)或WL(n－2)的存储单元MT的阈值电平，将所读出的阈值电平的信息覆写到一个锁存电路DDL中。
控制部22执行对选择字线WL(n)的写入动作(S3)。在写入动作中，也进行所述QPW动作。如上所述，写入动作包含编程动作与验证动作，一边使实效编程电压增加ΔVpgm一边进行。然后，在对目标电平的区域的各存储单元MT进行使用验证电压Vv的验证动作时，在所读出的阈值电压为验证低电平与验证高电平之间的值的情况下，通过将实效编程电压的增加量设定为比ΔVpgm小的电压，执行QPW动作。也就是说，在验证动作中，当选择存储单元MT的阈值电压处于验证低电平与验证高电平之间时，执行所述QPW动作。因此，在S3中，也存在不执行QPW动作的情况。
如上，控制部22当接收到写入指令时，在对选择存储单元MT执行编程动作前，读出邻接存储单元MT的阈值电平。其后，执行数据写入。在数据写入的中途，在所读出的阈值电压为验证低电平与验证高电平之间的值的情况下，通过将实效编程电压的增加量设定为比ΔVpgm小的电压，执行QPW动作。
图21是表示在S3中执行QPW动作时的处理流程的示例的流程图。执行QPW动作时，根据S1中读出的邻接字线的读出结果，变更QPW动作时的QPW电压Vbl_qpw。
控制部22在S3中执行QPW动作时，判定是否选择存储单元MT的目标电平为低电平且邻接存储单元MT的阈值电平为高电平(S11)。
选择存储单元MT的目标电平储存在作为数据锁存器的锁存电路ADL、BDL、CDL中。邻接存储单元MT的阈值电平通过S2储存在两个锁存电路DDL中。因此，控制部22能够基于表示目标电平的锁存电路ADL、BDL、CDL的各值与两个锁存电路DDL的各值来判定选择存储单元MT的目标电平与邻接存储单元MT的阈值电平是否处于所述区域α、β。
当选择存储单元MT的目标电平为低电平且邻接存储单元MT的阈值电平为高电平时、也就是选择存储单元MT的目标电平与邻接存储单元MT的阈值电平处于区域α时(S11：是(YES))，控制部22使QPW电压Vbl_qpw加上规定的增加量的电压Vα，从而以所得的高于QPW电压Vbl_qpw的偏压电压执行QPW(S12)。其结果，通过S12的QPW动作，使对选择存储单元MT注入的电荷量减少。
当选择存储单元MT的目标电平不是低电平、或者邻接存储单元MT的阈值电平不是高电平时(S11：否(NO))，控制部22判定是否选择存储单元MT的目标电平为高电平且邻接存储单元MT的阈值电平为低电平(S13)。
当选择存储单元MT的目标电平为高电平且邻接存储单元MT的阈值电平为低电平时、也就是选择存储单元MT的目标电平与邻接存储单元MT的阈值电平处于区域β时(S13：是)，控制部22使QPW电压Vbl_qpw减去规定的增加量的电压Vβ，从而以所得的低于QPW电压Vbl_qpw的偏压电压执行QPW(S14)。其结果，通过S14的QPW动作，使对选择存储单元MT注入的电荷量增加。
如上，作为控制电路的控制部22在对各存储单元MT的数据的写入动作中，根据连接在成为数据的写入动作的对象的选择字线WL的选择存储单元MT的目标电平、与连接在邻接于选择存储单元MT的邻接存储单元MT(连接在邻接于选择存储单元MT所连接的选择字线的邻接字线的存储单元MT)的阈值电平的差状态，控制感测放大器电路24以进行选择存储单元MT的位线电压的变更。
具体来说，当该差状态是选择存储单元MT的目标电平为多个电平中规定的第1阈值电平(在所述例中为电平D)以上且邻接存储单元MT的阈值电平未达该第1阈值电平的状态时，控制部22在位线电压的变更时使位线电压降低。
另外，当该差状态是选择存储单元MT的目标电平未达多个电平中的第2阈值电平(在所述例中为电平D)且邻接存储单元MT的阈值电平为第2阈值电平以上的状态时，控制部22在位线电压的变更时使位线电压上升。
当选择存储单元MT的目标电平不是高电平、或者邻接存储单元MT的阈值电平不是高电平时(S13：否)，控制部22将通常的偏压电压、即QPW电压Vbl_qpw施加到位线BL执行QPW动作(S15)。另外，在两个邻接存储单元MT均不处于区域α或者不处于区域β的情况下，执行通常的QPW动作。以上的QPW电压的调整对每根位线BL进行。
此外，在所述例中，在相对于选择存储单元MT邻接的两个邻接存储单元MT均处于区域α或者处于区域β的情况下进行QPW电压Vbl_qpw的变更，也可以在两个中的至少一个处于区域α或者处于区域β的情况下进行QPW电压的变更。
进而，在所述例中，电压Vα及Vβ在任一选择字线WL中均为固定，也可以根据选择字线WL0～WL7不同。由此，能够应对图3所示的D3方向上的存储单元MT的制造偏差导致因数据保持所产生的电荷的移动量不同的情况。
图22是选择字线与邻接字线的波形图。当控制部22经由I/O接口21接收到写入指令时，在选择字线WL(n)中，开始编程循环、即针对各选择存储单元MT的编程动作。如图22所示，写入动作是反复进行编程循环(loop)，该编程循环(loop)包含为了使选择存储单元的阈值电压上升而施加编程电压Vpgm的编程动作、与为了验证选择存储单元的阈值电压是否已充分上升而施加验证电压Vv的验证动作。编程循环的次数例如是预先决定的，各目标电平下进行编程电压的施加与验证电压的施加的循环的范围也是预先设定的。
为了读出邻接字线WL(n+1)、WL(n－1)的数据，对非选择字线WL施加大于电平G的阈值电压GV的读出电压Vpass_read，对选择字线WL(n)施加电压Vread，对邻接字线施加规定的电压Vcgrv。在邻接字线WL(n+1)、WL(n－1)的数据读出后，进行数据写入。
如上，在所述实施方式中，在编程动作前，读出同一通道的邻接存储单元MT的阈值电平，在QPW动作时，根据该读出结果，将对选择存储单元的阈值电压写入高于或低于目标电平的阈值，由此校正在保存写入完成后的数据的状态下经过时间(数据保持)导致的阈值的降低。
其结果，相对于阈值电压伴随时间经过的变动，能够形成选择存储单元MT的稳固的阈值分布，从而减少数据的误读出，实现可靠性较高的半导体存储装置。
换言之，通过使QPW动作中的QPW电压Vbl_qpw变动来使实效编程电压变化。为了使QPW电压Vbl_qpw变动，对QPW电压Vbl_qpw赋予正或负的偏压电压。结果，抑制伴随时间经过相邻的阈值分布重叠。
如上，根据所述实施方式，能够提供抑制因数据保持造成的阈值电压变化的影响的半导体存储装置。
其次，对所述实施方式的变化例进行说明。
(变化例1)
在所述实施方式中，邻接字线的读出是在写入动作中最初的编程循环前进行的，也可以在写入动作中途的编程循环前进行。
例如，在如图5所示的数据编码的情况下，相当于到电平C的目标电平为止的数据写入的编程循环结束后，下位页的数据全部为“0”，因此可不使用作为下位页的数据锁存器的锁存电路CDL、也就是说使锁存电路CDL开路。可以在该开路的锁存电路CDL中储存邻接存储单元MT的阈值数据的状态。进而，到电平E的目标电平为止的数据写入结束后，上位页的数据全部为“0”，因此可不使用作为上位页的数据锁存器的锁存电路ADL、也就是说使锁存电路ADL开路。可以在该开路的锁存电路ADL、CDL中储存邻接存储单元MT的阈值数据的状态。
图23是表示本变化例1的利用控制部22进行的数据写入流程的示例的流程图。在图23中，对于与图20相同的处理，标注同一步骤编号，省略说明，只对不同点进行说明。
控制部22判定写入动作是否进行到规定阶段(S21)。例如判定当达到图5中的电平C的编程循环时写入是否已结束。
当达到规定的阈值电平时写入动作已结束时(S21：是)，控制部22使规定的锁存电路开路(S22)。例如，在图7的数据编码的情况下，在相当于电平D以上的编程循环中，锁存电路CDL的值全部为“0”，因此可不使用。于是，使锁存电路CDL开路。
其后，执行所述S1至S3的处理。S2的规定数据锁存器是S22中开路的锁存电路。在S3中执行QPW动作的情况下，执行与所述实施方式同样的处理。
另外，当写入动作未进行到规定阶段时(S21：否)，处理向S3移行。根据本变化例，无需邻接存储单元专用的锁存电路。
此外，数据编码的模式也存在图5所示的数据的分配模式以外的模式，当锁存电路BDL也能开路时，也可以在锁存电路BDL中储存邻接存储单元MT的阈值数据的状态。
在该情况下，写入动作进行到可不使用两个锁存电路BDL、CDL的阈值电平后，在S22中使两个锁存电路BDL、CDL开路，将邻接存储单元MT的阈值电平的状态储存到两个锁存电路BDL、CDL中。
根据本变化例，写入动作包含多个编程循环。各编程循环包含程序编程循环，该程序编程循环由对选择字线WL施加编程电压Vpgm的编程动作、及对选择字线WL施加验证电压的验证动作构成。多个编程循环从对应于多个电平中低阈值电平的编程循环到对应于高阈值电平的编程循环依次执行。控制部22从关于多个电平的低阈值电平起到高阈值电平依次执行写入序列，在执行该写入序列的中途，于规定的编程循环前读出邻接存储单元MT的阈值电平。也就是说，控制部22在多个编程循环的一部分结束的阶段读出邻接存储单元的阈值电平。然后，控制部22将所读出的邻接存储单元MT的阈值电平的数据储存到其后的编程循环中不使用的多个锁存电路ADL、BDL、CDL的至少一个中。因此，无需邻接存储单元MT专用的锁存电路。
(变化例2)
在所述实施方式中，基于如图17所示的选择存储单元MT的目标电平与邻接存储单元MT的阈值电平处于哪个区域，进行针对位线BL的QPW电压的变更，也可以基于选择存储单元MT的目标电平与邻接存储单元MT的阈值电平的差是否为规定电平以上的差，进行针对位线BL的QPW电压的变更。
例如，当选择存储单元MT的目标电平为A，邻接存储单元MT的阈值电平为D时，电平差为+3。当该电平差为3以上时，进行针对位线BL的QPW电压的变更以使QPW电压Vbl_qpw上升。当该电平差未达3时，不进行QPW电压Vbl_qpw的变更。
另外，当选择存储单元MT的目标电平为E，邻接存储单元MT的阈值电平为A时，电平差为-4。此时，该电平差为3以上，因此进行针对位线BL的QPW电压的变更以使QPW电压Vbl_qpw下降。
如上，也可以基于选择存储单元MT的目标电平与邻接存储单元MT的阈值电平的差是否为规定电平以上的差，进行针对位线BL的QPW电压Vbl_qpw的变更。
此外，也可以针对电平判断用差值设置多个范围，判定选择存储单元MT的目标电平与邻接存储单元MT的阈值电平的差属于哪个差值范围，从而使用根据差所从属的差值的范围预先设定的调整量来进行针对位线BL的QPW电压的变更。在该情况下，虽然需要与多个范围相应的锁存电路，但能够与差值相应地调整QPW电压Vbl_qpw。
(第2实施方式)
在第2实施方式中，在分两个阶段进行数据写入的情况下，调整QPW动作的QPW电压Vbl_qpw。
本实施方式的存储器系统及非易失性存储器的构成与第1实施方式的存储器系统及非易失性存储器相同，对相同固定构成要素标注同一步骤编号，省略说明，只对不同点进行说明。
在两个阶段的写入方式中，对包含进行数据写入的存储单元MT的区块BLK执行一次性删除后，通过第1写入动作大致写入各目标电平的数据后，通过第2写入动作高精度地写入各目标电平的数据。也就是说，本实施方式中的写入动作包含第1写入动作与第2写入动作。
对存储单元阵列23的数据写入是利用控制部22进行的。控制部22以进行第1写入动作与第2写入动作的方式控制编程电压Vpgm及位线电压。在第1写入动作中，将具有比如图5所示的各阈值分布宽度更大宽度的多个电平的数据写入多个存储单元MT。第2写入动作在第1写入动作后进行，将具有如图5所示的阈值分布宽度的多个电平A～G的数据写入多个存储单元MT。
也就是说，控制部22控制编程电压Vpgm及位线电压，以进行各自具有比如图5所示的阈值分布宽度更宽的阈值分布宽度的多个电平的数据写入多个存储单元MT的第1写入动作、以及在该第1写入动作后进行的将各自具有如图5所示的阈值分布宽度(图5)的多个状态的数据写入多个存储单元MT的第2写入动作。
图24是示意性地表示针对一根字线WL的写入动作的图。在时刻t11开始第1写入动作，在时刻t12，当第1写入动作结束后，开始第2写入动作，在时刻t13，第2写入动作结束。以下，将第1写入动作称为模糊(foggy)写入，将第2写入动作称为精细(fine)写入。
此外，模糊写入与精细写入是以如下顺序执行：为了减少邻接字线干涉，如果将k设为0～7的整数的任一个，那么在进行字线WL(k)的模糊写入后，其次进行字线WL(k+1)的模糊写入，其后，执行字线WL(k)的精细写入。在图24中，示意性地表示在时刻t12第1写入动作结束后开始第2写入动作的情况。然而，为了减少邻接字线干涉，在对于对应于某一字线WLk的某一存储单元MT(存储单元组MG)结束第1写入动作的时刻、与开始第2写入动作的时刻之间，至少在同一串单元SUj(j为0～3的整数的任一个)中对于对应于字线WL(k+1)的其它存储单元MT(存储单元组MG)执行第1写入动作。
图25是表示第1写入动作及第2写入动作的执行顺序的示例的图。例如，作为第1个至第4个动作，对于对应于字线WL0的存储单元组MG执行第1写入动作。其次，作为第5个至第8个动作，对于对应于字线WL1的存储单元组MG执行第1写入动作。
其次，作为第9个至第12个动作，对于对应于字线WL0的存储单元组MG执行第2写入动作。以下，以同样的执行顺序反复进行动作。例如，在这种动作顺序的情况下，在串单元SU0中针对对应于字线WL0的存储单元组MG的数据写入是在第9个动作结束的时刻完成。
当进行两个阶段的写入时，不进行模糊写入的邻接字线的阈值电平不明，因此不设为图20的S1中的读入对象，将S1中进行过模糊写入的邻接字线与进行过精细写入的邻接字线设为S1中的读入对象。
如图25所示，在字线间进行模糊写入与精细写入时，对字线WL(n)进行模糊写入，对字线WL(n－1)进行精细写入，对字线WL(n+1)进行模糊写入，对字线WL(n)进行精细写入。
在该情况下，当对字线WL(n－1)进行精细写入时，在S1中，读出字线WL(n)与字线WL(n－2)为邻接字线的2根字线的各位线BL的阈值电平。
当对字线WL(n+1)进行模糊写入时，在S1中，只以字线WL(n)作为邻接字线，读出各位线BL的阈值电平。
当对字线WL(n)进行精细写入时，在S1中，读出字线WL(n+1)与字线WL(n－1)为邻接字线的2根字线的各位线BL的阈值电平。
此外，QPW动作可以只在精细写入中进行，也可以在模糊写入与精细写入两种写入时进行。进而，QPW动作也可以在只进行模糊写入时应用。
因此，如上，根据所述第2实施方式，也能够提供抑制因数据保持造成的阈值电压变化的影响的半导体存储装置。
第1实施方式的各变化例也可以应用于第2实施方式。
根据所述各实施方式及各变化例，能够提供在保存着写入完成后的数据的状态下经过时间(数据保持)对阈值电压变化造成的影响得到抑制的半导体存储装置。
此外，在所述各实施方式及各变化例中，存储单元MT为能保存3比特(8值)数据的TLC(Triple Level Cell)，但所述各实施方式及各变化例也可以应用于能保存2比特(4值)数据的MLC(Multi Level Cell)、或能保存4比特(16值)数据的QLC(Quad Level Cell)等其它多值存储器。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为范例而例示的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨内，且包含在权利要求书所记载的发明及与其均等的范围内。
[符号说明]
1 存储器控制器
2 非易失性存储器
12 处理器
13 主机接口
14 ECC电路
15 存储器接口
16 内部总线
21 接口
22 控制部
23 存储单元阵列
24 感测放大器电路
25 字线驱动器
40～48 晶体管
49 电容器
50、51 逆变器
52、53 晶体管
331、332、333 配线层
334 存储器孔
335 阻挡绝缘膜
336 电荷储存膜
337 栅极绝缘膜
338 导电体柱
339、340 接触插塞

Claims (8)

1.一种半导体存储装置，具有：
存储单元阵列，具备多个存储单元，所述多个存储单元可各自设定为多个电平的阈值电压中的任一个；
多条字线，分别连接在所述多个存储单元的栅极；
字线驱动器，对所述多条字线分别施加电压；
多条位线，分别连接在所述多个存储单元的一端；
感测放大器电路，经由所述多条位线检测所述多个存储单元的数据，并且对所述多条位线施加位线电压；及
控制电路，控制所述字线驱动器及所述感测放大器电路，以执行对所述多个存储单元的数据写入动作；且
所述控制电路在所述写入动作中，根据选择存储单元的目标电平与邻接存储单元的阈值电平的差的状态来变更所述位线电压，所述选择存储单元连接在成为所述写入动作的对象的选择字线，所述邻接存储单元连接在邻接于所述选择字线的邻接字线；
当所述差的状态为第2状态时，所述控制电路在变更所述位线电压时使所述位线电压上升，所述第2状态是所述选择存储单元的所述目标电平未达所述多个电平中的第2阈值电平，且所述邻接存储单元的阈值电平为所述第2阈值电平以上。
2.一种半导体存储装置，具有：
存储单元阵列，具备多个存储单元，所述多个存储单元可各自设定为多个电平的阈值电压中的任一个；
多条字线，分别连接在所述多个存储单元的栅极；
字线驱动器，对所述多条字线分别施加电压；
多条位线，分别连接在所述多个存储单元的一端；
感测放大器电路，经由所述多条位线检测所述多个存储单元的数据，并且对所述多条位线施加位线电压；及
控制电路，控制所述字线驱动器及所述感测放大器电路，以执行对所述多个存储单元的数据写入动作；且
所述控制电路在所述写入动作中，根据选择存储单元的目标电平与邻接存储单元的阈值电平的差的状态来变更所述位线电压，所述选择存储单元连接在成为所述写入动作的对象的选择字线，所述邻接存储单元连接在邻接于所述选择字线的邻接字线；
当所述差的状态为第1状态时，所述控制电路在变更所述位线电压时使所述位线电压降低，所述第1状态是所述选择存储单元的所述目标电平为所述多个电平中的第1阈值电平以上，且所述邻接存储单元的阈值电平未达所述第1阈值电平。
3.根据权利要求2所述的半导体存储装置，其中当所述差的状态为第2状态时，所述控制电路在变更所述位线电压时使所述位线电压上升，所述第2状态是所述选择存储单元的所述目标电平未达所述多个电平中的第2阈值电平，且所述邻接存储单元的阈值电平为所述第2阈值电平以上。
4.一种半导体存储装置，具有：
存储单元阵列，具备多个存储单元，所述多个存储单元可各自设定为多个电平的阈值电压中的任一个；
多条字线，分别连接在所述多个存储单元的栅极；
字线驱动器，对所述多条字线分别施加电压；
多条位线，分别连接在所述多个存储单元的一端；
感测放大器电路，经由所述多条位线检测所述多个存储单元的数据，并且对所述多条位线施加位线电压；及
控制电路，控制所述字线驱动器及所述感测放大器电路，以执行对所述多个存储单元的数据写入动作；且
所述控制电路在所述写入动作中，根据选择存储单元的目标电平与邻接存储单元的阈值电平的差的状态来变更所述位线电压，所述选择存储单元连接在成为所述写入动作的对象的选择字线，所述邻接存储单元连接在邻接于所述选择字线的邻接字线；
当所述差的状态为所述选择存储单元的所述目标电平高于所述邻接存储单元的阈值电平的状态时，所述控制电路在变更所述位线电压时使所述位线电压降低。
5.一种半导体存储装置，具有：
存储单元阵列，具备多个存储单元，所述多个存储单元可各自设定为多个电平的阈值电压中的任一个；
多条字线，分别连接在所述多个存储单元的栅极；
字线驱动器，对所述多条字线分别施加电压；
多条位线，分别连接在所述多个存储单元的一端；
感测放大器电路，经由所述多条位线检测所述多个存储单元的数据，并且对所述多条位线施加位线电压；及
控制电路，控制所述字线驱动器及所述感测放大器电路，以执行对所述多个存储单元的数据写入动作；且
所述控制电路在所述写入动作中，根据选择存储单元的目标电平与邻接存储单元的阈值电平的差的状态来变更所述位线电压，所述选择存储单元连接在成为所述写入动作的对象的选择字线，所述邻接存储单元连接在邻接于所述选择字线的邻接字线；
所述差的状态为所述选择存储单元的所述目标电平低于所述邻接存储单元的阈值电平的状态时，所述控制电路在变更所述位线电压时使所述位线电压降低。
6.一种半导体存储装置，具有：
存储单元阵列，具备多个存储单元，所述多个存储单元可各自设定为多个电平的阈值电压中的任一个；
多条字线，分别连接在所述多个存储单元的栅极；
字线驱动器，对所述多条字线分别施加电压；
多条位线，分别连接在所述多个存储单元的一端；
感测放大器电路，经由所述多条位线检测所述多个存储单元的数据，并且对所述多条位线施加位线电压；及
控制电路，控制所述字线驱动器及所述感测放大器电路，以执行对所述多个存储单元的数据写入动作；且
所述控制电路在所述写入动作中，根据选择存储单元的目标电平与邻接存储单元的阈值电平的差的状态来变更所述位线电压，所述选择存储单元连接在成为所述写入动作的对象的选择字线，所述邻接存储单元连接在邻接于所述选择字线的邻接字线；
所述写入动作包含多个编程循环，
各编程循环包含程序编程循环，所述程序编程循环由对所述选择字线施加编程电压的编程动作、及对所述选择字线施加验证电压的验证动作构成，
所述多个编程循环是依次执行对应于所述多个电平中低阈值电平的编程循环至对应于高阈值电平的编程循环，且
所述控制电路在所述多个编程循环的一部分结束的阶段读出所述邻接存储单元的所述阈值电平。
7.根据权利要求1至6中任一权利要求所述的半导体存储装置，其中所述控制电路在对所述选择存储单元进行所述数据写入前，读出所述邻接存储单元的阈值电平。
8.根据权利要求1至6中任一权利要求所述的半导体存储装置，具有将对应于所述选择存储单元的写入数据的多个数据锁存的多个锁存电路，且
所述控制电路将所读出的所述邻接存储单元的阈值电平的数据储存在所述多个锁存电路的至少一个中。
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