CN115588450B - Nand闪存实现同或运算的控制方法 - Google Patents

Nand闪存实现同或运算的控制方法 Download PDF

Info

Publication number
CN115588450B
CN115588450B CN202211592299.5A CN202211592299A CN115588450B CN 115588450 B CN115588450 B CN 115588450B CN 202211592299 A CN202211592299 A CN 202211592299A CN 115588450 B CN115588450 B CN 115588450B
Authority
CN
China
Prior art keywords
threshold voltage
voltage
data
potential
potential voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202211592299.5A
Other languages
English (en)
Other versions
CN115588450A (zh
Inventor
汤强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhixun Innovation Technology Wuxi Co ltd
Original Assignee
Zhixun Innovation Technology Wuxi Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhixun Innovation Technology Wuxi Co ltd filed Critical Zhixun Innovation Technology Wuxi Co ltd
Priority to CN202211592299.5A priority Critical patent/CN115588450B/zh
Publication of CN115588450A publication Critical patent/CN115588450A/zh
Application granted granted Critical
Publication of CN115588450B publication Critical patent/CN115588450B/zh
Priority to US18/534,834 priority patent/US20240194246A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供了一种NAND闪存实现同或运算的控制方法，包括第一字线与读出放大器一一对应连接，第二字线与读出放大器一一对应连接，通过控制数据的存储方式以及字线的电压，实现了NAND闪存的同或运算。

Description

NAND闪存实现同或运算的控制方法
技术领域
本发明涉及NAND闪存技术领域，尤其涉及一种NAND闪存实现同或运算的控制方法。
背景技术
图1为现有技术一种实现同或运算的NAND闪存的电路示意图，图2为现有技术中又一种实现同或运算的NAND闪存的电路示意图，参照图1和图2，一个读出放大器连接两条位线，与正常的NAND闪存不兼容，并且每个位线上单独开关控制，同样与正常NAND闪存结构不兼容，且会增加面积成本。
因此，有必要提供一种新型的NAND闪存实现同或运算的控制方法以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种NAND闪存实现同或运算的控制方法，在与正常NAND闪存结构兼容的基础上，实现同或运算。
为实现上述目的，本发明的所述NAND闪存实现同或运算的控制方法，包括以下步骤：
S0：提供NAND闪存，所述NAND闪存包括至少一个第一存储块、至少一个第二存储块和若干读出放大器，所述第一存储块包括若干第一突触串、若干第一位线和若干第一字线，所述第一突触串包括串联的第一漏极选通单元和第一存储模块，所述第一存储模块包括若干串联的第一存储单元，所述第一突触串与所述第一位线一一对应连接，所述第一字线连接所有所述第一存储单元，所述第二存储块包括若干第二突触串、若干第二位线和若干第二字线，所述第二突触串包括串联的第二漏极选通单元和第二存储模块，所述第二存储模块包括若干串联的第二存储单元，所述第二突触串与所述第二位线一一对应连接，所述第二字线连接所有所述第二存储单元，所述第一字线与所述读出放大器一一对应连接，所述第二字线与所述读出放大器一一对应连接；
S1：将与同一个所述读出放大器连接的第一突触串和第二突触串作为关联突触串，将作为关联突触串的第一突触串的任一第一存储单元作为第一待存储单元，将作为关联突触串的第二突触串的任一第二存储单元作为第二待存储单元，向所述第一待存储单元写入第一数据，向所述第二待存储单元写入第二数据，所述第一数据和所述第二数据互为反相数据；
S2：将作为关联突触串的第一突触串的剩余第一存储单元作为第三待存储单元，将作为关联突触串的第二突触串的剩余第二存储单元作为第四待存储单元，向部分或全部所述第三待存储单元写入第三数据，向部分或全部所述第四待存储单元写入第四数据；
S3：向与所述第一待存储单元连接的第一字线施加第一电位电压，向与所述第二待存储单元连接的第二字线施加第二电位电压，向所述第一漏极选通单元施加第三电位电压，向所述第二漏极选通单元施加第四电位电压，向写入所述第三数据的所述第三待存储单元连接的第一字线施加第五电位电压，向写入所述第四数据的所述第四待存储单元连接的第二字线施加第六电位电压，向未存储数据的第三待存储单元所连接的第一字线和未存储数据的第四待存储单元所连接的第二字线施加第七电位电压；
S4：通过相应读出放大器从作为关联突触串的第一突触串和第二突触串读取数据。
所述NAND闪存实现同或运算的控制方法的有益效果在于：一个读出放大器连接一个存储块的一条位线，在于正常NAND闪存兼容的基础上，将与同一个所述读出放大器连接的第一突触串和第二突触串作为关联突触串，将作为关联突触串的第一突触串的任一第一存储单元作为第一待存储单元，将作为关联突触串的第二突触串的任一第二存储单元作为第二待存储单元，向所述第一待存储单元写入第一数据，向所述第二待存储单元写入第二数据，所述第一数据和所述第二数据互为反相数据，将作为关联突触串的第一突触串的剩余第一存储单元作为第三待存储单元，将作为关联突触串的第二突触串的剩余第二存储单元作为第四待存储单元，向部分或全部所述第三待存储单元写入第三数据，向部分或全部所述第四待存储单元写入第四数据，向与所述第一待存储单元连接的第一字线施加第一电位电压，向与所述第二待存储单元连接的第二字线施加第二电位电压，向所述第一漏极选通单元施加第三电位电压，向所述第二漏极选通单元施加第四电位电压，向写入所述第三数据的所述第三待存储单元连接的第一字线施加第五电位电压，向写入所述第四数据的所述第四待存储单元连接的第二字线施加第六电位电压，向未存储数据的第三待存储单元所连接的第一字线和未存储数据的第四待存储单元所连接的第二字线施加第七电位电压，通过相应读出放大器从作为关联突触串的第一突触串和第二突触串读取数据，通过控制数据的存储方式以及字线的电压，实现了NAND闪存的同或运算。
可选地，执行所述步骤S1之前还包括阈值电压设置步骤，所述第一数据、所述第二数据、所述第三数据和所述第四数据均为二进制数值，当所述第一数据为二进制数值1，所述第二数据为二进制数值0，所述阈值电压设置步骤包括：
将所述第一待存储单元的阈值电压设置为第一阈值电压，将所述第二待存储单元的阈值电压设置为第二阈值电压，将未存储数据的第三待存储单元和未存储数据的第四待存储单元的阈值电压设置为第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
可选地，执行所述步骤S1之前还包括阈值电压设置步骤，所述第一数据、所述第二数据、所述第三数据和所述第四数据均为二进制数值，当所述第一数据为二进制数值0，所述第二数据为二进制数值1，所述阈值电压设置步骤包括：
将所述第二待存储单元的阈值电压设置为第一阈值电压，将所述第一待存储单元的阈值电压设置为第二阈值电压，将未存储数据的第三待存储单元和未存储数据的第四待存储单元的阈值电压设置为第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
可选地，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值1，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第一阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第二阈值电压。
可选地，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值1，则将存储所述第三数据的第三待存储单元的阈值电压设置为第二阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第一阈值电压。
可选地，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第二阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第二阈值电压。
可选地，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
可选地，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
可选地，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第三阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第三阈值电压，所述第三阈值电压的范围大于所述第二阈值电压的范围。
可选地，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第三阈值电压，所述第六电位电压小于所述第三阈值电压，所述第七电位电压大于所述第一阈值电压。
可选地，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压小于所述第三阈值电压，所述第六电位电压大于所述第三阈值电压，所述第七电位电压大于所述第一阈值电压。
可选地，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压小于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
可选地，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压小于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
可选地，所述第一电位电压大于所述第二阈值电压，且所述第一电位电压小于所述第一阈值电压，所述第二电位电压小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压、所述第六电位电压和所述第七电位电压大于所述第一阈值电压。
可选地，所述第二电位电压大于所述第二阈值电压，且所述第二电位电压小于所述第一阈值电压，所述第一电位电压小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压、所述第六电位电压和所述第七电位电压大于所述第一阈值电压。
附图说明
图1为现有技术中一种实现同或运算的NAND闪存的电路示意图；
图2为现有技术中又一种实现同或运算的NAND闪存的电路示意图；
图3为本发明NAND闪存实现同或运算的控制方法的流程图；
图4为本发明一些实施例中NAND闪存的结构示意图；
图5为本发明一些实施例中存储单元的阈值电压范围示意图；
图6为本发明一些实施例中第一漏极选通单元的阈值电压范围示意图；
图7为本发明又一些实施例中存储单元的阈值电压范围示意图；
图8为本发明又一些实施例中第一漏极选通单元的阈值电压范围示意图；
图9为本发明另一些实施例中存储单元的阈值电压范围示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种NAND闪存实现同或运算的控制方法。参照图3，所述NAND闪存实现同或运算的控制方法包括以下步骤：
S0：提供NAND闪存，所述NAND闪存包括至少一个第一存储块、至少一个第二存储块和若干读出放大器，所述第一存储块包括若干第一突触串、若干第一位线和若干第一字线，所述第一突触串包括串联的第一漏极选通单元和第一存储模块，所述第一存储模块包括若干串联的第一存储单元，所述第一突触串与所述第一位线一一对应连接，所述第一字线连接所有所述第一存储单元，所述第二存储块包括若干第二突触串、若干第二位线和若干第二字线，所述第二突触串包括串联的第二漏极选通单元和第二存储模块，所述第二存储模块包括若干串联的第二存储单元，所述第二突触串与所述第二位线一一对应连接，所述第二字线连接所有所述第二存储单元，所述第一字线与所述读出放大器一一对应连接，所述第二字线与所述读出放大器一一对应连接；
S1：将与同一个所述读出放大器连接的第一突触串和第二突触串作为关联突触串，将作为关联突触串的第一突触串的任一第一存储单元作为第一待存储单元，将作为关联突触串的第二突触串的任一第二存储单元作为第二待存储单元，向所述第一待存储单元写入第一数据，向所述第二待存储单元写入第二数据，所述第一数据和所述第二数据互为反相数据；
S2：将作为关联突触串的第一突触串的剩余第一存储单元作为第三待存储单元，将作为关联突触串的第二突触串的剩余第二存储单元作为第四待存储单元，向部分或全部所述第三待存储单元写入第三数据，向部分或全部所述第四待存储单元写入第四数据；
S3：向与所述第一待存储单元连接的第一字线施加第一电位电压，向与所述第二待存储单元连接的第二字线施加第一电位电压，向所述第一漏极选通单元施加第三电位电压，向所述第二漏极选通单元施加第四电位电压，向写入所述第三数据的所述第三待存储单元连接的第一字线施加第五电位电压，向写入所述第四数据的所述第四待存储单元连接的第二字线施加第六电位电压，向未存储数据的第三待存储单元所连接的第一字线和未存储数据的第四待存储单元所连接的第二字线施加第七电位电压；
S4：通过相应读出放大器从作为关联突触串的第一突触串和第二突触串读取数据。
一些实施例中，执行所述步骤S1之前还包括阈值电压设置步骤，所述第一数据、所述第二数据、所述第三数据和所述第四数据均为二进制数值，当所述第一数据为二进制数值1，所述第二数据为二进制数值0，所述阈值电压设置步骤包括：
将所述第一待存储单元的阈值电压设置为第一阈值电压，将所述第二待存储单元的阈值电压设置为第二阈值电压，将未存储数据的第三待存储单元和未存储数据的第四待存储单元的阈值电压设置为第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
又一些实施例中，执行所述步骤S1之前还包括阈值电压设置步骤，所述第一数据、所述第二数据、所述第三数据和所述第四数据均为二进制数值，当所述第一数据为二进制数值0，所述第二数据为二进制数值1，所述阈值电压设置步骤包括：
将所述第二待存储单元的阈值电压设置为第一阈值电压，将所述第一待存储单元的阈值电压设置为第二阈值电压，将未存储数据的第三待存储单元和未存储数据的第四待存储单元的阈值电压设置为第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
第一些实施例中，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压小于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
第二些实施例中，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压小于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
第三些实施例中，所述第一电位电压大于所述第二阈值电压，且所述第一电位电压小于所述第一阈值电压，所述第二电位电压小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压、所述第六电位电压和所述第七电位电压大于所述第一阈值电压。
第四些实施例中，所述第二电位电压大于所述第二阈值电压，且所述第二电位电压小于所述第一阈值电压，所述第一电位电压小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压、所述第六电位电压和所述第七电位电压大于所述第一阈值电压。
一些实施例中，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值1，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第一阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第二阈值电压。
又一些实施例中，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值1，则将存储所述第三数据的第三待存储单元的阈值电压设置为第二阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第一阈值电压。
另一些实施例中，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第二阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第二阈值电压。
第五些实施例中，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
第六些实施例中，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
一些实施例中，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第三阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第三阈值电压，所述第三阈值电压的范围大于所述第二阈值电压的范围。
第七些实施例中，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第三阈值电压，所述第六电位电压小于所述第三阈值电压，所述第七电位电压大于所述第一阈值电压。
第八些实施例中，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压小于所述第三阈值电压，所述第六电位电压大于所述第三阈值电压，所述第七电位电压大于所述第一阈值电压。
图4为本发明一些实施例中NAND闪存的结构示意图。参照图4，所述NAND闪存包括第一存储块101、第二存储块102、第一读出放大器103、第二读出放大器104、第三读出放大器105和第四读出放大器106。
参照图4，所述第一存储块101包括四个第一突触串1011、四条第一位线1012和四条第一字线1013，所述第二存储块102包括四个第二突触串1021、四条第二位线1022和四条第二字线1023，所述第一突触串1011包括串联的四个第一存储单元10111和一个第一漏极选通单元10112，所述第二突触串1021包括串联的四个第二存储单元10211和一个第二漏极选通单元10212。
参照图4，第一个所述第一突触串1011通过第一条所述第一位线1012与所述第一读出放大器103连接，第一个所述第二突触串1021通过第一条所述第二位线1022与所述第一读出放大器103连接，第二个所述第一突触串1011通过第二条所述第一位线1012与所述第二读出放大器104连接，第二个所述第二突触串1021通过第二条所述第二位线1022与所述第二读出放大器104连接，第三个所述第一突触串1011通过第三条所述第一位线1012与所述第三读出放大器105连接，第三个所述第二突触串1021通过第三条所述第二位线1022与所述第三读出放大器105连接，第四个所述第一突触串1011通过第四条所述第一位线1012与所述第四读出放大器106连接，第四个所述第二突触串1021通过第四条所述第二位线1022与所述第四读出放大器106连接。
参照图4，第一条所述第一字线1013与第一个所述第一突触串1011的第一个第一存储单元10111、第二个所述第一突触串1011的第一个第一存储单元10111、第三个所述第一突触串1011的第一个第一存储单元10111、第四个所述第一突触串1011的第一个第一存储单元10111连接；第二条所述第一字线1013与第一个所述第一突触串1011的第二个第一存储单元10111、第二个所述第一突触串1011的第二个第一存储单元10111、第三个所述第一突触串1011的第二个第一存储单元10111、第四个所述第一突触串1011的第二个第一存储单元10111连接；第三条所述第一字线1013与第一个所述第一突触串1011的第三个第一存储单元10111、第二个所述第一突触串1011的第三个第一存储单元10111、第三个所述第一突触串1011的第三个第一存储单元10111、第四个所述第一突触串1011的第三个第一存储单元10111连接；第四条所述第一字线1013与第一个所述第一突触串1011的第四个第一存储单元10111、第二个所述第一突触串1011的第四个第一存储单元10111、第三个所述第一突触串1011的第四个第一存储单元10111、第四个所述第一突触串1011的第四个第一存储单元10111连接。
参照图4，第一条所述第二字线1023与第一个所述第二突触串1021的第一个第二存储单元10211、第二个所述第二突触串1021的第一个第二存储单元10211、第三个所述第二突触串1021的第一个第二存储单元10211、第四个所述第二突触串1021的第一个第二存储单元10211连接；第二条所述第二字线1023与第一个所述第二突触串1021的第二个第二存储单元10211、第二个所述第二突触串1021的第二个第二存储单元10211、第三个所述第二突触串1021的第二个第二存储单元10211、第四个所述第二突触串1021的第二个第二存储单元10211连接；第三条所述第二字线1023与第一个所述第二突触串1021的第三个第二存储单元10211、第二个所述第二突触串1021的第三个第二存储单元10211、第三个所述第二突触串1021的第三个第二存储单元10211、第四个所述第二突触串1021的第三个第二存储单元10211连接；第四条所述第二字线1023与第一个所述第二突触串1021的第四个第二存储单元10211、第二个所述第二突触串1021的第四个第二存储单元10211、第三个所述第二突触串1021的第四个第二存储单元10211、第四个所述第二突触串1021的第四个第二存储单元10211连接。
图5为本发明一些实施例中存储单元的阈值电压范围示意图。参照图5，图中L/1表示第一阈值电压，0表示第二阈值电压，Vread表示第一电位电压，Vpass表示第七电位电压，所述第五电位电压和所述第六电位电压均等于第七电位电压。
图6为本发明一些实施例中第一漏极选通单元的阈值电压范围示意图。参照图6，VSGD(0)表示输入二进制数据0时的电压，VSGD(1)表示输入二进制数据1时的电压。所述第二漏极选通单元10212的阈值电压与所述第一漏极选通单元10112的阈值电压相同。
一些实施例中，参照图4、图5和图6，向所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111写入第一数据，所述第一数据为二进制数据0，向所述第一存储块101的第一个所述第一突触串1011的第二个第一存储单元10111写入第三数据，所述第三数据为二进制数据1，所述第一存储块101的第一个所述第一突触串1011的第三个第一存储单元10111和第四个第一存储单元10111均未存储数据；向所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211写入第二数据，所述第二数据为二进制数据1，向所述第二存储块102的第一个所述第二突触串1021的第二个第二存储单元10211写入第四数据，所述第四数据为二进制数据0，所述第二存储块102的第一个所述第一突触串1011的第三个第二存储单元10211和第四个第二存储单元10211均未存储数据，其中，所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111为第一待存储单元，所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211为第二待存储单元。
一些实施例中，参照图4、图5和图6，设置所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111的阈值电压为第二阈值电压，设置所述第一存储块101的第一个所述第一突触串1011的第二个第一存储单元10111的阈值电压为第一阈值电压，设置所述第一存储块101的第一个所述第一突触串1011的第三个第一存储单元10111和第四个第一存储单元10111的阈值电压为第一阈值电压，设置所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211的阈值电压为第一阈值电压，设置所述第二存储块102的第一个所述第二突触串1021的第二个第二存储单元10211的阈值电压为第二阈值电压，设置所述第二存储块102的第一个所述第一突触串1011的第三个第二存储单元10211和第四个第二存储单元10211的阈值电压为第一阈值电压。
一些实施例中，参照图4、图5和图6，向所述第一漏极选通单元10112施加第三电位电压，所述第三电位电压的大小为VSGD(0)，相当于提供了同或门运算的二进制数值0，向所述第二漏极选通单元10212施加第四电位电压，所述第四电位电压的大小为VSGD(1)，向第一条所述第一字线1013施加第一电位电压，向第二条所述第一字线1013施加第五电位电压，向第三条所述第一字线1013和第四条所述第一字线1013施加第七电位电压，向第一条所述第二字线1023施加第二电位电压，所述第二电位电压等于所述第一电位电压，向第二条所述第二字线1023施加第六电位电压，向第三条所述第二字线1023和第四条所述第二字线1023施加第七电位电压，通过所述第一读出放大器103从所述第一存储块101的第一个所述第一突触串1011和所述第二存储块102的第一个所述第二突触串1021读取数据，以得到结果数据，所述结果数据为1，即通过NAND闪存实现二进制数据0和二进制数据0的同或运算。
又一些实施例中，参照图4、图5和图6，向所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111写入第一数据，所述第一数据为二进制数据1，向所述第一存储块101的第一个所述第一突触串1011的第二个第一存储单元10111写入第三数据，所述第三数据为二进制数据1，所述第一存储块101的第一个所述第一突触串1011的第三个第一存储单元10111和第四个第一存储单元10111均未存储数据；向所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211写入第二数据，所述第二数据为二进制数据0，向所述第二存储块102的第一个所述第二突触串1021的第二个第二存储单元10211写入第四数据，所述第四数据为二进制数据0，所述第二存储块102的第一个所述第一突触串1011的第三个第二存储单元10211和第四个第二存储单元10211均未存储数据，其中，所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111为第一待存储单元，所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211为第二待存储单元。
又一些实施例中，参照图4、图5和图6，设置所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111的阈值电压为第一阈值电压，设置所述第一存储块101的第一个所述第一突触串1011的第二个第一存储单元10111的阈值电压为第一阈值电压，设置所述第一存储块101的第一个所述第一突触串1011的第三个第一存储单元10111和第四个第一存储单元10111的阈值电压为第一阈值电压，设置所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211的阈值电压为第二阈值电压，设置所述第二存储块102的第一个所述第二突触串1021的第二个第二存储单元10211的阈值电压为第二阈值电压，设置所述第二存储块102的第一个所述第一突触串1011的第三个第二存储单元10211和第四个第二存储单元10211的阈值电压为第一阈值电压。
又一些实施例中，参照图4、图5和图6，向所述第一漏极选通单元10112施加第三电位电压，所述第三电位电压的大小为VSGD(1)，相当于提供了同或门运算的二进制数值1，向所述第二漏极选通单元10212施加第四电位电压，所述第四电位电压的大小为VSGD(0)，向第一条所述第一字线1013施加第一电位电压，向第二条所述第一字线1013施加第五电位电压，向第三条所述第一字线1013和第四条所述第一字线1013施加第七电位电压，向第一条所述第二字线1023施加第二电位电压，所述第二电位电压等于所述第一电位电压，向第二条所述第二字线1023第六电位电压，向第三条所述第二字线1023和第四条所述第二字线1023施加第七电位电压，通过所述第一读出放大器103从所述第一存储块101的第一个所述第一突触串1011和所述第二存储块102的第一个所述第二突触串1021读取数据，以得到结果数据，所述结果数据为1，即通过NAND闪存实现二进制数据1和二进制数据1的同或运算。
图7为本发明又一些实施例中存储单元的阈值电压范围示意图。参照图7，图中L/1表示第一阈值电压，0表示第二阈值电压，Vread表示第一电位电压，Vpass表示第七电位电压，V(0)表示输入二进制数据0时的电压，V(1) 表示输入二进制数据1时的电压。
图8为本发明又一些实施例中第一漏极选通单元10112的阈值电压范围示意图。参照图8，Vth表示第一漏极选通单元10112的阈值电压的范围，VSGD表示第三电位电压，所述第三电位电压大于所述第一漏极选通单元10112的阈值电压。所述第二漏极选通单元10212的阈值电压与所述第一漏极选通单元10112的阈值电压相同，所述第四电位电压与所述第三电位电压相同。
一些实施例中，参照图4、图7和图8，向所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111写入第一数据，所述第一数据为二进制数据0，向所述第一存储块101的第一个所述第一突触串1011的第二个第一存储单元10111写入第三数据，所述第三数据为二进制数据0，所述第一存储块101的第一个所述第一突触串1011的第三个第一存储单元10111和第四个第一存储单元10111均未存储数据；向所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211写入第二数据，所述第二数据为二进制数据1，向所述第二存储块102的第一个所述第二突触串1021的第二个第二存储单元10211写入第四数据，所述第四数据为二进制数据0，所述第二存储块102的第一个所述第一突触串1011的第三个第二存储单元10211和第四个第二存储单元10211均未存储数据，其中，所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111为第一待存储单元，所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211为第二待存储单元。
一些实施例中，参照图4、图7和图8，设置所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111的阈值电压为第二阈值电压，设置所述第一存储块101的第一个所述第一突触串1011的第二个第一存储单元10111的阈值电压为第二阈值电压，设置所述第一存储块101的第一个所述第一突触串1011的第三个第一存储单元10111和第四个第一存储单元10111的阈值电压为第一阈值电压，设置所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211的阈值电压为第一阈值电压，设置所述第二存储块102的第一个所述第二突触串1021的第二个第二存储单元10211的阈值电压为第二阈值电压，设置所述第二存储块102的第一个所述第一突触串1011的第三个第二存储单元10211和第四个第二存储单元10211的阈值电压为第一阈值电压。
一些实施例中，参照图4、图7和图8，向所述第一漏极选通单元10112施加第三电位电压，所述第三电位电压的大小为VSGD，向所述第二漏极选通单元10212施加第四电位电压，所述第四电位电压的大小为VSGD，向第一条所述第一字线1013施加第一电位电压，向第二条所述第一字线1013施加第五电位电压，所述第五电位电压大小为V(0)，相当于提供了同或门运算的二进制数据0，向第三条所述第一字线1013和第四条所述第一字线1013施加第七电位电压，向第一条所述第二字线1023施加第二电位电压，所述第二电位电压等于所述第一电位电压，向第二条所述第二字线1023施加第六电位电压，所述第六电位电压大小为V(1)，向第三条所述第二字线1023和第四条所述第二字线1023施加第七电位电压，通过所述第一读出放大器103从所述第一存储块101的第一个所述第一突触串1011和所述第二存储块102的第一个所述第二突触串1021读取数据，以得到结果数据，所述结果数据为1，即通过NAND闪存实现二进制数据0和二进制数据0的同或运算。
又一些实施例中，参照图4、图7和图8，向所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111写入第一数据，所述第一数据为二进制数据1，向所述第一存储块101的第一个所述第一突触串1011的第二个第一存储单元10111写入第三数据，所述第三数据为二进制数据0，所述第一存储块101的第一个所述第一突触串1011的第三个第一存储单元10111和第四个第一存储单元10111均未存储数据；向所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211写入第二数据，所述第二数据为二进制数据0，向所述第二存储块102的第一个所述第二突触串1021的第二个第二存储单元10211写入第四数据，所述第四数据为二进制数据0，所述第二存储块102的第一个所述第一突触串1011的第三个第二存储单元10211和第四个第二存储单元10211均未存储数据，其中，所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111为第一待存储单元，所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211为第二待存储单元。
又一些实施例中，参照图4、图7和图8，设置所述第一存储块101的第一个所述第一突触串1011的第一个第一存储单元10111的阈值电压为第一阈值电压，设置所述第一存储块101的第一个所述第一突触串1011的第二个第一存储单元10111的阈值电压为第二阈值电压，设置所述第一存储块101的第一个所述第一突触串1011的第三个第一存储单元10111和第四个第一存储单元10111的阈值电压为第一阈值电压，设置所述第二存储块102的第一个所述第二突触串1021的第一个第二存储单元10211的阈值电压为第二阈值电压，设置所述第二存储块102的第一个所述第二突触串1021的第二个第二存储单元10211的阈值电压为第二阈值电压，设置所述第二存储块102的第一个所述第一突触串1011的第三个第二存储单元10211和第四个第二存储单元10211的阈值电压为第一阈值电压。
又一些实施例中，参照图4、图7和图8，向所述第一漏极选通单元10112施加第三电位电压，所述第三电位电压的大小为VSGD，向所述第二漏极选通单元10212施加第四电位电压，所述第四电位电压的大小为VSGD，向第一条所述第一字线1013施加第一电位电压，向第二条所述第一字线1013施加第五电位电压，所述第五电位电压大小为V(1)，相当于提供了同或门运算的二进制数据1，向第三条所述第一字线1013和第四条所述第一字线1013施加第七电位电压，向第一条所述第二字线1023施加第二电位电压，所述第二电位电压等于所述第一电位电压，向第二条所述第二字线1023施加第六电位电压，所述第六电位电压大小为V(0)，向第三条所述第二字线1023和第四条所述第二字线1023施加第七电位电压，通过所述第一读出放大器103从所述第一存储块101的第一个所述第一突触串1011和所述第二存储块102的第一个所述第二突触串1021读取数据，以得到结果数据，所述结果数据为1，即通过NAND闪存实现二进制数据1和二进制数据1的同或运算。
图9为本发明另一些实施例中存储单元的阈值电压范围示意图。参照图9，图中L/1表示第一阈值电压，0表示第二阈值电压，Vpass表示第五电位电压和第六电位电压，表示第七电位电压，V(0)表示输入二进制数据0时的电压，V(1) 表示输入二进制数据1时的电压。
参照图4、图8和图9，向所述第一漏极选通单元10112施加第三电位电压，所述第三电位电压的大小为VSGD，向所述第二漏极选通单元10212施加第四电位电压，所述第四电位电压的大小为VSGD，向第一条所述第一字线1013施加第一电位电压，所述第一电位电压大小为V（1），相当于提供同或门运算的二进制数据1，向第二条所述第一字线1013施加第五电位电压，所述第五电位电压大小为Vpass，向第三条所述第一字线1013和第四条所述第一字线1013施加第七电位电压，所述第一电位电压大小为Vpass，向第一条所述第二字线1023施加第二电位电压，所述第二电位电压大小为V（0），向第二条所述第二字线1023施加第六电位电压，所述第六电位电压大小为Vpass，向第三条所述第二字线1023和第四条所述第二字线1023施加第七电位电压，所述第七电位大小为Vpass，通过所述第一读出放大器103从所述第一存储块101的第一个所述第一突触串1011和所述第二存储块102的第一个所述第二突触串1021读取数据，以得到结果数据，所述结果数据为1，即通过NAND闪存实现二进制数据1和二进制数据1的同或运算。
一些实施例中，通过所述第一存储块101的第二突触串1021、所述第二存储块102的第二突触串1021和所述第二读出放大器104进行同或运算时，或其它突触串以及相对应的读出放大器进行同或运算，与通过所述第一存储块101的第一突触串1011、所述第二存储块102的第一突触串1011和所述第一读出放大器103进行同或运算的方式相同，在此不再一一赘述。
一些实施例中，读出放大器的结果存在反转的情况，对读出放大器的结果取反，即可得到同或运算的结果。
本发明的一些实施例中，每一个读出放大器均连接多个存储块，在多个存储块中执行步骤S1至步骤S3，此时相应读出放大器读出的电流为累加电流，即每一个二进制数据1对应一份电流，通过模数转换器即可将电流转变数字，即可得到相应读出放大器读出的电流中二进制数据1的数量，写入的第一数据总数量与二进制数据1的数量差即二进制数据0的数量。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (15)

1.一种NAND闪存实现同或运算的控制方法，其特征在于，包括以下步骤：
S0：提供NAND闪存，所述NAND闪存包括至少一个第一存储块、至少一个第二存储块和若干读出放大器，所述第一存储块包括若干第一突触串、若干第一位线和若干第一字线，所述第一突触串包括串联的第一漏极选通单元和第一存储模块，所述第一存储模块包括若干串联的第一存储单元，所述第一突触串与所述第一位线一一对应连接，所述第一字线连接所有所述第一存储单元，所述第二存储块包括若干第二突触串、若干第二位线和若干第二字线，所述第二突触串包括串联的第二漏极选通单元和第二存储模块，所述第二存储模块包括若干串联的第二存储单元，所述第二突触串与所述第二位线一一对应连接，所述第二字线连接所有所述第二存储单元，所述第一字线与所述读出放大器一一对应连接，所述第二字线与所述读出放大器一一对应连接；
S1：将与同一个所述读出放大器连接的第一突触串和第二突触串作为关联突触串，将作为关联突触串的第一突触串的任一第一存储单元作为第一待存储单元，将作为关联突触串的第二突触串的任一第二存储单元作为第二待存储单元，向所述第一待存储单元写入第一数据，向所述第二待存储单元写入第二数据，所述第一数据和所述第二数据互为反相数据；
S2：将作为关联突触串的第一突触串的剩余第一存储单元作为第三待存储单元，将作为关联突触串的第二突触串的剩余第二存储单元作为第四待存储单元，向部分或全部所述第三待存储单元写入第三数据，向部分或全部所述第四待存储单元写入第四数据；
S3：向与所述第一待存储单元连接的第一字线施加第一电位电压，向与所述第二待存储单元连接的第二字线施加第二电位电压，向所述第一漏极选通单元施加第三电位电压，向所述第二漏极选通单元施加第四电位电压，向写入所述第三数据的所述第三待存储单元连接的第一字线施加第五电位电压，向写入所述第四数据的所述第四待存储单元连接的第二字线施加第六电位电压，向未存储数据的第三待存储单元所连接的第一字线和未存储数据的第四待存储单元所连接的第二字线施加第七电位电压；
S4：通过相应读出放大器从作为关联突触串的第一突触串和第二突触串读取数据。
2.根据权利要求1所述的NAND闪存实现同或运算的控制方法，其特征在于，执行所述步骤S1之前还包括阈值电压设置步骤，所述第一数据、所述第二数据、所述第三数据和所述第四数据均为二进制数值，当所述第一数据为二进制数值1，所述第二数据为二进制数值0，所述阈值电压设置步骤包括：
将所述第一待存储单元的阈值电压设置为第一阈值电压，将所述第二待存储单元的阈值电压设置为第二阈值电压，将未存储数据的第三待存储单元和未存储数据的第四待存储单元的阈值电压设置为第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
3.根据权利要求1所述的NAND闪存实现同或运算的控制方法，其特征在于，执行所述步骤S1之前还包括阈值电压设置步骤，所述第一数据、所述第二数据、所述第三数据和所述第四数据均为二进制数值，当所述第一数据为二进制数值0，所述第二数据为二进制数值1，所述阈值电压设置步骤包括：
将所述第二待存储单元的阈值电压设置为第一阈值电压，将所述第一待存储单元的阈值电压设置为第二阈值电压，将未存储数据的第三待存储单元和未存储数据的第四待存储单元的阈值电压设置为第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
4.根据权利要求2或3所述的NAND闪存实现同或运算的控制方法，其特征在于，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值1，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第一阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第二阈值电压。
5.根据权利要求2或3所述的NAND闪存实现同或运算的控制方法，其特征在于，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值1，则将存储所述第三数据的第三待存储单元的阈值电压设置为第二阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第一阈值电压。
6.根据权利要求2或3所述的NAND闪存实现同或运算的控制方法，其特征在于，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第二阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第二阈值电压。
7.根据权利要求6所述的NAND闪存实现同或运算的控制方法，其特征在于，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
8.根据权利要求6所述的NAND闪存实现同或运算的控制方法，其特征在于，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
9.根据权利要求2或3所述的NAND闪存实现同或运算的控制方法，其特征在于，所述阈值电压设置步骤还包括：
当所述第三数据为二进制数值0，所述第四数据为二进制数值0，则将存储所述第三数据的第三待存储单元的阈值电压设置为第三阈值电压，将存储所述第四数据的第四待存储单元的阈值电压设置为第三阈值电压，所述第三阈值电压的范围大于所述第二阈值电压的范围。
10.根据权利要求9所述的NAND闪存实现同或运算的控制方法，其特征在于，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第三阈值电压，所述第六电位电压小于所述第三阈值电压，所述第七电位电压大于所述第一阈值电压。
11.根据权利要求9所述的NAND闪存实现同或运算的控制方法，其特征在于，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压小于所述第三阈值电压，所述第六电位电压大于所述第三阈值电压，所述第七电位电压大于所述第一阈值电压。
12.根据权利要求2或3所述的NAND闪存实现同或运算的控制方法，其特征在于，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压小于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
13.根据权利要求2或3所述的NAND闪存实现同或运算的控制方法，其特征在于，所述第二电位电压等于所述第一电位电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压小于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压大于所述第二阈值电压，所述第六电位电压大于所述第二阈值电压，所述第七电位电压大于所述第一阈值电压。
14.根据权利要求2或3所述的NAND闪存实现同或运算的控制方法，其特征在于，所述第一电位电压大于所述第二阈值电压，且所述第一电位电压小于所述第一阈值电压，所述第二电位电压小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压、所述第六电位电压和所述第七电位电压大于所述第一阈值电压。
15.根据权利要求2或3所述的NAND闪存实现同或运算的控制方法，其特征在于，所述第二电位电压大于所述第二阈值电压，且所述第二电位电压小于所述第一阈值电压，所述第一电位电压小于所述第二阈值电压，所述第三电位电压大于所述第一漏极选通单元的阈值电压，所述第四电位电压大于所述第二漏极选通单元的阈值电压，所述第五电位电压、所述第六电位电压和所述第七电位电压大于所述第一阈值电压。
CN202211592299.5A 2022-12-13 2022-12-13 Nand闪存实现同或运算的控制方法 Active CN115588450B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211592299.5A CN115588450B (zh) 2022-12-13 2022-12-13 Nand闪存实现同或运算的控制方法
US18/534,834 US20240194246A1 (en) 2022-12-13 2023-12-11 Method for controlling nand flash memory to implement xnor operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211592299.5A CN115588450B (zh) 2022-12-13 2022-12-13 Nand闪存实现同或运算的控制方法

Publications (2)

Publication Number Publication Date
CN115588450A CN115588450A (zh) 2023-01-10
CN115588450B true CN115588450B (zh) 2023-03-14

Family

ID=84783007

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211592299.5A Active CN115588450B (zh) 2022-12-13 2022-12-13 Nand闪存实现同或运算的控制方法

Country Status (2)

Country Link
US (1) US20240194246A1 (zh)
CN (1) CN115588450B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696606A (zh) * 2019-03-12 2020-09-22 东芝存储器株式会社 半导体存储装置
CN112992226A (zh) * 2019-12-13 2021-06-18 三星电子株式会社 神经形态器件和存储器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8879331B2 (en) * 2013-03-12 2014-11-04 Sandisk Technologies Inc. Shared bit line string architecture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696606A (zh) * 2019-03-12 2020-09-22 东芝存储器株式会社 半导体存储装置
CN112992226A (zh) * 2019-12-13 2021-06-18 三星电子株式会社 神经形态器件和存储器件

Also Published As

Publication number Publication date
US20240194246A1 (en) 2024-06-13
CN115588450A (zh) 2023-01-10

Similar Documents

Publication Publication Date Title
CN101630531B (zh) 非易失性存储器设备及非易失性存储器设备的擦除方法
JPH08315586A (ja) 不揮発性半導体記憶装置
US8514633B2 (en) Method for operating semiconductor memory device
US20200202203A1 (en) Neural network computation circuit including semiconductor storage elements
US9395927B2 (en) Outputting a particular data quantization from memory
KR102182225B1 (ko) 다중-레벨 낸드 셀들에서 용량을 이용한 소거 없는 재프로그램
CN101630289A (zh) 存储器控制器、存储器系统及用于存储器系统的控制方法
KR20080101568A (ko) 비휘발성 메모리의 맵핑 테이블 관리 장치 및 방법
US8094495B2 (en) Nonvolatile memory device
CN110033797B (zh) 存储系统及存储方法
US10269431B2 (en) Memory devices having selectively electrically connected data lines
CN115588450B (zh) Nand闪存实现同或运算的控制方法
US11848060B2 (en) Memory devices with dynamic program verify levels
US8644068B1 (en) Method and system for programming multi-state memory
US20240194271A1 (en) Control method for nand flash memory to complete xnor operation
CN111061926B (zh) 一种在与非型存储器阵列中实现数据搜索的方法
US9595334B2 (en) Apparatus and methods of operating memory for exact and inexact searching of feature vectors
US11101004B1 (en) Memory device and reading method
CN111243648A (zh) 闪存单元、闪存模块以及闪存芯片
KR101261052B1 (ko) 멀티레벨 셀 메모리 장치 및 그 데이터 저장 방법
US11756616B2 (en) Computer and calculation method using memristor array
CN100587842C (zh) Nand型快闪存储器的读写方法及其相关页缓冲区
TW202232489A (zh) 記憶體裝置及其操作方法
CN101350219B (zh) 存储器存取方法
TW202403757A (zh) 記憶體內計算用的記憶體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant