TWI552317B - Semiconductor memory device - Google Patents

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TWI552317B
TWI552317B TW104128931A TW104128931A TWI552317B TW I552317 B TWI552317 B TW I552317B TW 104128931 A TW104128931 A TW 104128931A TW 104128931 A TW104128931 A TW 104128931A TW I552317 B TWI552317 B TW I552317B
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TW
Taiwan
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data
read
memory
level
control circuit
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TW104128931A
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Inventor
Masanobu Shirakawa
Takuya Futatsuyama
Kenichi Abe
Original Assignee
Toshiba Kk
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Publication date
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Description

半導體記憶裝置 [相關申請案]
本申請案享有以日本專利申請案2014-180577號(申請日：2014年9月4日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本實施形態係關於一種半導體記憶裝置。
已知一種將記憶胞三維地排列而成之與非(NAND)型快閃記憶體。
實施形態提供一種資料之可靠性更高之半導體記憶裝置。
實施形態之半導體記憶裝置包括：記憶胞陣列，其具備多個記憶體串，且上述多個記憶體串之各者具有串聯連接之多個記憶胞；多條字元線，其等共通連接於上述多個記憶體串；以及控制電路，其對包含連接於上述多條字元線之各者之多個記憶胞之頁面控制寫入動作及讀出動作。上述控制電路測定於記憶體串流通之胞電流，並基於胞電流之測定結果而修正對字元線所施加之寫入電壓。
實施形態之半導體記憶裝置包括：記憶胞陣列，其具備多個頁面，且上述多個頁面之各者具有多個記憶胞；多條字元線，其等分別連接於上述多個頁面；以及控制電路，其對頁面控制寫入動作及讀出動作。上述控制電路對於應寫入至作為上述頁面之一部分之採樣區域 之第一位準之位元數進行計數，並將上述計數值作為旗標資料寫入至上述頁面之冗餘區域，於第一讀出中，自上述冗餘區域讀出上述旗標資料，並且對自上述採樣區域讀出之第一位準之位元數進行計數，於第二讀出中，基於上述旗標資料與上述第一讀出之計數值之差而修正對字元線所施加之讀出電壓。
00h‧‧‧讀出指令
3Fh‧‧‧傳送指令
20‧‧‧配線層
21a‧‧‧導電膜
21b‧‧‧導電膜
22‧‧‧導電膜
23a‧‧‧閘極絕緣膜
23b‧‧‧閘極絕緣膜
24a‧‧‧半導體層
24b‧‧‧半導體層
25‧‧‧區塊絕緣膜
26‧‧‧電荷蓄積層
27‧‧‧閘極絕緣膜
28‧‧‧半導體層
29‧‧‧配線層
30h‧‧‧讀出執行指令
31‧‧‧電晶體
32‧‧‧電晶體
33‧‧‧電晶體
34‧‧‧電晶體
35‧‧‧電晶體
40‧‧‧胞電流測定電路
41‧‧‧恆定電流源
42‧‧‧運算放大器
43‧‧‧電晶體
70h‧‧‧狀態讀出指令
100‧‧‧NAND型快閃記憶體
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器部
114‧‧‧NAND串
115‧‧‧頁面緩衝器
116‧‧‧行解碼器
117‧‧‧驅動器
117a‧‧‧位元線驅動器
118‧‧‧電壓產生電路
119‧‧‧輸入輸出電路
120‧‧‧控制電路
121‧‧‧位址．指令暫存器
122‧‧‧暫存器
200‧‧‧記憶體控制器
210‧‧‧主機界面電路
220‧‧‧CPU
230‧‧‧ROM
240‧‧‧RAM
250‧‧‧ECC電路
260‧‧‧NAND界面電路
300‧‧‧記憶體系統
400‧‧‧主機機器
A1‧‧‧位址信號
A2‧‧‧位址信號
A3‧‧‧位址信號
A4‧‧‧位址信號
A5‧‧‧位址信號
ALE‧‧‧位址鎖存賦能信號
AR‧‧‧讀出位準
ARL‧‧‧讀出位準
AV‧‧‧驗證位準
BA‧‧‧底部區域
BR‧‧‧讀出位準
BV‧‧‧驗證位準
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
BL(L-1)‧‧‧位元線
BLK‧‧‧區塊
BLK0‧‧‧區塊
BLK1‧‧‧區塊
BLK2‧‧‧區塊
BLK3‧‧‧區塊
BLX‧‧‧信號
BLY‧‧‧信號
CLE‧‧‧指令鎖存賦能信號
CR‧‧‧讀出位準
CV‧‧‧驗證位準
D0‧‧‧資料
D1‧‧‧資料
D2‧‧‧資料
D3‧‧‧資料
DVPGM‧‧‧階躍電壓
DVPGM1‧‧‧階躍電壓
DVPGM2‧‧‧階躍電壓
DVPGM3‧‧‧階躍電壓
DVPGM4‧‧‧階躍電壓
EV‧‧‧驗證電壓
F_VCLAMP‧‧‧基準信號
GND‧‧‧接地電壓
GSLDRV‧‧‧信號
iCELL‧‧‧胞電流
iCONST‧‧‧恆定電流
INV‧‧‧信號
I/O‧‧‧輸入輸出信號
iSLDIS‧‧‧放電電流
IVPGM‧‧‧初始編程電壓
IVPGM1‧‧‧初始編程電壓
IVPGM2‧‧‧初始編程電壓
IVPGM3‧‧‧初始編程電壓
IVPGM4‧‧‧初始編程電壓
LDL<0>‧‧‧資料快取記憶體
LDL<1>‧‧‧資料快取記憶體
LDL<L-1>‧‧‧資料快取記憶體
ML2V‧‧‧驗證位準
MT‧‧‧記憶胞電晶體
MT0‧‧‧記憶胞電晶體
MT1‧‧‧記憶胞電晶體
MT2‧‧‧記憶胞電晶體
MT3‧‧‧記憶胞電晶體
MT4‧‧‧記憶胞電晶體
MT5‧‧‧記憶胞電晶體
MT6‧‧‧記憶胞電晶體
MT7‧‧‧記憶胞電晶體
MA‧‧‧中部區域
Prefix-CMD1‧‧‧前綴指令
REn‧‧‧讀出賦能信號
SA<0>‧‧‧感測放大器
SA<1>‧‧‧感測放大器
SA<L-1>‧‧‧感測放大器
SEN‧‧‧節點
SGD0‧‧‧選擇閘極線
SGD1‧‧‧選擇閘極線
SGD2‧‧‧選擇閘極線
SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SGS0‧‧‧選擇閘極線
SGS1‧‧‧選擇閘極線
SGS2‧‧‧選擇閘極線
SGS03‧‧‧選擇閘極線
SGD_SEL‧‧‧選擇閘極線
SGD_USEL‧‧‧選擇閘極線
SGS_SEL‧‧‧選擇閘極線
SGS_USEL‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SU‧‧‧串單元
SU0‧‧‧串單元
SU1‧‧‧串單元
SU2‧‧‧串單元
SU3‧‧‧串單元
S100~S107‧‧‧步驟
S200~S207‧‧‧步驟
S200~S306‧‧‧步驟
S400~S406‧‧‧步驟
S500~S509‧‧‧步驟
S600~S609‧‧‧步驟
S800~S817‧‧‧步驟
S900~S922‧‧‧步驟
S1000~S1010‧‧‧步驟
S1100~S1106‧‧‧步驟
TA‧‧‧頂部區域
UDL‧‧‧資料快取記憶體
UDL<0>‧‧‧資料快取記憶體
UDL<1>‧‧‧資料快取記憶體
UDL<L-1>‧‧‧資料快取記憶體
VBLC‧‧‧信號
VBL_DAC‧‧‧信號
Vcgrv‧‧‧讀出電壓
Vcgrv+△‧‧‧讀出位準
Vcgrv+△1‧‧‧讀出位準
VDDSA‧‧‧電源電壓
VERA‧‧‧擦除電壓
VHSA‧‧‧電源電壓
VREAD‧‧‧電壓
VREF‧‧‧參照電壓
Vss‧‧‧電壓
Vsg‧‧‧電壓
WEn‧‧‧寫入賦能信號
WL_SEL‧‧‧選擇字元線
WL_USEL‧‧‧非選擇字元線
WL‧‧‧字元線
WL0‧‧‧字元線
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WL4‧‧‧字元線
WL5‧‧‧字元線
WL6‧‧‧字元線
WL7‧‧‧字元線
XDL‧‧‧資料快取記憶體
XDL<0>‧‧‧資料快取記憶體
XDL<1>‧‧‧資料快取記憶體
XDL<L-1>‧‧‧資料快取記憶體
XXL‧‧‧信號
△1‧‧‧階躍電壓
圖1係第一實施形態之記憶體系統之框圖。
圖2係第一實施形態之NAND型快閃記憶體之框圖。
圖3係記憶胞陣列所包含之一個區塊之電路圖。
圖4係記憶胞陣列之一部分區域之剖視圖。
圖5(a)~(c)係對記憶胞電晶體之閾值分佈進行說明之圖。
圖6係感測放大器部及頁面緩衝器之框圖。
圖7係感測放大器之主要部分及胞電流測定電路之電路圖。
圖8係包含第一實施形態之胞電流測定動作之低階頁面編程動作之時序圖。
圖9係對信號VBLC與胞電流iCELL之關係之一例進行說明之曲線圖。
圖10係表示信號VBL_DAC與動作參數之關係之圖。
圖11係表示信號VBL_DAC與動作參數之關係之另一例之圖。
圖12係第一實施形態之擦除動作之時序圖。
圖13係第一實施形態之低階頁面編程動作之流程圖。
圖14係對用來寫入旗標資料之冗餘區域進行說明之圖。
圖15係第一實施形態之對選擇字元線所施加之電壓波形。
圖16(a)~(d)係對第一至第四編程參數集所包含之初始編程電壓及階躍電壓之一例進行說明之圖。
圖17係第一實施形態之高階頁面編程動作之流程圖。
圖18係第一實施形態之高階頁面編程動作之時序圖。
圖19係第一實施形態之讀出動作之時序圖。
圖20係對NAND串之區域進行說明之剖視圖。
圖21係表示信號VBL_DAC與擦除參數集之關係之圖。
圖22係以第二實施形態之記憶胞陣列為中心進行表示之框圖。
圖23係第二實施形態之資料傳送動作之時序圖。
圖24係第二實施形態之低階頁面編程動作之流程圖。
圖25係第二實施形態之高階頁面編程動作之流程圖。
圖26係第一實施例之低階頁面讀出動作之流程圖。
圖27係第一實施例之低階頁面讀出動作之時序圖。
圖28係第一實施例之讀出動作之電壓波形。
圖29係第一實施例之高階頁面讀出動作之流程圖。
圖30係表示旗標資料與計數值之差和讀出位準之關係之圖。
圖31係第二實施例之讀出動作之時序圖。
圖32係第三實施例之低階頁面讀出動作之流程圖。
圖33係第三實施例之低階頁面讀出動作之電壓波形。
圖34係表示第三實施形態之記憶體控制器及NAND型快閃記憶體之寫入動作之時序圖。
圖35係表示第三實施形態之記憶體控制器及NAND型快閃記憶體之寫入動作之流程圖。
圖36係表示第三實施形態之記憶體控制器及NAND型快閃記憶體之讀出動作之流程圖。
圖37係表示繼圖36之後之讀出動作之流程圖。
圖38係表示第四實施形態之記憶體控制器及NAND型快閃記憶體之寫入動作之時序圖。
圖39係表示第四實施形態之記憶體控制器及NAND型快閃記憶體 之寫入動作之流程圖。
圖40係表示第四實施形態之記憶體控制器及NAND型快閃記憶體之讀出動作之流程圖。
以下，參照附圖對實施形態進行說明。但是，附圖係模式性或概念性之附圖，各附圖之尺寸及較率等並不限於與現實情況相同。以下所示之若干個實施形態係例示用來將本發明之技術思想具體化之裝置及方法，但並非藉由構成零件之形狀、構造、配置等特別指定本發明之技術思想。再者，於以下說明中，對具有相同功能及構成之要素標註相同符號，且僅於需要時進行重複說明。
半導體記憶裝置係能夠對資料進行電性覆寫之非揮發性半導體記憶體，於以下實施形態中，作為半導體記憶裝置，行舉NAND型快閃記憶體為例進行說明。又，作為NAND型快閃記憶體，行舉將記憶胞積層於半導體基板上而成之三維積層型NAND型快閃記憶體為例進行說明。
[第一實施形態]
[1-1]記憶體系統之構成
首先，對包含本實施形態之半導體記憶裝置之記憶體系統之構成進行說明。
圖1係本實施形態之記憶體系統300之框圖。記憶體系統300具備NAND型快閃記憶體100、及記憶體控制器200。作為記憶體系統300之例子，可行舉如SDTM卡般之記憶體卡、或SSD(Solid State Drive，固態驅動器)等。
NAND型快閃記憶體100具備多個記憶胞，非易失地記憶資料。NAND型快閃記憶體之構成之詳情見下文。
記憶體控制器200響應來自主機機器400之命令，而命令對NAND 型快閃記憶體100寫入、讀出、及擦除等。又，記憶體控制器200管理NAND型快閃記憶體100之記憶空間。記憶體控制器200具備主機界面電路(Host I/F)210、CPU(Central Processing Unit，中央處理單元)220、ROM(Read Only Memory，唯讀記憶體)230、RAM(Random Access Memory，隨機存取記憶體)240、ECC(Error Checking and Correcting，錯誤校驗糾正)電路250、及NAND界面電路(NAND I/F)260。
主機界面電路210經由控制器匯流排與主機機器400連接，且於與主機機器400之間進行界面處理。又，主機界面電路210於與主機機器400之間進行命令及資料之收發。
CPU220控制記憶體控制器200整體之動作。例如，CPU220於自主機機器400接收至寫入命令時，響應該命令而發佈基於NAND界面之寫入命令。讀出及擦除時亦相同。又，CPU220執行耗損平均等用來管理NAND型快閃記憶體100之各種處理。
ROM230儲存藉由CPU220使用之固件等。RAM240被作為CPU220之作業區域使用，儲存自ROM230載入之固件、或CPU220所製作之各種表格。又，RAM240亦被作為資料緩衝器使用，暫時保持自主機機器400發送之資料、及自NAND型快閃記憶體100發送之資料等。
ECC電路250於寫入資料時對寫入資料產生錯誤訂正碼，並對寫入資料附加該錯誤訂正碼而發送至NAND界面電路260。又，ECC電路250於讀出資料時使用讀出資料所包含之錯誤訂正碼而對讀出資料進行錯誤檢測及錯誤訂正。再者，ECC電路250亦可設置於NAND界面電路260內。
NAND界面電路260經由NAND匯流排與NAND型快閃記憶體100連接，並於與NAND型快閃記憶體100之間進行界面處理。又，NAND 界面電路260於與NAND型快閃記憶體100之間進行命令及資料之收發。
[1-1-1]NAND型快閃記憶體100之構成
其次，對NAND型快閃記憶體100之構成進行說明。圖2係本實施形態之NAND型快閃記憶體100之框圖。NAND型快閃記憶體100具備記憶胞陣列111、列解碼器(R/D)112、感測放大器部113、頁面緩衝器115、行解碼器116、驅動器117、電壓產生電路(電荷泵)118、輸入輸出電路119、控制電路120、位址．指令暫存器121、及暫存器122。
記憶胞陣列111分別具備與字元線及位元線建立關聯之非揮發性記憶胞之集合即多個區塊BLK。圖2中，示出四個區塊BLK0~BLK3作為一例。區塊BLK成為資料之擦除單位，同一區塊BLK內之資料係一次性被擦除。各個區塊BLK具備將記憶胞串聯連接而成之NAND串114之集合即多個串單元SU。圖2中，示出四個串單元SU0~SU3作為一例。當然，區塊BLK之數量、或一區塊BLK內之串單元SU之數量能夠任意地設定。
列解碼器112自位址．指令暫存器121接收區塊位址信號及列位址信號，並基於該些信號而選擇對應之區塊內之字元線。行解碼器116自位址．指令暫存器121接收行位址信號，並基於該行位址信號而選擇位元線。
感測放大器部113於讀出資料時感測自記憶胞讀出至位元線之資料並放大。又，感測放大器部113於寫入資料時將寫入資料傳送至記憶胞。對記憶胞陣列111之資料之讀出及寫入係以多個記憶胞作為單位而進行，該單位成為頁面。
頁面緩衝器115以頁面單位保持資料。頁面緩衝器115於讀出資料時暫時保持自感測放大器部113以頁面單位傳送之資料，並將該資料系列地傳送至輸入輸出電路119。又，頁面緩衝器115於寫入資料時暫 時保持自輸入輸出電路119系列地傳送之資料，並將該資料以頁面單位傳送至感測放大器部113。
輸入輸出電路119於與記憶體控制器200之間進行經由NAND匯流排之各種指令及資料之收發。位址．指令暫存器121自輸入輸出電路119接收指令及位址並暫時保持該些指令及位址。
驅動器117將資料之寫入、讀出、及擦除所需之電壓供給至列解碼器112、感測放大器部113、及未圖示之源極線控制電路等。藉由驅動器117所產生之電壓經由列解碼器112、感測放大器部113、及源極線控制電路而施加至記憶胞(字元線、選擇閘極線、位元線、及源極線)。電壓產生電路118將自外部供給之電源電壓升壓而將各種電壓供給至驅動器117。
暫存器122例如於電源接通時暫時保持自記憶胞陣列111之ROM熔絲所讀出之管理資料。又，暫存器122暫時保持記憶胞陣列111之動作所需之各種資料。暫存器122例如包含SRAM(static random access memory，靜態隨機存取記憶體)。
控制電路120控制NAND型快閃記憶體100整體之動作。
[1-1-2]記憶胞陣列111之構成
其次，對記憶胞陣列111之構成進行說明。圖3係記憶胞陣列111所包含之一個區塊BLK之電路圖。
區塊BLK例如具備四個串單元SU0~SU3。各個串單元SU具備多個NAND串114。
各個NAND串114例如具備八個記憶胞電晶體MT(MT0~MT7)、及選擇電晶體ST1、ST2。再者，於以下之說明中，記憶胞電晶體與記憶胞之意思相同。各個記憶胞電晶體MT具備包含控制閘極及電荷蓄積層之積層閘極，非易失地記憶資料。再者，記憶胞電晶體MT之個數並不限定於八個，亦可為十六個、三十二個、六十四個、或一百 二十八個等，其數量能夠任意地設定。記憶胞電晶體MT係以將其電流路徑串聯連接於選擇電晶體ST1、ST2間之方式進行配置。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，且另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
串單元SU0所包含之選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，且與上述同樣地於串單元SU1~SU3連接著選擇閘極線SGD1~SGD3。位於同一區塊BLK內之多個選擇電晶體ST2之閘極共通連接於同一選擇閘極線SGS。位於同一區塊BLK內之記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。再者，各串單元SU所包含之選擇電晶體ST2亦可與選擇電晶體ST1同樣地連接於不同之選擇閘極線SGS0~SGS3。
又，於記憶胞陣列111內呈矩陣狀地配置之NAND串114中，位於同一列之NAND串114之選擇電晶體ST1之電流路徑之另一端共通連接於位元線BL0~BL(L-1)中之任一者。(L-1)為1以上之自然數。即，位元線BL於多個區塊BLK間共通連接NAND串114。又，選擇電晶體ST2之電流路徑之另一端共通連接於源極線SL。源極線SL例如於多個區塊間共通連接NAND串114。
如上所述，位於同一區塊BLK內之記憶胞電晶體MT之資料係一次性被擦除。相對於此，資料之讀出及寫入係對任一區塊BLK之任一串單元SU中之共通連接於任一字元線WL之多個記憶胞電晶體MT一次性進行。將該單位稱為頁面。
其次，對記憶胞陣列111之剖面構造之一例進行說明。圖4係記憶胞陣列111之一部分區域之剖視圖。
於未圖示之半導體基板之上方形成有作為源極線SL發揮功能之配線層20。於源極線SL之上方形成有作為選擇閘極線SGS發揮功能之 導電膜21a。於導電膜21a之上方形成有作為字元線WL發揮功能之多個導電膜22。於導電膜22之上方形成有作為選擇閘極線SGD發揮功能之導電膜21b。於導電膜21a、21b、22之間形成有將該些導電膜電分離之電極間絕緣膜。
又，於導電膜21a、21b、22、及電極間絕緣膜，形成有將其等貫通且沿相對於半導體基板之表面垂直之方向(D3方向)延伸之記憶體孔。例如，由於製造步驟之原因而使得記憶體孔之直徑越朝向上方越大。又，記憶體孔越長則記憶體孔之下部之直徑與上部之直徑之差越大。
於形成於成為選擇電晶體ST2之區域之記憶體孔內依序形成有閘極絕緣膜23a、及半導體層24a，從而形成包含該些之柱狀構造。於形成於成為記憶胞電晶體MT之區域之記憶體孔內，依序形成有區塊絕緣膜25、電荷蓄積層(絕緣膜)26、閘極絕緣膜27、及半導體層28，從而形成包含該些之柱狀構造。於形成於成為選擇電晶體ST1之區域之記憶體孔內依序形成有閘極絕緣膜23b、及半導體層24b，從而形成包含該些之柱狀構造。半導體層24a、28、24b係作為NAND串114之電流路徑發揮功能且於記憶胞電晶體MT動作時形成通道之區域。
如此，於各NAND串114中，依序積層有選擇電晶體ST2、多個記憶胞電晶體MT、及選擇電晶體ST1。於半導體層24b上形成有作為位元線BL發揮功能之配線層29。位元線BL係以沿方向D1延伸之方式形成。
以上之構成於圖4之進深方向(方向D2)排列有多個，且由於方向D2排列之多個NAND串114之集合形成串單元SU。又，同一串單元SU內所包含之多條選擇閘極線SGD、多條選擇閘極線SGS、及多條字元線WL分別共通連接。
再者，記憶胞陣列111之構成亦可為其他構成。即，關於記憶胞 陣列111之構成，例如記載於題為“三維積層非揮發性半導體記憶體”之2009年3月19日提出申請之美國專利申請案12/407,403號。又，記載於題為“三維積層非揮發性半導體記憶體”之2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法”之2009年3月23日提出申請之美國專利申請案12/532,030號。該些專利申請案之整體以參照之形式被引用至本案之說明書中。
[1-1-3]記憶胞電晶體MT之閾值分佈
其次，對記憶胞電晶體MT之閾值分佈(閾值電壓分佈)之一例進行說明。圖5係對記憶胞電晶體MT之閾值分佈進行說明之圖。
例如，記憶胞電晶體MT能夠與其閾值對應而記憶兩位元之資料。記憶於記憶胞電晶體MT之兩位元資料按閾值自低至高之順序例如為“11”、“01”、“00”、“10”。“11”、“01”、“00”、“10”之左側之數字表示高階位元，右側之數字表示低階位元。將低階位元資料之寫入單位稱為「低階頁面」，將高階位元資料之寫入單位稱為「高階頁面」。
當進行低階頁面編程(lower page program)時，圖5(a)所示之擦除狀態(“E”位準)之閾值分佈變化為圖5(b)所示之擦除狀態(“E”位準)之閾值分佈、及中間位準(“LM”位準)之閾值分佈之兩種閾值分佈。“LM”位準具有較讀出位準ARL高之閾值。“LM”位準係使用較讀出位準ARL略高之驗證位準ML2V進行編程，具有較驗證位準ML2V高之閾值。“E”位準對應於資料“1”，“LM”位準對應於資料“0”。
若於低階頁面編程後進行高階頁面編程(upper page program)，則圖5(b)所示之兩個閾值分佈會如圖5(c)所示般變化為四個閾值分佈。 記憶胞電晶體MT能夠採用“E”位準、“A”位準、“B”位準、及“C”位準中之任一個閾值。“E”位準、“A”位準、“B”位準、及“C”位準分別對應於資料“11”、“01”、“00”、“10”。
“E”位準係電荷蓄積層內之電荷被奪取而將資料擦除之狀態下之閾值，例如具有負值。“E”位準較驗證電壓EV低。“A”~“C”位準係對電荷蓄積層內注入電荷之狀態之閾值，例如具有正值。“A”位準具有較讀出位準AR高且較讀出位準BR低之閾值。“B”位準具有較讀出位準BR高且較讀出位準CR低之閾值。“C”位準具有較讀出位準CR高且較電壓VREAD低之閾值。
“A”位準係使用較讀出位準AR略高之驗證位準AV進行編程，具有較驗證位準AV高之閾值。“B”位準係使用較讀出位準BR略高之驗證位準BV進行編程，具有較驗證位準BV高之閾值。“C”位準係使用較讀出位準CR略高之驗證位準CV進行編程，具有較驗證位準CV高之閾值。
[1-1-4]感測放大器部113及頁面緩衝器115之構成
其次，對感測放大器部113及頁面緩衝器115之構成進行說明。圖6係感測放大器部113及頁面緩衝器115之框圖。
感測放大器部113具備分別與位元線BL0~BL(L-1)對應而設置之感測放大器SA<0>~SA<L-1>。各個感測放大器SA感測讀出至對應之位元線BL之資料並放大，而且將寫入資料傳送至對應之位元線BL。
頁面緩衝器115例如具備三個資料快取記憶體LDL、UDL、XDL。例如，資料快取記憶體LDL用於暫時保持低階頁面，資料快取記憶體UDL用於暫時保持高階頁面，資料快取記憶體XDL連接於輸入輸出電路119，暫時保持自輸入輸出電路119發送之資料、及發送至輸入輸出電路119之資料。即，即使資料快取記憶體LDL、UDL處於使 用中，頁面緩衝器115亦可使用資料快取記憶體XDL受理來自輸入輸出電路119之資料。與感測放大器SA<0>~SA<L-1>同樣地，各個資料快取記憶體LDL、UDL、XDL具備分別與位元線BL0~BL(L-1)對應而設置之L個資料快取記憶體部分。
[1-1-5]感測放大器SA及胞電流測定電路40之構成
其次，對感測放大器SA及胞電流測定電路40之構成進行說明。圖7係感測放大器SA之主要部分及胞電流測定電路40之電路圖。
首先，對感測放大器SA之構成進行說明。感測放大器SA具備p通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體31、及n通道MOS電晶體32~35。
電晶體35之閘極被輸入信號VBLC，且電流路徑之一端連接於對應之位元線BL。電晶體35具有將對應之位元線BL箝位至與信號VBLC之位準對應之電壓之功能。信號VBLC被自驅動器117所包含之位元線驅動器(BLDR)117a供給。電晶體34之電流路徑之一端連接於電晶體35之電流路徑之另一端，且電流路徑之另一端連接於節點SEN，且閘極被輸入信號XXL。
電晶體33之電流路徑之一端連接於電晶體35之電流路徑之另一端，且閘極被輸入信號BLX。電晶體32之電流路徑之一端連接於電晶體33之電流路徑之另一端，電流路徑之另一端被施加電源電壓VHSA，且閘極被輸入信號BLY。電晶體31之電流路徑之一端連接於電晶體33之電流路徑之另一端，電流路徑之另一端被施加電源電壓VHSA，且閘極被輸入信號INV。電晶體31、32構成轉移閘極。
於讀出資料時，將信號BLX、BLY設為“H”位準，將信號INV設為“L”位準，且將轉移閘極(電晶體31、32)、及電晶體33設為接通狀態。由此，胞電流iCELL經由電晶體35、位元線BL、及NAND串而流動。此時，根據信號VBLC之位準而控制電晶體35之接通狀態， 從而控制胞電流iCELL。
當選擇記憶胞之資料被讀出至位元線BL時，將信號XXL設為“H”位準，將電晶體34設為接通狀態。由此，讀出至位元線BL之資料被傳送至節點SEN。進而，傳送至節點SEN之資料被保持於頁面緩衝器115內之任一個資料快取記憶體。
其次，對胞電流測定電路40之構成進行說明。胞電流測定電路40具有將源極線SL維持於某一電壓之功能。胞電流測定電路40設置於每一條源極線SL。胞電流測定電路40具備恆定電流源41、運算放大器42、及n通道MOS電晶體43。胞電流測定電路40可具備控制電路120，亦可具備未圖示之源極線控制電路。
恆定電流源41對源極線SL供給恆定電流iCONST。恆定電流源41連接於電源電壓VDDSA與源極線SL之間。電晶體43之汲極連接於源極線SL，且對源極施加接地電壓GND。運算放大器42之正極輸入端子連接於源極線SL，且對負極輸入端子施加參照電壓VREF，輸出端子連接於電晶體43之閘極。又，自運算放大器42之輸出端子輸出之信號GSLDRV被輸入至控制電路120。
再者，測定胞電流之電路並不限定於圖7之構成，例如記載於題為“半導體記憶裝置”之2013年3月15日提出申請之美國專利申請案13/832,983號。該專利申請案之整體以參照之形式被引用至本發明之說明書中。
[1-2]動作
其次，對以上述方式構成之NAND型快閃記憶體100之動作進行說明。
[1-2-1]胞電流測定動作
首先，對胞電流測定動作進行說明。胞電流測定動作包含於低階頁面編程動作。圖8係包含胞電流測定動作之低階頁面編程動作之 時序圖。圖8中表示位元線BL、源極線SL、及自胞電流測定電路40輸出之信號GSLDRV之波形。胞電流測定動作係於低階頁面編程動作之初始步驟中執行。
進行低階頁面編程之前，記憶胞電晶體為擦除狀態(未寫入資料之狀態)。控制電路120使用接通擦除狀態之記憶胞電晶體之位準、例如讀出位準CR對作為低階頁面編程對象之選擇頁面進行讀出動作。
如圖7所示，胞電流測定電路40所包含之恆定電流源41對源極線SL供給恆定電流iCONST。由此，胞電流iCELL自位元線BL流入至源極線SL，且恆定電流iCONST自恆定電流源41流入至源極線SL。另一方面，放電電流iSLDIS自源極線SL經由電晶體43朝向接地端子GND流出。因此，源極線SL之電壓根據流入之胞電流iCELL及恆定電流iCONST與流出之放電電流iSLDIS之平衡而變動。
放電電流iSLDIS之大小藉由電晶體43控制。電晶體43之導通程度藉由運算放大器42之輸出信號GSLDRV控制。輸出信號GSLDRV為表示利用運算放大器42所獲得之源極線SL之電壓與參照電壓VREF之比較結果之模擬信號。因此，與參照電壓VREF相比源極線SL之電壓越高，則輸出信號GSLDRV之值向正值變得越大，電晶體43之導通程度變高，放電電流iSLDIS變大，其結果，源極線SL之電壓降低。反之，與參照電壓VREF相比源極線SL之電壓越低，則輸出信號GSLDRV之值向負值變得越大，電晶體43之導通程度變低，放電電流iSLDIS變小，其結果，源極線SL之電壓上升。如此，以始終接近參照電壓VREF之方式對源極線SL之電壓持續進行反饋控制。
控制電路120接收運算放大器42之輸出信號GSLDRV，並對輸出信號GSLDRV進行模擬/數字(A/D)轉換。繼而，控制電路120使信號VBL_DAC變化直至信號GSLDRV與成為目標之基準信號F_VCLAMP相同。基準信號F_VCLAMP例如儲存於暫存器122。信號VBL_DAC被 供給至位元線驅動器117a。位元線驅動器117a基於信號VBL_DAC而產生信號VBLC，並將該信號VBLC供給至感測放大器SA所包含之電晶體35之閘極。最終，與藉由信號VBL_DAC而調整之信號VBLC對應地實現最佳(目標)之胞電流iCELL。以iCELL測定相獲取且經最佳化之VBL_DAC係作為旗標資料以編程相設置於頁面之冗餘區域。
圖9係對信號VBLC與胞電流iCELL之關係之一例進行說明之曲線圖。圖9之橫軸表示寫入/擦除次數(W/E次數)。圖9之“初始”為NAND型快閃記憶體100之寫入/擦除次數大致為零之狀態、例如產品出廠時之狀態。
於圖9之例中，胞電流iCELL之目標值為107nA左右。一般而言，隨著W/E次數增加，胞電流iCELL減小。由此，若信號VBLC之位準與W/E次數無關而為固定，則W/E次數少時，胞電流iCELL變大，即，消耗電流變大。另一方面，本實施形態中，於寫入時測定胞電流，又，以胞電流iCELL成為目標值之方式產生最佳信號VBLC。由此，尤其可減小W/E次數少之時期之胞電流iCELL。
再者，於編程動作中，進行將寫入資料自輸入輸出電路119載入至頁面緩衝器115內之資料快取記憶體之內部資料載入動作。由此，亦可與內部資料載入動作同時進行本實施形態之胞電流測定動作。由此，無需新設置進行胞電流測定動作之時間。
[1-2-2]動作參數之設定
如上所述，隨著W/E次數增加，胞電流iCELL減小。因此，於本實施形態中，利用用來控制胞電流iCELL之信號VBL_DAC而判定記憶胞陣列之劣化程度。又，根據所判定之記憶胞陣列之劣化程度而變更記憶胞陣列111之動作參數。具體而言，基於記憶胞陣列之劣化程度而修正編程動作、讀出動作、及擦除動作所使用之電壓之參數。
圖10係表示信號VBL_DAC與動作參數之關係之圖。編程參數集 包含初始之編程循環中所使用之初始編程電壓IVPGM、及對每個編程循環增加之階躍電壓DVPGM。又，編程參數集亦可包含驗證參數集。驗證參數集包含驗證位準、及電壓VRAED。讀出參數集包含讀出位準、及電壓VRAED。各種參數集被記憶於暫存器122。
信號VBL_DAC例如為四位元。於產品出廠時為相當於讀出及驗證時之信號VBL_DAC=0100之電壓設定(例如BL=0.4V)。隨著W/E次數增加，胞電流減小，信號VBL_DAC增加，但於信號VBL_DAC=0111之前，設為與初始狀態相同之處理，且使用第一編程參數集。
於成為信號VBL_DAC=1000之時間點，判定W/E次數達到1K(1000次)而變更為第二編程參數集。又，於成為信號VBL_DAC=1011之時間點，判定W/E次數達到2K而變更為第三編程參數集。進而，於成為信號VBL_DAC=1110之時間點，判定W/E次數達到3K而變更為第四編程參數集。
例如，當W/E次數達到約3K時，寫入時間加快(即循環次數減少)，並且閾值分佈變廣。由此，於第四編程參數集中，例如使初始編程電壓IVPGM及階躍電壓DVPGM降低。由此，能實現與初始狀態之同等之閾值分佈。對於第二及第三編程參數集，亦進行與記憶胞陣列之劣化程度對應之參數修正。
圖11係表示信號VBL_DAC與動作參數之關係之另一例之圖。圖11之例中，於產品出廠時以胞電流iCELL成為目標值之方式對信號VBL_DAC進行修整。原本之設計目標為信號VBL_DAC=0100，但因製造不均，於信號VBL_DAC=0001之情形時胞電流iCELL成為目標值。如圖11所示，使參數集整體向上移位三個。該晶片於信號VBL_DAC=0101之情形時，判定為設計目標“1K W/E”。
再者，對於擦除參數集，亦與編程參數集同樣地基於信號VBL_DAC進行變更。如圖12所示，為了切換擦除參數集，於擦除動 作中進行與信號VBL_DAC對應之旗標資料之讀出。然後，基於旗標資料切換擦除參數集。擦除參數集包含於擦除時規定之擦除電壓VERA及WL電壓、以及於擦除驗證時所使用之BL電壓及WL電壓。
又，圖10及圖11所示之編程參數集、讀出參數集、及擦除參數集既可同時切換，亦可單獨切換。
[1-2-3]低階頁面編程動作
其次，對低階頁面編程動作進行說明。圖13係低階頁面編程動作之流程圖。
於編程動作之初始步驟中，控制電路120例如使用讀出位準CR進行胞電流測定動作(步驟S100)。胞電流測定動作如上所述。於胞電流測定動作中，控制電路120獲取信號VBL_DAC(步驟S101)。又，控制電路120將信號VBL_DAC作為旗標資料設置於頁面之冗餘區域。
繼而，控制電路120基於信號VBL_DAC選擇編程參數集(步驟S102)。該編程參數集之選擇係如圖10(或圖11)上述般進行。所選擇之編程參數集貫穿多個編程循環而使用。
繼而，控制電路120判定編程循環次數是否達到最大值(步驟S103)。於編程循環次數未達到最大值之情形時，控制電路120進行對選擇字元線施加編程電壓之編程動作(步驟S104)。於該編程動作中，控制電路120將使用者資料寫入至頁面之正常區域，並且將步驟S101中所獲取之信號VBL_DAC作為旗標資料設置於頁面之冗餘區域。
圖14係對用來寫入旗標資料之冗餘區域進行說明之圖。包含連接於一條字元線WL之多個記憶胞電晶體之頁面，具備用來儲存正常資料(使用者資料)之正常區域、及冗餘區域。本實施形態中，將旗標資料儲存於該冗餘區域。於正常區域中，儲存著與旗標資料一同寫入之使用者資料。
繼而，控制電路120進行確認記憶胞電晶體之閾值之驗證動作(步 驟S105)。又，於驗證動作中使用步驟S102中所選擇之編程參數集。進而，於驗證動作中，控制電路120使用步驟S101中所獲取之信號VBL_DAC進行位元線電壓之調整。由此，於驗證動作中實現目標之胞電流iCELL。
繼而，控制電路120判定是否通過驗證(步驟S106)。於未通過驗證之情形時，控制電路120將編程電壓僅階躍有階躍電壓DVPGM，並再次進行編程循環(步驟S107)。然後，反覆進行編程電壓之施加、及驗證動作直至通過驗證。
圖15表示對選擇字元線施加之電壓波形。將第一編程參數集所包含之初始編程電壓及階躍電壓分別記作IVPGM1及DVPGM1。於低階頁面編程中，使用驗證位準ML2V進行驗證動作。
圖16係對第一至第四編程參數集所包含之初始編程電壓及階躍電壓之一例進行說明之圖。圖16(a)至圖16(d)分別對應於第一至第四編程參數集。
於圖16之例中，第一至第四編程參數集之初始編程電壓IVPGM1至IVPGM4之位準依序降低。又，第一至第四編程參數集之階躍電壓DVPGM1至DVPGM4之位準依序降低。
[1-2-4]高階頁面編程動作
其次，對高階頁面編程動作進行說明。圖17係高階頁面編程動作之流程圖。圖18係高階頁面編程動作之時序圖。圖18中，表示位元線BL、及源極線SL之波形。
於本實施形態中，用來讀出旗標資料之讀出動作包含於高階頁面編程動作。旗標資料之讀出動作係於高階頁面編程動作之初始步驟中執行。
旗標資料被記憶於低階頁面。由此，控制電路120使用用來判定低階頁面資料之讀出位準ARL而進行旗標資料之讀出動作(步驟 S200)。繼而，控制電路120自所讀出之旗標資料獲取信號VBL_DAC(步驟S201)。又，控制電路120將信號VBL_DAC作為旗標資料設置於頁面之冗餘區域。
繼而，控制電路120基於信號VBL_DAC選擇編程參數集(步驟S202)。該編程參數集之選擇係如圖10(或圖11)上述般進行。
繼而，控制電路120判定編程循環次數是否達到最大值(步驟S203)。於編程循環次數未達到最大值之情形時，控制電路120進行高階頁面之編程動作(步驟S204)。於高階頁面編程中，依序進行“A”位準、“B”位準、“C”位準之編程動作。
於該編程動作中，控制電路120將步驟S200中所讀出之旗標資料設置於資料快取記憶體UDL，並作為高階頁面寫入至冗餘區域。即，高階頁面之旗標資料與低階頁面之旗標資料變得相同。由此，編程高階頁面後之旗標資料成為“11”資料或“00”資料。如此，二值之旗標資料之各個閾值分佈不相鄰，故而可抑制資料因記憶胞電晶體MT之閾值變動而變化。隨後之動作與低階頁面編程之情況相同。
[1-2-5]讀出動作
其次，對讀出動作進行說明。圖19係讀出動作之時序圖。本實施形態之讀出動作進行用來讀出旗標資料之第一讀出、及用來讀出正常資料之第二讀出之兩次讀出動作。
控制電路120例如於接收到讀出指令時輸出忙碌信號。繼而，控制電路120進行旗標資料用之第一讀出動作。該旗標資料之讀出動作例如與圖17之旗標資料之讀出動作(步驟S200)相同。
繼而，控制電路120進行用來讀出正常資料之第二讀出動作。於該第二讀出動作中，控制電路120進行位元線電壓之調整動作。由此，於第二讀出動作中實現設為目標之胞電流iCELL。進而，控制電路120基於旗標資料選擇讀出參數集，並使用該讀出參數集進行第二 讀出動作。可使用與記憶胞陣列之劣化程度對應之讀出動作。
再者，對於擦除參數集，亦與編程參數集同樣地基於信號VBL_DAC進行選擇。於進行擦除動作時，亦與圖19之讀出動作同樣地於擦除動作前之初始步驟中進行旗標資料之讀出。擦除參數集包含初始擦除電壓IVERA、及階躍電壓DVERA。又，亦可改變擦除時對字元線施加之電壓。
[1-3]對積層型記憶胞陣列之應用例
積層型記憶胞陣列中，於NAND串之下部及上部形成通道之半導體層之直徑不同。因此，NAND串之下部所包含之記憶胞電晶體、與NAND串之上部所包含之記憶胞電晶體之動作特性可能不同。因此，將NAND串分成若干個區域進行管理，針對每一區域改變動作參數。
圖20係對NAND串之區域進行說明之剖視圖。NAND串114包含底部區域BA、中部區域MA、及頂部區域TA。再者，所分割之區域之數量為一例，能夠任意地設定。又，各區域所包含之字元線之數量(記憶胞電晶體之數量)亦能夠任意地設定。
其次，對擦除動作時所使用之擦除參數集進行說明。圖21係表示信號VBL_DAC與擦除參數集之關係之圖。
如圖21所示，針對底部區域BA、中部區域MA、及頂部區域TA之每一個而準備擦除參數集。
於初始狀態下，對底部區域BA、中部區域MA、及頂部區域TA分別使用第一至第三擦除參數集。於第一擦除參數集中，擦除電壓VERA為20V，擦除時之字元線電壓為0.2V。第二至第十二擦除參數集所包含之電壓如圖21所示。
如此，藉由與底部區域BA、中部區域MA、及頂部區域TA對應而變更動作參數集，可實現與區域對應之更佳之動作。
又，關於編程參數(包含驗證參數)、及讀出參數，亦可與擦除參 數同樣地針對底部區域BA、中部區域MA、及頂部區域TA之每一個而進行設定。
再者，動作參數集(編程參數集、讀出參數集、及擦除參數集)亦可較圖20更細化地進行設定，例如，亦可按字元線單位進行設定。
[1-4]效果
如以上所詳細敍述般，於第一實施形態中，於低階頁面編程動作中進行胞電流測定動作。又，基於胞電流測定動作中所獲取之信號VBL_DAC選擇最佳之編程參數集。由此，能根據記憶胞陣列之劣化程度而實現更佳之編程動作及驗證動作。具體而言，能夠進行更清晰之閾值分佈之設定。
又，對於讀出動作及擦除動作，亦獲得與編程動作相同之效果。由此，可實現資料可靠性高之NAND型快閃記憶體100。
又，於本實施形態中，藉由根據記憶胞陣列之劣化程度而控制信號VBL_DAC，可不論寫入/擦除次數(W/E次數)而均將NAND串中流動之胞電流iCELL保持為大致固定。由此，可減少NAND型快閃記憶體100之消耗電流。
又，根據積層型記憶胞陣列之區域(例如，底部區域BA、中部區域MA、及頂部區域TA)而變更動作參數集。由此，於應用積層型記憶胞陣列之NAND型快閃記憶體100中，可進一步提高資料可靠性。
[第二實施形態]
於第二實施形態中，對於應寫入至頁面之採樣區域之特定資料之位元數進行計數之後，將該計數之第一計數值儲存於頁面之冗餘區域。繼而，於自頁面讀出資料時，對採樣區域之特定資料之位元數進行計數而獲取第二計數值。然後，根據第一計數值與第二計數值之差而判定記憶胞陣列之劣化程度。
[2-1]記憶胞陣列111之構成
首先，對記憶胞陣列111之構成進行說明。圖22係以第二實施形態之記憶胞陣列111為中心進行表示之框圖。
包含連接於一條字元線WL之多個記憶胞電晶體之頁面，具備用來儲存正常資料(使用者資料)之正常區域、及冗餘區域。於正常區域之任意部分設置採樣區域。採樣區域係用來針對每一種類而計數應寫入至該區域之資料，且用來針對每一種類而計數自該區域讀出之資料。冗餘區域係用來將計數之資料之位元數作為旗標資料進行儲存。
[2-2]讀出動作中之資料傳送之概要
其次，對讀出動作中之資料傳送之概要進行說明。圖23係讀出動作中之資料傳送之時序圖。圖23表示記憶體控制器200與NAND型快閃記憶體100經由NAND匯流排而交換之信號，且記憶體控制器200與NAND型快閃記憶體100交換指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及輸入輸出信號I/O。
記憶體控制器200斷定信號CLE及WEn，並且將讀出指令“00h”發送至NAND型快閃記憶體100。繼而，記憶體控制器200斷定信號ALE及WEn，並且將位址信號A1~A5發送至NAND型快閃記憶體100。繼而，記憶體控制器200斷定信號CLE及WEn，並且將讀出執行指令“30h”發送至NAND型快閃記憶體100。相對於此，NAND型快閃記憶體100響應信號CLE、ALE、及WEn而接收指令及位址。
繼而，記憶體控制器200斷定信號REn，NAND型快閃記憶體100響應信號REn而將資料D0、D2、D3、...發送至記憶體控制器200。相對於此，記憶體控制器200自NAND型快閃記憶體100接收資料。
以上述方式於記憶體控制器200與NAND型快閃記憶體100間進行資料傳送。於以下之說明中，省略信號CLE、ALE、WEn、及REn，該些信號之時序引用圖23。
[2-3]編程動作
其次，對編程動作進行說明。
[2-3-1]低階頁面編程動作
首先，對低階頁面編程動作進行說明。圖24係低階頁面編程動作之流程圖。
控制電路120將輸入輸出電路119所接收到之資料(低階頁面資料)載入至頁面緩衝器115(步驟S300)。具體而言，控制電路120使自輸入輸出電路119發送之資料保持於資料快取記憶體XDL，進而，將資料自資料快取記憶體XDL傳送至資料快取記憶體LDL。
繼而，控制電路120使用資料快取記憶體中所保持之資料，對寫入至採樣區域之資料中之“LM”位準之位元數進行計數(步驟S301)。“LM”位準之閾值分佈與資料“0”對應。由此，算出編程為“LM”位準(資料“0”)之記憶胞之個數。又，控制電路120將計數值作為旗標資料設置於選擇頁面之冗餘區域。
繼而，控制電路120判定編程循環次數是否達到最大值(步驟S302)。於編程循環次數未達到最大值之情形時，控制電路120對選擇頁面進行編程動作(步驟S303)。
繼而，控制電路120進行驗證動作(步驟S304)。繼而，控制電路120判定是否通過驗證(步驟S305)。於未通過驗證之情形時，控制電路120僅階躍有階躍電壓DVPGM並再次進行編程循環(步驟S306)。
藉由此種動作，將採樣區域所包含之記憶胞中之應設定為“LM”位準之閾值分佈之記憶胞之個數作為旗標資料寫入至冗餘區域。再者，亦可對寫入至採樣區域之資料中之“E”位準之位元數進行計數。此時，將採樣區域所包含之記憶胞中之應設定為“E”位準之閾值分佈之記憶胞之個數作為旗標資料寫入至冗餘區域。又，為了判定記憶胞陣列之劣化程度而使用“E”位準之記憶胞之計數值。
[2-3-2]高階頁面編程動作
其次，對高階頁面編程動作進行說明。圖25係高階頁面編程動作之流程圖。
控制電路120將輸入輸出電路119所接收到之資料(高階頁面資料)載入至頁面緩衝器115(步驟S400)。具體而言，控制電路120使自輸入輸出電路119發送之資料保持於資料快取記憶體XDL，進而，將資料自資料快取記憶體XDL傳送至資料快取記憶體UDL。高階頁面編程所需之低階頁面資料係預先自記憶胞陣列中讀出並保持於資料快取記憶體LDL。
繼而，控制電路120使用資料快取記憶體中所保持之資料，對寫入至採樣區域之資料中之“E”位準、“A”位準、“B”位準、及“C”位準各者之位元數進行計數(步驟S401)。又，控制電路120將計數值作為旗標資料設置於選擇頁面之冗餘區域。
繼而，控制電路120判定編程循環次數是否達到最大值(步驟S402)。於編程循環次數未達到最大值之情形時，控制電路120對選擇頁面進行編程動作(步驟S403)。
繼而，控制電路120進行驗證動作(步驟S404)。繼而，控制電路120判定是否通過驗證(步驟S405)。於未通過驗證之情形時，控制電路120僅階躍有階躍電壓DVPGM並再次進行編程循環(步驟S406)。再者，步驟S403之編程動作及步驟S404之驗證動作包含“A”位準、“B”位準、及“C”位準之編程動作及驗證動作。
藉由此種動作，將採樣區域所包含之記憶胞中之“E”位準、“A”位準、“B”位準、及“C”位準各者之位元數作為旗標資料寫入至冗餘區域。再者，亦可使用如下方法：無需對所有位準之位元數進行計數並將計數結果寫入至冗餘區域，而僅對“E”位準進行計數，並由此預測其他位準之劣化程度。
[2-4]讀出動作
其次，對讀出動作進行說明。
[2-4-1]第一實施例
首先，對低階頁面讀出動作進行說明。圖26係第一實施例之低階頁面讀出動作之流程圖。圖27係第一實施例之低階頁面讀出動作之時序圖。
控制電路120自記憶體控制器200接收前綴指令Prefix-CMD1、讀出指令“00h”、位址信號A1~A5、讀出執行指令“30h”(步驟S500)。藉由最先發佈該前綴指令Prefix-CMD1，可指定模式與正常之讀出指令不同之特殊讀出模式。控制電路120響應該指令而對記憶體控制器200發送忙碌信號。
繼而，控制電路120進行正常讀出動作(步驟S501)。圖28係讀出動作之電壓波形。圖28中，SGD_SEL、SGS_SEL為選擇串單元所包含之選擇閘極線，SGD_USEL、SGS_USEL為非選擇串單元所包含之選擇閘極線。WL_SEL為選擇字元線，WL_USEL為非選擇字元線。
於正常讀出動作中，列解碼器112於選擇串單元中對選擇閘極線SGD_SEL、SGS_SEL施加電壓Vsg，使選擇電晶體ST1、ST2接通。又，列解碼器112對選擇字元線WL_SEL施加讀出電壓Vcgrv，對非選擇字元線WL_USEL施加電壓VREAD。進而，列解碼器112於非選擇串單元中對選擇閘極線SGD_USEL、SGS_USEL施加電壓Vss(0V)，使選擇電晶體ST1、ST2斷開。再者，於低階頁面讀出之情形時，讀出電壓Vcgrv與能夠判定低階資料之“1”及“0”之讀出位準BR對應。
於正常讀出動作中，記憶於冗餘區域之旗標資料被讀出，控制電路120獲取該旗標資料(步驟S502)。繼而，控制電路120使用旗標資料算出編程時之“LM”位準之位元數。繼而，控制電路120將正常讀 出動作中所讀出之資料自感測放大器SA傳送至資料快取記憶體XDL，由此能夠實現正常讀出之資料輸出，將待命信號(cache ready，快取記憶體準備)發送至記憶體控制器200(步驟S503)。
繼而，控制電路120使用資料快取記憶體UDL中所保持之讀出資料，對採樣區域中“LM”位準之位元數進行計數(步驟S504)。繼而，控制電路120將根據步驟S502之旗標資料所算出之期望值與步驟S504之讀出結果進行比較。繼而，控制電路120基於比較結果算出讀出位準(步驟S505)。關於該讀出位準之修正方法，例如如第一實施形態所說明般，將多個讀出參數集記憶於暫存器122，並根據比較結果之大小選擇任一讀出參數集。
繼而，控制電路120使用經修正之讀出位準進行修正讀出動作(步驟S506)。具體而言，如圖28所示，將讀出電壓Vcgrv修正電壓△之量而進行讀出動作。繼而，控制電路120將修正讀出動作中所讀出之資料自感測放大器SA傳送至資料快取記憶體LDL。然後，控制電路120將待命信號(true ready，真準備)傳送至記憶體控制器200。
繼而，記憶體控制器200將狀態讀出指令“70h”發送至NAND型快閃記憶體100。NAND型快閃記憶體100響應狀態讀出指令“70h”而將狀態發送至記憶體控制器200。記憶體控制器200可根據該狀態獲得修正讀出之資訊。
繼而，控制電路120監控是否自記憶體控制器200接收到傳送指令“3Fh”(步驟S507)，於接收到傳送指令“3Fh”之情形時，將資料自資料快取記憶體LDL傳送至XDL(步驟S508)。然後，控制電路120能夠進行修正讀出之資料輸出，控制電路120將待命信號(true ready)發送至記憶體控制器200(步驟S509)。
再者，於步驟S507中未自記憶體控制器200接收到傳送指令“3Fh”之情形時，即於正常讀出正常結束之情形時，不進行修正讀 出之資料輸出。
<高階頁面讀出動作>
其次，對高階頁面讀出動作進行說明。圖29係高階頁面讀出動作之流程圖。
於高階頁面讀出動作中，控制電路120使用步驟S602中所獲取之旗標資料，算出“E”位準、“A”位準、“B”位準、及“C”位準各者之位元數。
又，控制電路120使用資料快取記憶體XDL中所保持之讀出資料，對採樣區域中“E”位準、“A”位準、“B”位準、及“C”位準各者之位元數進行計數(步驟S604)。然後，控制電路120基於比較結果而算出讀出位準(步驟S605)。
除上述動作以外之動作與上述高階頁面讀出動作相同。由此，可對高階頁面實現更準確之讀出動作。
<讀出位準之修正值之一例>
其次，對讀出位準之修正值之一例進行說明。圖30係表示旗標資料與計數值之差和讀出位準之關係之圖。
根據圖5可理解，讀出位準AR係用來判定“E”位準、及“A”、“B”、“C”位準。讀出位準BR係用來判定低階頁面編程中之“LM”位準。讀出位準CR係用來判定“E”、“A”、“B”位準、及“C”位準。即，於低階頁面讀出動作中，使用讀出位準BR，於高階頁面讀出動作中，使用讀出位準AR、CR。再者，高階頁面讀出動作中，於低階頁面資料未保持於資料快取記憶體中之情形時，最先進行低階頁面讀出動作。
如圖30所示，關於讀出位準AR，於“E”胞數量之差為負(旗標資料小)之情形時，閾值自“A”、“B”、“C”位準降低至“E”位準之記憶胞增多。由此，必須降低讀出位準AR。
關於讀出位準BR，於“LM”胞數量之差為負(旗標資料小)之情形時，閾值上升至“LM”位準之記憶胞增多。於該情形時，必須提高讀出位準BR。
關於讀出位準CR，於“C”胞數量之差為負(旗標資料小)之情形時，閾值自“E”、“A”、“B”位準上升至“C”位準之記憶胞增多。於該情形時，必須提高讀出位準AR。
藉由如圖30所示般修正讀出位準，可根據記憶胞陣列之劣化程度實現更準確之讀出動作。
再者，於採用積層型記憶胞陣列之情形時，亦可與第一實施形態同樣地於底部區域BA、中部區域MA、及頂部區域TA之各者設定修正值。進而，亦可按字元線單位設定修正值。
[2-4-2]第二實施例
其次，對第二實施例之讀出動作進行說明。圖31係第二實施例之讀出動作之時序圖。圖31共用於低階頁面讀出動作及高階頁面讀出動作。
控制電路120自記憶體控制器200接收前綴指令Prefix-CMD2、讀出指令“00h”、位址信號A1~A5、讀出執行指令“30h”。藉由前綴指令Prefix-CMD2可指定與第一實施例不同之讀出模式。
繼而，控制電路120連續進行正常讀出動作及修正讀出動作。正常讀出動作及修正讀出動作與第一實施例相同。繼而，控制電路120將藉由修正讀出動作所讀出之資料輸出至記憶體控制器200。
第二實施例之讀出動作例如於連續讀出頁面資料之情形時特別有效。即，於上一次之讀出動作中可判斷記憶胞陣列於某種程度上劣化之情形時，自初始就要求基於修正讀出之讀出資料。由此，與第一實施例相比可簡化讀出動作。
[2-4-3]第三實施例
其次，對第三實施例之讀出動作進行說明。圖32係第三實施例之低階頁面讀出動作之流程圖。圖33係第三實施例之低階頁面讀出動作之電壓波形。讀出動作之時序圖與圖31相同。
控制電路120自記憶體控制器200接收前綴指令Prefix-CMD2、讀出指令“00h”、位址信號A1~A5、讀出執行指令“30h”(步驟S700)。控制電路120響應該些指令而對記憶體控制器200發送忙碌信號。
繼而，控制電路120進行正常讀出動作(步驟S701)。於正常讀出動作中，記憶於選擇頁面之冗餘區域之旗標資料被讀出，控制電路120獲取該旗標資料(步驟S702)。繼而，控制電路120使用旗標資料算出編程時之“LM”位準之位元數。
繼而，控制電路120使用資料快取記憶體XDL中所保持之讀出資料，對採樣區域中“LM”位準之位元數進行計數(步驟S703)。繼而，控制電路120將根據步驟S702之旗標資料所算出之期望值與步驟S703之讀出結果進行比較，於讀出結果與期望值之差處於容許值以內之情形時，判定通過讀出(步驟S704)。然後，控制電路120進行正常讀出之資料輸出。
另一方面，於步驟S704中未通過讀出之情形時，控制電路120基於比較結果而算出讀出位準(步驟S705)。於圖33之例中，算出對正常讀出位準Vcgrv加上階躍電壓△1所得之讀出位準“Vcgrv+△1”。
繼而，控制電路120判定讀出循環次數是否達到最大值(步驟S706)。於讀出循環次數達到最大值之情形時，控制電路120使用讀出位準“Vcgrv+△1”進行修正讀出動作(步驟S707)。
繼而，控制電路120對藉由修正讀出所讀出之資料中包含之採樣區域中“LM”位準之位元數進行計數(步驟S708)。繼而，控制電路120將根據步驟S702之旗標資料所算出之期望值與步驟S708之讀出結 果進行比較。繼而，控制電路120於讀出結果與期望值相同、或者讀出結果與期望值之差成為容許值以內之情形時，判定通過讀出(步驟S709)。繼而，控制電路120將藉由修正讀出動作所讀出之資料(資料快取記憶體XDL中所保持之資料)輸出至記憶體控制器200(步驟S711)。
另一方面，在於步驟S709中未通過讀出之情形時，控制電路120僅將讀出位準階躍有電壓△1(步驟S710)，並反覆進行修正讀出動作。又，於步驟S706中讀出循環次數已達到最大值之情形時，控制電路120將最終讀出之資料輸出至記憶體控制器200。
再者，高階頁面讀出動作除於各個“E”位準、“A”位準、“B”位準、及“C”位準進行低階頁面讀出動作之“LM”位準之運算以外，可引用圖32之流程圖。
[2-5]效果
如以上所詳細敍述般，根據第二實施形態，NAND型快閃記憶體100可將可靠性更高之資料輸出至記憶體控制器200。以往，記憶體控制器200重複以下系列：對來自NAND型快閃記憶體100之讀出結果進行錯誤訂正，若為訂正NG(No good，不良)，則改變讀出位準並再次進行讀出。於使用此種系列之情形時，讀出時間變長。然而，於本實施形態中，可將可靠性更高之資料輸出至記憶體控制器200，並且可減少讀出時間。
又，根據旗標資料與讀出結果之差而修正讀出位準。由此，可根據記憶胞陣列之劣化程度而實現更佳之讀出動作。其結果，可實現資料可靠性高之NAND型快閃記憶體100。對於高階頁面，亦獲得與低階頁面相同之效果。
進而，可根據記憶體控制器200之指示，選擇性地將第一次正常讀出之讀出資料、及第二次以後之修正讀出之讀出資料中之一者發送 至記憶體控制器200。由此，可實現能夠輸出符合記憶體控制器200之要求之資料之NAND型快閃記憶體100。
[第三實施形態]
於第二實施形態中，於NAND型快閃記憶體100內進行位元計數，但因位元計數動作而寫入時間相應地變長。因此，第三實施形態中，記憶體控制器200進行位元計數，NAND型快閃記憶體100進行旗標資料之管理。
[3-1]寫入動作
對第三實施形態之寫入動作進行說明。圖34係表示第三實施形態之記憶體控制器200及NAND型快閃記憶體100之寫入動作之時序圖。圖35係表示記憶體控制器200及NAND型快閃記憶體100之寫入動作之流程圖。
首先，記憶體控制器200自主機機器400接收寫入命令(步驟S800)。繼而，記憶體控制器200響應來自主機機器400之寫入命令而將寫入指令“80”及位址發佈至NAND型快閃記憶體100(步驟S801)。NAND型快閃記憶體100響應來自記憶體控制器200之寫入指令而開始進行寫入準備(步驟S802)。
繼而，記憶體控制器200判定是否進行用來將寫入至採樣區域之資料之位元數與期望值進行比較之位元計數模式(步驟S802)。於不進行位元計數模式之情形時，記憶體控制器200進行正常寫入處理。即，記憶體控制器200將資料輸入至NAND型快閃記憶體100(步驟S804)。NAND型快閃記憶體100響應於此而將資料設置於資料快取記憶體XDL(步驟S805)。繼而，記憶體控制器200將寫入執行指令“15/10”發佈至NAND型快閃記憶體100(步驟S806)。NAND型快閃記憶體100響應於此而執行寫入(步驟S806)。
在於步驟S803中進行位元計數模式之情形時，記憶體控制器200 對寫入至採樣區域之資料中對應之寫入位準之位元數進行計數(步驟S808)。具體而言，於低階頁面編程之情形時，對“LM”位準(或“E”位準)之位元數進行計數，於高階頁面編程之情形時，對“E”位準、“A”位準、“B”位準、及“C”位準各者之位元數進行計數。該位元計數動作與第二實施形態相同。繼而，記憶體控制器200將步驟S808中之計數值設置於計數暫存器(步驟S809)。計數暫存器可使用RAM240之一部分構成，亦可新準備專用之暫存器。
繼而，記憶體控制器200將資料輸入至NAND型快閃記憶體100(步驟S810)。NAND型快閃記憶體100響應於此而將資料設置於資料快取記憶體XDL(步驟S811)。繼而，記憶體控制器200將通知資料輸入結束之指令“1X”發佈至NAND型快閃記憶體100(步驟S812)。NAND型快閃記憶體100響應於指令“1X”而開始進行將計數值設置於旗標之準備(步驟S813)。即，NAND型快閃記憶體100將資料快取記憶體XDL之資料傳送至資料快取記憶體UDL(圖34之“X2U”)。
繼而，記憶體控制器200將儲存於計數暫存器之計數值(CNT result)發送至NAND型快閃記憶體100(步驟S814)。繼而，NAND型快閃記憶體100將計數值設置於旗標(步驟S815)。
繼而，記憶體控制器200將寫入執行指令“15/10”發佈至NAND型快閃記憶體100(步驟S816)。NAND型快閃記憶體100響應於此而執行寫入(步驟S817)。即，如圖34所示，反覆進行寫入(編程)及驗證(pvfy)。由此，對選擇頁面之冗餘區域寫入與計數值對應之旗標資料。
[3-2]讀出動作
其次，對第三實施形態之讀出動作進行說明。圖36及圖37係表示記憶體控制器200及NAND型快閃記憶體100之讀出動作之流程圖。
首先，記憶體控制器200自主機機器400接收讀出命令(步驟 S900)。繼而，記憶體控制器200響應來自主機機器400之讀出命令而將讀出指令及位址發佈至NAND型快閃記憶體100(步驟S901)。NAND型快閃記憶體100響應來自記憶體控制器200之讀出指令而開始進行讀出準備(步驟S902)。
繼而，記憶體控制器200將讀出執行指令發佈至NAND型快閃記憶體100(步驟S903)。NAND型快閃記憶體100響應讀出執行指令而開始讀出(步驟S904)。
繼而，記憶體控制器200將狀態讀出指令發佈至NAND型快閃記憶體100(步驟S905)。NAND型快閃記憶體100響應狀態讀出指令而將與讀出資料相關之狀態發送至記憶體控制器200，並且將待命信號發送至記憶體控制器200(步驟S906)。
繼而，記憶體控制器200指示資料輸出(步驟S907)。NAND型快閃記憶體100響應於該指示而將資料輸出至記憶體控制器200(步驟S908)。
繼而，記憶體控制器200判定是否進行位元計數模式(步驟S909)。於不進行位元計數模式之情形時，進行讀出資料之錯誤訂正後，結束讀出動作。
在於步驟S909中進行位元計數模式之情形時，記憶體控制器200使用讀出資料對採樣區域之資料中關注位準之位元數進行計數(步驟S910)。該位元計數動作與第二實施形態相同。繼而，記憶體控制器200將步驟S910中之計數值設置於計數暫存器(步驟S911)。
繼而，ECC電路250進行讀出資料之錯誤訂正(步驟S912)。於正常進行錯誤訂正之情形時(步驟S913)，結束讀出動作。另一方面，於未正常進行錯誤訂正之情形時，經過步驟S914，而記憶體控制器200將指示旗標資料之輸出之旗標輸出指令發佈至NAND型快閃記憶體100(步驟S915)。NAND型快閃記憶體100響應旗標輸出指令而將旗標 資料發送至記憶體控制器200(步驟S916)。繼而，記憶體控制器200將旗標資料與儲存於計數暫存器之計數值進行比較，並基於該比較結果而算出讀出位準(步驟S917)。
繼而，記憶體控制器200將指示修正讀出(自外部指示讀出位準)之移位讀出指令發佈至NAND型快閃記憶體100，並且將步驟S917中之讀出位準發送至NAND型快閃記憶體100(步驟S918)。NAND型快閃記憶體100響應於來自記憶體控制器200之移位讀出指令而開始進行讀出準備(步驟S919)。
繼而，記憶體控制器200將讀出指令及位址發佈至NAND型快閃記憶體100(步驟S920)。繼而，記憶體控制器200將讀出執行指令發佈至NAND型快閃記憶體100(步驟S921)。然後，NAND型快閃記憶體100執行修正讀出(步驟S922)。修正讀出動作與第二實施形態相同。
[3-3]效果
根據第三實施形態，可利用記憶體控制器200進行位元計數動作，又，可利用NAND型快閃記憶體100管理計數結果。由此，NAND型快閃記憶體100無需具備位元計數動作用計數器，因此可減小NAND型快閃記憶體100之電路尺寸，又，可減輕NAND型快閃記憶體100之處理負載。進而，可減少NAND型快閃記憶體100之寫入時間。其他效果與第二實施形態相同。
[第四實施形態]
第四實施形態係第三實施形態之變化例，記憶體控制器200進行位元計數及旗標資料之管理。
[4-1]寫入動作
對第四實施形態之寫入動作進行說明。圖38係表示第四實施形態之記憶體控制器200及NAND型快閃記憶體100之寫入動作之時序圖。圖39係表示記憶體控制器200及NAND型快閃記憶體100之寫入動 作之流程圖。
圖39之步驟S1000~S1002與圖35之步驟S800~S802相同。繼而，記憶體控制器200判定是否進行位元計數模式(步驟S1003)。於不進行位元計數模式之情形時，記憶體控制器200進行正常寫入處理。即，記憶體控制器200將資料輸入至NAND型快閃記憶體100(步驟S1007)。NAND型快閃記憶體100響應於此而將資料設置於資料快取記憶體XDL(步驟S1008)。繼而，記憶體控制器200將寫入執行指令“15/10”發佈至NAND型快閃記憶體100(步驟S1009)。NAND型快閃記憶體100響應於此而執行寫入(步驟S1010)。
在於步驟S1003中進行位元計數模式之情形時，記憶體控制器200對寫入至採樣區域之資料中對應之寫入位準之位元數進行計數(步驟S1003)。繼而，記憶體控制器200將步驟S1004中之計數值設置於計數暫存器(步驟S1005)。
繼而，記憶體控制器200將寫入位準與計數值建立關聯而記憶至RAM240(步驟S1006)。然後，進行上述步驟S1007~S1010。
[4-2]讀出動作
其次，對第四實施形態之讀出動作進行說明。圖40係表示記憶體控制器200及NAND型快閃記憶體100之讀出動作之流程圖。第四實施形態之步驟S900~S914與第三實施形態之讀出動作中說明之步驟S900~S914(圖36及圖37)相同。圖40中，表示步驟S913以後之流程圖。
在於步驟S914中進行位元計數模式之情形時，記憶體控制器200將步驟S911中儲存於計數暫存器之計數值與步驟S1006中記憶於RAM240之計數值進行比較(步驟S1100)。繼而，記憶體控制器200基於步驟S1100之比較結果而算出讀出位準(步驟S1101)。
繼而，記憶體控制器200將移位讀出指令發佈至NAND型快閃記 憶體100，並且將步驟S1101中之讀出位準發送至NAND型快閃記憶體100(步驟S1102)。其後之步驟S1103~S1106與第三實施形態之步驟S919~S922相同。
[4-3]效果
根據第四實施形態，可利用記憶體控制器200進行位元計數動作及計數結果之管理。由此，NAND型快閃記憶體100無需記憶計數值，因此可減輕NAND型快閃記憶體100之處理負載。又，可減少NAND型快閃記憶體100之寫入時間。其他效果與第二實施形態相同。
再者，於與本發明相關之各實施形態中：
(1)於讀出動作中，
對於A位準之讀出動作中所選擇之字元線施加之電壓例如為0V~0.55V之間。亦可不限定於此而設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V之任一者之間。
對於B位準之讀出動作中所選擇之字元線施加之電壓例如為1.5V~2.3V之間。亦可不限定於此而設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V之任一者之間。
對於C位準之讀出動作中所選擇之字元線施加之電壓例如為3.0V~4.0V之間。亦可不限定於此而設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V之任一者之間。
作為讀出動作之時間(tR)，例如亦可設為25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)如上所述，寫入動作包含編程動作及驗證動作。於寫入動作中，
對於編程動作時所選擇之字元線初始施加之電壓例如為13.7V~14.3V之間。亦可不限定於此而例如設為13.7V~14.0V、14.0V~ 14.6V之任一者之間。
亦可改變寫入第奇數條字元線時對所選擇之字元線初始施加之電壓、及寫入第偶數條字元線時對所選擇之字元線初始施加之電壓。
將編程動作設為ISPP方式(Incremental Step Pulse Program，增量步脈衝編程)時，作為升高之電壓，例如可行舉0.5V左右。
作為對非選擇之字元線所施加之電壓，例如可設為6.0V~7.3V之間。亦可不限定於該情況而例如設為7.3V~8.4V之間，亦可設為6.0V以下。
亦可根據非選擇之字元線係第奇數條字元線還係第偶數條字元線而改變施加之通過電壓。
作為寫入動作之時間(tProg)，例如可設為1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於擦除動作中，
對形成於半導體基板上部且於上方配置著上述記憶胞之阱初始施加之電壓例如為12V~13.6V之間。亦可不限定於該情況而例如為13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、19.8V~21V之間。
作為擦除動作之時間(tErase)，例如可設為3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造
於半導體基板(矽基板)上具有隔著膜厚為4~10nm之隧道絕緣膜而配置之電荷蓄積層。該電荷蓄積層可設為膜厚為2~3nm之SiN、或SiON等絕緣膜與膜厚為3~8nm之多晶矽之積層構造。又，亦可對多晶矽添加Ru等金屬。於電荷蓄積層上具有絕緣膜。該絕緣膜例如具有夾於膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜之間的膜厚為4~10nm之矽氧化膜。High-k膜可行舉HfO 等。又，矽氧化膜之膜厚可較High-k膜之膜厚更厚。於絕緣膜上隔著膜厚為3~10nm之功函數調整用材料而形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，可於記憶胞間形成氣隙。
對本發明之若干個實施形態進行了說明，但該些實施形態係作為示例而提示者，並不意圖限定發明之範圍。該些新穎之實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該些實施形態或其變化包含於發明之範圍及主旨，並且包含於權利要求書之範圍中所記載之發明及其均等之範圍內。
S100~S107‧‧‧步驟

Claims (7)

  1. 一種半導體記憶裝置，其特徵在於包括：記憶胞陣列，其具備多個記憶體串，且上述多個記憶體串之各者具有串聯連接之多個記憶胞；多條字元線，其等共通連接於上述多個記憶體串；以及控制電路，其對包含連接於上述多條字元線之各者之多個記憶胞之頁面控制寫入動作及讀出動作；且上述控制電路：測定於記憶體串流通之胞電流，且基於胞電流之測定結果而修正對字元線所施加之寫入電壓。
  2. 如請求項1之半導體記憶裝置，其中上述控制電路，將上述測定結果作為旗標資料寫入至上述頁面之冗餘區域，於第一讀出中，自上述冗餘區域讀出上述旗標資料，且於第二讀出中，基於上述旗標資料而修正對字元線所施加之讀出電壓。
  3. 如請求項1或2之半導體記憶裝置，其中上述控制電路，於第一寫入中，將上述測定結果作為旗標資料寫入至上述頁面之冗餘區域，於第二寫入中，自上述冗餘區域讀出上述旗標資料，且於上述第二寫入中，基於上述旗標資料而修正對字元線所施加之寫入電壓。
  4. 如請求項1或2之半導體記憶裝置，其還包括暫存器，該暫存器儲存包含寫入電壓之資訊之多個參數，且上述控制電路基於上述測定結果而選擇上述多個參數之一個，並使用上述選擇之參數而決定上述寫入電壓。
  5. 一種半導體記憶裝置，其特徵在於包括：記憶胞陣列，其具備多個頁面，且上述多個頁面之各者具有多個記憶胞；多條字元線，其等連接於上述多個頁面；以及控制電路，其對頁面控制寫入動作及讀出動作；且上述控制電路，對於應寫入至作為上述頁面之一部分之採樣區域之第一位準之位元數進行計數，並將上述計數值作為旗標資料寫入至上述頁面之冗餘區域，於第一讀出中，自上述冗餘區域讀出上述旗標資料，並且對自上述採樣區域讀出之第一位準之位元數進行計數，且於第二讀出中，基於上述旗標資料與上述第一讀出之計數值之差而修正對字元線所施加之讀出電壓。
  6. 如請求項5之半導體記憶裝置，其還包括：第一資料快取記憶體，其保持上述第一讀出之讀出資料；以及第二資料快取記憶體，其保持上述第二讀出之讀出資料；且上述控制電路根據自外部接收之指令而輸出上述第一資料快取記憶體之資料及上述第二資料快取記憶體之資料中之一者。
  7. 如請求項5之半導體記憶裝置，其還包括：第一資料快取記憶體，其保持上述第一讀出之讀出資料；以及第二資料快取記憶體，其保持上述第二讀出之讀出資料；且上述控制電路，以第一時序輸出上述第一資料快取記憶體之資料，且於以第二時序自外部接收到指令之情形時，輸出上述第二資料快取記憶體之資料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696606A (zh) * 2019-03-12 2020-09-22 东芝存储器株式会社 半导体存储装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9813080B1 (en) 2013-03-05 2017-11-07 Microsemi Solutions (U.S.), Inc. Layer specific LDPC decoder
US10230396B1 (en) 2013-03-05 2019-03-12 Microsemi Solutions (Us), Inc. Method and apparatus for layer-specific LDPC decoding
US9847135B2 (en) * 2015-01-30 2017-12-19 Toshiba Memory Corporation Memory device and method of reading data
US10332613B1 (en) 2015-05-18 2019-06-25 Microsemi Solutions (Us), Inc. Nonvolatile memory system with retention monitor
US9799405B1 (en) 2015-07-29 2017-10-24 Ip Gem Group, Llc Nonvolatile memory system with read circuit for performing reads using threshold voltage shift read instruction
US9620509B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical FET devices
US9886214B2 (en) 2015-12-11 2018-02-06 Ip Gem Group, Llc Nonvolatile memory system with erase suspend circuit and method for erase suspend management
US9892794B2 (en) 2016-01-04 2018-02-13 Ip Gem Group, Llc Method and apparatus with program suspend using test mode
US9899092B2 (en) * 2016-01-27 2018-02-20 Ip Gem Group, Llc Nonvolatile memory system with program step manager and method for program step management
US10096366B2 (en) * 2016-01-28 2018-10-09 Toshiba Memory Corporation Memory system including multi-plane flash memory and controller
US9972383B2 (en) * 2016-03-08 2018-05-15 Macronix International Co., Ltd. Reading memory cells
KR102469680B1 (ko) * 2016-05-04 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치
US10291263B2 (en) 2016-07-28 2019-05-14 Ip Gem Group, Llc Auto-learning log likelihood ratio
US10157677B2 (en) 2016-07-28 2018-12-18 Ip Gem Group, Llc Background reference positioning and local reference positioning using threshold voltage shift read
US10236915B2 (en) 2016-07-29 2019-03-19 Microsemi Solutions (U.S.), Inc. Variable T BCH encoding
JP6725362B2 (ja) * 2016-08-19 2020-07-15 キオクシア株式会社 半導体記憶装置及びメモリシステム
JP6659494B2 (ja) * 2016-08-19 2020-03-04 キオクシア株式会社 半導体記憶装置及びメモリシステム
JP2018032141A (ja) * 2016-08-23 2018-03-01 東芝メモリ株式会社 半導体装置
US10026486B1 (en) * 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory
US10347315B2 (en) 2017-10-31 2019-07-09 Sandisk Technologies Llc Group read refresh
US10431301B2 (en) 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10566052B2 (en) 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
JP2020009509A (ja) * 2018-07-03 2020-01-16 キオクシア株式会社 半導体記憶装置
JP7458380B2 (ja) * 2018-09-14 2024-03-29 長江存儲科技有限責任公司 三次元メモリデバイス及びその形成方法
US11315649B2 (en) 2019-04-16 2022-04-26 Samsung Electronics Co., Ltd. Memory controller, memory device and memory system having improved threshold voltage distribution characteristics and related operating methods
US11183250B2 (en) 2019-04-16 2021-11-23 Samsung Electronics Co., Ltd. Memory controller, memory device and memory system having improved threshold voltage distribution characteristics and related operating methods
JP2021047939A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US10861537B1 (en) * 2019-10-30 2020-12-08 Sandisk Technologies Llc Countermeasures for first read issue
WO2022198371A1 (en) 2021-03-22 2022-09-29 Yangtze Memory Technologies Co., Ltd. Memory device and program operation thereof
WO2022204916A1 (en) * 2021-03-30 2022-10-06 Yangtze Memory Technologies Co., Ltd. Memory device and operation method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110235420A1 (en) * 2010-03-25 2011-09-29 Eran Sharon Simultaneous multi-state read or verify in non-volatile storage
US20110284946A1 (en) * 2008-03-26 2011-11-24 Kabushiki Kaisha Toshiba Semiconductor memory and method for manufacturing same
US20120155181A1 (en) * 2010-09-09 2012-06-21 Macronix International Co., Ltd. Method and Apparatus for Reducing Read Disturb in Memory
US20140003154A1 (en) * 2012-07-02 2014-01-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US20140063918A1 (en) * 2012-09-06 2014-03-06 National Chiao Tung University Control circuit of sram and operating method thereof
US20140126291A1 (en) * 2012-11-06 2014-05-08 Sandisk Technologies Inc. 3d stacked non-volatile storage programming to conductive state

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US7436733B2 (en) 2006-03-03 2008-10-14 Sandisk Corporation System for performing read operation on non-volatile storage with compensation for coupling
JP4791912B2 (ja) * 2006-08-31 2011-10-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性記憶システム
US7518923B2 (en) 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
US8073648B2 (en) 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
JP4510060B2 (ja) 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP4510072B2 (ja) * 2007-12-20 2010-07-21 力晶半導体股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266349A (ja) * 2008-04-28 2009-11-12 Toshiba Corp 不揮発性半導体記憶装置
US7855913B2 (en) * 2008-06-10 2010-12-21 Micron Technology, Inc. Dynamically configurable MLC state assignment
US8036035B2 (en) * 2009-03-25 2011-10-11 Micron Technology, Inc. Erase cycle counter usage in a memory device
US8355286B2 (en) * 2009-05-08 2013-01-15 Hynix Semiconductor Inc. Method of operating nonvolatile memory device controlled by controlling coupling resistance value between a bit line and a page buffer
WO2011094454A2 (en) * 2010-01-27 2011-08-04 Fusion-Io, Inc. Apparatus, system, and method for determining a read voltage threshold for solid-state storage media
KR20120046868A (ko) * 2010-10-29 2012-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치, 반도체 시스템 및 데이터 감지방법
US8693252B2 (en) * 2011-07-12 2014-04-08 Samsung Electronics Co., Ltd. Method and system for adjusting read voltage in flash memory device
KR20130034522A (ko) * 2011-09-28 2013-04-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 리드 방법, 및 이를 수행하는 장치
KR101809202B1 (ko) * 2012-01-31 2017-12-14 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102069864B1 (ko) * 2012-11-05 2020-01-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US8964480B2 (en) * 2013-07-01 2015-02-24 Sandisk Technologies Inc. Detecting programmed word lines based on NAND string current
US9343171B1 (en) * 2015-02-09 2016-05-17 Sandisk Technologies Inc. Reduced erase-verify voltage for first-programmed word line in a memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110284946A1 (en) * 2008-03-26 2011-11-24 Kabushiki Kaisha Toshiba Semiconductor memory and method for manufacturing same
US20110235420A1 (en) * 2010-03-25 2011-09-29 Eran Sharon Simultaneous multi-state read or verify in non-volatile storage
US20120155181A1 (en) * 2010-09-09 2012-06-21 Macronix International Co., Ltd. Method and Apparatus for Reducing Read Disturb in Memory
US20140003154A1 (en) * 2012-07-02 2014-01-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US20140063918A1 (en) * 2012-09-06 2014-03-06 National Chiao Tung University Control circuit of sram and operating method thereof
US20140126291A1 (en) * 2012-11-06 2014-05-08 Sandisk Technologies Inc. 3d stacked non-volatile storage programming to conductive state

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696606A (zh) * 2019-03-12 2020-09-22 东芝存储器株式会社 半导体存储装置
TWI712049B (zh) * 2019-03-12 2020-12-01 日商東芝記憶體股份有限公司 半導體記憶裝置
US11322204B2 (en) 2019-03-12 2022-05-03 Kioxia Corporation Semiconductor memory device
CN111696606B (zh) * 2019-03-12 2023-10-27 铠侠股份有限公司 半导体存储装置

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