CN105405464A - 半导体存储装置 - Google Patents

Abstract

本发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114)，且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定，且基于单元电流的测定结果修正对字线所施加的写入电压。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2014-180577号(申请日：2014年9月4日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本实施方式涉及一种半导体存储装置。

背景技术

已知一种将存储器单元三维地排列而成的与非(NAND)型闪速存储器。

发明内容

实施方式提供一种数据的可靠性更高的半导体存储装置。

实施方式的半导体存储装置包括：存储器单元阵列，具备多个存储器串，且所述多个存储器串的各者具有串联连接的多个存储器单元；多条字线，共通连接在所述多个存储器串；以及控制电路，对包含连接在所述多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。所述控制电路测定在存储器串流通的单元电流，并基于单元电流的测定结果而修正对字线所施加的写入电压。

实施方式的半导体存储装置包括：存储器单元阵列，具备多个页面，且所述多个页面的各者具有多个存储器单元；多条字线，分别连接在所述多个页面；以及控制电路，对页面控制写入动作及读出动作。所述控制电路对于应写入至作为所述页面的一部分的采样区域的第一电平的位数进行计数，并将所述计数值作为旗标数据写入至所述页面的冗余区域，在第一读出中，从所述冗余区域读出所述旗标数据，并且对从所述采样区域读出的第一电平的位数进行计数，在第二读出中，基于所述旗标数据与所述第一读出的计数值的差而修正对字线所施加的读出电压。

附图说明

图1是第一实施方式的存储器系统的框图。

图2是第一实施方式的NAND型闪速存储器的框图。

图3是存储器单元阵列所包含的一个区块的电路图。

图4是存储器单元阵列的一部分区域的剖视图。

图5(a)～(c)是对存储器单元晶体管的阈值分布进行说明的图。

图6是传感放大器部及页面缓冲器的框图。

图7是传感放大器的主要部分及单元电流测定电路的电路图。

图8是包含第一实施方式的单元电流测定动作的低阶页面编程动作的时序图。

图9是对信号VBLC与单元电流iCELL的关系的一例进行说明的曲线图。

图10是表示信号VBL_DAC与动作参数的关系的图。

图11是表示信号VBL_DAC与动作参数的关系的另一例的图。

图12是第一实施方式的擦除动作的时序图。

图13是第一实施方式的低阶页面编程动作的流程图。

图14是对用来写入旗标数据的冗余区域进行说明的图。

图15是第一实施方式的对选择字线所施加的电压波形。

图16(a)～(d)是对第一至第四编程参数集所包含的初始编程电压及阶跃电压的一例进行说明的图。

图17是第一实施方式的高阶页面编程动作的流程图。

图18是第一实施方式的高阶页面编程动作的时序图。

图19是第一实施方式的读出动作的时序图。

图20是对NAND串的区域进行说明的剖视图。

图21是表示信号VBL_DAC与擦除参数集的关系的图。

图22是以第二实施方式的存储器单元阵列为中心进行表示的框图。

图23是第二实施方式的数据传送动作的时序图。

图24是第二实施方式的低阶页面编程动作的流程图。

图25是第二实施方式的高阶页面编程动作的流程图。

图26是第一实施例的低阶页面读出动作的流程图。

图27是第一实施例的低阶页面读出动作的时序图。

图28是第一实施例的读出动作的电压波形。

图29是第一实施例的高阶页面读出动作的流程图。

图30是表示旗标数据与计数值的差和读出电平的关系的图。

图31是第二实施例的读出动作的时序图。

图32是第三实施例的低阶页面读出动作的流程图。

图33是第三实施例的低阶页面读出动作的电压波形。

图34是表示第三实施方式的存储器控制器及NAND型闪速存储器的写入动作的时序图。

图35是表示第三实施方式的存储器控制器及NAND型闪速存储器的写入动作的流程图。

图36是表示第三实施方式的存储器控制器及NAND型闪速存储器的读出动作的流程图。

图37是表示继图36之后的读出动作的流程图。

图38是表示第四实施方式的存储器控制器及NAND型闪速存储器的写入动作的时序图。

图39是表示第四实施方式的存储器控制器及NAND型闪速存储器的写入动作的流程图。

图40是表示第四实施方式的存储器控制器及NAND型闪速存储器的读出动作的流程图。

具体实施方式

以下，参照附图对实施方式进行说明。但是，附图是示意性或概念性的附图，各附图的尺寸及比率等并不限于与现实情况相同。以下所示的若干个实施方式是例示用来将本发明的技术思想具体化的装置及方法，但并非通过构成零件的形状、构造、配置等特别指定本发明的技术思想。另外，在以下说明中，对具有相同功能及构成的要素标注相同符号，且仅在需要时进行重复说明。

半导体存储装置是能够对数据进行电性覆写的非易失性半导体存储器，在以下实施方式中，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。而且，作为NAND型闪速存储器，列举将存储器单元积层在半导体衬底上而成的三维积层型NAND型闪速存储器为例进行说明。

[第一实施方式]

[1-1]存储器系统的构成

首先，对包含本实施方式的半导体存储装置的存储器系统的构成进行说明。

图1是本实施方式的存储器系统300的框图。存储器系统300具备NAND型闪速存储器100、及存储器控制器200。作为存储器系统300的例子，可列举如SD^TM卡般的存储卡、或SSD(SolidStateDrive，固态驱动器)等。

NAND型闪速存储器100具备多个存储器单元，非易失地存储数据。NAND型闪速存储器的构成的详情见下文。

存储器控制器200响应来自主机设备400的命令，而命令对NAND型闪速存储器100写入、读出、及擦除等。而且，存储器控制器200管理NAND型闪速存储器100的存储空间。存储器控制器200具备主机介面电路(HostI/F)210、CPU(CentralProcessingUnit，中央处理器)220、ROM(ReadOnlyMemory，只读存储器)230、RAM(RandomAccessMemory，随机存取存储器)240、ECC(ErrorCheckingandCorrecting，差错校验纠正)电路250、及NAND介面电路(NANDI/F)260。

主机介面电路210经由控制器总线与主机设备400连接，且在与主机设备400之间进行介面处理。而且，主机介面电路210在与主机设备400之间进行命令及数据的收发。

CPU220控制存储器控制器200整体的动作。例如，CPU220在从主机设备400接收至写入命令时，响应该命令而发布基于NAND介面的写入命令。读出及擦除时也相同。而且，CPU220执行耗损平均等用来管理NAND型闪速存储器100的各种处理。

ROM230储存通过CPU220使用的固件等。RAM240被作为CPU220的作业区域使用，储存从ROM230载入的固件、或CPU220所制作的各种表格。而且，RAM240也被作为数据缓冲器使用，暂时保持从主机设备400发送的数据、及从NAND型闪速存储器100发送的数据等。

ECC电路250在写入数据时对写入数据产生错误订正码，并对写入数据附加该错误订正码而发送至NAND介面电路260。而且，ECC电路250在读出数据时使用读出数据所包含的错误订正码而对读出数据进行错误检测及错误订正。另外，ECC电路250也可设置在NAND介面电路260内。

NAND介面电路260经由NAND总线与NAND型闪速存储器100连接，并在与NAND型闪速存储器100之间进行介面处理。而且，NAND介面电路260在与NAND型闪速存储器100之间进行命令及数据的收发。

[1-1-1]NAND型闪速存储器100的构成

其次，对NAND型闪速存储器100的构成进行说明。图2是本实施方式的NAND型闪速存储器100的框图。NAND型闪速存储器100具备存储器单元阵列111、行解码器(R/D)112、传感放大器部113、页面缓冲器115、列解码器116、驱动器117、电压产生电路(电荷泵)118、输入输出电路119、控制电路120、地址·指令寄存器121、及寄存器122。

存储器单元阵列111分别具备与字线及位线建立关联的非易失性存储器单元的集合即多个区块BLK。图2中，示出四个区块BLK0～BLK3作为一例。区块BLK成为数据的擦除单位，同一区块BLK内的数据是一次性被擦除。各个区块BLK具备将存储器单元串联连接而成的NAND串114的集合即多个串单元SU。图2中，示出四个串单元SU0～SU3作为一例。当然，区块BLK的数量、或一区块BLK内的串单元SU的数量能够任意地设定。

行解码器112从地址·指令寄存器121接收区块地址信号及行地址信号，并基于这些信号而选择对应的区块内的字线。列解码器116从地址·指令寄存器121接收列地址信号，并基于该列地址信号而选择位线。

传感放大器部113在读出数据时感测从存储器单元读出至位线的数据并放大。而且，传感放大器部113在写入数据时将写入数据传送至存储器单元。对存储器单元阵列111的数据的读出及写入是以多个存储器单元作为单位而进行，该单位成为页面。

页面缓冲器115以页面单位保持数据。页面缓冲器115在读出数据时暂时保持从传感放大器部113以页面单位传送的数据，并将该数据系列地传送至输入输出电路119。而且，页面缓冲器115在写入数据时暂时保持从输入输出电路119系列地传送的数据，并将该数据以页面单位传送至传感放大器部113。

输入输出电路119在与存储器控制器200之间进行经由NAND总线的各种指令及数据的收发。地址·指令寄存器121从输入输出电路119接收指令及地址并暂时保持这些指令及地址。

驱动器117将数据的写入、读出、及擦除所需的电压供给至行解码器112、传感放大器部113、及未图示的源极线控制电路等。通过驱动器117所产生的电压经由行解码器112、传感放大器部113、及源极线控制电路而施加至存储器单元(字线、选择栅极线、位线、及源极线)。电压产生电路118将从外部供给的电源电压升压而将各种电压供给至驱动器117。

寄存器122例如在电源接通时暂时保持从存储器单元阵列111的ROM熔丝所读出的管理数据。而且，寄存器122暂时保持存储器单元阵列111的动作所需的各种数据。寄存器122例如包含SRAM(staticrandomaccessmemory，静态随机存取存储器)。

控制电路120控制NAND型闪速存储器100整体的动作。

[1-1-2]存储器单元阵列111的构成

其次，对存储器单元阵列111的构成进行说明。图3是存储器单元阵列111所包含的一个区块BLK的电路图。

区块BLK例如具备四个串单元SU0～SU3。各个串单元SU具备多个NAND串114。

各个NAND串114例如具备八个存储器单元晶体管MT(MT0～MT7)、及选择晶体管ST1、ST2。另外，在以下的说明中，存储器单元晶体管与存储器单元的意思相同。各个存储器单元晶体管MT具备包含控制栅极及电荷蓄积层的积层栅极，非易失地存储数据。另外，存储器单元晶体管MT的个数并不限定于八个，也可为十六个、三十二个、六十四个、或一百二十八个等，其数量能够任意地设定。存储器单元晶体管MT是以将其电流路径串联连接在选择晶体管ST1、ST2间的方式进行配置。该串联连接的一端侧的存储器单元晶体管MT7的电流路径连接在选择晶体管ST1的电流路径的一端，且另一端侧的存储器单元晶体管MT0的电流路径连接在选择晶体管ST2的电流路径的一端。

串单元SU0所包含的选择晶体管ST1的栅极共通连接在选择栅极线SGD0，且与上述同样地在串单元SU1～SU3连接着选择栅极线SGD1～SGD3。位于同一区块BLK内的多个选择晶体管ST2的栅极共通连接在同一选择栅极线SGS。位于同一区块BLK内的存储器单元晶体管MT0～MT7的控制栅极分别共通连接在字线WL0～WL7。另外，各串单元SU所包含的选择晶体管ST2也可与选择晶体管ST1同样地连接在不同的选择栅极线SGS0～SGS3。

而且，在存储器单元阵列111内呈矩阵状地配置的NAND串114中，位于同一行的NAND串114的选择晶体管ST1的电流路径的另一端共通连接在位线BL0～BL(L-1)中的任一者。(L-1)为1以上的自然数。即，位线BL在多个区块BLK间共通连接NAND串114。而且，选择晶体管ST2的电流路径的另一端共通连接在源极线SL。源极线SL例如在多个区块间共通连接NAND串114。

如上所述，位于同一区块BLK内的存储器单元晶体管MT的数据是一次性被擦除。相对于此，数据的读出及写入是对任一区块BLK的任一串单元SU中的共通连接在任一字线WL的多个存储器单元晶体管MT一次性进行。将该单位称为页面。

其次，对存储器单元阵列111的剖面构造的一例进行说明。图4是存储器单元阵列111的一部分区域的剖视图。

在未图示的半导体衬底的上方形成有作为源极线SL发挥功能的配线层20。在源极线SL的上方形成有作为选择栅极线SGS发挥功能的导电膜21a。在导电膜21a的上方形成有作为字线WL发挥功能的多个导电膜22。在导电膜22的上方形成有作为选择栅极线SGD发挥功能的导电膜21b。在导电膜21a、21b、22之间形成有将这些导电膜电分离的电极间绝缘膜。

而且，在导电膜21a、21b、22、及电极间绝缘膜，形成有将其等贯通且沿相对于半导体衬底的表面垂直的方向(D3方向)延伸的存储器孔。例如，由于制造步骤的原因而使得存储器孔的直径越朝向上方越大。而且，存储器孔越长则存储器孔的下部的直径与上部的直径的差越大。

在形成在成为选择晶体管ST2的区域的存储器孔内依序形成有栅极绝缘膜23a、及半导体层24a，从而形成包含该些的柱状构造。在形成在成为存储器单元晶体管MT的区域的存储器孔内，依序形成有区块绝缘膜25、电荷蓄积层(绝缘膜)26、栅极绝缘膜27、及半导体层28，从而形成包含该些的柱状构造。在形成在成为选择晶体管ST1的区域的存储器孔内依序形成有栅极绝缘膜23b、及半导体层24b，从而形成包含该些的柱状构造。半导体层24a、28、24b是作为NAND串114的电流路径发挥功能且在存储器单元晶体管MT动作时形成通道的区域。

如此，在各NAND串114中，依序积层有选择晶体管ST2、多个存储器单元晶体管MT、及选择晶体管ST1。在半导体层24b上形成有作为位线BL发挥功能的配线层29。位线BL是以沿方向D1延伸的方式形成。

以上的构成在图4的进深方向(方向D2)排列有多个，且由在方向D2排列的多个NAND串114的集合形成串单元SU。而且，同一串单元SU内所包含的多条选择栅极线SGD、多条选择栅极线SGS、及多条字线WL分别共通连接。

另外，存储器单元阵列111的构成也可为其他构成。即，关于存储器单元阵列111的构成，例如记载在题为“三维积层非易失性半导体存储器”的2009年3月19日提出申请的美国专利申请案12/407,403号。而且，记载在题为“三维积层非易失性半导体存储器”的2009年3月18日提出申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法”的2010年3月25日提出申请的美国专利申请案12/679,991号、题为“半导体存储器及其制造方法”的2009年3月23日提出申请的美国专利申请案12/532,030号。这些专利申请案的整体以参照的形式被引用至本案的说明书中。

[1-1-3]存储器单元晶体管MT的阈值分布

其次，对存储器单元晶体管MT的阈值分布(阈值电压分布)的一例进行说明。图5是对存储器单元晶体管MT的阈值分布进行说明的图。

例如，存储器单元晶体管MT能够与其阈值对应而存储两位的数据。存储在存储器单元晶体管MT的两位数据按阈值从低至高的顺序例如为“11”、“01”、“00”、“10”。“11”、“01”、“00”、“10”的左侧的数字表示高阶位，右侧的数字表示低阶位。将低阶位数据的写入单位称为“低阶页面”，将高阶位数据的写入单位称为“高阶页面”。

当进行低阶页面编程(lowerpageprogram)时，图5(a)所示的擦除状态(“E”电平)的阈值分布变化为图5(b)所示的擦除状态(“E”电平)的阈值分布、及中间电平(“LM”电平)的阈值分布这两种阈值分布。“LM”电平具有比读出电平ARL高的阈值。“LM”电平是使用比读出电平ARL略高的验证电平ML2V进行编程，具有比验证电平ML2V高的阈值。“E”电平对应于数据“1”，“LM”电平对应于数据“0”。

如果在低阶页面编程后进行高阶页面编程(upperpageprogram)，则图5(b)所示的两个阈值分布会如图5(c)所示般变化为四个阈值分布。存储器单元晶体管MT能够采用“E”电平、“A”电平、“B”电平、及“C”电平中的任一个阈值。“E”电平、“A”电平、“B”电平、及“C”电平分别对应于数据“11”、“01”、“00”、“10”。

“E”电平是电荷蓄积层内的电荷被夺取而将数据擦除的状态下的阈值，例如具有负值。“E”电平比验证电压EV低。“A”～“C”电平是对电荷蓄积层内注入电荷的状态的阈值，例如具有正值。“A”电平具有比读出电平AR高且比读出电平BR低的阈值。“B”电平具有比读出电平BR高且比读出电平CR低的阈值。“C”电平具有比读出电平CR高且比电压VREAD低的阈值。

“A”电平是使用比读出电平AR略高的验证电平AV进行编程，具有比验证电平AV高的阈值。“B”电平是使用比读出电平BR略高的验证电平BV进行编程，具有比验证电平BV高的阈值。“C”电平是使用比读出电平CR略高的验证电平CV进行编程，具有比验证电平CV高的阈值。

[1-1-4]传感放大器部113及页面缓冲器115的构成

其次，对传感放大器部113及页面缓冲器115的构成进行说明。图6是传感放大器部113及页面缓冲器115的框图。

传感放大器部113具备分别与位线BL0～BL(L-1)对应而设置的传感放大器SA＜0＞～SA＜L-1＞。各个传感放大器SA感测读出至对应的位线BL的数据并放大，而且将写入数据传送至对应的位线BL。

页面缓冲器115例如具备三个高速数据缓冲存储器LDL、UDL、XDL。例如，高速数据缓冲存储器LDL用于暂时保持低阶页面，高速数据缓冲存储器UDL用于暂时保持高阶页面，高速数据缓冲存储器XDL连接在输入输出电路119，暂时保持从输入输出电路119发送的数据、及发送至输入输出电路119的数据。即，即使高速数据缓冲存储器LDL、UDL处于使用中，页面缓冲器115也可使用高速数据缓冲存储器XDL受理来自输入输出电路119的数据。与传感放大器SA＜0＞～SA＜L-1＞同样地，各个高速数据缓冲存储器LDL、UDL、XDL具备分别与位线BL0～BL(L-1)对应而设置的L个高速数据缓冲存储器部分。

[1-1-5]传感放大器SA及单元电流测定电路40的构成

其次，对传感放大器SA及单元电流测定电路40的构成进行说明。图7是传感放大器SA的主要部分及单元电流测定电路40的电路图。

首先，对传感放大器SA的构成进行说明。传感放大器SA具备p通道MOS(MetalOxideSemiconductor，金属氧化物半导体)晶体管31、及n通道MOS晶体管32～35。

晶体管35的栅极被输入信号VBLC，且电流路径的一端连接在对应的位线BL。晶体管35具有将对应的位线BL箝位至与信号VBLC的电平对应的电压的功能。信号VBLC被自驱动器117所包含的位线驱动器(BLDR)117a供给。晶体管34的电流路径的一端连接在晶体管35的电流路径的另一端，且电流路径的另一端连接在节点SEN，且栅极被输入信号XXL。

晶体管33的电流路径的一端连接在晶体管35的电流路径的另一端，且栅极被输入信号BLX。晶体管32的电流路径的一端连接在晶体管33的电流路径的另一端，电流路径的另一端被施加电源电压VHSA，且栅极被输入信号BLY。晶体管31的电流路径的一端连接在晶体管33的电流路径的另一端，电流路径的另一端被施加电源电压VHSA，且栅极被输入信号INV。晶体管31、32构成转移栅极。

在读出数据时，将信号BLX、BLY设为“H”电平，将信号INV设为“L”电平，且将转移栅极(晶体管31、32)、及晶体管33设为接通状态。由此，单元电流iCELL经由晶体管35、位线BL、及NAND串而流动。此时，根据信号VBLC的电平而控制晶体管35的接通状态，从而控制单元电流iCELL。

当选择存储器单元的数据被读出至位线BL时，将信号XXL设为“H”电平，将晶体管34设为接通状态。由此，读出至位线BL的数据被传送至节点SEN。进而，传送至节点SEN的数据被保持在页面缓冲器115内的任一个高速数据缓冲存储器。

其次，对单元电流测定电路40的构成进行说明。单元电流测定电路40具有将源极线SL维持在某一电压的功能。单元电流测定电路40设置在每一条源极线SL。单元电流测定电路40具备恒定电流源41、运算放大器42、及n通道MOS晶体管43。单元电流测定电路40可具备控制电路120，也可具备未图示的源极线控制电路。

恒定电流源41对源极线SL供给恒定电流iCONST。恒定电流源41连接在电源电压VDDSA与源极线SL之间。晶体管43的漏极连接在源极线SL，且对源极施加接地电压GND。运算放大器42的正极输入端子连接在源极线SL，且对负极输入端子施加参照电压VREF，输出端子连接在晶体管43的栅极。而且，从运算放大器42的输出端子输出的信号GSLDRV被输入至控制电路120。

另外，对单元电流进行测定的电路并不限定于图7的构成，例如记载在题为“半导体存储装置”的2013年3月15日提出申请的美国专利申请案13/832,983号。该专利申请案的整体以参照的形式被引用至本发明的说明书中。

[1-2]动作

其次，对以所述方式构成的NAND型闪速存储器100的动作进行说明。

[1-2-1]单元电流测定动作

首先，对单元电流测定动作进行说明。单元电流测定动作包含在低阶页面编程动作。图8是包含单元电流测定动作的低阶页面编程动作的时序图。图8中表示位线BL、源极线SL、及从单元电流测定电路40输出的信号GSLDRV的波形。单元电流测定动作是在低阶页面编程动作的初始步骤中执行。

进行低阶页面编程之前，存储器单元晶体管为擦除状态(未写入数据的状态)。控制电路120使用接通擦除状态的存储器单元晶体管的电平、例如读出电平CR对作为低阶页面编程对象的选择页面进行读出动作。

如图7所示，单元电流测定电路40所包含的恒定电流源41对源极线SL供给恒定电流iCONST。由此，单元电流iCELL从位线BL流入至源极线SL，且恒定电流iCONST从恒定电流源41流入至源极线SL。另一方面，放电电流iSLDIS从源极线SL经由晶体管43朝向接地端子GND流出。因此，源极线SL的电压根据流入的单元电流iCELL及恒定电流iCONST与流出的放电电流iSLDIS的平衡而变动。

放电电流iSLDIS的大小通过晶体管43控制。晶体管43的导通程度通过运算放大器42的输出信号GSLDRV控制。输出信号GSLDRV为表示利用运算放大器42所获得的源极线SL的电压与参照电压VREF的比较结果的模拟信号。因此，与参照电压VREF相比源极线SL的电压越高，则输出信号GSLDRV的值向正值变得越大，晶体管43的导通程度变高，放电电流iSLDIS变大，其结果，源极线SL的电压降低。反之，与参照电压VREF相比源极线SL的电压越低，则输出信号GSLDRV的值向负值变得越大，晶体管43的导通程度变低，放电电流iSLDIS变小，其结果，源极线SL的电压上升。如此，以始终接近参照电压VREF的方式对源极线SL的电压持续进行反馈控制。

控制电路120接收运算放大器42的输出信号GSLDRV，并对输出信号GSLDRV进行模拟/数字(A/D)转换。继而，控制电路120使信号VBL_DAC变化直至信号GSLDRV与成为目标的基准信号F_VCLAMP相同。基准信号F_VCLAMP例如储存在寄存器122。信号VBL_DAC被供给至位线驱动器117a。位线驱动器117a基于信号VBL_DAC而产生信号VBLC，并将该信号VBLC供给至传感放大器SA所包含的晶体管35的栅极。最终，与通过信号VBL_DAC而调整的信号VBLC对应地实现最佳(目标)之单元电流iCELL。以iCELL测定相获取且经最佳化的VBL_DAC是作为旗标数据以编程相设置在页面的冗余区域。

图9是对信号VBLC与单元电流iCELL的关系的一例进行说明的曲线图。图9的横轴表示写入/擦除次数(W/E次数)。图9的“初始”为NAND型闪速存储器100的写入/擦除次数大致为零的状态、例如产品出厂时的状态。

在图9的例中，单元电流iCELL的目标值为107nA左右。一般而言，随着W/E次数增加，单元电流iCELL减小。由此，如果信号VBLC的电平与W/E次数无关而为固定，则W/E次数少时，单元电流iCELL变大，即，消耗电流变大。另一方面，本实施方式中，在写入时测定单元电流，而且，以单元电流iCELL成为目标值的方式产生最佳信号VBLC。由此，尤其可减小W/E次数少的时期的单元电流iCELL。

另外，在编程动作中，进行将写入数据从输入输出电路119载入至页面缓冲器115内的高速数据缓冲存储器的内部数据载入动作。由此，也可与内部数据载入动作同时进行本实施方式的单元电流测定动作。由此，无需新设置进行单元电流测定动作的时间。

[1-2-2]动作参数的设定

如上所述，随着W/E次数增加，单元电流iCELL减小。因此，在本实施方式中，利用用来控制单元电流iCELL的信号VBL_DAC而判定存储器单元阵列的劣化程度。而且，根据所判定的存储器单元阵列的劣化程度而变更存储器单元阵列111的动作参数。具体而言，基于存储器单元阵列的劣化程度而修正编程动作、读出动作、及擦除动作所使用的电压的参数。

图10是表示信号VBL_DAC与动作参数的关系的图。编程参数集包含初始的编程循环中所使用的初始编程电压IVPGM、及对每个编程循环增加的阶跃电压DVPGM。而且，编程参数集也可包含验证参数集。验证参数集包含验证电平、及电压VRAED。读出参数集包含读出电平、及电压VRAED。各种参数集被存储在寄存器122。

信号VBL_DAC例如为四位。在产品出厂时为相当于读出及验证时的信号VBL_DAC＝0100的电压设定(例如BL＝0.4V)。随着W/E次数增加，单元电流减小，信号VBL_DAC增加，但在信号VBL_DAC＝0111之前，设为与初始状态相同的处理，且使用第一编程参数集。

在成为信号VBL_DAC＝1000的时间点，判定W/E次数达到1K(1000次)而变更为第二编程参数集。而且，在成为信号VBL_DAC＝1011的时间点，判定W/E次数达到2K而变更为第三编程参数集。进而，在成为信号VBL_DAC＝1110的时间点，判定W/E次数达到3K而变更为第四编程参数集。

例如，当W/E次数达到约3K时，写入时间加快(即循环次数减少)，并且阈值分布变广。由此，在第四编程参数集中，例如使初始编程电压IVPGM及阶跃电压DVPGM降低。由此，能实现与初始状态的同等的阈值分布。对于第二及第三编程参数集，也进行与存储器单元阵列的劣化程度对应的参数修正。

图11是表示信号VBL_DAC与动作参数的关系的另一例的图。图11的例中，在产品出厂时以单元电流iCELL成为目标值的方式对信号VBL_DAC进行修整。原本的设计目标为信号VBL_DAC＝0100，但因制造不均，在信号VBL_DAC＝0001的情况下单元电流iCELL成为目标值。如图11所示，使参数集整体向上移位三个。该芯片在信号VBL_DAC＝0101的情况下，判定为设计目标“1KW/E”。

另外，对于擦除参数集，也与编程参数集同样地基于信号VBL_DAC进行变更。如图12所示，为了切换擦除参数集，在擦除动作中进行与信号VBL_DAC对应的旗标数据的读出。然后，基于旗标数据切换擦除参数集。擦除参数集包含在擦除时规定的擦除电压VERA及WL电压、以及在擦除验证时所使用的BL电压及WL电压。

此外，图10及图11所示的编程参数集、读出参数集、及擦除参数集既可同时切换，也可单独切换。

[1-2-3]低阶页面编程动作

其次，对低阶页面编程动作进行说明。图13是低阶页面编程动作的流程图。

在编程动作的初始步骤中，控制电路120例如使用读出电平CR进行单元电流测定动作(步骤S100)。单元电流测定动作如上所述。在单元电流测定动作中，控制电路120获取信号VBL_DAC(步骤S101)。而且，控制电路120将信号VBL_DAC作为旗标数据设置在页面的冗余区域。

继而，控制电路120基于信号VBL_DAC选择编程参数集(步骤S102)。该编程参数集的选择是如图10(或图11)所述般进行。所选择的编程参数集贯穿多个编程循环而使用。

继而，控制电路120判定编程循环次数是否达到最大值(步骤S103)。在编程循环次数未达到最大值的情况下，控制电路120进行对选择字线施加编程电压的编程动作(步骤S104)。在该编程动作中，控制电路120将用户数据写入至页面的普通区域，并且将步骤S101中所获取的信号VBL_DAC作为旗标数据设置在页面的冗余区域。

图14是对用来写入旗标数据的冗余区域进行说明的图。包含连接在一条字线WL的多个存储器单元晶体管的页面，具备用来储存普通数据(用户数据)的普通区域、及冗余区域。本实施方式中，将旗标数据储存在该冗余区域。在普通区域中，储存着与旗标数据一同写入的用户数据。

继而，控制电路120进行确认存储器单元晶体管的阈值的验证动作(步骤S105)。而且，在验证动作中使用步骤S102中所选择的编程参数集。进而，在验证动作中，控制电路120使用步骤S101中所获取的信号VBL_DAC进行位线电压的调整。由此，在验证动作中实现目标的单元电流iCELL。

继而，控制电路120判定是否通过验证(步骤S106)。在未通过验证的情况下，控制电路120将编程电压仅阶跃有阶跃电压DVPGM，并再次进行编程循环(步骤S107)。然后，反复进行编程电压的施加、及验证动作直至通过验证。

图15表示对选择字线施加的电压波形。将第一编程参数集所包含的初始编程电压及阶跃电压分别记作IVPGM1及DVPGM1。在低阶页面编程中，使用验证电平ML2V进行验证动作。

图16是对第一至第四编程参数集所包含的初始编程电压及阶跃电压的一例进行说明的图。图16(a)至图16(d)分别对应于第一至第四编程参数集。

在图16的例中，第一至第四编程参数集的初始编程电压IVPGM1至IVPGM4的电平依序降低。而且，第一至第四编程参数集的阶跃电压DVPGM1至DVPGM4的电平依序降低。

[1-2-4]高阶页面编程动作

其次，对高阶页面编程动作进行说明。图17是高阶页面编程动作的流程图。图18是高阶页面编程动作的时序图。图18中，表示位线BL、及源极线SL的波形。

在本实施方式中，用来读出旗标数据的读出动作包含在高阶页面编程动作。旗标数据的读出动作是在高阶页面编程动作的初始步骤中执行。

旗标数据被存储在低阶页面。由此，控制电路120使用用来判定低阶页面数据的读出电平ARL而进行旗标数据的读出动作(步骤S200)。继而，控制电路120从所读出的旗标数据获取信号VBL_DAC(步骤S201)。而且，控制电路120将信号VBL_DAC作为旗标数据设置在页面的冗余区域。

继而，控制电路120基于信号VBL_DAC选择编程参数集(步骤S202)。该编程参数集的选择是如图10(或图11)所述般进行。

继而，控制电路120判定编程循环次数是否达到最大值(步骤S203)。在编程循环次数未达到最大值的情况下，控制电路120进行高阶页面的编程动作(步骤S204)。在高阶页面编程中，依序进行“A”电平、“B”电平、“C”电平的编程动作。

在该编程动作中，控制电路120将步骤S200中所读出的旗标数据设置在高速数据缓冲存储器UDL，并作为高阶页面写入至冗余区域。即，高阶页面的旗标数据与低阶页面的旗标数据变得相同。由此，编程高阶页面后的旗标数据成为“11”数据或“00”数据。如此，二值的旗标数据的各个阈值分布不相邻，故而可抑制数据因存储器单元晶体管MT的阈值变动而变化。随后的动作与低阶页面编程的情况相同。

[1-2-5]读出动作

其次，对读出动作进行说明。图19是读出动作的时序图。本实施方式的读出动作进行用来读出旗标数据的第一读出、及用来读出普通数据的第二读出的两次读出动作。

控制电路120例如在接收到读出指令时输出忙碌信号。继而，控制电路120进行旗标数据用的第一读出动作。该旗标数据的读出动作例如与图17的旗标数据的读出动作(步骤S200)相同。

继而，控制电路120进行用来读出普通数据的第二读出动作。在该第二读出动作中，控制电路120进行位线电压的调整动作。由此，在第二读出动作中实现设为目标的单元电流iCELL。进而，控制电路120基于旗标数据选择读出参数集，并使用该读出参数集进行第二读出动作。可使用与存储器单元阵列的劣化程度对应的读出动作。

另外，对于擦除参数集，也与编程参数集同样地基于信号VBL_DAC进行选择。在进行擦除动作时，也与图19的读出动作同样地在擦除动作前的初始步骤中进行旗标数据的读出。擦除参数集包含初始擦除电压IVERA、及阶跃电压DVERA。而且，也可改变擦除时对字线施加的电压。

[1-3]对积层型存储器单元阵列的应用例

积层型存储器单元阵列中，在NAND串的下部及上部形成通道的半导体层的直径不同。因此，NAND串的下部所包含的存储器单元晶体管、与NAND串的上部所包含的存储器单元晶体管的动作特性可能不同。因此，将NAND串分成若干个区域进行管理，针对每一区域改变动作参数。

图20是对NAND串的区域进行说明的剖视图。NAND串114包含底部区域BA、中部区域MA、及顶部区域TA。另外，所分割的区域的数量为一例，能够任意地设定。而且，各区域所包含的字线的数量(存储器单元晶体管的数量)也能够任意地设定。

其次，对擦除动作时所使用的擦除参数集进行说明。图21是表示信号VBL_DAC与擦除参数集的关系的图。

如图21所示，针对底部区域BA、中部区域MA、及顶部区域TA的每一个而准备擦除参数集。

在初始状态下，对底部区域BA、中部区域MA、及顶部区域TA分别使用第一至第三擦除参数集。在第一擦除参数集中，擦除电压VERA为20V，擦除时的字线电压为0.2V。第二至第十二擦除参数集所包含的电压如图21所示。

如此，通过与底部区域BA、中部区域MA、及顶部区域TA对应而变更动作参数集，可实现与区域对应的更佳的动作。

而且，关于编程参数(包含验证参数)、及读出参数，也可与擦除参数同样地针对底部区域BA、中部区域MA、及顶部区域TA的每一个而进行设定。

另外，动作参数集(编程参数集、读出参数集、及擦除参数集)也可比图20更细化地进行设定，例如，也可按字线单位进行设定。

[1-4]效果

如以上所详细叙述般，在第一实施方式中，在低阶页面编程动作中进行单元电流测定动作。而且，基于单元电流测定动作中所获取的信号VBL_DAC选择最佳的编程参数集。由此，能根据存储器单元阵列的劣化程度而实现更佳的编程动作及验证动作。具体而言，能够进行更清晰的阈值分布的设定。

而且，对于读出动作及擦除动作，也获得与编程动作相同的效果。由此，可实现数据可靠性高的NAND型闪速存储器100。

而且，在本实施方式中，通过根据存储器单元阵列的劣化程度而控制信号VBL_DAC，可不论写入/擦除次数(W/E次数)而均将NAND串中流动的单元电流iCELL保持为大致固定。由此，可减少NAND型闪速存储器100的消耗电流。

而且，根据积层型存储器单元阵列的区域(例如，底部区域BA、中部区域MA、及顶部区域TA)而变更动作参数集。由此，在应用积层型存储器单元阵列的NAND型闪速存储器100中，可进一步提高数据可靠性。

[第二实施方式]

在第二实施方式中，对于应写入至页面的采样区域的特定数据的位数进行计数之后，将该计数的第一计数值储存在页面的冗余区域。继而，在从页面读出数据时，对采样区域的特定数据的位数进行计数而获取第二计数值。然后，根据第一计数值与第二计数值的差而判定存储器单元阵列的劣化程度。

[2-1]存储器单元阵列111的构成

首先，对存储器单元阵列111的构成进行说明。图22是以第二实施方式的存储器单元阵列111为中心进行表示的框图。

包含连接在一条字线WL的多个存储器单元晶体管的页面，具备用来储存普通数据(用户数据)的普通区域、及冗余区域。在普通区域的任意部分设置采样区域。采样区域是用来针对每一种类而计数应写入至该区域的数据，且用来针对每一种类而计数从该区域读出的数据。冗余区域是用来将计数的数据的位数作为旗标数据进行储存。

[2-2]读出动作中的数据传送的概要

其次，对读出动作中的数据传送的概要进行说明。图23是读出动作中的数据传送的时序图。图23表示存储器控制器200与NAND型闪速存储器100经由NAND总线而交换的信号，且存储器控制器200与NAND型闪速存储器100交换指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn、读出赋能信号REn、及输入输出信号I/O。

存储器控制器200断定信号CLE及WEn，并且将读出指令“00h”发送至NAND型闪速存储器100。继而，存储器控制器200断定信号ALE及WEn，并且将地址信号A1～A5发送至NAND型闪速存储器100。继而，存储器控制器200断定信号CLE及WEn，并且将读出执行指令“30h”发送至NAND型闪速存储器100。相对于此，NAND型闪速存储器100响应信号CLE、ALE、及WEn而接收指令及地址。

继而，存储器控制器200断定信号REn，NAND型闪速存储器100响应信号REn而将数据D0、D2、D3、…发送至存储器控制器200。相对于此，存储器控制器200从NAND型闪速存储器100接收数据。

以所述方式在存储器控制器200与NAND型闪速存储器100间进行数据传送。在以下的说明中，省略信号CLE、ALE、WEn、及REn，这些信号的时序引用图23。

[2-3]编程动作

其次，对编程动作进行说明。

[2-3-1]低阶页面编程动作

首先，对低阶页面编程动作进行说明。图24是低阶页面编程动作的流程图。

控制电路120将输入输出电路119所接收到的数据(低阶页面数据)载入至页面缓冲器115(步骤S300)。具体而言，控制电路120使从输入输出电路119发送的数据保持在高速数据缓冲存储器XDL，进而，将数据从高速数据缓冲存储器XDL传送至高速数据缓冲存储器LDL。

继而，控制电路120使用高速数据缓冲存储器中所保持的数据，对写入至采样区域的数据中的“LM”电平的位数进行计数(步骤S301)。“LM”电平的阈值分布与数据“0”对应。由此，算出编程为“LM”电平(数据“0”)的存储器单元的个数。而且，控制电路120将计数值作为旗标数据设置在选择页面的冗余区域。

继而，控制电路120判定编程循环次数是否达到最大值(步骤S302)。在编程循环次数未达到最大值的情况下，控制电路120对选择页面进行编程动作(步骤S303)。

继而，控制电路120进行验证动作(步骤S304)。继而，控制电路120判定是否通过验证(步骤S305)。在未通过验证的情况下，控制电路120仅阶跃有阶跃电压DVPGM并再次进行编程循环(步骤S306)。

通过这种动作，将采样区域所包含的存储器单元中的应设定为“LM”电平的阈值分布的存储器单元的个数作为旗标数据写入至冗余区域。另外，也可对写入至采样区域的数据中的“E”电平的位数进行计数。此时，将采样区域所包含的存储器单元中的应设定为“E”电平的阈值分布的存储器单元的个数作为旗标数据写入至冗余区域。而且，为了判定存储器单元阵列的劣化程度而使用“E”电平的存储器单元的计数值。

[2-3-2]高阶页面编程动作

其次，对高阶页面编程动作进行说明。图25是高阶页面编程动作的流程图。

控制电路120将输入输出电路119所接收到的数据(高阶页面数据)载入至页面缓冲器115(步骤S400)。具体而言，控制电路120使从输入输出电路119发送的数据保持在高速数据缓冲存储器XDL，进而，将数据从高速数据缓冲存储器XDL传送至高速数据缓冲存储器UDL。高阶页面编程所需的低阶页面数据是预先从存储器单元阵列中读出并保持在高速数据缓冲存储器LDL。

继而，控制电路120使用高速数据缓冲存储器中所保持的数据，对写入至采样区域的数据中的“E”电平、“A”电平、“B”电平、及“C”电平各者的位数进行计数(步骤S401)。而且，控制电路120将计数值作为旗标数据设置在选择页面的冗余区域。

继而，控制电路120判定编程循环次数是否达到最大值(步骤S402)。在编程循环次数未达到最大值的情况下，控制电路120对选择页面进行编程动作(步骤S403)。

继而，控制电路120进行验证动作(步骤S404)。继而，控制电路120判定是否通过验证(步骤S405)。在未通过验证的情况下，控制电路120仅阶跃有阶跃电压DVPGM并再次进行编程循环(步骤S406)。另外，步骤S403的编程动作及步骤S404的验证动作包含“A”电平、“B”电平、及“C”电平的编程动作及验证动作。

通过这种动作，将采样区域所包含的存储器单元中的“E”电平、“A”电平、“B”电平、及“C”电平各者的位数作为旗标数据写入至冗余区域。另外，也可使用如下方法：无需对所有电平的位数进行计数并将计数结果写入至冗余区域，而仅对“E”电平进行计数，并由此预测其他电平的劣化程度。

[2-4]读出动作

其次，对读出动作进行说明。

[2-4-1]第一实施例

首先，对低阶页面读出动作进行说明。图26是第一实施例的低阶页面读出动作的流程图。图27是第一实施例的低阶页面读出动作的时序图。

控制电路120从存储器控制器200接收前缀指令Prefix-CMD1、读出指令“00h”、地址信号A1～A5、读出执行指令“30h”(步骤S500)。通过最先发布该前缀指令Prefix-CMD1，可指定模式与普通的读出指令不同的特殊读出模式。控制电路120响应该指令而对存储器控制器200发送忙碌信号。

继而，控制电路120进行普通读出动作(步骤S501)。图28是读出动作的电压波形。图28中，SGD_SEL、SGS_SEL为选择串单元所包含的选择栅极线，SGD_USEL、SGS_USEL为非选择串单元所包含的选择栅极线。WL_SEL为选择字线，WL_USEL为非选择字线。

在普通读出动作中，行解码器112在选择串单元中对选择栅极线SGD_SEL、SGS_SEL施加电压Vsg，使选择晶体管ST1、ST2接通。而且，行解码器112对选择字线WL_SEL施加读出电压Vcgrv，对非选择字线WL_USEL施加电压VREAD。进而，行解码器112在非选择串单元中对选择栅极线SGD_USEL、SGS_USEL施加电压Vss(0V)，使选择晶体管ST1、ST2断开。另外，在低阶页面读出的情况下，读出电压Vcgrv与能够判定低阶数据的“1”及“0”的读出电平BR对应。

在普通读出动作中，存储在冗余区域的旗标数据被读出，控制电路120获取该旗标数据(步骤S502)。继而，控制电路120使用旗标数据算出编程时的“LM”电平的位数。继而，控制电路120将普通读出动作中所读出的数据从传感放大器SA传送至高速数据缓冲存储器XDL，由此能够实现普通读出的数据输出，将待命信号(cacheready)发送至存储器控制器200(步骤S503)。

继而，控制电路120使用高速数据缓冲存储器UDL中所保持的读出数据，对采样区域中“LM”电平的位数进行计数(步骤S504)。继而，控制电路120将根据步骤S502的旗标数据所算出的期望值与步骤S504的读出结果进行比较。继而，控制电路120基于比较结果算出读出电平(步骤S505)。关于该读出电平的修正方法，例如如第一实施方式所说明的般，将多个读出参数集存储在寄存器122，并根据比较结果的大小选择任一读出参数集。

继而，控制电路120使用经修正的读出电平进行修正读出动作(步骤S506)。具体而言，如图28所示，将读出电压Vcgrv修正电压Δ之量而进行读出动作。继而，控制电路120将修正读出动作中所读出的数据从传感放大器SA传送至高速数据缓冲存储器LDL。然后，控制电路120将待命信号(trueready)传送至存储器控制器200。

继而，存储器控制器200将状态读出指令“70h”发送至NAND型闪速存储器100。NAND型闪速存储器100响应状态读出指令“70h”而将状态发送至存储器控制器200。存储器控制器200可根据该状态获得修正读出的信息。

继而，控制电路120监控是否从存储器控制器200接收到传送指令“3Fh”(步骤S507)，在接收到传送指令“3Fh”的情况下，将数据从高速数据缓冲存储器LDL传送至XDL(步骤S508)。然后，控制电路120能够进行修正读出的数据输出，控制电路120将待命信号(trueready)发送至存储器控制器200(步骤S509)。

另外，在步骤S507中未从存储器控制器200接收到传送指令“3Fh”的情况下，即在普通读出正常结束的情况下，不进行修正读出的数据输出。

＜高阶页面读出动作＞

其次，对高阶页面读出动作进行说明。图29是高阶页面读出动作的流程图。

在高阶页面读出动作中，控制电路120使用步骤S602中所获取的旗标数据，算出“E”电平、“A”电平、“B”电平、及“C”电平各者的位数。

而且，控制电路120使用高速数据缓冲存储器XDL中所保持的读出数据，对采样区域中“E”电平、“A”电平、“B”电平、及“C”电平各者的位数进行计数(步骤S604)。然后，控制电路120基于比较结果算出读出电平(步骤S605)。

除所述动作以外的动作与所述高阶页面读出动作相同。由此，可对高阶页面实现更准确的读出动作。

＜读出电平的修正值的一例＞

其次，对读出电平的修正值的一例进行说明。图30是表示旗标数据与计数值的差和读出电平的关系的图。

根据图5可理解，读出电平AR是用来判定“E”电平、及“A”、“B”、“C”电平。读出电平BR是用来判定低阶页面编程中的“LM”电平。读出电平CR是用来判定“E”、“A”、“B”电平、及“C”电平。即，在低阶页面读出动作中，使用读出电平BR，在高阶页面读出动作中，使用读出电平AR、CR。另外，高阶页面读出动作中，在低阶页面数据未保持在高速数据缓冲存储器中的情况下，最先进行低阶页面读出动作。

如图30所示，关于读出电平AR，在“E”单元数量的差为负(旗标数据小)的情况下，阈值从“A”、“B”、“C”电平降低至“E”电平的存储器单元增多。由此，必须降低读出电平AR。

关于读出电平BR，在“LM”单元数量的差为负(旗标数据小)的情况下，阈值上升至“LM”电平的存储器单元增多。在该情况下，必须提高读出电平BR。

关于读出电平CR，在“C”单元数量的差为负(旗标数据小)的情况下，阈值从“E”、“A”、“B”电平上升至“C”电平的存储器单元增多。在该情况下，必须提高读出电平AR。

通过如图30所示般修正读出电平，可根据存储器单元阵列的劣化程度实现更准确的读出动作。

另外，在采用积层型存储器单元阵列的情况下，也可与第一实施方式同样地在底部区域BA、中部区域MA、及顶部区域TA的各者设定修正值。进而，也可按字线单位设定修正值。

[2-4-2]第二实施例

其次，对第二实施例的读出动作进行说明。图31是第二实施例的读出动作的时序图。图31共用于低阶页面读出动作及高阶页面读出动作。

控制电路120从存储器控制器200接收前缀指令Prefix-CMD2、读出指令“00h”、地址信号A1～A5、读出执行指令“30h”。通过前缀指令Prefix-CMD2可指定与第一实施例不同的读出模式。

继而，控制电路120连续进行普通读出动作及修正读出动作。普通读出动作及修正读出动作与第一实施例相同。继而，控制电路120将通过修正读出动作所读出的数据输出至存储器控制器200。

第二实施例的读出动作例如在连续读出页面数据的情况下特别有效。即，在上一次的读出动作中可判断存储器单元阵列在某种程度上劣化的情况下，从初始就要求基于修正读出的读出数据。由此，与第一实施例相比可简化读出动作。

[2-4-3]第三实施例

其次，对第三实施例的读出动作进行说明。图32是第三实施例的低阶页面读出动作的流程图。图33是第三实施例的低阶页面读出动作的电压波形。读出动作的时序图与图31相同。

控制电路120从存储器控制器200接收前缀指令Prefix-CMD2、读出指令“00h”、地址信号A1～A5、读出执行指令“30h”(步骤S700)。控制电路120响应这些指令而对存储器控制器200发送忙碌信号。

继而，控制电路120进行普通读出动作(步骤S701)。在普通读出动作中，存储在选择页面的冗余区域的旗标数据被读出，控制电路120获取该旗标数据(步骤S702)。继而，控制电路120使用旗标数据算出编程时的“LM”电平的位数。

继而，控制电路120使用高速数据缓冲存储器XDL中所保持的读出数据，对采样区域中“LM”电平的位数进行计数(步骤S703)。继而，控制电路120将根据步骤S702的旗标数据所算出的期望值与步骤S703的读出结果进行比较，在读出结果与期望值的差处于容许值以内的情况下，判定通过读出(步骤S704)。然后，控制电路120进行普通读出的数据输出。

另一方面，在步骤S704中未通过读出的情况下，控制电路120基于比较结果而算出读出电平(步骤S705)。在图33的例中，算出对普通读出电平Vcgrv加上阶跃电压Δ1所得的读出电平“Vcgrv+Δ1”。

继而，控制电路120判定读出循环次数是否达到最大值(步骤S706)。在读出循环次数达到最大值的情况下，控制电路120使用读出电平“Vcgrv+Δ1”进行修正读出动作(步骤S707)。

继而，控制电路120对通过修正读出所读出的数据中包含的采样区域中“LM”电平的位数进行计数(步骤S708)。继而，控制电路120将根据步骤S702的旗标数据所算出的期望值与步骤S708的读出结果进行比较。继而，控制电路120在读出结果与期望值相同、或者读出结果与期望值的差成为容许值以内的情况下，判定通过读出(步骤S709)。继而，控制电路120将通过修正读出动作所读出的数据(高速数据缓冲存储器XDL中所保持的数据)输出至存储器控制器200(步骤S711)。

另一方面，于在步骤S709中未通过读出的情况下，控制电路120仅将读出电平阶跃有电压Δ1(步骤S710)，并反复进行修正读出动作。而且，在步骤S706中读出循环次数已达到最大值的情况下，控制电路120将最终读出的数据输出至存储器控制器200。

另外，高阶页面读出动作除在各个“E”电平、“A”电平、“B”电平、及“C”电平进行低阶页面读出动作的“LM”电平的运算以外，可引用图32的流程图。

[2-5]效果

如以上所详细叙述般，根据第二实施方式，NAND型闪速存储器100可将可靠性更高的数据输出至存储器控制器200。以往，存储器控制器200重复以下系列：对来自NAND型闪速存储器100的读出结果进行错误订正，如果为订正NG(Nogood，不良)，则改变读出电平并再次进行读出。在使用这种系列的情况下，读出时间变长。然而，在本实施方式中，可将可靠性更高的数据输出至存储器控制器200，并且可减少读出时间。

而且，根据旗标数据与读出结果的差而修正读出电平。由此，可根据存储器单元阵列的劣化程度而实现更佳的读出动作。其结果，可实现数据可靠性高的NAND型闪速存储器100。对于高阶页面，也获得与低阶页面相同的效果。

进而，可根据存储器控制器200的指示，选择性地将第一次普通读出的读出数据、及第二次以后的修正读出的读出数据中的一者发送至存储器控制器200。由此，可实现能够输出符合存储器控制器200的要求的数据的NAND型闪速存储器100。

[第三实施方式]

在第二实施方式中，在NAND型闪速存储器100内进行位计数，但因位计数动作而写入时间相应地变长。因此，第三实施方式中，存储器控制器200进行位计数，NAND型闪速存储器100进行旗标数据的管理。

[3-1]写入动作

对第三实施方式的写入动作进行说明。图34是表示第三实施方式的存储器控制器200及NAND型闪速存储器100的写入动作的时序图。图35是表示存储器控制器200及NAND型闪速存储器100的写入动作的流程图。

首先，存储器控制器200从主机设备400接收写入命令(步骤S800)。继而，存储器控制器200响应来自主机设备400的写入命令而将写入指令“80”及地址发布至NAND型闪速存储器100(步骤S801)。NAND型闪速存储器100响应来自存储器控制器200的写入指令而开始进行写入准备(步骤S802)。

继而，存储器控制器200判定是否进行用来将写入至采样区域的数据的位数与期望值进行比较的位计数模式(步骤S802)。在不进行位计数模式的情况下，存储器控制器200进行普通写入处理。即，存储器控制器200将数据输入至NAND型闪速存储器100(步骤S804)。NAND型闪速存储器100响应于此而将数据设置在高速数据缓冲存储器XDL(步骤S805)。继而，存储器控制器200将写入执行指令“15/10”发布至NAND型闪速存储器100(步骤S806)。NAND型闪速存储器100响应于此而执行写入(步骤S806)。

于在步骤S803中进行位计数模式的情况下，存储器控制器200对写入至采样区域的数据中对应的写入电平的位数进行计数(步骤S808)。具体而言，在低阶页面编程的情况下，对“LM”电平(或“E”电平)的位数进行计数，在高阶页面编程的情况下，对“E”电平、“A”电平、“B”电平、及“C”电平各者的位数进行计数。该位计数动作与第二实施方式相同。继而，存储器控制器200将步骤S808中的计数值设置在计数寄存器(步骤S809)。计数寄存器可使用RAM240的一部分构成，也可新准备专用的寄存器。

继而，存储器控制器200将数据输入至NAND型闪速存储器100(步骤S810)。NAND型闪速存储器100响应于此而将数据设置在高速数据缓冲存储器XDL(步骤S811)。继而，存储器控制器200将通知数据输入结束的指令“1X”发布至NAND型闪速存储器100(步骤S812)。NAND型闪速存储器100响应于指令“1X”而开始进行将计数值设置在旗标的准备(步骤S813)。即，NAND型闪速存储器100将高速数据缓冲存储器XDL的数据传送至高速数据缓冲存储器UDL(图34的“X2U”)。

继而，存储器控制器200将储存在计数寄存器的计数值(CNTresult)发送至NAND型闪速存储器100(步骤S814)。继而，NAND型闪速存储器100将计数值设置在旗标(步骤S815)。

继而，存储器控制器200将写入执行指令“15/10”发布至NAND型闪速存储器100(步骤S816)。NAND型闪速存储器100响应于此而执行写入(步骤S817)。即，如图34所示，反复进行写入(编程)及验证(pvfy)。由此，对选择页面的冗余区域写入与计数值对应的旗标数据。

[3-2]读出动作

其次，对第三实施方式的读出动作进行说明。图36及图37是表示存储器控制器200及NAND型闪速存储器100的读出动作的流程图。

首先，存储器控制器200从主机设备400接收读出命令(步骤S900)。继而，存储器控制器200响应来自主机设备400的读出命令而将读出指令及地址发布至NAND型闪速存储器100(步骤S901)。NAND型闪速存储器100响应来自存储器控制器200的读出指令而开始进行读出准备(步骤S902)。

继而，存储器控制器200将读出执行指令发布至NAND型闪速存储器100(步骤S903)。NAND型闪速存储器100响应读出执行指令而开始读出(步骤S904)。

继而，存储器控制器200将状态读出指令发布至NAND型闪速存储器100(步骤S905)。NAND型闪速存储器100响应状态读出指令而将与读出数据相关的状态发送至存储器控制器200，并且将待命信号发送至存储器控制器200(步骤S906)。

继而，存储器控制器200指示数据输出(步骤S907)。NAND型闪速存储器100响应于该指示而将数据输出至存储器控制器200(步骤S908)。

继而，存储器控制器200判定是否进行位计数模式(步骤S909)。在不进行位计数模式的情况下，进行读出数据的错误订正后，结束读出动作。

于在步骤S909中进行位计数模式的情况下，存储器控制器200使用读出数据对采样区域的数据中关注电平的位数进行计数(步骤S910)。该位计数动作与第二实施方式相同。继而，存储器控制器200将步骤S910中的计数值设置在计数寄存器(步骤S911)。

继而，ECC电路250进行读出数据的错误订正(步骤S912)。在正常进行错误订正的情况下(步骤S913)，结束读出动作。另一方面，在未正常进行错误订正的情况下，经过步骤S914，而存储器控制器200将指示旗标数据的输出的旗标输出指令发布至NAND型闪速存储器100(步骤S915)。NAND型闪速存储器100响应旗标输出指令而将旗标数据发送至存储器控制器200(步骤S916)。继而，存储器控制器200将旗标数据与储存在计数寄存器的计数值进行比较，并基于该比较结果而算出读出电平(步骤S917)。

继而，存储器控制器200将指示修正读出(从外部指示读出电平)的移位读出指令发布至NAND型闪速存储器100，并且将步骤S917中的读出电平发送至NAND型闪速存储器100(步骤S918)。NAND型闪速存储器100响应于来自存储器控制器200的移位读出指令而开始进行读出准备(步骤S919)。

继而，存储器控制器200将读出指令及地址发布至NAND型闪速存储器100(步骤S920)。继而，存储器控制器200将读出执行指令发布至NAND型闪速存储器100(步骤S921)。然后，NAND型闪速存储器100执行修正读出(步骤S922)。修正读出动作与第二实施方式相同。

[3-3]效果

根据第三实施方式，可利用存储器控制器200进行位计数动作，而且，可利用NAND型闪速存储器100管理计数结果。由此，NAND型闪速存储器100无需具备位计数动作用计数器，因此可减小NAND型闪速存储器100的电路尺寸，而且，可减轻NAND型闪速存储器100的处理负载。进而，可减少NAND型闪速存储器100的写入时间。其他效果与第二实施方式相同。

[第四实施方式]

第四实施方式是第三实施方式的变形例，存储器控制器200进行位计数及旗标数据的管理。

[4-1]写入动作

对第四实施方式的写入动作进行说明。图38是表示第四实施方式的存储器控制器200及NAND型闪速存储器100的写入动作的时序图。图39是表示存储器控制器200及NAND型闪速存储器100的写入动作的流程图。

图39的步骤S1000～S1002与图35的步骤S800～S802相同。继而，存储器控制器200判定是否进行位计数模式(步骤S1003)。在不进行位计数模式的情况下，存储器控制器200进行普通写入处理。即，存储器控制器200将数据输入至NAND型闪速存储器100(步骤S1007)。NAND型闪速存储器100响应于此而将数据设置在高速数据缓冲存储器XDL(步骤S1008)。继而，存储器控制器200将写入执行指令“15/10”发布至NAND型闪速存储器100(步骤S1009)。NAND型闪速存储器100响应于此而执行写入(步骤S1010)。

于在步骤S1003中进行位计数模式的情况下，存储器控制器200对写入至采样区域的数据中对应的写入电平的位数进行计数(步骤S1003)。继而，存储器控制器200将步骤S1004中的计数值设置在计数寄存器(步骤S1005)。

继而，存储器控制器200将写入电平与计数值建立关联而存储至RAM240(步骤S1006)。然后，进行所述步骤S1007～S1010。

[4-2]读出动作

其次，对第四实施方式的读出动作进行说明。图40是表示存储器控制器200及NAND型闪速存储器100的读出动作的流程图。第四实施方式的步骤S900～S914与第三实施方式的读出动作中说明的步骤S900～S914(图36及图37)相同。图40中，表示步骤S913以后的流程图。

于在步骤S914中进行位计数模式的情况下，存储器控制器200将步骤S911中储存在计数寄存器的计数值与步骤S1006中存储在RAM240的计数值进行比较(步骤S1100)。继而，存储器控制器200基于步骤S1100的比较结果而算出读出电平(步骤S1101)。

继而，存储器控制器200将移位读出指令发布至NAND型闪速存储器100，并且将步骤S1101中的读出电平发送至NAND型闪速存储器100(步骤S1102)。其后的步骤S1103～S1106与第三实施方式的步骤S919～S922相同。

[4-3]效果

根据第四实施方式，可利用存储器控制器200进行位计数动作及计数结果的管理。由此，NAND型闪速存储器100无需存储计数值，因此可减轻NAND型闪速存储器100的处理负载。而且，可减少NAND型闪速存储器100的写入时间。其他效果与第二实施方式相同。

另外，在与本发明相关的各实施方式中：

(1)在读出动作中，

对在A电平的读出动作中所选择的字线施加的电压例如为0V～0.55V之间。也可不限定于此而设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一者之间。

对在B电平的读出动作中所选择的字线施加的电压例如为1.5V～2.3V之间。也可不限定于此而设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一者之间。

对在C电平的读出动作中所选择的字线施加的电压例如为3.0V～4.0V之间。也可不限定于此而设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一者之间。

作为读出动作的时间(tR)，例如也可设为25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)如上所述，写入动作包含编程动作及验证动作。在写入动作中，

对在编程动作时所选择的字线初始施加的电压例如为13.7V～14.3V之间。也可不限定于此而例如设为13.7V～14.0V、14.0V～14.6V的任一者之间。

也可改变写入第奇数条字线时对所选择的字线初始施加的电压、及写入第偶数条字线时对所选择的字线初始施加的电压。

将编程动作设为ISPP方式(IncrementalStepPulseProgram，增量步脉冲编程)时，作为升高的电压，例如可列举0.5V左右。

作为对非选择的字线所施加的电压，例如可设为6.0V～7.3V之间。也可不限定于该情况而例如设为7.3V～8.4V之间，也可设为6.0V以下。

也可根据非选择的字线是第奇数条字线还是第偶数条字线而改变施加的通过电压。

作为写入动作的时间(tProg)，例如可设为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在擦除动作中，

对形成在半导体衬底上部且在上方配置着所述存储器单元的阱初始施加的电压例如为12V～13.6V之间。也可不限定于该情况而例如为13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V之间。

作为擦除动作的时间(tErase)，例如可设为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储器单元的构造

在半导体衬底(硅衬底)上具有隔着膜厚为4～10nm的隧道绝缘膜而配置的电荷蓄积层。该电荷蓄积层可设为膜厚为2～3nm的SiN、或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。而且，也可对多晶硅添加Ru等金属。在电荷蓄积层上具有绝缘膜。该绝缘膜例如具有夹在膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的硅氧化膜。High-k膜可列举HfO等。而且，硅氧化膜的膜厚可比High-k膜的膜厚更厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用材料而形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

而且，可在存储器单元间形成气隙。

对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提示者，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变形包含在发明的范围及主旨，并且包含在权利要求书的范围中所记载的发明及其均等的范围内。

[符号的说明]

40单元电流测定电路

100NAND型闪速存储器

111存储器单元阵列

112行解码器

113传感放大器部

114NAND串

115页面缓冲器

116列解码器

117驱动器

118电压产生电路

119输入输出电路

120控制电路

121地址·指令寄存器

122寄存器

200存储器控制器

210主机介面电路

220CPU

230ROM

240RAM

250ECC电路

260NAND介面电路

300存储器系统

400主机设备

Claims (7)

1.一种半导体存储装置，其特征在于包括：

存储器单元阵列，具备多个存储器串，且所述多个存储器串的各者具有串联连接的多个存储器单元；

多条字线，共通连接在所述多个存储器串；以及

控制电路，对包含连接在所述多条字线的各者的多个存储器单元的页面控制写入动作及读出动作；且

所述控制电路：

测定在存储器串流通的单元电流，且

基于单元电流的测定结果而修正对字线所施加的写入电压。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述控制电路，

将所述测定结果作为旗标数据写入至所述页面的冗余区域，

在第一读出中，从所述冗余区域读出所述旗标数据，且

在第二读出中，基于所述旗标数据而修正对字线所施加的读出电压。

3.根据权利要求1或2所述的半导体存储装置，其特征在于：

所述控制电路，

在第一写入中，将所述测定结果作为旗标数据写入至所述页面的冗余区域，

在第二写入中，从所述冗余区域读出所述旗标数据，且

在所述第二写入中，基于所述旗标数据而修正对字线所施加的写入电压。

4.根据权利要求1或2所述的半导体存储装置，其特征在于还包括寄存器，该寄存器储存包含写入电压的信息的多个参数，且

所述控制电路基于所述测定结果而选择所述多个参数的一个，并使用所述选择的参数而决定所述写入电压。

5.一种半导体存储装置，其特征在于包括：

存储器单元阵列，具备多个页面，且所述多个页面的各者具有多个存储器单元；

多条字线，连接在所述多个页面；以及

控制电路，对页面控制写入动作及读出动作；且

所述控制电路，

对于应写入至作为所述页面的一部分的采样区域的第一电平的位数进行计数，并将所述计数值作为旗标数据写入至所述页面的冗余区域，

在第一读出中，从所述冗余区域读出所述旗标数据，并且对从所述采样区域读出的第一电平的位数进行计数，且

在第二读出中，基于所述旗标数据与所述第一读出的计数值的差而修正对字线所施加的读出电压。

6.根据权利要求5所述的半导体存储装置，其特征在于还包括：

第一高速数据缓冲存储器，保持所述第一读出的读出数据；以及

第二高速数据缓冲存储器，保持所述第二读出的读出数据；且

所述控制电路根据从外部接收的指令而输出所述第一高速数据缓冲存储器的数据及所述第二高速数据缓冲存储器的数据中的一者。

7.根据权利要求5所述的半导体存储装置，其特征在于还包括：

第一高速数据缓冲存储器，保持所述第一读出的读出数据；以及

第二高速数据缓冲存储器，保持所述第二读出的读出数据；且

所述控制电路，

以第一时序输出所述第一高速数据缓冲存储器的数据，且

在以第二时序从外部接收到指令的情况下，输出所述第二高速数据缓冲存储器的数据。