CN113892137A - 存储器器件及其操作方法 - Google Patents

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Abstract

一种存储器器件包括存储器单元阵列、多条位线、电流控制电路和放电使能电路。存储器单元阵列包括多个存储器单元列。多条位线分别耦合到多个存储器单元列。电流控制电路耦合到多条位线，以控制放电操作中的放电电流。放电使能电路耦合到电流控制电路以使能放电操作。放电操作对多条位线上的电荷放电。

Description

存储器器件及其操作方法
背景技术
本公开涉及存储器器件及其操作方法。
闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。可以由闪存存储器执行各种操作，例如，读取、编程(写入)和擦除，以将每个存储器单元的阈值电压改变为期望电平。在闪存存储器的读取/编程/擦除操作期间，在算法结束时必须对闪存存储器的位线放电。需要放电的电荷量由位线的数量确定。
发明内容
本文公开了存储器器件和操作方法。
在一个方面中，公开了一种存储器器件。存储器器件包括存储器单元阵列、多条位线、电流控制电路和放电使能电路。存储器单元阵列包括多个存储器单元列。多条位线分别耦合到多个存储器单元列。电流控制电路耦合到多条位线，以控制放电操作中的放电电流。放电使能电路耦合到电流控制电路以使能放电操作。放电操作对多条位线上的电荷放电。
在另一个方面中，公开了一种存储器系统。存储器系统包括用于存储数据的存储器器件。存储器器件包括存储器单元阵列、多条位线和位线放电电路。存储器单元阵列包括多个存储器单元列。多条位线分别耦合到多个存储器单元列。位线放电电路耦合到多条位线并且包括多个第一晶体管和多个第二晶体管。每个第一晶体管耦合到多条位线中的一条位线和参考电流发生器，以在放电操作中向多条位线中的一条位线提供放电电流。每个第二晶体管耦合到多个第一晶体管中的一个第一晶体管，以使能放电操作。放电操作对多条位线上的电荷放电。
在又一方面中，公开了一种用于操作存储器器件的方法。存储器器件包括具有多个存储器单元列的存储器单元阵列。多条位线分别耦合到多个存储器单元列。对多条位线执行位线放电操作。向多条位线提供放电电流，并且放电电流与恒定电流源匹配。多条位线电耦合到地电压源，以用放电电流对多条位线放电。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的具有存储器器件的示例性系统的块图。
图2A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的示图。
图2B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器器件的示意图。
图4示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的示例性存储器器件的块图。
图5示出了根据本公开的一些方面的包括存储器单元阵列和放电电路的示例性存储器器件的详细块图。
图6示出了根据本公开的一些方面的包括存储器单元阵列和放电电路的另一示例性存储器器件的详细块图。
图7A示出了根据本公开的一些方面的由示例性存储器器件执行的放电操作的时序图。
图7B示出了根据本公开的一些方面的由另一示例性存储器器件执行的放电操作的时序图。
图8示出了根据本公开的一些方面的用于对存储器器件放电的方法的流程图。
图9A和图9B示出了由存储器器件执行的放电操作的时序图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，显然本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，以及以未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
在闪存存储器的读取/编程/擦除操作期间，可以将相对高的正偏置电压施加到每条位线，并且必须在算法结束时对闪存存储器的位线放电。位线中的电容主要是由于位线与地之间的电容以及通过直接耦合或间接耦合的两条相邻位线之间的电容。在读取/编程/擦除操作期间施加到位线的电压可以对相邻位线之间的以及每条位线与地之间的电容器充电，在操作结束时需要对电容器放电。需要放电的电荷的量可以由位线的电容、相邻位线之间的电容和位线的数量确定。
图9A示出了由存储器器件执行的放电操作的时序图901。根据电容器放电电流表达式I＝(U/R)e^(-t/RC)，在对位线放电的放电操作的开始t0处将出现峰值电流，并且峰值电流可能超过闪存存储器的安全极限，并且导致一些意外的问题。在电容器放电电流表达式中，I是放电电流，U是位线上的电压，R是位线的总电阻，并且C是位线与地之间的电容和相邻位线之间的电容之和。图9B示出了由存储器器件执行的放电操作的另一时序图902。位线可以被划分为多个群组并且可以被顺序地放电。在这种情况下，放电电流可以被划分为多个区段，并且峰值电流将出现在每个区段的开始处。
为了解决上述问题中的一个或多个，本公开介绍了一种解决方案，其中，放电电流被控制并且限制到与预定义值，并且因此可以消除峰值电流。此外，通过控制放电操作中的放电电流，还可以缩短闪存存储器的放电时间。如本文所用，放电操作可以是对位线上的电荷放电的操作，所述电荷存储在寄生电容器中，例如，相邻位线之间的电容器以及每条位线与地之间的电容器。
图1示出了根据本公开的一些方面的具有存储器器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储系统102，存储系统102具有一个或多个存储器器件104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机108可以被配置为将数据发送到存储器器件104或从存储器器件104接收数据。
存储器器件104可以是本公开中公开的任何存储器器件。如下文详细公开的，存储器器件104(例如，NAND闪存存储器器件(例如，三维(3D)NAND闪存存储器器件))可以在对位线放电的放电操作中具有受控且预定义的放电电流。根据一些实施方式，存储器控制器106耦合到存储器器件104和主机108，并且被配置为控制存储器器件104。存储器控制器106可以管理存储在存储器器件104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器器件104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器器件104读取的或者被写入到存储器器件104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器器件104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器器件104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器器件104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器器件104可以集成到SSD 206中。SSD 206还可以包括将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器器件300的示意电路图。存储器器件300可以是图1中的存储器器件104的示例。存储器器件300可以包括存储器单元阵列器件301和耦合到存储器单元阵列器件301的外围电路302。存储器单元阵列器件301可以是三维(3D)NAND闪存存储器单元阵列，其中，存储器单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
如图3中所示，每个NAND存储器串308可以包括在其源极端处的源极选择栅极(SSG)310和在其漏极端处的漏极选择栅极(DSG)312。SSG310和DSG 312可以被配置为在读取和编程操作期间激活选择的NAND存储器串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储器串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串308的DSG 312耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取或写入数据。应当理解，多个块304可以物理地或电地堆叠，并且可以多个块304的位线316可以耦合在一起。
图4示出了包括存储器单元阵列301和一些示例性外围电路的示例性存储器器件400的块图。外围电路包括页缓冲器/感测放大器404、列解码器/位线驱动器406、行解码器/字线驱动器408、电压发生器410、控制逻辑412、寄存器414、接口416和数据总线418。应当理解，在一些示例中，还可以包括图4中未示出的其他外围电路。
页缓冲器/感测放大器404可以被配置为根据来自控制逻辑412的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器404可以存储要被编程到存储器单元阵列301的一个页中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器404可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选择的字线318的存储器单元306中。在又一示例中，页缓冲器/感测放大器404还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。
在闪存存储器的各种操作(例如，读取/编程/擦除操作)期间，需要在算法结束时对存储器单元阵列301的位线316放电。在一个示例中，在擦除操作期间，可以将相对高的正偏置电压(例如，高于20伏)施加到每条位线316。在另一示例中，在读取和编程操作期间，可以将加正偏置电压(例如，系统电压Vdd)施加到耦合到选定NAND存储器串或者未选定NAND存储器串的位线316。然而，在读取/编程/擦除操作期间施加到位线316的电压可以对相邻位线316之间的以及位线316与地之间的电容器充电，在操作结束时需要对电容器放电。在一些实施方式中，页缓冲器/感测放大器404可以包括用于在放电操作期间对位线316放电的放电电路。在一些实施方式中，放电操作开始时的残余电压是系统电压Vdd或者任何其他的正偏置电压(例如，1伏)，并且放电操作结束时的电压为0伏(即，地)。
图5示出了根据本公开的一些方面的包括存储器单元阵列301和放电电路的示例性存储器器件500的详细块图。存储器器件500包括存储器单元阵列301、位线316、电流控制电路502和放电使能电路504。位线316分别耦合到多个存储器单元列，如图3中所示。电流控制电路502耦合到位线316，以控制放电操作中的放电电流。放电使能电路504耦合到电流控制电路502，以使能放电操作。放电操作对多条位线316上的电荷放电。
如图5中所示，电流控制电路502包括多个晶体管508，并且每个晶体管508耦合到一条位线316。电流控制电路502还包括参考电流发生器506。参考电流发生器506可以包括恒定电流源510和晶体管512。晶体管512的漏极端子耦合到晶体管512的栅极端子，并且晶体管512的漏极端子还耦合到恒定电流源510。恒定电流源510和晶体管512在电流控制电路502中共同地提供参考电流。晶体管508的栅极端子耦合到晶体管512的漏极端子和栅极端子。通过这些连接，晶体管508、晶体管512和恒定电流源510共同地用作电流镜。通过每个晶体管508的电流值将与恒定电流源510的电流值匹配。在一些实施方式中，匹配的电流值可以与恒定电流源510的电流值相同。在一些实施方式中，通过调整每个晶体管508和晶体管512的沟道长度和宽度，匹配的电流值可以与恒定电流源510的电流值成比例。通过将每个晶体管508的漏极端子耦合到每条位线316，每条位线316的放电电流可以被控制到匹配的电流值。
在一些实施方式中，电流控制电路502可以包括隔离信号输入524，隔离信号输入524用于在存储器器件500不处于位线放电操作中时使晶体管508关断并且将位线316与放电使能电路504隔离。隔离信号输入524和参考电流发生器506可以耦合到多路复用器。在一些实施方式中，参考电流发生器506可以在位线放电操作中通过多路复用器耦合到每个晶体管508的栅极端子，并且在存储器器件500不处于位线放电操作中时，隔离信号输入524可以通过多路复用器耦合到每个晶体管508的栅极端子。在一些实施方式中，多路复用器可以包括多个开关，例如，图5中的开关514和516。在一些实施方式中，多路复用器可以包括在参考电流发生器506中。
本公开示出了图5中的金属-氧化物-半导体场效应晶体管(MOSFET)电流镜，以用于解释。然而，应当理解，电流镜的其他变型也可以应用于存储器器件500，例如，双极结型晶体管(BJT)电流镜、共源共栅电流镜、自偏置共源共栅电流镜、Widlar电流源或者Wilson电流镜。
如图5中所示，放电使能电路504可以包括多个晶体管518。在一些实施方式中，放电使能电路504可以包括在页缓冲器/感测放大器404中。在一些实施方式中，放电使能电路504可以是在页缓冲器/感测放大器404与存储器单元阵列301之间的独立电路。每个晶体管518可以耦合在每个晶体管508的源极端子与地电压源520之间。在一些实施方式中，地电压源520是对应于存储器器件500的电源电压的相对电压，并且地电压源520可以是0伏或者对应于存储器器件500的电源电压的负电压。每个晶体管518的栅极端子可以耦合到放电使能信号522。在位线放电操作中，放电使能信号522可以使每个晶体管518导通，以将位线316耦合到地电压源520。
在位线放电操作中，每个晶体管508被导通，并且由参考电流发生器506向每个晶体管508提供放电电流，并且晶体管518由放电使能信号522导通并且将每条位线316电耦合到地电压源520。在一些实施方式中，晶体管508可以是高电压(HV)晶体管。在一些实施方式中，晶体管518可以是低电压(LV)晶体管。在一些实施方式中，晶体管508可以是HV晶体管，并且晶体管518可以是LV晶体管。HV晶体管可以在高于LV晶体管的电压下操作。例如，HV晶体管可以在系统电压以上(例如，在6伏下)操作，并且LV晶体管可以在0伏与系统电压Vdd之间(例如，在2.5伏下)操作。
图5示出了晶体管518由放电使能信号522导通/关断。然而，应当理解，能够将电流控制电路502耦合到地电压源520的其他种类的开关也可以应用于存储器器件500。
图7A示出了根据本公开的一些方面的由存储器器件500执行的放电操作的时序图701。如图7A中所示，在位线放电操作的开始处，存储器器件500的放电电流被控制在放电电流I1。由于晶体管508和晶体管518在饱和区域中作为电流镜工作，因此放电电流可以在位线放电操作期间保持在I1，直到放电完成并且逐渐降低到零。
通过控制并且限制放电电流到预定义值，可以消除峰值电流。另外，通过控制位线放电操作中的放电电流，还可以缩短闪存存储器的放电时间。
图6示出了根据本公开的一些方面的包括存储器单元阵列301和放电电路的另一示例性存储器器件600的详细块图。存储器器件600包括存储器单元阵列301、位线316、电流控制电路502和放电使能电路604。图6中的存储器单元阵列301、位线316和电流控制电路502与图5中的存储器单元阵列301、位线316和电流控制电路502相同或类似。
放电使能电路604可以包括多个晶体管518。如图6中所示，晶体管518被划分为多个群组，并且同一群组中的晶体管518的栅极端子被连接。放电使能电路604还可以包括多个群组的延迟元件602。在一些实施方式中，每个延迟元件602可以是用于延迟放电使能信号522的数字时钟延迟器件。在一些实施方式中，延迟元件602可以是用于延迟放电使能信号522的模拟时钟延迟器件。在一些实施方式中，延迟元件602可以是移位寄存器或时钟偏移。在一些实施方式中，延迟元件602可以是一个或多个逆变器。
不同群组中的晶体管518的栅极端子连接到不同级的延迟元件602，并且不同群组的晶体管518被延迟不同的时间段。换句话说，可以通过在不同时间段交错控制放电使能信号522来顺序地使能不同群组的晶体管512。
图7B示出了根据本公开的一些方面的由存储器器件600执行的放电操作的时序图702。在图7B中，晶体管518被划分为四个群组，并且存储器器件600的位线放电操作被划分为四个时间段。在每个时间段中，一个群组的位线316通过放电使能信号522使能位线放电操作，并且放电电流被控制并且限制到放电电流I2。在每个群组的位线316的位线放电操作期间，放电电流可以维持在I2，直到放电完成并且逐渐降低到零。然后，下一群组的位线316可以开始位线放电操作。
比较图5的放电使能电路504与图6的放电使能电路604，图6中的晶体管518被划分为四个群组，并且存储器器件600的位线放电操作被划分为四个时间段。因此，在存储器器件600中，需要放电的存储器单元阵列301上的总电荷被分配到四个时间段，并且在每个时间段中，对存储器单元阵列301的全部位线316的四分之一放电。
由于存储器器件600中的每个时间段中的放电负荷小于存储器器件500的放电负荷，因此图7B中的放电电流I2可以被设计为与低于I1的电流源匹配。通过使用图6的放电使能电路604，可以减小对恒定电流源510的硬件要求，并且还可以进一步降低制造成本。
图8示出了根据本公开的一些方面的用于对存储器器件放电的方法800的流程图。存储器器件包括存储器单元阵列，并且存储器单元阵列包括多个存储器单元列。多条位线分别耦合到多个存储器单元列。对多条位线执行位线放电操作。在位线放电操作中，可以向多条位线提供放电电流，并且放电电流与恒定电流源匹配。为了更好地解释本公开，将一起参考图5中的存储器器件500。
在操作802中，提供包括参考电流发生器506的电流镜，以生成参考电流。晶体管508、晶体管512和恒定电流源510共同地用作电流镜，并且恒定电流源510和晶体管512共同地生成参考电流。通过每个晶体管508的电流值将与恒定电流源510的电流值匹配。在一些实施方式中，匹配的电流值可以与恒定电流源510的电流值相同。在一些实施方式中，通过调整每个晶体管508和晶体管512的沟道长度和宽度，匹配的电流值可以与恒定电流源510的电流值成比例。
在操作804中，向位线316提供放电电流，并且通过将每个晶体管508的漏极端子耦合到每条位线316，每条位线316的放电电流被控制到匹配的电流。
在操作806中，向晶体管518的栅极端子提供放电使能信号522，以使晶体管518导通。如上文所述，在一些实施方式中，所有晶体管518的栅极端子可以耦合到同一放电使能信号522，并且可以被一起导通。在一些实施方式中，晶体管518可以被划分为多个群组，并且可以通过延迟放电使能信号522来顺序地使不同群组的晶体管518导通。
通过使能晶体管518，在操作808中，位线316可以电耦合到地电压源520，并且放电电流由与恒定电路源510匹配的电流控制电路502控制。另外，在存储器器件500不处于位线放电操作中时，可以提供隔离信号输入524，以使晶体管508关断，并且使位线316与放电使能电路504隔离。
通过控制并且限制放电电流到预定义值，可以消除峰值电流。另外，通过控制位线放电操作中的放电电流，还可以缩短闪存存储器的放电时间。
根据本公开的一个方面，公开了一种存储器器件。存储器器件包括存储器单元阵列、多条位线、电流控制电路和放电使能电路。存储器单元阵列包括多个存储器单元列。多条位线分别耦合到多个存储器单元列。电流控制电路耦合到多条位线，以控制放电操作中的放电电流。放电使能电路耦合到电流控制电路以使能放电操作。放电操作对多条位线上的电荷放电。
在一些实施方式中，电流控制电路包括电流镜，电流镜具有与参考电流匹配的放电电流，以在放电操作中对多条位线放电。在一些实施方式中，电流控制电路包括：第一晶体管集，第一晶体管集具有多个第一晶体管，每个第一晶体管耦合到多条位线中的一条位线；参考电流发生器，参考电流发生器耦合到第一晶体管集，以在放电操作中控制每个第一晶体管的放电电流。
在一些实施方式中，参考电流发生器包括提供参考电流的恒定电流源，并且每个第一晶体管具有与参考电流匹配的放电电流，以对多条位线中的一条位线放电。在一些实施方式中，电流控制电路还包括隔离信号输入，隔离信号输入耦合到第一晶体管集，以在存储器器件不处于放电操作中时，使多个第一晶体管关断，并且将多条位线与放电使能电路隔离。
在一些实施方式中，电流控制电路还包括多路复用器，多路复用器耦合在参考电流发生器、隔离信号输入和第一晶体管集之间。参考电流发生器在放电操作中通过多路复用器耦合到第一晶体管集，并且在存储器器件不处于放电操作中时，隔离信号输入通过多路复用器耦合到第一晶体管集。在一些实施方式中，多个第一晶体管是高电压晶体管。
在一些实施方式中，放电使能电路包括多个第二晶体管，每个第二晶体管通过电流控制电路耦合到多条位线中的一条位线。在一些实施方式中，每个第二晶体管还耦合到地电压源。在一些实施方式中，每个第二晶体管由放电使能信号控制，以在放电操作中接通放电使能电路。在一些实施方式中，多个第二晶体管是低电压晶体管。
在一些实施方式中，多条位线被划分为多个群组，并且放电使能电路被配置为提供多个交错信号，以顺序地对多条位线的多个群组执行放电操作。在一些实施方式中，放电使能电路包括串联的多个延迟元件，以用于提供放电使能信号的不同延迟。在一些实施方式中，多个延迟元件中的每一个是数字时钟延迟器件或模拟时钟延迟器件。
在一些实施方式中，放电使能电路是存储器器件的外围电路。在一些实施方式中，放电使能电路在存储器器件的页缓冲器电路中。在一些实施方式中，参考电流是恒定电流。在一些实施方式中，电流控制电路被配置为控制放电电流，以匹配放电操作中的恒定电流源。在一些实施方式中，存储器器件是三维(3D)NAND闪存存储器器件，并且存储器单元列对应于3D NAND闪存存储器器件的NAND存储器串。
根据本公开的另一方面，公开了一种存储器系统。存储器系统包括用于存储数据的存储器器件。存储器器件包括存储器单元阵列、多条位线和位线放电电路。存储器单元阵列包括多个存储器单元列。多条位线分别耦合到多个存储器单元列。位线放电电路耦合到多条位线并且包括多个第一晶体管和多个第二晶体管。每个第一晶体管耦合到多条位线中的一条位线和参考电流发生器，以在放电操作中向多条位线中的一条位线提供放电电流。每个第二晶体管耦合到多个第一晶体管中的一个第一晶体管，以使能放电操作。放电操作对多条位线上的电荷放电。
在一些实施方式中，参考电流发生器包括第三晶体管和恒定电流源，并且第三晶体管、恒定电流源和每个第一晶体管形成电流镜。在一些实施方式中放电电流通过电流镜与恒定电流源匹配。在一些实施方式中每个第二晶体管还耦合到地电压源。在一些实施方式中，每个第二晶体管由放电使能信号控制，以在放电操作中使多个第二晶体管导通。
在一些实施方式中，多条位线被划分为多个群组，并且顺序地向多条位线的多个群组提供放电使能信号，以对多条位线的多个群组中的每一个顺序地执行放电操作。在一些实施方式中，位线放电电路还包括串联的多个延迟元件，以用于顺序地向多条位线的多个群组提供放电使能信号的不同延迟。在一些实施方式中，多个延迟元件中的每一个是数字时钟延迟器件或者模拟时钟延迟器件。
在一些实施方式中，位线放电电路还包括隔离信号输入，隔离信号输入耦合到多个第一晶体管，以在存储器器件不处于放电操作中时，使多个第一晶体管关断，并且将多条位线与多个第二晶体管隔离。
在一些实施方式中，位线放电电路还包括多路复用器，多路复用器耦合在参考电流发生器、隔离信号输入和多个第一晶体管之间。参考电流发生器在放电操作中通过多路复用器耦合到多个第一晶体管，并且在存储器器件不处于放电操作中时，隔离信号输入通过多路复用器耦合到多个第一晶体管。在一些实施方式中，多个第一晶体管是高电压晶体管。在一些实施方式中，多个第二晶体管是低电压晶体管。
在一些实施方式中，存储器器件是三维(3D)NAND闪存存储器器件，并且存储器单元列对应于3D NAND闪存存储器器件的NAND存储器串。
根据本公开的又一方面，公开了一种用于操作存储器器件的方法。存储器器件包括具有多个存储器单元列的存储器单元阵列。多条位线分别耦合到多个存储器单元列。对多条位线执行位线放电操作。向多条位线提供放电电流，并且放电电流与恒定电流源匹配。多条位线电耦合到地电压源，以用放电电流对多条位线放电。
在一些实施方式中，提供具有参考电流的电流镜以生成放电电流，并且将放电电流提供到多条位线。在一些实施方式中，提供耦合到第一晶体管的漏极端子的恒定电流源，并且第一晶体管的漏极端子连接到第一晶体管的栅极端子。提供耦合到多条位线的多个第二晶体管，每个第二晶体管的漏极端子耦合到多条位线中的一条位线，并且第一晶体管的栅极端子耦合到每个第二晶体管的栅极端子。
在一些实施方式中，提供放电使能信号，以使多个第三晶体管导通，以将多条位线电耦合到地电压源。在一些实施方式中，提供耦合在多个第二晶体管与地电压源之间的多个第三晶体管，并且，每个第三晶体管的漏极端子耦合到每个第二晶体管的源极端子。向多个第三晶体管提供放电使能信号，以使能位线放电操作，并且放电使能信号输入到每个第三晶体管的栅极端子。在一些实施方式中，在存储器器件不执行位线放电操作时，将多条位线与地电压源隔离。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (38)

1.一种存储器器件，包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元列；
多条位线，所述多条位线分别耦合到所述多个存储器单元列；
电流控制电路，所述电流控制电路耦合到所述多条位线以控制放电操作中的放电电流，其中，所述放电操作对所述多条位线上的电荷放电；以及
放电使能电路，所述放电使能电路耦合到所述电流控制电路以使能所述放电操作。
2.根据权利要求1所述的存储器器件，其中，所述电流控制电路包括电流镜，所述电流镜具有与参考电流匹配的放电电流，以在所述放电操作中对所述多条位线放电。
3.根据权利要求1或2所述的存储器器件，其中，所述电流控制电路包括：
第一晶体管集，所述第一晶体管集具有多个第一晶体管，每个第一晶体管耦合到所述多条位线中的一条位线；以及
参考电流发生器，所述参考电流发生器耦合到所述第一晶体管集，以在所述放电操作中控制每个第一晶体管的放电电流。
4.根据权利要求1-3中的任何一项所述的存储器器件，其中，所述参考电流发生器包括提供所述参考电流的恒定电流源，并且每个第一晶体管具有与所述参考电流匹配的所述放电电流，以对所述多条位线中的一条位线放电。
5.根据权利要求1-4中的任何一项所述的存储器器件，其中，所述电流控制电路还包括：
隔离信号输入，所述隔离信号输入耦合到所述第一晶体管集，以在所述存储器器件不处于所述放电操作中时，使所述多个第一晶体管关断，并且将所述多条位线与所述放电使能电路隔离。
6.根据权利要求1-5中的任何一项所述的存储器器件，其中，所述电流控制电路还包括：
多路复用器，所述多路复用器耦合在所述参考电流发生器、所述隔离信号输入和所述第一晶体管集之间，
其中，所述参考电流发生器在所述放电操作中通过所述多路复用器耦合到所述第一晶体管集，并且在所述存储器器件不处于所述放电操作中时，所述隔离信号输入通过所述多路复用器耦合到所述第一晶体管集。
7.根据权利要求1-6中的任何一项所述的存储器器件，其中，所述多个第一晶体管是高电压晶体管。
8.根据权利要求1所述的存储器器件，其中，所述放电使能电路包括多个第二晶体管，每个第二晶体管通过所述电流控制电路耦合到所述多条位线中的一条位线。
9.根据权利要求1或8所述的存储器器件，其中，每个第二晶体管还耦合到地电压源。
10.根据权利要求1和权利要求8-9中的任何一项所述的存储器器件，其中，每个第二晶体管由放电使能信号控制，以在所述放电操作中接通所述放电使能电路。
11.根据权利要求1和权利要求8-10中的任何一项所述的存储器器件，其中，所述多个第二晶体管是低电压晶体管。
12.根据权利要求1所述的存储器器件，其中，所述多条位线被划分为多个群组，并且所述放电使能电路被配置为提供多个交错信号，以顺序地对所述多条位线的所述多个群组执行所述放电操作。
13.根据权利要求12所述的存储器器件，其中，所述放电使能电路包括串联的多个延迟元件，以用于提供所述放电使能信号的不同延迟。
14.根据权利要求13所述的存储器器件，其中，所述多个延迟元件中的每一个是数字时钟延迟器件或模拟时钟延迟器件。
15.根据权利要求1所述的存储器器件，其中，所述放电使能电路是所述存储器器件的外围电路。
16.根据权利要求1所述的存储器器件，其中，所述放电使能电路在所述存储器器件的页缓冲器电路中。
17.根据权利要求2所述的存储器器件，其中，所述参考电流是恒定电流。
18.根据权利要求1所述的存储器器件，其中，所述电流控制电路被配置为控制所述放电电流，以匹配所述放电操作中的恒定电流源。
19.根据权利要求1所述的存储器器件，其中，所述存储器器件是三维(3D)NAND闪存存储器器件，并且所述存储器单元列对应于所述3D NAND闪存存储器器件的NAND存储器串。
20.一种存储器系统，包括：
被配置为存储数据的存储器器件，所述存储器器件包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元列；
多条位线，所述多条位线分别耦合到所述多个存储器单元列；以及
位线放电电路，所述位线放电电路耦合到所述多条位线，所述位线放电电路包括：
多个第一晶体管，每个第一晶体管耦合到所述多条位线中的一条位线和参考电流发生器，以在放电操作中向所述多条位线中的所述一条位线提供放电电流，其中，所述放电操作对所述多条位线上的电荷放电；以及
多个第二晶体管，每个第二晶体管耦合到所述多个第一晶体管中的一个第一晶体管，以使能所述放电操作。
21.根据权利要求20所述的存储器系统，其中，所述参考电流发生器包括第三晶体管和恒定电流源，并且所述第三晶体管、所述恒定电流源和每个第一晶体管形成电流镜。
22.根据权利要求21所述的存储器系统，其中，所述放电电流通过所述电流镜与所述恒定电流源匹配。
23.根据权利要求20-22中的任何一项所述的存储器系统，其中，每个第二晶体管还耦合到地电压源。
24.根据权利要求20-23中的任何一项所述的存储器系统，其中，每个第二晶体管由放电使能信号控制，以在所述放电操作中使所述多个第二晶体管导通。
25.根据权利要求20-24中的任何一项所述的存储器系统，其中，所述多条位线被划分为多个群组，并且顺序地向所述多条位线的所述多个群组提供所述放电使能信号，以对所述多条位线的所述多个群组中的每一个顺序地执行所述放电操作。
26.根据权利要求25所述的存储器系统，其中，所述位线放电电路还包括串联的多个延迟元件，以用于顺序地向所述多条位线的所述多个群组提供所述放电使能信号的不同延迟。
27.根据权利要求26所述的存储器系统，其中，所述多个延迟元件中的每一个是数字时钟延迟器件或者模拟时钟延迟器件。
28.根据权利要求20所述的存储器系统，其中，所述位线放电电路还包括：
隔离信号输入，所述隔离信号输入耦合到所述多个第一晶体管，以在所述存储器器件不处于所述放电操作中时，使所述多个第一晶体管关断，并且将所述多条位线与所述多个第二晶体管隔离。
29.根据权利要求28所述的存储器系统，其中，所述位线放电电路还包括：
多路复用器，所述多路复用器耦合在所述参考电流发生器、所述隔离信号输入和所述多个第一晶体管之间，
其中，所述参考电流发生器在所述放电操作中通过所述多路复用器耦合到所述多个第一晶体管，并且在所述存储器器件不处于所述放电操作中时，所述隔离信号输入通过所述多路复用器耦合到所述多个第一晶体管。
30.根据权利要求28所述的存储器系统，其中，所述多个第一晶体管是高电压晶体管。
31.根据权利要求28所述的存储器系统，其中，所述多个第二晶体管是低电压晶体管。
32.根据权利要求20所述的存储器系统，其中，所述存储器器件是三维(3D)NAND闪存存储器器件，并且所述存储器单元列对应于所述3D NAND闪存存储器器件的NAND存储器串。
33.一种用于操作存储器器件的方法，所述存储器器件包括存储器单元阵列和多条位线，所述存储器单元阵列包括多个存储器单元列，所述多条位线分别耦合到所述多个存储器单元列，所述方法包括：
对所述多条位线执行位线放电操作，包括：
向所述多条位线提供放电电流，其中，所述放电电流与恒定电流源匹配；以及
将所述多条位线电耦合到地电压源，以用所述放电电流对所述多条位线放电。
34.根据权利要求33所述的方法，其中，向所述多条位线提供所述放电电流包括：
提供具有参考电流的电流镜以生成所述放电电流；以及
将所述放电电流提供到所述多条位线。
35.根据权利要求34所述的方法，其中，提供具有所述参考电流的所述电流镜以生成所述放电电流包括：
提供耦合到第一晶体管的漏极端子的恒定电流源，其中，所述第一晶体管的所述漏极端子连接到所述第一晶体管的栅极端子；以及
提供耦合到所述多条位线的多个第二晶体管，其中，每个第二晶体管的漏极端子耦合到所述多条位线中的一条位线，并且所述第一晶体管的所述栅极端子耦合到每个第二晶体管的栅极端子。
36.根据权利要求33-35中的任何一项所述的方法，其中，将所述多条位线电耦合到所述地电压源，以用所述放电电流对所述多条位线放电包括：
提供放电使能信号，以使多个第三晶体管导通，以将所述多条位线电耦合到所述地电压源。
37.根据权利要求36所述的方法，其中，提供所述放电使能信号，以使所述多个第三晶体管导通，以将所述多条位线电耦合到所述地电压源包括：
提供耦合在所述多个第二晶体管与所述地电压源之间的所述多个第三晶体管，其中，每个第三晶体管的漏极端子耦合到每个第二晶体管的源极端子；以及
向所述多个第三晶体管提供所述放电使能信号，以使能所述位线放电操作，其中，所述放电使能信号输入到每个第三晶体管的栅极端子。
38.根据权利要求33所述的方法，还包括：
在所述存储器器件不执行所述位线放电操作时，将所述多条位线与所述地电压源隔离。
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