CN105261390B - 静态存储器装置及其数据读取方法 - Google Patents
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Abstract
静态存储器装置及其数据读取方法。静态存储器装置包括多个记忆胞、多个虚拟记忆胞、感测放大器以及放电电流调整器。多个虚拟记忆胞分别具有多个放电端点以对虚拟位线进行放电。感测放大器依据虚拟位线上的信号以启动对位线上的信号进行感测放大操作，并藉以产生读出数据。放电电流调整器依据记忆胞所接收的操作电压以调整至少一受控放电端点上的放电电流。
Description
技术领域
本发明涉及一种静态存储器装置，且特别涉及一种静态存储器装置的数据读取方法。
背景技术
请参照图1，图1绘示已知的静态存储器装置的方块图。静态存储器装置100为静态随机存取存储器装置，包括多个记忆胞111～11M、多个虚拟记忆胞(dummy memory cells)121～122以及感测放大器130。记忆胞111～11M形成存储器阵列110，并通过位线BL1以及BL1B与感测放大器130相耦接。另外，与虚拟记忆胞121～122耦接的虚拟位线DBL连接至反相器INV1的输入端，反相器INV1的输出端则耦接至感测放大器130并提供用以启动感测放大器130的感测放大操作(sensing and amplifying operation)的启动信号EN。
当静态存储器装置100执行数据读取操作时，虚拟位线(dummy bit line)DBL传送的信号的电压电平会对应被拉低，并通过对应被拉高的启动信号EN来启动感测放大器130的感测放大操作。在此同时，感测放大器130会针对位线BL1以及BL1B上的信号的差进行感测以及放大的操作，并藉以获得读出数据。
然而，当静态存储器装置100发生工艺参数的不匹配(process mismatch)现象时，可能产生虚拟位线DBL传送的信号发生变化的速度远快于位线BL1以及BL1B上的信号发生变化的速度的状况，这样一来，会发生感测放大器130被启动时，因位线BL1以及BL1B上的信号的差小于感测放大器的失配电压(offset voltage)而发生无法获得正确的读出数据的情况。而这种情况在静态存储器装置100接收具有较低电压值的操作电压时更为严重。
发明内容
本发明提供一种静态存储器装置及其数据读取方法，有效降低数据读取错误的发生的可能。
本发明的静态存储器装置包括多个记忆胞、多个虚拟记忆胞、感测放大器以及放电电流调整器。多个记忆胞排列成记忆胞阵列，记忆胞阵列耦接多条位线。多个虚拟记忆胞耦接至虚拟位线，并分别具有多个放电端点以对虚拟位线进行放电。感测放大器耦接位线以及虚拟位线，依据虚拟位线上的信号以启动对位线上的信号进行感测放大操作，并藉以产生读出数据。放电电流调整器耦接至放电端点的至少其中之一的至少一受控放电端点，并依据记忆胞所接收的操作电压以调整至少一受控放电端点上的放电电流。
本发明的静态存储器装置的数据读取方法中，其中的静态存储器装置包括多个虚拟记忆胞，且虚拟记忆胞分别具有多个放电端点。数据读取方法的步骤包括：在静态存储器装置进行数据读取操作时，调整放电端点中的至少其中之一的受控放电端点上的放电电流，其中，放电端点可对虚拟位线进行放电。并且，提供虚拟位线上的信号以启动感测放大器，并使感测放大器对多条位线上的信号进行感测放大操作，且藉以产生读出数据。
基于上述，本发明藉由在数据读取操作进行时，依据操作电压来调整一个或多个的虚拟记忆胞中放电端点对虚拟位线进行放电操作的放电电流，并藉此延迟虚拟位线上的信号。因此，感测放大器的被启动的时间点可以随着操作电压的大小而得到适应性的调整，因操作电压过低而致使的感测放大器过早被启动而发生数据读取错误的状态可以有效被避免，维持静态存储器装置可以正常的运作。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1绘示已知的静态存储器装置的方块图。
图2绘示本发明一实施例的静态存储器装置的示意图。
图3A以及图3B分别绘示本发明实施例的放电电流调整器的不同实施方式的示意图。
图4绘示本发明实施例的偏压调整器的实施方式的示意图。
图5A～图5D绘示的本发明实施例的分压电路的实施方式示意图。
图6绘示本发明另一实施例的静态存储器装置的示意图。
图7A以及图7B分别绘示本发明实施例的虚拟记忆胞的实施方式的示意图。
图8绘示本发明一实施例的静态存储器装置的数据读取方法的流程图。
【符号说明】
100、200、600：静态存储器装置
111～11M、211～21M、611～61M：记忆胞
121、122、221～22N、621～62N：虚拟记忆胞
130、230、630：感测放大器
110、210、610：存储器阵列
240：放电电流调整器
BL1、BL1B：位线
DBL：虚拟位线
CDT1～CDTN：放电端点
GND：参考接地电压
VDD：操作电压
INV1～INV3：反相器
EN：启动信号
DWL1～DWLN、DWL：虚拟字线信号
301、302：放电电流调整器
310、320：偏压调整器
VR1、VR2：可变电阻
VB：偏压电压
M1、MA1～MA3、MB1～MB4、MC1～MC4、MD1～MD3、ME1～ME3、MN1～MN6、MP1～MP2：晶体管
PT、NT：端点
410：分压电路
SET：设定信号
DWLA1：虚拟字线
S810～S820：数据读取方法的步骤
具体实施方式
请参照图2，图2绘示本发明一实施例的静态存储器装置的示意图。静态存储器装置200包括记忆胞211～21M、虚拟记忆胞221～22N、感测放大器230以及放电电流调整器240。记忆胞211～21M排列成记忆胞阵列210，且记忆胞211～21M皆为静态随机存取存储器的记忆胞，另外，记忆胞阵列210耦接多条位线BL1、BL1B。虚拟记忆胞221～22N则耦接至虚拟位线DBL，并且，虚拟位线DBL耦接至感测放大器230。感测放大器230另耦接至位线BL1、BL1B，并依据虚拟位线DBL上的信号以启动对位线BL1、BL1B上的信号进行感测以及放大的操作，并藉此获得读出数据。
在另一方面，虚拟记忆胞221～22N分别具有放电端点CDT1～CDTN。放电端点CDT1～CDTN可使虚拟位线DBL上的信号分别通过其中虚拟记忆胞221～22N中的电路进行放电操作。其中，放电端点CDT1～CDTN中的至少一个或多个的受控放电端点(在本实施例中，受控放电端点为放电端点CDT1以及CDT2)耦接至放电电流调整器240，而放电电流调整器240可调整受控放电端点(放电端点CDT1以及CDT2)与参考接地电压GND间所产生的放电电流。
未耦接至放电电流调整器240的放电端点(例如放电端点CDTN)则直接耦接至参考接地电压GND。
在操作细节上，当静态存储器装置200执行数据读取操作时，虚拟记忆胞221～22N会依据分别接收的虚拟字线信号DWL1～DWLN而使虚拟位线DBL与放电端点CDT1～CDTN间的放电操作开始进行。在此同时，放电电流调整器240开启放电端点CDT1以及CDT2参考接地电压GND间的放电电流的调整机制。在静态存储器装置200接收具有较低电压值的操作电压时，放电电流调整器240所提供的放电电流的电流值会小于放电端点CDTN直接对参考接地电压GND所进行放电的放电电流的电流值。
重点在于，静态存储器200是依据虚拟记忆胞221～22N以及记忆胞211～21M所接收的操作电压VDD以及据工艺参数温度的变异，来提供与之相匹配的放电电流调整器240的放电电流。具体来说明，当操作电压VDD的电压值越低时，放电电流调整器240所提供的放电电流的电流值会越小，并且，上述放电电流的电流值大小是依据记忆胞211～21M中最弱的记忆胞的放电电流来决定的。
沿续上述的说明，通过调低放电端点CDT1以及CDT2参考接地电压GND间的放电电流的电流值，虚拟位线DBL上的信号的电压电平被拉低的速度就可以被降低，如此一来，依据虚拟位线DBL上的信号以决定是否启动的感测放大器230的被启动的时间点就可以被延后。也就是说，感测放大器230可以被启动在可以准确感测出与最弱记忆胞耦接的一对位线上的信号的电压电平的差的时间点，并准确的获得读出数据。
在本发明实施例中，放电电流调整器240可以针对操作电压VDD进行分压，并依据分压的结果来调整放电电流的电流值。如此一来，感测放大器230被启动的时间点可以依据操作电压VDD的大小被适应性的调整，有效克服因操作电压VDD的改变而可能产生的数据读取错误的现象。
以下请参照图3A以及图3B，图3A以及图3B分别绘示本发明实施例的放电电流调整器的不同实施方式的示意图。在图3A中，放电电流调整器301包括偏压调整器310以及可变电阻VR1。偏压调整器310提供偏压电压VB并传送偏压电压VB至可变电阻VR1。可变电阻VR1则依据偏压电压VB来调整其电阻值。在操作上，当静态存储器装置未进行数据读取操作时，偏压电压VB可以等于操作电压VDD。而相对地，当静态存储器装置的数据读取操作进行时，偏压调整器310依据偏压电压调整信号BEN来启动偏压电压VB的调整操作，并且，偏压调整器310可针对操作电压VDD进行分压来调降偏压电压VB的电压值。而相对应地，可变电阻VR1则依据被调降的偏压电压VB来调高其电阻值，并藉此调低放电端点CDT1与参考接地电压GND间的放电电流值。
附带一提的，在偏压电压VB等于操作电压VDD时，可变电阻VR1所提供的电阻值几乎等于0。
在图3B中，放电电流调整器302包括偏压调整器320以及可变电阻VR2。与图3A不相同的，可变电阻VR2由晶体管M1所建构，其中，晶体管M1的第一端(例如源极)与第二端(例如漏极)串接在放电端点CDT1以及参考接地电压GND间，晶体管M1的控制端(例如栅极)则接收偏压电压VB。并且，在本实施方式中，晶体管M1为N型晶体管。
请参照图4，图4绘示本发明实施例的偏压调整器的实施方式的示意图。偏压调整器400包括分压电路410、晶体管MA1～MA3以及反相器INV2。晶体管MA1及MA2分别作为两个开关，其中，晶体管MA1耦接在分压电路410的端点PT接收操作电压VDD的路径间，晶体管MA2则耦接在分压电路410的端点NT接收参考接地电压GND的路径间。反相器INV2的输入端接收偏压电压调整信号BEN，反相器INV2的输出端则产生反相偏压电压调整信号以控制晶体管MA1的导通或断开操作。另外，晶体管MA2的导通或断开操作可由偏压电压调整信号BEN来决定。
晶体管MA3为上拉电路，接收偏压电压调整信号BEN来决定是否被导通，并在当晶体管MA3被导通时，偏压电压VB被上拉至等于操作电压VDD。
在关于偏压调整器400的操作方面，当未有数据读取被执行时，晶体管MA1、MA2可以被断开以使分压电路410不会操作。晶体管MA3则被导通，并使偏压电压VB被上拉至等于操作电压VDD。相对地，当数据读取被执行时，晶体管MA1、MA2被导通并使分压电路410可以工作，而晶体管MA3则被断开，此时偏压电压VB的电压值因由分压电路410来决定而被调低。
关于分压电路的实施方式，请参照图5A～图5D绘示的本发明实施例的分压电路的实施方式示意图。在图5A中，分压电路410由多个晶体管MB1～MB4构成，其中，晶体管MB1～MB4皆连接成二极管的配置，并依顺向偏压的方向，依序串接在端点PT以及NT间。而晶体管MB1以及MB2连接的端点产生偏压电压VB。晶体管MB1～MB4可以皆为N型晶体管，并且，在晶体管MB1～MB4的特性都相同的条件下，偏压电压VB可以等于操作电压VDD的四分之三倍。
当然，产生偏压电压VB的端点可以依据设计需求来变更，例如设置在晶体管MB2以及MB3连接的端点，或设置在晶体管MB3以及MB4连接的端点。形成二极管的晶体管数量也可以任意设置，并不限于4个。例如图5C中的实施方式，分压电路410由三个晶体管MD1～MD3构成。
值得注意的是，分压电路410所产生的偏压电压VB是由多个晶体管的特性来决定的。当在工艺参数电压温度(process voltage temperature，PVT)发生变异时，分压电路410所产生的偏压电压VB可以得到补偿而不会产生不预期的改变。另外，通过本发明实施例的作法，分压电路410上所耗去的电流可以有效地降低，达到节能的目的。
此外，分压电路410中，各晶体管的类型也可以是不一样的，例如在图5B中，晶体管MC1～MC3都是N型晶体管，而晶体管MC4则是P型晶体管。或例如在图5D中，晶体管ME1～ME2都是N型晶体管，而晶体管ME3则是P型晶体管。
接着请参照图6，图6绘示本发明另一实施例的静态存储器装置的示意图。静态存储器装置600包括记忆胞611～61M、虚拟记忆胞621～62N、感测放大器630、放电电流调整器640、反相器INV3以及虚拟字线信号延迟调整电路670。记忆胞611～61M形成存储器阵列610。与图2不相同的，静态存储器装置600还通过虚拟字线信号延迟调整电路670来依据设定信号SET对虚拟字线信号DWL进行延迟操作，并分别传送延迟后的虚拟字线信号DWL1～DWLN至虚拟记忆胞621～62N。
通过虚拟字线信号延迟调整电路670的延迟操作，虚拟位线DBL上的信号的拉低操作可以进一步被延迟，防止感测放大器630过早被起动。
反相器INV3用来对虚拟位线DBL上的信号进行反相操作，而当虚拟位线DBL上的信号被拉低时，反相器INV3所产生的输出信号对应被拉高，并藉此启动感测放大器630的感测放大操作。
以下请参照图7A以及图7B，图7A以及图7B分别绘示本发明实施例的虚拟记忆胞的实施方式的示意图。值得注意的是，本发明实施例以6T(6个晶体管所形成)记忆胞作说明，但实际也可以应用于8T(8个晶体管所形成)记忆胞等结构。在图7A中，虚拟记忆胞710包括晶体管MN1～MN4以及晶体管MP1及MP2。晶体管MN1的第一端耦接虚拟位线DBL，晶体管MN1的控制端耦接虚拟字线DWLA1。晶体管MN2的第一端接收参考接地电压GND，晶体管MN2的控制端耦接虚拟字线DWLA1。晶体管MP1的第一端接收操作电压VDD，晶体管MP1的第二端耦接晶体管MN1的第二端。晶体管MP2的第一端及第二端接收操作电压VDD并耦接至晶体管MP1的控制端。晶体管MP2的控制端耦接至晶体管MN1的第二端。晶体管MN3的第一端耦接至晶体管MP1的第二端，晶体管MN3的第二端耦接至放电端点CDT1，晶体管MN3的控制端耦接至晶体管MP1的控制端。晶体管MN4的第一端耦接至晶体管MN2的第二端，晶体管MN4的第二端耦接至放电端点CDT1，晶体管MN4的控制端耦接至晶体管MP2的控制端。
在图7B中，虚拟记忆胞720则包括晶体管MN5～MN6。晶体管MN5的第一端耦接至虚拟位线DBL，晶体管MN5的控制端耦接至虚拟字线DWLA1，晶体管MN6的第一端耦接至晶体管MN5的第二端，晶体管MN6的控制端接收操作电压VDD，晶体管MN6的第二端耦接至放电端点CDT1。
以下请参照图8，图8绘示本发明一实施例的静态存储器装置的数据读取方法的流程图。其中，静态存储器装置包括多个虚拟记忆胞，且虚拟记忆胞分别具有多个放电端点。数据读取方法的步骤包括：在步骤S810中，在静态存储器装置进行数据读取操作时，调整放电端点中的至少其中之一的受控放电端点上的放电电流，其中，放电端点用以对虚拟位线进行放电；并且，在步骤S820中，则提供虚拟位线上的信号以启动感测放大器，并使感测放大器对多条位线上的信号进行感测放大操作，且藉以产生读出数据。
关于本实施例中，各步骤的相关实施细节在前述的多个实施立即实施方式都有详细的说明，以下恕不多赘述。
综上所述，当静态存储器装置接收具有较低电压值的操作电压时，本发明通过调整在多个虚拟记忆胞上的分别具有的多个放电端点的至少其中一个中的放电电流，藉以达到延迟虚拟位线上信号的变化，来使感测放大器可以在适当的时间点被启动，而当静态存储器装置接收具有较高电压值的操作电压时，虚拟位线上信号的变化不会被延迟，静态存储器装置的数据读取速度不会被减慢。并且，放电电流的调整可依据工艺参数电压温度的变异来进行，有效防止因工艺参数电压温度的变异而产生的数据读取错误的现象。
Claims (15)
1.一种静态存储器装置，包括：
多个记忆胞，排列成记忆胞阵列，该记忆胞阵列耦接多条位线；
多个虚拟记忆胞，耦接至虚拟位线，这些虚拟记忆胞分别具有多个放电端点以对该虚拟位线进行放电；
感测放大器，耦接这些位线以及该虚拟位线，依据该虚拟位线上的信号以启动对这些位线上的信号进行感测放大操作，并藉以产生读出数据；以及
放电电流调整器，耦接至这些放电端点的至少其中之一的至少一受控放电端点，并依据这些记忆胞所接收的一操作电压以调整该至少一受控放电端点上的放电电流。
2.如权利要求1所述的静态存储器装置，其中未耦接至该放电电流调整器的这些放电端点耦接至参考接地端。
3.如权利要求1所述的静态存储器装置，其中该放电电流调整器包括：
可变电阻，耦接在该至少一受控放电端点与参考接地电压间，该可变电阻的电阻值依据偏压电压的变化而改变；以及
偏压调整器，耦接该可变电阻并提供该偏压电压，该偏压调整器依据偏压电压调整信号以对该操作电压进行分压来产生该偏压电压。
4.如权利要求3所述的静态存储器装置，其中该偏压调整器包括分压电路，其中该分压电路在该偏压电压调整信号指示该偏压电压的调整操作被启动时，该分压电路对该操作电压进行分压来产生该偏压电压。
5.如权利要求4所述的静态存储器装置，其中该偏压调整器还包括上拉电路，其中在该偏压电压调整信号指示该偏压电压的调整操作被关闭时，该上拉电路使该偏压电压被上拉至等于该操作电压。
6.如权利要求5所述的静态存储器装置，其中该上拉电路为晶体管，该晶体管具有第一端、第二端以及控制端，该晶体管的第一端接收该操作电压，该晶体管的控制端接收该偏压电压调整信号，该晶体管的第二端产生该偏压电压。
7.如权利要求4所述的静态存储器装置，其中该偏压调整器还包括：
反相器，接收该偏压电压调整信号以产生反相偏压电压调整信号；
第一开关，串接在该分压电路接收该操作电压的路径间，依据该反相偏压电压调整信号以导通或断开；以及
第二开关，串接在该分压电路耦接该参考接地电压的路径间，依据该偏压电压调整信号以导通或断开。
8.如权利要求4所述的静态存储器装置，其中该分压电路包括：
多个二极管，依顺向偏压的方向串接在该操作电压以及该参考接地电压间，这些二极管间具有N个相互连接端点，这些N个相互连接端点的其中之一提供该偏压电压。
9.如权利要求3所述的静态存储器装置，其中该可变电阻包括：
晶体管，具有第一端、第二端以及控制端，该晶体管的第一端耦接至该受控放电端点，该晶体管的第二端耦接至该参考接地电压，该晶体管的控制端接收该偏压电压。
10.如权利要求1所述的静态存储器装置，其中还包括：
虚拟字线信号延迟调整电路，接收设定信号以延迟多个虚拟字线信号，其中，这些虚拟字线信号分别传送至这些虚拟记忆胞。
11.如权利要求1所述的静态存储器装置，其中各该虚拟记忆胞包括：
第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端耦接该虚拟位线，该第一晶体管的控制端耦接一虚拟字线；
第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第一端接收参考接地电压，该第二晶体管的控制端耦接该虚拟字线；
第三晶体管，具有第一端、第二端以及控制端，该第三晶体管的第一端接收该操作电压，该第三晶体管的第二端耦接该第一晶体管的第二端；
第四晶体管，具有第一端、第二端以及控制端，该第四晶体管的第一端及第二端接收该操作电压并耦接至该第三晶体管的控制端，该第四晶体管的控制端耦接至该第一晶体管的第二端；
第五晶体管，具有第一端、第二端以及控制端，该第五晶体管的第一端耦接至该第三晶体管的第二端，该第五晶体管的第二端耦接至各该虚拟记忆胞的放电端点，该第五晶体管的控制端耦接至该第三晶体管的控制端；以及
第六晶体管，具有第一端、第二端以及控制端，该第六晶体管的第一端耦接至该第二晶体管的第二端，该第六晶体管的第二端耦接至各该虚拟记忆胞的放电端点，该第六晶体管的控制端耦接至该第四晶体管的控制端。
12.如权利要求1所述的静态存储器装置，其中各该虚拟记忆胞包括：
第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端耦接至该虚拟位线，该第一晶体管的控制端耦接至一虚拟字线；以及
第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第一端耦接至该第一晶体管的第二端，该第二晶体管的控制端接收该操作电压，该第二晶体管的第二端耦接至各该虚拟记忆胞的放电端点。
13.一种静态存储器装置的数据读取方法，该静态存储器装置包括多个虚拟记忆胞，且这些虚拟记忆胞分别具有多个放电端点，该数据读取方法包括：
在该静态存储器装置进行数据读取操作时，调整这些放电端点中的至少其中之一的受控放电端点上的放电电流，其中，这些放电端点对虚拟位线进行放电；以及
提供该虚拟位线上的信号以启动感测放大器，并使该感测放大器对多条位线上的信号进行感测放大操作，且藉以产生读出数据。
14.如权利要求13所述的数据读取方法，其中在该静态存储器装置进行数据读取操作时，调整这些放电端点中的至少其中之一的受控放电端点上的放电电流的步骤包括：
在该静态存储器装置进行数据读取操作时，产生一偏压电压；以及
依据偏压电压调整这些放电端点中的至少其中之一的受控放电端点与一参考接地电压间的电阻值。
15.如权利要求14所述的数据读取方法，其中该偏压电压依据该静态存储器装置所接收的操作电压进行分压来获得。
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