CN100505088C - 半导体存储装置和数据读出方法 - Google Patents

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CN100505088C CNB038195232A CN03819523A CN100505088C CN 100505088 C CN100505088 C CN 100505088C CN B038195232 A CNB038195232 A CN B038195232A CN 03819523 A CN03819523 A CN 03819523A CN 100505088 C CN100505088 C CN 100505088C
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Abstract

一种半导体存储装置，其特征在于，包括：位线；与该位线连接的晶体管；通过该晶体管与该位线连接的强电介体存储单元；移位电路，与该位线连接，对应该存储单元的存储数据将该位线上出现的数据电位下拉；以及读出放大器，与该位线和接地电位连接，将由该移位电路下拉后的数据电位和该接地电位的电位差放大。

Description

半导体存储装置和数据读出方法
技术领域
本发明一般涉及半导体存储装置，具体涉及把数据存储在强电介体存储单元内的半导体存储装置。
背景技术
在1T1C(1个晶体管·1个电容器)方式的强电介体存储器中，1比特信息被存储在一个存储单元内。在数据“1”的情况下，存储单元内蓄积电荷，在数据“0”的情况下，存储单元内不蓄积电荷。为了检测该存储单元的存储数据，发生比“0”数据大且比“1”数据小的基准电位，使用读出放大器将基准电位和数据电位的大小关系放大。
为了生成基准电压，使用与存储单元相同电路结构的、且面积比存储单元大的基准单元。由于使用强电介体的存储单元重复极化反转，以及长时间继续保持同一数据，使得其电特性劣化。至于在基准电压发生电路中使用的基准单元，也同样发生电特性的劣化。
关于时效劣化的特性，保持“1”数据的存储单元和保持“0”数据的存储单元是不同的。一般，基准单元具有与保持“0”数据的存储单元相同的劣化特性。因此，为了读出“0”数据所必要的读出容限恒定，与时效劣化的程度无关，而对于“1”数据，随着时效劣化的进展，读出容限减少。并且，由于对于存储单元和基准单元的存取频度不同，因而保持“0”数据的存储单元和基准单元的劣化特性不是完全相同的。
因此，存在的问题是，在出厂时，由于不能预知强电介体存储器将来的特性劣化程度，因而难于预先把基准电压设定成适当值。
专利文献1
特开2001-202776号公报
专利文献2
特开2000-285682号公报
发明内容
鉴于以上的问题，本发明的目的是提供一种不使用基准单元的基准电压即可检测出“0”数据和“1”数据的1T1C型强电介体存储器。
根据本发明的半导体存储装置，其特征在于，包括：位线；与该位线连接的晶体管；通过该晶体管与该位线连接的强电介体存储单元；移位电路，与该位线连接，对应该存储单元的存储数据将该位线上出现的数据电位下拉；以及读出放大器，与该位线和接地电位连接，将由该移位电路下拉后的数据电位和该接地电位的电位差放大。
并且，本发明的半导体存储装置中的数据读出方法，其特征在于，包括：把数据从强电介体存储单元读出到位线的步骤；通过从该位线中抽出电荷来将该位线上出现的数据电位下拉的步骤；以及通过将该被下拉后的数据电位与接地电位的电位差放大来读出数据的步骤。
在本发明中设置有移位电路，该移位电路执行将位线电位下拉的动作。这样，与数据“0”的存储单元连接的位线电位稳定在比接地电位低的电位。并且，通过把位线电位的下拉量设定成适当量，与数据“1”的存储单元连接的位线电位稳定在比接地电位高的电位。
读出放大器通过使用接地电位作为参照电位，增大位线电位和参照电位的电位差，确定读出数据。因此，使用把基准电位作为接地电位的读出放大器，可判断为在正电位的情况下是“1”数据，在负电位的情况下是“0”数据。这样在本发明的结构中，不使用基准单元的基准电压，即可适当检测“0”数据和“1”数据。
附图说明
图1是表示本发明的半导体存储装置的结构的一例的图。
图2是用于对本发明的强电介体半导体存储装置的读出动作进行说明的图。
图3是用于对图2的电路动作进行说明的时序图。
图4A是表示在数据“0”的情况下的存储单元的极化量变化的图，图4B是表示在数据“1”的情况下的存储单元的极化量变化的图。
图5是表示本发明使用的读出放大器电路的电路结构的一例的图。
图6是表示生成将位线电位下拉的移位信号的电路结构的一例的图。
图7是表示位线移位允许信号BLSE与移位信号shift的关系的图。
图8是表示存储单元的时效劣化的图。
图9是表示由图6的移位信号生成电路生成的移位信号的脉宽的时效变化的图。
图10是表示在使用图6的移位信号生成电路的情况下的位线电位的时效变化的图。
图11是用于对本发明的强电介体半导体存储装置的读出动作的另一实施例进行说明的图。
图12是用于对图11的电路动作进行说明的时序图。
具体实施方式
以下，结合附图对本发明的实施例进行详细说明。
图1是表示本发明的半导体存储装置的结构的一例的图。
图1的半导体存储装置包括：行地址缓冲器11，列地址缓冲器12，时钟缓冲器13，行解码器14，列解码器15，字线驱动器/阳极线驱动器16，存储单元阵列17，WE缓冲器18，输入缓冲器19，写入放大器20，位线电平移动器21，读出放大器22，以及输出缓冲器23。
在存储单元阵列17中，纵横配置有把强电介体作为存储元件的多个存储单元，对应各存储单元设有用于读写1位数据的地址指定和数据传送等的电路和配线。各存储单元通过由字线控制其接通或断开的单元晶体管与位线连接，该位线与读出放大器22连接。读出放大器22通过将从存储单元读出到位线上的数据电位与参照电位的差电位进行放大，来检测数据。
行地址缓冲器11从外部取得行地址信号，按照适当的时序把行地址供给行解码器14。列地址缓冲器12从外部取得列地址信号，按照适当时序把列地址供给列解码器15。供给地址的时序由从时钟缓冲器13供给的时序信号来控制。该时钟缓冲器13从外部取得时钟信号CK，生成各种时序信号。半导体存储装置的各单元根据这些时序信号，按照适当的时序进行动作。
在从外部取得写入允许信号WE的WE缓冲器18指示数据写入的情况下，输入缓冲器19把从外部写入的输入数据供给写入放大器20。写入放大器20将写入数据放大并供给存储单元阵列17。读出放大器22通过将从存储单元阵列17读出的数据放大，检测读出数据。输出缓冲器23把从读出放大器22供给的读出数据按照适当时序输出到外部。
行解码器14将从行地址缓冲器11供给的行地址进行解码，选择多根字线中的一根与行地址对应的字线。字线驱动器/阳极线驱动器16将与选择字对应的字线和阳极线选择性激活。与激活字线连接的单元晶体管被导通，执行针对所选择的字地址的存储单元的数据写入动作/数据读出动作。此时，与选择字地址对应的阳极线也被选择性激活。
在强电介体存储器中，通过在把HIGH(高)或LOW(低)的数据电压施加给强电介体元件的一端的同时，把HIGH电压施加给与阳极线连接的另一端来进行数据写入。通过在基于字线的字选择的同时，对应所激活的字线将阳极线选择性激活，来进行对所选择的存储单元的数据写入。
列解码器15将从列地址缓冲器12供给的列地址解码，并将一根与列地址对应的列线激活。这样，对应的列晶体管导通，可通过存储单元阵列17的对应位线对存储单元进行存取。
在读出动作的情况下，把数据从与所激活的字线连接的存储单元读出到位线，由读出放大器22检测出位线数据。与所激活的列线对应的读出数据通过输出缓冲器23被输出到外部。在写入动作的情况下，从外部供给输入缓冲器19的数据通过与所激活的列线对应的位线被写入到与所激活的字线连接的存储单元内。在读出动作和写入动作的双方的情况下，与所激活的字线对应，将与存储单元连接的阳极线选择性激活。
在本发明中设有位线电平移动器21。该位线电平移动器21在读出动作时，在字线和阳极线的双方被选择性激活期间中，执行将位线电位下拉的动作。这样，与数据“0”的存储单元连接的位线电位在将阳极线非激活之后稳定在比接地电位低的电位。并且，通过把位线电位的下拉量设定成适当量，与数据“1”的存储单元连接的位线电位在将阳极线非激活之后稳定在比接地电位高的电位。
读出放大器22通过使用接地电位作为参照电位，增大位线电位和参照电位的电位差，确定读出数据。
图2是用于对本发明的强电介体半导体存储装置的读出动作进行说明的图。图2所示的结构对应于与图1的存储单元阵列17、位线电平移动器21、以及读出放大器22相关联的部分。
对应行地址而被选择性激活的字线WL与NMOS晶体管32的栅极连接。NMOS晶体管32的源极端与强电介体存储单元31的一端连接，漏极端与位线BL0或BL1连接。存储单元31的另一端与和字线一起被选择性激活的阳极线PL连接。
位线BL0和BL1与读出放大器电路34连接。读出放大器电路34还与作为参照电位(基准电位)的地电位连接。并且，位线BL0和BL1与响应移位信号shift将位线电位电平下拉的NMOS晶体管33连接。
在以往的Up-Down(上-下)读出方式中，在将字线选择性激活来对存储单元进行存取期间，在将阳极线从LOW(接地电位)驱动到HIGH(电源电位VDD)之后，使阳极线返回到LOW，结果读出位线上出现的电平。在位线返回到LOW的时刻，位线上出现的电位在“1”数据的情况下为正电位，在“0”数据的情况下为接地电位。
在本发明中，在字线WL被选择性激活且阳极线PL是HIGH期间，把移位信号shift设定在HIGH，使NMOS晶体管33导通。这样，从位线BL0和BL1中去除电荷，将位线BL0和BL1的电位下拉。之后，当使阳极线PL返回到LOW时，位线BL0和BL1的电位在存储单元31的数据是“1”的情况下稳定在正电位，在是“0”的情况下稳定在负电位。
因此，使用把基准电位作为接地电位的读出放大器电路34，可判断为在正电位的情况下是“1”数据，在负电位的情况下是“0”数据。这样，在本发明的结构中，没有必要使用基准电位发生用的基准单元。
图3是用于对图2的电路动作进行说明的时序图。
首先，将字线WL选择性激活并设定在HIGH。之后，当将阳极线PL选择性激活并设定在HIGH时，与存储单元31的存储数据对应的电位出现在位线BL0和BL1上。在该例中，在与位线BL0连接的存储单元31内存储有“0”的数据，在与位线BL1连接的存储单元31内存储有“1”的数据。
然后，在阳极线PL被选择性激活期间，将移位信号shift设定在HIGH。这样，在位线BL0和BL1上的电荷被去除，在移位信号shift是HIGH的期间电位下降。之后，当使阳极线PL返回到LOW时，位线BL0和BL1的电位各自稳定在负电位和正电位。
在使阳极线PL返回到LOW之后，输入将读出放大器激活的读出放大器激活信号SAEN，驱动读出放大器电路34。这样，作为负电位的位线BL0的电位，其与接地电位GND的差被放大而成为规定的负侧电源电压VBB。并且，作为正电位的位线BL1的电位，其与接地电位GND的差被放大而成为规定的正侧电源电压VDD。
图4A表示在数据“0”的情况下的存储单元的极化量变化，图4B表示在数据“1”的情况下的存储单元的极化量变化。
图4A和图4B所示的状态①至④相当于图3所示的期间①至④。横轴表示施加给阳极线PL的电压，纵轴Pr表示存储单元的极化量。图中的曲线表示存储单元的滞后特性。在存储数据是“0”的情况下，存储单元的状态位于上侧的滞后曲线上。在存储数据是“1”的情况下，存储单元的状态位于下侧的滞后曲线上。
当阳极线PL的电位是零时，存储单元处在①的状态位置。当把阳极线电位设定在HIGH时，存储单元处于②的状态。此时，与滞后曲线的右端对应的电位V0和存储单元的②的状态的横轴位置的差成为位线上出现的电位。之后，通过抽出位线电荷，位线电位减少，存储单元的状态移动到③的位置。此时，电位V0和存储单元的③的状态的横轴位置的差是位线上出现的电位。并且，当使阳极线PL的电位返回到零时，存储单元的状态移动到④的位置。此时，原点0的横轴位置和存储单元的④的状态的横轴位置的差是位线上出现的电位。
即，在图4A所示的数据“0”的情况下，位线电位为负电平，在图4B所示的数据“1”的情况下，位线电位为正电平(阳极线电位的负的方向与位线电位的正的方向对应)。
在位线电位根据存储数据为正负电压的④的状态下，使用图2所示的读出放大器电路34将位线和接地电位的差放大来检测(读出)数据。
图5是表示本发明使用的读出放大器电路34的电路结构的一例的图。本发明使用的读出放大器电路34，由于读出对象的电位为正负两者，因而有必要采用不仅正电位的检测，而且负电位的检测也不会发生问题的结构。
图5的读出放大器电路34包括：NMOS晶体管41至45，PMOS晶体管46至48，以及倒相器49。该读出放大器电路34与普通读出放大器的结构相同，然而使用正电源电压VDD和负电源电压VBB作为驱动用电压。负电源电压VBB例如由通过电容耦合的泵激动作发生降压电压的降压电压生成电路来生成。
当读出放大器激活信号SAEN为HIGH时，NMOS晶体管45和PMOS晶体管48导通而激活读出放大器，将位线BL和接地电位的差放大。
图6是表示生成将位线电位下拉的移位信号shift的电路结构的例的图。
图6的移位信号生成电路包括：NAND电路51，倒相器52和53，强电介体存储单元54，以及电阻55。存储单元54是与存储单元阵列17的数据存储用的存储单元构成相同的元件。该存储单元54的电容是C，电阻55的电阻值是R。
当位线位移允许信号BLSE为HIGH时，NAND电路51的双方的输入为HIGH，移位信号shift为HIGH。之后，按照由电阻R和电容C决定的时间常数τCR延迟，倒相器52的输入为HIGH。这样，倒相器52的输出为LOW，移位信号shift为LOW。
图7是表示位线移位允许信号BLSE和移位信号shift的关系的图。
如图7所示，移位信号shift在从位线移位允许信号BLSE为HIGH起的期间T间，成为HIGH的信号。此处，期间T与时间常数τCR成比例。
图8是表示存储单元54的时效劣化的图。存储单元54由于长时间持续保持同一数据而使电特性劣化，其电容C如图8所示随时间t减少。与此对应，由电阻R和电容C决定的时间常数τCR也减少。
图9是表示由图6的移位信号生成电路生成的移位信号的脉宽的时效变化的图。
当如图8所示那样存储单元54的电容C随时间减少，与此对应，由电阻R和电容C决定的时间常数τCR减少时，如图9所示，由移位信号生成电路生成的移位信号shift，其脉宽逐渐变窄。这样，与存储单元阵列17(图1)的存储单元31(图2)的时效劣化对应，可适当减少位线的电位下拉量。
图10是表示在使用图6的移位信号生成电路的情况下的位线电位的时效变化的图。
在图10中，横轴表示对存储单元的读出/写入次数，纵轴表示数据“0”的情况和数据“1”的情况的位线电位。虚线61表示在数据“1”的情况下读出到位线上的电位，实线63表示从读出“1”的数据电位到由移位信号shift抽出电荷后的位线电位。并且，虚线62表示在数据“0”的情况下读出到位线上的电位，实线64表示从读出“0”的数据电位到由移位信号shift抽出电荷后的位线电位。
在根据移位信号shift将电位下拉之后，理想的是，数据“1”的电位63和数据“0”的电位64的中间位置正好是作为参照电位的接地电位。这是因为，如果中间位置位于接地电位，则可进行容限最大和具有可靠性的数据读出。
在图10中，如虚线61和虚线62所示，随着读出/写入次数的增加，“1”的数据电位逐渐下降，“0”的数据电位逐渐上升。“1”的数据电位下降的倾斜比“0”的数据电位上升的倾斜大。因此，假设由移位信号shift下拉的电位移位量固定，在根据移位信号shift将电位下拉之后，数据“1”的电位和数据“0”的电位的中间位置随着时间经过而逐渐下降。
对此，当如图10所示那样使电位移位量按A→B→C那样逐渐减少时，在由移位信号shift将电位下拉之后，数据“1”的电位63和数据“0”的电位64的中间位置总是位于接地电位(电位0)附近而与时效变化无关。
因此，如果使用图6那样的移位信号生成电路，则如图9所示，移位信号shift的脉宽发生时效变化而逐渐减少，存储单元阵列17的位线的电位下拉量适当减少。这样，如图10所示，可使数据“1”的电位和数据“0”的电位的中间位置总是位于接地电位(电位0)附近而与时效变化无关，可实现确保充分容限和具有可靠性的数据读出。
另外，在图6的结构中，电容C由存储单元54实现，然而也可以由普通电容器实现。在此情况下，移位信号shift的脉宽固定，即使时间经过，位线的电位移位量也恒定。在此情况下，容限与图10的情况相比较减小，然而如果预料数据电位的时效变化而适当设定移位信号shift的脉宽，则可长时间维持可进行正常数据读出的状态。
并且，使移位信号的脉宽变化的结构不限于如图6的结构那样依靠存储单元54的时效变化来实现的结构，还可考虑采用例如根据在寄存器内设定的值调整脉宽、适当设定该寄存器值的结构等的各种电路实现方法。
图11是用于对本发明的强电介体半导体存储装置的读出动作的另一实施例进行说明的图。图11所示的结构与图2所示的结构相比较，NMOS晶体管33被置换成耗尽型晶体管33A。晶体管33A的栅极端子与位线连接，形成二极管连接。
在字线WL被选择性激活并且阳极线PL是HIGH的期间，当位线电位从零朝正的方向上升时，晶体管33A导通并动作，以便抽出电荷。这样，当阳极线PL再次返回到接地电平GND时，位线BL0和BL1的电位在存储单元31的数据是“1”的情况下稳定在正电位，在是“0”的情况下稳定在负电位。
因此，使用把基准电压作为接地电位的读出放大器电路34，可判断为在正电位的情况下是“1”数据，在负电位的情况下是“0”数据。这样，在本实施例的结构中，由于不使用移位信号shift，因而没有必要设置发生移位信号的电路。
图12是用于对图11的电路动作进行说明的时序图。
首先，将字线WL选择性激活并设定在HIGH。之后，当将阳极线PL选择性激活并设定在HIGH时，与存储单元31的存储数据对应的电位出现在位线BL0和BL1上。在该例中，在与位线BL0连接的存储单元31内存储有“0”的数据，在与位线BL1连接的存储单元31内存储有“1”的数据。
当数据电位出现在位线BL0和BL1上时，晶体管33A导通，位线BL0和BL1的电荷被抽出，其电位下降。之后，当使阳极线PL返回到LOW时，位线BL0和BL1的电位各自稳定在负电位和正电位。
在使阳极线PL返回到LOW之后，输入将读出放大器激活的读出放大器激活信号SAEN，驱动读出放大器电路34。这样，作为负电位的位线BL0的电位，其与接地电位GND的差被放大而成为规定的负侧电源电压VBB。并且，作为正电位的位线BL1的电位，其与接地电位GND的差被放大而成为规定的正侧电源电压VDD。
以上，根据实施例对本发明作了说明，然而本发明不限于上述实施例，可在权利要求所述的范围内进行各种变形。

Claims (9)

1.一种半导体存储装置，其特征在于，包括：
位线；
与该位线连接的晶体管；
通过该晶体管与该位线连接的强电介体存储单元；
移位电路，与该位线连接，对应该存储单元的存储数据将该位线上出现的数据电位下拉；以及
读出放大器，与该位线和接地电位连接，将由该移位电路下拉后的数据电位和该接地电位的电位差放大，
该移位电路是在导通时将该位线与该接地电位连接的NMOS晶体管，
并且该半导体存储装置还包括：移位信号生成电路，生成施加给该NMOS晶体管的栅极的移位信号。
2.根据权利要求1所述的半导体存储装置，其特征在于，该移位信号生成电路可调整该移位信号的脉宽。
3.根据权利要求2所述的半导体存储装置，其特征在于，该移位信号生成电路使该移位信号的脉宽产生时效变化。
4.根据权利要求3所述的半导体存储装置，其特征在于，该移位信号生成电路根据强电介体存储单元的电容的时效变化使该移位信号的脉宽发生时效变化。
5.根据权利要求1所述的半导体存储装置，其特征在于，由该移位电路下拉后的数据电位，在该存储单元的存储数据是1的情况下，是比该接地电位高的电位，在该存储单元的存储数据是0的情况下，是比该接地电位低的电位。
6.根据权利要求1所述的半导体存储装置，其特征在于，该读出放大器由正电源电压和负电源电压驱动。
7.一种半导体存储装置，其特征在于，包括：
位线；
与该位线连接的晶体管；
通过该晶体管与该位线连接的强电介体存储单元；
移位电路，与该位线连接，对应该存储单元的存储数据将该位线上出现的数据电位下拉；以及
读出放大器，与该位线和接地电位连接，将由该移位电路下拉后的数据电位和该接地电位的电位差放大，该移位电路是在导通时将该位线与该接地电位连接的耗尽型晶体管，该耗尽型晶体管的栅极与该位线连接。
8.一种半导体存储装置，其特征在于，包括：
位线；
与该位线连接的晶体管；
通过该晶体管与该位线连接的强电介体存储单元；
与该存储单元连接的阳极线；
移位电路，与该位线连接，在该阳极线被激活期间将该位线与该接地电位连接，由此对应该存储单元的存储数据将该位线上出现的数据电位下拉；以及
读出放大器，与该位线和接地电位连接，在将该阳极线非激活之后，将由该移位电路所下拉并且由该位线与非激活后的该阳极线之间的电位差所下拉后的数据电位和该接地电位的电位差放大。
9.一种半导体存储装置中的数据读出方法，其特征在于，包括：
把数据从强电介体存储单元读出到位线的步骤；
在阳极线被激活期间，通过从该位线中抽出电荷来将该位线上出现的数据电位下拉的步骤；以及
在将该阳极线非激活之后，将通过抽出上述电荷和将上述阳极线非激活而下拉后的数据电位与接地电位的电位差放大，由此来读出数据的步骤。
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