CN108648775B - 灵敏放大器、半导体存储装置及电压差的放大方法 - Google Patents

Abstract

本发明提供一种灵敏放大器、半导体存储装置及电压差的放大方法，该灵敏放大器包括四个晶体管：第一晶体管的漏极连接第一数据线，源极连接第一时钟信号，栅极连接第二数据线；第二晶体管的漏极连接第二数据线，源极连接第一时钟信号，栅极连接第一数据线；第三晶体管的源极连接第二时钟信号，栅极连接第二数据线；第四晶体管的漏极连接第二数据线，源极连接第二时钟信号，栅极连接第一数据线；第二时钟信号启动在第一数据线上的电压和第二数据线上的电压之间的电压差达到第一阈值，使第三晶体管和第四晶体管放大电压差；第一时钟信号启动在电压差达到第二阈值，使第一晶体管下拉第一数据线上的电压，可提高灵敏度，提升放大速度。

Description

灵敏放大器、半导体存储装置及电压差的放大方法

技术领域

本发明涉及半导体存储技术领域，尤其涉及一种灵敏放大器、半导体存储装置及电压差的放大方法。

背景技术

半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等，通常由存储单元(Memory Cell)组成的两维阵列设置。每行的存储单元可以由字线(Word Line，简称WL)进行选择，每列的存储单元可以由位线(Bit Line，简称BL)和反位线(Bit Line Bar，简称BLB)进行选择，以将信息写入存储单元或从存储单元读出存储的信息。

从存储单元中读出信息或者向存储单元写入信息可以由两级灵敏放大器执行，第一级灵敏放大器用于感应并放大BL和BLB上的电压差，并输出至两条数据线，由第二级灵敏放大器感应并放大这两条数据线上的电压差，并通过后级驱动电路驱动输出。

如图1所示为现有技术中常用的第二级灵敏放大器的电路图，(第二级)灵敏放大器100包括两个交叉耦合的N型晶体管110和120，当一条数据线DL′上的电压V1′和另一条数据线DLB′上的电压V2′之差达到感测电压值时，时钟信号启动，灵敏放大器100开始工作，放大V1′和V2′之间的差值。在V1′与V2′的电压差小于感测电压值时启动时钟信号/>将会造成误动作。感测电压值反应了灵敏放大器100的灵敏度，它是由两个N型晶体管110和120之间的匹配度以及DL′上的寄生电容C1′和DLB′上的寄生电容C2′之间的匹配度所决定。若要提高灵敏度，需将存储单元的电容值加大，这会造成存储装置的电路版图面积增大。

发明内容

本发明实施例提供一种灵敏放大器、半导体存储装置及电压差的放大方法，以解决或缓解现有技术中的一项或更多项技术问题。

作为本发明实施例的一个方面，本发明实施例提供一种灵敏放大器，包括：

第一晶体管，所述第一晶体管的漏极连接于第一数据线，所述第一晶体管的源极连接于第一时钟信号，所述第一晶体管的栅极连接于第二数据线；

第二晶体管，所述第二晶体管的漏极连接于所述第二数据线，所述第二晶体管的源极连接于所述第一时钟信号，所述第二晶体管的栅极连接于所述第一数据线；

第三晶体管，所述第三晶体管的漏极连接于所述第一数据线，所述第三晶体管的源极连接于第二时钟信号，所述第三晶体管的栅极连接于所述第二数据线；以及

第四晶体管，所述第四晶体管的漏极连接于所述第二数据线，所述第四晶体管的源极连接于所述第二时钟信号，所述第四晶体管的栅极连接于所述第一数据线；

其中，所述第二时钟信号的启动在第一电压和第二电压之间的电压差达到第一阈值，使所述第三晶体管和所述第四晶体管放大所述电压差；

所述第一时钟信号的启动在所述电压差达到第二阈值，使所述第一晶体管下拉所述第一电压；以及

所述第一电压是所述第一数据线上的电压，所述第二电压是所述第二数据线上的电压，并且所述第一阈值小于所述第二阈值。

进一步地，所述第一电压小于所述第二电压。

优选地，当启动所述第二时钟信号，所述第三晶体管下拉所述第一电压，所述第四晶体管下拉所述第二电压，并且所述第三晶体管下拉所述第一电压的速度大于所述第四晶体管下拉所述第二电压的速度。

优选地，当启动所述第一时钟信号，所述第一晶体管和所述第三晶体管共同下拉所述第一电压，所述第一晶体管具有高外观比的半导体工艺结构，以使所述第一晶体管下拉所述第一电压的速度大于所述第三晶体管下拉所述第一电压的速度。

优选地，当启动所述第一时钟信号，所述第二晶体管和所述第四晶体管共同下拉所述第二数据线的电压，所述第二晶体管具有高外观比的半导体工艺结构，以使所述第二晶体管下拉所述第二电压的速度大于所述第四晶体管下拉所述第二电压的速度。

优选地，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管包括N型晶体管。

进一步地，所述第三晶体管和所述第四晶体管具有长沟道半导体工艺结构，以抑制所述第三晶体管和所述第四晶体管的短沟道效应。

作为本发明实施例的另一个方面，本发明实施例提供一种半导体存储装置，包括第一数据线、第二数据线以及如上所述的灵敏放大器。

作为本发明实施例的另一个方面，本发明实施例提供一种电压差的放大方法，包括：

提供如上所述的灵敏放大器；

当所述第一电压和所述第二电压之间的电压差达到所述第一阈值时，启动所述第二时钟信号，使所述第三晶体管和所述第四晶体管放大所述电压差；

当所述电压差达到所述第二阈值时，启动所述第一时钟信号，使所述第一晶体管下拉所述第一电压。

进一步地，所述放大方法还包括：

当所述第一电压被下拉至使所述第二晶体管和所述第四晶体管的导通电压均大于所述第一电压时，所述第二电压达到稳定；

当所述第一数据线上的寄生电容完成放电时，所述第一电压达到稳定。

本发明实施例采用上述技术方案，可以增加灵敏度，提升放大速度。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为现有技术中的第二级灵敏放大器的电路图。

图2为本实施例的灵敏放大器的电路图。

图3为本实施例的灵敏放大器的时序仿真图。

图4为本实施例的灵敏放大器的时序原理图。

图5为NMOS晶体管的半导体工艺结构图。

图6为NMOS晶体管的沟道长度与导通电压的关系图。

附图标记说明：

现有技术：

100---灵敏放大器； 110、120---N型晶体管；

DL′---数据线； DLB′---第二数据线；

C1′、C2′---寄生电容； φ---时钟信号。

本发明实施例：

200---灵敏放大器； 210---第一晶体管；

220---第二晶体管； 230---第三晶体管；

240---第四晶体管；

DL---第一数据线； DLB---第二数据线；

C1---第一数据线的寄生电容； C2---第二数据线的寄生电容；

φ1---第一时钟信号； φ2---第二时钟信号；

V1---第一数据线的电压； V2---第二数据线的电压。

G1、G2、G3、G4---栅极； D1、D2、D3、D4---源极；

S1、S2、S3、S4---漏极； V_φ2---第一阈值；

V_φ1---第二阈值。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

本发明实施例旨在提供一种灵敏放大器，包括两级交叉耦合的晶体管，在两个阶段分别进行放大，以提高灵敏放大器的灵敏度，并提升放大速度。

如图2所示，本实施例的灵敏放大器200包括两级晶体管，其中第一级晶体管包括交叉耦合的第一晶体管210和第二晶体管220，第二级晶体管包括交叉耦合的第三晶体管230和第四晶体管240。

优选地，第一晶体管210、第二晶体管220、第三晶体管230以及第四晶体管240是N型晶体管，即N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，简称NMOS)晶体管。

具体地，第一晶体管210的漏极D1连接于第一数据线DL(Data Line，即数据线)，其源极S1连接于第一时钟信号φ1，其栅极G1连接于第二数据线DLB(Data Line Bar，即反数据线)。第二晶体管220的漏极D2连接于第二数据线DLB，其源极S2连接于第一时钟信号φ1，其栅极G2连接于第一数据线DL。第三晶体管230的漏极D3连接于第一数据线DL，其源极S3连接于第二时钟信号φ2，其栅极G3连接于第二数据线DLB。第四晶体管240的漏极D4连接于第二数据线DLB，其源极S4连接于第二时钟信号φ2，其栅极G4连接于第一数据线DL。

第一数据线DL上具有寄生电容C1，第二数据线DLB上具有寄生电容C2，需要说明的是，在电路布线设计时，第一数据线DL和第二数据线DLB都没有连接电容元器件，但由于布线之间总是有互容，即寄生电容，因此，在图2中，我们分别用C1代表第一数据线DBL上的寄生电容，用C2代表第二数据线DLB上的寄生电容。

如图3所示和图4所示，灵敏放大器200的工作过程包括两个阶段Q1和Q2，其中，图3为灵敏放大器200在工作过程中对第一数据线DL上的电压V1和第二数据线DLB上的电压V2的采样仿真图，图4是灵敏放大器200的工作原理图，下面结合图3和图4介绍灵敏放大器200的时序设计和放大方法。

(1)第一阶段Q1：

当第一数据线DL上的电压V1与第二数据线DLB上的电压V2之间的电压差达到第一阈值V_φ2时，开启第二时钟信号φ2，第二时钟信号φ2开始下降，当φ2与V2之间的电压差达到第三晶体管230的导通电压V₂₃₀时，第三晶体管230导通(在t1时刻)，第三晶体管230将下拉第一数据线DL上的电压V1；随着φ2继续下降，当φ2与V1之间的电压差达到第四晶体管240的导通电压V₂₄₀时，第四晶体管240导通(在t2时刻)，第四晶体管240将下拉第二数据线DLB上的电压V2，设置V2大于V1，即第三晶体管230的栅极G3和源极S3之间的电压V_GS3大于第四晶体管240的栅极G4和源极S4之间的电压V_GS4，于是，第三晶体管230下拉V1的速度大于第四晶体管240下拉V2的速度，进而放大V1与V2之间的电压差。

灵敏放大器200的灵敏度跟第一阈值V_φ2的取值有关，若要提高灵敏度，可以降低第一阈值V_φ2。

上述公式中，C是DL上的寄生电容C1的电容值，β是第三晶体管230的电导(conductance)，δC是C的变化率，反应了DL上的寄生电容C1与DLB上的寄生电容C2之间的匹配度，δβ是β的变化率，δV₂₃₀是第三晶体管230的导通电压V₂₃₀的变化率，δβ和δV₂₃₀反应了第三晶体管230与第四晶体管240之间的匹配度，因此，δV₂₃₀对第一阈值V_φ2的影响最大，若要提升灵敏度，减小第一阈值V_φ2，应当降低δV₂₃₀。

如图5所示是常见的NMOS晶体管的半导体工艺结构图，L是沟道长度，W是沟道宽度，NMOS晶体管的导通电压V_T与其沟道长度L有关，造成δV_T(导通电压V_T的变化率)的原因为NMOS晶体管的漏极引入的势垒降低(DIBL,Drain Induced Barrier Lowing)，NMOS晶体管的沟道长度L愈短，V_T下降的速度愈快，当L>L0时，V_T变化的速度趋于平缓，如图6所示。需要说明的是，在半导体技术领域，长沟道半导体工艺结构根据工艺制程不同，有不同的尺寸范围，而沟道长度L也受工艺制程的限制，本实施中，“长沟道”应理解为在工艺制程的可实现范围内，可以使导通电压缓慢变化的沟道长度L(例如L0)，以抑制短沟道效应。

因此，本实施例中，第三晶体管230优选具有长沟道半导体工艺结构，以抑制其短沟道效应，降低δV₂₃₀，进而减小第一阈值V_φ2，以增加灵敏放大器200的灵敏度。优选地，第四晶体管240也同样具有长沟道半导体工艺结构，增加灵敏放大器200的灵敏度。

(2)第二阶段Q2：

请参阅图3和图4，当第一数据线DL上的电压V1与第二数据线DLB上的电压V2之间的电压差继续增大，并达到第二阈值V_φ1时，启动第一时钟信号φ1，第一时钟信号φ1开始下降，当φ1与V2之间的电压差达到第一晶体管210的导通电压V₂₁₀时，第一晶体管210导通(在t3时刻)，开始和第三晶体管230共同下拉第一数据线DL上的电压V1，并且第一晶体管210下拉V1的速度大于第三晶体管230下拉V1的速度。优选地，第一晶体管210具有高外观比的半导体工艺结构，从而快速下拉V1，提升放大速度。

请参阅图5，“外观比”是沟道宽度W与沟道长度L的比例，外观比与晶体管在工作时所产生的电流速度成正比，高外观比可以使晶体管在工作时产生高电流。需要说明的是，在半导体技术领域，“高外观比”半导体工艺结构根据工艺制程不同，有不同的尺寸范围，本实施例中，“高外观比”应理解为在工艺制程的可实现范围内，尽可能增加沟道宽度W与沟道长度L的比例，以提升灵敏放大器200的放大速度。

在第二阶段Q2中，当V1与φ1之间的电压差达到第二晶体管220的导通电压V₂₂₀时，第一晶体管220导通，开始和第四晶体管240共同下拉V2，并且第二晶体管220下拉V2的速度大于第三晶体管230下拉V2的速度。第二晶体管220也可以具有高外观比的半导体工艺结构。

需要说明的是，因为V1快速下降，因此V1与φ1之间的电压差也可能不会使第二晶体管220导通。

随着V1快速下降，当V1小于第二晶体管220的导通电压V₂₂₀时，第二晶体管220关闭，当V1小于第四晶体管240的导通电压V₂₄₀时，第四晶体管240关闭，当第二晶体管220和第四晶体管240都关闭时，V2被停止下拉，V2不再下降，即第二数据线DLB上的电压V2达到稳定(在t4时刻之后)。

(3)完成放大程序：

随着第一数据线DL被快速下拉，V1快速下降，第一数据线DL上的寄生电容C1快速放电，当寄生电容C1完成放电时，V1不再下降，即第一数据线DL上的电压V1达到稳定，从而完成放大程序。

本实施例的灵敏放大器200通过第二级晶体管(第三晶体管230和第四晶体管240)，可以在DL和DLB上的电压差很小时就启动放大程序，从而增加灵敏度，通过第一级晶体管(第一晶体管210和第二晶体管220)，可以快速下拉DL，以快速抽空DL上的寄生电容C1中的电荷，进而提升放大速度。

本实施例的灵敏放大器还可以包括逻辑控制单元，用以在第一数据线DL上的电压V1与第二数据线DLB上的电压V2之间的电压差达到第一阈值V_φ2时，开启第二时钟信号φ2；以及当第一数据线DL上的电压V1与第二数据线DLB上的电压V2之间的电压差达到第二阈值V_φ1时，开启第一时钟信号φ1。

本实施例中，第一时钟信号φ1的开启是指使能第一时钟信号φ1翻转为低电平信号，第二时钟信号φ2的开启是指使能第二时钟信号φ2翻转为低电平。

作为本实施例的另一个方面，本实施例还提供一种半导体存储装置，包括由多个存储单元构成的存储阵列，每行的存储单元可以由WL进行选择，每列的存储单元可以由BL和BLB进行选择，以将信息写入存储单元或从存储单元读出存储的信息。

本实施例的半导体存储装置还包括第一灵敏放大器和第二级灵敏放大器，其中，第一级灵敏放大器用于感应并放大BL和BLB上的电压差，并输出至第一数据线DL和第二数据线DLB。第二级灵敏放大器可以采用如上所述的灵敏放大器200，灵敏放大器200感应并放大DL和DLB上的电压差，并通过后级驱动电路驱动输出，进而从存储单元中读出信息或者向存储单元写入信息。

采用以上所述的灵敏放大器200可以使存储单元中的信息被正确快速地写入或读出。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种灵敏放大器，其特征在于，包括：

第一晶体管，所述第一晶体管的漏极连接于第一数据线，所述第一晶体管的源极连接于第一时钟信号，所述第一晶体管的栅极连接于第二数据线；

第二晶体管，所述第二晶体管的漏极连接于所述第二数据线，所述第二晶体管的源极连接于所述第一时钟信号，所述第二晶体管的栅极连接于所述第一数据线；

第三晶体管，所述第三晶体管的漏极连接于所述第一数据线，所述第三晶体管的源极连接于第二时钟信号，所述第三晶体管的栅极连接于所述第二数据线；以及

第四晶体管，所述第四晶体管的漏极连接于所述第二数据线，所述第四晶体管的源极连接于所述第二时钟信号，所述第四晶体管的栅极连接于所述第一数据线；

其中，所述第二时钟信号的启动在第一电压和第二电压之间的电压差达到第一阈值，使所述第三晶体管和所述第四晶体管放大所述电压差；

所述第一时钟信号的启动在所述电压差达到第二阈值，使所述第一晶体管下拉所述第一数据线的电压；以及

所述第一电压是所述第一数据线上的电压，所述第二电压是所述第二数据线上的电压，并且所述第一阈值小于所述第二阈值，

其中，所述第一数据线上具有第一寄生电容，所述第二数据线上具有第二寄生电容。

2.根据权利要求1所述的灵敏放大器，其特征在于，所述第一电压小于所述第二电压。

3.根据权利要求1所述的灵敏放大器，其特征在于，当启动所述第二时钟信号，所述第三晶体管下拉所述第一电压，所述第四晶体管下拉所述第二电压，并且所述第三晶体管下拉所述第一电压的速度大于所述第四晶体管下拉所述第二电压的速度。

4.根据权利要求3所述的灵敏放大器，其特征在于，当启动所述第一时钟信号，所述第一晶体管和所述第三晶体管共同下拉所述第一电压，所述第一晶体管具有高外观比的半导体工艺结构，以使所述第一晶体管下拉所述第一电压的速度大于所述第三晶体管下拉所述第一电压的速度。

5.根据权利要求3所述的灵敏放大器，其特征在于，当启动所述第一时钟信号，所述第二晶体管和所述第四晶体管共同下拉所述第二数据线的电压，所述第二晶体管具有高外观比的半导体工艺结构，以使所述第二晶体管下拉所述第二电压的速度大于所述第四晶体管下拉所述第二电压的速度。

6.根据权利要求1所述的灵敏放大器，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管包括N型晶体管。

7.根据权利要求1至6任一项所述的灵敏放大器，其特征在于，所述第三晶体管和所述第四晶体管具有长沟道半导体工艺结构，以抑制所述第三晶体管和所述第四晶体管的短沟道效应。

8.一种半导体存储装置，其特征在于，包括第一数据线、第二数据线以及如权利要求1所述的灵敏放大器。

9.一种电压差的放大方法，其特征在于，包括：

提供如权利要求1所述的灵敏放大器；

当所述第一电压和所述第二电压之间的电压差达到所述第一阈值时，启动所述第二时钟信号，使所述第三晶体管和所述第四晶体管放大所述电压差；

当所述电压差达到所述第二阈值时，启动所述第一时钟信号，使所述第一晶体管下拉所述第一电压。

10.根据权利要求9所述的放大方法，其特征在于，所述放大方法还包括：

当所述第一电压被下拉至使所述第二晶体管和所述第四晶体管的导通电压均大于所述第一电压时，所述第二电压达到稳定；

当所述第一数据线上的寄生电容完成放电时，所述第一电压达到稳定。