CN108597550B

CN108597550B - 灵敏放大器及应用其的存储装置和时序控制方法

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Publication number: CN108597550B
Application number: CN201810757675.9A
Authority: CN
Inventors: 请求不公布姓名
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2018-07-11
Filing date: 2018-07-11
Publication date: 2023-10-13
Anticipated expiration: 2038-07-11
Also published as: CN108597550A

Abstract

本发明提供一种灵敏放大器及应用其的存储装置和时序控制方法，灵敏放大器包括N条伪字线和N个降压单元组，每个降压单元组均包括连接于位线的第一降压单元以及连接于反位线的第二降压单元，同一降压单元组中的第一降压单元和第二降压单元连接于同一条伪字线；在降压阶段，m条伪字线开启，连接于m条伪字线的m个降压单元组中的第一降压单元与位线上的寄生电容进行电荷分享，以使位线上的电压从预充电压下降至降压电压；连接于m条伪字线的m个降压单元组中的第二降压单元与反位线上的寄生电容进行电荷分享，以使反位线上的电压从预充电压下降至降压电压；预充电压和降压电压之间的差值与N条伪字线的开启数量成正比，该技术方案可以提高灵敏度。

Description

灵敏放大器及应用其的存储装置和时序控制方法

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种灵敏放大器及应用其的存储装置和时序控制方法。

背景技术

半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等，通常由存储单元组成的两维阵列设置。每行的存储单元可以由字线进行选择，每列的存储单元可以由位线和反位线进行选择，以将信息写入存储单元或从存储单元读出存储的信息。

从存储单元中读出信息或者向存储单元写入信息可以由两级灵敏放大器执行，第一级灵敏放大器用于感应并放大位线和反位线上的电压差，并输出至数据线(Data Line，简称DL)和反数据线(Data Line Bar，简称DLB)，由第二级灵敏放大器感应并放大数据线和反数据线上的电压差，并通过后级驱动电路驱动输出。若要提高灵敏度，需将存储单元的电容值加大，这会造成存储装置的电路版图面积增大。

发明内容

本发明实施例提供一种灵敏放大器及应用其的存储装置和时序控制方法，以解决或缓解现有技术中的一项或更多项技术问题。

作为本发明实施例的一个方面，本发明实施例提供一种灵敏放大器，包括：

感测单元，连接于位线和反位线之间，用于放大所述位线和所述反位线之间的电压差；

N条伪字线，其中，N是正整数；以及

N个降压单元组，分别连接一条所述伪字线，其中，每个降压单元组均包括连接于所述位线的第一降压单元以及连接于所述反位线的第二降压单元，其中，同一降压单元组中的所述第一降压单元和所述第二降压单元连接于同一条伪字线；

其中，在降压阶段，m条伪字线开启，连接于所述m条伪字线的m个降压单元组中的第一降压单元与所述位线上的寄生电容进行电荷分享，以使所述位线上的电压从预充电压下降至降压电压；连接于所述m条伪字线的m个降压单元组中的第二降压单元与所述反位线上的寄生电容进行电荷分享，以使所述反位线上的电压从所述预充电压下降至所述降压电压；其中，m小于等于N，所述预充电压和所述降压电压之间的差值与所述N条伪字线的开启数量成正比。

优选地，所述第一降压单元包括：

第一伪控制晶体管，所述第一伪控制晶体管的栅极连接于所述伪字线，所述第一伪控制晶体管的漏极连接于所述位线；

第一伪存储电容，连接于所述第一伪控制晶体管的源极与地线之间；以及

第一开关晶体管，所述第一开关晶体管的栅极连接于预充信号线，所述第一开关晶体管的漏极连接于所述第一伪控制晶体管的源极；所述第一开关晶体管的源极连接于所述地线；

其中，在预充电阶段，所述预充信号线开启，所述第一伪存储电容中的电荷被抽空，以作为所述第一降压单元在所述降压阶段的初始状态。

优选地，所述第二降压单元包括：

第二伪控制晶体管，所述第二伪控制晶体管的栅极连接于所述伪字线，所述第二伪控制晶体管的漏极连接于所述位线；

第二伪存储电容，连接于所述第二伪控制晶体管的源极与地线之间；以及

第二开关晶体管，所述第二开关晶体管的栅极连接于预充信号线，所述第二开关晶体管的漏极连接于所述第二伪控制晶体管的源极；所述第二开关晶体管的源极连接于所述地线；

其中，在预充电阶段，所述预充信号线开启，所述第二伪存储电容中的电荷被抽空，以作为所述第二降压单元在所述降压阶段的初始状态。

优选地，所述灵敏放大器还包括预充电电路，连接于所述位线与所述反位线之间，并连接于所述预充信号线，用于在所述预充电阶段，将所述位线和所述反位线充电至所述预充电压。

优选地，所述灵敏放大器还包括：

第一存储单元，连接于第一字线和所述位线；以及

第二存储单元，连接于第二字线和所述反位线；

其中，在电荷分享阶段，所述第一字线开启，N条所述伪字线关闭，所述第一存储单元与所述位线上的寄生电容进行电荷分享，以使所述位线上的电压上升至分享电压，以及所述第二字线关闭，以使所述反位线上的电压保持在所述降压电压。

优选地，在所述电荷分享阶段，所述位线和所述反位线之间的电压差与所述N条伪字线的开启数量成正比。

优选地，所述第一存储单元包括：

第一控制晶体管，所述第一控制晶体管的栅极连接于所述第一字线，第一控制晶体管的漏极连接于所述位线；以及

第一存储电容，连接于第一控制晶体管的源极与地线之间；

其中，在所述电荷分享阶段之前，所述第一存储电容被充电至工作电压。

优选地，所述第二存储单元包括：

第二控制晶体管，所述第二控制晶体管的栅极连接于所述第二字线，第二控制晶体管的漏极连接于所述位线；以及

第二存储电容，连接于第二控制晶体管的源极与地线之间；

作为本发明实施例的另一个方面，本发明实施例提供一种存储装置，包括位线、反位线以及如上所述的灵敏放大器。

作为本发明实施例的另一个方面，本发明实施例提供一种时序控制方法，包括：

提供如上所述的灵敏放大器；

在降压阶段，控制m条伪字线开启，使连接于所述m条伪字线的m个降压单元组中的第一降压单元与所述位线上的寄生电容进行电荷分享，以使所述位线上的电压从所述预充电压下降至所述降压电压；以及使连接于所述m条伪字线的m个降压单元组中的第二降压单元与所述反位线上的寄生电容进行电荷分享，以使所述反位线上的电压从所述预充电压下降至所述降压电压；其中，所述预充电压和所述降压电压之间的差值与所述伪字线的开启数量成正比；

在电荷分享阶段，控制所述位线上的电压上升至分享电压，并控制所述反位线上的电压保持在所述降压电压；以及

当所述位线和所述反位线之间的电压差大于阈值时，控制所述感测单元放大所述电压差。

优选地，所述灵敏放大器还包括连接于第一字线和所述位线之间的第一存储单元以及连接于第二字线和所述反位线之间的第二存储单元，所述时序控制方法还包括：

在所述电荷分享阶段，控制所述第一字线开启和N条所述伪字线关闭，使所述第一存储单元与所述位线上的寄生电容进行电荷分享，以使所述位线上的电压上升至分享电压，以及控制所述第二字线关闭，以使所述反位线上的电压保持在所述降压电压。

优选地，所述第一降压单元包括连接于预充信号线的第一伪存储电容，所述第二降压单元包括连接于所述预充信号线的第二伪存储电容，所述时序控制方法还包括：

在预充电阶段，控制所述预充信号线开启，使所述第一伪存储电容和所述第二伪存储电容中的电荷被抽空，以作为所述第一降压单元和所述第二降压单元在所述降压阶段的初始状态。

本发明实施例采用上述技术方案，可以提高灵敏度。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1和图2为本发明实施例的灵敏放大器的电路图；

图3为本发明实施例的灵敏放大器的时序设计图(开启一条伪字线)；

图4-1至图4-3为本发明实施例的灵敏放大器的时序设计图(开启m条伪字线)。

附图标记说明：

UN[0]、UN[1]、UN[N-1]：降压单元组；

DWL[0]、DWL[1]、DWL[N-1]：伪字线；

100：第一存储单元；

110：第一控制晶体管； 120：第一存储电容；

200：第一降压单元；

210：第一伪控制晶体管； 220：第一伪存储电容； 230：第一开关晶体管；

300：第二存储单元；

310：第二控制晶体管； 320：第二存储电容；

400：第二降压单元；

410：第二伪控制晶体管； 420：第二伪存储电容； 430：第二开关晶体管；

500：感测单元；

510：第一耦合晶体管； 520：第二耦合晶体管；

700：预充电单元；

710：第一预充晶体管； 720：第二预充晶体管； 730：第三预充晶体管；

G1/G2/G3/G4/G51/G52/G61/G62/G71/G72/G73：栅极；

D1/D2/D3/D4/D51/D52/D61/D62/D71/D72/D73：漏极；

S1/S2/S3/S4/S51/S52/S61/S62/S71/S72/S73：源极；

WL1：第一字线； WL2：第二字线； DWL：伪字线；

EQ：预充信号线； SAN：感测信号线；

BL：位线； BLB：反位线； C_BL/C_BLB：寄生电容；

V_Pre：预充电压； V1：分享电压。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

本发明实施例旨在提供一种灵敏放大器，通过在位线和反位线之间并联多组降压单元组，并分别由多条伪字线控制，以在位线(Bit Line，BL)和反位线(Bit Line Bar，BLB)之间的电压差达到阈值前，先降低位线和反位线上的电压，进而提高灵敏度。

下面结合附图介绍本实施例的灵敏放大器和时序控制方法。

如图1和图2所示，本实施例的灵敏放大器包括存储单元部分、降压部分、预充电部分和感测部分。如图3、图4-1、图4-2和图4-3所示，是本实施例的灵敏放大器的时序设计图，本实施例的灵敏放大器的时序控制包括预充电(Pre-charge)阶段Q1、降压(Under-drive)阶段Q2、电荷分享(Charge sharing)阶段Q3和感测(Sensing)阶段Q4。

需要说明的是，本实施例中，信号线包括：两条字线(WL1和WL2)、N条伪字线(DWL[0]、DWL[1]……DWL[N-1])、预充信号线EQ以及感测信号线SAN。信号线的“开启”通常是指使能有效，如用于使晶体管导通；“关闭”通常是指使能无效，如用于使晶体管关断。例如，在N型晶体管的栅极连接信号线时，信号线的“开启”是指信号线输出的电平信号使N型晶体管导通；信号线的“关闭”是指信号线输出的电平信号使N型晶体管关断。优选地，本实施例中各晶体管都为N型晶体管，以下不再赘述。

一、预充电部分：

即预充电单元700，包括第一预充晶体管710、第二预充晶体管720和第三预充晶体管730。第一预充晶体管710的漏极D71和源极S71分别连接于位线BL和预充电压V_Pre，第二预充晶体管720的漏极D72和源极S72分别连接于反位线BLB和预充电压V_Pre，第三预充晶体管730的漏极D73和源极S73分别连接于位线BL和反位线BLB，第一预充晶体管710的栅极G71、第二预充晶体管720的栅极G72和第三预充晶体管730的栅极G73都连接于预充信号线EQ，如图2所示。

在预充电阶段Q1，预充信号线EQ开启，第一预充晶体管710、第二预充晶体管720和第三预充晶体管730导通，使位线BL和反位线BLB充电到预充电压V_Pre，如图3和图4-1所示。

当预充信号线EQ关闭时，第一预充晶体管710、第二预充晶体管720和第三预充晶体管730关断，即预充电电路700不工作。

二、降压部分：

包括N条伪字线DWL[0]、DWL[1]……DWL[N-1]，以及N个降压单元组UG[0]、UG[1]……UG[N-1]，其中，N条伪字线和N个降压单元组一一对应连接，即伪字线DWL[0]与降压单元组UG[0]连接，伪字线DWL[1]与降压单元组UG[1]连接，……，伪字线DWL[N-1]与降压单元组UG[N-1]连接，其中，N是正整数，如图1所示。

每个降压单元组均包括连接于位线BL的第一降压单元200，以及连接于反位线BLB的第二降压单元400，并且，同一降压单元组中的第一降压单元200和第二降压单元400连接于同一条伪字线，如图1所示。

下面以降压单元组UG[1]为例进行介绍，请参阅图1。

第一降压单元200包括第一伪控制晶体管210、第一伪存储电容220和第一开关晶体管230，第一伪控制晶体管210的栅极G2连接于伪字线DWL，其漏极D2连接于位线BL，其源极S2通过第一伪存储电容220连接于地线；第一开关晶体管230的栅极G61连接于预充信号线EQ，其漏极D61连接于第一伪控制晶体管210的源极S2，其源极S61连接于地线。第一伪控制晶体管210和第一伪存储电容220相当于一个伪存储单元(存储单元也可以叫做内存细胞，Memory Cell，简称MC)，伪字线DWL控制第一伪控制晶体管210的导通和关断，预充信号线EQ控制第一开关晶体管230的导通和关断。

第二降压单元400包括第二伪控制晶体管410、第二伪存储电容420和第二开关晶体管430，第二伪控制晶体管410的栅极G4连接于伪字线DWL，其漏极D4连接于反位线BLB，其源极S4通过第二伪存储电容420连接于地线；第二开关晶体管430的栅极G62连接于预充信号线EQ，其漏极D62连接于第二伪控制晶体管410的源极S4，其源极S62连接于地线。第二伪控制晶体管410和第二伪存储电容420相当于一个伪MC，伪字线DWL控制第二伪控制晶体管410的导通和关断，预充信号线EQ控制第二开关晶体管430的导通和关断。

图3是在降压阶段Q2中仅开启一条伪字线DWL[1]的时序设计图。

(1)预充电阶段Q1：EQ开启，DWL[1]关闭。

第一开关晶体管230和第二开关晶体管430导通，第一伪存储电容220和第二伪存储电容420中的电荷被抽空，存储资料都为“0”。

(2)降压阶段Q2：DWL[1]开启，EQ关闭。

第一伪控制晶体管210导通，第一开关晶体管230关断，第一伪存储电容220与位线BL上的寄生电容C_BL进行电荷分享，以使位线BL上的电压下降至降压电压V2；第二伪控制晶体管410导通，第二开关晶体管430关断，第二伪存储电容420与反位线BLB上的寄生电容C_BLB进行电荷分享，以使反位线BLB上的电压下降至降压电压V2。

需要说明的是，在电路布线设计时，位线BL和反位线BLB都没有连接电容元器件，但由于布线之间总是有互容，即寄生电容，因此，在图1中，我们分别用C_BL代表位线BL上的寄生电容，用C_BLB代表反位线BLB上的寄生电容。

优选地，第二伪存储电容420的容值与第一伪存储电容220的容值相等。

三、存储单元部分：

包括第一存储单元100和第二存储单元300，可以是存储器中用来存储资料的存储单元。

第一存储单元100包括第一控制晶体管110和第一存储电容120，第一控制晶体管110的栅极G1连接于第一字线WL1，其漏极D1连接于位线BL，其源极S1通过第一存储电容120连接于地线。当第一存储电容120上的电荷被抽空(放电)时，其存储资料为“0”，当第一存储电容120被充电后(通常是被充电至工作电压VDD，VDD＝2V_Pre)，其存储资料为“1”，第一字线WL1通过控制第一控制晶体管110的导通或关断，进而控制第一存储电容120的充放电，以实现存储资料的写入或读出。

第二存储单元300包括第二控制晶体管310和第二存储电容320，第二控制晶体管310的栅极G3连接于第二字线WL2，其漏极D3连接于反位线BLB，其源极S3通过第二存储电容320连接于地线。当第二存储电容320上的电荷被抽空(放电)时，其存储资料为“0”，当第二存储电容320被充电后通常是被充电至工作电压VDD)，其存储资料为“1”，第二字线WL2通过控制第二控制晶体管310的导通或关断，进而控制第二存储电容320的充放电，以实现存储资料的写入或读出。

在电荷分享阶段Q3之前，第一存储电容120和第二存储电容320的存储资料为“1”。

在电荷分享阶段Q3，伪字线DWL[1]关闭，预充信号线EQ关闭，第一字线WL1开启，第二字线WL2关闭，第一控制晶体管110导通，第一存储电容120与位线BL上的寄生电容C_BL进行电荷分享，使位线BL上的电压上升至分享电压V1，第二控制晶体管310关断，反位线BLB上的寄生电容C_BLB不进行电荷分享，因此反位线BLB上的电压保持在降压电压V2，如图3所示。

也就是说，在电荷分享阶段Q3，位线BL和反位线BLB之间开始产生电压差。

四、感测部分：

即感测单元500，包括第一耦合晶体管510和第二耦合晶体管520：第一耦合晶体管510的栅极G51连接于反位线BLB，其漏极D51连接于位线BL，其源极S51连接于感测信号线SAN；第二耦合晶体管520的栅极G52连接于位线BL，其漏极D52连接于反位线BLB，其源极S52连接于感测信号线SAN，如图2所示。

当位线BL和反位线BLB上的电压差达到阈值时，感测信号线SAN开启，即在感测阶段Q4，感测单元500开始工作。随着SAN上的电压下降，第二耦合晶体管520先达到其导通电压V_T2，第二耦合晶体管520先导通(t1时刻)，开始下拉BLB上的电压；然后，第一耦合晶体管510达到其导通电压V_T1，第一耦合晶体管510导通(t2时刻)，开始下拉BL上的电压；在t3时刻，第一耦合晶体管510关断，不再下拉BL上的电压，BL上的电压达到稳定；在t4时刻，BLB上的电压与SAN上的电压相等，BLB上的电压也达到稳定，从而完成放大程序，如图3所示。

以上工作原理和时序控制方法是以仅控制降压单元组UG[1]为示例，本实施例的灵敏放大器包括N组降压单元组，其中，在降压阶段Q2，控制不同数量的伪字线开启，可使位线BL和反位线BLB上下降至不同值的降压电压V2，下面结合图4-1至图4-3进行介绍。

(1)预充电阶段Q1：感测信号线SAN关闭，N条伪字线DWL[0:N-1]关闭，预充信号线EQ开启。

如图4-1所示，位线BL和反位线BLB被充电至预充电压V_Pre，N个第一降压单元200中的第一伪存储电容220的电荷被抽空，N个第二降压单元400中的第二伪存储电容420的电荷被抽空。

(2)降压阶段Q2：

m条伪字线开启(m≤N)，EQ关闭，SAN关闭，WL1关闭，WL2关闭。

与m条伪字线相连接的m个第一降压单元200与位线BL上的寄生电容C_BL进行电荷分享，使位线BL上的电压从预充电压V_Pre下降至降压电压；与m条伪字线相连接的m个第二降压单元400与反位线BLB上的寄生电容C_BLB进行电荷分享，使反位线BLB上的电压从预充电压V_Pre下降至降压电压，如图4-1所示。

其中，m＝0时，位线BL和反位线BLB上的电压没有下降；m＝1时，位线BL和反位线BLB上的电压可以下降大约67毫伏(mV)；m＝2时，位线BL和反位线BLB上的电压可以下降大约120毫伏(mV)；m＝3时，位线BL和反位线BLB上的电压可以下降大约163毫伏(mV)；m＝4时，位线BL和反位线BLB上的电压可以下降大约199毫伏(mV)；m＝5时，位线BL和反位线BLB上的电压可以下降大约230毫伏(mV)。也就是说，m越大，位线BL和反位线BLB上的电压下降越多，即预充电压与降压电压之间的差值与N条伪字线[0:N-1]的开启数量成正比。

需要说明的是，以上数据与位线BL和反位线BLB上的寄生电容有关，与第一伪存储电容220和第二伪存储电容420的容值有关，与半导体制造工艺有关，等等，本实施例并不对位线BL和反位线BLB上的电压所下降的具体数值进行限定。

(3)电荷分享阶段Q3：

感测信号线SAN关闭，N条伪字线DWL[0:N-1]关闭，预充信号线EQ关闭，第一字线WL1开启，第二字线WL2关闭。

位线BL上的寄生电容C_BL与第一存储单元100进行电荷分享，使位线BL上的电压上升至分享电压，而反位线BLB上的电压保持在降压电压，从而使位线BL和反位线BLB产生电压差ΔV。m＝0时，ΔV约为56mV；m＝1时，ΔV约为73mV；m＝2时，ΔV约为79mV；m＝3时，ΔV约为83mV；m＝4时，ΔV约为88mV；m＝5时，ΔV约为91mV。也就是说，位线BL和反位线BLB在电荷分享阶段产生的电压差ΔV与N条伪字线[0:N-1]的开启数量成正比，如图4-2所示。

(4)感测阶段Q4：

感测信号线SAN开启，位线BL和反位线BLB之间的电压差ΔV被放大，如图4-3所示。其中，当m＝0时，反位线BLB上的电压下降斜率K约为660伏/纳秒(V/ns)；当m＝1时，K约为560V/ns；当m＝2时，K约为480V/ns；当m＝3时，K约为360V/ns；当m＝4时，K约为300V/ns；当m＝5时，K约为240V/ns。也就是说，下降斜率K与N条伪字线[0:N-1]的开启数量成反比。

灵敏放大器500的灵敏度跟阈值V_φ的取值有关，若要提高灵敏度，可以降低阈值V_φ，可根据以下公式获得。

上述公式中，C是BL上的寄生电容C_BL的电容值，β是第一耦合晶体管510的电导(conductance)，δC是C的变化率，反应了BL上的寄生电容C_BL与BLB上的寄生电容C_BLB之间的匹配度，δβ是β的变化率，δV_T1是第一耦合晶体管510的导通电压V_T1的变化率，δβ和δV_T1反应了第一耦合晶体管510与第二耦合晶体管520之间的匹配度，因此，本实施例的灵敏放大器可以减小下降斜率K，进而减小阈值V_φ，从而提高灵敏度。

作为本实施例的另一个方面，本实施例还提供一种半导体存储装置，包括由多个存储单元构成的存储阵列，每行的存储单元可以由字线进行选择，每列的存储单元可以由位线BL和反位线BLB进行选择，以将信息写入存储单元或从存储单元读出存储的信息。

本实施例的半导体存储装置还包括第一灵敏放大器和第二级灵敏放大器，其中，第一级灵敏放大器可以采用如上所述的灵敏放大器，用于感应并放大BL和BLB上的电压差，并输出至数据线DL和反数据线DLB。第二级灵敏放大器感应并放大DL和DLB上的电压差，并通过后级驱动电路驱动输出，进而从存储单元中读出信息或者向存储单元写入信息。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种灵敏放大器，其特征在于，包括：

感测单元，用于放大位线和反位线之间的电压差，所述感测单元包括连接于位线和反位线之间的第一耦合晶体管和第二耦合晶体管，且所述第一耦合晶体管的源极和所述第二耦合晶体管的源极分别与感测信号线连接；

N条伪字线，其中，N是正整数；以及

2.根据权利要求1所述的灵敏放大器，其特征在于，所述第一降压单元包括：

3.根据权利要求1所述的灵敏放大器，其特征在于，所述第二降压单元包括：

4.根据权利要求2或3所述的灵敏放大器，其特征在于，所述灵敏放大器还包括预充电电路，连接于所述位线与所述反位线之间，并连接于所述预充信号线，用于在所述预充电阶段，将所述位线和所述反位线充电至所述预充电压。

5.根据权利要求1所述的灵敏放大器，其特征在于，所述灵敏放大器还包括：

第一存储单元，连接于第一字线和所述位线；以及

第二存储单元，连接于第二字线和所述反位线；

其中，在电荷分享阶段，所述第一字线开启， N条所述伪字线关闭，所述第一存储单元与所述位线上的寄生电容进行电荷分享，以使所述位线上的电压上升至分享电压，以及所述第二字线关闭，以使所述反位线上的电压保持在所述降压电压。

6.根据权利要求5所述的灵敏放大器，其特征在于，在所述电荷分享阶段，所述位线和所述反位线之间的电压差与所述N条伪字线的开启数量成正比。

7.根据权利要求5所述的灵敏放大器，其特征在于，所述第一存储单元包括：

第一存储电容，连接于第一控制晶体管的源极与地线之间；

8.根据权利要求5所述的灵敏放大器，其特征在于，所述第二存储单元包括：

第二存储电容，连接于第二控制晶体管的源极与地线之间。

9.一种存储装置，其特征在于，包括位线、反位线以及如权利要求1所述的灵敏放大器。

10.一种时序控制方法，其特征在于，包括：

提供如权利要求1所述的灵敏放大器；

11.根据权利要求10所述的时序控制方法，其特征在于，所述灵敏放大器还包括连接于第一字线和所述位线之间的第一存储单元以及连接于第二字线和所述反位线之间的第二存储单元，所述时序控制方法还包括：

12.根据权利要求10所述的时序控制方法，其特征在于，所述第一降压单元包括连接于预充信号线的第一伪存储电容，所述第二降压单元包括连接于所述预充信号线的第二伪存储电容，所述时序控制方法还包括：