CN113724768A - 半导体存储装置及读取方法 - Google Patents

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Abstract

本发明提供了一种半导体存储装置及读取方法，该半导体存储装置包含：NAND型存储单元阵列，各区块中形成至少一个监视用NAND串列，用以监视编程及抹除循环频率；电流检测部，检测流经监视用NAND串列的电流；偏移电压决定部，根据检测到的电流决定各自附加在读取通过电压以及读取电压的第一以及第二偏移电压；读取电压生成部，生成附加第一偏移电压的读取通过电压以及附加第二偏移电压的读取电压。本发明通过检测用以监视编程与抹除的循环频率的监视用串列NAND的电流，以及根据检测电流在读取通过电压以及读取电压上附加偏移电压，可以补偿存储单元的阈值Vt移动或Gm的劣化，可以正确读取被记忆在存储单元的数据。

Description

半导体存储装置及读取方法
技术领域
本发明是关于NAND型快闪存储器等的半导体存储装置，特别是关于存储单元阵列的读取方法。
背景技术
随着存储器往小型化迈进，快闪存储器的耐受特性、数据保持特性的劣化变得显著(专利文献1、非专利文献1)。图1A为显示编程/抹除的循环特性的图式，纵轴为存储单元的阈值，横轴为编程/抹除循环数。从图中可以明显地看到，虽然到10-1000循环附近为止，编程/抹除的存储单元的阈值Vt几乎没有变化，从超过数千次附近开始，可以发现阈值Vt慢慢地往正方向移动。这是随着编程/抹除循环数增加，推测其中一个原因是电子被困在栅极氧化层中，或由于电子的穿隧效应使栅极氧化层本身劣化了。
<先前技术文献>
<专利文献>
<专利文献1>日本专利第6249504号公报
<非专利文献1>The new program/Erase Cycling Degradation Mechanism ofNAND Flash Memory Devices,Albert Fayrushin,et al.Flash Core Technology Lab,Samsung Electronics Co,Ltd,IEDM09-823,P34.2.1-2.4
发明内容
如上所述，若编程/抹除循环数(Number of endurance cycle)增加，栅极绝缘层等会劣化，存储单元的阈值Vt会移动。此外，图1B为显示晶体管的压力次数(Stress times)与Gm(Transconductance，跨导)的关系的示意图(JL为无接面TFT晶体管、IM为反转模式TFT晶体管)(Junctionless Nanosheet(3nm)Poly-Si TFT:Electrical Characteristics andSuperior Positive Gate Bias Stress Reliability,Jer-Yi Lin,MalkundiPuttaveerappa Vijay Kumar,Tien-Sheng Chao,出版于IEEE Electron Device Letters2018,Chemistry)。从图中可以明显地看出随着对晶体管栅极的压力次数增加，Gm会减少。对晶体管栅极的压力，与存储单元的编程/抹除等价，因此，若编程/抹除循环数增加，存储单元的Gm(跨导)会下降。由于像这样阈值Vt移动或Gm劣化的现象，恐怕会变得难以正确读取存储单元的数据。例如，针对编程/抹除循环数少，或是没有循环过的崭新的快闪存储单元最佳化读取电压的情况中，编程/抹除循环数多的存储单元的阈值Vt往正方向移动，与编程状态存储单元的阈值Vt的差值变小，有将抹除状态的存储单元错读成编程状态存储单元的可能性。更进一步地，由于存储单元的Gm的劣化，即使针对阈值Vt的栅电压的增量相同，编程/抹除循环数多的存储单元所能得到的电流量会减少。结果，在放电期间tDIS没有得到期望的电流，也可能发生同样的读取错误。
图2为已知的NAND型快闪存储器的读取动作的时序图。在预充电期间tPRE，于选择字线以及非选择字线施加读取通过电压VPASSR(开启被编程的存储单元的足够高的电压)，位线侧的选择晶体管SEL_D由栅电压VSGD开启，源线侧的选择晶体管SEL_S由栅电压0V关闭，以电压预充电位线以及被选择区块内的NAND串列。接着，在放电期间tDIS，于选择字线施加读取电压VREAD(例如：0.2V)，源线侧的选择晶体管SEL_S由栅电压VSGS开启。选择存储单元为编程状态的情况中，由于NAND串列为非导通，位线不会改变电位；而选择存储单元为抹除状态的情况中，NAND串列为导通，位线的电位下降。接着，在感应期间tSEN，通过页缓冲/感应电路检测被钳制的位线电位，判定选择存储单元为编程状态(数据“0”)或是抹除状态(数据“1”)。
虚线A显示选择存储单元被编程时位线的电位，实线B、C显示选择存储单元被抹除时位线的电位，实线B为编程/抹除循环数多、实线C为编程/抹除循环数少的情况的示例。
如上所述，编程/抹除循环数若变多，存储单元的阈值Vt会往正方向移动，由于Gm会劣化，在放电期间tDIS存储单元无法流经充足的电流，如实线B所示，位线的电位没有充足地下降，与被编程存储单元的位线的电位(虚线A)之间的差值变小。也就是读取边界变小，会有抹除状态的存储单元被误判定为编程状态的存储单元。
本发明的目的是解决这样的传统课题，提供可以补偿存储单元的阈值Vt移动或者Gm的劣化的半导体存储装置以及读取方法。
关于本发明的半导体存储装置的读取方法包含：第一步骤，针对NAND型存储单元阵列的各区块准备至少一监视用NAND串列，前述NAND串列用以监视编程与抹除的循环频率；第二步骤，检测流经前述监视用NAND串列的电流；第三步骤，根据前述检测电流决定各自附加于读取通过电压与读取电压的第一偏移电压与第二偏移电压；以及第四步骤，在进行存储单元阵列读取时，将附加前述第一偏移电压的读取经过电压施加在非选择字线上，将附加前述第二偏移电压的读取电压施加在选择字线上。
本发明有关的半导体存储装置包含：NAND型存储单元阵列，包含多个区块，各区块中形成至少一个监视用NAND串列，用以监视编程及抹除循环频率；电流检测装置，检测流经前述监视用NAND串列的电流；决定装置，根据从前述电流检测装置检测到的电流，决定各自附加在读取通过电压以及读取电压上的第一以及第二偏移电压；以及读取装置，读取存储单元阵列之页。前述读取装置，将附加前述第一偏移电压的读取通过电压施加在非选择字线上，将附加前述第二偏移电压的读取电压施加在选择字线上。
<发明效果>
根据本发明，因为检测用以监视编程与抹除的循环频率的监视用串列NAND的电流，以及根据检测电流在读取通过电压以及读取电压上附加偏移电压，所以可以补偿存储单元的阈值Vt移动或Gm的劣化。通过如此，可以正确读取被记忆在存储单元的数据。
附图说明
图1A为显示NAND型快闪存储器的数据重写次数(编程/抹除循环数)与存储单元的阈值的关系的示意图。
图1B为显示晶体管的压力与Gm的关系的示意图。
图2为说明已知快闪存储器的读取动作的时序图。
图3为显示关于本发明实施例的快闪存储器的构成的方块图。
图4A为显示关于本发明实施例的监视用NAND串列以及读取电压控制部的构成范例的示意图。
图4B为显示关于本发明实施例的监视用NAND串列以及读取电压控制部的其他构成范例的示意图。
图5为根据本发明实施例说明快闪存储器的读取动作的时序图。
图6为根据已知的电流感应方式说明快闪存储器的读取动作的时序图。
图7为关于本发明其他实施例，根据电流感应方式说明快闪存储器的读取动作的时序图。
【符号说明】
100:快闪存储器
110:存储单元阵列
120:输入输出缓冲
130:位址暂存器
140:控制器
150:读取电压控制部
152:电流检测部
154:比较部
156:偏移电压决定部
158:读取电压生成部
160:字线选择电路
170:页缓冲/感应电路
180:列选择电路
190:内部电压生成电路
A:虚线A
B:实线B
C:实线C
RA:使用者区域
RB:非使用者区域
MS:监视用NAND串列
VREAD/VPASSR:读取电压/读取通过电压
Vofs1/Vofs2:偏移电压
IREF:基准电流
IDET:检测到的电流
SGS、SGD:选择栅线
DWLS、DWLD:虚拟字线
WL0～WL31:字线
BL0～BLF:位线
SL:源线
具体实施方式
将参照图式详细说明关于本发明的实施型态。关于本发明的半导体存储装置可以是，举例来说，NAND型快闪存储器，或者将这样的快闪存储器嵌入微处理器、微控制器、逻辑电路、特殊应用集成电路(Application Specific Integrated Circuit，ASIC)、处理图像或声音的处理器、处理无线信号等信号的处理器等。
图3显示关于本发明实施例的NAND型快闪存储器的内部构成。关于本实施例的快闪存储器100的组成包含：存储单元阵列110，为多个存储单元被安排成行列状；输入输出缓冲120，进行数据等的输入输出；位址暂存器130，保持经由输入输出缓冲120接收的位址；控制器140，根据经由输入输出缓冲120接收的指令等控制各部；读取电压控制部150，控制读取电压以及读取通过电压，该读取电压以及该读取通过电压在读取动作时施加于选择字线以及非选择字线；字线选择电路160，根据从位址暂存器130的行位址Ax的解码结果进行区块的选择或字线的选择；页缓冲/感应电路170，保持从根据字线选择电路160被选择之页被读取的数据，或者保持编程到被选择之页的数据；列选择电路180，根据从位址暂存器130的列位址Ay的解码结果进行页缓冲/感应电路170内的列选择等等；以及内部电压生成电路190，生成用以读取、编程以及抹除等等必要的各种电压(读取电压VREAD、读取通过电压VPASSR、编程电压VPGM、抹除电压VERS等等)。
存储单元阵列110，包含m个的多个区块BLK(0)、BLK(1)、…、BLK(m-1)。其中一种区块如图4A及图4B所示，由使用者能使用(或是能经由使用者存取)的形成于使用者区域RA的1页分的NAND串列，以及使用者无法使用(或是使用者无法存取)的在非使用者区域RB形成的至少一监视用NAND串列MS所组成。在使用者区域RA组成的一NAND串列包括：栅极与选择栅线SGS连接的源线侧选择晶体管SEL_S、栅极与虚拟字线DWLS连接的源线侧虚拟存储单元、各栅与字线WL0、WL1、…WL31连接的32个存储单元、栅与虚拟字线DWLD连接的位线侧虚拟存储单元，以及栅与选择栅线SGD连接的位线侧选择晶体管SEL_D。源线侧以及位线侧的虚拟存储单元可为抹除状态或编程状态的任一者。这些NAND串列通过位线BL0、BL1、BL2、…BLn与页缓冲/感应电路170连接。
在非使用者区域RB形成的监视用NAND串列MS与在使用者领域RA形成的NAND串列有同样的构成，监视用NAND串列MS通过位线BLF与页缓冲/感应电路170连接。监视用NAND串列MS是为了监视该区块的编程/抹除循环数或是循环频率而准备。在一种实施方式中，包含于监视用NAND串列MS的2个虚拟存储单元以及32个存储单元在该区块被抹除之后持续被编程。监视用NAND串列的编程，将2个虚拟存储单元与32个存储单元一同进行倾印编程(详述于后)。另外，监视用NAND串列MS的编程，与编程使用者区域RA的存储单元时相比之下可以为较弱的编程。这是通过省略监视用NAND串列MS的过度写入的抑制以及编程校验，用以抑制编程时间变长，或是其后进行抹除动作时，通过省略监视用NAND串列MS的抹除校验，抑制区块全体的抹除时间变长的同时，用以抑制使用者领域RA的NAND串列的过度抹除。举例而言，施加于监视用NAND串列MS的存储单元的编程脉冲数，被限制以比编程使用者区域RA时更少的次数(例如：1次)进行。或者，施加于监视用NAND串列MS的存储单元的编程电压，被限制以编程使用者区域RA时更低的电压进行。或者，施加于监视用NAND串列MS的位线的电压，在编程电压与非编程电压之间进行。但是，在仔细管理监视用NAND串列MS的存储单元的编程状态的阈值的精准度的情况中，也可以进行编程校验。此时，编程校验的选择字线电压可以设定为较低，以抑制过度写入。通过如此，每次区块被抹除时，通过编程该区块的监视用NAND串列MS，监视用NAND串列MS的存储单元的Gm等的特性会大致反映该区块的使用者区域RA的NAND串列的存储单元的编程/抹除循环数，或是循环频率。
在其他的实施方式中，监视用NAND串列MS在编程存储单元阵列的选择页时同时被编程。举例而言，字线WL0之页被编程时，监视用NAND串列MS的字线WL0的存储单元同时被编程(数据“0”)。经由如此，监视用NAND串列MS的存储单元的Gm等的特性大致反映使用者区域RA的同一页的存储单元的编程/抹除循环数。
另外，存储单元阵列110，可以是在基板表面上2维地形成，也可以是在垂直于基板表面的方向上3维地形成。另外，存储单元可以是记忆1位元(2值数据)的SLC型态，也可以是记忆多位元的型态。
控制器140包含状态机或微控制器，控制快闪存储器的各动作。读取动作，于位线施加些许正电压，于选择字线施加读取电压VREAD，于非选择字线施加读取通过电压VPASSR，将位线侧选择晶体管以及源线侧选择晶体管开启，于源线施加0V。编程动作，于选择字线施加高电压的编程电压VPGM，于非选择位线施加中间电位，将位线侧选择晶体管开启，将源线侧选择晶体管关闭，于位线供应取决于“0”或“1”的数据的电位。抹除动作，于区块内所有选择位线施加0V，于P型阱施加高电压的抹除电压VERS，从基板抽出浮栅的电子，以区块单位进行数据抹除。
控制器140，如同上述一般，进行被选择的区块的抹除时，抹除动作之后接着进行监视用NAND串列MS的编程。抹除动作，于选择区块的全部的字线施加0V，于P型阱区域施加抹除脉冲，进行抹除校验。其后，编程监视用NAND串列MS。在一种实施方式中，监视用NAND串列MS被进行倾印编程。也就是说，于选择区块的虚拟字线DWLS/DWLD以及所有字线施加编程电压，于监视用NAND串列MS的位线BLF施加编程电压(例如：0V)，于使用者区域RA的各位线施加禁止编程电压，将监视用NAND串列MS的所有存储单元一同编程。通过一次进行NAND串列MS的编程，抑制选择区块的抹除所需要的时间变长。但是，选择区块的抹除时间有余裕的情况，监视用NAND串列MS从源线侧开始依序以页为单位实施编程也无妨。
本实施例中，控制器140进行读取动作时(包含编程校验)，由读取电压控制部150控制读取电压VREAD以及读取通过电压VPASSR施加在选择字线以及非选择字线上。在一种实施方式中，读取电压控制部150在控制器140的控制下，在读取动作的预充电期间中，检测流经监视用NAND串列MS的电流，从检测到的电流与基准电流的差值决定附加在读取电压VREAD以及读取通过电压VPASSR的偏移电压。随着编程/抹除循环数变多，存储单元的Gm(跨导)会减少。流经存储单元的电流会变小。流经监视用NAND串列的存储单元的电流，会反映出该区块的编程/抹除循环数或循环频率。基准电流为流经编程/抹除循环数少，或没有进行过循环的崭新的抹除状态的存储单元的电流。
读取电压控制部150，举例而言，如图4A所示，连接监视用NAND串列MS的源线侧，包括：电流检测部152，检测流经监视用NAND串列的电流IDET；比较部154，比较检测到的电流IDET与基准电流IREF；偏移电压决定部156，根据比较部154的比较结果决定偏移电压Vofs1/Vofs2；以及读取电压生成部158，根据由偏移电压决定部156决定的偏移电压Vofs1/Vofs2生成读取通过电压VPASSR+Vofs1以及读取电压VREAD+Vofs2。在其他实施方式中，读取电压控制部150，举例来说，如图4B所示。也可以连接到监视用NAND串列的位线侧。读取电压控制部150由硬件及/或软件构成。
经由电流检测部152进行监视用NAND串列MS的电流的检测时，位线侧选择晶体管SEL_D、源线侧选择晶体管SEL_S被导通，于虚拟字线DWLS/DWLD以及所有字线上施加读取通过电压VPASSR，所有存储单元成为导通状态。另外，于连接到监视用NAND串列MS的位线BLF上施加电压。该电压，举例来说，为页缓冲/感应电路170进行读取动作时施加的预充电电压。通过如此，从监视用NAND串列MS的位线侧到源线侧有电流流过。如图4A所示的构成的情况中，从位线BLF流入的电流经由电流检测部152被检测；如图4B所示的构成的情况中，向源线侧流出的电流经由电流检测部152被检测。
比较部154比较经由电流检测部152被检测的电流IDET与预先准备的基准电流IREF。基准电流IREF，举例来说，在检测监视用NAND串列MS的电流时施加与被施加电压相同的电压时，为流经在抹除状态中未进行编程/抹除循环的崭新的NAND串列的电流。比较部154，计算被检测的电流IDET与基准电流IREF的差值，提供该差值给偏移电压决定部156。差值可以是显示是否为IDET<IREF的信息，也可以是表示IREF-IDET的差值大小的信息。
基准电流IREF的生成方法可以任意选择，举例而言，使用崭新的NAND串列的复制(虚拟)生成基准电流IREF，或使用存储单元阵列的未使用的NAND串列生成基准电流IREF，或使用电流源电路、电阻、晶体管等生成基准电流IREF。另外，基准电流IREF也可以取决于控制器140的指示被调整。举例而言，根据用以补偿制造变异的修整数据调整基准电流IREF。
偏移电压决定部156，根据比较部154的比较结果决定偏移电压Vofs1/Vofs2。偏移电压Vofs1为放电期间(也可以部分包含感应期间)中，附加在施加于非选择字线的读取通过电压VPASSR上的电压。偏移电压Vofs2为放电期间(也可以部分包含感应期间)中，附加在施加于选择字线的读取电压VREAD上的电压。
在一种实施方式中，偏移电压决定部156在经由比较部154检测IDET<IREF时，决定预定的偏移电压Vofs1/Vofs2。决定方法可以任意选择，举例而言，可以响应检测到IDET<IREF(或是IREF-IDET>一定值)，启用偏移电压生成电路。
在其他实施方式中，偏移电压决定部156，经由比较部154检测IREF-IDET的差值时，偏移电压Vofs1/Vofs2的决定取决于差值。决定方法可以任意选择。举例而言，先准备规定差值的大小与偏移电压Vofs1/Vofs2间的关系的查照表，偏移电压决定部156参照该查照表决定偏移电压Vofs1/Vofs2。或者，若比较部154的差值为数位信号，偏移电压决定部156取决于该数位信号决定偏移电压Vofs1/Vofs2。若比较部154的差值为类比信号，偏移电压决定部156可将类比信号A/D转换为数位信号，决定偏移电压Vofs1/Vofs2。
读取电压生成部158在读取动作时，在从内部电压生成电路190接收的读取通过电压VPASSR、读取电压VREAD的上附加由偏移电压决定部156决定的偏移电压Vofs1/Vofs2，生成读取通过电压VPASSR+Vofs1、读取电压VREAD+Vofs2。检测到的电流IDET与基准电流IREF的差值未满一定值的情况，偏移电压Vofs1、Vofs2也可以为0。
针对本实施例的快闪存储器的读取动作，参照图5的时序图做说明。控制器140通过输入输出缓冲120接收从主机装置读出的指令、位址，开始读取动作。
预充电期间tPRE包含电流检测期间tDET，与位线的预充电并行，检测流经监视用NAND串列MS的电流。首先，检测NAND串列MS的电流。字线选择电路106，于选择字线以及非选择字线施加读取通过电压VPASSR。读取通过电压VPASSR为无论存储单元的编程如何皆导通存储单元的电压，举例而言，大约为0.6V。字线选择电路160更进一步地，施加栅电压VSGD导通位线侧选择晶体管SEL_D，另外，施加一定的脉冲幅的栅电压VSGS，在一定期间内导通源线侧选择晶体管SEL_S。
通过如此，监视用NAND串列MS在从位线侧到源线侧变成导通状态的期间中，页缓冲/感应电路170于位线BL0、BL1、…、BLn、BLF施加预充电电压。但是，若是可能，在电流检测期间tDET，也可以只于连接到监视用NAND串列MS的位线BLF施加预充电电压。通过如此，电流流经监视用NAND串列MS，该电流经由电流检测部152被检测。流经监视用NAND串列MS的存储单元的电流Icell，从崭新时的电流Imax开始，随着编程/抹除循环数以ΔI递减。通过如此，在电流检测期间tDET，读取电压生成部158根据检测到的电流IDET与基准电流IREF的差值，生成读取通过电压VPASSR+Vofs1、读取电压VREAD+Vofs2。
电流检测期间tDET结束时，字线选择电路160，源线侧选择晶体管SEL_S的栅电压设为0V，源线侧选择晶体管SEL_S设为非导通。另外，字线选择电路160，由读取电压生成部158生成的读取通过电压VPASSR+Vofs1施加于选择字线以及非选择字线。这是与已知的读取通过电压VPASSR比较，只有偏移电压Vofs1为较高的电压。通过如此，该区块的使用者区域RA的存储单元的Gm的劣化经由偏移电压Vofs1被补偿，抑制位线以及NAND串列充电电压比预期电压更低。
预充电后，进行位线以及NAND串列的放电。在放电期间tDIS，字线选择电路160，读取电压生成部158生成的读取电压VREAD+Vofs2施加于选择字线，另外，于源线侧选择晶体管SEL_S施加栅电压VSGS，导通源线侧选择晶体管SEL_S。通过如此，选择存储单元为编程状态的NAND串列，保持原本的预充电电压(以虚线A表示)，选择存储单元为抹除状态的NAND串列，将预充电电压于源线SL放电。实线B显示编程/抹除循环数多的NAND串列以及位线的放电电位，实线C显示编程/抹除循环数少或是没有循环的NAND串列以及位线的放电电位。
在本实施例中，通过于选择字线施加读取电压VREAD+Vofs2，即使是编程/抹除循环数较多的抹除状态的存储单元，也可以随着偏移电压Vofs2的增加流经更多电流，通过如此补偿存储单元的Gm的劣化，可以让实线B的放电电位与实线C的放电电位在同一位准。
接下来，在感应期间tSEN，页缓冲/感应电路170，感应位线的电位，判定选择存储单元为编程状态(数据“0”)或是抹除状态(数据“1”)。因为充分确保包含被编程的存储单元的位线的电位(虚线A)以及包含抹除状态的存储单元的位线的电位(实线B/C)的读取边界的差值，防止了抹除状态的存储单元不小心被误判为编程状态的存储单元。
上述实施例中，虽然显示在读取动作的预充电期间中进行监视用NAND串列MS的电流的检测，检测电流的时机不限于此，也可能在其他动作时进行。举例而言，可以在输入快闪存储器的电源时、抹除区块时、编程页时等实施。在这个情况中，电流检测部152将有关检测电流的数据保持于晶体管等，根据在进行读取动作时从晶体管读取的数据决定偏移电压Vofs1、Vofs2。
上述实施例中，虽然针对存储单元阵列之页读取动作进行例示，本实施例的读取方法同样可以适用于编程动作时的编程校验的读取。
上述实施例中，虽然经由监视用NAND串列的检测电流IDET与基准电流IREF的比较决定偏移电压Vofs1、Vofs2，但不限于此，不一定需要与基准电流比较。例如，也可以预先准备好规定检测电流IDET的大小与偏移电压Vofs1/Vofs2的关系的查照表，参照该查照表决定偏移电压Vofs1/Vofs2。
虽然上述实施例中准备单一个监视用NAND串列，也可以准备多个监视用NAND串列。例如，一部分的监视用NAND串列的所有存储单元在区块抹除时被编程，其他部分的监视用NAND串列在编程选择页时，在数据“0”的编程数超过半数的情况中，编程该页对应的存储单元。一部分的监视用NAND串列的所有存储单元的编程，无论编程的数据如何，皆假设存储单元的最坏情况的劣化；相反地，其他监视用串列的编程，近似于选择页的存储单元的实际劣化。控制器140也可以经由使用者设定等，检测一部分监视用NAND串列以及其他监视用NAND串列双方的电流，比较该平均值与基准电流IREF，决定偏移电压Vofs1/Vofs2。
针对本发明的第二实施例进行说明。上述实施例为使用页缓冲/感应电路170检测位线的电压的电压检测方式，而第2实施例中，使用检测流经位线的电流的电流检测方式判定存储单元的数据“0”、“1”。如图5所示，虽然电压检测方式在预充电位线之后让预充电电压放电，因为电流检测方式只要感应流经位线的电流，不需要预充电和放电的步骤。
电流检测方式的感应电路，举例来说，经由级联电路将电流转换为电压，判定存储单元的数据“0”、“1”，或通过比较流经NAND串列的电流以及基准电流判定存储单元的数据“0”、“1”。使用电压检测方式的感应电路的情况，虽然为了经由位线间的容量结合以抑制杂讯，选择偶数位线与奇数位线的一部分并将其他部份接地的屏蔽读取很常见，但电流检测方式的感应电路可以同时选择读取所有位线。
图6为根据已知的电流感应方式说明快闪存储器的读取动作的时序图。在充电期间tCHA，于选择字线以及非选择字线施加读取通过电压VPASSR，通过栅电压VSGD开启位线侧选择晶体管SEL_D，通过栅电压VSGS开启源线侧选择晶体管SEL_S，页缓冲/感应电路170传送电流给位线以及被选择区块内的NAND串列。
接下来，在感应期间tSEN，于选择字线施加读取电压VREAD(例如：0.2V)。选择存储单元为编程状态的情况中，因为NAND串列不导通，流经位线的电流变成GND位准。选择存储单元为抹除状态的情况中，因为NAND串列导通，位线流经一定的电流。此处，虚线A显示选择存储单元正在被编程时的位线的电流，实线B、C显示选择存储单元正在被抹除时的位线的电流。实线B因为编程/抹除循环数较多，存储单元的Gm劣化使位线的电流降低。实线C因为编程/抹除循环数较少(包含没有循环)，存储单元的Gm劣化较少，位线的电流较大。实线B的情况中，因为与虚线A的读取边界的差值变小，可能发生存储单元的读取数据的误判。
图7为说明根据第2实施例的电流检测方式的读取动作的时序图。本实施例的情况中，在充电期间tCHA，检测流经监视用NAND串列MS的电流，根据该检测结果将决定的偏移电压Vofs1/Vofs2几乎即时地施加在读取通过电压VPASSR以及读取电压VREAD上。通过如此，在感应期间tSEN，包含编程/抹除循环数较多的抹除状态的存储单元的位线的电流(实线B)，与包含编程/抹除循环数较少(包含没有循环)的抹除状态的存储单元的位线的电流(实线C)大致相等。因此，可以对包含编程状态的存储单元的位线的电流(虚线A)保持一定的读取边界，抑制存储单元的读取数据的误判。
虽然已经针对本发明较佳的实施方式进行详述，本发明不限定于特定的实施方式，在权利要求记载的本发明的要旨的范围内，可能有各种变形与变更。

Claims (19)

1.一种半导体存储装置的读取方法，其特征在于，包括：
第一步骤，针对NAND型存储单元阵列的各区块准备至少一监视用NAND串列，前述监视用NAND串列用以监视编程与抹除的循环频率；
第二步骤，检测流经前述监视用NAND串列的电流；
第三步骤，根据前述检测电流决定各自附加于读取通过电压与读取电压的第一偏移电压与第二偏移电压；以及
第四步骤，在进行存储单元阵列读取时，将附加前述第一偏移电压的读取经过电压施加在非选择字线上，将附加前述第二偏移电压的读取电压施加在选择字线上。
2.如权利要求1所述的半导体存储装置的读取方法，其特征在于，前述第一步骤更包括在区块进行抹除时，编程前述监视用NAND串列。
3.如权利要求2所述的半导体存储装置的读取方法，其特征在于，前述监视用NAND串列的所有存储单元一起被编程。
4.如权利要求1所述的半导体存储装置的读取方法，其特征在于，前述第一步骤包含：存储单元阵列的选择页被编程时，编程前述监视用NAND串列对应的存储单元。
5.如权利要求4所述的半导体存储装置的读取方法，其特征在于，前述监视用NAND串列的编程，是比编程存储单元阵列的使用者使用区域之页时更弱的编程。
6.如权利要求1所述的半导体存储装置的读取方法，其特征在于，前述第二步骤，在存储单元阵列执行读取时被实施。
7.如权利要求6所述的半导体存储装置的读取方法，其特征在于，前述第二步骤，在位线预充电期间中被实施。
8.如权利要求7所述的半导体存储装置的读取方法，其特征在于，前述第二步骤，在位线预充电期间中，通过仅在一定期间导通源线侧选择晶体管，使前述监视用NAND串列进入导通状态，且至少在对监视用NAND串列连接的位线施加预充电电压时，检测流经监视用NAND串列的电流。
9.如权利要求1所述的半导体存储装置的读取方法，其特征在于，前述第二步骤将关于检测电流的信息存储在晶体管，前述第三步骤，根据从前述晶体管读取的信息决定前述第一偏移电压以及第二偏移电压。
10.如权利要求1所述的半导体存储装置的读取方法，其特征在于，前述第三步骤，根据第二步骤中检测到的电流与基准电流的差值决定前述第一偏移电压以及第二偏移电压。
11.如权利要求1所述的半导体存储装置的读取方法，其特征在于，前述监视用NAND串列，是配备于没有被使用者使用的存储单元阵列的区域或使用者无法存取的存储单元阵列的区域。
12.一种半导体存储装置，其特征在于，包括：
NAND型存储单元阵列，包含多个区块，各区块中形成至少一个监视用NAND串列，用以监视编程及抹除循环频率；
电流检测装置，检测流经前述监视用NAND串列的电流；
决定装置，根据从前述电流检测装置检测到的电流，决定各自附加在读取通过电压以及读取电压上的第一偏移电压以及第二偏移电压；以及
读取装置，读取存储单元阵列之页；
前述读取装置，将附加前述第一偏移电压的读取通过电压施加在非选择字线上，将附加前述第二偏移电压的读取电压附加在选择字线上。
13.如权利要求12所述的半导体存储装置，其特征在于，该半导体存储装置更包括编程装置，在区块被进行抹除时，将前述监视用NAND串列的全部存储单元一起编程。
14.如权利要求12所述的半导体存储装置，其特征在于，半导体存储装置更包括编程装置，在编程存储单元阵列的选择页时，编程前述监视用NAND串列对应的存储单元。
15.如权利要求13或14所述的半导体存储装置，其特征在于，前述编程装置，执行比编程存储单元阵列的使用者使用区域之页时更弱的编程。
16.如权利要求12所述的半导体存储装置，其特征在于，前述电流检测装置，在由前述读取装置进行读取动作时实施电流检测。
17.如权利要求16所述的半导体存储装置，其特征在于，前述电流检测装置，在位线的预充电期间中，通过仅在一定期间导通源线侧选择晶体管，使前述监视用NAND串列进入导通状态，且至少在对监视用NAND串列连接的位线施加预充电电压时，检测流经监视用NAND串列的电流。
18.如权利要求12所述的半导体存储装置，其特征在于，前述电流检测装置包含存储有关于检测电流的信息的晶体管，前述决定装置，根据从前述晶体管读取的信息决定前述第一偏移电压以及第二偏移电压。
19.如权利要求12所述的半导体存储装置，其特征在于，前述决定装置，根据比较装置的比较结果决定前述第一偏移电压以及第二偏移电压，该比较装置计算前述电流检测装置检测到的电流与基准电流的差值。
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