CN104347117A - 半导体存储装置及其擦除方法 - Google Patents

Abstract

一种低耗电且可高速运作的闪存及其擦除方法。此闪存包括含多个存储单元的存储阵列、选择列方向存储单元的字线选择电路、与存储阵列的各位线连接以检测被选位线的电流的电流检测型感测电路，以及用来擦除存储阵列的被选区块的存储单元的数据的擦除单元。此擦除单元包含擦除程序及软编程程序。擦除程序判断被擦除区块的各位线的电流是否大于第1值，如果是则结束擦除。软编程程序包含在被擦除区块的所有字线施加软编程电压并判断各位线的电流是否小于比第1值小的第2值的软编程验证，如果是则结束软编程。

Description

半导体存储装置及其擦除方法

技术领域

本发明涉及一种半导体存储装置，且尤其涉及一种以电流感测方式读取NAND型闪存的数据的半导体存储装置，以及此半导体存储装置的擦除方法。

背景技术

图1绘示现有技术的闪存的位线选择电路及页面缓冲(page buffer)/感测电路的一例，其中例示含偶数位线GBL_e及奇数位线GBL_o的一对位线。此位线选择电路10包括：连接偶数位线GBL_e的偶数选择晶体管SEL_e、连接奇数位线GBL_o的奇数选择晶体管SEL_o、连接在偶数位线GBL_e与虚拟电位VIR之间的偶数偏压选择晶体管YSEL_e、连接在奇数位线GBL_o与虚拟电位VIR之间的奇数偏压选择晶体管YSEL_o，以及与偶数选择晶体管SEL_e和奇数选择晶体管SEL_o的共同节点N1连接的位线选择晶体管BLS。

偶数位线GBL_e与奇数位线GBL_o各自电连接一个NAND串列NU。各NAND串列NU包含行方向串联的多个存储单元以及电连接在其两端的漏极选择晶体管及源极选择晶体管，其中漏极选择晶体管与偶数位线GBL_e或奇数位线GBL_o电连接，源极选择晶体管与共源极线SL电连接。

感测电路20具有：供给预充(pre-charge)电位给位线的预充晶体管BLPRE、与预充晶体管BLPRE和位线选择晶体管BLS之间所形成的感测节点SN电连接的电容器C，以及将感测节点SN的电位转送到闩锁电路22的转送晶体管BLCD。

当选择偶数字线GBL_e时，奇数位线GBL_o不被选择，偶数选择晶体管SEL_e和位线选择晶体管BLS打开，且奇数选择晶体管SEL_o关闭。而当选择奇数位线GBL_o时，偶数位线GBL_e不被选择，奇数选择晶体管SEL_o和位线选择晶体管BLS打开，且偶数选择晶体管SEL_e关闭。如此，一个感测电路20即为2条位线GBL_e与GBL_o所共享。

在读取操作中选择偶数位线GBL_e而不选奇数位线GBL_o时，偶数偏压选择晶体管YSEL_e关闭，奇数偏压选择晶体管YSEL_o打开，且奇数位线GBL_o借助虚拟电位VIR而被供应接地电位。反之，不选偶数位线GBL_e而选奇数位线GBL_o时，偶数偏压选择晶体管YSEL_e打开，奇数偏压选择晶体管YSEL_o关闭，且偶数位线GBL_e借助虚拟电位VIR而被供应接地电位。如此在读偶数位线时供应接地电位给奇数位线、读奇数位线时供应接地电位给偶数位线，即可提供使相邻位线间电容耦合造成的噪声降低的位线屏蔽效果，如日本专利公开第平11-176177号所述。

图1所示感测电路20即所谓的电压检测型感测电路，通过预充晶体管BLPRE供应预充电位给偶数位线GBL_e或奇数位线GBL_o。然后，对应被选存储单元的储存态而向位线放电，并以感测节点SN检测此放电状态。然而，当位线线宽减小而使电阻增加，且构成NAND串列的存储单元数增加而使位线的电容亦增加时，此种电压检测型感测电路的时间常数(time constant)会变大，位线充放电所需的时间会变长，使数据读出的时间增长。因此，电压检测型感测电路不再适用于集成度增大的闪存。

因此，现今感测电路改用电流检测型。电流检测型感测电路经由位线来检测对应存储单元的储存态的存储单元电流，其与电压检测型相比可进行高速的感测。电流检测型感测电路例如利用进行电流-电压转换的级联电路(cascode circuit)等。

然而，现有技术的电流检测型感测电路有以下问题。在闪存中，编程时是将电子蓄积在浮置栅极中，而使存储单元的开启电压正向变化，擦除时则使电子从浮置栅极排出，而使存储单元的开启电压负向变化。但是，在如此进行编程及擦除时，必须将存储单元的开启电压控制在0或1储存态的分布范围内，或者在存储单元储存多位的情形下控制在00、01、10或11储存态的分布范围内。为了准确控制存储单元的开启电压，一直以来使用增量阶跃脉冲擦除(Incremental Step Pulse Erase，ISPE)方式，其是先将初始擦除脉冲Vers0施加于被选区块的存储单元，并在通过擦除验证判断擦除不合格时，施加比擦除脉冲Vers0高一段电压的擦除脉冲Vers1，如此逐步增加擦除脉冲的电压，直到区块内所有的存储单元皆被判定擦除合格为止。

由于各存储单元的大小或形状随工艺参数的变异而产生变异，以及编程或擦除次数多时隧穿氧化层劣化等因素，使得各存储单元之间有容易擦除及不易擦除的差别。详言之，就是某些存储单元的导电性较大使电流较易流动，某些存储单元的导电性较小使电流较难流动。由于擦除验证并非逐个存储单元检查其擦除状态，而是以位线为单位判断整个区块是否合格，所以当1条位线同时连接导电性大的存储单元和导电性小的存储单元时，导电性小的存储单元会成为判定是否合格的基准，使得导电性大的存储单元被过擦除(over-erased)。因此，在读取数据时，过擦除的存储单元有相对较大的电流，而使耗电量增大。同时，感测电路那边也必须供应大电流，而妨碍了感测电路的小型化。

发明内容

为了解决现有技术的上述问题，本发明提供一种可降低耗电量且可高速运作的半导体存储装置。

本发明还提供具有与非(NAND)型非易失存储单元的此种半导体存储装置的擦除方法。

本发明的半导体存储装置包括含多个存储单元的存储阵列、选择列方向存储单元的字线选择电路、与存储阵列的各位线电连接以检测被选位线的电流的电流检测型感测电路，以及用来擦除存储阵列的被选区块的存储单元的数据的擦除单元。此擦除单元包含擦除程序及软编程程序。擦除程序包含判断被擦除区块的各位线的电流是否大于第1值的擦除验证，如果是则结束擦除。软编程程序包含在被擦除区块的所有字线施加软编程电压并判断各位线的电流是否小于比第1值小的第2值的软编程验证，如果是则结束软编程。

在本发明一实施例中，软编程验证对所有字线施加读取操作时加在非被选字线的偏压，并判断各位线的电流是否小于第2值。可对电流小于第2值的位线施加防写入电压，并对与电流大于第2值的位线电连接的存储单元进行软编程。

在本发明一实施例中，上述半导体存储装置更包括供应预充电压给位线的多个预充电路，其配置于各区块之间。各该预充电路可在通过感测电路供应电流给位线之前，供应预充电压给位线。该感测电路可包括连接偶数位线的第1感测电路及连接奇数位线的第2感测电路，其中第1感测电路配置在存储阵列的一端，第2感测电路配置在存储阵列的另一端，且该些预充电电路配置在该第1感测电路与该第2感测电路之间。各预充电路可包括从字线选择电路沿着存储阵列的列方向延伸而与位线连接的导线。

本发明的具有与非(NAND)型非易失存储单元的半导体存储装置的擦除方法包含擦除程序及软编程程序。擦除程序包含判断被擦除区块的各位线的电流是否大于第1值的擦除验证，如果是则结束擦除。软编程程序包含在被擦除区块的所有字线施加软编程电压并判断各位线的电流是否小于比第1值小的第2值的软编程验证，如果是则结束软编程。

通过本发明，即可提供一种可降低耗电量且可高速运作的利用电流检测型感测电路的半导体存储装置。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1绘示现有技术的闪存的位线选择电路及页面缓冲/感测电路的一例。

图2为显示本发明实施例的闪存的结构例的区块图。

图3为显示本发明实施例的预充电电路及NAND串列的结构的电路图。

图4绘示本发明实施例的页面缓冲/感测电路的例示结构。

图5列出本发明实施例的闪存在各种操作模式时各构件的电压关系。

图6为本发明实施例的闪存的擦除操作的流程图。

图7绘示本发明实施例的擦除模式中施加的信号的时序图(timingchart)。

图8绘示擦除验证时、软编程验证时及页面编程验证时的开启电压的分布状态。

图9绘示本发明实施例的软编程/验证的操作流程。

图10绘示本发明实施例的闪存的另一例示结构。

附图标记说明

10：位线选择电路                     20：感测电路

22：闩锁电路                         100：闪存

110：存储阵列                        120：输入输出缓冲器

130：地址寄存器                      140：数据寄存器

150：控制器                          160：字线选择电路

170：页面缓冲/感测电路               180：预充电路

190：行选择电路                      200：内部电压产生电路

S110～S130、S200～S210：步骤标号

Ax、Ay：列地址信息、行地址信息

BL：位线                             BLCD：转送晶体管

BLK：区块                            BLPRE：预充晶体管

BLS：位线选择晶体管                  C：电容器

C1、C2、C3：控制信号                 ERV：擦除验证

GBL_e、GBL_o：偶数位线、奇数位线

IN：反向器

M1、M2：P沟道金属氧化物半导体晶体管、N沟道金属氧化物半导体晶体管

MC：存储单元

N1：SEL_e和SEL_o的共同节点

N2：节点

NU：NAND串列

Out：感测节点SN的输出

PRE-_e、PRE-_o：偶数预充晶体管、奇数预充晶体管

R：电阻器

SEL_e、SEL_o：偶数选择晶体管、奇数选择晶体管

SGD、SGS：选择栅极线                 SL：源极线

SN：感测节点                         SPGM：软编程

TR1、TR2：选择晶体管                 VIR：虚拟电位

WL：字线                             WL_SEL：被选字线

WP_e、WP_o：金属导线

YSEL_e、YSEL_o：偶数偏压晶体管、奇数偏压晶体管

具体实施方式

本发明的闪存利用电流检测型感测电路判断存储单元电流的有无。为降低读取时的耗电量，在擦除存储单元的数据时，会采用可使存储单元的负开启电压抑制在一定值以上的架构。如此读取时由电流检测型感测电路供至位线的电流量就可以抑制在一定值以下，从而降低了耗电量。以下将参照附图详细说明本发明的实施例。另须特别说明的是，附图中为了便于了解而强调了某些构件，其与实际的元件的尺寸比例不同。

图2为显示本发明实施例的闪存的例示结构的区块图。此例示结构只是一个例子，并非用来限制本发明的范围。

本发明实施例的闪存100包括：具有排成多行多列的多个存储单元的存储阵列110、与外部输入输出端子I/O电连接的保存输入输出数据的输入输出缓冲器120、从输入输出缓冲器120取得地址数据的地址寄存器130、保存输入输出的数据的数据寄存器140、基于来自输入输出缓冲器120的指令数据及外部控制信号(未图示的芯片使能(chip enable)或地址闩存使能(address latch enable)等)而供应用来控制各构件的控制信号C1、C2、C3等的控制器150、基于来自地址寄存器130的列地址信息Ax的译码结果来进行区块选择及字线选择等的字线选择电路160、保存从通过字线选择电路160所选择的页面读出的数据并保存被选页面的写入数据的页面缓冲/感测电路170、供应预充电压给位线的预充电路180、基于来自地址寄存器130的行地址信息Ay的译码结果来选择页面缓冲/感测电路170中的行数据的行选择电路190，以及用来产生数据读取、编程及擦除等所需的电压(编程电压Vpgm、通过电压(pass voltage)Vpass、读取通过电压(readpass voltage)Vread、擦除电压Vers、软编程电压Vsoft及非选择读取电压VPASSR)的内部电压产生电路200。

存储阵列110具有沿行方向配置的多个区块BLK(0)、BLK(1)、…、BLK(m)。区块的两侧配置有页面缓冲/感测电路170，且区块的行方向上配置有多个预充电路180。

图3绘示形成在存储区块内的NAND串列的结构，以及配置在区块间的预充电路。1个存储区块内形成有多个NAND串列NU，其各自包含在行方向上串接的多个存储单元。在图3的例子中，1个存储区内有沿列方向排列的n+1个NAND串列NU。

各NAND串列NU含有在行方向上串接的多个存储单元MCi(i=0,1,...,31)、与其一端的存储单元MC31的漏极侧电连接的选择晶体管TR1，及与另一端的存储单元MC0的源极侧电连接的选择晶体管TR2。选择晶体管TR1的漏极与对应的1条位线GBL电连接，选择晶体管TR2的源极与共源极线SL电连接。

存储单元MCi的控制栅极与字线WLi电连接，选择晶体管TR1、TR2的栅极与平行于字线WL的选择栅极线SGD、SGS电连接。在基于列地址Ax选择存储区块时，字线选择电路160通过该存储区块的选择栅极信号SGD、SGS来选择性地驱动选择晶体管TR1、TR2。

一般来说，半导体基板及半导体层中会形成P阱，1个P阱内形成有1个区块。各存储单元具有MOS结构，包括为N型扩散区的源/漏极、源/漏极间的沟道区上形成的隧穿氧化层、形成在隧穿氧化层上的电荷蓄积用浮置栅极(或电荷蓄积层)，以及隔着介电层而形成在浮置栅极上的控制栅极。当浮置栅极未蓄积电荷或被擦除后，即保持在「1」状态时，开启电压为负值，使存储单元为常开(normally On)状态。当浮置栅极有蓄积电荷或被编程后，即保持在「0」状态时，开启电压为正值，使存储单元为常闭(normally Off)状态。

又如图3所示，区块BLK(i)与区块BLK(i+1)之间插入有预充电路180，以供应预充电压给位线GBL。预充电路180的插入位置及数目虽可任意，但其配置方式优选是能够使预充电路180与页面缓冲/感测电路170之间所含的区块的数目接近于预充电路180之间所含的区块的数目。通过设置预充电路180，即可缩短预充电位线所需的时间。

在一优选实施例中，预充电路180包含：与偶数位线GBL_e电连接的偶数预充晶体管PRE_e，以及与奇数位线GBL_o电连接的奇数预充晶体管PRE_o。偶数预充晶体管PRE_e及奇数预充晶体管PRE_o皆形成在字线选择电路160之内，并基于来自控制器150的控制信号来动作。各自与偶数预充晶体管PRE_e及奇数预充晶体管PRE_o电连接的金属导线WP_e及WP_o在存储阵列110的列方向上延伸，其中金属导线WP_e与偶数位线GBL_e电连接，且金属导线WP_o与奇数位线GBL_o电连接。金属导线WP_e及WP_o优选延伸到源极线SL上方。在进行读取操作时，例如偶数预充晶体管PRE_e或奇数预充晶体管PRE_o被打开，而供应预充电位Vpre给偶数位线GBL_e或奇数位线GBL_o。

与NAND串列NU电连接的位线GBL0、GBL1、…、GBLn经由位线选择电路与页面缓冲/感测电路170电连接。位线选择电路在读取或编程等的时候选择偶数位线或奇数位线，而使被选的偶数位线或奇数位线与页面缓冲/感测电路170电连接。例如，当选择偶数字线时，偶数位线即与图面中存储阵列110上方的页面缓冲/感测电路170电连接；当选择奇数位线时，奇数位线即与图面中存储阵列110下方的页面缓冲/感测电路170电连接。

图4为本发明实施例的页面缓冲/感测电路的例示结构的电路图，其是以与1条偶数位线GBL_e电连接的页面缓冲/感测电路170为例。此页面缓冲/感测电路170包含在读取时检测偶数位线GBL_e的电流的感测电路，以及保存读出的数据或编程而得的数据的闩锁电路(latch circuit)等。

本实施例的感测电路为电流检测型，其可以由公知的电路构成。图4虽例示简化的级联电路，但除此之外亦可使用配置参考用级联电路的，以基于2个级联电路的微分放大电路来放大经电流-电压转换的信号的电路。图4所示的感测电路包含：与Vdd电源电连接的P沟道金属氧化物半导体晶体管M1、与PMOS半晶体管M1在行方向上电连接的电阻R、与电阻R在行方向上电连接的N沟道金属氧化物半导体晶体管M2，以及与NMOS晶体管M2的栅极连接的CMOS反向器IN。

于晶体管M1的栅极输入启动感测电路用的信号Active，使此晶体管M1发挥电流来源的功能。晶体管M2的栅极与反向器IN的输出连接，使反向器IN对晶体管M2施加位线GBL_e的反转电位。也就是说，节点N2经由位线选择电路与偶数位线GBL_e电连接，以检测偶数位线GBL_e的电流。如果位线GBL_e有电流，则节点N2电位低而打开晶体管M2，流过晶体管M1的检测电流被电阻R转换成电压，且感测节点SN输出对应检测电流的电压(电阻R的阻值×流过电阻R的检测电流)。如果位线GBL_e上没有电流或电流很小，则晶体管M2关闭而不使检测电流通过电阻R，因此感测节点SN的输出Out为零。另外，亦可进行在读取偶数位线时使奇数位线具参考电位、在读取奇数位线时使偶数位线具参考电位的屏蔽读取(shield reading)操作。本实施例的电流检测型感测电路在运作时会如后述般将最大电流限制在一定值以下，以抑制读取或验证等时候的耗电量。

接着说明本实施例的闪存操作。图5的表格列示擦除、写入、读取操作时施加的电压的偏压组态的一例，其中F表示浮置。控制器150在收到读取、编程或擦除的相关指令后即解读该指令，然后控制字线驱动电路160、行选择电路190、内部电压产生电路200等进行各种操作。

本实施例的闪存施行含有图6所示流程的擦除操作。控制器150在收到擦除的相关指令后即进行图6所示的擦除操作。此擦除操作包括：对被选区块施加擦除脉冲以擦除存储单元数据的ISPE擦除(S100)、确认存储单元的开启电压是否在擦除验证电压以下的擦除验证(S110)、使存储单元的开启电压的分布窄化的软编程(S120)，以及软编程验证(S130)。

图7绘示擦除验证(ERV)及软编程(SPGM)时施加的信号波形的时序图(timing chart)。公知闪存的擦除是一次擦除被选区块内所有存储单元的数据，其方法例如是通过控制器150的控制来在被选区块的所有位线施加0V，使选择栅极信号SGD、SGS为浮置，并在P阱施加约20V的擦除电压Vers。

接着，在控制器150的控制下进行擦除验证(ERV)，其如图7所示般对被选区块内所有字线WL_SEL施加0V，于选择栅极极线SGD、SGS施加电源电压Vdd，并以感测电路对所有位线BL施加电压(例如0.8V)。在进行擦除验证期间，当预充电压Vpre从预充电路180供应至位线，且位线与感测电路170耦接时，位线的电压不会改变。也就是说，在感测电路170与位线耦接的时间点前的一定期间内，图3所示的偶数预充晶体管PRE_e或奇数预充晶体管PRE_o会打开。由于位线耦接到感测电路170时的电压变异最小化，故可期待预充电压Vpre与感测电路170供应的电压相等。

在擦除被选区块内的存储单元的电荷时，开启电压会朝负向变化，使存储单元变成「1」的状态。然而，由于各存储单元之间会因为存储单元的隧穿氧化层劣化或其它因素而产生差异，所以各存储单元的开启电压之间也会有差异。擦除验证是用来确认被选区块内的存储单元的开启电压是否在验证阈值电压Vth以下。在本实施例中，由于感测电路170是电流检测型，所以当所有位线各自的电流都在阈值电流(threshold current)以上，例如1μA以上时，即判定为擦除合格。图4所示的感测电路在晶体管M1电流为阈值电流以上时，感测节点表现出对应此阈值电流的相对较高电压；而当对应位线的存储单元没有电流或电流小于阈值电流时，感测节点SN则表现出相对较低的电压。擦除是否合格即可基于感测节点SN输出的电压来确认。如确认擦除不合格，即对P阱施加比前次施加的擦除脉冲高一个定值的擦除脉冲，以使存储单元的开启电压进一步朝负向改变。如此重复擦除-擦除验证直至擦除验证确认全部擦除合格时，区块内的存储单元的开启电压分布的上限值Vmax即确保在对应于验证阈值电流的阈值电压Vth以下。图8A绘示擦除验证结束时存储单元的开启电压分布，其中开启电压分布的上限值Vmax小于对应擦除验证阈值电流的阈值电压Vth。此处所谓存储单元的电流为可用来特定出存储单元开启电压的漏极电流Id。

接着进行使存储单元的开启电压分布窄化的软编程/验证。虽然先前的数据擦除/擦除验证操作使分布的上限值Vmax小于阈值电压Vth，但未考虑到分布的下限值Vmin。由于ISPE擦除/擦除验证是为了电流最难流过的存储单元对整个区块施加擦除脉冲，所以区块内会有过擦除的存储单元，也就是开启电压负向改变过大的存储单元存在。此处的软编程即是对区块内的字线施加比一般编程时施加的电压Vpgm小的软编程电压Vsoft1，而提供将电荷注入存储单元以使开启电压朝正向改变的动力。

图9绘示本实施例的软编程/验证的操作流程。在软编程中，为内存等设定预设的初始软编程电压Vsoft1(S200)，并如图7所示对被选区块内的所有字线施加此软编程电压Vsoft1，于选择栅极线SGD、SGS施加电源电压Vdd，并对所有位线施加可用来编程的电压0V(S202)。此时，预充电路180和擦除验证时同样地供应预充电压Vpre给位线。软编程电压Vsoft1比一般的编程电压低，相对来说较容易使电荷注入被过擦除的存储单元，而较难使电荷注入开启电压在上限值附近的存储单元。因此，如图8B所示，在分布的下限值附近的存储单元的开启电压会朝正向改变，而使开启电压分布窄化。

在软编程验证中，对被选区块内的所有字线施加非被选字线上的通过电压VPASSR(图5表格的例子为4.5V)(S204)。此验证和擦除验证时一样是以预充电路180进行充电，并于选择栅极极线SGD、SGS施加相同的偏压。接着，以感测电路170检测位线的电流是否不到阈值电流(Id<1μA?)，如果是则确认软编程合格(S206)。也就是说，当图4的感测节点SN的输出为较低的电压时，即确认合格。如果确认软编程不合格，即进行下一次软编程(S208)。此时,将高于前次的软编程电压Vsoft1的软编程电压Vsoft2施加于不合格的位线。同时，对已确认软编程合格的位线则例如是供应以升压电路等升压而得的防写入电压。如此即可使不合格的位线对应的存储单元的开启电压朝正向改变。此种软编程及验证被重复直至全部的位线都合格为止(S210)。最后，结束了软编程的区块的各位线的电流皆收敛到1μA左右。另外，图8C绘示编程验证时的开启电压分布。例如，对被选字线施加1.5V时，位线的电流Id小于0.15μA。

利用本实施例即可使开启电压分布的下限值朝正向改变，而使存储单元的开启电压分布窄化，因此读取数据时由感测电路经位线而供应的电流的上限值可受限，而抑制耗电量。也就是说，由于软编程验证时对所有字线施加读取时的非被选字线的通过电压VPASSR，并检测出电流小于阈值电流的位线判定合格，所以可以抑制读取时感测电路供应的最大电流。此事同时与感测电路的缩小化有关。又因为从感测电路开始连接NAND串列NU的位之间的任意多处供应有预充电压，由感测电路对位线充电所需的时间可大幅缩短，而可使读取或编程高速化。

虽然上述实施例在图面中存储阵列的上下设置一对页面缓冲/感测电路，且各页面缓冲/感测电路与偶数位线和奇数位线电连接，但1个页面缓冲/感测电路也可以为偶数位线和奇数位线所共有。在此情况下，页面缓冲/感测电路170如图10所示般经由位线选择电路10与偶数位线GBL_e和奇数位线GBL_o选择性地电连接。再者，在如本实施例般一对页面缓冲/感测电路各自与偶数位线和奇数位线电连接的情况下，亦可进行位线屏蔽操作，其是在读取偶数位线时使奇数位线具有GND等参考电位，并在读取奇数位线时使偶数位线具有GND等参考电位。

虽然上述实施例的擦除模式包含图6所示的流程，但本发明的擦除模式亦可包含图6所示的流程以外的流程。另上述实施例中的存储单元虽是储存1位的数据，但本发明亦可用于多位存储单元。又，上述实施例中所述的各数值明显只是举例而已。

虽然本发明已以实施例公开如上，然其并非用来限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围以所附的权利要求所界定的为准。

Claims (10)

1.一种半导体存储装置，包括：

存储阵列，包括多个存储单元；

字线选择电路，用来选择列方向的存储单元；

电流检测型感测电路，其与存储阵列的各位线连接，以检测被选位线的电流；

擦除单元，用来擦除存储阵列的被选区块中的存储单元的数据，该擦除单元包含擦除程序及软编程程序，其中

该擦除程序包含用来判断被擦除区块的各位线的电流是否大于第1值的擦除验证，如果是则结束擦除；并且

该软编程程序包含在被擦除区块的所有字线施加软编程电压并判断各位线的电流是否小于比第1值小的第2值的软编程验证，如果是则结束该软编程。

2.如权利要求1所述的半导体存储装置，其中该软编程验证对所有字线施加读取操作时施加在非被选字线的偏压，并判断各位线的电流是否小于该第2值。

3.如权利要求2所述的半导体存储装置，其中该软编程程序对电流小于该第2值的位线施加防写入电压，并对与电流大于该第2值的位线连接的存储单元进行软编程。

4.如权利要求1～3中任一项所述的半导体存储装置，更包括供应预充电压给位线的多个预充电电路，所述多个预充电电路配置于各区块之间。

5.如权利要求4所述的半导体存储装置，其中各该预充电路在通过该感测电路供应电流给位线之前供应预充电压给位线。

6.如权利要求4所述的半导体存储装置，其中该感测电路包括连接偶数位线的第1感测电路及连接奇数位线的第2感测电路，其中该第1感测电路配置在该存储阵列的一端，该第2感测电路配置在该存储阵列的另一端，且该些预充电电路配置在该第1感测电路与该第2感测电路之间。

7.如权利要求4所述的半导体存储装置，其中各该预充电路包括：从字线选择电路沿着该存储阵列的列方向延伸而与该位线连接的导线。

8.一种具有与非型非易失存储单元的半导体存储装置的擦除方法，包括：

擦除程序，其判断被擦除区块的各位线的电流是否大于第1值，如果是则结束擦除；以及

软编程程序，其对被擦除区块的所有字线施加软编程电压，并判断各位线的电流是否小于比该第1值小的第2值，如果是则结束软编程。

9.如权利要求8所述的具有与非型非易失存储单元的半导体存储装置的擦除方法，其中该软编程程序对所有字线施加读取操作时加在非被选字线的偏压，并判断各位线的电流是否小于该第2值。

10.如权利要求9所述的具有与非型非易失存储单元的半导体存储装置的擦除方法，其中该软编程程序对电流小于该第2值的位线施加防写入电压，并对与电流大于该第2值的位线连接的存储单元进行软编程。