CN109119114A - 用于级联感测的具有两个感测节点的感测电路 - Google Patents

Abstract

提供了感测电路，其中使用存储器单元上的单个控制栅极电压相对于两个不同电平来感测存储器单元的阈值电压。两个电平可以是编程操作中的数据状态的更高和更低的验证电压，或者读取操作的两个读取电平。以级联配置连接两个感测节点，使得第一感测节点首先放电到位线中，并且取决于第一节点所放电到的电平，第二感测节点可以或可以不放电到位线中。可以基于第一和第二感测节点的电平从感测电路输出第一和第二数据位，以分别指示相对于更高和更低的验证电压的存储器单元的阈值电压。

Description

用于级联感测的具有两个感测节点的感测电路

技术领域

本公开涉及存储器装置的操作。

背景技术

在各种电子装置中使用半导体存储器装置已经变得更加流行。例如，在蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中使用非易失性半导体存储器。

诸如浮置栅极或电荷俘获材料的电荷储存材料可以用在这样的存储器装置中以储存表示数据状态的电荷。电荷俘获材料可以垂直地布置在三维 (3D)堆叠存储器结构中，或者水平地布置在二维(2D)存储器结构中。3D存储器结构的一个示例是包括交替的导电层和介电层的堆叠体的成本可扩展(BiCS)架构。

存储器装置包含存储器单元，该存储器单元可以布置成串，例如，其中选择栅极晶体管提供在串的端部处以将串的沟道选择性地连接到源极线或位线。然而，在操作这样的存储器装置中存在各种挑战。

发明内容

在一个实施例中，设备包括：第一感测节点；在第一感测节点和位线之间的位线连接晶体管；连接到第一感测节点的第一跳变点晶体管；第二感测节点；连接到第二感测节点的第二跳变点晶体管；在第一感测节点和第二感测节点之间的分离晶体管；以及配置为进行连接到位线的存储器单元的感测操作的控制电路。该控制电路配置为：将第一感测节点的电压充电到第一电平(Vsen1_peak)，并且将第二感测节点的电压充电到第二电平(Vsen2_peak)；在放电周期中打开位线连接晶体管；进行第一跳变点晶体管的输出的选通；并且进行第二跳变点晶体管的输出的选通。

在另一个实施例中，方法包括：将第一感测节点上的电压设定为第一电平；将第二感测节点上的电压设定为第二电平；在第一时期中，将第二感测节点而不是第二感测节点放电到位线中；在第二时期中，将第一感测节点和第二感测节点放电到位线中，第二时期在第一时期之后，其中第二感测节点经由第一感测节点放电到位线中；基于相对于相应的参考电压评估第一感测节点的电压，提供第一位，该第一位指示第一感测节点的电压是否超过相应的参考电压；以及基于相对于相应的参考电压评估第一感测节点的电压，提供第二位，该第二位指示第二感测节点的电压是否超过相应的参考电压。

在另一个实施例中，设备包括：用于充电第一感测节点的电压的构件；用于充电第二感测节点的电压的构件；用于在第一时期中将第一感测节点而不是第二感测节点放电到位线中的构件；用于当第一感测节点的电压下降到低于指定电平时在第二时期中将第一感测节点以及第二感测节点放电到位线中的构件，该第二时期在第一时期之后，其中该第二感测节点经由第一感测节点放电到位线中；用于提供指示第一感测节点的电压的数据的第一构件；以及用于提供指示第二感测节点的电压的数据的第二构件。

如上所述的构件可以包含：含有图1中的诸如控制电路110和控制器122 的控制电路中的任一个的图1的存储器装置100的组件、图7的感测电路、高速缓存和感测电路控制器、图8A的感测块51、图9的感测电路900、以及图11的解码器、电压驱动器、开关和通过晶体管来实现该过程。例如，用于充电感测节点的构件可以包含在电路110、控制器122和感测电路控制器760的控制之下的图1的功率控制模块116、图7的预充电电路761、以及图9中的HLL1和HLL2晶体管。

用于放电的构件可以包含在电路110、控制器122和感测电路控制器760 的控制之下的图9的CON晶体管。

用于提供数据的构件可以包含在电路110、控制器122和感测电路控制器760的控制之下的图9的TP1、STB1、TP2和STB2晶体管。

附图说明

图1是示例性存储器装置的框图。

图2是包括图1的存储器结构126的示例3D配置中的平面中的块的集合的存储器装置200的立体图。

图3A描绘了图1的存储器结构126的示例实现方式，该存储器结构126 包括3D配置中的子块中的NAND串。

图3B描绘了与图3A一致的子块SB0-SB3的立体图。

图4A描绘了具有读取和验证电压的存储器单元的集合的阈值电压 (Vth)分布，其中存在四个数据状态。

图4B描绘了具有读取和验证电压的存储器单元的集合的Vth分布，其中存在八个数据状态。

图4C描绘了具有读取电压的存储器单元的集合的Vth分布，其中存在四个数据状态以及两个读取电压，用于在由于数据保持损耗的相邻数据状态之间区分。

图5A描绘了在示例编程操作中的编程电压的集合。

图5B描绘了可以在图5A的编程操作中使用的验证电压，其中单个验证电压用于每个数据状态，以在每个数据状态的偏移和最终的验证电压处进行验证测试。

图5C描绘了可以在图5A的编程操作中使用的验证电压，其中多个验证电压用于每个数据状态，以在每个数据状态的偏移和最终的验证电压处进行验证测试。

图5D描绘了与图4C的Vth分布一致的示例读取电压。

图6A描绘了与图5A和图5B一致的示例编程过程。

图6B描绘了与图5D一致的示例读取过程。

图7描绘了图1的感测块51的示例框图。

图8A描绘了图1的感测块51的另一示例框图。

图8B描绘了在与图6和图8A一致的编程操作期间的在数据锁存器中的示例值。

图9描绘了与图8的感测块170一致的感测电路的示例电路图。

图10A描绘了图9的感测节点SEN1处的电压Vsen1的示例。

图10B描绘了图9的感测节点SEN2处的电压Vsen2的示例。

图10C描绘了与图9、图10A和图10B一致的Vhll1和Vhll2的曲线。

图10D描绘了与图9以及图10A-10C一致的Vclk1和Vclk2的曲线。

图10E描绘了与图9以及图10A-10D一致的Vcon的曲线。

图10F描绘了与图9以及图10A-10E一致的Vstb1和Vstb2的曲线。

图11描绘了用于向存储器单元的块提供电压的示例电路。

具体实施方式

描述了用于感测存储器单元的导电状态的设备和技术。

在一些存储器装置中，诸如在块或子块中的NAND串中，存储器单元相互连接。每个NAND串包括在一个或多个漏极侧SG晶体管(SGD晶体管)和一个或多个源极侧SG晶体管(SGS晶体管)之间串联连接的若干存储器单元，该一个或多个漏极侧SG晶体管在NAND串的连接到位线的漏极侧上，该一个或多个源极侧SG晶体管在NAND串的连接到源极线的源极侧上。另外，存储器单元可以布置有充当控制栅极的公共的控制栅极线(例如，字线)。字线的集合从块的源极侧延伸到块的漏极侧。存储器单元可以在其它类型的串中连接，以及也以其它方式连接。

在3D存储器结构中，存储器单元可以布置成堆叠体中的垂直串，其中堆叠体包括交替的导电层和介电层。导电层充当连接到存储器单元的字线。

存储器单元可以包含符合储存用户数据的条件的数据存储器单元，以及不符合储存用户数据的条件的虚设(dummy)或非数据存储器单元。虚设字线连接到虚设存储器单元。一个或多个虚设存储器单元可以提供在存储器单元的串的漏极和/或源极端处，以提供沟道电压梯度上的逐步转变。

在编程操作期间，根据字线编程顺序来编程存储器单元。例如，编程可以开始于块的源极侧处的字线处，并且继续到块的漏极侧处的字线。在一个方法中，每个字线在编程下一个字线之前被完全编程。例如，使用一个或多个编程通过来编程第一字线WL0，直到编程完成。接下来，使用一个或多个编程通过来编程第二字线WL1，直到编程完成，等等。编程通过可以包含一组增加的编程电压，其在相应的编程回路或编程验证迭代中施加到字线。验证操作可以在每个编程电压之后进行，以确定存储器单元是否已经完成编程。当对存储器单元完成编程时，其可以被锁定以避免进一步编程，而在随后的编程回路中对其它存储器单元继续编程。

存储器单元还可以根据子块编程顺序进行编程，其中一个子块或块的部分中的存储器单元在编程另一个子块的存储器单元之前被编程。

根据编程命令中的写入数据，每个存储器单元可以与数据状态相关联。基于其数据状态，存储器单元将或者保持在已擦除状态，或者被编程到已编程状态数据。例如，在每单元存储器装置一位(one bit per cell memory device) 的情况中，存在包含已擦除状态和已编程状态的两个数据状态。在每单元存储器装置两位的情况中，存在包含已擦除状态和三个更高的数据状态的四个数据状态，该三个更高的数据状态称为A、B和C状态(参见图4A)。在每单元存储器装置三位的情况中，存在包含已擦除状态Er和七个更高的数据状态的八个数据状态，该七个更高的数据状态称为A、B、C、D、E、F和G 数据状态(图4B)。在每单元存储器装置四位的情况中，存在包含已擦除状态和十五个更高的数据状态的十六个数据状态。

当发布编程命令时，写入数据储存在与存储器单元相关联的锁存器中。在编程期间，可以读取存储器单元的锁存器，以确定单元要被编程到的数据状态。每个已编程状态数据与验证电压相关联，使得当感测操作确定其阈值电压(Vth)高于相关联的验证电压时，具有给定数据状态的存储器单元被认为已经完成了编程。感测操作可以通过将相关联的验证电压施加到控制栅极并且感测通过存储器单元的电流来确定存储器单元是否具有高于相关联的验证电压的Vth。如果电流是相对高的，则这指示存储器单元处于导电状态中，使得Vth小于控制栅极电压。如果电流是相对低的，则这指示存储器单元处于不导电状态中，使得Vth高于控制栅极电压。

用于确定存储器单元已经完成编程的验证电压可以称为最终验证电压或锁定验证电压。在一些情况下，附加的验证电压可以用于确定存储器单元接近完成编程。附加的验证电压可以称为偏移验证电压，并且可以低于最终验证电压。当存储器单元接近完成编程时，可以诸如通过在一个或多个随后的编程电压期间升高相应的位线的电压来减少存储器单元的编程速度。例如，在图4A中，要编程到A-状态的存储器单元可以经受在VvAL处的验证电压、A-状态的偏移验证电压、以及VvAH——A-状态的最终、更高的验证电压。

通过正好在存储器单元完成编程之前减慢编程速度，可以实现更窄的 Vth分布。然而，在进行验证操作中消耗了时间。例如，典型地，图4A中的VvAL的验证测试涉及经由选择的字线将VvAL施加到选择的存储器单元的控制栅极，经由相应的位线预充电连接到选择的存储器单元的感测电路，以及观察在指定放电周期之后的在感测电路中的放电量。通过确定感测电路中的感测节点的电压是否下降到低于跳变电压来观察放电量。如果电压下降到低于跳变电压，则这指示了存储器单元处于导电状态中。换言之，存储器单元的Vth少于控制栅极上的电压。如果感测电路的电压未下降到低于跳变电压，则这指示了存储器单元处于不导电状态中。换言之，存储器单元的 Vth大于控制栅极上的电压。

图4A中的VvAH的验证测试类似地涉及将VvAH施加到选择的存储器单元，预充电感测电路，以及观察感测电路中的放电量。用于验证操作的时间因此在顺序地进行验证测试时加倍。还参见图5C。

本文中所提供的技术解决了以上和其它问题。在一个方面，提供了感测电路，其中使用存储器单元上的单个控制栅极电压相对于两个不同电平来感测存储器单元的Vth。例如，两个电平可以是编程操作中的数据状态的更高和更低的验证电压。在其它实现方式中，两个电平可以是读取操作中的读取电压。感测电路可以具有以级联配置连接的两个感测节点，使得第一感测节点首先放电到位线中，并且取决于第一节点所放电到的电平，第二感测节点可以随后或可以不随后放电到位线中。可以基于第一和第二感测节点的电平从感测电路输出第一和第二数据位，以分别指示存储器单元的相对于更高和更低的验证电压的的Vth。还提供了对应的感测方法。

在本文中讨论了这些和其它特征。

图1是用于实现感测存储器单元的导电状态的设备和技术的示例性存储器装置的框图。诸如非易失性储存系统的存储器装置100可以包含一个或多个存储器裸芯108。存储器裸芯108包含存储器单元的存储器结构126——诸如存储器单元的阵列、控制电路110和读取/写入电路128。存储器结构126 通过字线经由行解码器124并且通过位线经由列解码器132是可寻址的。读取/写入电路128包含多个感测块51、52、……、53(感测电路)，并且允许存储器单元的页并行地读取或编程。典型地，控制器122与一个或多个存储器裸芯108被包含在相同的存储器装置100(例如，可移除储存卡)中。控制器可以从存储器裸芯分开。命令和数据在主机140和控制器122之间经由数据总线120进行传送，并且在控制器和一个或多个存储器裸芯108之间经由线118进行传送。

存储器结构可以是2D或者3D的。存储器结构可以包括包含3D阵列的存储器单元的一个或多个阵列。存储器结构可以包括单片3D存储器结构，其中多个存储器电平形成在诸如晶片的单个衬底的上方(并且不在)单个衬底中，而不具有介入的衬底。存储器结构可以包括任何类型的非易失性存储器，该非易失性存储器单片地形成在存储器单元的阵列的一个或多个物理级中，该一个或多个物理级具有设置在硅衬底上方的有源区。存储器结构可以在具有与存储器单元的操作相关联的电路的非易失性存储器装置中，无论相关联的电路是在衬底上方还是在衬底内。

控制电路110与读取/写入电路128协作以在存储器结构126上进行存储器操作，并且包含状态机112、片上地址解码器114和功率控制模块116。状态机112提供了存储器操作的芯片级的控制。可以提供储存区域113，例如用于可操作的参数和软件/代码。在一个实施例中，状态机是可由软件编程的。在其它实施例中，状态机不使用软件，并且完全以硬件(例如，电路) 来实现。

片上地址解码器114向由解码器124和132所使用的硬件地址提供了由主机或存储器控制器使用的地址接口。温度感测电路可以检测存储器装置的温度。

功率控制模块116控制在存储器操作期间供应给字线、选择栅极线、位线和源极线的电力和电压。其可以包含对字线、SGS和SGD晶体管、以及源极线的驱动器。在一个方法中，感测块可以包含位线驱动器。SGS晶体管是NAND串的源极端或源极侧处的选择栅极晶体管，并且SGD晶体管是 NAND串的漏极端或漏极侧处的选择栅极晶体管。

在一些实现方式中，组件的一些可以组合。在各种设计中，除了存储器结构126之外的一个或多个组件(单独的或者组合的)可以被认为是至少一个控制电路，该控制电路配置为进行本文所描述的技术，该技术包含本文所描述的过程的步骤。例如，控制电路可以包含控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52、...、53、读取/写入电路128、控制器122等等中的任一个或者其组合。

片外控制器122(其在一个实施例中是电路)可以包括处理器122c、诸如ROM 122a和RAM 122b的储存装置(存储器)以及误差校正码(ECC) 引擎245。ECC引擎可以校正若干读取误差。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是在控制器和存储器裸芯之间提供电接口的电路。例如，存储器接口可以改变信号的格式或定时，提供缓冲器，从浪涌(surge)隔离，锁存I/O等等。处理器可以经由存储器接口122d将命令发布到控制电路110(或者存储器裸芯的任何其它组件)。

储存装置包括诸如指令集的代码，并且处理器可操作为执行指令集以提供本文所描述的功能。替代地或附加地，处理器可以从存储器结构的储存装置126a(诸如存储器单元在一个或多个字线中的保留区域)存取代码。

例如，代码可以由控制器122用于存取存储器结构，诸如用于编程、读取或者擦除操作。代码可以包含启动代码和控制代码(例如，指令集)。启动代码在启动或开启过程期间初始化控制器并且使控制器能够存取存储器结构的软件。代码可以由控制器用于控制一个或多个存储器结构。在加电时，处理器122c从ROM 122a或者储存装置126a取回启动代码来执行，并且启动代码初始化系统组件并且将控制代码加载到RAM 122b中。一旦控制代码加载到RAM中，其由处理器执行。控制代码包含驱动器以进行基本任务，诸如控制和分配存储器、区分指令处理的优先级、以及控制输入和输出端口。

通常，控制代码可以包含指令，以进行在本文所描述的包含以下进一步讨论的流程图的步骤的功能，并且提供包含以下进一步讨论的这些电压波形。控制电路可以配置为执行指令，以进行本文所描述的功能。

在一个实施例中，主机是计算装置(例如，笔记本计算机、台式机、智能手机、平板计算机)，该计算装置包含一个或多个处理器、一个或多个处理器可读储存装置(RAM、ROM、闪速存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读储存装置储存处理器可读代码(例如，软件)，用于编程一个或多个处理器来进行本文所描述的方法。主机还可以包含附加的系统存储器、与一个或多个处理器通信的一个或多个输入/输出接口和/或一个或多个输入/输出装置。

还可以使用除了NAND闪速存储器之外的其它类型的非易失性存储器。

半导体存储器装置包括，易失性存储器装置——诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置——诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(其也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)；以及其它能够储存信息的半导体元件。每种类型的存储器装置可以具有不同的配置。例如，闪速存储器装置可以以NAND或NOR配置来配置。

存储器元件可以由无源和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括，ReRAM装置元件，其在一些实施例中包括电阻性开关储存元件——诸如反熔丝或相变材料，以及可选的操纵元件(steering element)——诸如二极管或晶体管。进一步以非限制性示例的方式，有源半导体存储器元件包括，EEPROM和闪速存储器装置元件，其在一些实施例中包括含有电荷储存区域的元件——诸如浮置栅极、导电纳米颗粒或者电荷储存介电材料。

多个存储器元件可以被配置为使得它们串联连接或者使得分别存取每个元件。通过非限制性的示例，NAND配置中的闪速存储器装置(NAND存储器)典型地含有串联连接的存储器元件。NAND串是包括存储器单元和 SG晶体管的串联晶体管的集合。

可以配置NAND存储器阵列，使得阵列由存储器的多个串组成，在存储器中串由共享单个位线的多个存储器元件构成并且成组地存取。替代地，可以配置存储器元件，使得每个元件单独地存取，例如，NOR存储器阵列。 NAND和NOR存储器配置是示例的，并且存储器元件可以以其它方式进行配置。

位于衬底内和/或衬底之上的半导体存储器元件可以以二维或三维的方式布置，诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件布置在单个平面或单个存储器装置级中。典型地，在2D存储器结构中，存储器元件布置在实质上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如，在x-y方向的平面中)。衬底可以是晶片，存储器元件的层形成在晶片上或晶片中，或者衬底可以是载体衬底，在形成存储器元件之后载体衬底被附接至存储器元件。作为非限制性的示例，衬底可以包含诸如硅的半导体。

存储器元件可以以诸如多个行和/或列的有序阵列的方式布置在单个存储器装置级中。然而，存储器元件可以排列成非规则或非正交的配置。存储器元件可以各自具有两个或多个电极或者接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或者多个存储器装置级，从而以三维的方式(即在x、y和z方向上，其中z方向实质上垂直于衬底的主表面，且x方向和y方向实质上平行于衬底的主表面)形成结构。

作为非限制性的示例，3D存储器结构可以垂直地布置为多个2D存储器装置级的堆叠体。作为另一非限制性的示例，3D存储器阵列可以布置为多个垂直列(例如，实质上垂直于衬底的主表面(即在y方向上)延伸的列)，而每个列具有多个存储器元件。可以2D配置——例如在x-z平面中——来布置列，得到具有在多个垂直堆叠的存储器平面上的元件的存储器元件的 3D布置。三维形式的存储器元件的其它配置还可以构成3D存储器阵列。

通过非限制性的示例，在3D NAND存储器阵列中，存储器元件可以被耦接在一起以形成在单个水平(例如，x-y)存储器装置级内的NAND串。替代地，存储器元件可以被耦接在一起以形成横穿多个水平存储器装置级的垂直的NAND串。可以设想其它的3D配置，其中一些NAND串含有在单个存储器级中的存储器元件，而其它串含有跨越穿过多个存储器级的存储器元件。3D存储器阵列还可以以NOR配置和以ReRAM配置来设计。

典型地，在单片3D存储器阵列中，一个或多个存储器装置级形成在单个衬底上方。可选地，单片3D存储器阵列还可以具有至少部分在单个衬底处的一个或多个存储器层。作为非限制性的示例，衬底可以包含诸如硅的半导体。在单片3D阵列中，构成阵列的每个存储器装置级的层典型地形成在阵列的下面的存储器装置级的层上。但是，单片3D存储器阵列的相邻的存储器装置级的层可以被共享或者具有在存储器装置级之间的介入层。

2D阵列可以分开地形成，并且然后封装在一起，以形成具有存储器的多个层的非单片存储器装置。例如，可以通过在分开的衬底上形成存储器级并且然后在彼此顶部堆叠存储器级来构建非单片堆叠存储器。衬底在堆叠前可以变薄或者从存储器装置级移除，但是由于最初在分开的衬底上形成存储器装置级，所以得到的存储器阵列不是单片3D存储器阵列。此外，多个2D 存储器阵列或3D存储器阵列(单片的或非单片的)可以形成在分开的芯片上，并且然后封装在一起，以形成堆叠芯片存储器装置。

存储器元件的操作和与存储器元件的通信通常需要相关联的电路。作为非限制性的示例，存储器装置可以具有用于控制和驱动存储器元件的电路，以完成诸如编程和读取的功能。该相关联的电路可以与存储器元件在相同的衬底上和/或在分开的衬底上。例如，用于存储器读取-写入操作的控制器可以位于分开的控制器芯片上和/或在与存储器元件相同的衬底上。

本领域技术人员将认识到，本技术不限于所描述的2D和3D示例性结构，而是覆盖如本文所描述并如本领域技术人员所理解的在本技术的精神和范围内的所有相关存储器结构。

图2是包括图1的存储器结构126的示例3D配置中的平面中的块的集合的存储器装置200的立体图。存储器单元(储存元件)的示例块BLK0、 BLK1、BLK2和BLK3和具有块所使用的电路的外围区域在衬底201上。外围区域204沿着每个块的边缘延伸，而外围区域205是在块的集合的端部处。

电路可以包含电压驱动器，其可以连接到块的控制栅极层、位线和源极线。衬底还可以采用以导电路径进行图案化的一个或多个下部的金属层，来承载在块的下方的电路，以承载电路信号。块可以形成在存储器装置的中间区域202中。在存储器装置的上部区域203中，一个或多个上部的金属层以导电路径进行图案化，以承载电路信号。每个块包括存储器单元的堆叠区域，其中堆叠体的交替级的代表字线。在一个可能的方法中，每个块具有相对的分层侧面，垂直接触从该分层侧面向上延伸到上部的金属层，以形成到导电路径的连接。尽管作为示例描绘了四个块，但是可以使用在x-和/或y-方向上延伸的两个或多个的块。典型地，块在x-方向上的长度比在y-方向上的宽度长得多。

在一个可能的方法中，块在平面中，并且平面在x-方向上的长度代表在一个或多个上部的金属层中延伸到字线的信号路径的方向(字线或SGD线的方向)，并且平面在y-方向上的宽度代表了在一个或多个上部的金属层中延伸到字线的信号路径的方向(位线方向)。z-方向代表存储器装置的高度。块还可以布置在多个平面中。

图3A描绘了图1的存储器结构126的示例实现方式，该存储器结构126 包括3D配置中的子块中的NAND串。在一个方式中，存储器单元的块BLK 由交替的导电层和介电层的堆叠体形成。块包括垂直地间隔开的导电层，并且垂直地间隔开的导电层包括连接到存储器单元的字线以及连接到SGD(漏极侧选择栅极)和SGS(源极侧选择栅极)晶体管的选择栅极线。在该示例中，除了数据字线层(或者字线)WLL0-WLL10之外，导电层包括两个SGD 层、两个SGS层以及四个虚设字线层(或者字线)WLD1、WLD2、WLD3 和WLD4。介电层被标注为DL0-DL19。每个NAND串可以形成在堆叠体中的存储器孔中。存储器孔填充有形成相邻于字线的存储器单元的材料。

另外，每个块可以分割成子块，并且每个子块包含多个NAND串，其中描绘了一个示例NAND串。例如，子块SB0、SB1、SB2和SB3分别包括示例NAND串300n、310n、320n和330n。NAND串具有数据字线、虚设字线和选择栅极线。每个子块包括在x方向上延伸并且具有公共的SGD线的 NAND串的集合。SB0分别具有SGD线或者SGD0和SGD1层中的SGD层部分380和384。SB1分别具有SGD0和SGD1层中的SGD层部分381和 385。SB2分别具有SGD0和SGD1层中的SGD层部分382和386。SB3分别具有SGD0和SGD1层中的SGD层部分383和387。数据字线层WLL0 到WLL10以及SGS层SGS0和SGS1中的每一个由所有子块SB0到SB3共享。虚设字线层还由所有子块共享。

NAND串300n、310n、320n和330n分别在子块SB0、SB1、SB2和SB3 中。块的编程可以一次发生一个子块。在每个子块内，字线编程顺序可以随着例如在WL0——源极侧字线处开始，并且一次行进一条字线到 WLL10——漏极侧字线。

NAND串300n、310n、320n和330n分别具有沟道300a、310a、320a 和330a。每个沟道具有漏极端和源极端。例如，沟道300a具有漏极端390 和源极端391。

此外，NAND串300n包含SGS晶体管300和301、虚设存储器单元302 和303、数据存储器单元304、305、306、307、308、309、310、311、312、 313和314、虚设存储器单元315和316、以及SGD晶体管317和318。

NAND串310n包含SGS晶体管320和321、虚设存储器单元322和323、数据存储器单元324、325、326、327、328、329、330、331、332、333和 334、虚设存储器单元335和336、以及SGD晶体管337和338。

NAND串320n包含SGS晶体管340和341、虚设存储器单元342和343、数据存储器单元344、345、346、347、348、349、350、351、352、353和 354、虚设存储器单元355和356、以及SGD晶体管357和358。

NAND串330n包含SGS晶体管360和361、虚设存储器单元362和363、数据存储器单元364、365、366、367、368、369、370、371、372、373和 374、虚设存储器单元375和376、以及SGD晶体管377和378。

图3B描绘了符合图3A的子块SB0-SB3的立体图。子块是块的部分，并且代表了存储器串的集合，该存储器串的集合编程在一起并且具有公共的 SGD线。另外，在一个方法中，子块中的每个存储器串连接到不同的位线。

示例存储器单元描绘为在每个子块中在x方向上沿着字线延伸。为简化起见，每个存储器单元被描绘为立方体。SB0包含NAND串300n、301n、 302n和303n。SB1包含NAND串310n、311n、312n和313n。SB2包含NAND 串320n、321n、322n和323n。SB3包含NAND串330n、331n、332n和333n。位线连接到NAND串的集合。例如，位线BL0连接到NAND串300n、310n、320n和330n，位线BL1连接到NAND串301n、311n、321n和331n，位线 BL2连接到NAND串302n、312n、322n和332n，并且位线BL3连接到NAND 串303n、313n、323n和333n。感测电路可以连接到每个位线。例如，感测电路399、399a、399b和399c分别连接到位线BL0、BL1、BL2和BL3。NAND串是从衬底向上延伸的垂直存储器串的示例。

一次可以对一个字线和一个子块的选择的单元发生编程和读取。这允许每个选择的单元由分别的位线控制。例如，SB0中的存储器单元(包含示例的存储器单元394)的示例集合395连接到WLL4。类似地，集合396、397 和398包括SB1中的数据存储器单元，SB2和SB3连接到WLL4。

图4A描绘了具有读取和验证电压的存储器单元的集合的阈值电压 (Vth)分布，其中存在四个数据状态。其是用于实现用于感测存储器单元的导电状态的设备和技术的示例Vth分布。横轴表示Vth，并且纵轴表示对数坐标中的存储器单元的数量。为了清楚，Vth分布示出为简化形式。

在一个方法中，也被称为全序列编程的一个编程通过操作，(仅)涉及多个编程-验证操作(或编程回路)的一个序列，该序列从初始的Vpgm电平开始并且继续进行到最终的Vpgm电平来进行，直到选择的存储器单元的集合的阈值电压达到相应的数据状态的一个或多个相应的最终验证电压。在编程通过的开始，所有存储器单元可以首先处于擦除状态中。

提供存储器单元阵列的示例Vth分布，用于每个存储器单元以四个可能的Vth范围中的一个来储存两个数据位的情况。一个位表示较低的页的数据，而另一个位表示较高的页的数据。

为擦除(Er)状态的存储器单元提供第一Vth分布430。Vth分布431、 432和433分别表示数据状态A、B和C，其由存储器单元在他们的Vth超过最终验证电压VvAH、VvBH或VvCH时分别达到。VvEr是擦除验证电压。此外，数据状态A、B和C分别具有偏移验证电压VvAL、VvBL和VvCL。

在完成编程通过之后，可以使用在Vth分布之间的读取电压VrA、VrB 和VrC从存储器单元读取数据。通过测试给定存储器单元的Vth是高于还是低于读取电压中的一个或多个，系统可以确定由存储器单元所表示的数据状态。

偏移验证电压可以从最终验证电压偏移公共的增量或偏移不同的增量。可以为数据状态提供一个或多个偏移或更低的验证电压。如一开始提到的，为了在最小化编程时间惩罚(penalty)时获得窄的Vth分布，当存储器单元的Vth超过偏移验证电压但仍然低于数据状态的最终验证电压时，可以对存储器单元实现慢的编程模式。可以通过在编程电压期间将相关联的位线电压提高到正值来对存储器单元实现慢的编程模式。在慢的编程模式之前，存储器单元可以处于快的或正常的编程模式，在快的或正常的编程模式中位线电压Vbl＝0V，以最大化编程速度。因此，存储器单元的Vth最初可以在编程操作中随着每个编程电压以相对快的速率增加，直到Vth移近最终验证电压。此时，存储器单元的Vth随着每个编程电压以相对慢的速率增加，使得其不过多地过冲最终验证电压。当它的Vth超过最终验证电压时，在编程操作的随后编程电压期间，通过将Vb1设定为诸如2-3V的高电平，使存储器单元被锁定而不能进一步的编程。

如果使用多个偏移验证电压，则当存储器单元的Vth超过第一偏移验证电压时，Vb1可以设定为一个电平，而当Vth超过第二偏移验证电压时，Vb1 可以设定为另一个更高的电平，该第二偏移验证电压大于第一偏移验证电压。

图4B描绘了具有读取和验证电压的存储器单元的集合的阈值电压 (Vth)分布，其中存在八个数据状态。这是用于实现用于感测存储器单元的导电状态的设备和技术的另一个示例Vth分布。为擦除(Er)状态的存储器单元提供第一Vth分布410。Vth分布411、412、413、414、415、416和 417分别表示数据状态A、B、C、D、E、F和G，其由存储器单元在他们的Vth超过最终验证电压VvAH、VvBH、VvCH、VvDH、VvEH、VvFH和 VvGH时分别达到。此外，数据状态A、B、C、D、E、F和G和C分别具有偏移验证电压VvAL、VvBL、VvCL、VvDL、VvEL、VvFL和VvGL。括号420-426识别使用在本文中提供的技术来在公共/单个感测操作中同时测试的验证电平。例如，括号420、421、422、423、424、425和426指示了 VvAL和VvAH、VvBL和VvBH、VvCL和VvCH、VvDL和VvDH、VvEL 和VvEH、VvFL和VvFH以及VvGL和VvGH分别同时地测试。

符号VL和VH可以在本文中使用，以分别表示数据状态的更低和更高的验证电平，或者总体上表示数据状态的两个读取电压。例如，在图4A中， VL可以表示VvAL、VvBL或VvCL，并且VH可以表示VvAH、VvBH或 VvCH。VH和VL还分别表示第一和第二电压。

图4C描绘了具有读取电压的存储器单元的集合的Vth分布，其中存在四个数据状态以及两个读取电压，用于区分由于数据保持损耗而导致的相邻数据状态。Vth分布450表示擦除状态，并且Vth分布451、452和453分别表示当存在很少数据保持损耗或没有数据保持损耗时的正好在编程之后的 A、B和C状态。Vth分布451a、452a和453a分别表示当存在显著的数据保持损耗时的A、B和C状态。当电荷留在存储器单元的电荷俘获层并且因此造成已编程单元的Vth降低时，数据保持损耗发生。当正在读取单元的集合时，数据保持损耗的量是未知的。相应地，一个方法是使用对数据保持损耗进行优化的一组读取电压(例如，VrAL、VrBL和VrCL)和对少量数据保持损耗或没有数据保持损耗进行优化的另一组读取电压(例如，VrAH、 VrBH和VrCH)来读取单元。优化的读取电压可以定位在一个数据状态的 Vth分布的上尾和另一个相邻的数据状态的Vth分布的下尾之间的中途。可以诸如通过根据ECC代码和所选择的最佳的结果来确定哪个导致了最少数量的错误来分析两个读取结果。在本文中提供的技术允许相对于两个不同的电平来感测单元的Vth。还参见例如图5D。

在又一个示例中，使用未区分数据状态的电压来读取单元，但是可以用于诸如测量Vth分布的大小和形状的目的。

图5A描绘了在示例编程操作中的编程电压的集合。其是编程操作的示例，其该编程操作中感测存储单元的导电状态。纵轴描绘了Vpgm——控制栅极电压或字线电压，并且横轴描绘了时间或编程回路数量(例如，编程验证迭代数量)。描绘了具有四个数据状态的一个通过编程操作。其它选择也是可能的。编程操作包括一系列的编程电压501-509。进行增量步长脉冲编程，使得Vpgm开始在初始电平——Vpgm_init处，并且在每个编程回路中逐步地增加。该示例还基于编程回路(参见图5B和5C)来进行验证测试。例如，A-状态单元在回路1和2中验证，A和B-状态单元在回路3-5中验证， B和C-状态单元在回路6-8中验证，以及C-状态单元在回路9中验证。图 5A-5C的横轴是时间对齐的。

图5B描绘了可以在图5A的编程操作中使用的验证电压，其中单个验证电压用于每个数据状态，以在每个数据状态的偏移和最终的验证电压处进行验证测试。编程回路1和2中的波形511和512分别具有VvAH的幅度。编程回路3、4和5中的波形513、514和515分别具有VvAH和VvBH的幅度。编程回路6、7和8中的波形516、517和518分别具有VvBH和VvCH 的幅度。编程回路9中的波形519具有VvCH的幅度。有利地，可以对选择的字线的存储器单元进行两个(或多个)验证测试，同时将一个控制栅极电压施加到字线。例如，在编程回路1和2中，可以使用VvAH的控制栅极电压对A-状态的单元进行在VvAL和VvAH处的验证测试。在编程回路3、4 和5中，可以使用VvAH的控制栅极电压对A-状态的单元进行在VvAL和 VvAH处的验证测试，并且可以使用VvBH的控制栅极电压对B-状态的单元进行在VvBL和VvBH处的验证测试。

在编程回路6、7和8中，可以使用VvBH的控制栅极电压对B-状态的单元进行在VvBL和VvBH处的验证测试，并且可以使用VvCH的控制栅极电压对C-状态的单元进行在VvCL和VvCH处的验证测试。在编程回路9 中，可以使用VvCH的控制栅极电压对C-状态的单元进行在VvCL和VvCH 处的验证测试。控制栅极电压可以替代地是除了比VvAH、VvBH或VvCH 的最终验证电压更高的电压之外的电压。

图5C描绘了可以在图5A的编程操作中使用的验证电压，其中多个验证电压用于每个数据状态，以在每个数据状态的偏移和最终的验证电压处进行验证测试。其提供了相对图5B的比较性示例。该方法由于将分开的控制栅极电压施加到每个验证测试的选择的字线所需要的时间而导致了增加的编程时间。编程回路1和2中的波形521和522分别具有VvAL和VvAH的幅度。编程回路3、4和5中的波形523、524和525分别具有VvAL、VvAH、 VvBL和VvBH的幅度。编程回路6、7和8中的波形526、527和528分别具有VvBL、VvBH、VvCL和VvCH的幅度。编程回路9中的波形529具有 VvCL和VvCH的幅度。

图5D描绘了与图4C的Vth分布一致的示例读取电压。电压波形具有三个电平——VrAH、VrBH和VrCH，其是在第一、第二和第三感测周期(分别是从t1-t2、t3-t4和t5-t6)中分别施加固定的控制栅极(字线)电压。另外，在该示例中，单元的Vth在第一、第二和第三感测周期中分别与VrAH 和VrAL、VrBH和VrBL以及VrCH和VrCL比较。因此，在每个感测周期中，单元的Vth与控制栅极电压比较，并且与低于控制栅极电压的电压比较。然而，其它方法是可能的。例如，当VrAL、VrBL和VrCL分别是第一、第二和第三感测周期中的控制栅极电压时，单元的Vth可以在第一、第二和第三感测周期中与VrAH和VrAL、VrBH和VrBL以及VrCH和VrCL分别比较。在又一个方法中，当在第一、第二和第三感测周期中分别施加一些其它的控制栅极电压(分别除了VrAH和VrAL、VrBH和VrBL以及VrCH和VrCL 之外)时，单元的Vth可以在第一、第二和第三感测周期中与VrAH和VrAL、 VrBH和VrBL以及VrCH和VrCL分别比较。通常，单元的Vth可以与第一电压比较，并且然后与小于第一电压的第二电压比较。

图6A描绘了与图5A和图5B一致的示例编程过程。可以例如使用包含图1中的诸如控制电路110和控制器122的控制电路中的任一个的图1的存储器装置100的组件、图7的感测电路、高速缓存和感测电路控制器、图8A 的感测块51、图9的感测电路900、以及图11的解码器、电压驱动器、开关和通过晶体管来实现该过程。

步骤600对选择的字线和连接到其的选择的存储器单元开始编程操作。

步骤601包含将位线电压设定为禁止、慢的或正常的编程电平。如所提到的，单元可以首先编程为正常、快的模式(具有Vbl＝0V)，直到Vth超过其目标数据状态的更低的验证电平VL。单元可以然后编程为慢的模式(例如，具有Vbl＝1V)，直到Vth超过其目标数据状态的更高的验证电平VH。随后，单元(例如，使用Vbl＝2-3V)被锁定或者禁止进一步编程。锁存器可以用于储存指示当前编程回路的模式的数据。还参见图8B。

锁定状态还被设定在数据状态锁存器中，以用于要保持在擦除状态中的存储器单元的感测电路。对于要编程到特定的数据状态的存储器单元的感测电路，设定数据状态锁存器，以识别特定的数据状态。

步骤602涉及将编程电压施加到选择的字线。参见图5A以及初始编程电压Vpgm_int，例如。步骤603涉及将验证电压(固定的控制栅极电压) 分别施加到选择的字线，用于感测在更低和更高验证电压——VL和VH——处的数据状态。例如，参见图5B的验证电压。至少在放电周期期间可以施加固定的控制栅极电压。步骤604涉及预充电感测电路的第一和第二感测节点。例如，参见图9中的SEN1和SEN2。步骤605包含分别增加连接到第一和第二感测节点的电容器的电压，以增加Vsen1和Vsen2。例如，参见图 9中的C1和C2，以及参见图10D中的t3处的Vclk1和Vclk2。步骤606包含将第一感测节点连接到位线，以允许第一感测节点电压放电到位线中。参见图9中的CON晶体管以及图10E中的t4处的Vcon。随后，接下来可以是步骤607或608。在步骤607处，单元Vth>＝VH，使得第一感测节点的放电相对小，而第二感测节点不放电到位线中。在这种情况下，单元是基本上不导电的，并且达到当前编程回路中的禁止状态。然而，可以存在来自感测节点的一些泄露，这导致相对小的放电量。还参见图10A和曲线1003，其示出了在Vsen1上的相对小的减少。在步骤608处，单元Vth<VH，使得第一感测节点的放电相对大，而一旦Vsen1下降到低于某一电压，第二感测节点也放电到位线中。参见图10B。在这种情况下，单元是基本上导电的，并且未达到当前编程回路中的禁止状态。

步骤609包含降低电容器的电压，以在t11处分别降低Vsen1和Vsen2。参见图9中的C1和C2，以及图10D中的t11处的Vclk1和Vclk2。步骤609 还包含从位线将第一感测节点断开。参见图9中的CON晶体管以及图10E 中的t11处的Vcon。该步骤还从位线将第二感测节点断开。

步骤610包含进行指示单元Vth相对于VL的电平的选通，并且步骤 611包含进行指示单元Vth相对于VH的电平的选通。进行选通可以涉及从感测电路读取出数据位，其中该位是基于感测节点的模拟电压的。例如，参见图9中的STB1和STB2以及图10F中的Vstb1和Vstb2。

步骤612包含诸如通过更新与存储器单元相关联的锁存器中的值，如果 Vth>＝VH则设定锁定状态，如果VL<＝Vth<VH则设定慢的编程模式。第三选择是如果Vth<VL则保持正常模式，在这种情况下不更新锁存器。

决定步骤613确定是否存在验证测试经受的下一个数据状态。如果决定步骤613为真，则过程在步骤603处继续，其中下一个验证电压施加到选择的字线。如果决定步骤613为假，则决定步骤614确定是否存在在编程操作中施加的下一个编程电压。典型地，施加下一个编程电压，直到所有的或接近所有的正在编程的存储器单元已经在最终验证电压处通过验证测试。然而，如果在所有的或接近所有的正在编程的存储器单元已经在最终验证电压处通过验证测试之前已经施加了最大可允许数目的编程电压，则可以对编程操作设定失效状态。

如果决定步骤614为真，则过程在步骤615处和在步骤601处继续，在步骤615中编程电压被升高，并且在步骤601中设定位线电压并且用于下一个编程回路。如果决定步骤614为假，则编程操作在步骤616处终止。

图6B描绘了与图5D一致的示例读取过程。可以例如使用包含图1中的诸如控制电路110和控制器122的控制电路中的任一个的图1的存储器装置100的组件、图7的感测电路、高速缓存和感测电路控制器、图8A的感测块51、图9的感测电路900、以及图11的解码器、电压驱动器、开关和通过晶体管来实现该过程。

步骤620对选择的字线和连接到其的选择的存储器单元开始读取操作。步骤621涉及将读取电压分别施加到选择的字线，用于感测在更低和更高验证电压——VL和VH——处的数据状态。例如，在第一通过步骤621中， VL和VH可以分别是电压VrAL和VrAH。步骤622-629分别相似于先前所讨论的步骤604-611。步骤622涉及预充电感测电路的第一和第二感测节点。步骤623包含分别增加连接到第一和第二感测节点的电容器的电压，以增加 Vsen1和Vsen2。步骤624包含将第一感测节点连接到位线，以允许第一感测节点电压放电到位线中。在步骤625处，单元的Vth>＝VH。在步骤626 处，单元的Vth<VH。

步骤627包含降低电容器的电压，以在t11处分别降低Vsen1和Vsen2。步骤627还包含从位线将第一感测节点断开。

步骤628包含进行指示单元Vth相对于VL的电平的选通，并且步骤 629包含进行指示单元Vth相对于VH的电平的选通。

决定步骤630确定是否存在要读取的下一个数据状态。如果决定步骤为真，则过程在步骤621处继续，其中下一个读取电压施加到选择的字线。例如，可以在第二通过步骤621中施加VrBH。可以在第三通过步骤621中施加VrCH。如果决定步骤为假，则读取操作在步骤631处终止。

图7描绘了图1的感测块51的示例框图。列控制电路可以包含多个感测块，其中每个感测块对多个存储器单元经由相应的位线来进行感测例如读取、编程-验证或者擦除-验证操作。在一个方法中，感测块包括多个感测电路，也称为感测放大器。每个感测电路与数据锁存器和高速缓存相关联。例如，示例感测电路750a、751a、752a和753a分别与高速缓存750c、751c、 752c和753c相关联。

在一个方法中，可以使用不同的相应的感测块来感测位线的不同子集。这允许与感测电路相关联的处理负载在每个感测块中被分割开并且由相应的处理器进行处置。例如，感测电路控制器760可以与例如十六个感测电路和锁存器的集合通信。感测电路控制器可以包含预充电电路761，其向每个感测电路提供电压，以设定预充电电压。感测电路控制器还可以包含存储器 762和处理器763。

以下提供感测电路的其它示例细节。

图8A描绘了图1的感测块51的另一示例框图。单独的感测块51被分区为被称为感测模块180或感测放大器的一个或多个核心部分，以及被称为管理电路190的公共部分。在一个实施例中，对于每个位线将存在分开的感测模块180，并且对于一组例如4或8个的多个感测模块180将存在一个公共的管理电路190。组中的感测模块中的每一个与相关联的管理电路经由数据总线172进行通信。因此，存在与储存元件的集合的感测模块通信的一个或多个管理电路。

感测模块180包括感测电路170，该感测电路170通过确定连接的位线中的导电电流是高于还是低于预定阈值级来进行感测。感测模块180还包含位线锁存器182，其用于设定连接的位线的电压条件。例如，在位线锁存器 182中锁存的预定状态将导致连接的位线被拉到指定编程禁止的状态(例如， 1.5-3V)。作为示例，旗标＝0可以禁止编程，而旗标＝1不禁止编程。

管理电路190包括处理器192、数据锁存器194-197的四个示例集合、以及在数据锁存器的集合194和数据总线120之间的耦接的I/O接口。可以为每个感测模块提供数据锁存器的一个集合，并且可以为每个集合提供由 LDL和UDL识别的数据锁存器。在一些情况下，可以使用附加的数据锁存器。LDL储存数据的下部的页的位，并且UDL储存数据的上部的页的位。这是以4-级或每储存元件存储器装置两位的形式。可以为每储存元件的每个附加的数据位提供每位线一个附加的数据锁存器。

处理器192进行运算，诸如确定在感测储存元件中储存的数据以及在数据锁存器的集合中储存所确定的数据。数据锁存器中的每个集合194-197用于储存在读取操作期间由处理器192确定的数据位，并且用于储存在编程操作期间从数据总线120输入的数据位，该编程操作表示写入数据意图被编程到存储器中。I/O接口196提供在数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作在状态机112的控制之下，状态机112控制将不同的控制栅极电压供应给定址的储存元件。由于其对应于存储器所支持的各种存储器状态单步执行各种预定的控制栅极电压，感测模块180可以在这些电压中的一个处跳变，并且对应的输出将经由总线172从感测模块180提供到处理器192。在这一点上，通过考虑感测模块的(多个)跳变事件(tripping event)以及关于从状态机经由输入线193所施加的控制栅极电压的信息，处理器192确定结果的存储器状态。其然后为存储器状态计算二进制编码，并且将结果的数据位储存到数据锁存器194-197中。在管理电路190的另一个实施例中，位线锁存器182履行双重责任(duty)，既作为用于锁存感测模块 180的输出的锁存器，又作为如上所述的位线锁存器。

一些实现方式可以包含多个处理器192。在一个实施例中，每个处理器 192将包含输出线(未示出)，使得输出线中的每一个被线或(wired-OR)在一起。在一些实施例中，输出线在连接到线或线之前被反相。由于接收线或的状态机可以确定被编程的所有位何时已经达到期望的级，所以该配置使能在编程验证过程期间快速确定何时编程过程已经完成。例如，当每个位已经达到其期望的级时，该位的逻辑零将被发送到线或线(或数据一被反相)。当所有位输出数据0(或数据一的反相)时，则状态机知道去终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192，以累积相关联的位线的结果，使得状态机仅需要读取线或线一次。类似地，通过正确地选择逻辑级，全局状态机可以检测第一位何时改变它的状态并且相应地改变算法。

在编程或验证操作期间，要编程的数据(写入数据)从数据总线120以每储存元件两位的实现方式储存在数据锁存器的集合194-197中、在LDL 和UDL锁存器中。在每储存元件三位的实现方式中，可以使用附加的数据锁存器。在状态机的控制之下的编程操作包括施加到定址的储存元件的控制栅极的一系列编程电压脉冲。每个编程脉冲接下来是回读(验证)，以确定储存元件是否已经被编程到期望的存储器状态。在一些情况下，处理器192监控与期望的存储器状态相关的回读存储器状态。当该两者达成一致时，处理器192设定位线锁存器182，以便使得位线被拉到指定编程禁止的状态。这禁止了耦接到位线的储存元件进行进一步编程，即使编程脉冲出现在其控制栅极上。在其它实施例中，处理器首先加载位线锁存器182，并且在验证过程期间，感测电路将其设定为禁止值。

数据锁存器的每个集合194-197可以实现为用于每个感测模块的数据锁存器的堆叠。在一个实施例中，每感测模块180存在三个数据锁存器。在一些实现方式中，数据锁存器实现为移位寄存器，使得储存在其中的并行数据转换为数据总线120的串行数据，反之亦然。对应于储存元件的读取/写入块的所有数据锁存器可以链接在一起，以形成块移位寄存器，使得数据的块可以通过串行传输地输入或输出。特别地，采用读取/写入模块的库，使得其的数据锁存器的集合中的每一个将把数据依次移入数据总线中，或者把数据依次移出数据总线之外，就好像它们是整个读取/写入块的移位寄存器的一部分。

数据锁存器识别相关联的储存元件何时已经达到编程操作中的某些里程标(milepost)。例如，锁存器可以识别储存元件的Vth低于特定验证电平。数据锁存器指示储存元件现在是否从数据页储存一个或多个位。例如，LDL 锁存器可以用于储存下部的数据页。当下部的页的位储存在相关联的储存元件中时，LDL锁存器翻转(例如，从0到1)。当上部的页的位储存在相关联的储存元件中时，UDL锁存器翻转。这发生在相关联的储存元件完成编程时，例如当其Vth超过诸如VvA、VvB或VvC的目标验证电平时发生。

图8B描绘了在与图6和图8A一致的编程操作期间的在数据锁存器中的示例值。数据锁存器包含偏移验证锁存器800(XDL)、上部的页的锁存器(UDL)和下部的页的锁存器(LDL)，并且与一个存储器线相关联。锁存器的集合中的位组合可以采用下部的页的位，接下来是上部的页的位、接下来是偏移验证位写入。Er是已擦除状态，其具有与禁止/锁定状态Ainh、 Binh、Cinh相同的位组合(111)。在A、B和C之下的位分别用于要被编程到A、B或C数据状态的单元，并且其未锁定也未处于慢的编程模式中。该单元处于正常的编程模式。在Aslow、Bslow和Cslow之下的位分别用于要被编程到A、B或C数据状态的单元，并且其处于慢的编程模式中(并且因此未锁定)。

例如，在编程期间，A数据状态单元的锁存器将从100变换到101到111， B数据状态单元的锁存器将从000变换到001到111，并且C数据状态单元的锁存器将从010变换到011到111。

图9描绘了与图8的感测块170一致的感测电路900的示例电路图。示例存储器串901连接到电路中的路径BLI。存储器串包含示例的选择的存储器单元902，其包括连接到选择的字线903的控制栅极902a。验证或读取电压施加到选择的字线，而剩余的未选择的字线可以接收更高的通过电压，该更高的通过电压将相关联的存储器单元放置在强导电状态中。这允许选择的存储器单元的Vth被精确地感测。

在感测操作中，最初地，预充电位线BLI和感测节点SEN1和SEN2。 BLI经由晶体管BLY(例如，nMOS晶体管)和904(例如，pMOS晶体管) 经由节点906进行预充电。BLY是预充电晶体管。诸如2V的相对低的电压 Vlow可以通过到位线。还提供了放电晶体管905(例如，nMOS晶体管)。当电压Vinv变高时，晶体管905打开(使其导电)，晶体管904关闭(使其不导电)，并且BLY和晶体管904之间的路径接地。当Vinv变低时，晶体管905关闭，晶体管904断开，并且位线被预充电。位线钳位(BLC)晶体管此时也打开。将BLC设定在钳位位线电压的电平处。通过基于Vblc减去 BLC晶体管的Vth来设定BLC晶体管的例如位线电压Vbl的源极电压，该 BLC晶体管充当源极跟随器。

第一感测节点SEN1经由晶体管HLL1(例如，nMOS晶体管)由例如 4V的相对高的电压Vhigh1来预充电。将Vhll1被设置为高，以允许其预充电。位线连接晶体管CON保持不导电，以从位线隔离SEN1。SEN1连接到电容器C1并且连接到第一跳变点晶体管(trip pointtransistor)TP1的控制栅极。电容器可以以任何形式提供，包含金属电容器和MOS(金属-氧化物- 半导体)电容器。

第二感测节点SEN2经由晶体管HLL2(例如，nMOS晶体管)由例如 3-4V的相对高的电压Vhigh2来预充电。将Vhll2被设置为高，以允许其预充电。分离晶体管ST保持不导电状态，以从SEN2隔离SEN1。ST(例如， nMOS晶体管)包括控制栅极STg、源极STs和漏极STd。源极和漏极是晶体管的端子。

在位线和感测节点已经被预充电之后，实现其中CON打开的放电周期，允许SEN1放电到位线中。如果Vsen1在放电周期期间变得足够低，则使得 ST导电，并且SEN2也经由SEN1开始衰减到位线中。当其控制栅极电压 Vst超过其Vth和其源极电压Vsen1的和时，使ST导电。

SEN1和SEN2因此处于级联配置中。在放电周期结束时，评估感测节点的电压，并且将感测节点的电压转换为二进制的值，该二进制的值在选通过程中从感测电路输出。一个选通过程将Vstb1提高，以提供在导电状态中的第一选通晶体管STB1。其将节点907、TP1的源极上的电平传递到总线 LBUS，以输出到感测电路控制器或者其它管理电路。如果该电平是相对低的，则其被控制器注释为一个位值，并且如果该电平是相对高的，则其被控制器注释为另一个位值。TP1具有阈值电压Vth1，其用于确定在SEN1放电之后SEN1是处于导电状态还是不导电状态。如果Vsen1是相对低的——例如小于Vth1，表示相对大的放电以及存储器单元的相对高的导电状态，则 TP1将允许相对少的电流在其源极处流向STB1。如果Vsen1是相对高的——例如大于Vth1，表示相对小的放电以及存储器单元的相对弱的导电状态，则TP1将允许相对大量的电流在其源极处流向STB1。

类似地，另一个选通过程将Vstb2提高，以提供在导电状态中的第二选通晶体管STB2。其将节点908、TP2的源极上的电平传递到总线LBUS，以输出到感测电路控制器或者其它管理电路。如果该电平是相对低的，则其被控制器注释为一个位值，并且如果该电平是相对高的，则其被控制器注释为另一个位值。TP2具有阈值电压Vth2，其用于确定在SEN2放电之后SEN2 是处于导电状态还是不导电状态。如果Vsen2是相对低的——例如小于 Vth2，表示相对大的放电以及存储器单元的相对高的导电状态，则TP2将允许相对少的电流在其源极处流向STB2。如果Vsen2是相对高的——例如大于Vth2，表示相对小的放电以及存储器单元的相对弱的导电状态，则TP2 将允许相对大量的电流在其源极处流向STB2。

基于电压Vclk1和Vclk2，电流可以分别从TP1和TP2源极流到的漏极。 Vth1和Vth2可以是相同或者不同的。

基于来自STB1和STB2的位，可以确定单元的Vth。在一个实现方式中，来自STB1的位指示单元相对于验证高电压VH的Vth，例如是Vth>＝VH 还是Vth<VH，并且来自STB2的位指示单元的相对于验证低电压VL的Vth，例如是Vth>＝VL还是Vth<＝VL。然后可以使用正常模式或慢的模式来在下一个编程回路中编程单元，或者可以禁止单元进一步编程，如所讨论的。在一个方法中，感测电路控制器或者处理器192评估位，并且相应地更新锁存器或者每个选择的存储器单元。通常，来自STB1的位是指示相对于相应的参考电压的存储器单元的阈值电压的第一位，并且来自STB2的位是指示相对于比SEN1的相应的参考电压更小的相应的参考电压的存储器单元的阈值电压的第二位。

具体而言，Vth_tp1和Vth_tp2分别是与第一和第二感测节点电压相比较的相应的参考电压。在一个方法中，感测电路在总线LBUS上输出模拟电压到感测电路控制器。该模拟电压基于TP晶体管的源极处的电压，该TP 晶体管的源极处的电压继而基于感测节点电压。如果模拟电压高于参考电压，则控制器将分配一个位值(0或1)来表示感测节点电压。如果模拟电压低于参考电压，则控制器将分配另一个位值(0或1)来表示感测节点电压。

感测节点控制器因此相对于相应的参考电压而评估SEN1的电压，并且基于该评估来提供指示SEN1的电压是否超过参考电压的第一位。感测节点控制器还相对于参考电压评估SEN2的电压，并且基于该评估来提供指示 SEN2的电压是否超过相应的参考电压的第二位。

在一个方法中，第一位指示相对于第一电压(例如，VH)的存储器单元的阈值电压，并且第二位指示相对于小于第一电压的第二电压(例如，VL) 的存储器单元的阈值电压。

作为示例，如果所评估的模拟电压高于相应的参考电压，则第一和第二位可以是0，或者如果所评估的模拟电压不高于相应的参考电压，则第一和第二位可以是1。所感测的存储器单元的Vth然后可以由感测电路控制器分类成三个二进制数中的一个。第一个二进制数表示Vth<VL，第二个二进制数表示VL<＝Vth<VH，并且第三个二进制数表示Vth>＝VH。

例如，在第一位＝1且第二位＝1的情况下，单元处于第一个二进制数中。在第一位＝1且第二位＝0的情况下，单元处于第二个二进制数中。在第一位＝0且第二位＝0的情况下，单元处于第三个二进制数中。

晶体管TP1和STB1形成选通单元，该选通单元将模拟电压转换成数字电压。在一个方法中，两个晶体管都是nMOS晶体管。在另一个可能的方法中，两个晶体管都是pMOS晶体管。晶体管TP2和STB3类似地形成另一个选通单元。

图10A描绘了图9的感测节点SEN1处的电压Vsen1的示例。感测节点从t0-t1是在0V处(曲线1000)。如图10C所示，预充电过程从t1-t2发生，其中感测节点被充电到Vsen1_pre。Vhll1此时变高。如图10D所示，当时钟信号Vclk1变高时，感测节点在t3-t4处升高到Vsen1_peak的峰值电平。 Vsen1上的该第二次增加使用来自电容C1的电容耦合。Vsen1 (Vsen1_peak-Vsen1_pre)的增加基于Vclk1×CR，其中CR是电容器与SEN1 之间的耦合比。Vclk1可以从0V提升到Vsen1_peak和Vsen1_pre之间的差值。如图10E所示，当Vcon变高时，放电周期从t4延伸到t11。当Vcon 变高时，位线连接晶体管CON变得导电，允许SEN1放电到位线中。由于 Vsen1_peak大于位线预充电电平Vlow，该放电可能发生。Vsen1将以基于放电速率的速率减小。提供了三个示例。曲线1003对应于单元是强-不导电的以使得放电最小化并且主要来自感测节点的泄露的情况。曲线1002对应于单元在导电和不导电之间的边界上以使得放电适中的情况。曲线1001对应于单元是强导电的使得放电相对较大的情况。在这个示例中，在t5-t6处，曲线1001达到Vsen1_pre的平台电平(floor level)。该电压平台小于第二电平Vsen2_peak。通过在ST打开时提供高于Vsen1的Vsen2，SEN2可以放电到SEN1中。可以由电压平台晶体管BLY来设定电压平台。BLY和晶体管904将电压提供到节点906，该节点906偏置BLC晶体管。

如果Vsen1充分下降，低于电压Vst_on，则晶体管ST将变得导电，使得SEN2也将经由SEN1放电到位线中。ST开启的点基于SEN1的放电速率。放电速率越快，ST导通越快。例如，ST在曲线1001的t5处和曲线1002的 t6处导通。对于不降低到低于Vst_on的曲线1003的情况，ST不导通。当其控制栅极电压VSTg超过其Vth和其源极电压的求和时，使ST导通。当 ST导通时，Vsen2将比Vsen2更高，使得从SEN2到SEN1中的放电可以发生。在SEN2放电的同时，SEN1还可以继续放电。在t8处，Vsen1和Vsen2 分别由Vsen1_min和Vsen2_min的平台电压限制。

在t11处，Vclk1变低，例如到0V，使得Vsen1也变低(图10D)。Vsen1 将具有基于放电量的电平，并且该模拟电平在相应的选通过程期间(例如在如图10F所示的t14处)转换为数字位。

该第一跳变点晶体管TP1具有阈值电压Vth1，并且第一跳变点晶体管的输出的选通指示相对于第一跳变点晶体管的阈值电压的第一感测节点的电压Vsen1。

当存储器单元具有比其控制栅极902g上的电压更低的阈值电压时，第一感测节点配置为在放电周期的初始部分(例如，曲线1001的从t4-t5或者曲线1002的从t4-t6)期间放电到电压(Vst_on)，该电压(Vst_on)使得分离晶体管变得导电并且在放电周期的随后部分(例如，曲线1011的从t5-t8 或者曲线1012的从t6-t9)期间允许第二感测节点经由第一节点放电到位线中。

图10B描绘了图9的感测节点SEN2处的电压Vsen2的示例。感测节点从t0-t1是在0V处(曲线1010)。预充电过程发生在从t1-t2，其中感测节点被充电到Vsen2_pre。Vhll2此时变高，如由图10C示出。如图10D所示，当时钟信号Vclk2变高时，感测节点在t3-t4处升高到Vsen2_peak的峰值电平。在一个可能的方法中，Vsen2_pre＝Vsen1_pre并且Vclk1>Vclk2，使得 Vsen1_peak>Vsen2_peak(例如，第一电平大于第二电平)。Vsen2上的该第二次增加使用来自电容C2的电容耦合。Vsen2(Vsen2_peak-Vsen2_pre)的增加基于Vclk2×CR，其中CR是电容器与SEN2之间的耦合比。

然而，不需要Vsen1_peak>Vsen2_peak。通常，Vsen1_peak和Vsen2_peak 的第一和第二电平分别应当使分离晶体管保持关闭或者不导电。这可以涉及为VT提供栅极到源极电压和栅极-漏极电压，该VT小于ST的Vth，其中 Vsen2是漏极电压并且Vsen1是源极电压。换言之，Vst<Vth-Vsen1并且 Vst<Vth-Vsen2。

曲线1011、1012或1013的在SEN2中的放电与曲线1001、1002或1003 中的SEN1的放电一起发生。曲线1011表示SEN2的相对高的放电，其在曲线1001下降到低于Vst_on时开始于t5处，曲线1012表示SEN2的低放电，其当曲线1002下降到低于Vst_on时开始于t6处，并且曲线1013表示因为曲线1003不下降到低于Vst_on，所以SEN2基本上不放电的情况。

在这个示例中，在t8-t11处，曲线1011达到Vsen2_min的平台电平。

在t11处，Vclk2变低到0V，使得Vsen2也变低(图10D)。Vsen2将具有基于放电量的电平，并且该模拟电平在相应的选通过程期间(例如在如图10F所示的t13处)转换为数字位。该第二跳变点晶体管TP2具有阈值电压Vth2，并且第二跳变点晶体管的输出的选通指示相对于第二跳变点晶体管的阈值电压的第二感测节点的电压Vsen2。

在图10F的示例中，SEN2的选通在SEN1的选通之前发生。然而，其它方法是可能的。另外，选通可以在t11处的变低之前发生。当感测节点电压降低时，在变低之后进行选通允许使用具有更低的Vth的跳变点晶体管，使得晶体管可以更小。另一方面，从更高的电平放电感测节点允许使放电速率的变化更宽，从而使感测更精确。

另外，在示出的示例中，在感测操作中存在感测节点的单个预充电，所以多次预充电不需要额外的时间。另外，控制电路配置为在放电周期t4-t11 之后保持位线连接晶体管关闭，直到感测操作的在t15处的终止。因为单个控制栅极电压可以用于存储器单元，也减少了感测时间。

本文所描述的感测电路可以延伸到多于两个感测节点，以及相对于多于两个Vth级来感测存储器单元。

图11描绘了用于向存储器单元的块提供电压的示例电路。在该示例中，行解码器1101向块1110的集合中的每个块的字线和选择栅极提供电压。例如，该集合可以在平面中，并且包含块BLK0到BLK7。行解码器将控制信号提供给将块连接到行解码器的通过栅极1122。典型地，例如编程、读取或擦除的操作一次在一个选择的块上进行。行解码器可以将全局控制线1102 连接到局部控制线1103。控制线表示导电路径。在全局控制线上从电压源1120提供电压。电压源可以将电压提供给连接到全局控制线的开关1121。也被称为通过晶体管或转移晶体管的通过栅极1124被控制为将电压从电压源1120传递到开关1121。

例如，电压源1120可以提供在数据字线和虚设字线(WL)以及虚设字线部分、SGS层和SGD层部分上的电压。

包含行解码器的各种组件可以从诸如状态机112或控制器112的控制器接收命令，以进行本文所描述的功能。

源极线电压源1130经由控制线1132将电压提供到衬底中的源极线/扩散区域。在一个方法中，源极扩散区域1133对块是公共的。位线的集合1142 也由块共享。位线/感测电路电压源1140将电压提供到位线和感测电路。

已经为图示和描述的目的呈现了本发明的详细描述。其不意图穷举或将本发明限制为所公开的精确形式。鉴于以上教导，可以进行诸多修改和变体。选择所描述的实施例，以便最佳地解释本发明的原理及其应用，以由此使得本领域其它技术人员能够在各种实施例中且以如适合于预期的特定用途的各种修改中最佳地利用本发明。本发明的范围意图由所附权利要求限定。

Claims (10)

1.一种设备，包括：

第一感测节点；

在所述第一感测节点和位线之间的位线连接晶体管；

连接到所述第一感测节点的第一跳变点晶体管；

第二感测节点；

连接到所述第二感测节点的第二跳变点晶体管；

在所述第一感测节点和所述第二感测节点之间的分离晶体管；以及

配置为进行连接到所述位线的存储器单元的感测操作的控制电路，所述控制电路配置为：

将所述第一感测节点的电压充电到第一电平，并且将所述第二感测节点的电压充电到第二电平；

在放电周期中打开所述位线连接晶体管；

进行所述第一跳变点晶体管的输出的选通；并且

进行所述第二跳变点晶体管的输出的选通。

2.如权利要求1所述的设备，其中：

为了对所述第一感测节点的电压充电，所述控制电路提升连接到所述第一感测节点的第一电容器的电压，并且为了对所述第二感测节点的电压充电，所述控制电路提升连接到所述第二感测节点的第二电容器的电压。

3.如权利要求1或2所述的设备，其中：

所述第一跳变点晶体管的输出的所述选通指示所述存储器单元的相对于第一电压的阈值电压；以及

所述第二跳变点晶体管的输出的所述选通指示所述存储器单元的相对于第二电压的阈值电压，所述第二电压小于所述第一电压。

4.如权利要求3所述的设备，其中：

当所述存储器单元具有比所述第一电压更大的阈值电压时，所述第一感测节点配置为在所述放电周期期间放电到不足够低以导致分离晶体管变为导电的电压；

当所述存储器单元具有低于所述第一电压的阈值电压时，所述第一感测节点配置为在所述放电周期的初始部分期间放电到电压，所述电压使得所述分离晶体管变为导电，并且在所述放电周期的后续部分期间允许所述第二感测节点经由所述第一节点放电到所述位线中。

5.如权利要求4所述的设备，其中：

所述控制电路配置为在所述放电周期的初始部分期间在所述第一感测节点上维持电压平台；并且

所述电压平台小于所述第二电平。

6.如权利要求1至5中任一个所述的设备，其中：

所述第一跳变点晶体管具有阈值电压；

所述第二跳变点晶体管具有阈值电压；

所述第一跳变点晶体管的输出的所述选通指示所述第一感测节点的相对于所述第一跳变点晶体管的阈值电压的所述电压；并且

所述第二跳变点晶体管的输出的所述选通指示所述第二感测节点的相对于所述第二跳变点晶体管的阈值电压的所述电压。

7.如权利要求1至6中任一个所述的设备，其中：

所述控制电路配置为在所述放电周期之后保持所述位线连接晶体管关闭，直到所述感测操作的终止；并且

所述第一电平和所述第二电平使所述分离晶体管保持关闭。

8.如权利要求1至7中任一个所述的设备，其中：

所述第一跳变点晶体管的控制栅极连接到所述第一感测节点；

所述第一跳变点晶体管的输出包括所述第一跳变点晶体管的源极或漏极；

所述第二跳变点晶体管的控制栅极连接到所述第二感测节点；并且

所述第二跳变点晶体管的输出包括所述第二跳变点晶体管的源极或漏极。

9.一种方法，包括：

将第一感测节点上的电压设定为第一电平；

将第二感测节点上的电压设定为第二电平；

在第一时间期间中，将所述第一感测节点而不是所述第二感测节点放电到位线中；

在所述第一时间期间之后的第二时间期间中，将所述第一感测节点和所述第二感测节点放电到所述位线中，其中所述第二感测节点经由所述第一感测节点放电到所述位线中；

基于相对于相应的参考电压而对所述第一感测节点的所述电压的评估，提供第一位，所述第一位指示所述第一感测节点的电压是否超过所述相应的参考电压；以及

基于相对于相应的参考电压而对所述第一感测节点的所述电压的评估，提供第二位，所述第二位指示所述第二感测节点的电压是否超过所述相应的参考电压。

10.如权利要求9所述的方法，其中：

所述第一感测节点的相应的参考电压不同于所述第二感测节点的相应的参考电压；并且

提供所述第二位发生在提供所述第一位之后。