CN109716440A - 在3d存储器的读取恢复阶段期间减少热电子注入类型的读取干扰 - Google Patents

Abstract

本发明公开了一种存储器设备和相关联的技术，用于在所有电压信号斜降到稳态电压时，在感测操作的最后阶段期间减少存储器单元的读取干扰。在一个方面，在剩余字线的电压斜降之后，进行源极侧字线WL0和相邻虚设字线WLDS1的电压斜降。无论WL0是否为编程或读取的选定字线，都会发生这种情况。该技术可以在读取操作或编程‑验证操作中发生的该感测之后应用。另一种选项涉及提升选定字线的电压，使得所有字线从相同的电平斜降，诸如读取通过电平。当存储器设备包括位于外延硅与多晶硅之间的沟道中的接口时，该技术特别有用。

Description

在3D存储器的读取恢复阶段期间减少热电子注入类型的读取 干扰

背景技术

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠体。

存储器设备包括存储器单元，这些存储器单元可被布置成串，例如，其中选择栅极晶体管设置在串的末端以选择性地将串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1是示例存储器设备的框图。

图2是示例存储器设备100的框图，描绘了控制器122的附加细节。

图3是存储器设备600的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。

图4描绘了图3的块中的一个块的一部分的示例剖视图。

图5描绘了示例晶体管590。

图6A描绘了图4的堆叠体的区622的近距离视图。

图6B描绘了图4的堆叠体的区623的近距离视图。

图7描绘了3D配置中的子块中的NAND串的示例视图，与图4一致。

图8描绘了图7的子块SB0-SB3的附加细节。

图9描绘了用于在减少读取干扰时执行感测操作的示例过程。

图10描绘了用于在减少读取干扰时执行编程操作的示例过程，与图9一致。

图11描绘了用于在减少读取干扰时执行读取操作的示例过程，与图9一致。

图12A描绘了在编程操作之后连接到字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。

图12B描绘了在编程操作之后连接到字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。

图13A描绘了编程操作中的一组编程电压，与图10一致。

图13B描绘了编程操作中的一组验证电压，与图13A一致。

图13C描绘了编程操作中的一组读取通过电压，与图13A和图13B一致。

图14A至图14H描绘了编程操作和读取操作中的波形，与图10和图11一致。

图14A描绘了编程操作中的选定字线的示例波形1400，示出了当WL0不是选定字线时的早期斜降。

图14B描绘了编程操作中的选定字线的示例波形1410，示出了当WL0是选定字线时的较晚期斜降。

图14C描绘了读取操作中的选定字线的示例波形1420，示出了当WL0不是选定字线时的早期斜降。

图14D描绘了读取操作中的选定字线的示例波形1430，示出了当WL0是选定字线时的晚期斜降。

图14E描绘了虚设字线或未选定数据字线的波形1440，示出了早期斜降(部分1440a)或晚期斜降(部分1440b)。

图14F描绘了SGS和SGD选择栅极晶体管的波形1450。

图14G描绘了位线的波形1460。

图14H描绘了源极线的波形1470。

图14I描绘了示出哪些字线具有早期斜降或晚期斜降的表。

图14J描绘了解释图14A至图14E的曲线图的表。

图15A描绘了沟道电压与存储器串位置的曲线图，其中字线电压处于V读取通过，与图14A至14H中的t9或t11一致。

图15B描绘了沟道电压与存储器串位置的曲线图，其中字线电压并发斜降，与图14A至图14H中的t9-t10或t11-t12一致。

图15C描绘了在图15B之后的下一时刻的沟道电压与存储器串位置的曲线图。

图15D描绘了沟道电压与存储器串位置的曲线图，其中WL0和WLDS1在剩余字线电压斜降之后斜降。

图16A至图16H描绘了Vth分布的曲线图，其中垂直轴是多个单元的对数标度，并且水平轴是Vth。

图16A描绘了WL0的单元的读取应力之前的Vth分布1600b、WL0的单元的读取应力之后的Vth分布1600c、以及WLDS0的未编程单元的Vth分布1600a。

图16B描绘了WL0的单元的读取应力之前的Vth分布1610b、WL0的单元的读取应力之后的Vth分布1610c、以及WLDS0的编程单元的Vth分布1610a。

图16C描绘了WL2的单元的读取应力之前的Vth分布1620b、WL2的单元的读取应力之后的Vth分布1620c、以及WL0的C状态编程单元的Vth分布1620a，其中WLDS0的单元也如图16B中那样编程。

图16D描绘了WL2的单元的读取应力之前的Vth分布1630b、WL2的单元的读取应力之后的Vth分布1630c、以及WL0的F状态编程单元的Vth分布1630a，其中WLDS0的单元也如图16B中那样编程。

图16E描绘了WL2的单元的读取应力之前的Vth分布1640b、WL2的单元的读取应力之后的Vth分布1640c、以及WLDS1的编程单元的Vth分布1640a，其中WLDS0的单元也如图16B中那样编程。

图16F描绘了WL2的单元的读取应力之前的Vth分布1650b、WL2的单元的读取应力之后的Vth分布1650c、以及WL0的C状态编程单元的Vth分布1650a，其中WLDS0的单元未被编程，如图16A所示。

图16G描绘了WL2的单元的读取应力之前的Vth分布1660b、WL2的单元的读取应力之后的Vth分布1660c、以及WL0的E状态编程单元的Vth分布1660a，其中WLDS0的单元未被编程，如图16A所示。

图16H描绘了WL2的单元的读取应力之前的Vth分布1670b、WL2的单元的读取应力之后的Vth分布1670c、以及WL0的F状态编程单元的Vth分布1670a，其中WLDS0的单元未被编程，如图16A所示。

图17描绘了在各种情况下的Vth分布。

图18描绘了图1的列控制电路中的感测块51的示例框图。

图19描绘了图1的列控制电路中的感测块51的另一个示例框图。

图20描绘了用于向存储器单元的块提供电压的示例电路。

具体实施方式

本发明描述了用于减少存储器设备中的读取干扰的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括多个存储器单元，该多个存储器单元串联连接在连接到位线的NAND串的漏极侧上的一个或多个漏极侧SG晶体管(SGD晶体管)与连接到源极线的NAND串的源极侧上的一个或多个源极侧SG晶体管(SGS晶体管)之间。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以以其他类型的串连接，并且也可以以其他方式连接。

在3D存储器结构中，存储器单元可被布置以堆叠体的垂直串，其中该堆叠体包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。

在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程传输对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程传输对第二字线WL1进行编程，直到编程完成等。编程传输可包括一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线，诸如图13A中所描绘的那样。可以在每个编程电压之后执行验证操作以确定存储器单元是否已经完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

还可以根据子块编程顺序对存储器单元进行编程，其中在对另一子块中的存储器单元进行编程之前，对块的一部分或一个子块中的存储器单元进行编程。

每个存储器单元可以根据编程命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，被称为A、B和C数据状态(参见图12A)。在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，被称为A、B、C、D、E、F和G数据状态(参见图12B)。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。这些数据状态可被称为S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14和S15数据状态，其中S0为擦除状态。

在对存储器单元进行编程之后，可在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。

然而，存储器单元的Vth可能受到读取干扰的干扰。这种干扰导致这些单元的Vth增加，尤其是擦除状态单元。由于单元的控制栅极与沟道之间的大电压差，所以一种类型的读取干扰是由弱福勒-诺德海姆(Fowler-Nordheim)(F-N)隧穿引起的。一种对策是提升存储器串的沟道电压。另一种类型的读取干扰是热电子注入(HEI)类型的读取干扰。在这种情况下，沟道梯度产生电子空穴对，其中电子可以注入存储器单元的电荷捕获层中，从而增加该存储器单元的Vth。

具体地讲，这可以在所有电压信号斜降到稳态电压时在感测操作的最后阶段期间发生。此外，这种类型的干扰是突出的，特别是在大量读取应力之后，例如重复读取操作。这种干扰在WL0的单元上也是尤其突出的。使读取干扰更严重的另一个问题是存在位于外延硅与多晶硅之间的沟道中的接口。

本文提供的技术解决了上述及其他问题。在一个方面，在剩余字线的电压斜降之后，进行源极侧字线WL0和相邻虚设字线WLDS1的电压斜降。无论WL0是否为选定字线，都会发生这种情况。此外，该技术可以在读取操作或编程-验证操作中发生的感测之后应用。另一种选项涉及提升选定字线的电压，使得所有字线从相同的电平斜降，诸如读取通过电平。这减少了与沟道的电容耦合的差异，这可能导致沟道梯度。当存储器设备包括位于外延硅与多晶硅之间的沟道中的接口时，该技术特别有用。

这些和其他特征将在下文进一步讨论。

图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126可经由行解码器124通过字线寻址，并且经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52、…、53(感测电路)并且允许并行读取或编程一页存储器单元。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可以与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

该存储器结构可为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。可以提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电子电路)实现。控制电路可以根据时钟117进行操作，并且被配置为除源极侧数据字线之外的字线的电压的斜降之后至少一个时钟周期117a执行源极侧数据字线的电压的斜降。

片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS晶体管和SGD晶体管和源极线的驱动器。在一种方法中，感测块可包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52、…、53、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠体。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可位于单独的控制器芯片上和/或位于与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图2是示例存储器设备100的框图，描绘了控制器122的附加细节。如本文所用，闪存存储器控制器是管理存储在闪存存储器上的数据并与主机诸如计算机或电子设备通信的设备。除了这里描述的特定功能外，闪存存储器控制器可以具有各种功能。例如，闪存存储器控制器可以格式化闪存存储器以确保存储器正常运行、映射出坏的闪存存储器单元，并分配备用存储器单元以替换日后的故障单元。备用单元中的部分备用单元可以用来容纳固件以操作闪存存储器控制器并实现其他特征。在操作中，当主机需要从闪存存储器读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(或者，主机可以提供物理地址)。闪存存储器控制器还可以执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并重用完整块)。

控制器122与非易失性存储器管芯108之间的接口可以是任何合适的闪存接口。在一个实施方案中，存储器设备100可为基于卡的系统，诸如安全数字(SD)卡或微型安全数字(微SD)卡。在另选的实施方案中，存储器系统可为嵌入式存储器系统的一部分。例如，闪存存储器可以嵌入主机内，诸如以安装在个人计算机中的固态盘(SSD)驱动的形式。

在一些实施方案中，存储器设备100包括控制器122与非易失性存储器管芯108之间的单个沟道，本文描述的主题不限于具有单个存储器沟道。

控制器122包括与主机交互的前端模块208、与一个或多个非易失性存储器管芯108交互的后端模块210、以及执行现在将详细描述的功能的各种其他模块。

该控制器的部件可采用例如设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)、可由通常执行相关功能的特定功能的处理器(例如，微处理器)或处理电路执行的程序代码(例如，软件或固件)的一部分、或者与较大系统交接的独立硬件或软件部件的形式。例如，每个模块可包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。另选地或除此之外，每个模块可包括存储在处理器可读设备(例如，存储器)中的软件，以对处理器进行编程，从而使控制器执行本文所述的功能。图2中示出的架构是可以(或可以不)使用图1中示出的控制器122的部件(例如RAM、ROM、处理器、接口)的一个示例具体实施。

控制器122可以包括修复电路212，其用于修复存储器单元或存储器块。该修复可以包括刷新其当前位置的数据或者将数据重新编程为新的字线或块作为执行不稳定字线维护的一部分，如下所述。

再次参考控制器122的模块，缓冲区管理器/总线控制器214管理随机存取存储器(RAM)216中的缓冲区，并且控制控制器122的内部总线仲裁。RAM可包括DRAM和/或SRAM。DRAM或动态随机存取存储器是一种半导体存储器的形式，其中该存储器以电荷的形式存储。DRAM中的每个存储器单元由晶体管和电容器制成。数据存储在电容器中。电容器由于泄漏而释放电荷，因此DRAM是易失性设备。要将数据保存在存储器中，必须定期刷新设备。相比之下，只要供电，SRAM或静态随机存取存储器就会保留一个值。

只读存储器(ROM)218存储系统引导代码。尽管图2所示为与控制器分开定位，但在其他实施方案中，RAM 216和ROM 218中的一者或两者可以位于控制器内。在其他实施方案中，RAM和ROM的部分可以位于控制器122内和控制器外部。此外，在一些具体实施中，控制器122、RAM 216和ROM 218可位于分离的半导体管芯上。

前端模块208包括提供与主机或下一级存储控制器的电接口的主机接口220和物理层接口(PHY)222。主机接口220类型的选择可取决于所使用的存储器的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤信道、USB、PCIe和NVMe。主机接口220通常有利于传输数据、控制信号和定时信号。

后端模块210包括错误校正控制器(ECC)引擎224，该ECC引擎对从主机接收的数据字节进行编码，并且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器226生成命令序列，诸如编程命令序列和擦除命令序列，以传输到非易失性存储器管芯108。RAID(独立管芯的冗余阵列)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可以用作写入到存储器设备100中的数据的附加级的完整性保护。在一些情况下，RAID模块228可以是ECC引擎224的一部分。需注意，RAID奇偶校验可以作为附加的一个或多个管芯添加，如公共名称所暗示的那样，但也可以在现有的管芯内添加，例如，作为附加的平面、附加的块或块内的附加的字线。存储器接口230将命令序列提供给非易失性存储器管芯108，并从该非易失性存储器管芯接收状态信息。闪存控制层232控制后端模块210的总体操作。

存储器设备100的附加部件包括媒体管理层238，该媒体管理层执行非易失性存储器管芯108的存储器单元的损耗均衡。存储器系统还包括其他分立部件240，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器122进行交互的其他部件。在另选的实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲区管理/总线控制器214中的一者或多者是控制器122中不必要的任选部件。

闪存转换层(FTL)或媒体管理层(MML)238可被集成为可以处理闪存错误并与主机界面接触的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地讲，MML 238可包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯108的存储器结构126(例如，闪存存储器)的写入。可能需要MML 238，因为：1)闪存存储器可能具有有限的耐久性；2)该闪存存储器可以只写入多个页面；并且/或者3)除非将闪存存储器作为块擦除，否则可以不写入该闪存存储器。MML 238理解闪存存储器的这些潜在限制，这些限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为向闪存存储器的写入。可以使用MML 238来识别和记录不稳定位。该不稳定位的记录可用于评估块和/或字线(字线上的存储器单元)的健康状况。

控制器122可以与一个或多个存储器管芯108进行界面接触。在一个实施方案中，控制器和多个存储器管芯(一起包括存储器设备100)实现固态驱动器(SSD)，它可以模拟、替换或代替主机内的硬盘驱动器，作为附网存储(NAS)设备等。另外，SSD不需要用作硬盘驱动器。

图3是存储器设备600的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域604沿每个块的边缘延伸，而外围区域605位于块的组的端部。在一种方法中，SGS晶体管的电压源的传输栅极可以位于该外围区域605中。在这种情况下，块BLK0、BLK1、BLK2和BLK3距离传输栅极逐渐更远。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板601还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区602中。在存储器设备的上部区603中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替水平表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图4描绘了图3的块中的一个块的一部分的示例剖视图。该块包括交替的导电层和介电层的堆叠体610。在该示例中，导电层包括两个SGD层、一个SGS层、两个源极侧虚设字线层(或字线)WLDS1和WLDS0、两个漏极侧虚设字线层WLDD1和WLDD0、以及十一个数据字线层(或数据字线)WLL0-WLL10。WLL0是源极侧数据字线，并且WLDS1是与源极侧数据字线相邻的虚设字线层。WLDS0是与WLDS1相邻的另一个虚设字线层。WLL10是漏极侧数据字线，并且WLDD1是与漏极侧数据字线相邻的虚设字线层。WLDD0是与WLDD1相邻的另一个虚设字线层。介电层被标记为DL1-1L19。此外，描绘了包括NAND串NS1和NS2的堆叠体的区。每个NAND串包含存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。堆叠体的区622和623分别在图6A和图6B中更详细地示出。

该堆叠体包括基板611。在一种方法中，源极线SL的一部分包括基板中的n型源极扩散层611a，该n型源极扩散层与块中的每串存储器单元的源极端接触。在一个可能的具体实施中，n型源极扩散层611a形成在p型阱区611b中，该p型阱区继而又形成在n型阱区611c中，该n型阱区继而又形成在p型半导体基板611d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

NS1在堆叠体616的底部616b处具有源极端613，并且在堆叠体的顶部616a处具有漏极端615。金属填充的狭缝617和620可以跨堆叠体周期性地提供，作为延伸穿过堆叠体的互连，诸如以将源极线连接到堆叠体上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。

在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠体，并且存储器单元布置在堆叠体中的垂直地延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压源的水平路径。

图5描绘了示例晶体管590。晶体管包括控制栅极CG、漏极D、源极S和沟道CH。

图6A描绘了图4的堆叠体的区622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠体的不同级。在该示例中，SGD晶体管680和681在虚设存储器单元682和683以及数据存储器单元MC上方提供。可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱699或列可包括电荷俘获层663或膜，诸如氮化硅(Si3N4)或其他氮化物、隧道层664、沟道665(例如，包括多晶硅)和电介质核心666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

图6B描绘了图4的堆叠体的区623的近距离视图。该视图描绘了存储器孔的底部部分和基板611的一部分。该区包括分别具有控制栅极880和881的数据存储器单元890和891，分别具有控制栅极882和883的虚设存储器单元892和893，以及具有控制栅极884的源极侧选择栅极晶体管894。此外，沟道包括形成在基板611上的外延硅区665a。在该示例中，外延区向上延伸到SGS0与WLDS0之间的高度或接口665i。沟道的非外延部分665b从两个沟道部分之间的接口665i向上延伸。例如，非外延部分可包括多晶硅。还描绘了电荷捕获层663和隧道层664。

如下面进一步讨论的，接口有益于形成可能引起读取干扰的沟道梯度。

图7描绘了3D配置中的子块中的NAND串的示例视图，与图4一致。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例NAND串700n、710n、720n和730n。NAND串具有与图4一致的数据字线、虚设字线和选择栅极线。在块BLK中，每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。块的编程可以按一次一个子块地发生。在每个子块内，可以遵循字线编程顺序，例如从WL0源极侧字线开始，并且以一次一个字线前进至WLL10，即漏极侧字线。

NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。

另外，NAND串700n包括SGS晶体管701、虚设存储器单元702和703、数据存储器单元704、705、706、707、708、709、710、711、712、713和714、虚设存储器单元715和716，以及SGD晶体管717和718。

NAND串710n包括SGS晶体管721、虚设存储器单元722和723、数据存储器单元724、725、726、727、728、729、730、731、732、733和734、虚设存储器单元735和736，以及SGD晶体管737和738。

NAND串720n包括SGS晶体管741、虚设存储器单元742和743、数据存储器单元744、745、746、747、748、749、750、751、752、753和754、虚设存储器单元755和756，以及SGD晶体管757和758。

NAND串730n包括SGS晶体管761、虚设存储器单元762和763、数据存储器单元764、765、766、767、768、769、770、771、772、773和774、虚设存储器单元775和776，以及SGD晶体管777和778。

在编程操作期间，可以通过使用一个或多个编程传输来实现最终的Vth分布。例如，每个阶段可使用增量阶跃脉冲编程。在编程传输期间，对选定字线执行编程-验证迭代。编程-验证迭代包括编程部分，其中将编程电压施加到字线，接着是执行一个或多个验证测试的验证部分。每个编程状态具有验证电压，该验证电压用于对状态的验证测试。

图8描绘了图7的子块SB0-SB3的附加细节。描绘了示例存储器单元，该存储器单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储器单元被描绘为立方体。SB0包括NAND串700n、701n、702n和703n。SB1包括NAND串710n、711n、712n和713n。SB2包括NAND串720n、721n、722n和723n。SB3包括NAND串730n、731n、732n和733n。位线连接到NAND串的组。例如，位线BL0连接到NAND串700n、710n、720n和730n，位线BL1连接到NAND串701n、711n、721n和731n，位线BL2连接到NAND串702n、712n、722n和732n，并且位线BL3连接到NAND串703n、713n、723n和733n。传感电路可以连接到每个位线。例如，感测电路780、781、782和783连接到位线BL0、BL1、BL2和BL3。可以为感测电路提供位线电压源。

可以对一个字线中的选定的单元和一次一个子块进行编程和读取。这允许每个选定的单元由相应的位线和/或源极线控制。例如，SB0中的存储器单元的示例组795连接到WLL4。相似地，组796、797和798包括SB1、SB2和SB3中的数据存储器单元连接到WLL4。在该示例中，源极线SL或源极区由电压源SLVS以电压Vsl驱动。

在另一种可能的具体实施中，源极线是分开的，并且可以在相应的电压下驱动。

图9描绘了用于在减少读取干扰时执行感测操作的示例过程。步骤900包括决定对连接到选定字线的存储器单元执行感测操作。感测操作可以包括读取操作，该读取操作通过将读取电压诸如图12A中的VrA、VrB和VrC或图12B中的VrA、VrB、VrC、VrD、VrE、VrF和VrG施加到选定字线(例如，选择用于读取的字线)来识别单元的数据状态。在另一选项中，感测操作可以包括确认操作，该确认操作确定单元是否已经完成编程。示例验证施加到选定字线(例如，选择用于编程的字线)的电压是图12A中的VvA、VvB和VvC，或图12B中的VvA、VvB、VvC、VvD、VvE、VvF和VvG。例如，可以在存储器管芯内(诸如在控制电路110处)或响应于来自片外控制器122或主机140的命令来做出执行感测操作的决定。

步骤901包括在将控制栅极读取电压(例如，读取或验证电压)施加到选定字线并且将读取通过电压施加到未选定字线的同时执行感测操作。步骤902包括使用针对源极侧数据字线的存储器单元的读取干扰对策来斜降电压。在一种方法中，在剩余字线的电压斜降之后，进行WL0和WLDS1的电压斜降。

图10描绘了用于在减少读取干扰时执行编程操作的示例过程，与图9一致。步骤1000设定初始编程电压(Vpgm)。参见例如图13A。步骤1001将编程电压施加到选定字线(WL)，并将读取通过电平处的电压施加到未选定数据字线和虚设(非数据)字线。参见例如图13C和电压1320、1322、1324、1326、1328、1330、1332、1334和1336。例如，选定字线可以是图7中的WL0-WL10中的一者。该步骤还包括设定连接到选定字线的存储器单元的编程或禁止状态。具有禁止状态的单元将存储器串的相关联的位线设定为高电平，例如2V-3V，其禁止编程。具有编程状态的单元将存储器串的相关联的位线设定为低电平，例如0V，其允许编程。步骤1002包括执行验证测试。这涉及将一个或多个控制栅极读取电平(参见例如图13B和电压1311至1319)的电压施加到选定的WL，并且将读取通过电平(参见例如图13C和电压1321、1323、1325、1327、1329、1331、1333、1335和1337)的电压施加到未选定数据字线和虚设字线，同时感测存储器单元。验证测试确定每个单元是处于导电状态还是非导电状态。步骤1003包括将选定的WL的电压提升到读取通过电平。参见例如图14A至图14D。

例如，步骤1004包括将除了源极侧数据WL(WL0)之外的数据WL(例如，WL1-WL10)的电压从读取通过电平斜降到0V。步骤1005包括将源极侧虚设WL(例如，WLDS1和WLDS0)和源极侧数据WL的电压从读取通过电平斜降到0V。与WL0相邻的WLDS1通常随WL0斜降，而任何其他源极侧虚设字线(诸如WLDS0)可以或早或晚斜降。步骤1005在步骤1004之后发生，诸如在一个或多个时钟周期之后，其中控制电压的控制电路根据时钟周期操作。如果在决策步骤1006处选定字线通过验证测试，并且在决策步骤1008处不存在待编程的其他页面，则在步骤1009处完成编程操作。如果在决策步骤1006处选定字线通过验证测试，并且在决策步骤1008处存在待编程的页面，则到达步骤1000，其中再次设定初始编程电压。如果在决策步骤1006处选定字线未通过验证测试，则在步骤1007处递增Vpgm并且到达步骤1001。如果连接到选定的WL的全部的或几乎全部的存储器单元通过验证测试，则决策步骤1006为真。

图11描绘了用于在减少读取干扰时执行读取操作的示例过程，与图9一致。步骤1100将一个或多个控制栅极读取电平的电压施加到选定字线(WL)，并将读取通过电平处的电压施加到未选定数据字线和虚设字线，同时感测存储器单元。感测确定每个单元是处于导电状态还是非导电状态。参见例如图14C和图14D。例如，选定字线可以是图7中的WL0-WL10中的一个。步骤1101包括将选定的WL的电压提升到读取通过电平。参见例如图14C和图14D。例如，步骤1102包括将除了源极侧数据WL(WL0)之外的数据WL(例如，WL1-WL10)的电压从读取通过电平斜降到0V。步骤1103包括将源极侧虚设WL(例如，WLDS1和WLDS0)和源极侧数据WL的电压从读取通过电平斜降到0V。与WL0相邻的WLDS1通常随WL0斜降，而任何其他源极侧虚设字线(诸如WLDS0)可以或早或晚斜降。步骤1103在步骤1102之后发生，诸如在一个或多个时钟周期之后。如果在决策步骤1104处存在另一页面待读取，则用一个或多个附加控制栅极读取电压重复步骤1100。如果在决策步骤1004处不存在待读取的其他页面，则在步骤1105处完成读取操作。

图12A描绘了在编程操作之后连接到字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。为擦除(Er)状态存储器单元提供Vth分布1200。三个Vth分布1201、1202和1203分别表示分配的数据状态A、B和C，当存储器单元的Vth分别超过验证电压VvA、VvB或VvC时，它们达到这些状态。本示例使用了四种数据状态。也可使用其他数量的数据状态，诸如八个或十六个。读取电压VrA、VrB和VrC用于从具有该Vth分布的一组单元中读取数据。Vth分布1200d表示在经历编程或读取干扰之后的擦除状态单元。这导致分布的上尾增加到高于VvEr并且可能高于VrA，从而导致读取错误。

编程操作可以使用一个或多个编程传输。单程编程操作涉及一系列多个编程-验证操作(或编程循环)，这些操作从初始Vpgm电平开始执行并且前进至最终的Vpgm电平，直到一组选定的存储器单元的阈值电压达到分配的数据状态的验证电压。在编程传输开始时，所有存储器单元最初可能处于擦除状态。在编程传输完成之后，可以使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压V读取通过(例如，8V-10V)施加到剩余的字线。通过测试给定存储器单元的Vth是高于一个或多个读取参考电压还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的Vth范围之间划分。

此外，可以将被编程或读取的数据布置成页面。例如，对于四个数据状态，或每个单元两位，可以存储两页数据。用于Er、A、B和C状态的位的示例编码分别是上页(UP)位/下页(LP)位的格式的11、10、00和01。下页读取可以使用VrA和VrC，并且上页读取可以使用VrB。

图12B描绘了在编程操作之后连接到字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。为擦除(Er)状态存储器单元提供Vth分布1210。Vth分布1220、1222、1224、1226、1228、1230和1232分别表示分配的数据状态A、B、C、D、E、F和G，当存储器单元的Vth分别超过验证电压VvA、VvB、VvC、VvD、VvE、VvF或VvG时，它们达到这些状态。本示例使用了八种数据状态。读取电压VrA、VrB、VrC、VrD、VrE、VrF和VrG用于从具有该Vth分布的一组单元中读取数据。Vth分布1210d表示在经历编程或读取干扰之后的擦除状态单元。

通过八个数据状态或每个单元三位，可以存储三页数据。用于A、B、C、D、E、F和G状态的位的示例编码分别是111、110、100、000、010、011、001和101。可以通过使用VrA和VrE的读取电压读取存储器单元来确定下页的数据。可以通过使用VrB、VrD和VrF的读取电压读取存储器单元来确定中间页的数据。可以通过使用VrC和VrG的读取电压读取存储器单元来确定上页的数据。

图13A描绘了编程操作中的一组编程电压，与图10一致。垂直轴描绘了Vcg、控制栅极或字线电压，并且水平轴描绘了时间或编程循环次数(例如，编程验证迭代次数)。在图13A-图13C中描绘了具有四种数据状态的一次通过编程操作。其他选项是可能的。编程操作包括一系列波形1300，包括编程电压1301-1309。执行增量阶跃脉冲编程，使得Vpgm以初始电平Vpgm_init开始并且在每个编程循环中逐步增加。该示例还基于编程循环执行验证测试(参见图13B)。例如，在循环1和2中验证A状态单元，在循环3-5中验证A和B状态单元，在循环6-8中验证B和C状态单元，并在循环9中验证C状态单元。图13A-图13C的水平轴是按时间排列的。

图13B描绘了编程操作中的一组验证电压，与图13A一致。编程循环1和2中的电压1311和1312分别具有VvA的量值。编程循环3、4和5中的电压1313、1314和1315分别具有VvA和VvB的量值。编程循环6、7和8中的电压1316、1317和1318分别具有VvB和VvC的量值。编程循环9中的电压1319具有VvC的量值。具体地，在编程循环1和2中，对VvA处的A状态单元进行感测。在编程循环3、4和5中，对VvA处的A状态单元和VvB处的B状态单元进行感测。在编程循环6、7和8中，对VvB处的B状态单元和VvC处的C状态单元进行感测。在编程循环9中，在VvC处对C状态单元进行感测。该方法通过考虑具有较低目标数据状态的存储器单元将在编程操作中比具有较高目标数据状态的存储器单元更早地通过验证测试来最小化验证操作的次数。

图14A和图14B中提供了电压1316-1318的示例。

图13C描绘了编程操作中的一组读取通过电压，与图13A和图13B一致。在一种方法中，读取通过电压在编程电压期间具有与验证电压或读取电压期间相同的量值。在选定字线上的编程电压期间施加到未选定字线的读取通过电压有助于增强未选定的存储器串的通道以避免编程干扰。在感测操作诸如读取操作或验证操作期间，处于导电状态的对应单元允许感测选定字线的单元。在编程电压1301、1302、1303、1304、1305、1306、1307、1308和1309期间分别施加读取通过电压1320、1322、1324、1326、1328、1330、1332、1334和1336，并且在验证电压1311、1312、1313、1314、1315、1316、1317、1318和1319期间分别施加读取通过电压1321、1323、1325、1327、1329、1331、1333、1335和1337。

图14A到图14H是按时间排列的并且描绘了编程操作和读取操作中的波形，与图10和图11一致。

图14A描绘了编程操作中的选定字线的示例波形1400，其示出了当WL0不是选定字线时的早期斜降。该波形描绘了B状态和C状态的验证电压，诸如图13B中的电压1316-1318中的任一个电压。在t3处，电压从0V增加到VvB，并且在t4处进行感测。然后，在t5处，电压从VvB增加到VvC，并且在t6处进行感测。然后，在t7处，电压从VvC增加到V读取通过，保持在V读取通过直到t9，并且从t9-t10处从V读取通过斜降到0V。在斜降期间，电压在t9.1处下降到VvC(例如，5V)以下，然后在t10达到0V。在t9.1处，处于C状态的单元将从导电转变为非导电。

图14B描绘了编程操作中的选定字线的示例波形1410，示出了当WL0是选定字线时的较晚期斜降。波形类似于波形1400，除了从t11-t12而不是从t9-t10发生斜降。在t7处，将电压从VvC增加到V读取通过，保持在V读取通过直到t11，并且从t11-t12处从V读取通过斜降到0V。在斜降期间，电压在t11.1处下降到VvC(例如，5V)以下，然后在t12达到0V。在t11.1处，处于C状态的单元将从导电转变为非导电。

图14C描绘了读取操作中的选定字线的示例波形1420，示出了当WL0不是选定字线时的早期斜降。除了使用读取电压而不是验证电压之外，该波形类似于波形1400。该波形描绘了A状态和C状态的读取电压，当存在四种数据状态时，与读取较低页数据一致。随后可以通过将VrB施加到选定字线来读取上页。在t3处，电压从0V增加到VrA，并且在t4处进行感测。然后，在t5处，电压从VrA增加到VrC，并且在t6处进行感测。然后，在t7处，电压从VrC增加到V读取通过，保持在V读取通过直到t9，并且从t9-t10处从V读取通过斜降到0V。在斜降期间，电压在t9.1处下降到VvC(例如，5V)以下，然后在t10达到0V。在t9.1处，处于C状态的单元将从导电转变为非导电。

图14D描绘了读取操作中的选定字线的示例波形1430，示出了当WL0是选定字线时的晚期斜降。波形类似于波形1420，除了从t11-t12而不是从t9-t10发生斜降。在t7处，电压从VrC增加到V读取通过，保持在V读取通过直到t11，并且从t11-t12处从V读取通过斜降到0V。在斜降期间，电压在t11.1处下降到VvC(例如，5V)以下，然后在t12达到0V。在t11.1处，处于C状态的单元将从导电转变为非导电。

图14E描绘了虚设字线或未选定数据字线的波形1440，示出了早期斜降(部分1440a)或晚期斜降(部分1440b)。在t0处，电压从0V增加到V读取通过，保持在V读取通过直到t9(部分1440a)或t11(部分1440b)，并且在t9或t11处从V读取通过斜降到0V。部分1440a的斜降可以与图14A和图14C中的斜降并发，并且部分1440b的斜降可以与图14B和图14D中的斜降并发。

图14F描绘了SGS和SGD选择栅极晶体管的波形1450。SGS和SGD晶体管通常在感测期间以导电状态(例如，具有提升的控制栅极电压Vsgd/Vsgs)提供。此外，这些晶体管的斜降可以与字线的早期斜降同时或更快地发生。例如，如果使用波形1400、1420或1440a，则SGS和SGD晶体管的斜降也可以在t9(波形部分1450b)处，或甚至更早，诸如在t8(波形部分1450a)。控制电路可以被配置为并发地斜降源极侧选择栅极晶体管和漏极侧选择栅极晶体管的电压，并且不迟于斜降源极侧数据字线以外的字线的电压。

图14G描绘了位线的波形1460。最初施加稳态电压，例如0V，并且从t1-t8(波形部分1460a)或t1-t9(波形部分1460b)处施加感测电压Vbl_感测，例如2V-3V。在感测每个分界(读取或验证)电压期间，Vbl可以保持相对稳定或者可以在感测选定的NAND串期间衰减。具有位线衰减的情况由曲线图1460c和曲线图1460d描绘。如果Vbl衰减到低于指定的断路电平Vbl_断路，则认为选定的存储器串处于导电状态，并且选定的存储器单元的Vth低于分界电压。如果Vbl不衰减到低于Vbl_断路，则认为选定的存储器串处于非导电状态，并且选定的存储器单元的Vth等于或高于分界电压。在一种方法中，位线电压的斜降可以与SGD/SGS电压的斜降并发。

图14H描绘了源极线的波形1470。最初施加稳态电压，例如0V，并且从t1-t8(波形部分1470a)或t1-t9(波形部分1470b)处施加感测电压VSL_感测，例如2V-3V。在一种方法中，源极线电压的斜降可以与位线和SGD/SGS电压的斜降并发。

图14I描绘了在示例具体实施中示出哪些字线具有早期斜降(例如，图14A-图14E中的t9)或晚期斜降(例如，图14A-图14E中的t11)的表。漏极侧虚设字线WLDD0和WLDD1都具有早期斜降。除了源极侧数据字线(WL0)之外的数据字线(例如，WL1-WL10)具有早期斜降。WL0和相邻的源极侧虚设字线WLDS1具有晚期和并发斜降。与WL0不相邻的源极侧虚设字线可以具有早期斜降或晚期斜降。

图14J描绘了解释图14A至图14E的曲线图的表。图14A用于将WL1-WL10中的任一个编程(pgm)作为选定字线并且具有早期斜降。图14B用于将WL0编程为选定字线并且具有晚期斜降。图14C用于将WL1-WL10中的任一个读取为选定字线并且具有早期斜降。图14D用于将WL0读取为选定字线并且具有晚期斜降。图14E(部分1440a)用于将WL1-WL10中的任一个作为未选定字线并具有早期斜降。当WL0是未选定字线时，图14E(部分1440b)也可以与晚期斜降一起使用。

图15A描绘了沟道电压与存储器串位置的曲线图，其中字线电压处于V读取通过，与图14A至14H中的t9或t11一致。描绘了图7的存储器串700n的一部分及其沟道700a。该沟道包括外延硅区665a、多晶硅区665b和接口665i，与图6B一致。串700n包括SGS晶体管701、分别连接到虚设字线WLDS0和WLDS1的虚设存储器单元702和703、连接到WL0的源极侧数据存储器单元704以及连接到WL1的非源极侧数据存储器单元705。此外，每个晶体管具有阈值电压(Vth)和控制栅极电压。在该示例中，SGS晶体管701在控制栅极上具有Vth＝0V和0V，虚设存储器单元702在控制栅极上具有Vth＝4V和8V，虚设存储器单元703在控制栅极上具有Vth＝0V和8V，数据单元704在控制栅极上具有Vth＝0V(例如，该数据单元处于擦除状态)和8V，数据单元705在控制栅极上具有Vth＝5V(例如，该数据单元处于C状态或其他最高编程状态)和8V。在单元704的读取干扰方面，单元的数据状态表示最坏情况。实际上，数据状态将在单元中随机化。

在虚设存储器单元702上具有比虚设存储器单元703高的Vth的一个原因是在串的端部提供更平缓的沟道电势。然而，即使采用这种配置，也可能发生沟道电势的显著变化，如下所述。

此时，数据和虚设存储器单元处于导电状态，例如，控制栅极电压超过单元的Vth。沟道沿其长度是导电。Vsl＝0V可以施加在串的源极端，而Vbl＝0V施加在串的漏极端。此外，残留电子1501(用“-”表示)存在于沟道中。在电流通过沟道的串中进行感测操作之后，这些电子被保留下来。结果，曲线图1500描绘了沿其长度的0V的沟道电压。

图15B描绘了沟道电压与存储器串位置的曲线图，其中字线电压斜降，与图14A到图14H中的t9-t10或t11-t12一致。当WL1斜降到低于5V时，单元705的沟道区1510变为非导电。单元705的沟道区将耦接到约0-Vth或-5V的电平。该相对低的电平将转移到单元702-704的相邻沟道区，诸如-4V的电平，使得在单元702与SGS晶体管701之间形成显著的沟道梯度(例如，4V)。该沟道梯度产生电子空穴对，如电子1510和空穴1511(由“+”表示)所表示。此外，空穴与残留电子1512重新结合，提高了单元702-704的沟道电势，如图15C所示。

图15C描绘了在图15B之后的下一时刻的沟道电压与存储器串位置的曲线图。当单元702-704的沟道电势增加时，SGS晶体管701与虚设存储器单元702之间的沟道梯度被转移到单元704与705之间的区。这种显著的沟道梯度产生电子空穴对，如电子1520和空穴1521所表示。可以将电子注入到单元704中，引起读取干扰。

图15D描绘了沟道电压与存储器串位置的曲线图，其中WL0和WLDS1在剩余字线电压斜降之后斜降。通过在剩余的字线之后斜降这些字线，残余电子可以保留更长的时间段，使得如图15B中的晶体管702-704的沟道区保留低电势更长的时间段。结果，获得图15D的沟道电压取代图15C。图15D将单元702-704的沟道电势保持在相对较低的电平，诸如2.5V。在单元702与SGS晶体管701之间形成相对小的沟道梯度(例如，2.5V)。这种沟道梯度产生电子空穴对，如电子1530和空穴1531所表示。空穴与残留电子重新结合，使单元702-704的沟道电势比图15C中的电势小。由于产生的空穴比图15C中少，所以保留更多的残留电子，并且单元702-704的沟道电势比图15C中的电势增加的量少。

当单元702-704的沟道电势增加时，单元701与702之间的沟道梯度被转移到单元704与705之间的区。该沟道梯度小于图15C中的对应梯度，产生较少量的电子空穴对，如电子1540和空穴1541所表示。电子量通常足够小，使得电子不被注入到单元704中，并且避免了读取干扰。

具体地讲，测量结果表明了一旦接口处产生的空穴在V读取通过斜降时间帧(t9-t10或t11-t12)内完成与驻留在多晶硅沟道内的电子重新结合，如果所有字线并发斜降，则将保留一些干扰。然而，如果在沟道内存在足够大量的残余电子，使得在V读取通过斜降的固定时间帧内，接口处产生的空穴不能完成与它们的重新组合，则干扰大大减少。设计图14A至图14E的波形以实现该目标。

单元的沟道区中的残余电子量与该单元的过驱动电压(V过驱动、控制栅极电压减去单元的Vth)和控制栅极与沟道之间的电容(C)成比例。当除了WLDS1和WL0之外的所有字线在WLDS1和WL0之前斜降时，WLDS1和WL0的V读取通过电平与V过驱动*C＝8V*C成比例地保持通道中更多的残留电子，例如(假设V读取通过＝8V)。相比之下，如果所有字线并发斜降，则较少量的残留电子与约5V*C成比例地保持，从而假设WL0数据单元和WLDS0虚设存储器单元都具有5V的Vth，这表示最高状态，例如G状态。

图16A至图16H描绘了Vth分布的曲线图，其中垂直轴是多个单元的对数标度，并且水平轴是Vth。读取应力表示100k读取操作。这些曲线图不使用WL0的早期斜降。

图16A描绘了WL0的单元的读取应力之前的Vth分布1600b、WL0的单元的读取应力之后的Vth分布1600c、以及WLDS0的未编程单元的Vth分布1600a。WL0的单元处于擦除状态。读取应力，例如重复读取，引起了显著的读取干扰。

图16B描绘了WL0的单元的读取应力之前的Vth分布1610b、WL0的单元的读取应力之后的Vth分布1610c、以及WLDS0的编程单元的Vth分布1610a。WL0的单元处于擦除状态。与图16A相比，该曲线图示出了当WLDS0的单元被编程时读取干扰有所改善，但仍然是不可接受得高。图16B还使用读取干扰对策，该读取干扰对策涉及将选定字线提升到V读取通过，然后用未选定字线将其斜降到0V，以及SGD晶体管和SGS晶体管的早期斜降。

对于给定控制栅极电压，对WLDS0的单元进行编程会提高其Vth，使得相关联的沟道电势低于未编程的单元。结果，串的源极端的沟道梯度将更小，并且电子空穴的产生量也应该更小。然而，由于SGS晶体管与DS0晶体管之间的沟道中的外延硅与多晶硅之间的接口，电子空穴的产生仍然很重要。这些空穴与残留电子结合，使得沟道中的有益残留电子以高速率消耗，这导致WL0和DS1的单元之间的沟道梯度，以及WL0的单元的潜在读取干扰。

图16C描绘了WL2的单元的读取应力之前的Vth分布1620b、WL2的单元的读取应力之后的Vth分布1620c、以及WL0的C状态编程单元的Vth分布1620a，其中WLDS0的单元也如图16B中那样编程。C状态表示八个数据状态中的中间状态，与图12B一致。编程干扰的量与图16B中的量相当。

图16D描绘了WL2的单元的读取应力之前的Vth分布1630b、WL2的单元的读取应力之后的Vth分布1630c、以及WL0的F状态编程单元的Vth分布1630a，其中WLDS0的单元也如图16B中那样编程。F状态表示八个数据状态中的最高状态，与图12B一致。与图16C相比，读取干扰的减少是显著的。

图16E描绘了WL2的单元的读取应力之前的Vth分布1640b、WL2的单元的读取应力之后的Vth分布1640c、以及WLDS1的编程单元的Vth分布1640a，其中WLDS0的单元也如图16B中那样编程。WL0的单元未编程。读取干扰的减少与图16D相当。

图16F描绘了WL2的单元的读取应力之前的Vth分布1650b、WL2的单元的读取应力之后的Vth分布1650c、以及WL0的C状态编程单元的Vth分布1650a，其中WLDS0的单元未被编程，如图16A所示。在这种配置中，读取干扰的量是不可接受得高。

图16G描绘了WL2的单元的读取应力之前的Vth分布1660b、WL2的单元的读取应力之后的Vth分布1660c、以及WL0的E状态编程单元的Vth分布1660a，其中WLDS0的单元未被编程，如图16A所示。随着WL0的单元的编程电平增加，读取干扰量减少。

图16H描绘了WL2的单元的读取应力之前的Vth分布1670b、WL2的单元的读取应力之后的Vth分布1670c、以及WL0的F状态编程单元的Vth分布1670a，其中WLDS0的单元未被编程，如图16A所示。随着WL0的单元的编程电平进一步增加，读取干扰量减少。

在如本文所述的三维分层存储器设备中，每个存储器单元具有薄的多晶硅沟道(例如，<20nm)和浮体设计。这两个特征实现了出色的栅极控制，例如栅极与硅沟道之间的优异电容耦合。然而，在信号瞬变期间，如果相邻字线之间的电压信号在不同的电压电平之间切换，则两个相邻字线之间的沟道电势梯度可能变得足够大，以形成电子/空穴产生并因此产生热电子注入类型的干扰。我们已经发现，在读取操作的最后阶段，在所有电压信号斜降到稳态电平Vss诸如0V的情况下，这种类型的干扰特别是在大量读取应力之后是突出的。另一个问题是存在于WLDS0与SGS之间的外延硅之间的接口，导致在该特定物理位置处的异常高的电子/空穴产生速率。一个对策是对WLDS0的单元进行编程。然而，下图(图17)显示在对WLDS0的单元进行编程之后，仍然保留一些干扰。剩余的干扰示出对位于外延硅与多晶硅之间的沟道中的接口的依赖性。

图17描绘了在各种情况下的Vth分布。情况1存储器设备在外延硅与多晶硅之间的沟道中具有改善的、更光滑的结合部。这导致结合处的电子空穴产生减少。另外，块状氧化物稍厚，并且SiN电荷捕获层比情况2的存储器设备略薄。相比之下，情况2存储器设备在结合部中具有侧蚀刻。

曲线图1700a和1700b分别描绘了对于具有默认擦除电压的情况2存储器设备具有和不具有读取应力的Vth分布。曲线图1701a和1701b分别描绘了对于具有默认擦除电压的情况1存储器设备具有和不具有读取应力的Vth分布。曲线图1702a和1702b分别描绘了对于具有向下移位0.8V的擦除电压的情况1存储器设备具有和不具有读取应力的Vth分布。

圈圈区1710代表F-N类型的读取干扰。箭头1720表示读取干扰的注入类型的减少。情况1使用默认擦除参数显示比情况2更深的擦除。为了进行公平的比较，Vera-0.8V用于对齐前应力Er的位置，然后施加读取应力。它表明，前应力Er的位置对齐仅影响主峰位置(表示F-N类型的读取干扰)。对于情况1存储器设备，观察到改善的上尾(表示读取干扰的注入类型)，而不管前应力Er的位置对齐。我们怀疑情况1存储器设备中的上尾的改善是由于较厚的块氧化物和/或改善的接口轮廓。

图18描绘了图1的列控制电路中的感测块51的示例框图。列控制电路可以包括多个感测块，其中每个感测块经由相应的位线对多个存储器单元执行感测，例如读取操作、编程验证操作或擦除验证操作。

在一种方法中，感测块包括多个感测电路，也称为感测放大器。每个感测电路与数据锁存器和高速缓存相关联。例如，示例感测电路1850a、1851a、1852a和1853a分别与高速缓存1850c、1851c、1852c和1853c相关联。

在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，感测电路控制器1860可以与该组(例如，十六个)感测电路和锁存器通信。感测电路控制器可以包括预充电电路1861，其向每个感测电路提供用于设定预充电电压的电压。感测电路控制器还可以包括存储器1862和处理器1863。

下文提供了感测电路控制器和感测电路的进一步示例细节。

图19描绘了图1的列控制电路中的感测块51的另一个示例框图。感测电路控制器1960与包括示例感测电路1950a和1951a的多个感测电路通信。感测电路1950a包括锁存器1950b，该锁存器包括跳闸锁存器1926和数据状态锁存器1927。在编程操作期间，数据状态锁存器可以存储识别单元MC1和MC2的分配数据状态的数据，这些单元分别连接到位线1925和1945。如果将数据编程到字线的单元中失败，则可以读取该数据并将其存储在另一个块中，如所讨论的。

感测电路还包括电压钳位1921，诸如晶体管，该晶体管在感测节点1922(SEN)处设定预充电电压。感测节点至位线(BL)开关1923选择性地允许感测节点与位线1925通信，例如，感测节点电连接到位线，使得感测节点电压可以衰减。位线1925连接到一个或多个存储器单元，诸如存储器单元MC1。电压钳位1924可以设定位线上的电压，诸如在感测操作期间或在编程电压期间。本地总线LBUS1允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器1950b和电压钳位通信。为了与感测电路1950a通信，感测电路控制器经由线1902向晶体管1904提供电压，以将LBUS1与数据总线DBUS1903连接。通信可以包括将数据发送到感测电路和/或从感测电路接收数据。

例如，感测电路控制器可以以例如时间复用的方式与不同的感测电路通信。在一种方法中，线1905可以连接到每个感测电路中的电压钳位。

感测电路1951a包括锁存器1951b，该锁存器包括跳闸锁存器1946和数据状态锁存器1947。电压钳位1941可用于在感测节点1942(SEN)处设定预充电电压。感测节点至位线(BL)开关1943选择性地允许感测节点与位线1945通信，并且电压钳位1944可以在位线上设定电压。位线1945连接到一个或多个存储器单元，诸如存储器单元MC2。本地总线LBUS2允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器1951b和电压钳位通信。为了与感测电路1951a通信，感测电路控制器经由线1901向晶体管1906提供电压，以将LBUS2与DBUS连接。线1901和1902可以被认为是感测放大器控制线。

示例存储器单元MC1和MC2连接到选定字线WLn。

高速缓存可以与每个感测电路相关联并且连接到DBUS。

图20描绘了用于向存储器单元的块提供电压的示例电路。在该示例中，行解码器2001向字线以及块2010的组中的每个块的选择栅极提供电压。该组可以位于平面中并且包括块BLK_0至BLK_8。行解码器向传递传输栅极2022提供控制信号，该传输栅极将块连接到行解码器。通常，一次对一个选定的块执行操作，例如编程操作、读取操作或擦除操作。行解码器可以将全局控制线2002连接到本地控制线2003。控制线表示导电路径。在电压源2020的全局控制线上提供电压。电压源可以向连接到全局控制线的开关2021提供电压。控制传输栅极2024(也称为传输晶体管或传输晶体管)，以将电压从电压源2020传输到开关2021。

例如，电压源2020可以在字线(WL)、SGS控制栅极和SGD控制栅极上提供电压。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

源极线电压源2030经由控制线2032以向基板中的源极线/扩散区提供电压Vsl。在一种方法中，源极扩散区2033对于块是共同的。这些块也共享一组位线2042。位线电压源2040向位线提供电压。在一个可能的具体实施中，电压源2020靠近位线电压源。

在一个具体实施中，一种装置包括：多个串，该多个串在堆叠体中垂直地延伸，每个串包括：源极端、漏极端、与源极侧数据存储器单元相邻的虚设存储器单元，以及多个剩余数据存储器单元；虚设字线，该虚设字线连接到虚设存储器单元；多个数据字线，该多个数据字线包括源极侧数据字线；和控制电路。该控制电路被配置为将控制栅极读取电平的电压施加到多个数据字线中的选定数据字线，同时感测连接到选定数据字线的存储器单元，并且同时将读取通过电平处的电压施加到多个数据字线中的未选定数据字线，随后斜降除源极侧数据字线以外的字线电压，随后斜降源极侧数据字线的电压。

在另一个具体实施中，一种方法包括：将电压施加到块中的选定数据字线，同时感测连接到选定数据字线的存储器单元，并且同时将读取通过电平处的电压施加到块中的未选定数据字线和到块中的虚设字线，其中虚设字线位于块的源极侧；随后，斜降施加到与虚设字线不相邻的数据字线的电压；并且随后，斜降施加到虚设字线的电压和施加到与虚设字线相邻的数据字线的电压。

在另一个具体实施中，一种装置包括：用于感测块中的数据存储器单元的装置；以及在感测到数据存储器单元之后，用于在斜降块中的其他数据字线的电压之后斜降源极侧数据字线的电压的装置，其中源极侧数据字线位于块的源极侧。

上述装置可以包括例如图1和图2的存储器设备100的部件。功率控制模块116例如控制在存储器操作期间提供给字线、选择栅极线和位线的功率和电压。此外，上述装置可以包括图20A的部件，包括解码器、电压驱动器、开关和传输晶体管。这些装置还可包括图1和图2中的任何控制电路诸如控制电路110和控制器122。

已出于例证和描述的目的提出本发明的上述详细描述。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种装置，包括：

多个串(NS1,NS2,700n,710n,720n和730n)，所述多个串在堆叠体(610)中垂直地延伸，每个串包括源极端(613)、位于所述源极端处的源极侧选择栅极晶体管(701,721,741,761)、漏极端(615)、与源极侧数据存储器单元(704,724,744,764)相邻的虚设存储器单元(703,723,743,763)、以及位于所述源极侧数据存储器单元与所述漏极端之间的多个非源极侧数据存储器单元(705-714,725-734,745-754,765-774)；

虚设字线(WLDS1)，所述虚设字线连接到所述虚设存储器单元；

多个数据字线(WLL0-WLL10)，所述多个数据字线包括连接到所述源极侧数据存储器单元的源极侧数据字线(WLL0)以及连接到所述非源极侧数据存储器单元的非源极侧数据字线(WLL1-WLL10)；和

控制电路(110,122)，所述控制电路被配置为将控制栅极读取电平(VvA,VvB,VcC,VrA,VrB,VrC)处的电压施加到所述多个数据字线中的选定数据字线，同时感测连接到所述选定数据字线的存储器单元，并且同时将读取通过电平(V读取通过)处的电压施加到所述多个数据字线中的未选定数据字线，随后将所述非源极侧数据字线的电压斜降到稳态电压，随后在将所述非源极侧数据字线的所述电压斜降到所述稳态电压之后，将所述源极侧数据字线的电压和所述虚设字线的所述电压斜降到所述稳态电压。

2.根据权利要求1所述的装置，其中：

所述选定数据字线是所述源极侧数据字线。

3.根据权利要求2所述的装置，其中：

所述控制电路被配置为在所述感测之后将所述源极侧数据字线的所述电压从所述控制栅极读取电平增加到所述读取通过电平，并且从所述读取通过电平斜降所述源极侧数据字线的所述电压。

4.根据权利要求1所述的装置，其中：

所述选定数据字线是所述非源极侧数据字线中的一个非源极侧数据字线。

5.根据权利要求1至4中任一项所述的装置，还包括：

附加虚设存储器单元(702,722,742,762)，所述附加虚设存储器单元在每个串中位于所述源极端与所述虚设存储器单元之间；和

附加虚设字线(WLDS0)，所述附加虚设字线连接到所述附加虚设存储器单元，其中所述控制电路被配置为从所述读取通过电平斜降所述附加虚设字线的电压，并发地进行所述源极侧数据字线的所述电压的斜降。

6.根据权利要求1至5中任一项所述的装置，其中：

每个串包括沟道材料；并且

对于每个串，所述沟道材料包括位于所述虚设存储器单元与所述源极侧选择栅极晶体管之间的外延硅(665a)与多晶硅(665b)之间的接口(665i)。

7.根据权利要求1至6中任一项所述的装置，其中：

所述非源极侧数据字的所述电压的斜降和所述源极侧数据字线的所述电压的斜降是从所述读取通过电平到0V的。

8.根据权利要求1至7中任一项所述的装置，其中：

所述数据字线中的一个数据字线与所述源极侧数据字线相邻；并且

所述非源极侧数据字线的所述电压的斜降使得连接到所述数据字线中的一个数据字线的至少一些存储器单元从导电状态转变为非导电状态。

9.根据权利要求1至8中任一项所述的装置，其中：

每个串包括漏极侧选择栅极晶体管(717,718,737,738,757,758,777,778)；并且

所述控制电路被配置为并发地斜降所述源极侧选择栅极晶体管和所述漏极侧选择栅极晶体管的电压，并且不迟于所述非源极侧字线的电压的斜降。

10.根据权利要求1至9中任一项所述的装置，其中：

所述控制电路根据时钟操作并且被配置为在所述非源极侧数据字线的所述电压的斜降之后至少一个时钟周期执行所述源极侧数据字线的所述电压的斜降。

11.根据权利要求1至10中任一项所述的装置，其中：

所述控制电路被配置为结合读取操作或结合编程操作的验证测试来执行连接到所述选定数据字线的所述存储器单元的感测。

12.根据权利要求1至11中任一项所述的装置，其中：

所述堆叠体包括交替的介电层(DL1-DL17)和导电层(WLDS0-WLDD0)；并且

所述虚设字线和所述多个数据字线由所述导电层提供。

13.一种方法，包括：

将电压施加到块(BLK0-3)中的选定数据字线(WLL0-WLL10)，同时感测连接到所述选定数据字线的存储器单元，并且同时将读取通过电平处的电压施加到所述块中的未选定数据字线和所述块中的虚设字线(WLDS0,WLDS1)，其中所述虚设字线位于所述块的源极侧；

随后将施加到与所述虚设字线不相邻的数据字线(WLL1-WLL10)的电压斜降到稳态电压；以及

随后，在将施加到与所述虚设字线不相邻的所述数据字线的所述电压斜降到所述稳态电压之后，将施加到所述虚设字线的电压和施加到与所述虚设字线相邻的数据字线(WLL0)的电压斜降到所述稳态电压。

14.根据权利要求13所述的方法，其中：

在施加到与所述虚设字线不相邻的所述数据字线的所述电压的斜降之后，进行施加到与所述虚设字线相邻的所述数据字线的所述电压以及施加到与所述虚设字线相邻的所述数据字线的所述电压的斜降，这与所述选定数据字线是否为与所述虚设字线相邻的所述数据字线无关。

15.根据权利要求13或14所述的方法，其中：

连接到所述选定数据字线的所述存储器单元和连接到所述未选定字线的存储器单元被布置成串(NS1,NS2,700n,710n,720n和730n)；

每个串包括存储器单元(702-716,722-736,742-756,762-776)，所述存储器单元位于源极侧选择栅极晶体管(701,721,741,761)与漏极侧选择栅极晶体管(717,718,737,738,757,758,777,778)之间；并且

所述方法还包括斜降所述源极侧选择栅极晶体管和所述漏极侧选择栅极晶体管的电压，不迟于施加到与所述虚设字线不相邻的所述数据字线的所述电压的斜降。