TW201419280A - 具有近／遠記憶體晶胞分組之非依電性記憶體裝置及其資料處理方法 - Google Patents

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TW201419280A
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Seung-Bum Kim
Go-Eun Jung
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Abstract

一種非依電性記憶體裝置包括：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；及控制邏輯，其在一資料處理操作期間經組配以將一第一字線電壓提供至該等第一記憶體晶胞中之一第一目標記憶體晶胞，及將與該第一字線電壓不同之一第二字線電壓提供至該等第二記憶體晶胞中之一第二目標記憶體晶胞。

Description

具有近/遠記憶體晶胞分組之非依電性記憶體裝置及其資料處理方法 對有關申請案之交互參考
依據35 U.S.C.§ 119主張2012年8月21日申請之韓國專利申請案第10-2012-0091482號的優先權，該專利申請案之請求標的特此以引用的方式併入。
發明領域
本發明概念係關於非依電性記憶體裝置及資料處理方法。
發明背景
非依電性記憶體裝置已變為當代計算平台及消費型電子裝置中之重要組件。非依電性記憶體裝置在不存在施加之電力的情況下保留儲存之資料之能力為特別合乎需要的品質。非依電性記憶體裝置包括唯讀記憶體(ROM)、可規劃程式的ROM(PROM)、電氣可規劃ROM(EPROM)、電氣可抹除且可規劃ROM(EEPROM)--包括所謂的「快閃記憶體」、相變RAM(PRAM)、磁性RAM(MRAM)、電阻性RAM(RRAM)、鐵電RAM(FRAM)及類似者。
歸因於快閃記憶體之相對快速的資料存取、低功率消耗及高資料儲存密度，快閃記憶體已經廣泛地併入於許多應用中。快閃 記憶體當前具有兩個主要類型：NOR型及NAND型。
當代半導體記憶體裝置(包括所有形式之非依電性記憶體)包括數目巨大的個別記憶體晶胞。如習知理解，非依電性記憶體裝置之構成記憶體晶胞陣列被分成許多記憶體區塊，各記憶體區塊再被細分成許多頁面，其中各頁面包括許多記憶體晶胞。記憶體晶胞陣列中的眾多記憶體晶胞之此邏輯劃分在資料存取操作(例如，讀取、規劃及抹除)及一般非依電性記憶體裝置管理期間非常有用。舉例而言，快閃記憶體可逐個區塊地執行抹除操作，同時逐個頁面地執行讀取/規劃操作。
當代非依電性記憶體中的記憶體晶胞陣列之記憶體晶胞一般根據相交的「字線」與「位元線」之矩陣來佈局。在各資料存取操作期間，某些控制電壓(例如，規劃電壓、讀取電壓、驗證電壓、抹除電壓、預充電電壓、禁止電壓、選擇電壓等)被不同地施加至記憶體晶胞陣列的字線中之一或多者及/或位元線中之一或多者。對於在由非依電性記憶體裝置執行之各種操作期間的控制電壓之施加，必須考量多個時序考慮因素。
發明概要
在一實施例中，本發明概念提供一種非依電性記憶體裝置，該非依電性記憶體裝置包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；及控制邏輯，其在一資料處理操作期間經組配以將一第一字線 電壓提供至該等第一記憶體晶胞中之一第一目標記憶體晶胞，及將與該第一字線電壓不同之一第二字線電壓提供至該等第二記憶體晶胞中之一第二目標記憶體晶胞。
在另一實施例中，本發明概念提供一種非依電性記憶體裝置，該非依電性記憶體裝置包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；與該第一記憶體晶胞群組之記憶體晶胞連接的一第一位元線群組，及與該第二記憶體晶胞群組之記憶體晶胞連接的一第二位元線群組；及控制邏輯，其經組配以在一資料處理操作期間將一第一預充電電壓提供至該第一位元線群組及將具有與該第一預充電電壓不同之一位準的一第二預充電電壓提供至該第二位元線群組。
在另一實施例中，本發明概念提供一種非依電性記憶體裝置，該非依電性記憶體裝置包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；與該第一記憶體晶胞群組之記憶體晶胞連接的一第一位元線群組，及與該第二記憶體晶胞群組之記憶體晶胞連接的一第二位元線群組；一資料輸入/輸出(I/O)單元，其與該第一位元線群組及該第二位元線群組連接；及控制邏輯，其經組配以在一資料處理操作期間控制該資料I/O單元以定義用於該第一位元線群組之一第一感測時 間及用於該第二位元線群組之一第二感測時間，其中該第一感測時間與該第二感測時間不同。
在另一實施例中，本發明概念提供一種非依電性記憶體裝置，該非依電性記憶體裝置包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；至少一共同源極線驅動器，其與該第一記憶體晶胞群組及該第二記憶體晶胞群組中之該等記憶體晶胞連接且經組配以提供一共同源極線電壓；及控制邏輯，其經組配以在一資料處理操作期間控制該至少一共同源極線(CSL)驅動器以定義提供至第一位元線群組之一第一CSL電壓及提供至第二位元線群組之一第二CSL電壓，其中該第一CSL電壓與該第二CSL電壓不同。
11、12、21、22、31、41、42‧‧‧臨限電壓分佈
100、200、300、400‧‧‧非依電性記憶體裝置
110、210、310、410‧‧‧記憶體晶胞陣列
111、211、311、411‧‧‧近記憶體晶胞群組
112、212、312、412‧‧‧遠記憶體晶胞群組
120、220、320、420‧‧‧位址解碼器
130、230、340、440‧‧‧頁面緩衝電路
131、231‧‧‧近頁面緩衝單元
132、232‧‧‧遠頁面緩衝單元
140、240、350、450‧‧‧資料輸入/輸出(I/O)電路
150、250、360、460‧‧‧電壓產生器
160、260、370、470‧‧‧控制邏輯
221、430‧‧‧共同源極線驅動器/CSL驅動器
231a‧‧‧預充電電路
231b‧‧‧開關電路
231c‧‧‧感測及鎖存電路
331‧‧‧第一共同源極線驅動器
332‧‧‧第二共同源極線驅動器
1110‧‧‧基體
1120、1120a‧‧‧絕緣材料
1140‧‧‧通道膜
1150‧‧‧內部材料
1160‧‧‧資訊儲存膜
1170‧‧‧第一子絕緣膜
1180‧‧‧第二子絕緣膜
1190‧‧‧第三子絕緣膜
1320‧‧‧汲極
2000‧‧‧記憶卡系統
2100、3100‧‧‧主機
2110、3120‧‧‧主機控制器
2120‧‧‧主機連接單元
2130、3130、4400‧‧‧DRAM
2200‧‧‧記憶卡
2210‧‧‧卡連接單元
2220‧‧‧卡控制器
2230‧‧‧快閃記憶體
3000‧‧‧固態硬碟(SSD)系統
3111、3212‧‧‧主機介面
3200‧‧‧SSD
3201-320n‧‧‧非依電性記憶體
3210‧‧‧SSD控制器
3211‧‧‧NVM介面
3213‧‧‧加密電路
3214‧‧‧控制單元
3215‧‧‧SRAM
3220‧‧‧輔助電源
3221‧‧‧電力連接器
4000‧‧‧電子裝置
4100‧‧‧記憶體系統
4110‧‧‧快閃記憶體
4120‧‧‧記憶體控制器
4200‧‧‧電源裝置
4250‧‧‧輔助電源
4300‧‧‧CPU
4500‧‧‧使用者介面
ADDR‧‧‧位址
BL、BLm‧‧‧位元線
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BLf‧‧‧第二組位元線
BLK1-BLKz‧‧‧記憶體區塊
BLn‧‧‧第一組位元線
BLSHF‧‧‧位元線電壓控制信號
BLSLT‧‧‧位元線選擇信號
CH1-CHn‧‧‧通道
CLK‧‧‧時脈信號
CM1‧‧‧第一導電材料
CM2‧‧‧第二導電材料
CM3‧‧‧第三導電材料
CM4‧‧‧第四導電材料
CM5‧‧‧第五導電材料
CM6‧‧‧第六導電材料
CM7‧‧‧第七導電材料
CM8‧‧‧第八導電材料
CMD‧‧‧命令
CS11-CS22‧‧‧晶胞串
CSL‧‧‧共同源極線
CSL1‧‧‧第一共同源極線
CSR‧‧‧共同源極區域
CTRL‧‧‧控制
DATA‧‧‧規劃/讀取資料
EC‧‧‧俯視圖之部分
Fctrl‧‧‧遠控制信號
GSL‧‧‧接地選擇線
GST‧‧‧接地選擇電晶體
GST1-GST2‧‧‧閘極選擇電晶體
LA‧‧‧鎖存器
Load‧‧‧負載信號
LOAD‧‧‧預充電控制信號
M1-M3‧‧‧電晶體
MC1‧‧‧第一記憶體晶胞
MC11-MC1n、MC21-MC2n‧‧‧記憶體晶胞
MC2‧‧‧第二記憶體晶胞
MC3‧‧‧第三記憶體晶胞
MC4‧‧‧第四記憶體晶胞
MC5‧‧‧第五記憶體晶胞
MC6‧‧‧第六記憶體晶胞
Nctrl‧‧‧近控制信號
PL‧‧‧柱
PWR‧‧‧電力信號
Refresh、Reset、Set‧‧‧控制信號
S110-S140‧‧‧步驟
SGL‧‧‧信號
SO Node‧‧‧感測節點
SSL‧‧‧選擇線
SSL1-SSL2‧‧‧串選擇線
SST、SST1-SST2‧‧‧串選擇電晶體
ST1-ST2‧‧‧記憶體串
t1-t4、t3f、t3n‧‧‧時間
T1-T4‧‧‧電晶體
Tpre‧‧‧電晶體
Vbl‧‧‧位元線電壓
Vbl1‧‧‧近位元線電壓
Vbl2‧‧‧遠位元線電壓
Vcsl‧‧‧共同源極線電壓
Vcsl1‧‧‧第一共同源極線電壓
Vcsl2‧‧‧第二共同源極線電壓
Vdd‧‧‧電源電壓
Vf1f‧‧‧下部第一規劃狀態驗證電壓
Vf1n‧‧‧上部第一規劃狀態驗證電壓
Vf2f‧‧‧下部第二規劃狀態驗證電壓
Vf2n‧‧‧上部第二規劃驗證電壓
Vf3f‧‧‧下部第三規劃狀態驗證電壓
Vf3n‧‧‧上部第三規劃狀態驗證電壓
Vpgm‧‧‧規劃電壓
Vpre‧‧‧位元線預充電電壓位準
Vpre1‧‧‧近預充電電壓
Vpre2‧‧‧遠預充電電壓
Vvf‧‧‧驗證電壓
Vvf1‧‧‧近記憶體晶胞分組驗證電壓
Vvf2‧‧‧遠記憶體晶胞分組驗證電壓
WL、WL0、WLn-1‧‧‧字線
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3‧‧‧第三字線
WL4‧‧‧第四字線
WL5‧‧‧第五字線
WL6‧‧‧第六字線
藉由考慮以下參看隨附圖式之描述，可易於理解本發明概念之以上及其他目標及特徵連同其製造及使用。
圖1為說明根據本發明概念之一實施例的非依電性記憶體裝置之方塊圖。
圖2A、圖2B及圖2C為說明當圖1之非依電性記憶體裝置之相對近及遠的記憶體晶胞經規劃時的臨限電壓之圖。
圖3為說明根據本發明概念之一實施例的非依電性記憶體裝置之方塊圖。
圖4為說明可由根據本發明概念之一實施例的非依電性記憶體裝置執行之規劃驗證方法之時序圖。
圖5為說明可由根據本發明概念之另一實施例的非依電性記憶體裝置執行之規劃驗證方法之時序圖。
圖6為說明根據本發明概念之另一實施例的非依電性記憶體裝置之方塊圖。
圖7為說明可由圖6之非依電性記憶體裝置執行的規劃驗證方法之時序圖。
圖8為說明根據本發明概念之再一實施例的非依電性記憶體裝置之方塊圖。
圖9為說明關於同一規劃狀態的近及遠記憶體晶胞群組之各別臨限電壓分佈之圖。
圖10為說明可在應用至圖8之非依電性記憶體裝置之規劃操作期間施加的一連串字線電壓之圖。
圖11為總結用於根據本發明概念之一實施例的非依電性記憶體裝置之資料處理方法之流程圖。
圖12為進一步說明根據本發明概念之一實施例的圖1之記憶體裝置之記憶體晶胞陣列之圖。
圖13為根據本發明概念之一實施例的圖12之記憶體區塊之一部分之俯視圖。
圖14為沿著圖13中之線IV-IV'截取之透視圖。
圖15為沿著圖13中之線IV-IV'截取之橫截面圖。
圖16為說明圖15中的晶胞電晶體中之一者之放大圖。
圖17為根據本發明概念之一實施例的在圖13之俯視圖中指出之部分EC之等效電路。
圖18為說明可併有根據本發明概念之一實施例的非依電性記憶體裝置之記憶卡系統之方塊圖。
圖19為說明可併有根據本發明概念被應用之一記憶體裝置的固態硬碟(SSD)系統之方塊圖。
圖20為進一步說明圖19之SSD控制器之方塊圖。
圖21為說明可併有根據本發明概念之一實施例的記憶體系統之電子裝置之方塊圖。
較佳實施例之詳細說明
現將參看隨附圖式更詳細地描述本發明概念之實施例。然而，本發明概念可以各種不同形式體現，且不應被解釋為僅限於說明之實施例。相反，此等實施例經提供為實例，使得本發明將透徹且完整，且將向熟習此項技術者充分傳達本發明概念之概念。因此，未關於本發明概念之實施例中之一些來描述已知程序、元件及技術。除非另有指出，否則貫穿附圖及書面描述，相似參考數字及標籤表示相似或類似元件。在圖式中，為了清晰起見，可能誇示了層及區域之大小及相對大小。
應理解，雖然「第一」、「第二」、「第三」等詞可在本文中用以描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受到此等詞限制。此等術語僅用以將一元件、組件、區域、層或區段與另一區域、層或區段區分開。因此，在不脫離本發明概念之教示的情況下，以下論述之第一元件、組件、區域、層或區段可被稱作第二元件、組件、區域、層或區段。
為了易於描述，可在本文中將空間相對詞彙(諸如，「在...之下」、「在...下方」、「下部」、「在...下」、「在...上方」、「上部」及類似者)用以描述如圖中說明的一元件或特徵與另一(另外)元件或特徵之關係。應理解，除了圖中所描繪之定向之外，空間相對詞彙亦 意欲涵蓋在使用或操作中的裝置之不同定向。舉例而言，若將圖中之裝置翻轉過來，則被描述為在其他元件或特徵「下方」或「之下」或「下」之元件就將定向為在其他元件或特徵「上方」。因此，例示性詞彙「在...下方」及「在...下」可涵蓋「在...上方」及「在...下方」之兩個定向。可將裝置以其他方式定向(旋轉90度或處於其他定向)，且可相應地解釋本文中使用之空間相對描述詞。此外，亦應理解，當一層被稱作在兩個層「之間」時，其可為兩個層之間的僅有層，或亦可存在一或多個介入層。
本文中使用之詞彙僅為了描述特定實施例之目的，且並不意欲限制本發明概念。如本文中所使用，單數形式「一」及「該」意欲亦包括複數形式，除非上下文另有清晰地指示。應進一步理解，「包含」一詞當在此說明書中使用時規定所敍述特徵、整體、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組之存在或添加。如本文中所使用，「及/或」一詞包括相關聯之所列舉項中的一或多者之任何及全部組合。又，「例示性」一詞意欲指一實例或說明。
應理解，當一元件或層被稱作在另一元件或層「上」、「連接至」、「耦接至」或「鄰近」另一元件或層時，其可直接在另一元件或層上、連接至、耦接至或鄰近另一元件或層，或可存在介入元件或層。相比之下，當一元件被稱作「直接在另一元件或層上」、「直接連接至」、「直接耦接至」或「緊鄰」另一元件或層時，就不存在介入元件或層。
除非另有定義，否則本文中使用之所有詞彙(包括技術及科學詞彙)具有與一般熟習本發明概念所屬之技術者通常理解相同的意義。應進一步理解，諸如在常用詞典中定義之詞彙的詞彙應被 解釋為具有與其在相關技術及/或本說明書之上下文中的意義一致之意義，且將不按理想化或過度形式化之意義來解釋，除非本文中有明確的如此定義。
詞彙「選定位元線」或「多個選定位元線」用以指示來自多個位元線中的與待在當前操作期間規劃或讀取之一或多個晶胞電晶體連接之一或多個特定位元線。詞彙「未選定位元線」或「多個未選定位元線」用以指示來自多個位元線中的與待在當前操作期間禁止規劃或禁止讀取之一或多個晶胞電晶體連接之一或多個特定位元線。
「選定字線」一詞用以指示來自多個字線中的與待規劃或待讀取之晶胞電晶體連接之一特定字線。詞彙「未選定字線」或「多個未選定字線」用以指示來自多個字線中的不同於選定字線之一或多個剩餘字線。
詞彙「選定記憶體晶胞」或「多個選定記憶體晶胞」用以指定來自多個記憶體晶胞中的待藉由當前操作規劃或讀取之記憶體晶胞。詞彙「未選定記憶體晶胞」或「多個未選定記憶體晶胞」用以指示來自多個記憶體晶胞中的不同於該或該等選定記憶體晶胞之一或多個剩餘記憶體晶胞。
圖1為說明根據本發明概念之一實施例的非依電性記憶體裝置之方塊圖。參看圖1，非依電性記憶體裝置100包含一記憶體晶胞陣列110、一位址解碼器120、一頁面緩衝電路130、一資料輸入/輸出(I/O)電路140、一電壓產生器150及控制邏輯160。
非依電性記憶體裝置100可經組配以根據各記憶體晶胞分組與規劃電壓源之間的一或多個距離(或根據各記憶體晶胞分組與規劃電壓源之間的一或多個距離範圍)劃分記憶體晶胞之各種分 組(下文，「記憶體晶胞分組」或「記憶體晶胞群組」)。鑒於記憶體晶胞分組之此等基於距離之指定，非依電性記憶體裝置100可藉由記憶體晶胞分組來獨立地控制規劃操作之執行。舉例而言，非依電性記憶體裝置100可分別且獨立地定義指示多個記憶體晶胞分組中之各者之對應「規劃狀態」之臨限電壓位準。透過使用此方法，非依電性記憶體裝置100可改良規劃操作之總體速度及效率。
在本發明概念之某些實施例中，記憶體晶胞陣列110可包括多個晶胞串。如已指出，記憶體晶胞陣列110可分成多個記憶體區塊。記憶體晶胞陣列110可經由多個字線WL而與位址解碼器120連接。記憶體晶胞陣列110可經由多個位元線BLn及BLf而與頁面緩衝電路130連接。
更明確而言，在圖1中說明之實施例中，記憶體晶胞陣列110包括被稱作近記憶體晶胞群組111之「第一記憶體晶胞分組」，以及被稱作遠記憶體晶胞群組112之「第二記憶體晶胞分組」。近記憶體晶胞群組111與遠記憶體晶胞群組112可共用一或多個字線。近記憶體晶胞群組111及遠記憶體晶胞群組112將包括多個記憶體串。
在圖1之所說明實例中，根據在字線方向上量測的距位址解碼器120之「參考距離」而將近記憶體晶胞群組111與遠記憶體晶胞群組112相互分開。近記憶體晶胞群組111包括相對「靠近」位址解碼器120(亦即，距位址解碼器120之距離小於參考距離)之記憶體串，而遠記憶體晶胞群組112包括相對「遠離」位址解碼器120(亦即，距位址解碼器之距離大於參考距離)之記憶體串。因此，詞彙「近」與「遠」為可在參考距離之上下文中理解的相對詞彙。
值得注意的，近記憶體晶胞群組111及遠記憶體晶胞群組 112中之各別記憶體晶胞將在控制邏輯160之控制下使用共同規劃操作相對於針對同一「規劃狀態」(例如，對於1位元記憶體晶胞，選自規劃資料狀態「1」及「0」之一規劃狀態，或對於2位元記憶體晶胞，選自規劃狀態「00」、「10」、「01」及「11」之一規劃狀態等)之不同目標臨限電壓加以規劃。
為了易於解釋，圖1之實施例說明記憶體晶胞陣列110被分成僅兩(2)個記憶體晶胞分組。然而，熟習此項技術者將認識到，本發明概念不限於此特定組配。可使用兩(2)個或兩個以上參考距離將記憶體晶胞陣列110在邏輯上分成三(3)個或三個以上記憶體晶胞分組。額外值得注意的，在圖1之描述中指出的參考距離係定義為在字線方向上距位址解碼器120的距離。然而，此僅為參考距離定義之一實例。在本發明概念之其他實施例中，可有利地使用其他參考距離。
如習知所理解，位址解碼器120可在控制邏輯160之控制下選擇記憶體晶胞陣列110中的記憶體區塊中之一者，及選擇選定記憶體區塊中之一或多個字線。位址解碼器120可接著將控制電壓施加至選定記憶體區塊之選定字線。
舉例而言，在規劃操作期間，位址解碼器120可依次將規劃電壓及驗證電壓提供至選定字線，且亦將通過電壓提供至未選定字線。在讀取操作期間，位址解碼器120可將選擇讀取電壓提供至選定字線，且將非選擇讀取電壓提供至未選定字線。
頁面緩衝電路130可根據操作模式而作為寫入驅動器或感測放大器操作。在規劃操作期間，頁面緩衝電路130可給記憶體晶胞陣列110之位元線提供對應於待規劃之「規劃資料」的位元線電壓。在讀取操作期間，頁面緩衝電路130可經由位元線感測及鎖 存儲存於選定記憶體晶胞處之「讀取資料」，且可將經鎖存之讀取資料傳送至資料I/O電路140。
在圖1之所說明實施例中，頁面緩衝電路130包括一近頁面緩衝單元131及一遠頁面緩衝單元132。近頁面緩衝單元131連接至與被指定在近記憶體晶胞群組111中之記憶體晶胞連接的第一組位元線BLn，且遠頁面緩衝單元132連接至第二組位元線BLf，第二組位元線BLf連接至被指定在遠記憶體晶胞群組112中之記憶體晶胞。
近頁面緩衝單元131可用以回應於自控制邏輯160接收之近控制信號Nctrl而處理正規劃至近記憶體晶胞群組111/自近記憶體晶胞群組111讀取之規劃/讀取資料(DATA)，且遠頁面緩衝單元132可用以回應於自控制邏輯160接收之遠控制信號Fctrl而處理正規劃至遠記憶體晶胞群組112/自遠記憶體晶胞群組112讀取之規劃/讀取資料。
在某些實施例中，近頁面緩衝單元131及遠頁面緩衝單元132可分別包括多個頁面緩衝器，其各自分別對應於多個位元線中之一者。各頁面緩衝器可經組配以回應於自控制邏輯160接收之控制信號而調整在對應的位元線上之預充電電壓的預充電電壓位準或「發展時間」。
資料I/O電路140可用以在規劃操作期間給頁面緩衝電路130提供規劃資料，及用以在讀取操作期間將來自頁面緩衝電路130之讀取資料輸出至外部裝置。資料I/O電路140亦用以將輸入位址及/或命令傳送至控制邏輯160。可將位址解碼器120、頁面緩衝電路130及電壓產生器150理解為在規劃操作期間將規劃資料提供至記憶體晶胞陣列110之資料I/O單元。
此處，電壓產生器150可自外部裝置接收電力信號PWR以產生規劃或寫入資料所需之字線電壓。通常經由位址解碼器120將字線電壓施加至記憶體晶胞陣列110。
控制邏輯160可用以回應於各種外部施加之位址ADDR、控制CTRL及/或命令CMD信號而控制由非依電性記憶體裝置100執行之規劃、讀取及抹除操作。因此，控制邏輯160可用以控制位址解碼器120、頁面緩衝電路130、資料I/O電路140及電壓產生器150。
在資料處理操作(例如，規劃操作或讀取操作)期間，控制邏輯160可使用近控制信號Nctrl及遠控制信號Fctrl獨立地控制近頁面緩衝單元131及遠頁面緩衝單元132之操作。在控制邏輯160之控制下，近記憶體晶胞群組111及遠記憶體晶胞群組112可經規劃以具有關於同一規劃狀態之不同臨限電壓位準。結果，與經規劃至一規劃狀態的遠記憶體晶胞群組112之記憶體晶胞相比，經規劃至同一規劃狀態的近記憶體晶胞群組111之記憶體晶胞將出現不同的各別臨限電壓分佈。此等不同臨限電壓分佈將具有關於同一規劃狀態之不同下限值。
在規劃操作期間，位址解碼器120將施加規劃電壓至選定字線。可沿著選定字線將規劃電壓傳達至選定記憶體晶胞的速度(下文，「規劃速度」)將根據將位址解碼器120(亦即，規劃電壓源)與選定記憶體晶胞分開的距離而變化。實際上，選定記憶體晶胞之規劃速度與將規劃電壓源與選定記憶體晶胞分開的距離成反比。因此，被指定在近記憶體晶胞群組111中的記憶體晶胞之規劃速度將比被指定在遠記憶體晶胞群組112中的記憶體晶胞之規劃速度快。
若經分配用於規劃操作之執行的時間相對短，則歸因於規 劃速度之差異，相對於近晶胞群組111之記憶體晶胞，遠記憶體晶胞群組112中之記憶體晶胞可能未被充分供應規劃電壓。因此，在使用習知規劃技術時，對於遠記憶體晶胞群組112中之記憶體晶胞中的一些或全部可能需要進行一或多個額外規劃反覆(或規劃循環)以達到與近記憶體晶胞群組111中之記憶體晶胞相同的目標規劃電壓。此結果使記憶體系統之總體速度放慢及降低效率。
然而，本發明概念之某些實施例認識到，在將同一規劃電壓施加至選定字線之情況下，與遠記憶體晶胞群組112的規劃電壓相關聯之臨限電壓分佈之下限值應低於與近記憶體晶胞群組111的規劃電壓相關聯之臨限電壓分佈之下限值。此方法避免了在習知上可為必要的額外規劃反覆。
亦即，為了補償記憶體晶胞群組111與112之間的規劃速度差，圖1之非依電性記憶體裝置100可針對近記憶體晶胞群組111及遠記憶體晶胞群組112中之各者應用關於同一規劃狀態之不同規劃驗證操作。透過使用較好定義且不同之規劃驗證操作，可與關於同一規劃狀態之不同臨限電壓分佈的不同下限值有關地成功規劃近記憶體晶胞群組111及遠記憶體晶胞群組112。在一類似方法中，非依電性記憶體裝置100可在隨後讀取操作期間將不同讀取電壓施加至近記憶體晶胞群組111及遠記憶體晶胞群組112。
在如圖1中展示之實施例的本發明概念之某些實施例中，在由非依電性記憶體裝置100執行的規劃驗證操作期間，施加至遠記憶體晶胞群組112之記憶體晶胞的預充電電壓可低於施加至近記憶體晶胞群組111之記憶體晶胞的預充電電壓，此係因為在非依電性記憶體裝置100中，將藉由減小預充電電壓位準而將較遠離位址解碼器120之記憶體晶胞規劃至較低的目標規劃電壓。
在此方面，非依電性記憶體裝置100可根據臨限電壓位準提供關於近記憶體晶胞群組111及遠記憶體晶胞群組112之不同讀取操作。在非依電性記憶體裝置100中，在讀取操作期間，可藉由減小施加至較遠離位址解碼器120之記憶體晶胞的預充電電壓位準而將具有不同臨限電壓之記憶體晶胞區別為具有同一規劃狀態。
在本發明概念之其他實施例中，在由非依電性記憶體裝置100執行之規劃驗證操作期間，近記憶體晶胞群組111之發展時間可與遠記憶體晶胞群組112之發展時間不同。亦即，遠記憶體晶胞群組112之第一發展時間可小於近記憶體晶胞群組111之第二發展時間。可藉由減少發展時間而將較遠離位址解碼器120之記憶體晶胞規劃至較低目標規劃電壓。
在此方面，非依電性記憶體裝置100可根據臨限電壓位準提供關於近記憶體晶胞群組111及遠記憶體晶胞群組112之不同讀取操作。在讀取操作期間，可藉由減少較遠離位址解碼器120之記憶體晶胞的發展時間而將具有不同臨限電壓之記憶體晶胞區別為具有同一規劃狀態。
在非依電性記憶體裝置100中，由於不需要在相對長的時間內將規劃電壓施加至被指定在遠記憶體晶胞群組112中之記憶體晶胞，因此可減少總規劃操作執行時間。又，由於被指定在遠記憶體晶胞群組112中之記憶體晶胞的給定目標規劃電壓位準低於近記憶體晶胞群組111之目標規劃電壓位準，因此可不需要習知地增大遠記憶體晶胞群組112中的記憶體晶胞之臨限電壓所需之額外規劃反覆。由於規劃反覆(或循環)之數目減少，故非依電性記憶體裝置100可具有減少之總規劃時間，受到規劃干擾的可能性亦較少。
圖2A、圖2B及圖2C為說明當圖1之非依電性記憶體裝 置中之相對近及遠的記憶體晶胞經規劃時的臨限電壓之圖。在圖2A、圖2B及圖2C中，水平軸指示臨限電壓位準，且垂直軸指示填充在各別臨限電壓分佈內的經規劃之晶胞之數目。
圖2A為說明當在足以規劃遠記憶體晶胞的相對長的規劃執行週期期間施加規劃電壓時近及遠記憶體晶胞之臨限電壓分佈之圖。因此，若規劃執行時間足夠長以允許成功規劃甚至最遠記憶體晶胞，則可使用一單一規劃驗證電壓(或規劃驗證電壓之非常有限的窄集合)準確地區別記憶體晶胞之規劃狀態，而與其相對規劃速度差無關，此係因為近晶胞之臨限電壓分佈11幾乎與遠晶胞之臨限電壓分佈12相同。
然而，相對長的規劃執行時間將增加執行規劃操作所需之總時間，且相對長的規劃執行時間增大了規劃干擾之可能性。
圖2B為說明當在相對短規劃執行時間期間施加規劃電壓時近及遠晶胞之臨限電壓分佈之圖。
由於規劃執行時間相對短，因此執行規劃操作所需之總時間可減少，且規劃干擾之可能性可降低。然而，隨著規劃執行時間減少，歸因於固有之規劃速度差，一單一規劃驗證電壓(或規劃驗證電壓之非常有限的窄集合)可證明不足以準確區別近晶胞與遠晶胞兩者。注意，與遠晶胞相關聯的臨限電壓分佈22之下限值比與近晶胞相關聯的臨限電壓分佈21之下限值低得多。
因此，規劃循環之數目可增加，以形成類似圖2A之臨限電壓分佈12的近晶胞之臨限電壓分佈22。規劃循環之數目的增加將造成執行規劃操作所需的時間之總體增加。又，隨著規劃循環之數目增加，可能將較高規劃電壓施加至遠晶胞。因此，規劃干擾可增加。
圖2C展示當近及遠晶胞之規劃完成時(亦即，在額外規劃反覆後)的臨限電壓分佈。參看圖2C，在規劃完成時，近晶胞及遠晶胞的臨限電壓分佈22、31之下限值仍可關於同一規劃狀態而不同。
相比之下，根據本發明概念之實施例的一非依電性記憶體裝置將經組配以根據關於同一規劃狀態之不同臨限電壓位準規劃近晶胞及遠晶胞。以此方式，此等非依電性記憶體裝置可防止給定規劃驗證電壓不足以區別近晶胞與遠晶胞兩者。
藉由以上描述，可縮短規劃操作之規劃執行時間。又，由於遠晶胞之目標規劃電壓位準低於遠晶胞之目標規劃電壓位準，因此，可能不需要用於增大遠晶胞之臨限電壓的額外規劃循環。隨著規劃循環之數目減少，非依電性記憶體裝置可具有減少之規劃時間及規劃干擾。
圖3為說明根據本發明概念之一實施例的非依電性記憶體裝置之方塊圖。參看圖3，非依電性記憶體裝置200包含一記憶體晶胞陣列210、一位址解碼器220、一共同源極線驅動器221、一頁面緩衝電路230、一資料I/O電路240、一電壓產生器250及控制邏輯260。
共同源極線驅動器221可經由共同源極線CSL而與記憶體晶胞陣列210連接。共同源極線驅動器221可將一共同源極線電壓施加至共同源極線CSL。
圖3之非依電性記憶體裝置200可具有與圖1之非依電性記憶體裝置100實質上相同的結構，惟CSL驅動器221、頁面緩衝電路230及控制邏輯260除外。因此，將省略重複之組件描述。
記憶體晶胞陣列210可包括一近晶胞群組211及一遠晶胞群組212。近晶胞群組211及遠晶胞群組212可包括多個記憶體串。 在圖3中，說明近晶胞群組211及遠晶胞群組212中之各者包括一個記憶體串之一實例。記憶體串ST1可包括一串選擇電晶體SST1、多個記憶體晶胞MC11至MC1n及一閘極選擇電晶體GST1，且記憶體串ST2可包括一串選擇電晶體SST2、多個記憶體晶胞MC21至MC2n及一閘極選擇電晶體GST2。
非依電性記憶體裝置200可藉由補償具有距位址解碼器220之不同距離的記憶體串ST1與ST2之間的規劃速度差來改良規劃操作效率。舉例而言，在規劃驗證操作期間，非依電性記憶體裝置200可將不同預充電電壓位準提供至與近晶胞群組211及遠晶胞群組212連接之位元線。在其他實施例中，在規劃驗證操作期間，非依電性記憶體裝置200可操作，使得近晶胞群組211與遠晶胞群組212之發展時間相互不同。
頁面緩衝電路230可包括一近頁面緩衝單元231及一遠頁面緩衝單元232。近頁面緩衝單元231及遠頁面緩衝單元232中之各者可包括分別與位元線連接之多個頁面緩衝器。在圖3中，僅詳細說明一個頁面緩衝器。頁面緩衝器可包括一預充電電路231a、一開關電路231b及一感測及鎖存電路231c。
頁面緩衝器之預充電電路231a、開關電路231b及感測及鎖存電路231c可回應於控制邏輯260之控制信號Nctrl及Fctrl操作。近頁面緩衝單元231中之頁面緩衝器可回應於控制信號Nctrl操作，且遠頁面緩衝單元232中之頁面緩衝器可回應於控制信號Fctrl操作。控制信號Nctrl及Fctrl可包括一負載信號Load、一位元線電壓控制信號BLSHF、一位元線選擇信號BLSLT、一屏蔽信號SHLD等等。
預充電電路321a可將預充電電壓供應至感測節點SO Node。預充電電路321a可包括一電晶體Tpre，其根據負載信號Load而接通或斷開。
開關電路231b可包括電晶體M1、M2及M3。電晶體M1可回應於位元線電壓控制信號BLSHF將位元線預充電至預定電壓位準。電晶體M2可回應於位元線選擇信號BLSLT選擇一位元線。電晶體M3可回應於屏蔽信號SHLD對頁面緩衝器放電。
感測及鎖存電路231c可偵測感測節點SO Node之電壓位準。可根據偵測到的感測節點SO Node之電壓位準鎖存資料。感測及鎖存電路231c可包括一鎖存器LA及電晶體T1至T4。感測及鎖存電路231c可回應於控制邏輯260之控制信號Set、Refresh及Reset操作。
下文，將參看圖4及圖5描述根據本發明概念之一實施例的可使用頁面緩衝電路230執行之規劃驗證方法。
圖4為進一步說明可由根據本發明概念之一實施例的非依電性記憶體裝置使用之規劃驗證方法之時序圖。關於圖3不同地描述之信號中的未在圖4中說明之信號可在規劃驗證操作期間轉變至接地位準。透過使用圖4之規劃驗證方法，可將不同位準之預充電電壓施加至連接於近記憶體晶胞群組211與遠記憶體晶胞群組212之間的位元線。
在規劃驗證操作期間，可將驗證電壓Vvf施加至選定字線，且可將共同源極線電壓Vcsl施加至共同源極線CSL。
在規劃驗證操作期間，可接通與選定位元線連接之電晶體M2。位元線選擇信號BLSLT可具有電源電壓位準以接通電晶體M2。
在預充電週期t1至t2期間，預充電電路231a可接通，以對感測節點SO Node預充電。為此，預充電控制信號LOAD可轉變 至接地電壓位準。可回應於預充電控制信號LOAD用電源電壓Vdd對感測節點SO Node預充電。
可將位元線電壓控制信號BLSHF設定至預定電壓位準以對與感測節點SO Node連接之位元線預充電。可回應於位元線電壓控制信號BLSHF用預定位元線電壓對位元線預充電。可執行位元線之預充電，直至斷開預充電電路231a為止。
在發展週期t2至t3期間，可斷開預充電電路231a。可藉由具有電源電壓位準之預充電控制信號LOAD斷開預充電電路231a。
由於預充電電路231a斷開且開關電路231b之電晶體M1及M2保持處於接通狀態，因此感測節點SO Node之電壓可根據選定記憶體晶胞之規劃狀態而減小。舉例而言，當選定記憶體晶胞為接通中晶胞時，感測節點SO Node之電壓可朝向位元線電壓位準迅速減小。當選定記憶體晶胞為接通中晶胞時，感測節點SO Node之電壓可由於斷開晶胞洩漏而緩慢減小。
在鎖存週期t3至t4期間，感測節點SO Node之電壓位準可由感測及鎖存電路231c偵測到，且可啟動重設信號Reset。可根據偵測到的感測節點SO Node之電壓位準來鎖存資料。
藉由本發明概念之規劃驗證方法，可在控制邏輯260之控制下藉由不同位準之預充電電壓對與近記憶體晶胞群組211及遠記憶體晶胞群組212連接之位元線預充電。
在預充電週期t1至t2期間，對應於近晶胞群組211之位元線電壓控制信號BLSHF可具有近預充電電壓Vpre1，且對應於遠晶胞群組212之位元線電壓控制信號BLSHF可具有遠預充電電壓Vpre2。
可回應於位元線電壓控制信號BLSHF藉由近位元線電壓Vbl1對對應於近晶胞群組211之位元線預充電。可藉由遠位元線電壓Vbl2對對應於遠晶胞群組212之位元線預充電。本文中，近位元線電壓Vbl1可高於遠位元線電壓Vbl2。
隨著位元線預充電電壓減小，流經記憶體晶胞的電流之量可減少。在此情況下，感測節點SO Node之電壓可較緩慢地減小。由於遠位元線電壓Vbl2低於近位元線電壓Vbl1，因此晶胞電流之減少可使遠晶胞群組212之臨限電壓被量測為高於實際臨限電壓。因此，雖然使用同一驗證電壓，但遠晶胞群組212可經規劃以具有比近晶胞群組211的臨限電壓分佈之下限值低的臨限電壓分佈之下限值。
可在相對短的規劃執行時間期間執行根據本發明概念之一實施例的規劃操作。又，由於用於遠晶胞之目標規劃電壓位準低於近晶胞之目標規劃電壓位準，因此，不需要習知地增大遠晶胞之臨限電壓所需的額外規劃循環。由於規劃循環之數目減少，故非依電性記憶體裝置將具有減少之總規劃時間，受到規劃干擾的可能性亦較少。
圖5為說明用於根據本發明概念之另一實施例的非依電性記憶體裝置之規劃驗證方法之時序圖。關於圖3描述之信號中的未在圖5中說明之信號可在規劃驗證操作期間轉變至接地位準。透過使用圖5之規劃驗證方法，非依電性記憶體裝置200可獨立地控制連接於近記憶體晶胞群組211與遠記憶體晶胞群組212之間的位元線之各別發展時間。
在規劃驗證操作期間，可將驗證電壓Vvf施加至選定字線，且可將共同源極線電壓Vcsl施加至共同源極線CSL。
在規劃驗證操作期間，可接通與選定位元線連接之電晶體M2。位元線選擇信號BLSLT可具有電源電壓位準以接通電晶體M2。
在預充電週期t1至t2期間，預充電電路231a可被接通，以對感測節點SO Node預充電。為此，預充電控制信號LOAD可轉變至接地電壓位準。可回應於預充電控制信號LOAD用電源電壓Vdd對感測節點SO Node預充電。
可將位元線電壓控制信號BLSHF設定至位元線預充電電壓位準Vpre以對與感測節點SO Node連接之位元線預充電。可回應於位元線電壓控制信號BLSHF用位元線電壓Vbl對位元線預充電。可執行位元線之預充電，直至斷開預充電電路231a為止。
在發展週期t2至t3期間，可斷開預充電電路231a。可藉由具有電源電壓位準之預充電控制信號LOAD斷開預充電電路231a。
由於預充電電路231a斷開且開關電路231b之電晶體M1及M2保持處於接通狀態，因此感測節點SO Node之電壓可根據選定記憶體晶胞之規劃狀態而減小。舉例而言，當選定記憶體晶胞為接通中晶胞時，感測節點SO Node之電壓可朝向位元線電壓位準迅速減小。當選定記憶體晶胞為接通中晶胞時，感測節點SO Node之電壓可由於斷開晶胞洩漏而緩慢減小。
在鎖存週期期間，感測節點SO Node之電壓位準可由感測及鎖存電路231c偵測到，且可啟動重設信號Reset。可根據偵測到的感測節點SO Node之電壓位準鎖存資料。
藉由本發明概念之規劃驗證方法，與近記憶體晶胞群組211及遠記憶體晶胞群組212連接的位元線之發展時間可不同。
可在近發展時間t2至t3n期間感測到與近晶胞群組211 連接之位元線。可在遠發展時間t2至t3f期間感測到與遠晶胞群組212連接之位元線。本文中，遠發展時間t2至t3f可短於近發展時間t2至t3n。
隨著發展時間減少，自感測節點SO Node流至位元線的電流之量可減少。在此情況下，感測節點SO Node之電壓可較緩慢地減小。由於遠發展時間t2至t3f短於近發展時間t2至t3n，因此晶胞電流之減少可使遠晶胞群組212之臨限電壓被量測為高於實際臨限電壓。因此，雖然使用同一驗證電壓，但遠晶胞群組212可經規劃以具有比近晶胞群組211的臨限電壓分佈之下限值低的臨限電壓分佈之下限值。
可在短的規劃執行時間期間執行根據本發明概念之一實施例的規劃操作。又，由於遠晶胞之目標規劃電壓位準低於近晶胞之目標規劃電壓位準，因此，可能不需要用於增大遠晶胞之臨限電壓的額外規劃循環。由於規劃循環之數目減少，非依電性記憶體裝置可具有減少之規劃時間及規劃干擾。
圖6為說明根據本發明概念之另一實施例的非依電性記憶體裝置之方塊圖。參看圖6，非依電性記憶體裝置300可包括一記憶體晶胞陣列310、一位址解碼器320、第一共同源極線驅動器331及第二共同源極線驅動器332、一頁面緩衝電路340、一資料I/O電路350、一電壓產生器360及控制邏輯370。記憶體晶胞陣列310可包括一近晶胞群組311及一遠晶胞群組312。
在圖6中，資料I/O電路350及電壓產生器360可與圖1中之資料I/O電路140及電壓產生器150相同。因此，省略重複描述。
在規劃驗證操作時，非依電性記憶體裝置300可將不同位 準之共同源極線電壓提供至近記憶體晶胞群組311及遠記憶體晶胞群組312。藉由此規劃驗證操作，可校正由於記憶體晶胞與位址解碼器320之間的距離不同而產生的在記憶體晶胞之間的規劃速度差。因此，可改良規劃效率。
記憶體晶胞陣列310可經由字線或選擇線而與位址解碼器320連接。記憶體晶胞陣列310可經由位元線而與頁面緩衝電路340連接。
記憶體晶胞陣列310可包括一近晶胞群組311及一遠晶胞群組312。近晶胞群組311與遠晶胞群組312可共用同一字線。近晶胞群組311及遠晶胞群組312可包括多個記憶體串。
近晶胞群組311可經由第一共同源極線CSL1而與第一共同源極線驅動器331連接，且遠晶胞群組312可經由第二共同源極線CSL2而與第二共同源極線驅動器332連接。
位址解碼器320可回應於控制邏輯370之控制而選擇記憶體晶胞陣列310中的記憶體區塊中之一者。位址解碼器320可選擇選定記憶體區塊中的字線中之一者。位址解碼器320可將電壓傳送至選定記憶體區塊之字線。
頁面緩衝電路340可根據操作模式作為寫入驅動器或感測放大器操作。在規劃操作時，頁面緩衝電路340可給記憶體晶胞陣列310之位元線提供對應於待規劃之資料的位元線電壓。在讀取操作時，頁面緩衝電路340可經由位元線感測及鎖存儲存於選定記憶體晶胞處之資料，且可將經鎖存之資料傳送至資料I/O電路350。
頁面緩衝電路340可包括分別對應於位元線之多個頁面緩衝器PB1至PBm。頁面緩衝器PB1至PBm可與圖3中之頁面緩衝器相同或實質上相同，且因此省略其重複描述。
控制邏輯370可回應於來自外部裝置之位址ADDR、控制信號CTRL及命令CMD而控制非依電性記憶體裝置300之規劃、讀取及抹除操作。控制邏輯370可控制位址解碼器320、頁面緩衝電路340、資料I/O電路350及電壓產生器360。
在資料處理操作時，控制邏輯370可控制第一共同源極線驅動器331及第二共同源極線驅動器332，使得獨立地控制施加至近記憶體晶胞群組311及遠記憶體晶胞群組312之共同源極線電壓。在控制邏輯370之控制下，近晶胞群組311及遠晶胞群組312可經規劃以具有關於同一規劃狀態之不同下限值。
圖7為說明圖6之非依電性記憶體裝置之規劃驗證方法之時序圖。藉由圖7之規劃驗證方法，非依電性記憶體裝置300可將不同位準之共同源極線電壓提供至與近記憶體晶胞群組311及遠記憶體晶胞群組312連接之共同源極線。
在規劃驗證操作時，可將驗證電壓Vvf施加至選定字線。在非依電性記憶體裝置300之規劃驗證操作期間的字線電壓為此項技術中熟知的，且因此省略其描述。
在規劃驗證操作期間，可接通與選定位元線連接之電晶體M2。位元線選擇信號BLSLT可經設定以具有電源電壓位準以接通電晶體M2。
可將第一共同源極線電壓Vcsl1施加至與近晶胞群組311連接之共同源極線CSL1，且可將第二共同源極線電壓Vcsl2施加至與遠晶胞群組313連接之共同源極線CSL2。
在預充電週期t1至t2期間，預充電電路可被接通，以對感測節點SO Node預充電。為此，預充電控制信號LOAD可轉變至接地電壓位準。可回應於預充電控制信號LOAD用電源電壓Vdd對 感測節點SO Node預充電。
可將位元線電壓控制信號BLSHF設定至預充電電壓Vpre以對與感測節點SO Node連接之位元線預充電。可回應於位元線電壓控制信號BLSHF用位元線電壓Vbl對位元線預充電。可執行位元線之預充電，直至斷開預充電電路為止。
在發展週期t2至t3期間，可斷開預充電電路。可藉由具有電源電壓位準之預充電控制信號LOAD斷開預充電電路。
由於預充電電路斷開且開關電路之電晶體M1及M2保持處於接通狀態，因此感測節點SO Node之電壓可根據選定記憶體晶胞之規劃狀態而減小。舉例而言，當選定記憶體晶胞為接通中晶胞時，感測節點SO Node之電壓可朝向位元線電壓位準迅速減小。當選定記憶體晶胞為接通中晶胞時，感測節點SO Node之電壓可由於斷開晶胞洩漏而緩慢減小。
在鎖存週期t3至t4期間，感測節點SO Node之電壓位準可由感測及鎖存電路偵測到，且可啟動重設信號Reset。可根據偵測到的感測節點SO Node之電壓位準鎖存資料。
藉由本發明概念之規劃驗證方法，可在控制邏輯370之控制下將與近記憶體晶胞群組311及遠記憶體晶胞群組312連接之共同源極線設定至不同位準。
在規劃驗證操作期間，可將第一共同源極線電壓Vcsl1施加至與近晶胞群組311連接之共同源極線CSL1。可將第二共同源極線電壓Vcsl2施加至與遠晶胞群組312連接之共同源極線CSL2。第二共同源極線電壓Vcsl2可比第一共同源極線電壓Vcsl1高。
隨著共同源極線電壓增大，流經記憶體晶胞的電流之量可減少。在此情況下，感測節點SO Node之電壓可較緩慢地減小。由 於第二共同源極線電壓Vcsl2高於第一共同源極線電壓Vcsl1，因此晶胞電流之減少可使遠晶胞群組312之臨限電壓被量測為高於實際臨限電壓。因此，雖然使用同一驗證電壓，但遠晶胞群組312可經規劃以具有比近晶胞群組311的臨限電壓分佈之下限值低的臨限電壓分佈之下限值。
可在顯著減少的規劃執行時間中執行根據本發明概念之一實施例的規劃操作。又，由於遠晶胞之目標規劃電壓位準低於近晶胞之目標規劃電壓位準，因此，不需要習知地增大遠晶胞之臨限電壓所需的額外規劃循環。由於規劃循環之數目減少，故非依電性記憶體裝置將具有減少之總規劃時間，受到規劃干擾的可能性亦較少。
圖8為說明根據本發明概念之再一實施例的非依電性記憶體裝置之方塊圖。參看圖8，非依電性記憶體裝置400包含一記憶體晶胞陣列410、一位址解碼器420、一共同源極線驅動器430、一頁面緩衝電路440、一資料I/O電路450、一電壓產生器460及控制邏輯470。記憶體晶胞陣列410包括一近晶胞群組411及一遠晶胞群組412。
在圖8中，位址解碼器420、頁面緩衝電路440、資料I/O電路450及電壓產生器460可具有與圖6之位址解碼器320、頁面緩衝電路340、資料I/O電路350及電壓產生器360實質上相同的各別結構及操作。因此，將省略重複描述。
在規劃驗證操作期間，非依電性記憶體裝置400可將不同位準之驗證電壓提供至近記憶體晶胞群組411及遠記憶體晶胞群組412。由於近記憶體晶胞群組411與遠記憶體晶胞群組412共用同一字線，因此可多次地提供驗證電壓以提供不同位準之驗證電壓。藉 由此驗證操作，非依電性記憶體裝置400可藉由校正由於記憶體晶胞與位址解碼器420之間的距離不同而產生的在記憶體晶胞之間的規劃速度差來改良規劃效率。
記憶體晶胞陣列410可經由字線WL0至WLn-1或選擇線SSL至GSL而與位址解碼器420連接。記憶體晶胞陣列410可經由共同源極線CSL而與共同源極線驅動器430連接。記憶體晶胞陣列410可經由位元線BL0至BLm而與頁面緩衝電路440連接。
記憶體晶胞陣列410可包括一近晶胞群組411及一遠晶胞群組412。近晶胞群組411與遠晶胞群組412可共用同一字線。
位址解碼器420可回應於控制邏輯370之控制而選擇記憶體晶胞陣列410中的記憶體區塊中之一者。位址解碼器420可選擇選定記憶體區塊中的字線中之一者。位址解碼器420可將電壓傳送至選定記憶體區塊之字線。
共同源極線驅動器430可回應於控制邏輯470之控制而將共同源極線電壓提供至記憶體晶胞陣列410之共同源極線CSL。
控制邏輯470可回應於來自外部裝置之位址ADDR、控制信號CTRL及命令CMD而控制非依電性記憶體裝置400之規劃、讀取及抹除操作。控制邏輯370可控制位址解碼器420、共同源極線驅動器430、頁面緩衝電路440、資料I/O電路450及電壓產生器460。
在資料處理操作(例如，規劃操作)期間，控制邏輯470可將不同位準之驗證電壓施加至近記憶體晶胞群組411及遠記憶體晶胞群組412。用於近晶胞群組412之驗證電壓可低於遠晶胞群組412之驗證電壓。因此，遠晶胞群組412可經規劃以具有關於同一規劃狀態之相對低臨限電壓。
非依電性記憶體裝置400可藉由將不同位準之驗證電壓 提供至近晶胞群組411及遠晶胞群組412來校正近晶胞群組411與遠晶胞群組412之間的規劃速度差。將參看圖9及圖10更充分地描述此可能性。
圖9為說明近及遠記憶體晶胞群組之關於同一規劃狀態之臨限電壓分佈之圖。在圖9中，水平軸再次指示臨限電壓位準，且垂直軸指示規劃至規劃狀態的晶胞之數目。
參看圖9，用於遠記憶體晶胞分組的臨限電壓分佈42之下限值低於用於近記憶體晶胞分組的臨限電壓分佈41之下限值。為了形成圖9中說明之臨限電壓分佈，在規劃驗證操作期間，將近記憶體晶胞分組驗證電壓Vvf1施加至近記憶體晶胞分組中之各別記憶體晶胞，而將低於近記憶體晶胞分組驗證電壓Vvf1之遠記憶體晶胞分組驗證電壓Vvf2施加至遠記憶體晶胞分組中之各別記憶體晶胞。
圖10為說明可在由圖8之非依電性記憶體裝置執行之規劃操作期間施加的一組字線電壓之圖。在圖10中，水平軸指示時間，且垂直軸指示字線電壓位準。假定圖8之非依電性記憶體裝置400使用多位元記憶體晶胞儲存資料，該等多位元記憶體晶胞能夠根據抹除狀態E0、第一規劃狀態P1、第二規劃狀態P2及第三規劃狀態P3中之一者儲存資料。
參看圖10，將根據待由資料I/O電路450儲存之資料將用於將選定記憶體晶胞規劃至目標規劃狀態之規劃電壓Vpgm施加至選定字線。稍後，可依序將一連串規劃驗證電壓提供至選定字線以執行規劃驗證操作。規劃電壓Vpgm可根據規劃操作的構成規劃循環之每一反覆而增大預定值。
在圖10之所說明實施例中，在針對已經規劃至第一規劃 狀態P1之記憶體晶胞的規劃驗證操作期間，施加下部第一規劃狀態驗證電壓Vf1f及上部第一規劃狀態驗證電壓Vf1n。在所執行之每一連續規劃循環(例如，循環1、循環2...循環N)期間，在針對已經規劃至第二規劃狀態P2之記憶體晶胞的規劃驗證操作期間，施加下部第二規劃狀態驗證電壓Vf2f及上部第二規劃驗證電壓Vf2n，且在針對已經規劃至第三規劃狀態P3之記憶體晶胞的規劃驗證操作期間，施加下部第三規劃狀態驗證電壓Vf3f及上部第三規劃狀態驗證電壓Vf3n。
在此上下文中，在規劃驗證操作期間常規使用且自(例如)下部第一規劃狀態驗證電壓Vf1f延伸至下部第三規劃狀態驗證電壓Vf3f的驗證電壓中之任何一或多者可用以區別指定之遠記憶體晶胞分組與指定之近記憶體晶胞分組。
且與先前描述之實施例一致，由於與近記憶體晶胞分組之驗證電壓相比，可對遠記憶體晶胞分組供應較低驗證電壓，因此遠記憶體晶胞分組可經規劃以具有關於同一規劃狀態之較低臨限電壓。非依電性記憶體裝置400可因此藉由提供不同位準之驗證電壓來補償近記憶體晶胞分組與遠記憶體晶胞分組之間的規劃速度差。
可在相對短的規劃執行時間期間執行根據本發明概念之一實施例的規劃操作。又，由於遠記憶體晶胞之目標規劃電壓位準低於近記憶體晶胞之目標規劃電壓位準，因此可能不需要用於增大遠記憶體晶胞之臨限電壓的額外規劃循環。由於規劃循環之數目減少，故非依電性記憶體裝置可具有減少之規劃時間及規劃干擾。
此外，在讀取操作期間，圖8中的非依電性記憶體裝置400之控制邏輯470可用以控制頁面緩衝電路440以使用粗/細(coarse/fine)感測方法來驗證記憶體晶胞。此可經執行以補償讀取操 作期間之感測雜訊。在粗/細感測方法中，第一驗證電壓Vf1f至第三驗證電壓Vf3f中之任何一或多者可用作近記憶體晶胞分組中之記憶體晶胞的粗驗證電壓。
此處，粗/細感測方法，其中使用不同驗證電壓對選定記憶體晶胞連續感測兩(2)次以減少總感測雜訊。亦即，可首先執行粗感測操作，其中使用低於給定目標驗證位準之位準感測選定記憶體晶胞。結果，根據粗感測操作，將為感測之記憶體晶胞中的某些選定之斷開晶胞。接著，將執行細感測操作，其中再次使用目標驗證位準感測選定之斷開晶胞。將藉由細感測操作感測及鎖存之資料考慮為最終資料。
圖8之非依電性記憶體裝置400可將施加至遠記憶體晶胞分組之驗證電壓用作被指定在近記憶體晶胞分組中的記憶體晶胞上之粗驗證電壓。由於在對近記憶體晶胞分組中之各別記憶體晶胞執行的細感測操作期間接通中晶胞電流減小，因此可減少共同源極線(CSL)雜訊。
圖11為總結可由根據本發明概念之一實施例的非依電性記憶體裝置執行之資料處理方法之流程圖。參看圖11，針對非依電性記憶體裝置之資料處理操作可包括規劃操作及/或讀取操作。
首先，在已經分成多個記憶體晶胞群組之記憶體晶胞陣列中規劃目標記憶體晶胞(S110)。可根據距規劃電壓源之一或多個參考距離將記憶體晶胞陣列分成多個記憶體晶胞群組。在規劃操作期間，規劃電壓將被施加至選定字線，且歸因於(例如)字線電容，不同記憶體晶胞群組將經歷不同規劃時間。
接下來，執行用於目標記憶體晶胞之規劃驗證操作(S120)。若規劃驗證操作失敗(S130=否)，則再次規劃及驗證目標記 憶體晶胞(S110、S120)，直至規劃驗證操作不失敗為止。
可如上所述根據在記憶體晶胞陣列內指定之記憶體晶胞群組執行規劃操作及規劃驗證操作。詳言之，可執行規劃驗證操作，使得遠記憶體晶胞群組具有低於近記憶體晶胞群組之目標規劃電壓位準的目標規劃電壓位準。結果，近記憶體晶胞群組及遠記憶體晶胞群組可經規劃以具有關於同一規劃狀態之不同臨限電壓位準。
舉例而言，可執行規劃驗證操作，使得將不同位準之規劃驗證電壓施加至近記憶體晶胞群組及遠記憶體晶胞群組。由於近記憶體晶胞群組與遠記憶體晶胞群組共用同一字線，因此可多次將規劃驗證電壓施加至字線。
在其他範例實施例中，可執行規劃驗證操作，使得將不同位準之預充電電壓施加至近記憶體晶胞群組及遠記憶體晶胞群組。施加至遠記憶體晶胞群組之預充電電壓可低於施加至近記憶體晶胞群組之預充電電壓。
在再其他範例實施例中，可執行規劃驗證操作，使得將不同位準之共同源極線電壓施加至近記憶體晶胞群組及遠記憶體晶胞群組。施加至遠晶胞群組之共同源極線電壓可高於施加至近晶胞群組之共同源極線電壓。
在再其他範例實施例中，可執行規劃驗證操作，使得近記憶體晶胞群組與遠記憶體晶胞群組之發展時間不同。遠記憶體晶胞群組之發展時間可短於近記憶體晶胞群組之發展時間。
藉由上述驗證操作，近記憶體晶胞群組及遠記憶體晶胞群組可經規劃以具有關於同一規劃狀態之不同臨限電壓位準。
隨後讀取操作必須對應於前述中之所有者。因此，在某一稍後時點，讀取操作係針對先前規劃之(目標)記憶體晶胞(S140)。此 處，再次，將依據記憶體晶胞陣列內之記憶體晶胞分組而執行讀取操作。
舉例而言，讀取操作可基於由規劃驗證操作定義之某些控制電壓來區別記憶體晶胞(S120)。雖然近記憶體晶胞群組與遠記憶體晶胞群組具有關於同一規劃狀態之不同臨限電壓位準，但可執行讀取操作以將其判定為同一規劃狀態。
舉例而言，可執行讀取操作，使得將不同位準之讀取電壓施加至近記憶體晶胞群組及遠記憶體晶胞群組。由於近記憶體晶胞群組與遠記憶體晶胞群組共用同一字線，因此可多次將讀取電壓施加至字線。
在其他範例實施例中，可執行讀取操作，使得將不同位準之預充電電壓施加至近記憶體晶胞群組及遠記憶體晶胞群組。施加至遠記憶體晶胞群組之預充電電壓可低於施加至近記憶體晶胞群組之預充電電壓。
在再其他範例實施例中，可執行讀取操作，使得將不同位準之共同源極線電壓施加至近記憶體晶胞群組及遠記憶體晶胞群組。施加至遠記憶體晶胞群組之共同源極線電壓可高於施加至近記憶體晶胞群組之共同源極線電壓。
在再其他範例實施例中，可執行讀取操作，使得近記憶體晶胞群組與遠記憶體晶胞群組之發展時間不同。遠記憶體晶胞群組之發展時間可短於近記憶體晶胞群組之發展時間。
可在短的規劃執行時間期間執行上述非依電性記憶體裝置及資料處理方法。原因可為，不需要在長時間期間施加規劃電壓。又，由於遠晶胞之目標規劃電壓位準低於近晶胞之目標規劃電壓位準，因此，可能不需要用於增大遠晶胞之臨限電壓的額外規劃循環。 由於規劃循環之數目減少，故非依電性記憶體裝置可具有減少之規劃時間及規劃干擾。
圖12為說明根據本發明概念之某些實施例的圖1之記憶體晶胞陣列110之圖。參看圖11，記憶體晶胞陣列110可包括多個記憶體區塊BLK1至BLKz，其中之各者經形成以具有三維結構(或垂直結構)。舉例而言，記憶體區塊BLK1至BLKz中之各者可包括沿著第一至第三方向延伸之結構。雖然圖12中未展示，但記憶體區塊BLK1至BLKz中之各者可包括沿著第二方向延伸之多個晶胞串。雖然圖12中未展示，但多個晶胞串可沿著第一及第三方向相互間隔開。
一記憶體區塊中之晶胞串(未圖示)可與多個位元線、多個串選擇線、多個字線、一或多個接地選擇線及一共同源極線耦接。
多個記憶體區塊BLK1至BLKz可由圖1中之位址解碼器120選擇。舉例而言，位址解碼器120可經組配以自多個記憶體區塊BLK1至BLKz中選擇對應於輸入位址ADDR之一記憶體區塊。可進行對選定記憶體區塊之抹除、規劃及讀取。將參看圖13至圖16更充分地描述多個記憶體區塊BLK1至BLKz。
圖13為根據本發明概念之一實施例的圖12之一記憶體區塊之一部分之俯視圖。圖14為沿著圖13中之線IV-IV'截取之透視圖。圖15為沿著圖13中之線IV-IV'截取之橫截面圖。
參看圖13、圖14及圖15，可提供沿著第一至第三方向延伸之三維結構。
可提供基體1110。舉例而言，基體1110可為具有第一導電型之井。基體1110可為注入了諸如硼之第III族元素的p井。基體1110可為設在n井內之凹穴p井。下文假定基體1110為p井(或 凹穴p井)。然而，基體1110不限於p型。
沿著第一方向延伸之多個共同源極區域CSR可設在基體1110中。共同源極區域CSR可沿著第二方向相互間隔開。共同源極區域CSR可共同連接以形成共同源極線。
共同源極區域CSR可具有與基體1110之導電型不同的第二導電型。舉例而言，共同源極區域CSR可為n型。下文假定共同源極區域CSR為n型。然而，共同源極區域CSR不限於n型。
在共同源極區域CSR之兩個鄰近區域之間，可將多個絕緣材料1120及1120a沿著第三方向(亦即，垂直於基體1110之方向)依序設在基體1110上。絕緣材料1120及1120a可沿著第三方向間隔開。絕緣材料1120及1120a可沿著第一方向延伸。舉例而言，絕緣材料1120及1120a可包括諸如半導體氧化物膜之絕緣材料。與基體1110接觸之絕緣材料1120a可在厚度上比其他絕緣材料1120薄。
在共同源極區域CSR之兩個鄰近區域之間，可沿著第一方向依序配置多個柱PL，以便沿著第二方向穿透多個絕緣材料1120及1120a。舉例而言，柱PL可穿過絕緣材料1120及1120a而與基體1110接觸。
在範例實施例中，兩個鄰近的共同源極區域CSR之間的柱PL可沿著第一方向間隔開。可將柱PL沿著第一方向安置成一行。
在範例實施例中，柱PL可分別由多種材料形成。柱PL中之各者可包括一通道膜1140及設在通道膜1140內之一內部材料1150。
通道膜1140可包括具有第一導電型之半導體材料(例如，矽)。舉例而言，通道膜1140可包括與基體1110相同類型之半導體材料(例如，矽)。通道膜1140可包括為非導體之純質半導體。
內部材料1150可包括絕緣材料。舉例而言，內部材料1150可包括諸如氧化矽之絕緣材料。或者，內部材料1150可包括氣隙。
在共同源極區域CSR之兩個鄰近區域之間，可在絕緣材料1120及1120a及柱PL之暴露表面上設有資訊儲存膜1160。資訊儲存膜1160可藉由將電荷捕獲或放電來儲存資訊。
在兩個鄰近的共同源極區域CSR之間且在絕緣材料1120與1120a之間，可將導電材料CM1至CM8設在資訊儲存膜1160的暴露表面上。導電材料CM1至CM8可沿著第一方向延伸。共同源極區域CSR上之導電材料CM1至CM8可由字線切口分開。共同源極區域CSR可因字線切口而暴露。字線切口可沿著第一方向延伸。
在範例實施例中，導電材料CM1至CM8可包括金屬導電材料。導電材料CM1至CM8可包括諸如多晶矽之非金屬導電材料。
在範例實施例中，可移除設在絕緣材料1120及1120a中的置於最上部層處之絕緣材料之上表面上的資訊儲存膜1160。例示性地，可移除設在絕緣材料1120及1120a之側中的與柱PL相反之側處之資訊儲存膜。
可將多個汲極1320分別設在多個柱PL上。舉例而言，汲極1320可包括具有第二導電型之半導體材料(例如，矽)。汲極1320可包括n型半導體材料(例如，矽)。下文假定汲極1320包括n型矽。然而，本發明不限於此。汲極1320可延伸至柱PL之通道膜114的上面。
在第二方向上延伸之位元線BL可設在汲極1320上以便沿著第一方向相互間隔開。位元線BL可與汲極1320耦接。在實例實施例中，汲極1320與位元線BL可經由接觸插塞(未圖示)連接。位元線BL可包括金屬導電材料。或者，位元線BL可包括諸如多晶 矽之非金屬導電材料。
根據距基體1110之距離，導電材料CM1至CM8可具有第一至第八高度。
多個柱PL可與資訊儲存膜1160及多個導電材料CM1至CM8一起形成多個晶胞串。柱PL中之各者可與資訊儲存膜1160及鄰近的導電材料CM1至CM8形成一晶胞串。
可將柱PL沿著列及行方向設在基體1110上。第八導電材料CM8可構成多列。與第八導電材料CM8連接之柱可構成一列。位元線BL可構成多行。與同一位元線BL連接之柱可構成一行。柱PL可與資訊儲存膜1160及多個導電材料CM1至CM8一起構成沿著列及行方向配置之多個串。各晶胞串可包括在垂直於基體1110之方向上堆疊的多個晶胞電晶體CT。
圖16為說明圖15中的晶胞電晶體中之一者之放大圖。參看圖13至圖16，晶胞電晶體CT可由導電材料CM1至CM8、柱PL及設在導電材料CM1至CM8與柱PL之間的資訊儲存膜1160形成。
資訊儲存膜1160可自導電材料CM1至CM8與柱PL之間的區域延伸至至導電材料CM1至CM8之上表面及下表面。資訊儲存膜1160中之各者可包括第一至第三子絕緣膜1170、1180及1190。
在晶胞電晶體CT中，柱PL之通道膜1140可包括與基體1110相同的p型矽。通道膜1140可充當晶胞電晶體CT之主體。可在與基體1110垂直之方向上形成通道膜1140。柱PL之通道膜1140可充當垂直主體。垂直通道可形成於通道膜1140處。
鄰近柱PL之第一子絕緣膜1170可充當晶胞電晶體CT之穿隧絕緣膜。舉例而言，第一子絕緣膜1170可分別包括熱氧化物膜。第一子絕緣膜1170可分別包括氧化矽膜。
第二子絕緣膜1180可充當晶胞電晶體CT之電荷儲存膜。舉例而言，第二子絕緣膜1180可分別充當電荷捕獲膜。舉例而言，第二子絕緣膜1180可分別包括氮化物膜或金屬氧化物膜。
鄰近導電材料CM1至CM8之第三子絕緣膜1190可充當晶胞電晶體CT之阻擋絕緣膜。在實例實施例中，第三子絕緣膜1190可由單一層或多個層形成。第三子絕緣膜1190可為具有大於第一子絕緣膜1170及第二子絕緣膜1180之介電常數的介電常數之高介電膜(例如，氧化鋁膜、氧化鉿膜等)。第三子絕緣膜1190可分別包括氧化矽膜。
在範例實施例中，第一子絕緣膜1170至第三子絕緣膜1190可構成ONA(氧化物-氮化物-鋁-氧化物)或ONO(氧化物-氮化物-氧化物)。
多個導電材料CM1至CM8可分別充當閘極(或，控制閘極)。
亦即，充當閘極(或，控制閘極)之多個導電材料CM1至CM8、充當阻擋絕緣膜之第三子絕緣膜1190、充當電荷儲存膜之第二子絕緣膜1180、充當穿隧絕緣膜之第一子絕緣膜1170及充當垂直主體之通道膜1140可構成在垂直於基體1110之方向上堆疊的多個晶胞電晶體CT。例示性地，晶胞電晶體CT可為電荷捕獲型晶胞電晶體。
晶胞電晶體CT可根據高度而用於不同用途。舉例而言，在晶胞電晶體CT中，具有至少一高度且置於上部部分處之晶胞電晶體可用作串選擇電晶體。串選擇電晶體可經組配以執行晶胞串與位元線之間的切換操作。在晶胞電晶體CT中，具有至少一高度且置於下部部分處之晶胞電晶體可用作接地選擇電晶體。接地選擇電晶體 可經組配以執行晶胞串與由共同源極區域CSR形成之共同源極線之間的切換操作。在用作串選擇電晶體與接地選擇電晶體之晶胞電晶體之間的晶胞電晶體可用作記憶體晶胞及虛設記憶體晶胞。
導電材料CM1至CM8可沿著第一方向延伸以與多個柱PL連接。導電材料CM1至CM8可構成互連柱PL之晶胞電晶體CT的導電線。在實例實施例中，根據高度，導電材料CM1至CM8可用作串選擇線、接地選擇線、字線或虛設字線。
互連用作串選擇電晶體之晶胞電晶體的導電線可用作串選擇線。互連用作接地選擇電晶體之晶胞電晶體的導電線可用作接地選擇線。互連用作記憶體晶胞之晶胞電晶體的導電線可用作字線。互連用作虛設記憶體晶胞之晶胞電晶體的導電線可用作虛設字線。
圖17為根據本發明概念之一實施例的在圖13中之俯視圖之部分EC之等效電路。參看圖13至圖17，可將晶胞串CS11、CS12、CS21及CS22設在位元線BL1及BL2與共同源極線CSL之間。晶胞串CS11及CS21可連接於第一位元線BL1與共同源極線CSL之間，且晶胞串CS12及CS22可連接於第二位元線BL2與共同源極線CSL之間。
共同源極區域CSR可被共同連接以形成共同源極線CSL。
晶胞串CS11、CS12、CS21及CS22可對應於圖13中之俯視圖之部分EC之四個柱。四個柱可與導電材料CM1至CM8及資訊儲存膜116一起構成四個晶胞串CS11、CS12、CS21及CS22。
在範例實施例中，第一導電材料CM1可與資訊儲存膜1160及柱PL構成接地選擇電晶體GST。第一導電材料CM1可形成接地選擇線GSL。第一導電材料CM1可經互連以形成接地選擇線 GSL。
第二至第七導電材料CM2至CM7可與資訊儲存膜1160及柱PL構成第一記憶體晶胞MC1至第六記憶體晶胞MC6。可將第二至第七導電材料CM2至CM7用作第二至第六字線WL2至WL6。
第二導電材料CM2可經互連以形成第一字線WL1。第三導電材料CM3可經互連以形成第二字線WL2。第四導電材料CM4可經互連以形成第三字線WL3。第五導電材料CM5可經互連以形成第四字線WL4。第六導電材料CM6可經互連以形成第五字線WL5。第七導電材料CM7可經互連以形成第六字線WL6。
第八導電材料CM8可與資訊儲存膜1160及柱PL構成串選擇電晶體SST。第八導電材料CM8可形成串選擇線SSL1及SSL2。
同一高度之記憶體晶胞可共同與一字線連接。因此，當被施加至特定高度之字線時，電壓可施加至所有晶胞串CS11、CS12、CS21及CS22。
不同列中之晶胞串可分別與不同串選擇線SSL1及SSL2連接。可藉由選擇或不選擇串選擇線SSL1及SSL2按列選擇或不選擇晶胞串CS11、CS12、CS21及CS22。舉例而言，與一未選定串選擇線SSL1或SSL2連接之晶胞串(CS11及CS12)或(CS21及CS22)可與位元線BL1及BL2電氣分開。與一選定串選擇線SSL2或SSL1連接之晶胞串(CS21及CS22)或(CS11及CS12)可與位元線BL1及BL2電氣連接。
晶胞串CS11、CS12、CS21及CS22可按行與位元線BL1及BL2連接。晶胞串CS11及CS12可與位元線BL1連接，且晶胞串CS12及CS22可與位元線BL2連接。可藉由選擇及不選擇位元線BL1及BL2按行選擇及不選擇晶胞串CS11、CS12、CS21及CS22。
圖18為說明可併有根據本發明概念之一實施例的非依電性記憶體裝置之記憶卡系統之方塊圖。記憶卡系統2000可包括一主機2100及一記憶卡2200。主機2100可包括一主機控制器2110、一主機連接單元2120及一DRAM 2130。
主機2100可在記憶卡2200處寫入資料及自記憶卡2200讀取資料。主機控制器2110可經由主機連接單元2120將命令(例如，寫入命令)、自主機2100中之時脈產生器(未圖示)產生之時脈信號CLK及資料發送至記憶卡2200。DRAM 2130可為主機2100之主記憶體。
記憶卡2200可包括一卡連接單元2210、一卡控制器2220及一快閃記憶體2230。卡控制器2220可回應於經由卡連接單元2210輸入之命令而將資料儲存於快閃記憶體2230處。可與自卡控制器2220中之時脈產生器(未圖示)產生之時脈信號同步地儲存資料。快閃記憶體2230可儲存自主機2100傳送之資料。舉例而言，在主機2100為數位相機之情況下，記憶卡2200可儲存影像資料。
在圖18之記憶卡系統2000中，目標規劃電壓可在快閃記憶體2230之資料規劃操作時根據距規劃電壓源之距離而變化。可在短規劃執行時間期間執行記憶卡系統2000之規劃操作。又，由於用於規劃的規劃循環之數目減少，記憶卡系統2000可具有減少之規劃時間及規劃干擾。
圖19為說明可併有根據本發明概念之一記憶體裝置的固態硬碟(SSD)系統之方塊圖。參看圖19，固態硬碟(SSD)系統3000可包括一主機3100及一SSD 3200。主機3100可包括一主機介面3111、一主機控制器3120及一DRAM 3130。
主機3100可在SSD 3200中寫入資料或自SSD 3100讀取 資料。主機控制器3120可經由主機介面3111將諸如命令、位址、控制信號及類似者之信號SGL傳送至SSD 3200。DRAM 3130可為主機3100之主記憶體。
SSD 3200可經由主機介面3211而與主機3100交換信號SGL，且可被經由電力連接器3221供電。SSD 3200可包括多個非依電性記憶體3201至320n、一SSD控制器3210及一輔助電源3220。在本文中，非依電性記憶體3201至320n不但可由NAND快閃記憶體實施，而且亦可由諸如PRAM、MRAM、ReRAM等等之非依電性記憶體實施。
多個非依電性記憶體3201至320n可用作SSD 3200之儲存媒體。多個非依電性記憶體3201至320n可經由多個通道CH1至CHn而與SSD控制器3210連接。一通道可與一或多個非依電性記憶體連接。與一個通道連接之非依電性記憶體可與同一資料匯流排連接。
SSD控制器3210可經由主機介面3211而與主機3100交換信號SGL。在本文中，信號SGL可包括命令、位址、資料及類似者。SSD控制器3210可經組配以根據主機3100之命令將資料寫入至對應的非依電性記憶體或自對應的非依電性記憶體讀出資料。將參看圖20更充分地描述SSD控制器3210。
輔助電源3220可經由電力連接器3221而與主機3100連接。輔助電源3220可由來自主機3100之電力PWR充電。可將輔助電源3220置放於SSD 3200內部或外部。舉例而言，可將輔助電源3220置放於主板上以將輔助電力供應至SSD 3200。
圖20為進一步說明圖19之SSD控制器3210之方塊圖。參看圖20，SSD控制器3210可包括一NVM介面3211、一主機介面 3212、一加密電路3213、一控制單元3214及一SRAM 3215。
NVM介面3211可將自主機3100之主記憶體傳送的資料分別分散至通道CH1至CHn。NVM介面3211可經由主機介面3212將自非依電性記憶體3201至320n讀取之資料傳送至主機3100。
主機介面3212可根據主機3100之協定提供與SSD 3200之介面。主機介面3212可使用USB(通用串列匯流排)、SCSI(小電腦系統介面)、高速PCI、ATA、PATA(並列ATA)、SATA(串列ATA)、SAS(串列附接式SCSI)或類似者與主機3100通信。主機介面3212亦可執行磁碟仿真功能，此使主機3100能夠將SSD 3200辨識為硬碟機(HDD)。
控制單元3214可分析且處理自主機3100輸入之信號。控制單元3214可經由主機介面3212或NVM介面3211控制主機3100或非依電性記憶體3201至320n。控制單元3214可根據用以驅動SSD 3200之韌體控制非依電性記憶體3201至320n。
SRAM 3215可用以驅動有效率地管理非依電性記憶體3201至320n之軟體。SRAM 3215可儲存自主機3100之主記憶體輸入之後設資料或快取資料。在突然的斷電操作時，可使用輔助電源3220將儲存於SRAM 3215中之後設資料或快取資料儲存於非依電性記憶體3201至320n中。
在圖19之SSD系統3000中，目標規劃電壓可在非依電性記憶體3201至320n之資料規劃操作時根據距規劃電壓源之距離而變化。可在短的規劃執行時間期間執行SSD系統3000之規劃操作。又，由於用於規劃的規劃循環之數目減少，SSD系統3000可具有減少之規劃時間及規劃干擾。
圖19及圖20中之SRAM 3214可由非依電性記憶體替 換。舉例而言，根據本發明概念之另一實施例的SSD系統3000可經實施，使得諸如快閃記憶體、PRAM、RRAM、MRAM等等之非依電性記憶體起到SRAM 3214之作用。
圖21為說明可包括根據本發明概念之一實施例的一記憶體系統之電子裝置之方塊圖。在本文中，電子裝置4000可為個人電腦或手持型電子裝置，諸如，筆記型電腦、蜂巢式電話、PDA、相機或類似者。
參看圖21，電子裝置4000可包括一記憶體系統4100、一電源裝置4200、一輔助電源4250、一CPU 4300、一DRAM 4400及一使用者介面4500。記憶體系統5100可包括一快閃記憶體5110及一記憶體控制器5120。記憶體系統4100可建置於電子裝置4000中。
如上所述，在圖20之電子裝置4000中，目標規劃電壓可在快閃記憶體4110之資料規劃操作時根據距規劃電壓源之距離而變化。可在短規劃執行時間期間執行電子裝置4000之規劃操作。又，由於用於規劃的規劃循環之數目減少，電子裝置4000可具有減少之規劃時間及規劃干擾。
可不同的地修改或改變本發明概念。舉例而言，可根據環境及用途不同地改變或修改控制邏輯及頁面緩衝器。
雖然已參照例示性實施例描述本發明概念，但對熟習此項技術者將顯而易見，可在不脫離如由以下申請專利範圍界定的本發明概念之範疇之情況下進行各種改變及修改。因此，應理解，以上實施例並非限制性，而為說明性的。
100‧‧‧非依電性記憶體裝置
110‧‧‧記憶體晶胞陣列
111‧‧‧近記憶體晶胞群組
112‧‧‧遠記憶體晶胞群組
120‧‧‧位址解碼器
130‧‧‧頁面緩衝電路
131‧‧‧近頁面緩衝單元
132‧‧‧遠頁面緩衝單元
140‧‧‧資料輸入/輸出(I/O)電路
150‧‧‧電壓產生器
160‧‧‧控制邏輯
ADDR‧‧‧位址
BLf‧‧‧第二組位元線
BLn‧‧‧第一組位元線
CMD‧‧‧命令
CTRL‧‧‧控制
DATA‧‧‧規劃/讀取資料
Fctrl‧‧‧遠控制信號
Nctrl‧‧‧近控制信號
PWR‧‧‧電力信號
WL‧‧‧字線

Claims (21)

  1. 一種非依電性記憶體裝置，其包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；及控制邏輯，其在一資料處理操作期間經組配以將一第一字線電壓提供至該等第一記憶體晶胞中之一第一目標記憶體晶胞，及將與該第一字線電壓不同之一第二字線電壓提供至該等第二記憶體晶胞中之一第二目標記憶體晶胞。
  2. 如請求項1之非依電性記憶體裝置，其中該資料處理操作為一規劃驗證操作，且該等第一與第二字線電壓為各別規劃驗證電壓，其中該第一字線電壓係大於該第二字線電壓。
  3. 如請求項1之非依電性記憶體裝置，其中該資料處理操作為一讀取操作，且該等第一與第二字線電壓為讀取電壓，其中該第一字線電壓係大於該第二字線電壓。
  4. 如請求項1之非依電性記憶體裝置，其中該字線電壓源為一列位址解碼器。
  5. 如請求項1之非依電性記憶體裝置，其中該記憶體晶胞 陣列具有一三維結構。
  6. 如請求項1之非依電性記憶體裝置，其進一步包含：與該等第一記憶體晶胞中之至少一者連接之一第一位元線，及與該等第二記憶體晶胞中之至少一者連接之一第二位元線；及一頁面緩衝單元，其具有連接至該第一位元線之一第一頁面緩衝單元及連接至該第二位元線之一第二頁面緩衝單元，其中該等第一與第二頁面緩衝單元回應於來自該控制邏輯的指示該第一目標記憶體晶胞及該第二目標記憶體晶胞中之一者之一控制信號而在該資料處理操作期間獨立地操作。
  7. 一種非依電性記憶體裝置，其包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；與該第一記憶體晶胞群組之記憶體晶胞連接的一第一位元線群組，及與該第二記憶體晶胞群組之記憶體晶胞連接的一第二位元線群組；及控制邏輯，其經組配以在一資料處理操作期間將一第一預充電電壓提供至該第一位元線群組及將具有與該第一預充電電壓不同之一位準的一第二預充電電壓 提供至該第二位元線群組。
  8. 如請求項7之非依電性記憶體裝置，其中該字線電壓源為一列位址解碼器。
  9. 如請求項7之非依電性記憶體裝置，其中在該資料處理操作期間，該第一預充電電壓高於該第二預充電電壓。
  10. 如請求項9之非依電性記憶體裝置，其中該資料處理操作為一讀取操作及一規劃驗證操作中之一者。
  11. 如請求項10之非依電性記憶體裝置，其進一步包含：一第一電壓產生器，其提供該第一預充電電壓；及與該第一電壓產生器分開之一第二電壓產生器，其提供該第二預充電電壓。
  12. 一種非依電性記憶體裝置，其包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；與該第一記憶體晶胞群組之記憶體晶胞連接的一第一位元線群組，及與該第二記憶體晶胞群組之記憶體晶胞連接的一第二位元線群組；一資料輸入/輸出(I/O)單元，其與該第一位元線群組與該第二位元線群組連接；及控制邏輯，其經組配以在一資料處理操作期間控制 該資料I/O單元以定義用於該第一位元線群組之一第一感測時間及用於該第二位元線群組之一第二感測時間，其中該等第一與第二感測時間不同。
  13. 如請求項12之非依電性記憶體裝置，其中該資料處理操作為一讀取操作及一規劃驗證操作中之一者。
  14. 如請求項13之非依電性記憶體裝置，其中該第一感測時間比該第二感測時間長。
  15. 一種非依電性記憶體裝置，其包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；至少一共同源極線驅動器，其與在該等第一與第二記憶體晶胞群組中之該等記憶體晶胞連接且經組配以提供一共同源極線電壓；及控制邏輯，其經組配以在一資料處理操作期間控制該至少一共同源極線(CSL)驅動器以定義提供至第一位元線群組之一第一CSL電壓及提供至第二位元線群組之一第二CSL電壓，其中該等第一與第二CSL電壓不同。
  16. 如請求項15之非依電性記憶體裝置，其中該資料處理操作為一讀取操作及一規劃驗證操作中之一者。
  17. 如請求項16之非依電性記憶體裝置，其中該至少一CSL驅動器包含：一第一CSL驅動器，其經組配以將該第一CSL電壓提供至該第一記憶體晶胞群組；及一第二CSL驅動器，其回應於該控制邏輯而與該第一CSL驅動器獨立地操作且經組配以將一CSL電壓提供至該第二記憶體晶胞群組。
  18. 如請求項17之非依電性記憶體裝置，其中在該資料處理操作期間，該第一CSL電壓低於該第二CSL電壓。
  19. 一種非依電性記憶體裝置，其包含：一記憶體晶胞陣列，其指定包括與一字線連接且經安置成在一字線方向上與一字線電壓源相距的距離小於一參考距離的第一記憶體晶胞之一第一記憶體晶胞群組，及包括連接至該字線且經安置成在該字線方向上與該字線電壓源相距的距離大於該參考距離的第二記憶體晶胞之一第二記憶體晶胞群組；一資料輸入/輸出(I/O)單元，其經組配以將規劃資料提供至在該等第一與第二記憶體晶胞群組兩者中之記憶體晶胞；及控制邏輯，其在一資料處理操作期間經組配以定義與該第一記憶體晶胞群組之記憶體晶胞之一規劃狀態相關聯的一第一臨限電壓分佈之一第一下限值，及與該第二記憶體晶胞群組之記憶體晶胞之該規劃狀態相關聯的一第二臨限電壓分佈之一第二下限值，其中該等第 一與第二臨限電壓分佈不同，且該等第一與第二下限值不同。
  20. 如請求項19之非依電性記憶體裝置，其中該資料處理操作為一規劃驗證操作，該第一下限值用以區別在該第一記憶體晶胞群組中的經規劃至該規劃狀態之記憶體晶胞，且該第二下限值用以區別在該第二記憶體晶胞群組中的經規劃至該規劃狀態之記憶體晶胞，該第一下限值高於該第二下限值。
  21. 如請求項19之非依電性記憶體裝置，其中該資料處理操作為一讀取操作，該第一下限值用以區別在該第一記憶體晶胞群組中的經規劃至該規劃狀態之記憶體晶胞，且該第二下限值用以區別在該第二記憶體晶胞群組中的經規劃至該規劃狀態之記憶體晶胞，該第一下限值高於該第二下限值。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110895957A (zh) * 2018-09-13 2020-03-20 东芝存储器株式会社 半导体存储装置
US10600490B1 (en) 2018-08-29 2020-03-24 Yangtze Memory Technologies Co., Ltd. Programming of memory cells in three-dimensional memory devices
US11004501B2 (en) 2019-06-26 2021-05-11 Macronix International Co., Ltd. Sensing a memory device
US11594285B2 (en) 2018-06-26 2023-02-28 Kioxia Corporation Semiconductor memory device

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150010134A (ko) * 2013-07-18 2015-01-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20150063848A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20150073487A (ko) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102197787B1 (ko) * 2014-07-03 2021-01-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
JP6199838B2 (ja) * 2014-09-12 2017-09-20 東芝メモリ株式会社 半導体記憶装置
US9851901B2 (en) * 2014-09-26 2017-12-26 Western Digital Technologies, Inc. Transfer of object memory references in a data storage device
KR102251815B1 (ko) * 2015-07-02 2021-05-13 삼성전자주식회사 메모리 장치 및 메모리 시스템
KR102376980B1 (ko) * 2015-09-22 2022-03-22 에스케이하이닉스 주식회사 페이지 버퍼부를 포함한 메모리 장치
KR102635683B1 (ko) * 2016-05-10 2024-02-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치
JP2018018133A (ja) * 2016-07-25 2018-02-01 富士通株式会社 情報処理装置、ストリームストレージ制御プログラム、及びインデックスデータ参照方法
US10043573B2 (en) 2016-08-04 2018-08-07 Intel Corporation Apparatus and method for endurance friendly programming using lower voltage thresholds
US10095424B2 (en) 2016-08-04 2018-10-09 Intel Corporation Apparatus and method for programming non-volatile memory using a multi-cell storage cell group
TWI604449B (zh) * 2016-08-31 2017-11-01 旺宏電子股份有限公司 記憶體裝置與其程式化方法
KR102711396B1 (ko) * 2016-09-22 2024-09-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10083742B2 (en) * 2016-09-26 2018-09-25 Intel Corporation Method and apparatus for programming non-volatile memory using a multi-cell storage cell group to provide error location information for retention errors
KR102580945B1 (ko) * 2016-11-17 2023-09-20 삼성전자주식회사 디커플링 회로를 포함하는 비휘발성 메모리 장치
JP2018160295A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
KR102347183B1 (ko) 2017-04-11 2022-01-04 삼성전자주식회사 비휘발성 메모리 장치
US10134479B2 (en) * 2017-04-21 2018-11-20 Sandisk Technologies Llc Non-volatile memory with reduced program speed variation
KR20190006327A (ko) * 2017-07-10 2019-01-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10976936B2 (en) * 2017-08-23 2021-04-13 Micron Technology, Inc. Sensing operations in memory
KR20190053646A (ko) * 2017-11-10 2019-05-20 에스케이하이닉스 주식회사 메모리 콘트롤러, 이를 포함하는 반도체 메모리 시스템 및 그 구동 방법
KR102565913B1 (ko) * 2018-06-12 2023-08-11 에스케이하이닉스 주식회사 저장 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법
US10541031B2 (en) 2018-06-15 2020-01-21 Sandisk Technologies Llc Single pulse SLC programming scheme
US10825513B2 (en) 2018-06-26 2020-11-03 Sandisk Technologies Llc Parasitic noise control during sense operations
JP2020140747A (ja) * 2019-02-27 2020-09-03 キオクシア株式会社 半導体記憶装置
KR20210000409A (ko) * 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210050634A (ko) * 2019-10-28 2021-05-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 자율 주행 장치
KR20210069262A (ko) * 2019-12-03 2021-06-11 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20220020732A (ko) * 2020-08-12 2022-02-21 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11955184B2 (en) * 2022-05-10 2024-04-09 Sandisk Technologies Llc Memory cell group read with compensation for different programming speeds
KR20240137945A (ko) * 2023-03-09 2024-09-20 삼성전자주식회사 3차원 메모리 장치
KR20240148034A (ko) * 2023-04-03 2024-10-11 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003109389A (ja) * 2001-09-28 2003-04-11 Fujitsu Ltd 半導体記憶装置
US7814483B2 (en) 2003-11-04 2010-10-12 Thomson Licensing Cache server at hotspots for downloading services
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
US7257040B2 (en) * 2005-09-27 2007-08-14 Macronix International Co., Ltd. Fast pre-charge circuit and method of providing same for memory devices
KR100706816B1 (ko) * 2006-03-10 2007-04-12 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
WO2008121535A1 (en) * 2007-03-29 2008-10-09 Sandisk Corporation Non-volatile memory and method for compensation for voltage drops along a word line
KR101483050B1 (ko) * 2008-07-22 2015-01-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101003921B1 (ko) * 2009-05-29 2010-12-30 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이를 프로그램하는 방법
KR101635505B1 (ko) * 2010-10-25 2016-07-01 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594285B2 (en) 2018-06-26 2023-02-28 Kioxia Corporation Semiconductor memory device
TWI803769B (zh) * 2018-06-26 2023-06-01 日商鎧俠股份有限公司 半導體記憶裝置
US11894070B2 (en) 2018-06-26 2024-02-06 Kioxia Corporation Semiconductor memory device
US10600490B1 (en) 2018-08-29 2020-03-24 Yangtze Memory Technologies Co., Ltd. Programming of memory cells in three-dimensional memory devices
TWI690924B (zh) * 2018-08-29 2020-04-11 大陸商長江存儲科技有限責任公司 三維記憶體元件中的儲存單元的編程
CN110895957A (zh) * 2018-09-13 2020-03-20 东芝存储器株式会社 半导体存储装置
TWI709140B (zh) * 2018-09-13 2020-11-01 日商東芝記憶體股份有限公司 半導體記憶裝置
US11004501B2 (en) 2019-06-26 2021-05-11 Macronix International Co., Ltd. Sensing a memory device

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