DE102013108907A1

DE102013108907A1 - Nichtflüchtige Speichervorrichtung mit nahen/fernen Speicherzellengruppierungen und Datenverarbeitungsverfahren

Info

Publication number: DE102013108907A1
Application number: DE102013108907.0A
Authority: DE
Inventors: Il Han Park; Seung-Bum Kim; Goeun JUNG
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2012-08-21
Filing date: 2013-08-19
Publication date: 2014-02-27
Also published as: KR20140025164A; CN103632720A; TW201419280A; US20140056069A1

Abstract

Eine nichtflüchtige Speichervorrichtung (100) weist Folgendes auf: ein Speicherzellenarray (110), welches eine erste Speicherzellengruppe (111), welche erste Speicherzellen aufweist, welche mit einer Wortleitung (WL) verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle (120) in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe (112) designiert, welche zweite Speicherzellen aufweist, welche mit der Wortleitung (WL) verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle (120) in der Wortleitungsrichtung angeordnet sind, und eine Steuerlogik (160), welche konfiguriert ist, um während einer Datenverarbeitungsoperation eine erste Wortleitungsspannung für eine erste Zielspeicherzelle unter den ersten Speicherzellen und eine zweite Wortleitungsspannung, welche von der ersten Wortleitungsspannung unterschiedlich ist, für eine zweite Zielspeicherzelle unter den zweiten Speicherzellen vorzusehen.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Es wird ein Anspruch auf die Priorität unter 35 U. S. C § 119 auf die koreanische Patentanmeldung 10-2012-0091482 getätigt, welche am 21. August 2012 eingereicht wurde, deren Gegenstand hierdurch durch Bezugnahme mit eingebunden ist.
HINTERGRUND
Das erfinderische Konzept bezieht sich auf nichtflüchtige Speichervorrichtungen und Datenverarbeitungsverfahren.
Nichtflüchtige Speichervorrichtungen sind wichtige Komponenten in zeitgemäßen Berechnungsplattformen bzw. Computerplattformen und Unterhaltungselektronikvorrichtungen geworden. Die Fähigkeit von nichtflüchtigen Speichervorrichtungen, gespeicherte Daten in der Abwesenheit von einer angelegten Leistung zu erhalten, ist eine besonders erwünschte Qualität. Nichtflüchtige Speichervorrichtungen schliessen einen Lesespeicher (ROM = Read Only Memory), einen programmierbaren ROM (PROM = Programmable ROM), einen elektrisch programmierbaren ROM (EPROM = Electrically Programmable ROM), einen elektrisch löschbaren und programmierbaren ROM (EEPROM = Electrically Erasable and Programmable ROM)- einschließlich dem sogenannten ”Flashspeicher”, einen Phasenübergangs-RAM (PRAM = Phase-change RAM), einen magnetischen RAM (MRAM = Magnetic RAM), einen resistiven RAM (RRAM = Resistive RAM), ferroelektrischen RAM (FRAM = Ferroelectric RAM) und dergleichen ein.
Flashspeicher wurde weit hingehend in vielen Anwendungen aufgrund seinem relativ schnellen Datenzugriff, geringer Leistungsaufnahme und einer hohen Datenspeicherdichte inkorporiert. Flashspeicher gibt es momentan in zwei prinzipiellen Typen: NOR-Typ und NAND-Typ.
Zeitgemäße Halbleiterspeichervorrichtungen einschließlich aller Formen von nichtflüchtigem Speicher weisen eine gewaltige Anzahl von individuellen Speicherzellen auf. Wie herkömmlich verstanden wird, ist das konstituierende Speicherzellenarray einer nichtflüchtigen Speichervorrichtung in eine Anzahl von Speicherblöcken unterteilt, jeder Speicherblock ist in eine Anzahl von Seiten unterunterteilt, wobei jede Seite eine Anzahl von Speicherzellen aufweist. Solch eine logische Unterteilung der zahlreichen Speicherzellen in einem Speicherzellenarray ist während Datenzugriffsoperationen (beispielsweise Lesen, Programmieren und Löschen) und einem allgemeinen nichtflüchtigen Speichervorrichtungs-Managment sehr hilfreich. Beispielsweise kann ein Flashspeicher Löschoperationen auf einer Block-für-Block-Basis durchführen, während er Lese-/Programmier-Operationen auf einer Seite-für-Seite-Basis durchführt.
Die Speicherzellen eines Speicherzellenarray in einem zeitgemäßen nichtflüchtigen Speicher sind allgemein gemäß einer Matrix von schneidenden ”Wortleitungen” und ”Bitleitungen” ausgelegt. Bestimmte Steuerspannungen (beispielsweise eine Programmierspannung, eine Lesespannung eine Verifikationsspannung, eine Löschspannung, eine Vor-Ladespannung, eine Inhibitierspannung, eine Auswahlspannung etc.) werden unterschiedlich an eine oder mehrere der Wortleitungen und/oder eine oder mehrere der Bitleitungen des Speicherzellenarray während jeder Datenzugriffsoperation angelegt. Mehrere Zeitpunktsberücksichtigungen müssen für die Anwendung der Steuerspannung(en) während der verschiedenen Operationen, welche durch eine nichtflüchtige Speichervorrichtung durchgeführt werden, in Betracht gezogen werden.
KURZFASSUNG
In einer Ausführungsform sieht das erfinderische Konzept eine nichtflüchtige Speichervorrichtung auf, die Folgendes aufweist: ein Speicherzellenarray, welches eine erste Speicherzellengruppe, welche erste Speicherzellen aufweist, welche mit einer Wortleitung verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe designiert, welche zweite Speicherzellen aufweist, welche mit der Wortleitung verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle in der Wortleitungsrichtung entfernt sind, und eine Steuerlogik, welche konfiguriert ist, um während einer Datenverarbeitungsoperation eine erste Wortleitungsspannung für eine erste Zielspeicherzelle unter den ersten Speicherzellen und eine zweite Wortleitungsspannung, welche unterschiedlich von der ersten Wortleitungsspannung ist, für eine zweite Zielspeicherzelle unter den zweiten Speicherzellen vorzusehen.
In einer anderen Ausführungsform sieht das erfinderische Konzept eine nichtflüchtige Speichervorrichtung vor, die Folgendes aufweist: ein Speicherzellenarray, welches eine erste Speicherzellengruppe, welche erste Speicherzellen aufweist, welche mit einer Wortleitung verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe designiert, welche zweite Speicherzellen aufweist, welche mit der Wortleitung verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle in der Wortleitungsrichtung entfernt sind, eine erste Bitleitungsgruppe, welche mit Speicherzellen der ersten Speicherzellengruppe verbunden ist, und eine zweite Bitleitungsgruppe, welche mit Speicherzellen der zweiten Speicherzellengruppe verbunden ist, und eine Steuerlogik, welche konfiguriert ist, um eine erste Vor-Ladespannung für die erste Bitleitungsgruppe und eine zweite Vor-Ladespannung, welche einen Pegel unterschiedlich von der ersten Vor-Ladespannung hat, für die zweite Bitleitungsgruppe während einer Datenverarbeitungsoperation vorzusehen.
In einer anderen Ausführungsform sieht das erfinderische Konzept eine nichtflüchtige Speichervorrichtung vor, welche Folgendes aufweist: ein Speicherzellenarray, welches eine erste Speicherzellengruppe, welche erste Speicherzellen aufweist, welche mit einer Wortleitung verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe designiert, welche zweite Speicherzellen aufweist, welche mit der Wortleitung verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle in der Wortleitungsrichtung angeordnet sind, eine erste Bitleitungsgruppe, welche mit Speicherzellen der ersten Speicherzellengruppe verbunden ist, und eine zweite Bitleitungsgruppe, welche mit Speicherzellen der zweiten Speicherzellengruppe verbunden ist, eine Dateneingabe-/Ausgabe-(I/O)-Einheit, welche mit der ersten Bitleitungsgruppe und der zweiten Bitleitungsgruppe verbunden ist, und eine Steuerlogik, welche konfiguriert ist, um die Daten-I/O-Einheit während einer Datenverarbeitungsoperation zu steuern, um eine erste Abtastzeit für die erste Bitleitungsgruppe und eine zweite Abtastzeit für die zweite Bitleitungsgruppe zu definieren, wobei die erste und die zweite Abtastzeit unterschiedlich sind.
In einer anderen Ausführungsform sieht das erfinderische Konzept eine nichtflüchtige Speichervorrichtung vor, die Folgendes aufweist: ein Speicherzellenarray, welches eine erste Speicherzellengruppe, welche erste Speicherzellen aufweist, welche mit einer Wortleitung verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe designiert, welche zweite Speicherzellen aufweist, welche mit Wortleitung verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle in der Wortleitungsrichtung angeordnet sind, wenigstens einen gemeinsamen Sourceleitungstreiber, welcher mit den Speicherzellen in der ersten und zweiten Speicherzellengruppe verbunden ist, und konfiguriert ist, um eine gemeinsame Sourceleitungsspannung vorzusehen, und eine Steuerlogik, welche konfiguriert ist, um den wenigstens einen gemeinsamen Sourceleitungs(CSL = Sourceline)-Treiber während einer Datenverarbeitungsoperation zu steuern, um eine erste CSL-Spannung zu definieren, welche für die erste Bitleitungsgruppe vorgesehen ist, und eine zweite CSL-Spannung, welche für die zweite Bitleitungsgruppe vorgesehen ist, wobei die erste und die zweite CSL-Spannung unterschiedlich sind.
KURZE BESCHREIBUNG DER FIGUREN
Die obigen und andere Objekte und Merkmale des erfinderischen Konzepts zusammen mit seiner Herstellung und Verwendung können leicht durch eine Berücksichtigung der folgenden Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen verstanden werden.
1 ist ein Blockschaltbild, welches eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
2A, 2B und 2C sind Diagramme, welche Grenzspannungen veranschaulichen, wenn relativ nahe und ferne Speicherzellen der nichtflüchtigen Speichervorrichtung der 1 programmiert werden.
3 ist ein Blockschaltbild, welches eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
4 ist ein Zeitverlaufsdiagramm, welches ein Programmverifikationsverfahren veranschaulicht, welches durch eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts durchgeführt werden kann.
5 ist ein Zeitverlaufsdiagramm, welches ein Programmverifikationsverfahren veranschaulicht, welches durch eine nichtflüchtige Speichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts durchgeführt werden kann.
6 ist ein Blockschaltbild, welches eine nichtflüchtige Speichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht.
7 ist ein Zeitverlaufsdiagramm, welches ein Programmverifikationsverfahren veranschaulicht, welches durch die nichtflüchtige Speichervorrichtung der 6 durchgeführt werden kann.
8 ist ein Blockschaltbild, welches eine nichtflüchtige Speichervorrichtung gemäß noch einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht.
9 ist ein Diagramm, welches jeweilige Grenzspannungsverteilungen für nahe und ferne Speicherzellengruppen hinsichtlich desselben Programmierzustands veranschaulicht.
10 ist ein Diagramm, welches eine Sequenz von Wortleitungsspannungen veranschaulicht, welche während einer Programmieroperation, welche auf die nichtflüchtige Speichervorrichtung der 8 ausgeübt wird, angelegt werden kann.
11 ist ein Flussdiagramm, welches ein Datenverarbeitungsverfahren für eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts zusammenfasst.
12 ist ein Diagramm, welches das Speicherzellenarray der Speichervorrichtung der 1 gemäß einer Ausführungsform des erfinderischen Konzepts weiter veranschaulicht.
13 ist eine Draufsicht auf einen Abschnitt eines Speicherblocks der 12 gemäß einer Ausführungsform des erfinderischen Konzepts.
14 ist eine perspektivische Ansicht, aufgenommen entlang einer Linie IV-IV' in 13.
15 ist eine Querschnittsansicht, aufgenommen entlang einer Linie IV-IV' in 13.
16 ist eine vergrößerte Ansicht, welche einen der Zelltransistoren in 15 veranschaulicht.
17 ist eine äquivalente Schaltung für den Teil EC, welcher in der Draufsicht der 13 gemäß einer Ausführungsform des erfinderischen Konzepts bezeichnet ist.
18 ist ein Blockschaltbild, welches ein Speicherkartensystem veranschaulicht, welches eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren kann.
19 ist ein Blockschaltbild, welches ein Festkörperlaufwerk(SSD = Solid State Drive)-System veranschaulicht, welches eine Speichervorrichtung gemäß dem erfinderischen Konzept inkorporieren kann.
20 ist ein Blockschaltbild, welches den SSD-Controller der 19 weiter veranschaulicht.
21 ist ein Blockschaltbild, welches eine elektronische Vorrichtung veranschaulicht, welche ein Speichersystem gemäß einer Ausführungsform des erfinderischen Konzept inkorporieren kann.
DETAILLIERTE BESCHREIBUNG
Ausführungsformen des erfinderischen Konzepts werden nun in einigen zusätzlichen Details unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Das erfinderische Konzept jedoch kann in verschiedenen unterschiedlichen Formen ausgeführt werden, und sollte nicht auf nur die veranschaulichten Ausführungsformen beschränkt betrachtet werden. Vielmehr sind diese Ausführungsformen als Beispiele vorgesehen, so dass diese Offenbarung gewissenhaft und vollständig sein wird, und das Konzept des erfinderischen Konzepts Fachleuten vollständig übermittelt wird. Demzufolge werden bekannte Vorgänge, Elemente und Techniken hinsichtlich einigen der Ausführungsformen des erfinderischen Konzepts nicht beschrieben. Solange nicht anderweitig angemerkt ist, bezeichnen gleiche Bezugszahlen und Bezeichnungen gleiche oder ähnliche Elemente über die beigefügten Zeichnungen und die Beschreibung hinweg. In den Zeichnungen können die Größe(n) und relative Größe(n) von Schichten und Bereichen zur Klarheit überhöht sein.
Es wird verstanden werden, dass, obwohl die Wortlaute „erster/erste/erstes”, „zweiter/zweite/zweites”, „dritter/dritte/drittes” etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen durch diese Wortlaute nicht beschränkt werden sollten. Diese Wortlaute werden nur verwendet, um ein Element, eine Komponente bzw. einen Bestandteil, einen Bereich, eine Schicht oder Sektion von einem anderen Bereich, einer anderen Schichte oder Sektion zu unterscheiden. Demnach könnte ein erstes Element, eine erste Komponente bzw. ein erster Bestandteil, ein erster Bereich, eine erste Schicht oder Sektion welche untenstehend diskutiert ist, als ein zweites Element, eine zweite Komponente bzw. ein zweiter Bestandteil, ein zweiter Bereich, eine zweite Schicht oder Sektion benannt werden, ohne von den Lehren des erfinderischen Konzepts abzuweichen.
Räumlich relative Begriffe wie beispielsweise ”unterhalb”, ”unter”, ”unterer”, „darunter” ”über”, ”oberer” und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (anderen Elementen) oder einem anderen Merkmal (anderen Merkmalen) wie in den Figuren veranschaulicht zu beschreiben. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um verschiedene Orientierungen der Vorrichtung in Verwendung oder im Betrieb zusätzlich zu den Orientierungen, welche in den Figuren abgebildet sind, zu enthalten. Beispielsweise wären, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als ”unter” oder ”unterhalb” anderen Elementen oder Merkmalen oder „darunter” beschrieben sind, dann ”über” den anderen Elementen oder Merkmalen orientiert sein. Demnach können die beispielhaften Begriffe ”unter” und „darunter” sowohl eine Orientierung über als auch unter enthalten. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder unter anderen Orientierungen) und die räumlich relativen Beschreibungen, welche hierin verwendet werden, werden demgemäß interpretiert. Es wird zusätzlich verstanden werden, dass, wenn auf eine Schicht als „zwischen” zwei Schichten Bezug genommen wird, sie die einzige Schicht zwischen den zwei Schichten sein kann, oder ebenso eine oder mehrere dazwischengeschaltete Schichten gegenwärtig sein können.
Die Terminologie, welche hierin verwendet ist, ist nur zum Zweck des Beschreibens bestimmter Ausführungsformen und sie ist nicht vorgesehen, um für das erfinderische Konzept beschränkend zu sein. Wenn hierin verwendet sind die Singularformen ”einer/eine/eines” und ”der/die/das” vorgesehen, um ebenso die Pluralformen mit einzuschließen, solange der Zusammenhang nicht deutlich Anderweitiges anzeigt. Es wird weiterhin verstanden werden, dass die Begriffe ”weist auf” und/oder ”aufweisend”, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen. Wenn hierin verwendet schließt der Begriff ”und/oder” irgendeine und alle Kombinationen eines oder mehrerer der zugeordneten aufgelisteten Gegenstände ein. Ebenso ist der Begriff „beispielhaft” vorgesehen, um auf ein Beispiel oder eine Veranschaulichung Bezug zu nehmen.
Es wird verstanden werden, dass wenn auf ein Element oder eine Schicht Bezug genommen wird als „auf”, „verbunden mit”, „gekoppelt mit” oder „benachbart zu” einem anderen Element oder einer anderen Schicht, es/sie direkt auf, direkt verbunden mit, direkt gekoppelt mit oder direkt benachbart zu dem anderen Element oder der anderen Schicht sein kann, oder dazwischen liegende Elemente oder Schichten gegenwärtig sein können. Im Gegensatz hierzu sind, wenn auf ein Element Bezug genommen wird als „direkt auf”, „direkt verbunden mit”, „direkt gekoppelt mit” oder „unmittelbar benachbart zu” einem anderen Element oder einer anderen Schicht, keine dazwischen liegenden Elemente oder Schichten gegenwärtig.
Solange nicht anderweitig definiert, haben alle Wortlaute bzw. Begriffe (einschließlich technischer und wissenschaftlicher Betreffe), welche hierin verwendet werden, dieselbe Bedeutung wie allgemein durch einen Fachmann auf dem Gebiet, zu dem dieses erfinderische Konzept gehört, verstanden wird. Es wird weiterhin verstanden werden, dass Wortlaute, wie diese, welche in gemeinhin verwendeten Wörterbüchern definiert sind, interpretiert werden sollten als eine Bedeutung habend, welche konsistent mit ihrer Bedeutung in dem Kontext des relevanten Fachgebietes und/oder der vorliegenden Beschreibung ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, solange nicht ausdrücklich hierin so definiert.
Der Begriff ”ausgewählte Bitleitung” oder ”ausgewählte Bitleitungen” wird verwendet, um eine bestimmte Bitleitung oder bestimmte Bitleitungen aus einer Mehrzahl von Bitleitungen anzuzeigen, welche mit einem oder mehreren Zelltransistor(en), welche während einer gegenwärtigen Operation zu programmieren oder zu lesen sind, verbunden sind. Der Begriff ”nicht-ausgewählte Bitleitung” oder ”nicht-ausgewählte Bitleitungen” wird verwendet, um eine bestimmte Bitleitung oder bestimmte Bitleitungen aus der Mehrzahl von Bitleitungen anzuzeigen, welche mit einem oder mehreren Zelltransistor(en) verbunden sind, welche während einer gegenwärtigen Operation programmier-inhibitiert oder lese-inhibitiert werden sollen.
Der Begriff ”ausgewählte Wortleitung” wird verwendet, um eine bestimmte Wortleitung aus einer Mehrzahl von Wortleitungen anzuzeigen, welche mit einem zu programmierenden oder zu lesenden Zelltransistor verbunden ist. Der Begriff ”nicht-ausgewählte Wortleitung” oder ”nicht-ausgewählte Wortleitungen” wird verwendet, um aus der Mehrzahl von Wortleitungen eine verbleibende Wortleitung oder verbleibende Wortleitungen – anders als die ausgewählte Wortleitung – anzuzeigen.
Der Begriff ”ausgewählte Speicherzelle” oder ”ausgewählte Speicherzellen” wird verwendet, um Speicherzellen aus einer Mehrzahl von Speicherzellen zu bezeichnen, welche durch eine gegenwärtige Operation zu programmieren oder zu lesen sind. Der Begriff ”nicht-ausgewählte Speicherzelle” oder ”nicht-ausgewählte Speicherzellen” wird verwendet, um eine verbleibende Speicherzelle oder verbleibende Speicherzellen – anders als die ausgewählte Speicherzelle oder die ausgewählten Speicherzellen – aus der Mehrzahl von Speicherzellen anzuzeigen.
1 ist ein Blockschaltbild, welches eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht. Bezug nehmend auf 1 weist eine nichtflüchtige Speichervorrichtung 100 ein Speicherzellenarray 110, einen Adressdecoder 120, eine Seitenpufferschaltung 130, eine Dateneingabe-/Ausgabe-(I/O)-Schaltung 140, einen Spannungserzeuger 150 und eine Steuerlogik 160 auf.
Die nichtflüchtige Speichervorrichtung 100 kann konfiguriert sein, um verschiedene Gruppierungen von Speicherzellen (hierin nachstehend eine ”Speicherzellgruppierung” oder ”Speicherzellengruppe”) in Übereinstimmung mit einem oder mehreren Abstand (Abständen) (oder in Übereinstimmung mit einem oder mehren Bereich(en) von Abstand) zwischen jeder Speicherzellgruppierung und einer Programmierspannungsquelle zu unterteilen. In Hinsicht auf solche abstandsbasierte Designationen von Speicherzellgruppierungen kann die nichtflüchtige Speichervorrichtung 100 die Ausführung einer Programmieroperation durch eine Speicherzellgruppierung unabhängig steuern. Beispielsweise kann die nichtflüchtige Speichervorrichtung 100 jeweils und unabhängig einen Grenzspannungspegel definieren, welcher einen entsprechenden ”Programmierzustand” für jede eine einer Mehrzahl von Speicherzellgruppierungen anzeigt. Bei einer Verwendung dieser Herangehensweise kann die nichtflüchtige Speichervorrichtung 100 die Gesamtgeschwindigkeit und -effizienz der Programmieroperation verbessern.
In bestimmten Ausführungsformen des erfinderischen Konzepts kann das Speicherzellenarray 110 eine Mehrzahl von Zellsträngen aufweisen. Wie festgehalten wurde, kann das Speicherzellenarray 110 in eine Mehrzahl von Speicherblöcken unterteilt sein. Das Speicherzellenarray 110 kann mit dem Adressdecoder 120 über eine Mehrzahl von Wortleitungen WL verbunden sein. Das Speicherzellenarray 110 kann mit der Seitenpufferschaltung 130 über eine Mehrzahl von Bitleitungen BLn und BLf verbunden sein.
Genauer weist in der Ausführungsform, welche in 1 veranschaulicht ist, das Speicherzellenarray 110 eine ”erste Speicherzellgruppierung”, auf welche als eine nahe Speicherzellengruppe 111 Bezug genommen wird, sowie ”zweite Speicherzellgruppierung” auf, auf welche als eine ferne Speicherzellengruppe 112 Bezug genommen wird. Die nahe Speicherzellengruppe 111 und die ferne Speicherzellengruppe 112 können eine oder mehrere Wortleitung(en) gemeinsam verwenden. Die nahe Speicherzellengruppe 111 und die ferne Speicherzellengruppe 112 werden eine Mehrzahl von Speichersträngen aufweisen.
In dem veranschaulichten Beispiel der 1 sind die nahe Speicherzellengruppe 111 und die ferne Speicherzellengruppe 112 voneinander gemäß einem ”Referenzabstand” unterteilt, welcher in der Wortleitungsrichtung von dem Adressdecoder 120 gemessen wird. Die nahe Speicherzellengruppe 111 weist Speicherstränge relativ ”nahe” dem Adressdecoder 120 auf (das heißt weniger als den Referenzabstand von dem Adressdecoder 120), während die ferne Speicherzellengruppe 112 Speicherstränge relativ ”fern” von dem Adressdecoder 120 (das heißt mehr als den Referenzabstand von dem Adressdecoder 120) aufweist. Demnach sind die Begriffe ”nahe” und ”fern” relative Begriffe, welche in dem Kontext des Referenzabstandes verstanden werden können.
Von Bedeutung werden die jeweiligen Speicherzellen in der nahen Speicherzellengruppe 111 und der fernen Speicherzellengruppe 112 – unter Verwendung einer gemeinsamen Programmieroperation – in Relation zu verschiedenen Zielgrenzspannungen für einen gleichen ”Programmierzustand” (beispielsweise einen Programmierzustand, welcher aus den Programmierdatenzuständen ”1” und ”0” für eine Ein-Bit-Speicherzelle oder einen Programmierzustand, welcher aus den Programmierzuständen ”00”, ”10”, ”01” und ”11” für eine Zwei-Bit-Speicherzelle ausgewählt ist etc.) unter der Steuerung der Steuerlogik 160 programmiert werden.
Die Ausführungsformen der 1 veranschaulichen, dass das Speicherzellenarray 110 in nur zwei (2) Speicherzellgruppierungen unterteilt ist, zu Erleichterung der Erklärung. Fachleute werden jedoch erkennen, dass das erfinderische Konzept nicht auf diese bestimmte Konfiguration beschränkt ist. Das Speicherzellenarray 110 kann in drei (3) oder mehr Speicherzellgruppierungen unterteilt sein unter Verwendung von zwei (2) oder mehr Referenzabständen. Von zusätzlicher Bedeutung ist, dass der Referenzabstand, welcher in der Beschreibung der 1 erwähnt ist, in einer Wortleitungsrichtung von dem Adressdecoder 120 definiert ist. Dies ist jedoch nur ein Beispiel für eine Referenzabstands-Definition. Andere können zu einem guten Vorteil in anderen Ausführungsformen des erfinderischen Konzepts verwendet werden.
Wie herkömmlich verstanden wird, kann der Adressdecoder 120 einen der Speicherblöcke in dem Speicherzellenarray 110 unter der Steuerung der Steuerlogik 160 auswählen, und eine oder mehrere Wortleitung(en) in dem ausgewählten Speicherblock auswählen. Der Adressdecoder 120 kann dann eine Steuerspannung an die ausgewählte(n) Wortleitung(en) des ausgewählten Speicherblocks anlegen.
Beispielsweise kann während einer Programmieroperation der Adressdecoder 120 in Sequenz eine Programmierspannung und eine Verifikationsspannung für eine ausgewählte Wortleitung vorsehen und ebenso eine Pass-Spannung für nicht ausgewählte Wortleitungen vorsehen. Während einer Leseoperation kann der Adressdecoder 120 eine Auswahl-Lesespannung für eine ausgewählte Wortleitung vorsehen, und eine Nicht-Auswahl-Lesespannung für eine nicht-ausgewählte Wortleitung.
Die Seitenpufferschaltung 130 kann als ein Schreibtreiber oder ein Leseverstärker gemäß einem Betriebsmodus arbeiten. Während einer Programmieroperation kann die Seitenpufferschaltung 130 eine Bitleitung des Speicherzellenarray 110 mit einer Bitleitungsspannung, welche den ”Programmierdaten”, welche zu programmieren sind, entspricht, vorsehen. Während einer Leseoperation kann die Seitenpufferschaltung 130 ”Lesedaten”, welche bei einer ausgewählten Speicherzelle gespeichert sind, über eine Bitleitung abtasten und latchen, und kann die gelatchten Lesedaten zu der Daten-I/O-Schaltung 140 übertragen.
In der veranschaulichten Ausführungsform der 1 weist die Seitenpufferschaltung 130 eine nahe Seitenpuffereinheit 131 und eine ferne Seitenpuffereinheit 132 auf. Die nahe Seitenpuffereinheit 131 ist mit einem ersten Satz von Bitleitungen BLn verbunden, welche mit den Speicherzellen verbunden sind, welche in der nahen Speicherzellengruppe 111 designiert sind, und die ferne Seitenpuffereinheit 132 ist mit einem zweiten Satz von Bitleitungen BLf verbunden, welche mit den Speicherzellen verbunden sind, welche in der fernen Speicherzellengruppe 112 designiert sind.
Die nahe Seitenpuffereinheit 131 kann verwendet werden, um Programmier-/Lesedaten (DATA), welche zu beziehungsweise von der nahen Speicherzellengruppe 111 programmiert/gelesen werden, als Antwort auf ein nahes Steuersignal Nctrl, welches von der Steuerlogik 160 empfangen wird, zu verarbeiten, und die ferne Seitenpuffereinheit 132 kann verwendet werden, um Programmier/Lesedaten, welche zu/von der fernen Speicherzellengruppe 112 programmiert/gelesen werden, als Antwort auf ein fernes Steuersignal Fctrl, welches von der Steuerlogik 160 empfangen wird, zu verabreiten.
In bestimmten Ausführungsformen können die nahe Seitenpuffereinheit 131 und die ferne Seitenpuffereinheit 132 jeweils eine Mehrzahl von Seitenpuffern aufweisen, wovon jeder einer der Mehrzahl von Bitleitungen entspricht. Jeder Seitenpuffer kann konfiguriert sein, so dass er einen Vor-Ladespannungspegel oder eine ”Entwicklungszeit” für die Vor-Ladespannung auf einer entsprechenden Bitleitung als Antwort auf Steuersignale, welche von der Steuerlogik 160 empfangen werden, anpasst.
Die Daten-I/O-Schaltung 140 kann verwendet werden, um die Seitenpufferschaltung 130 mit Programmierdaten während einer Programmieroperation zu versehen, und um gelesene Daten von der Seitenpufferschaltung 130 zu einer externen Vorrichtung während einer Leseoperation auszugeben. Die Daten-I/O-Schaltung 140 kann auch verwendet werden, um Eingabeadressen und/oder Befehle zu der Steuerlogik 160 zu übertragen. Der Adressdecoder 120, die Seitenpufferschaltung 130 und der Spannungserzeuger 150 können als eine Daten-I/O-Einheit verstanden werden, welche Programmierdaten für das Speicherzellenarray 110 während einer Programmieroperation vorsieht.
Hier kann der Spannungserzeuger 150 ein Leistungssignal PWR von einer externen Vorrichtung empfangen, um die Wortleitungsspannungen zu erzeugen, welche benötigt werden, um Daten zu programmieren oder zu schreiben. Die Wortleitungsspannungen werden normalerweise an das Speicherzellenarray 110 über den Adressdecoder 120 angelegt.
Die Steuerlogik 160 kann ersucht werden, die Programmier-, Lese- und Lösch-Operationen, welche durch die nichtflüchtige Speichervorrichtung 100 als Antwort auf verschiedene extern angelegte Adress-ADDR-, Steuer-CTRL- und/oder Befehls-CMD-Signal(e) ausgeführt werden, zu steuern. Demnach kann die Steuerlogik 160 verwendet werden, um den Adressdecoder 120, die Seitenpufferschaltung 130, die Daten-I/O-Schaltung 140 und den Spannungserzeuger 150 zu steuern.
Während einer Datenverarbeitungsoperation (beispielsweise einer Programmieroperation oder einer Leseoperation) kann die Steuerlogik 160 den Betrieb der nahen und fernen Seitenpuffereinheit 131 und 132 unter Verwendung der nahen und fernen Steuersignale Nctrl und Fctrl unabhängig steuern. Unter der Steuerung der Steuerlogik 160 können die nahe Speicherzellengruppe 111 und die ferne Speicherzellengruppe 112 programmiert werden, so dass sie verschiedene Grenzspannungspegel hinsichtlich desselben Programmierzustands haben. Als ein Ergebnis werden sich verschiedene jeweilige Grenzspannungsverteilungen ergeben für Speicherzellen der nahen Speicherzellengruppe 111, welche auf einen Programmierzustand programmiert sind, ist im Vergleich zu Speicherzellen der fernen Speicherzellengruppe 112, welche auf denselben Programmierzustand programmiert sind. Diese verschiedenen Grenzspannungsverteilungen werden unterschiedliche untere Grenzwerte hinsichtlich desselben Programmierzustands haben.
Während einer Programmieroperation wird der Adressdecoder 120 eine Programmierspannung an eine ausgewählte Wortleitung anlegen. Die Geschwindigkeit (hierin nachstehend ”Programmiergeschwindigkeit”), mit welcher die Programmierspannung zu einer ausgewählten Speicherzelle entlang der ausgewählten Wortleitung kommuniziert werden kann, wird gemäß dem Abstand, welcher den Adressdecoder 120 (das heißt die Programmierspannungsquelle) von der ausgewählten Speicherzelle trennt, variieren. In der Tat ist eine Programmiergeschwindigkeit für eine ausgewählte Speicherzelle umgekehrt proportional zu dem Abstand, welcher die Programmierspannungsquelle von der ausgewählten Speicherzelle trennt. Demnach werden die Programmiergeschwindigkeiten für die Speicherzellen, welche in der nahen Speicherzellengruppe 111 designiert sind, schneller sein als die Programmiergeschwindigkeiten für die Speicherzellen, welche in der fernen Speicherzellengruppe 112 designiert sind.
Wenn die Zeit, welche der Ausführung einer Programmieroperation zugemessenen ist, relativ kurz ist, können die Speicherzellen in der fernen Speicherzellengruppe 112 nicht ausreichend mit der Programmierspannung versorgt werden, relativ zu den Speicherzellen der nahen Zellgruppe 111, aufgrund von Unterschieden in der Programmiergeschwindigkeit. Demnach können unter Verwendung von herkömmlichen Programmiertechniken, eine oder mehrere zusätzliche Programmieriterationen (oder Programmschleife(en)) für einige oder alle der Speicherzellen in der fernen Speicherzellengruppe 112 benötigt werden, um diesselbe Zielprogrammierspannung zu erreichen wie die Speicherzellen in der nahen Speicherzellengruppe 111. Dieses Ergebnis verlangsamt die Gesamtgeschwindigkeit und Effizienz des Speichersystems.
Bestimmte Ausführungsformen des erfinderischen Konzepts jedoch erkennen, dass, wo dieselbe Programmierspannung an eine ausgewählte Wortleitung angelegt wird, ein unterer Grenzwert für eine Grenzspannungsverteilung, welche der Programmierspannung zugeordnet ist, für die ferne Speicherzellengruppe 112 niedriger sein sollte als der untere Grenzwert für die Grenzspannungsverteilung, welche der Programmierspannung für die nahe Speicherzellengruppe 111 zugeordnet ist. Diese Herangehensweise vermeidet die zusätzlichen Programmieriterationen, welche herkömmlicherweise notwendig sein können.
Das heißt, dass, um Programmiergeschwindigkeitsdifferenzen zwischen den Speicherzellengruppen 111 und 112 zu kompensieren beziehungsweise auszugleichen, die nichtflüchtige Speichervorrichtung 100 der 1 verschiedene Programmverifikationsoperationen hinsichtlich desselben Programmzustands für jede eine der nahen und fernen Speicherzellengruppen 111 und 112 anwenden beziehungsweise anlegen kann. Durch ein Verwenden einer besser definierten und einer unterschiedlichen Programmverifikationsoperation können die nahe und ferne Speicherzellengruppe 111 und 112 in Bezug auf verschiedene untere Grenzwerte für verschiedene Grenzspannungsverteilungen hinsichtlich desselben Programmierzustandes erfolgreich programmiert werden. In einer ähnlichen Herangehensweise kann die nichtflüchtige Speichervorrichtung 100 verschiedenen Lesespannungen an die nahe und ferne Speicherzellengruppe 111 und 112 während einer nachfolgenden Leseoperation anlegen.
In bestimmten Ausführungsformen des erfinderischen Konzepts wie derjenigen, welche in 1 gezeigt ist, kann während einer Programmierverifikationsoperation, welche durch die nichtflüchtige Speichervorrichtung 100 ausgeführt wird, eine Vor-Ladespannung, welche an die Speicherzellen der fernen Speicherzellengruppe 112 angelegt wird, kleiner sein als eine Vor-Ladespannung, welche an die Speicherzellen der nahen Speicherzellengruppe 111 angelegt wird, da in der nichtflüchtigen Speichervorrichtung 100 Speicherzellen, welche weiter von dem Adressdecoder 120 entfernt sind, durch ein Verringern des Vor-Ladespannungspegels auf eine niedrigere Zielprogrammierspannung programmiert werden werden.
In dieser Hinsicht kann die nichtflüchtige Speichervorrichtung 100 verschiedene Leseoperationen hinsichtlich der nahen und der fernen Speicherzellengruppe 111 und 112 gemäß einem Grenzspannungspegel vorsehen. In der nichtflüchtigen Speichervorrichtung 100 können während einer Leseoperation Speicherzellen, welche unterschiedliche Grenzspannungen haben, als denselben Programmierzustand habend unterschieden werden durch ein Verringern des Vor-Ladespannungspegels, welcher an die Speicherzellen angelegt wird, welche weiter von dem Adressdecoder 120 entfernt sind.
In anderen Ausführungen des erfinderischen Konzepts kann während einer Programmierverifikationsoperation, welche durch die nichtflüchtige Speichervorrichtung 100 ausgeführt, eine Entwicklungszeit für die nahe Speicherzellengruppe 111 unterschiedlich von einer Entwicklungszeit für die ferne Speicherzellengruppe 112 sein. Das heißt, dass eine erste Entwicklungszeit für die ferne Speicherzellengruppe 112 kleiner sein kann als eine zweite Entwicklungszeit für die nahe Speicherzellengruppe 111. Speicherzellen, welche weiter von dem Adressdecoder 120 entfernt sind, können durch ein Verringern der Entwicklungszeit zu einer niedrigeren Zielprogrammierspannung programmiert werden.
In dieser Hinsicht kann die nichtflüchtige Speichervorrichtung 100 verschiedene Leseoperationen hinsichtlich der nahen und der fernen Speicherzellengruppe 111 und 112 gemäß einem Grenzspannungspegel vorsehen. Während einer Leseoperation können Speicherzellen, welche verschiedene Grenzspannungen haben, als denselben Programmierzustand habend unterschieden werden durch ein Verringern der Entwicklungszeit für Speicherzellen weiter entfernt von dem Adressdecoder 120.
In der nichtflüchtigen Speichervorrichtung 100 kann, da es keine Notwendigkeit gibt, eine Programmierspannung an die Speicherzellen, welche in der fernen Speicherzellengruppe 112 designiert sind, für eine relativ lange Zeit anzulegen, eine Gesamtprogrammieroperationsausführungszeit verringert werden. Ebenso können, da ein gegebener Zielprogrammierspannungspegel für die Speicherzelle, welche in der fernen Speicherzellengruppe 112 designiert ist, niedriger ist als derjenige der nahen Speicherzellengruppe 111, zusätzliche Programmieriterationen, welche herkömmlicherweise benötigt werden, um Grenzspannungen der Speicherzelle in der fernen Speicherzellengruppe 112 zu erhöhen, nicht benötigt werden. Indem die Anzahl von Programmieriterationen (oder Schleifen) verringert wird, kann die nichtflüchtige Speichervorrichtung 100 eine verringerte Gesamtprogrammierzeit mit weniger Programmstörungsmöglichkeiten haben.
Die 2A, 2B und 2C sind Diagramme, welche Grenzspannungen veranschaulichen, wenn relativ nahe und ferne Speicherzellen in der nichtflüchtigen Speichervorrichtung 1 programmiert werden. In den 2A, 2B und 2C zeigt die horizontale Achse einen Grenzspannungspegel an, und die vertikale Achse zeigt eine Anzahl bzw. eine Nummer von programmierten Zellen an, welche innerhalb die jeweiligen Grenzspannungsverteilungen fallen
2A ist ein Diagramm, welches Grenzspannungsverteilungen für nahe und ferne Speicherzellen veranschaulicht, wenn eine Programmierspannung während einer relativ langen Programmierausführungszeitdauer angewandt wird, welche ausreichend ist, um die fernen Speicherzellen zu programmieren. Demnach kann, wenn die Programmierausführungszeit ausreichend lang ist, um eine erfolgreiche Programmierung von auch den entferntesten Speicherzellen zu ermöglichen, eine einzelne (oder ein sehr beschränkter enger Satz von) Programmierverifikationsspannung(en) verwendet werden, um den Programmierzustand von Speicherzellen genau zu unterscheiden unabhängig von ihren relativen Programmiergeschwindigkeitsunterschieden, da die Grenzspannungsverteilung 11 für nahe Zellen nahezu identisch zu der der Grenzspannungsverteilung 12 von fernen Zellen ist.
Relativ lange Programmierausführungszeiten werden jedoch die Gesamtzeit, welche benötigt wird, um eine Programmieroperation durchzuführen erhöhen, und relativ lange Programmierausführungszeiten erhöhen das Potenzial für eine Programmierstörung.
2B ist ein Diagramm, welches Grenzspannungsverteilungen für nahe und ferne Zellen veranschaulicht, wenn eine Programmierspannung während einer relativ kurzen Programmierausführungszeit angelegt wird.
Da eine Programmierausführungszeit relativ kurz ist, kann die Gesamtzeit, welche zum Ausführen einer Programmieroperation benötigt wird, verringert werden, und das Potenzial für eine Programmierstörung kann verringert werden. Wenn die Programmierausführungszeit jedoch verringert wird, kann sich eine einzelne (oder ein sehr beschränkter enger Satz von) Programmierverifikationsspannung(en) als unangemessen erweisen, um sowohl nahe Zellen als auch ferne Zellen aufgrund inhärenter Programmiergeschwindigkeitsunterschiede genau zu unterscheiden. Es sei angemerkt, dass der untere Grenzwert der Grenzspannungsverteilung 22, welche den fernen Zellen zugeordnet ist, viel geringer ist als der untere Grenzwert der Grenzspannungsverteilung 21, welche den nahen Zellen zugeordnet ist.
Demnach kann die Anzahl von Programmierschleifen zunehmen, um die Grenzspannungsverteilung 22 für nahe Zellen, wie die Grenzspannungsverteilung 12 der 2A zu bilden. Eine Zunahme in der Anzahl von Programmierschleifen will eine Gesamtzunahme in einer Zeit verursachen, welche benötigt wird, um die Programmieroperation auszuführen. Ebenso kann, wenn die Anzahl von Programmierschleifen zunimmt, eine höhere Programmierspannung an die fernen Zellen angelegt werden. Demnach kann eine Programmierstörung zunehmen.
2C zeigt Grenzspannungsverteilungen, wenn ein Programmieren der nahen und fernen Zellen vollendet ist (das heißt nach zusätzlichen Programmieriterationen). Bezug nehmend auf 2C können bei einer Programmiervollendung die unteren Grenzwerte für die Grenzspannungsverteilungen 22, 31 für die nahen und fernen Zellen jedoch hinsichtlich desselben Programmierzustands unterschiedlich sein.
Im Gegensatz dazu wird eine nichtflüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts konfiguriert sein, so dass sie nahe Zellen und ferne Zellen gemäß unterschiedlichen Grenzspannungspegeln hinsichtlich desselben Programmierzustands programmiert. Auf diese Art und Weise können solche nichtflüchtigen Speichervorrichtungen verhindern, dass eine gegebene Programmverifikationsspannung unangemessen ist, um sowohl nahe als auch ferne Zellen zu unterscheiden.
Mit der obigen Beschreibung kann eine Programmausführungszeit einer Programmieroperation verkürzt werden. Ebenso können, da ein Zielprogrammierspannungspegel einer fernen Zelle geringer ist als derjenige einer fernen Zelle, zusätzliche Programmierschleifen zum Erhöhen von Grenzspannungen von fernen Zellen nicht notwendig sein. Wenn die Anzahl von Programmierschleifen abnimmt, kann die nicht flüchtige Speichervorrichtung eine verringerte Programmierzeit und Programmierstörung haben.
3 ist ein Blockschaltbild, welches eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht. Bezug nehmend auf 3 weist eine nichtflüchtige Speichervorrichtung 200 ein Speicherzellenarray 210, einen Adressdecoder 220, einen gemeinen Sourceleitungstreiber 221, eine Seitenpufferschaltung 230, eine Daten-I/O-Schaltung 240, einen Spannungserzeuger 250 und eine Steuerlogik 260 auf.
Der gemeinsame Sourceleitungstreiber 221 kann mit dem Speicherzellenarray 210 über eine gemeinsame Sourceleitung CSL verbunden sein. Der gemeinsame Sourceleitungstreiber 221 kann eine gemeinsame Sourceleitungsspannung an die gemeinsame Sourceleitung CSL anlegen.
Die nichtflüchtige Speichervorrichtung 200 der 3 kann im Wesentlichen dieselbe Struktur wie die nichtflüchtige Speichervorrichtung 100 der 1 haben mit Ausnahme des CSL-Treibers 221, der Seitenpufferschaltung 230 und der Steuerlogik 260. Demnach werden duplizierte Komponentenbeschreibungen ausgelassen werden.
Das Speicherzellenarray 210 kann eine nahe Zellgruppe 211 und eine ferne Zellgruppe 212 aufweisen. Die nahe und die ferne Zellgruppe 211 und 212 können eine Mehrzahl von Speichersträngen aufweisen. In 3 ist ein Beispiel veranschaulicht, in dem jede der nahen und der fernen Zellgruppe 211 und 212 einen Speicherstrang aufweist. Der Speicherstrang ST1 kann ein Strangauswahltransistor SST1, eine Mehrzahl von Speicherzellen MC11 bis MC1n und einen Gateauswahltransistor GST1 aufweisen, und der Speicherstrang ST2 kann einen Strangsauswahltransistor SST2, eine Mehrzahl von Speicherzellen MC21 bis MC2n und einen Gateauswahltransistor GST2 aufweisen.
Die nichtflüchtige Speichervorrichtung 200 kann eine Programmieroperationseffizienz durch ein Kompensieren eines Programmiergeschwindigkeitsunterschieds zwischen den Speichersträngen ST1 und ST2, welche unterschiedliche Abstände von dem Adressdecoder 220 haben, verbessern. Beispielsweise kann während einer Programmierverifikationsoperation die nichtflüchtige Speichervorrichtung 200 verschiedene Vor-Ladespannungspegel für Bitleitungen vorsehen, welche mit der nahen und der fernen Zellgruppe 211 und 212 verbunden sind. In anderen Ausführungsformen kann während einer Programmierverifikationsoperation die nichtflüchtige Speichervorrichtung 200 derart arbeiten, dass Entwicklungszeiten der nahen und der fernen Zellgruppe 211 und 212 voneinander unterschiedlich sind.
Die Seitenpufferschaltung 230 kann eine nahe Seitenpuffereinheit 231 und eine ferne Seitenpuffereinheit 232 aufweisen. Jede der nahen und fernen Seitenpuffereinheiten 231 und 232 kann eine Mehrzahl von Seitenpuffern, welche jeweils mit Bitleitungen verbunden sind, aufweisen. In 3 ist nur ein Seitenpuffer im Detail veranschaulicht. Ein Seitenpuffer kann eine Vor-Ladeschaltung 231a, eine Schalt-Schaltung 231b und eine Abtast- und Latchschaltung 231c aufweisen.
Die Vor-Ladeschaltung 231a, die Schalt-Schaltung 231b und die Abtast- und Latchschaltung 231c des Seitenpuffers können als Antwort auf Steuersignale Nctrl und Fctrl der Steuerlogik 260 arbeiten. Seitenpuffer in der nahen Seitenpuffereinheit 231 können als Antwort auf das Steuersignal Nctrl arbeiten, und Seitenpuffer in der fernen Seitenpuffereinheit 232 können als Antwort auf das Steuersignal Fctrl arbeiten. Die Steuersignale Nctrl und Fctrl können ein Lastsignal Load, ein Bitleitungsspannungssteuersignal BLSHF, ein Bitleitungsauswahlsignal BLSLT, ein Schildsignal SHLD und so weiter aufweisen.
Die Vor-Ladeschaltung 321 kann eine Vor-Ladespannung für einen Abtastknoten SO Node vorsehen. Die Vor-Ladeschaltung 321a kann einen Transistor Tpre aufweisen, welcher gemäß dem Lastsignal Load an- oder abgeschaltet wird.
Die Schalt-Schaltung 231b kann Transistoren M1, M2 und M3 aufweisen. Der Transistor M1 kann eine Bitleitung auf einen vorbestimmten Spannungspegel als Antwort auf das Bitleitungsspannungssteuersignal BLSHF vorladen. Der Transistor M2 kann eine Bitleitung als Antwort auf das Bitleitungsauswahlsignal BLSLT auswählen. Der Transistor M3 kann einen Seitenpuffer als Antwort auf das Schildsignal SHLD entladen.
Die Abtast- und Latchschaltung 231c kann einen Spannungspegel des Abtastknotens SO Node erfassen. Daten können gemäß dem erfassten Spannungspegel des Abtastknotens SO Node gelatcht werden. Die Abtast- und Latchschaltung 231c kann ein Latch LA und Transistoren T1 bis T4 aufweisen. Die Abtast und Latchschaltung 231c kann als Antwort auf Steuersignale Set, Refresh und Reset der Steuerlogik 260 arbeiten.
Hierin nachstehend wird ein Programmverifikationsverfahren, welches unter Verwendung der Seitenpufferschaltung 230 gemäß einer Ausführungsform des erfinderischen Konzepts ausgeführt werden kann, unter Bezugnahme auf die 4 und 5 beschrieben werden.
4 ist ein Zeitverlaufsdiagramm, welches ein Programmierverifikationsverfahren weiter veranschaulicht, welches durch eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts verwendet werden kann. Signale, welche aus den Signalen, welche verschiedentlich in Bezug auf 3 beschrieben worden sind, in 4 nicht veranschaulicht sind, können während der Programmierverifikationsoperation zu einem Massepegel übergehen. Unter Verwendung des Programmierverifikationsverfahrens der 4 können verschiedene Pegel von Vor-Ladespannungen an Bitleitungen, welche zwischen den nahen und fernen Speicherzellengruppen 211 und 212 verbunden sind, angelegt werden.
Während der Programmierverifikationsoperation kann eine Verifikationsspannung Vvf an eine ausgewählte Wortleitung angelegt werden, und eine gemeinsame Sourceleitungsspannung Vcsl kann an eine gemeinsame Sourceleitung CSL angelegt werden.
Während der Programmierverifikationsoperation kann ein Transistor M2, welcher mit einer ausgewählten Bitleitung verbunden ist, angeschaltet werden. Ein Bitleitungsauswahlsignal BLSLT kann einen Leistungsversorgungsspannungspegel haben, um den Transistor M2 anzuschalten.
Während einer Vor-Ladezeitdauer t1 bis t2 kann eine Vor-Ladeschaltung 231a angeschaltet werden, um einen Abtastknoten SO Node vorzuladen. Hierfür kann ein Vor-Ladesteuersignal LOAD zu einem Massespannungspegel übergehen. Der Abtastknoten SO Node kann mit einer Leistungsversorgungsspannung Vdd als Antwort auf das Vor-Ladesteuersignal LOAD vorgeladen werden.
Ein Bitleitungsspannungssteuersignal BLSHF kann auf einen vorbestimmten Spannungspegel gesetzt werden, um eine Bitleitung, welche mit dem Abtastknoten SO Node verbunden ist, vorzuladen. Die Bitleitung kann mit einer vorbestimmten Bitleitungsspannung als Antwort auf das Bitleitungsspannungssteuersignal BLSHF vorgeladen werden. Ein Vor-Laden der Bitleitung kann durchgeführt werden, bis die Vor-Ladeschaltung 231a abgeschaltet wird.
Während einer Entwicklungszeitdauer t2 bis t3 kann die Vor-Ladeschaltung 231a abgeschaltet sein. Die Vor-Ladeschaltung 231a kann dadurch abgeschaltet werden, dass das Vor-Ladesteuersignal LOAD einen Leistungsversorgungsspannungspegel hat.
Da die Vor-Ladeschaltung 231a abgeschaltet ist, und Transistoren M1 und M2 einer Schalt-Schaltung 231b in einem angeschalteten Zustand verbleiben, kann eine Spannung des Abtastknotens SO Node gemäß einem Programmierzustand einer ausgewählten Speicherzelle abnehmen. Beispielsweise kann eine Spannung des Abtastknotens SO Node schnell in Richtung eines Bitleitungsspannungspegels abnehmen, wenn die ausgewählte Speicherzelle eine An-Zelle ist. Eine Spannung des Abtastknotens SO Node kann langsam durch eine Aus-Zellen-Leckage abnehmen, wenn die ausgewählte Speicherzelle eine An-Zelle ist.
Während einer Latchzeitdauer t3 bis t4 kann ein Spannungspegel des Abtastknotens SO Node durch eine Abtast- und Latschschaltung 231c erfasst werden, und ein Rücksetzsignal Reset kann aktiviert werden. Daten können gemäß dem erfassten Spannungspegel des Abtastknotens SO Node gelatcht werden.
Mit dem Programmierverifikationsverfahren des erfinderischen Konzepts können Bitleitungen, welche mit nahen und fernen Speicherzellengruppen 211 und 212 verbunden sind, mit verschiedenen Pegeln von Vor-Ladespannungen unter der Steuerung der Steuerlogik 260 vorgeladen werden.
Während der Vor-Ladezeitdauer t1 bis t2 kann das Bitleitungsspannungssteuersignal BLSHF, welches der nahen Zellgruppe 211 entspricht, eine Nah-Vorladespannung Vpre1 haben, und das Bitleitungsspannungssteuersignal BLSHF, welches der fernen Zellgruppe 212 entspricht, kann eine Fern-Vorladespannung Vpre2 haben.
Eine Bitleitung, welche der nahen Zellgruppe 211 entspricht, kann mit einer Nah-Bitleitungsspannung Vbl1 als Antwort auf das Bitleitungsspannungssteuersignal BLSHF vorgeladen werden. Eine Bitleitung, welche der fernen Zellgruppe 212 entspricht, kann mit einer Fern-Bitleitungsspannung Vbl2 vorgeladen werden. Hierin kann die Nah-Bitleitungsspannung Vbl1 höher sein als die Fern-Bitleitungsspannung Vbl2.
Wenn eine Bitleitungsvorladespannung abnimmt, kann die Strommenge, welche über eine Speicherzelle fließt, abnehmen. In diesem Fall kann eine Spannung des Abtastknotens SO Node langsamer abnehmen. Da die Fern-Bitleitungsspannung Vbl2 geringer ist als die Nah-Bitleitungsspannung Vbl1, kann eine Abnahme in einem Zellstrom verursachen, dass eine Grenzspannung der fernen Zellgruppe 212 als höher gemessen wird als eine tatsächliche Grenzspannung. Demnach kann, obwohl dieselbe Verifikationsspannung verwendet wird, die ferne Zellgruppe 212 programmiert werden, so dass sie einen geringeren Grenzwert einer Grenzspannungsverteilung hat, welcher niedriger ist als derjenige der nahen Zellgruppe 211.
Eine Programmieroperation gemäß einer Ausführungsform des erfinderischen Konzepts kann während einer relativ kurzen Programmierausführungszeit durchgeführt werden. Ebenso werden, da ein Zielprogrammierspannungspegel für eine ferne Zelle geringer ist als derjenige einer nahen Zelle zusätzliche Programmierschleifen, welche herkömmlich benötigt werden, um die Grenzspannung einer fernen Zelle zu erhöhen, nicht benötigt. Wenn die Anzahl von Programmierschleifen abnimmt, wird eine nicht flüchtige Speichervorrichtung eine verringerte Gesamtprogrammierzeit und eine verringerte Möglichkeit einer Programmierstörung haben.
5 ist ein Zeitverlaufsdiagramm, welches ein Programmierverifikationsverfahren für eine nichtflüchtige Speichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht. Nicht in 5 veranschaulichte Signale aus den Signalen, welche in Bezug auf 3 beschrieben worden sind, können während der Programmierverifikationsoperation zu einem Massepegel übergehen. Unter Verwendung des Programmierverifikationsverfahrens der 5 kann die nicht flüchtige Speichervorrichtung 200 unabhängig jeweilige Entwicklungszeiten für Bitleitungen, welche zwischen den nahen und fernen Speicherzellengruppen 211 und 212 verbunden sind, unabhängig steuern.
Während der Programmierverifikationsoperation kann eine Verifikationsspannung Vvf an eine ausgewählte Wortleitung angelegt werden, und eine gemeinsame Sourceleitungsspannung Vcsl kann an eine gemeinsame Sourceleitung CSL angelegt werden.
Während der Programmverifikationsoperation kann ein Transistor M2, welcher mit einer ausgewählten Begleitung verbunden ist, angeschaltet werden. Ein Bitleitungsauswahlsignal BLSLT kann einen Leistungsversorgungsspannungspegel haben, um den Transistor M2 anzuschalten.
Während einer Vor-Ladezeitdauer t1 bis t2 kann eine Vor-Ladeschaltung 231a angeschaltet werden, um einen Abtastknoten SO Node vorzuladen. Hierfür kann ein Vor-Ladesteuersignal LOAD zu einem Massespannungspegel übergehen. Der Abtastknoten SO Node kann mit einer Leistungsversorgungsspannung Vdd als Antwort auf das Vor-Ladesteuersignal LOAD vorgeladen werden.
Ein Bitleitungsspannungssteuersignal BLSHF kann auf einen Bitleitungs-Vorlade-Spannungspegel Vpre gesetzt werden, um eine Bitleitung, welche mit dem Abtastknoten SO Node verbunden ist, vorzuladen. Die Bitleitung kann mit einer Bitleitungsspannung Vbl als Antwort auf das Bitleitungsspannungssteuersignal BLSHF vorgeladen werden. Ein Vor-Laden der Bitleitung kann durchgeführt werden, bis die Vor-Ladeschaltung 231a abgeschaltet wird.
Während einer Entwicklungszeitdauer t2 bis t3 kann die Vor-Ladeschaltung 231a abgeschaltet sein. Die Vor-Ladeschaltung 231a kann dadurch abgeschaltet werden, dass das Vor-Ladesteuersignal LOAD einen Leistungsversorgungsspannungspegel hat.
Da die Vor-Ladeschaltung 231a abgeschaltet ist, und Transistoren M1 und M2 einer Schalt-Schaltung 231b in einem angeschalteten Zustand verbleiben, kann eine Spannung des Abtastknotens SO Node gemäß einem Programmierzustand einer ausgewählten Speicherzelle abnehmen. Beispielsweise kann eine Spannung des Abtastknotens SO Node schnell in Richtung eines Bitleitungsspannungspegels abnehmen, wenn die ausgewählte Speicherzelle eine An-Zelle ist. Eine Spannung des Abtastknotens SO Node kann langsam durch eine Aus-Zellen-Leckage abnehmen, wenn die ausgewählte Speicherzelle eine An-Zelle ist.
Während einer Latchzeitdauer kann ein Spannungspegel des Abtastknotens SO Node durch eine Abtast- und Latschschaltung 231c erfasst werden, und ein Rücksetzsignal Reset kann aktiviert werden. Daten können gemäß dem erfassten Spannungspegel des Abtastknotens SO Node gelatcht werden.
Mit dem Programmierverifikationsverfahren des erfinderischen Konzepts können Entwicklungszeiten von Bitleitungen, welche mit nahen und fernen Speicherzellengruppen 211 und 212 verbunden sind, unterschiedlich sein.
Bitleitungen, welche mit der nahen Zellgruppe 211 verbunden sind, können während einer Nah-Entwicklungszeit t2 bis t3n abgetastet werden, Bitleitungen, welche mit der fernen Zellgruppe 212 verbunden sind, können während einer Fern-Entwicklungszeit t2 bis t3f abgetastet werden. Hierin kann die Fern-Entwicklungszeit t2 bis t3f kürzer sein als die Nah-Entwicklungszeit t2 bis t3n.
Wenn eine Entwicklungszeit abnimmt, kann die Menge von Strom, welche von dem Abtastknoten SO Node zu einer Bitleitung fließt, abnehmen. In diesem Fall kann eine Spannung des Abtastknotens SO Node langsamer abnehmen. Da die Fern-Entwicklungszeit t2 bis t3f kürzer ist als die Nah-Entwicklungszeit t2 bis t3n, kann eine Abnahme in einem Zellstrom bewirken, dass eine Grenzspannung der fernen Zellgruppe 212 höher gemessen wird als eine tatsächliche Grenzspannung. Demnach kann, obwohl dieselbe Verifikationsspannung verwendet wird, die ferne Zellgruppe 212 programmiert werden, so dass sie einen geringeren Grenzwert einer Grenzspannungsverteilung hat, niedriger als derjenige der nahen Zellgruppe.
Eine Programmieroperation gemäß einer Ausführungsform des erfinderischen Konzepts kann während einer kurzen Programmierausführungszeit durchgerührt werden. Ebenso mögen, da ein Zielprogrammierspannungspegel einer ferne Zelle geringer ist als derjenige einer nahen Zelle, zusätzliche Programmierschleifen, um eine Grenzspannung einer fernen Zelle zu erhöhen, nicht benötigt werden. Wenn die Anzahl von Programmierschleifen abnimmt, kann eine nicht flüchtige Speichervorrichtung eine verringerte Gesamtprogrammierzeit und eine verringerte Möglichkeit einer Programmierstörung haben.
6 ist ein Blockschaltbild, welches eine nichtflüchtige Speichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht. Bezug nehmend auf 6 kann eine nichtflüchtige Speichervorrichtung 300 ein Speicherzellenarray 310, einen Adressdecoder 320, einen ersten und zweiten gemeinsamen Sourceleitungstreiber 331 und 332, eine Seitenpufferschaltung 340, eine Daten-I/O-Schaltung 350, einen Spannungserzeuger 360 und eine Steuerlogik 370 aufweisen. Das Speicherzellenarray 310 kann eine nahe Zellgruppe 311 und eine ferne Zellgruppe 312 aufweisen.
In 6 können die Daten-I/O-Schaltung 350 und der Spannungserzeuger 360 derselbe sein wie eine Daten-I/O-Schaltung 140 und ein Spannungserzeuger 150 in 1. Demnach wird eine duplizierte Beschreibung ausgelassen.
Bei einer Programmierverifikationsoperation kann die nichtflüchtige Speichervorrichtung 300 verschiedene Pegel von gemeinsamen Sourceleitungsspannungen für die nahe und ferne Speicherzellengruppe 311 und 312 vorsehen. Mit dieser Programmierverifikationsoperation kann eine Programmiergeschwindigkeitsdifferenz zwischen Speicherzellen korrigiert werden, welche erzeugt wird, da Abstände zwischen den Speicherzellen und dem Adressdecoder 320 unterschiedlich sind. Demnach ist es möglich, die Programmiereffizienz zu verbessern
Das Speicherzellenarray 310 kann mit dem Adressdecoder 320 über Wortleitungen oder Auswahlleitungen verbunden sein. Das Speicherzellenarray 310 kann mit der Seitenpufferschaltung 340 über Bitleitungen verbunden sein.
Das Speicherzellenarray 310 kann eine nahe Zellgruppe 311 und eine ferne Zellgruppe 312 aufweisen. Die nahe Zellgruppe 311 und die ferne Zellgruppe 312 können dieselbe Wortleitung gemeinsam verwenden. Die nahe Zellgruppe 311 und die ferne Zellgruppe 312 können eine Mehrzahl von Speichersträngen aufweisen.
Die nahe Zellgruppe 311 kann mit dem ersten gemeinsamen Sourceleitungstreiber 331 über eine erste gemeinsame Sourceleitung CSL1 verbunden sein, und die ferne Zellgruppe 312 kann mit dem zweiten gemeinsamen Sourceleitungstreiber 332 über eine zweite gemeinsame Sourceleitung CSL2 verbunden sein.
Der Adressdecoder 320 kann einen von Speicherblöcken in dem Speicherzellenarray 310 als Antwort auf die Steuerung der Steuerlogik 370 auswählen. Der Adressdecoder 320 kann eine von Wortleitungen in dem ausgewählten Speicherblock auswählen. Der Adressdecoder 320 kann eine Spannung zu einer Wortleitung des ausgewählten Speicherblocks übertragen.
Die Seitenpufferschaltung 340 kann als ein Schreibtreiber oder ein Leseverstärker gemäß einem Betriebsmodus arbeiten. Bei einer Programmieroperation kann die Seitenpufferschaltung 340 eine Bitleitung des Speicherzellenarrays 310 mit einer Bitleitungsspannung, welche Daten, welche zu programmieren sind, entspricht, versorgen. Bei einer Leseoperation kann die Seitenpufferschaltung 340 Daten, welche bei einer ausgewählten Speicherzelle gespeichert sind, über eine Bitleitung abtasten und latchen und kann die gelatchten Daten zu der Daten-I/O-Schaltung 350 übertragen.
Die Seitenpufferschaltung 340 kann eine Mehrzahl von Seitenpuffern PB1 bis PBm, welche jeweils den Bitleitungen entsprechen, aufweisen. Die Seitenpuffer PB1 bis PBm können dieselben oder im Wesentlichen dieselben sein, wie diejenigen in 3, und eine duplizierte Beschreibung davon wird demnach ausgelassen.
Die Steuerlogik 370 kann Programmier-, Lese- und Löschoperationen der nichtflüchtigen Speichervorrichtung 300 als Antwort auf eine Adresse ADDR, ein Steuersignal CTRL und einen Befehl CMD von einer externen Vorrichtung steuern. Die Steuerlogik 370 kann den Adressdecoder 320, die Seitenpufferschaltung 340, die Daten-I/O-Schaltung 350 und den Spannungserzeuger 360 steuern.
Bei einer Datenverarbeitungsoperation kann die Steuerlogik 370 den ersten und zweiten gemeinsamen Sourceleitungstreiber 331 und 332 derart steuern, dass gemeinsame Sourceleitungsspannungen, welche an die nahe und die ferne Zellgruppe 311 und 312 angelegt werden, unabhängig gesteuert werden. Unter der Steuerung der Steuerlogik 370 können die nahe Zellgruppe 311 und die ferne Zellgruppe 312 programmiert werden, so dass sie unterschiedliche untere Grenzwerte hinsichtlich desselben Programmierzustands haben.
7 ist ein Zeitverlaufsdiagramm, welches ein Programmierverifikationsverfahren einer nichtflüchtigen Speichervorrichtung der 6 veranschaulicht. Mit einem Programmierverifikationsverfahren der 7 kann eine nichtflüchtige Speichervorrichtung 300 verschiedene Pegel von gemeinsamen Sourceleitungsspannungen für gemeinsame Sourceleitungen vorsehen, welche mit nahen und fernen Speicherzellengruppen 311 und 312 verbunden sind.
Bei einer Programmierverifikationsoperation kann eine Verifikationsspannung Vvf an eine ausgewählte Wortleitung angelegt werden. Eine Wortleitungsspannung während der Programmierverifikationsoperation der nichtflüchtigen Speichervorrichtung 300 ist im Stand der Technik wohlbekannt und eine Beschreibung davon wird demnach ausgelassen.
Während der Programmierverifikationsoperation kann ein Transistor M2, welcher mit einer ausgewählten Bitleitung verbunden ist, angeschaltet werden. Ein Bitleitungsauswahlsignal BLSLT kann gewählt werden, so dass es einen Leitungsversorgungsspannungspegel hat, um den Transistor M2 anzuschalten.
Eine erste gemeinsame Sourceleitungsspannung Vcsl1 kann an eine gemeinsame Sourceleitung CSL1, welche mit der nahen Zellgruppe 311 verbunden ist, angelegt werden, und eine zweite gemeinsame Sourceleitungsspannung Vcsl2 kann an eine gemeinsame Sourceleitung CSL2 angelegt werden, welche mit der fernen Zellgruppe 313 verbunden ist.
Während einer Vor-Ladezeitdauer t1 bis t2 kann eine Vor-Ladeschaltung angeschaltet werden, um einen Abtastknoten SO Node vorzuladen. Hierfür kann ein Vor-Ladesteuersignal LOAD zu einem Massespannungspegel übergehen. Der Abtastknoten SO Node kann mit einer Leistungsversorgungsspannung Vdd als Antwort auf das Vor-Ladesteuersignal LOAD vorgeladen werden.
Ein Bitleitungsspannungssteuersignal BLSHF kann auf eine Vor-Ladespannung Vpre gesetzt werden, um eine Bitleitung, welche mit dem Abtastknoten SO Node verbunden ist, vorzuladen. Die Bitleitung kann mit einer Bitleitungsspannung Vbl als Antwort auf das Bitleitungsspannungssteuersignal BLSHF vorgeladen werden. Ein Vor-Laden der Bitleitung kann durchgeführt werden, bis die Vor-Ladeschaltung abgeschaltet wird.
Während einer Entwicklungszeitdauer t2 bis t3 kann die Vor-Ladeschaltung abgeschaltet sein. Die Vor-Ladeschaltung 231a kann dadurch abgeschaltet werden, dass das Vor-Ladesteuersignal LOAD einen Leistungsversorgungsspannungspegel hat.
Da die Vor-Ladeschaltung abgeschaltet ist, und Transistoren M1 und M2 einer Schalt-Schaltung in einem angeschalteten Zustand verbleiben, kann eine Spannung des Abtastknotens SO Node gemäß einem Programmierzustand einer ausgewählten Speicherzelle abnehmen. Beispielsweise kann eine Spannung des Abtastknotens SO Node schnell in Richtung eines Bitleitungsspannungspegels abnehmen, wenn die ausgewählte Speicherzelle eine An-Zelle ist. Eine Spannung des Abtastknotens SO Node kann langsam durch eine Aus-Zellen-Leckage abnehmen, wenn die ausgewählte Speicherzelle eine An-Zelle ist.
Während einer Latchzeitdauer kann ein Spannungspegel des Abtastknotens SO Node durch eine Abtast- und Latschschaltung erfasst werden, und ein Rücksetzsignal Reset kann aktiviert werden. Daten können gemäß dem erfassten Spannungspegel des Abtastknotens SO Node gelatcht werden.
Mit dem Programmierverifikationsverfahren des erfinderischen Konzepts können gemeinsame Sourceleitungen, welche mit der nahen und der fernen Speicherzellengruppe 311 und 312 verbunden sind, unter der Steuerung der Steuerlogik 370 auf verschiedene Pegel gesetzt werden.
Während der Programmierverifikationsoperation kann eine erste gemeinsame Sourceleitungsspannung Vcsl1 an die gemeinsame Sourceleitung CSL1 angelegt werden, welche mit der nahen Zellgruppe 311 verbunden ist. Eine zweite gemeinsame Sourceleitungsspannung Vcsl2 kann an die gemeinsame Sourceleitung CSL2, welche mit der fernen Zellgruppe 312 verbunden ist, angelegt werden. Die zweite gemeinsame Sourceleitungsspannung Vcsl2 kann höher sein als die erste gemeinsame Sourceleitungsspannung Vcsl1.
Wenn eine gemeinsame Sourceleitungsspannung zunimmt, kann die Strommenge, welche über eine Speicherzelle fließt, abnehmen. In diesem Fall kann eine Spannung des Abtastknotens SO Node langsamer abnehmen. Da die zweite gemeinsame Sourceleitungsspannung Vcsl2 höher ist als die erste gemeinsame Sourceleitungsspannung Vcsl1, kann eine Abnahme in einem Zellstrom verursachen, dass eine Grenzspannung der fernen Zellgruppe 312 als höher gemessen wird als eine tatsächliche Grenzspannung. Demnach kann, obwohl dieselbe Verifikationsspannung verwendet wird, die ferne Zellgruppe 312 programmiert werden, so dass sie einen geringeren Grenzwert einer Grenzspannungsverteilung hat, welcher niedriger ist als derjenige der nahen Zellgruppe 311.
Eine Programmieroperation gemäß einer Ausführungsform des erfinderischen Konzepts kann über eine markant verringerte Programmierausführungszeit hinweg durchgeführt werden. Ebenso werden, da ein Zielprogrammierspannungspegel für eine ferne Zelle geringer ist als derjenige einer nahen Zelle, zusätzliche Programmierschleifen, welche herkömmlich benötigt werden, um die Grenzspannung einer fernen Zelle zu erhöhen, nicht benötigt. Wenn die Anzahl von Programmierschleifen abnimmt, wird eine nicht flüchtige Speichervorrichtung eine verringerte Gesamtprogrammierzeit und eine verringerte Möglichkeit einer Programmierstörung haben.
8 ist ein Blockschaltbild, welches eine nichtflüchtige Speichervorrichtung gemäß noch einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht. Bezug nehmend auf 8 weist eine nichtflüchtige Speichervorrichtung 400 ein Speicherzellenarray 410, einen Adressdecoder 420, einen gemeinsamen Sourceleitungstreiber 430, eine Seitenpufferschaltung 440, eine Daten-I/O-Schaltung 450, einen Spannungserzeuger 460 und eine Steuerlogik 470 auf. Das Speicherzellenarray 410 weist eine nahe Zellgruppe 411 und eine ferne Zellgruppe 412 auf.
In 8 können der Adressdecoder 420, die Seitenpufferschaltung 440, die Daten-I/O-Schaltung 450 und der Spannungserzeuger 460 im Wesentlichen dieselben jeweiligen Strukturen und Operationen wie der Adressdecoder 320, die Seitenpufferschaltung 340, die Daten-I/O-Schaltung 350 und der Spannungserzeuger 360 der 6 haben. Demnach werden duplizierte Beschreibungen ausgelassen werden.
Während einer Programmierverifikationsoperation kann die nichtflüchtige Speichervorrichtung 400 verschiedene Pegel von Verifikationsspannungen für die nahe und ferne Speicherzellengruppe 411 und 412 vorsehen. Da die nahe und ferne Speicherzellengruppe 411 und 412 diesselbe Wortleitung gemeinsam verwenden, kann eine Verifikationsspannung mehrere Male vorgesehen sein, um verschiedene Pegel von Verifikationsspannungen vorzusehen. Mit dieser Verifikationsoperation kann die nichtflüchtige Speichervorrichtung 400 eine Programmiereffizienz durch ein Korrigieren eines Programmiergeschwindigkeitsunterschieds zwischen Speicherzellen, welcher erzeugt wird, da Abstände zwischen den Speicherzellen und dem Adressdecoder 420 unterschiedlich sind, verbessern.
Das Speicherzellenarray 410 kann mit dem Adressdecoder 420 über Wortleitungen WL0 bis WLn – 1 oder Auswahlleitungen SSL und GSL verbunden sein. Das Speicherzellenarray 410 kann mit dem gemeinsamen Sourceleitungstreiber 430 über eine gemeinsame Sourceleitung CSL verbunden sein. Das Speicherzellenarray 410 kann mit der Seitenpufferschaltung 440 über Bitleitungen BL0 bis BLm verbunden sein.
Das Speicherzellenarray 410 kann eine nahe Zellgruppe 411 und eine ferne Zellgruppe 412 aufweisen. Die nahe Zellgruppe 411 und die ferne Zellgruppe 412 können diesselbe Wortleitung gemeinsam verwenden.
Der Adressdecoder 420 kann einen von Speicherblöcken in dem Speicherzellenarray 410 als Antwort auf die Steuerung der Steuerlogik 370 auswählen.
Der Adressdecoder 420 kann eine von Wortleitungen in dem ausgewählten Speicherblock auswählen. Der Adressdecoder 420 kann eine Spannung zu einer Wortleitung des ausgewählten Speicherblocks übertragen.
Der gemeinsame Sourceleitungstreiber 430 kann eine gemeinsame Sourceleitungsspannung für die gemeinsame Sourceleitung CSL des Speicherzellenarray 410 als Antwort auf die Steuerung der Steuerlogik 470 vorsehen.
Die Steuerlogik 470 kann Programmier-, Lese- und Löschoperationen der nichtflüchtigen Speichervorrichtung 400 als Antwort auf eine Adresse ADDR, ein Steuersignal CTRL und einen Befehl CMD von einer externen Vorrichtung steuern. Die Steuerlogik 370 kann den Adressdecoder 420, den gemeinsamen Sourceleitungstreiber 430, die Seitenpufferschaltung 440, die Daten-I/O-Schaltung 450 und den Spannungserzeuger 460 steuern.
Während einer Datenverarbeitungsoperation (beispielsweise einer Programmieroperation) kann die Steuerlogik 470 verschiedene Pegel von Verifikationsspannungen an die nahe und die ferne Zellgruppe 411 und 412 angelegen. Eine Verifikationsspannung für die nahe Zellgruppe 412 kann niedriger sein als diejenige für die ferne Zellgruppe 412. Demnach kann die ferne Zellgruppe 412 programmiert werden, so dass sie eine relativ niedrige Grenzspannung hinsichtlich desselben Programmierzustands hat.
Die nichtflüchtige Speichervorrichtung 400 kann eine Programmiergeschwindigkeitsdifferenz zwischen der nahen Zellgruppe 411 und der fernen Zellgruppe 412 durch ein Vorsehen von verschiedenen Pegeln von Verifikationsspannungen für die nahe Zellgruppe 411 und die ferne Zellgruppe 412 korrigieren. Diese Möglichkeit wird vollständig unter Bezugnahme auf die 9 und 10 beschrieben werden.
9 ist Diagramm, welches Grenzspannungsverteilungen für nahe und ferne Zellgruppen hinsichtlich desselben Programmierzustands veranschaulicht. In 9 zeigt die horizontale Achse wiederum einen Grenzspannungspegel an, und die vertikale Achse zeigt eine Anzahl von Zellen, welche zu dem Programmierzustand programmiert sind, an.
Bezug nehmend auf 9 ist ein unterer Grenzwert einer Grenzspannungsverteilung 42 für die ferne Speicherzellgruppierung niedriger als ein unterer Grenzwert einer Grenzspannungsverteilung 41 für die nahe Speicherzellgruppierung. Um die Grenzspannungsverteilung, welche in 9 veranschaulicht ist, während einer Programmierverifikationsoperation zu bilden, wird eine Nahspeicherzell-Gruppierungs-Verifikationsspannung Vvf1 an jeweilige Speicherzellen in der nahen Speicherzellgruppierung angelegt, während eine Fernspeicherzellen-Gruppierungs-Verifikationsspannung Vvf2, welche niedriger ist als die Nahspeicherzellen-Gruppierungs-Verifikationsspannung Vvf1 an jeweilige Speicherzellen in der fernen Speicherzellgruppierung angelegt wird.
10 ist ein Diagramm, welches einen Satz von Wortleitungsspannungen veranschaulicht, welche während einer Programmieroperation, welche durch die nichtflüchtige Speichervorrichtung der 8 ausgeführt wird, angelegt werden können. In 10 zeigt die horizontale Achse eine Zeit und die vertikale Achse einen Wortleitungsspannungspegel an. Es wird angenommen, dass die nichtflüchtige Speichervorrichtung 400 der 8 Daten unter Verwendung von Multibitspeicherzellen speichert, welche in der Lage sind, Daten gemäß einem eines Löschzustands E0, eines ersten Programmierzustands P1, eines zweiten Programmierzustands P2 und eines dritten Programmierzustands P3 zu speichern.
Bezug nehmend auf 10 wird eine Programmierspannung Vpgm zum Programmieren ausgewählter Speicherzellen zu Zielprogrammierzuständen auf eine ausgewählte Wortleitung angelegt werden gemäß den zu speichernden Daten, und zwar durch die Daten-I/O-Schaltung 450. Danach kann eine Sequenz von Programmierverifikationsspannungen sequenziell für die ausgewählte Wortleitung vorgesehen werden, um eine Programmierverifikationsoperation durchzuführen. Die Programmierspannung Vpgm kann gemäß jeder Iteration der konstituierenden Programmierschleife für die Programmieroperation um einen vorbestimmten Wert zunehmen.
In der veranschaulichten Ausführungsform der 10 werden eine untere erste Programmierzustandsverifikationsspannung Vf1f und eine obere erste Programmierzustandsverifikationsspannung Vf1n während einer Programmierverifikationsoperation direkt an Speicherzellen angelegt, welche auf den ersten Programmierzustand P1 programmiert worden sind. Während jeder nachfolgenden Programmierschleife, welche durchgeführt wird (beispielsweise Schleife 1, Schleife 2 ... Schleife N) werden eine untere zweite Programmierzustandsverifikationsspannung Vf2f und eine obere zweite Programmierzustandsverifikationsspannung Vf2n während einer Programmierverifikationsoperation angelegt, welche auf Speicherzellen gerichtet ist, die zu dem zweiten Programmierzustand P2 programmiert worden sind, und eine untere dritte Programmierzustandsverifikationsspannung Vf3f und eine obere dritte Programmierzustandsverifikationsspannung Vf3n werden während einer Programmierverifikationsoperation angelegt, welche auf Speicherzellen gerichtet ist, welche zu dem dritten Programmierzustand P3 programmiert worden sind.
In diesem Zusammenhang können irgendeine oder mehrere der Verifikationsspannungen, welche routinemäßig während einer Programmierverifikationsoperation verwendet werden, und sich (beispielsweise) von der unteren ersten Programmierzustandsverifikationsspannung Vf1f bis zu der unteren dritten Programmierzustandsverifikationsspannung Vf3f erstrecken, verwendet werden, um eine designierte ferne Speicherzellgruppierung von einer designierten nahen Speicherzellgruppierung zu unterscheiden.
Und konsistent mit der vorangehend beschriebenen Ausführungsform kann, da die ferne Speicherzellgruppierung mit einer niedrigeren Verifikationsspannung in Vergleich zu derjenigen der nahen Speicherzellgruppierung versorgt werden kann, sie programmiert werden, so dass sie eine niedrigere Grenzspannung hinsichtlich desselben Programmierzustands hat. Die nichtflüchtige Speichervorrichtung 400 kann demnach eine Programmiergeschwindigkeitsdifferenz zwischen der nahen und fernen Speicherzellgruppierung durch ein Vorsehen von verschiedenen Pegeln von Verifikationsspannungen kompensieren.
Eine Programmieroperation gemäß einer Ausführungsform des erfinderischen Konzepts kann während einer relativ kurzen Programmierausführungszeit durchgeführt werden. Ebenso können, da ein Zielprogrammierspannungspegel einer fernen Speicherzelle niedriger ist als derjenige einer nahen Speicherzelle, zusätzliche Programmierschleifen zum Erhöhen der Grenzspannung der fernen Speicherzelle nicht benötigt werden. Wenn die Anzahl von Programmierschleifen abnimmt, kann eine nichtflüchtige Speichervorrichtung eine verringerte Programmierzeit und Programmierstörung haben.
Zusätzlich kann während einer Leseoperation die Steuerlogik 470 der nichtflüchtigen Speichervorrichtung 400 in 8 verwendet werden, um die Seitenpufferschaltung 440 zu steuern, so dass sie Speicherzellen unter Verwendung einer Grob-/Fein-Abtastherangehensweise verifiziert. Dies kann durchgeführt werden, um ein Abtastrauschen während der Leseoperation zu kompensieren. In der Grob-/Fein-Abtastherangehensweise kann (können) irgendeine oder mehrere der ersten bis dritten Verifikationsspannungen Vf1f bis Vf3f als Grob-Verifikationsspannung(en) für Speicherzellen in der nahen Speicherzellgruppierung verwendet werden.
Hier wird die Grob-/Fein-Abtastherangehensweise, in der ausgewählte Speicherzellen kontinuierlich zwei (2) mal, unter Verwendung verschiedener Verifikationsspannungen abgetastet werden zum Verringern von einem Gesamtabtastrauschen verwendet. Das heißt, eine Grob-/Fein-Abtastoperation kann zuerst durchgeführt werden, in welcher ausgewählte Speicherzellen unter Verwendung eines Pegels geringer als einem gegebenen Zielverifikationspegel abgetastet werden. Als ein Ergebnis wird es ausgewählte bestimmte Aus-Zellen unter den abgetasteten Speicherzellen gemäß der Grob-/Fein-Abtastoperation geben. Dann wird eine Fein-Abtastoperation durchgeführt werden, in welcher die ausgewählten Aus-Zellen wiederum unter Verwendung des Zielverifikationspegels abgetastet werden. Daten, welche durch die Fein-Abtastoperation abgetastet und gelatcht werden, werden als finale beziehungsweise letztendliche Daten betrachtet.
Die nichtflüchtige Speichervorrichtung 400 der 8 kann eine Verifikationsspannung verwenden, welche an eine ferne Speicherzellgruppierung angelegt wird, als eine Grob-Verifikationsspannung an Speicherzellen, welche in der nahen Speicherzellgruppierung designiert sind. Da ein An-Zell-Strom während der Fein-Abtastoperation, welche auf jeweiligen Speicherzellen in der nahen Speicherzellgruppierung durchgeführt wird, verringert wird, kann ein gemeinsames Sourceleitungs(CSL)-Rauschen verringert werden.
11 ist ein Flussdiagramm, welches ein Datenverarbeitungsverfahren zusammenfasst, welches durch eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts ausgeführt werden kann. Bezug nehmend auf 11 kann eine Datenverarbeitungsoperation, welche auf die nichtflüchtige Speichervorrichtung gerichtet ist, eine Programmieroperation und/oder eine Leseoperation aufweisen.
Als Erstes werden Zielspeicherzellen in einem Speicherzellenarray programmiert, welches in eine Mehrzahl von Speicherzellengruppen unterteilt worden ist (S110). Das Speicherzellenarray kann in die Mehrzahl von Speicherzellengruppen gemäß einem oder mehreren Referenzabstand(abständen) von einer Programmierspannungsquelle unterteilt sein. Während der Programmieroperation wird eine Programmierspannung an eine ausgewählte Wortleitung angelegt werden, und die unterschiedlichen Speicherzellengruppen werden aufgrund (beispielsweise) der Wortleitungskapazität unterschiedliche Programmierzeiten erfahren.
Als Nächstes wird eine Programmierverifikationsoperation für die Zielspeicherzelle durchgeführt (S120) wenn die Programmierverifikationsoperation fehlschlägt (S130 = nein), werden die Zielspeicherzellen wiederum programmiert und verifiziert (S110, S120) bis zu einer solchen Zeit, wenn die Programmierverifikationsoperation nicht fehlschlägt.
Die Programmieroperation und die Programmierverifikationsoperation können gemäß Speicherzellengruppen, welche innerhalb des Speicherzellenarrays wie oben stehend beschrieben designiert sind, durchgeführt werden. Insbesondere kann die Programmierverifikationsoperation derart durchgeführt werden, dass eine ferne Speicherzellengruppe einen Zielprogrammierspannungspegel hat, welcher niedriger ist als derjenige einer nahen Speicherzellengruppe. Als ein Ergebnis können die nahe und die ferne Speicherzellengruppe programmiert werden, so dass sie untersehiedliche Grenzspannungspegel hinsichtlich desselben Programmierzustandes haben.
Beispielsweise kann die Programmierverifikationsoperation derart durchgeführt werden, dass verschiedene Pegel von Programmierverifikationsspannungen an die nahe und ferne Speicherzellengruppe angelegt werden. Da die nahe und ferne Speicherzellengruppe dieselbe Wortleitung gemeinsam verwenden, kann eine Programmierverifikationsspannung an eine Wortleitung mehrere Male angelegt werden.
In anderen beispielhaften Ausführungsformen kann die Programmierverifikationsoperation derart durchgeführt werden, dass verschiedene Pegel von Vor-Ladespannungen an die nahe und die ferne Speicherzellengruppe angelegt werden. Eine Vor-Ladespannung, welche an die ferne Speicherzellengruppe angelegt wird, kann niedriger sein als eine Vor-Ladespannung, welche an die nahe Speicherzellengruppe angelegt wird.
In noch anderen beispielhaften Ausführungsformen kann die Programmierverifikationsoperation derart durchgeführt werden, dass verschiedene Pegel von gemeinsamen Sourceleitungsspannungen an die nahe und ferne Speicherzellengruppe angelegt werden. Eine gemeinsame Sourceleitungsspannung, welche an die ferne Zellgruppe angelegt wird, kann höher sein als eine gemeinsame Sourceleitungsspannung, welche an die nahe Zellgruppe angelegt wird.
In noch anderen beispielhaften Ausführungsformen kann die Programmierverifikationsoperation derart durchgeführt werden, dass Entwicklungszeiten der nahen und der fernen Speicherzellengruppe unterschiedlich sind. Eine Entwicklungszeit der fernen Speicherzellengruppe kann kürzer sein als diejenige der nahen Speicherzellengruppe.
Mit der oben beschriebenen Verifikationsoperation können die nahe und die ferne Speicherzellengruppe programmiert werden, so dass sie unterschiedliche Grenzspannungspegel hinsichtlich desselben Programmierzustandes haben.
Eine nachfolgende Leseoperation muss all dem Vorstehenden entsprechen. Demnach wird zu einem späteren Punkt eine Leseoperation auf die vorangehend programmierten (Ziel-)Speicherzellen gerichtet (S140). Hier wird wiederum die Leseoperation als eine Funktion von Speicherzellgruppierungen innerhalb des Speicherzellenarray durchgeführt werden.
Beispielsweise kann die Leseoperation Speicherzellen auf der Basis von bestimmten Steuerspannungen unterscheiden, welche durch die Programmierverifikationsoperation definiert sind (S120). Obwohl die nahe und die ferne Speicherzellengruppe unterschiedliche Grenzspannungspegel hinsichtlich desselben Programmierzustandes haben, kann die Leseoperation durchgeführt werden, um bestimmt zu werden, dass derselbe Programmierzustand vorhanden ist.
Beispielsweise kann die Leseoperation derart durchgeführt werden, dass verschiedene Pegel von Lesespannungen an die nahe und die ferne Speicherzellengruppe angelegt werden. Da die nahe und die ferne Speicherzellengruppe dieselbe Wortleitung gemeinsam verwenden, kann eine Lesespannung an eine Wortleitung mehrere Male angelegt werden.
In anderen beispielhaften Ausführungsformen kann die Leseoperation derart durchgeführt werden, dass verschiedene Pegel von Vor-Ladespannungen an die nahe und die ferne Speicherzellengruppe angelegt werden. Eine Vor-Ladespannung, welche an die ferne Speicherzellengruppe angelegt wird, kann niedriger sein als eine Vor-Ladespannung, welche an die nahe Speicherzellengruppe angelegt wird.
In noch anderen beispielhaften Ausführungsformen kann die Leseoperation derart durchgeführt werden, dass verschiedene Pegel von gemeinsamen Sourceleitungsspannungen an die nahe und ferne Speicherzellengruppe angelegt werden. Eine gemeinsame Sourceleitungsspannung, welche an die ferne Zellgruppe angelegt wird, kann höher sein als eine gemeinsame Sourceleitungsspannung, welche an die nahe Zellgruppe angelegt wird.
In noch anderen beispielhaften Ausführungsformen kann die Leseoperation derart durchgeführt werden, dass Entwicklungszeiten der nahen und der fernen Speicherzellengruppe unterschiedlich sind. Eine Entwicklungszeit der fernen Speicherzellengruppe kann kürzer sein als diejenige der nahen Speicherzellengruppe.
Die oben beschriebene nichtflüchtige Speichervorrichtung und das Datenverarbeitungsverfahren können während einer kurzen Programmierausführungszeit durchführt werden. Der Grund kann sein, dass es keine Notwendigkeit gibt, eine Programmierspannung während einer langen Zeit anzulegen. Ebenso mag, da ein Zielprogrammierspannungspegel einer fernen Zelle niedriger ist als derjenige einer nahen Zelle, zusätzliche Programmierschleifen zum Erhöhen einer Grenzspannung einer fernen Zelle nicht benötigt werden. Wenn die Anzahl von Programmierschleifen abnimmt, kann eine nichtflüchtige Speichervorrichtung eine verringerte Programmierzeit und Programmierstörung haben.
12 ist ein Diagramm, welches das Speicherzellenarray 110 der 1 gemäß bestimmten Ausführungsformen des erfinderischen Konzept veranschaulicht. Bezug nehmend auf 11 kann ein Speicherzellenarray 110 eine Mehrzahl von Speicherblöcken BLK1 bis BLKz aufweisen, von welchen jeder gebildet ist, so dass er eine dreidimensionale Struktur (oder eine vertikale Struktur) hat. Beispielsweise kann jeder der Speicherblöcke BLK1 bis BLKz Strukturen aufweisen, welche sich entlang einer ersten bis dritten Richtung erstrecken. Obwohl in 12 nicht gezeigt, kann jeder der Speicherblöcke BLK1 bis BLKz eine Mehrzahl von Zellsträngen aufweisen, welche sich entlang der zweiten Richtung erstrecken. Obwohl in 12 nicht gezeigt, kann eine Mehrzahl von Zellsträngen von einer anderen entlang der ersten und dritten Richtung beabstandet sein.
Zellstränge (nicht gezeigt) in einem Speicherblock können mit einer Mehrzahl von Bitleitungen, einer Mehrzahl von Strangauswahlleitungen, einer Mehrzahl von Wortleitungen, einer oder mehreren Masseauswahlleitungen und einer gemeinsamen Sourceleitung verbunden sein.
Die Mehrzahl von Speicherblöcken BLK1 bis BLKz kann durch einen Adressdecoder 120 in 1 ausgewählt werden. Beispielsweise kann der Adressdecoder 120 konfiguriert sein, so dass er einen Speicherblock übereinstimmend mit einer Eingabeadresse ADDR aus der Mehrzahl von Speicherblöcken BLK1 bis BLKz auswählt. Ein Löschen, Programmieren und Lesen kann auf dem ausgewählten Speicherblock getätigt werden. Die Mehrzahl von Speicherblöcken BLK1 bis BLKz wird vollständiger unter Bezugnahme auf die 13 bis 16 beschrieben werden.
13 ist eine Draufsicht auf einen Abschnitt des einen Speicherblocks der 12 gemäß einer Ausführungsform des erfinderischen Konzepts. 14 ist eine perspektivische Ansicht, aufgenommen entlang einer Linie IV-IV' in 13. 15 ist eine Querschnittsansicht, aufgenommen entlang einer Linie IV-IV' in 13.
Bezug nehmend auf die 13, 14 und 15 können dreidimensionale Strukturen, welche sich entlang einer ersten bis dritten Richtung erstrecken, vorgesehen sein.
Ein Substrat 1110 kann vorgesehen sein. Das Substrat 1110 kann eine Wanne sein, welche beispielsweise einen ersten Leitfähigkeitstyp hat. Das Substrat 1110 kann eine p-Wanne sein, in welche das Gruppe-III-Element wie beispielsweise Bor injiziert wird. Das Substrat 1110 kann eine Taschen-p-Wanne sein, welche innerhalb einer n-Wanne vorgesehen ist. Untenstehend wird angenommen, dass das Substrat 1110 eine p-Wanne ist (oder eine Taschen-p-Wanne). Das Substrat 1110 ist jedoch nicht auf einen p-Typ beschränkt.
Eine Mehrzahl von gemeinsamen Sourcebereichen CSR, welche sich entlang der ersten Richtung erstrecken, kann in dem Substrat 1110 vorgesehen sein. Die gemeinsamen Sourcebereiche CSR können voneinander entlang der zweiten Richtung beabstandet sein. Die gemeinsamen Sourcebereiche CSR können gemeinsam verbunden sein, um eine gemeinsame Sourceleitung zu bilden.
Die gemeinsamen Sourcebereiche CSR können einen zweiten Leitfähigkeitstyp unterschiedlich von demjenigen des Substrats 1110 haben. Beispielsweise können die gemeinsamen Sourcebereiche CSR vom n-Typ sein. Unten stehend wird angenommen, dass die gemeinsamen Sourcebereiche CSR der n-Typ sind. Die gemeinsamen Sourcebereiche CSR sind jedoch nicht auf den n-Typ beschränkt.
Zwischen zwei benachbarten Bereichen der gemeinsamen Sourcebereiche CSR kann eine Mehrzahl von Isoliermaterialien 1120 und 1120a sequenziell auf dem Substrat 1110 entlang der dritten Richtung (das heißt einer Richtung rechtwinklig zu dem Substrat 1110) vorgesehen sein. Die Isoliermaterialien 1120 und 1120a können entlang der dritten Richtung beabstandet sein. Die Isoliermaterialien 1120 und 1120a können sich entlang der ersten Richtung erstrecken. Beispielsweise können die Isoliermaterialien 1120 und 1120a ein Isoliermaterial wie beispielsweise einen Halbleiteroxidfilm aufweisen. Das Isoliermaterial 1120a, welches mit dem Substrat 1100 in Kontakt steht, kann dünner in der Dicke sein als andere Isoliermaterialien 1120.
Zwischen zwei benachbarten Bereichen der gemeinsamen Sourcebereiche CSR kann eine Mehrzahl von Säulen PL sequenziell entlang der ersten Richtung angeordnet sein, so dass sie die Mehrzahl von Isoliermaterialien 1120 und 1120a entlang der zweiten Richtung durchdringt. Beispielsweise können die Säulen PL mit dem Substrat 1110 durch die Isoliermaterialien 1120 und 1120a in Kontakt stehen.
In beispielhaften Ausführungsformen können die Säulen PL zwischen zwei benachbarten gemeinsamen Sourcebereichen CSR entlang der ersten Richtung beabstandet sein. Die Säulen PL können in Reihe entlang der ersten Richtung angeordnet sein.
In beispielhaften Ausführungsformen können die Säulen PL jeweils aus einer Mehrzahl von Materialien gebildet sein. Jede der Säulen PL kann einen Kanalfilm 1140 und ein inneres Material 1150, welches innerhalb des Kanalfilms 1140 vorgesehen ist, aufweisen.
Die Kanalfilme 1140 können ein Halbleitermaterial (beispielsweise Silizium) aufweisen, welches einen ersten Leitfähigkeitstyp hat. Beispielsweise können die Kanalfilme 1140 ein Halbleitermaterial (beispielsweise Silizium) aufweisen, welches denselben Typ wie das Substrat 1110 hat. Die Kanalfilme 1140 können einen intrinsischen Halbleiter aufweisen, welcher ein Nicht-Leiter ist.
Die inneren Materialien 1150 können ein Isoliermaterial aufweisen. Beispielsweise können die inneren Materialien 1150 ein Isoliermaterial wie beispielsweise Siliziumoxid aufweisen. Alternativ können die inneren Materialien 1150 einen Luftspalt aufweisen.
Zwischen zwei benachbarten Bereichen der gemeinsamen Sourcebereiche CSR können Informationsspeicherfilme 1160 auf freiliegenden Oberflächen der Isoliermaterialien 1120 und 1120a und den Säulen PL vorgesehen sein. Die Informationsspeicherfilme 1160 können Informationen durch ein Einfangen oder Entladen von Ladungen speichern.
Zwischen zwei benachbarten gemeinsamen Sourcebereichen CSR und zwischen den Isoliermaterialien 1120 und 1120a können leitfähige Materialien CM1 bis CM8 auf freiliegenden Oberflächen der Informationsspeicherfilme 1160 vorgesehen sein. Die leitfähigen Materialien CM1 bis CM8 können sich entlang der ersten Richtung erstrecken. Die leitfähigen Materialien CM1 bis CM8 auf den gemeinsamen Sourcebereichen CSR können durch Wortleitungsschnitte getrennt sein. Die gemeinsamen Sourcebereiche CSR können durch die Wortleitungsschnitte freigelegt sein. Die Wortleitungsschnitte können sich entlang der ersten Richtung erstrecken.
In beispielhaften Ausführungsformen können die leitfähigen Materialien CM1 bis CM8 ein metallisches leitfähiges Material aufweisen. Die leitfähigen Materialien CM1 bis CM8 können ein nichtmetallisches leitfähiges Material wie beispielsweise Polysilizium aufweisen.
In beispielhaften Ausführungsformen können Informationsspeicherfilme 1160, welche auf einer oberen Oberfläche eines Isoliermaterials, welches an der obersten Schicht aus den Isoliermaterialien 1120 und 1120a platziert ist, entfernt werden. Beispielshaft können Informationsspeicherfilme, welche an Seiten entgegengesetzt den Säulen PL aus den Seiten der Isoliermaterialien 1120 und 1120a vorgesehen sind, entfernt werden.
Eine Mehrzahl von Drains 1320 kann jeweils auf der Mehrzahl von Säulen PL vorgesehen sein. Die Drains 1320 können ein Halbleitermaterial (beispielsweise Silizium) aufweisen, welches beispielsweise einen zweiten Leitfähigkeitstyp hat. Die Drains 1320 können ein n-Typ-Halbleitermaterial (beispielsweise Silizium) aufweisen. Unten stehend wird angenommen, dass die Drains 1320 n-Typ Silizium aufweisen. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Die Drains 1320 können zu der Oberseite der Kanalfilme 1140 der Säulen PL erstreckt beziehungsweise erweitert werden.
Bitleitungen BL, welche sich in der zweiten Richtung erstrecken, können auf den Drains 1320 vorgesehen sein, so dass sie voneinander entlang der ersten Richtung beabstandet sind. Die Bitleitungen BL können mit den Drains 1320 gekoppelt sein. In beispielhaften Ausführungsformen können die Drains 1320 und die Bitleitungen BL über Kontaktstecker (nicht gezeigt) verbunden sein. Die Bitleitungen BL können ein metallisches leitfähiges Material aufweisen. Alternativ können die Bitleitungen BL ein nichtmetallisches leitfähiges Material wie beispielsweise Polysilizium aufweisen.
Die leitfähigen Materialien CM1 bis CM8 können gemäß einem Abstand von dem Substrat 1110 eine erste bis achte Höhe haben.
Die Mehrzahl von Säulen PL kann eine Mehrzahl von Zellsträngen zusammen mit den Informationsspeicherfilmen 1160 und der Mehrzahl von leitfähigen Materialien CM1 bis CM8 bilden. Jede der Säulen PL kann einen Zellstrang mit Informationsspeicherfilmen 1160 und benachbarten leitfähigen Materialien CM1 bis CM8 bilden.
Die Säulen können auf dem Substrat 1110 entlang Zeilen- und Spaltenrichtungen vorgesehen sein. Die achten leitfähigen Materialien CM8 können Zeilen konstituieren. Säulen, welche mit dem achten leitfähigen Material CM8 verbunden sind, können eine Zeile konstituieren. Die Bitleitungen BL können Spalten konstituieren. Säulen, welche mit derselben Bitleitung BL verbunden sind, können eine Spalte konstituieren. Die Säulen PL können eine Mehrzahl von Strängen konstituieren, welche entlang Zeilen- und Spaltenrichtungen zusammen mit den Informationsspeicherfilmen 1160 und der Mehrzahl von leitfähigen Materialien CM1 bis CM8 angeordnet sind. Jeder Zellstrang kann eine Mehrzahl von Zelltransistoren CT aufweisen, welche in einer Richtung rechtwinklig zu dem Substrat 1110 geschichtet sind.
16 ist eine vergrößerte Ansicht, welche einen der Zelltransistoren in 15 veranschaulicht. Bezug nehmend auf die 13 bis 16 können Zelltransistoren CT aus leitfähigen Materialien CM1 bis CM8, Säulen PL und Informationsspeicherfilmen 1160, welche zwischen den leitfähigen Materialien CM1 bis CM8 und den Säulen PL vorgesehen sind, gebildet sein.
Die Informationsspeicherfilme 1160 können sich zu oberen Oberflächen und unteren Oberflächen der leitfähigen Materialien CM1 bis CM8 von Bereichen zwischen den leitfähigen Materialien CM1 bis CM8 und den Säulen PL erstrecken. Jeder der Informationsspeicherfilme 1160 kann einen ersten bis dritten Unter-Isolierfilm 1170, 1180 und 1190 aufweisen.
In den Zelltransistoren CT können die Kanalfilme 1140 der Säulen PL dasselbe p-Typ Silizium wie das Substrat 1110 aufweisen. Die Kanalfilme 1140 können als Körper von Zelltransistoren CT agieren. Die Kanalfilme 1140 können in einer Richtung rechtwinklig zu dem Substrat 1110 gebildet sein. Die Kanalfilme 1140 der Säulen PL können als vertikaler Körper agieren. Vertikale Kanäle können an den Kanalfilmen 1140 gebildet sein.
Die ersten Unter-Isolierfilme 1170 benachbart zu den Säulen PL können als Tunnelisolierfilme der Zelltransistoren CT agieren. Beispielsweise können die ersten Unter-Isolierfilme 1170 jeweils einen thermalen beziehungsweise thermischen Oxidfilm aufweisen. Die ersten Unter-Isolierfilme 1170 können jeweils einen Siliziumoxidfilm aufweisen.
Die zweiten Unter-Isolierfilme 1180 können als Ladungsspeicherfilme der Zelltransistoren CT agieren. Beispielsweise können die zweiten Unter-Isolierfilme 1180 jeweils als ein Ladungsfallenfilm agieren. Beispielsweise können die zweiten Unter-Isolierfilme 1180 jeweils einen Nitridfilm oder einen Metalloxidfilm aufweisen.
Die dritten Unter-Isolierfilme 1190 benachbart zu den leitfähigen Materialien CM1 bis CM8 können als Sperrisolierfilme der Zelltransistoren CT agieren. In beispielhaften Ausführungsformen können die dritten Unter-Isolierfilme 1190 aus einer einzelnen Schicht oder mehreren Schichten gebildet sein. Die dritten Unter-Isolierfilme 1190 können ein hoch-dielektrischer Film (beispielsweise ein Aluminiumoxidfilm, ein Hafniumoxidfilm etc.) sein, welche eine dielektrische Konstante haben, welche größer ist als diejenige der ersten und zweiten Unter-Isolierfilme 1170 und 1180. Die dritten Unter-Isolierfilme 1190 können jeweils einen Siliziumoxidfilm aufweisen.
In beispielhaften Ausführungsformen können die ersten bis dritten Unter-Isolierfilme 1170 bis 1190 ONA (Oxid-Nitrid-Aluminium-Oxid) oder ONO (Oxid-Nitrid-Oxid) konstituieren.
Die Mehrzahl von leitfähigen Materialien CM1 bis CM8 kann jeweils als ein Gate (oder ein Steuergate) agieren.
Das heißt, dass die Mehrzahl von leitfähigen Materialien CM1 bis CM8, welche als Gates (oder Steuergates) agieren, die dritten Unter-Isolierfilme 1190, welche als Sperrisolierfilme agieren, die zweiten Unter-Isolierfilme 1180, welche als Ladungsspeicherfilme agieren, die ersten Unter-Isolierfilme 1170, welche als Tunnelisolierfilme agieren, und die Kanalfilme 1140, welche als vertikale Körper agieren, eine Mehrzahl von Zelltransistoren CT konstituieren können, welche in einer Richtung rechtwinklig zu dem Substrat 1110 geschichtet sind. Beispielhaft können die Zelltransistoren CT ein Ladungsfallentyp-Zelltransistor sein.
Der Zelltransistor CT kann für verschiedene Zwecke gemäß der Höhe verwendet werden. Beispielsweise können unter den Zelltransistoren CT Zelltransistoren, welche wenigstens eine Höhe haben und an einem oberen Abschnitt platziert sind, als Strangauswahltransistoren verwendet werden. Die Strangauswahltransistoren können konfiguriert sein, so dass sie Schaltoperationen zwischen Zellsträngen und Bitleitungen durchführen. Unter den Zelltransistoren CT können Zelltransistoren, welche wenigstens eine Höhe haben und an einem unteren Abschnitt platziert sind, als Masseauswahltransistoren verwendet werden. Die Masseauswahltransistoren können konfiguriert sein, so dass sie Schaltoperationen zwischen Zellsträngen und einer gemeinsamen Sourceleitung, welche aus gemeinsamen Sourcebereichen CSR gebildet ist, durchführen. Zelltransistoren zwischen Zelltransistoren, welche als Strang- und Masseauswahltransistoren verwendet werden, können als Speicherzellen und Dummy-Speicherzellen verwendet werden.
Die leitfähigen Materialien CM1 bis CM8 können sich entlang der ersten Richtung erstrecken, so dass sie mit der Mehrzahl von Säulen PL verbunden sind. Die leitfähigen Materialien CM1 bis CM8 können leitfähige Leitungen konstituieren, welche Zelltransistoren CT der Säulen PL verbinden. In beispielhaften Ausführungsformen können die leitfähigen Materialien CM1 bis CM8 gemäß der Höhe als eine Strangauswahlleitung, eine Masseauswahlleitung, eine Wortleitung oder eine Dummy-Wortleitung verwendet werden.
Leitfähige Leitungen, welche Zelltransistoren, welche als Strangauswahltransistoren verwendet werden, verbinden, können als Strangauswahlleitungen verwendet werden. Leitfähige Leitungen, welche Zelltransistoren verbinden, welche als Masseauswahltransistoren verwendet werden, können als Masseauswahlleitungen verwendet werden. Leitfähige Leitungen, welche Zelltransistoren verbinden, welche als Speicherzellen verwendet werden, können als Wortleitungen verwendet werden. Leitfähige Leitungen, welche Zelltransistoren verbinden, welche als Dummy-Speicherzellen verwendet werden, können als Dummy-Wortleitungen verwendet werden.
17 ist eine äquivalente Schaltung für den Teil EC einer Draufsicht in 13 gemäß einer Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf die 13 bis 17 können Zellstränge CS11, CS12, CS21 und CS22 zwischen Bitleitungen BL1 und BL2 und einer gemeinsamen Sourceleitung CSL vorgesehen sein. Zellstränge CS11 und CS21 können zwischen der ersten Bitleitung BL1 und der gemeinsamen Sourceleitung CSL verbunden sein, und Zellstränge CS12 und CS22 können zwischen der zweiten Bitleitung BL2 und der gemeinsamen Sourceleitung CSL verbunden sein.
Gemeinsame Sourcebereiche CSR können gemeinsam verbunden sein, um eine gemeinsame Sourceleitung CSL zu bilden.
Die Zellstränge CS11, CS12, CS21 und CS22 können vier Säulen eines Teils EC einer Draufsicht in 13 entsprechen. Die vier Säulen können vier Zellstränge CS11, CS12, CS21 und CS22 zusammen mit leitfähigen Materialien CM1 bis CM8 und Informationsspeicherfilmen 1160 konstituieren.
In beispielhaften Ausführungsformen können die ersten leitfähigen Materialien CM1 Masseauswahltransistoren GST mit den Informationsspeicherfilmen 1160 und den Säulen PL konstituieren. Die ersten leitfähigen Materialien CM1 können eine Masseauswahlleitung GSL bilden. Die ersten leitfähigen Materialien CM1 können verbunden sein, um eine Masseauswahlleitung GSL zu bilden.
Das zweite bis siebte leitfähige Material CM2 bis CM7 kann eine erste bis sechste Speicherzelle MC1 bis MC6 mit den Informationsspeicherfilmen 1160 und den Säulen PL konstituieren. Das zweite bis siebte leitfähige Material CM2 bis CM7 kann als zweite bis sechste Wortleitung WL2 bis WL6 verwendet werden.
Das zweite leitfähige Material CM2 kann verbunden beziehungsweise miteinander verbunden sein, um die erste Wortleitung WL1 zu bilden. Das dritte leitfähige Material CM3 kann verbunden sein, um die zweite Wortleitung WL2 zu bilden. Das vierte leitfähige Material CM4 kann verbunden sein, um die dritte Wortleitung WL3 zu bilden. Das fünfte leitfähige Material CM5 kann verbunden sein, um die vierte Wortleitung WL4 zu bilden. Das sechste leitfähige Material CM6 kann verbunden sein, um die fünfte Wortleitung WL5 zu bilden. Das siebte leitfähige Material CM7 kann verbunden sein, um die sechste Wortleitung WL6 zu bilden.
Die achten leitfähigen Materialien CM8 können Strangauswahltransistoren SST mit den Informationsspeicherfilmen 1160 und den Säulen PL konstituieren. Die achten leitfähigen Materialien CM8 können Strangauswahlleitungen SSL1 und SSL2 bilden.
Speicherzellen derselben Höhe können gemeinsam mit einer Wortleitung verbunden sein. Demzufolge kann, wenn sie an eine Wortleitung einer bestimmten Höhe angelegt wird, eine Spannung an alle Zellstränge CS11, CS12, CS21 und CS22 angelegt werden.
Zellstränge in verschiedenen Zeilen können jeweils mit verschiedenen Strangauswahlleitungen SSL1 und SSL2 verbunden sein. Die Zellstränge CS11, CS12, CS21 und CS22 können durch die Zeile durch ein Wählen oder Nicht-Auswählen der Strangauswahlleitungen SSL1 und SSL2 ausgewählt oder nicht-ausgewählt werden. Beispielsweise können Zellstränge ((CS11 und CS12) oder (CS21 und CS22)), welche mit einer nicht-ausgewählten Strangauswahlleitung SSL1 oder SSL2 verbunden sind, elektrisch von den Bitleitungen BL1 und BL2 getrennt werden. Zellstränge ((CS21 und CS22) oder (CS11 und CS12)), welche mit einer ausgewählten Strangauswahlleitung SSL2 oder SSL1 verbunden sind, können elektrisch mit den Bitleitungen BL1 und BL2 verbunden werden.
Die Zellstränge CS11, CS12, CS21 und CS22 können mit den Bitleitungen BL1 und BL2 durch die Spalte verbunden sein. Die Zellstränge CS11 und CS21 können mit der Bitleitung BL1 verbunden sein und die Zellstränge CS12 und CS22 können mit der Bitleitung BL2 verbunden sein. Die Zellstränge CS11, CS12, CS21 und CS22 können durch die Spalte ausgewählt und nicht-ausgewählt werden durch ein Auswählen und Nicht-Auswählen der Bitleitungen BL1 und BL2.
18 ist ein Blockschaltbild, welches ein Speicherkartensystem veranschaulicht, welches eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren kann. Ein Speicherkartensystem 2000 kann einen Host 2100 und eine Speicherkarte 2200 aufweisen. Der Host 2100 kann einen Hostcontroller 2110, eine Hostverbindungseinheit 2120 und einen DRAM 2130 aufweisen.
Der Host 2100 kann Daten zu der Speicherkarte 2200 schreiben und Daten von der Speicherkarte 2200 lesen. Der Hostcontroller 2110 kann einen Befehl (beispielsweise einen Schreibbefehl), ein Taktsignal CLK, welches von einem Takterzeuger (nicht gezeigt) in dem Host 2100 erzeugt wird, und Daten zu der Speicherkarte 2200 über die Hostverbindungseinheit 2120 senden. Der DRAM 2130 kann ein Hauptspeicher des Hosts 2100 sein.
Die Speicherkarte 2200 kann eine Kartenverbindungseinheit 2210, einen Kartencontroller 2220 und einen Flashspeicher 2230 aufweisen. Der Kartencontroller 2220 kann Daten in dem Flashspeicher 2230 als Antwort auf einen Befehl, welcher über die Kartenverbindungseinheit 2210 zugeführt wird, speichern. Die Daten können in Synchronisation mit einem Taktsignal gespeichert werden, welches von einem Takterzeuger (nicht gezeigt) in dem Kartencontroller 2220 erzeugt wird. Der Flashspeicher 2230 kann Daten, welche von dem Host 2100 übertragen werden, speichern. Beispielsweise kann in einem Fall, in dem der Host 2100 eine Digitalkamera ist, die Speicherkarte 2200 Abbildungsdaten speichern.
In dem Speicherkartensystem 2000 der 18 kann eine Zielprogrammierspannung gemäß einem Abstand von einer Programmierspannungsquelle bei einer Datenprogrammieroperation des Flashspeichers 2230 variieren. Eine Programmieroperation des Speicherkartensystems 2000 kann während einer kurzen Programmierausführungszeit durchgeführt werden. Ebenso kann, wenn die Anzahl von Programmierschleifen zum Programmieren abnimmt, das Speicherkartensystem 2000 eine verringerte Programmierzeit und Programmierstörung haben.
19 ist ein Blockschaltbild, welches ein Festkörperlaufwerks(SSD = Solid State Drive)-System veranschaulicht, welches eine Speichervorrichtung, auf die das erfinderische Konzept angewandt ist, inkorporieren kann. Bezug nehmend auf 19 kann ein Festkörperlaufwerk(SSD)-System 3000 einen Host 3100 und ein SSD 3200 aufweisen. Der Host 3100 kann eine Hostschnittstelle 3111, einen Hostcontroller 3120 und einen DRAM 3130 aufweisen.
Der Host 3100 kann Daten in das SSD 3200 schreiben oder Daten von dem SSD 3200 lesen. Der Hostcontroller 3120 kann Signale SGL wie beispielsweise einen Befehl, eine Adresse, ein Steuersignal und dergleichen zu dem SSD 3200 über die Hostschnittstelle 3111 übertragen. Der DRAM 3130 kann ein Hauptspeicher des Hosts 3100 sein.
Das SSD 3200 kann Signale SGL mit dem Host 3100 über das Hostinterface 3211 austauschen und kann mit einer Leistung über einen Leistungsverbinder 3221 versorgt werden. Das SSD 3200 kann eine Mehrzahl von nichtflüchtigen Speichern 3201 bis 320n, einen SSD-Controller 3210 und eine Hilfsleistungsversorgung 3220 aufweisen. Hierin können die nichtflüchtigen Speicher 3201 bis 320n durch nicht nur einen NAND-Flashspeicher, sondern auch nichtflüchtige Speicher wie beispielsweise PRAM, MRAM, ReRAM und so weiter implementiert sein.
Die Mehrzahl von nichtflüchtigen Speichern 3201 bis 320n kann als ein Speichermedium des SSD 3200 verwendet werden. Die Mehrzahl von nichtflüchtigen Speichern 3201 bis 320n kann mit dem SSD-Controller 3210 über eine Mehrzahl von Kanälen CH1 bis CHn verbunden sein. Ein Kanal kann mit einem oder mehreren nichtflüchtigen Speichern verbunden sein. Nichtflüchtige Speicher, welche mit einem Kanal verbunden sind, können mit demselben Datenbus verbunden sein.
Der SSD-Controller 3210 kann Signale SGL mit dem Host 3100 über das Hostinterface 3211 austauschen. Hierin können die Signale SGL einen Befehl, eine Adresse, Daten und dergleichen aufweisen. Der SSD-Controller 3210 kann konfiguriert sein, so dass er Daten zu oder von einem entsprechenden nichtflüchtigen Speicher gemäß einem Befehl des Host 3100 schreibt oder liest. Der SSD-Controller 3210 wird vollständiger unter Bezugnahme auf 20 beschrieben werden.
Die Hilfsleistungsversorgung 3220 kann mit dem Host 3100 über den Leistungsverbinder 3221 verbunden sein. Die Hilfsleistungsversorgung 3220 kann durch eine Leistung PWR von dem Host 3100 geladen werden. Die Hilfsleistungsversorgung 3220 kann innerhalb oder außerhalb des SSD 3200 platziert sein. Beispielsweise kann die Hilfsleistungsversorgung 3220 auf ein Mainboard gebracht werden, um eine Hilfsleistung für das SSD 3200 bereitzustellen.
20 ist ein Blockschaltbild, welches den SSD-Controller 3210 der 19 weiter veranschaulicht. Bezug nehmend auf 20 kann der SSD-Controller 3210 eine NVM-Schnittstelle 3211, eine Hostschnittstelle 3212, eine Verschlüsselungsschaltung 3213, eine Steuerereinheit 3214 und einen SRAM 3215 aufweisen.
Die NVM-Schnittstelle 3211 kann Daten, welche jeweils von einem Hauptspeicher eines Host 3100 zu Kanälen CH1 bis CHn übertragen werden, verteilen. Die NVM-Schnittstelle 3211 kann Daten, welche von nichtflüchtigen Speichern 3201 bis 320n gelesen werden, zu dem Host 3100 über die Hostschnittstelle 3212 übertragen.
Die Hostschnittstelle 3212 kann eine Schnittstelle mit einem SSD 3200 gemäß dem Protokoll des Host 3100 vorsehen. Die Hostschnittstelle 3212 kann mit dem Host 3100 unter Verwendung von USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI express, ATA, PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI) oder dergleichen kommunizieren. Die Hostschnittstelle 3212 kann auch eine Disk-Emulationsfunktion bzw. Laufwerks-Emulationsfunktion durchführen, welche es dem Host 3100 ermöglicht, das SSD 3200 als ein Festplattenlaufwerk (HDD = Hard Disk Drive) zu erkennen.
Die Steuereinheit 3214 kann Signale, welche von dem Host 3100 zugeführt werden, analysieren und verarbeiten. Die Steuereinheit 3214 kann den Host 3100 oder die nichtflüchtigen Speicher 3201 bis 320n über die Hostschnittstelle 3212 oder die NVM-Schnittstelle 3211 steuern. Die Steuereinheit 3214 kann die nichtflüchtigen Speicher 3201 bis 320n gemäß Firmware steuern, um das SSD 3200 zu treiben bzw. zu betreiben.
Der SRAM 3215 kann verwendet werden, um Software, welche die nichtflüchtigen Speicher 3201 bis 320n effizient managt, zu treiben bzw. betreiben. Der SRAM 3215 kann Metadaten, welche von einem Hauptspeicher des Host 3100 zugeführt werden, oder Cachedaten speichern. Bei einer plötzlichen Abschaltoperation können Metadaten oder Cachedaten, welche in dem SRAM 3215 gespeichert sind, in den nichtflüchtigen Speichern 3201 bis 320n unter Verwendung einer Hilfsleistungsversorgung 3220 gespeichert werden.
In dem SSD-System 3000 der 19 kann eine Zielprogrammierspannung gemäß einem Abstand von einer Programmierspannungsquelle bei einer Datenprogrammieroperation der nichtflüchtigen Speicher 3201 bis 320n variieren. Eine Programmieroperation des SSD-Systems 3000 kann während einer kurzen Programmausführungszeit durchgeführt werden. Ebenso kann, wenn die Anzahl von Programmierschleifen zum Programmieren abnimmt, das SSD-System 3000 eine verringerte Programmierzeit und Programmierstörung haben.
Der SRAM 3214 in den 19 und 20 kann durch einen nichtflüchtigen Speicher ersetzt werden. Beispielsweise kann das SSD-System 3000 gemäß einer anderen Ausführungsform des erfinderischen Konzepts derart implementiert werden, dass nichtflüchtige Speicher wie beispielsweise ein Flashspeicher, ein PRAM, ein RRAM, ein MRAM und so weiter eine Rolle des SRAMs 3214 durchführen.
21 ist ein Blockschaltbild, welches eine elektronische Vorrichtung veranschaulicht, welche ein Speichersystem gemäß einer Ausführungsform des erfinderischen Konzepts aufweisen kann. Hierin kann eine elektronische Vorrichtung 4000, ein Personal Computer beziehungsweise Arbeitsplatzrechner oder eine handgeführte beziehungsweise tragbare elektronische Vorrichtung wie beispielsweise ein Notebook-Computer, ein Mobiltelefon, ein PDA, eine Kamera oder dergleichen sein.
Bezug nehmend auf 21 kann die elektronische Vorrichtung 4000 ein Speichersystem 4100, eine Leistungsversorgungsvorrichtung 4200, eine Hilfsleistungsversorgung 4250, eine CPU 4300, einen DRAM 4400 und eine Verwenderschnittstelle 4500 aufweisen. Das Speichersystem 5100 kann einen Flashspeicher 5110 und einen Speichercontroller 5120 aufweisen. Das Speichersystem 4100 kann in der elektronischen Vorrichtung 4000 eingebaut sein.
Wie oben stehend beschrieben ist, kann in der elektronischen Vorrichtung 4000 der 20 eine Zielprogrammierspannung gemäß einem Abstand von einer Programmierspannungsquelle bei einer Datenprogrammieroperation des Flashspeichers 4110 variieren. Eine Programmieroperation der elektronischen Vorrichtung 4000 kann während einer kurzen Programmierausführungszeit durchgeführt werden. Ebenso kann, wenn die Anzahl von Programmierschleifen zum Programmieren abnimmt, die elektronische Vorrichtung 4000 eine verringerte Programmierzeit und Programmierstörung beziehungsweise Störanfälligkeit haben.
Das erfinderische Konzept kann verschiedentlich abgewandelt oder geändert werden. Beispielsweise können eine Steuerlogik und ein Seitenpuffer verschiedentlich gemäß einer Umgebung und einer Verwendung geändert oder abgewandelt werden.
Während das erfinderische Konzept unter Bezugnahme auf beispielhafte Ausführungsformen beschrieben wurde, wird es für Fachleute offensichtlich sein, dass verschiedene Änderungen und Abwandlungen getätigt werden können, ohne von dem Umfang des vorliegenden erfinderischen Konzepts, wie es durch die folgenden Ansprüche definiert ist, abzuweichen. Demnach sollte es verstanden werden, dass die obigen Ausführungsformen nicht beschränkend, sondern veranschaulichend sind.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

KR 10-2012-0091482 [0001]

Claims

Nichtflüchtige Speichervorrichtung (100; 200; 300; 400), die Folgendes aufweist: ein Speicherzellenarray (110; 210; 310; 410), welches eine erste Speicherzellengruppe (111; 211; 311; 411), welche erste Speicherzellen (MC11–MC1n) aufweist, welche mit einer Wortleitung (WL) verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle (120; 220; 320; 420) in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe (112; 212; 312; 412) designiert, welche zweite Speicherzellen (MC21–MC2n) aufweist, welche mit der Wortleitung (WL; WL1–WLn; WL0–WLn – 1) verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle (120; 220; 320; 420) in der Wortleitungsrichtung angeordnet sind; und eine Steuerlogik (160; 260; 370; 470), welche konfiguriert ist, um während einer Datenverarbeitungsoperation eine erste Wortleitungsspannung für eine erste Zielspeicherzelle unter den ersten Speicherzellen (MC11–MC1n), und eine zweite Wortleitungsspannung, welche unterschiedlich von der ersten Wortleitungsspannung ist, für eine zweite Zielspeicherzelle unter den zweiten Speicherzellen (MC21–MC2n) vorzusehen.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 1, wobei die Datenverarbeitungsoperation eine Programmierverifikationsoperation ist, und die erste und die zweite Wortleitungsspannung jeweilige Programmierverifikationsspannungen sind, wobei die erste Wortleitungsspannung größer als die zweite Wortleitungsspannung ist.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 1, wobei die Datenverarbeitungsoperation eine Leseoperation ist, und die erste und die zweite Wortleitungsspannung Lesespannungen sind, wobei die erste Wortleitungsspannung größer als die zweite Wortleitungsspannung ist.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 1, wobei die Wortleitungsspannungsquelle ein Zeilenadressdecoder ist.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 1, wobei das Speicherzellenarray (110; 210; 310; 410) eine dreidimensionale Struktur hat.
Nichtflüchtige Speichervorrichtung (100, 200, 300, 400) nach Anspruch 1, die weiterhin Folgendes aufweist: eine erste Bitleitung (BLn; BL1; BL1–BLk), welche mit wenigstens einer der ersten Speicherzellen (MC11–MC1n) verbunden ist, und eine zweite Bitleitung (BLf; BL2; BLk + 1–BLm), welche mit wenigstens einer der zweiten Speicherzellen (MC21–MC2n) verbunden ist; und eine Seitenpuffereinheit (130; 230; 330; 430), welche eine erste Seitenpuffereinheit (131; 231; 341–34k; 441–44k), welche mit der ersten Bitleitung (BLn; BL1; BL1–BLk) verbunden ist, und eine zweite Seitenpuffereinheit (132; 232; 34k + 1–34m; 44k + 1–44m) hat, welche mit der zweiten Bitleitung (BLf, BL2; BLk + 1–BLm) verbunden ist, wobei die erste und die zweite Seitenpuffereinheit unabhängig während der Datenverarbeitungsoperation als Antwort auf ein Steuersignal von der Steuerlogik (160; 260; 370; 470) arbeiten, welches eine der ersten Zielspeicherzelle und der zweiten Zielspeicherzelle anzeigt.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400), die Folgendes aufweist: ein Speicherzellenarray (110; 200; 310; 410), welches eine erste Speicherzellengruppe (111; 211; 311; 411), welche erste Speicherzellen (MC11–MC1n) aufweist, welche mit einer Wortleitung (WL; WL1–WLn; WL0–WLn – 1) verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe (112; 312; 412) designiert, welche zweite Speicherzellen (MC21–MC2n) aufweist, welche mit der Wortleitung (WL; WL1–WLn; WL0–WLn – 1) verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle in der Wortleitungsrichtung angeordnet sind; eine erste Bitleitungsgruppe (BLn; BL1; BL1–BLk), welche mit Speicherzellen der ersten Speicherzellengruppe (111; 211; 311; 411) verbunden ist, und eine zweite Bitleitungsgruppe (BLf; BL2; BLk + 1–BLm), welche mit Speicherzellen der zweiten Speicherzellengruppe (112; 212; 312; 412) verbunden ist; und eine Steuerlogik (160; 260; 370; 470), welche konfiguriert ist, um eine erste Vor-Ladespannung (Vbl1) für die erste Bitleitungsgruppe (BLn; BL1; BL1–BLk) und eine zweite Vor-Ladespannung (Vbl2), welche einen Pegel hat, welcher von der ersten Vor-Ladespannung (Vbl1) unterschiedlich ist, für die zweite Bitleitungsgruppe (BLf; BL2; BLk + 1–BLm) während einer Datenverarbeitungsoperation vorzusehen.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 7, wobei die Wortleitungsspannungsquelle ein Zeilenadressdecoder (120; 220; 320; 420) ist.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 7, wobei während der Datenverarbeitungsoperation die erste Vor-Ladespannung (Vbl1) höher ist als die zweite Vor-Ladespannung (Vbl2).
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 9, wobei die Datenverarbeitungsoperation eine einer Leseoperation und einer Programmierverifikationsoperation ist.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 10, die weiterhin Folgendes aufweist: einen ersten Spannungserzeuger, welcher die erste Vor-Ladespannung (Vbl1) vorsieht; und einen zweiten Spannungserzeuger, getrennt von dem ersten Spannungserzeuger (Vbl2), welcher die zweite Vor-Ladespannung vorsieht.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400), die Folgendes aufweist: ein Speicherzellenarray (110; 210; 310; 410), welches eine erste Speicherzellengruppe (111; 211; 311; 411), welche erste Speicherzellen (MC11–MC1n) aufweist, welche mit einer Wortleitung (WL; WL1–WLn; WL0–WLn – 1) verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe (112; 212; 312; 412) designiert, welche zweite Speicherzellen (MC21–MC2n) aufweist, welche mit der Wortleitung (WL; WL1–WLn; WL0–WLn – 1) verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle in der Wortleitungsrichtung angeordnet sind; eine erste Bitleitungsgruppe (BLn; BL1; BL1–BLk), welche mit Speicherzellen (MC11–MC1n) der ersten Speicherzellengruppe (111; 211; 311; 411) verbunden ist, und eine zweite Bitleitungsgruppe (BLf; BL2; BLk + 1–BLm), welche mit Speicherzellen (MC21–MC2n) der zweiten Speicherzellengruppe (112; 212; 312; 412) verbunden ist; eine Daten-Eingabe/Ausgabe(I/O)-Einheit (140; 240; 350; 450), welche mit der ersten Bitleitungsgruppe (BLn; BL1; BL1–BLk) und der zweiten Bitleitungsgruppe (BLf; BL2; Blk + 1–BLm) verbunden ist; und eine Steuerlogik (160; 260; 370; 470), welche konfiguriert ist, um die Daten-I/O-Einheit (140; 240; 350; 450) während einer Datenverarbeitungsoperation zu steuern, um eine erste Abtastzeit für die erste Bitleitungsgruppe (BLn; BL1; BL1–BLk) und eine zweite Abtastzeit für die zweite Bitleitungsgruppe (BLf; BL2; BLk + 1–BLm) zu definieren, wobei die erste und die zweite Abtastzeit unterschiedlich sind.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 12, wobei die Datenverarbeitungsoperation eine einer Leseoperation und einer Programmierverifikationsoperation ist.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 13, wobei die erste Abtastzeit länger ist als die zweite Abtastzeit.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400), die Folgendes aufweist: ein Speicherzellenarray (110; 210; 310; 410), welches eine erste Speicherzellengruppe (111; 211; 311; 411), welche erste Speicherzellen (MC11–MC1n) aufweist, welche mit einer Wortleitung (WL; WL1–WLn; WL0–WLk – 1) verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe (112; 212; 312; 412) designiert, welche zweite Speicherzellen (MC21–MC2n) aufweist, welche mit der Wortleitung (WL; WL1–WLn; WL0–WLk – 1) verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle in der Wortleitungsrichtung angeordnet sind; wenigstens einen gemeinsamen Sourceleitungstreiber (221; 331, 332; 430), welcher mit den Speicherzellen (MC11–MC1n; MC21–MC2n) in der ersten und zweiten Speicherzellengruppe (111, 112; 211, 212; 311, 312; 411, 412) verbunden ist, und konfiguriert ist, um eine gemeinsame Sourceleitungsspannung (Vcsl) vorzusehen; und eine Steuerlogik (160; 260; 370; 470), welche konfiguriert ist, um den wenigstens einen gemeinsamen Sourceleitungs(CSL)-Treiber (221; 331, 332; 430) während einer Datenverarbeitungsoperation zu steuern, um eine erste CSL-Spannung, welche für die erste Bitleitungsgruppe (BLn; BL1; BL1–BLk) vorgesehen ist, und eine zweite CSL-Spannung, welche für die zweite Bitleitungsgruppe (BLf; BL2; BLk + 1–BLm) vorgesehen ist, zu definieren, wobei die erste und die zweite CSL-Spannung unterschiedlich sind.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 15, wobei die Datenverarbeitungsoperation eine einer Leseoperation und einer Programmierverifikationsoperation ist.
Nichtflüchtige Speichervorrichtung (300) nach Anspruch 16, wobei der wenigstens eine CSL-Treiber (331, 332) Folgendes aufweist: einen ersten CSL-Treiber (331), welcher konfiguriert ist, um die erst CSL-Spannung für die erste Speicherzellengruppe (311) vorzusehen; und einen zweiten CSL-Treiber (332), welcher als Antwort auf die Steuerlogik (370) unabhängig von dem ersten CSL-Treiber (331) arbeitet, und konfiguriert ist, um eine CSL-Spannung für die zweite Speicherzellengruppe (312) vorzusehen.
Nichtflüchtige Speichervorrichtung (300) nach Anspruch 17, wobei während der Datenverarbeitungsoperation die erste CSL-Spannung (Vcsl1) niedriger ist als die zweite CSL-Spannung (Vcsl2).
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400), die Folgendes aufweist: ein Speicherzellenarray (110; 210; 310; 410), welches eine erste Speicherzellengruppe (111; 211; 311; 411), welche erste Speicherzellen (MC11–MC1n) aufweist, welche mit einer Wortleitung (WL; WL1–WLn; WL0– WLn – 1) verbunden sind und weniger als einen Referenzabstand von einer Wortleitungsspannungsquelle in einer Wortleitungsrichtung angeordnet sind, und eine zweite Speicherzellengruppe (112; 212; 312; 412) designiert, welche zweite Speicherzellen (MC21–MC2n) aufweist, welche mit der Wortleitung (WL; WL1–WLn; WL0–WLn – 1) verbunden sind und mehr als den Referenzabstand von der Wortleitungsspannungsquelle in der Wortleitungsrichtung angeordnet sind; eine Daten-Eingabe/Ausgabe(I/O)-Einheit (140; 240; 350; 450), welche konfiguriert ist, um Programmierdaten für eine Speicherzelle in sowohl der ersten als auch der zweiten Speicherzellengruppe (112; 212; 312; 412) vorzusehen; und eine Steuerlogik (160; 260; 370; 470), welche konfiguriert ist, um während einer Datenverarbeitungsoperation einen ersten unteren Grenzwert für eine erste Grenzspannungsverteilung zu definieren, welche einem Programmierzustand für Speicherzellen (MC11–MC1n) der ersten Speicherzellengruppe (111; 211; 311; 411) zugeordnet ist, und einen zweiten unteren Grenzwert für eine zweite Grenzspannungsverteilung zu definieren, welche dem Programmierzustand für Speicherzellen (MC21–MC2n) der zweiten Speicherzellengruppe (112; 212; 312; 412) zugeordnet ist, wobei die erste und zweite Grenzspannungsverteilung unterschiedlich sind und der erste und zweite untere Grenzwert unterschiedlich sind.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 19, wobei die Datenverarbeitungsoperation eine Programmierverifikationsoperation ist, der erste untere Grenzwert verwendet wird, um Speicherzellen (MC11–MC1n) in der ersten Speicherzellengruppe (111; 211; 311; 411), welche auf den Programmierzustand programmiert sind, zu unterscheiden, und der zweite untere Grenzwert verwendet wird, um Speicherzellen (MC21–MC2n) in der zweiten Speicherzellengruppe (112; 212; 312; 412), welche auf den Programmierzustand programmiert sind, zu unterscheiden, wobei der erste untere Grenzwert höher ist als der zweite untere Grenzwert.
Nichtflüchtige Speichervorrichtung (100; 200; 300; 400) nach Anspruch 19, wobei die Datenverarbeitungsoperation eine Leseoperation ist, der erste untere Grenzwert verwendet wird, um Speicherzellen (MC11–MC1n) in der ersten Speicherzellengruppe (111; 211; 311; 411), welche auf den Programmierzustand programmiert sind, zu unterscheiden, und der zweite untere Grenzwert verwendet wird, um Speicherzellen (MC21–MC2n) in der zweiten Speicherzellengruppe (112; 212; 312; 412), welche auf den Programmierzustand programmiert sind, zu unterscheiden, wobei der erste untere Grenzwert höher ist als der zweite untere Grenzwert.