DE102018123918A1 - Zustandsabhängige Abtastschaltungen und Vorladevorgänge für Speichervorrichtungen - Google Patents

Zustandsabhängige Abtastschaltungen und Vorladevorgänge für Speichervorrichtungen Download PDF

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Abstract

Eine Schaltung enthält ausgewählte Abtastschaltungen, die konfiguriert sind, um mit ausgewählten Bitleitungen und nicht ausgewählten Abtastschaltungen verbunden zu werden, die konfiguriert sind, um mit nicht ausgewählten Bitleitungen während eines Abtastvorgangs verbunden zu werden. Die ausgewählten und nicht ausgewählten Abtastschaltungen sind konfiguriert, um einen zustandsabhängigen Vorladevorgang während des Abtastvorgangs durchzuführen. Insbesondere können die ausgewählten Abtastschaltungen jeweilige Vorladeschaltungspfade aktivieren, die eine Vorladeversorgungsspannung an jeweilige Abtastknoten in den ausgewählten Abtastschaltungen liefern. Darüber hinaus können die nicht ausgewählten Abtastschaltungen jeweilige Vorladeschaltungspfade deaktivieren, um die Zufuhr der Vorladeversorgungsspannung zu jeweiligen Abtastknoten in den nicht ausgewählten Abtastschaltungen zu verhindern. Eine Abtastschaltungssteuerung kann Latches steuern, um das Aktivieren und Deaktivieren der Vorladeschaltungspfade zu steuern.

Description

  • HINTERGRUND
  • In Speichervorrichtungen sind Abtastverstärker auf Speicher-Dies enthalten, zum Erfassen von durch Bitleitungen fließenden Strom, um die Datenwerte der von den Speicherzellen gespeicherten Daten zu bestimmen, oder um zu verifizieren, dass Daten korrekt in die Speicherzellen programmiert wurden. Während eines Abtastvorgangs werden einige Bitleitungen eines Blocks ausgewählt, während andere nicht ausgewählt werden. Ob eine gegebene Bitleitung ausgewählt oder nicht ausgewählt wird, kann davon abhängen, ob eine Erfassungssteuerung wünscht, den Stromfluss durch diese Bitleitung zu kennen.
  • Ein Abtastverstärker kann einen Abtastknoten umfassen, der eine Abtastspannung auf einem Pegel erzeugt, der einer Ladung entspricht, die an dem Abtastknoten akkumuliert ist. Ein Abtastvorgang beinhaltet eine Entladeperiode, während der sich angesammelte Ladung gemäß einem Strom entladen kann, der durch eine zugeordnete Bitleitung fließt. Die Abtastspannung kann wiederum nach einer gewissen Zeitspanne, die den Stromfluss durch die Bitleitung anzeigt, auf einen Entladungspegel abfallen. Vor der Entladeperiode kann der Abtastverstärker einen Vorladevorgang durchführen, während dem der Abtastknoten die Abtastspannung auf einem Vorladepegel erzeugt. Das Erzeugen der Abtastspannung auf dem Vorladepegel kann für Abtastverstärker, die mit nicht ausgewählten Bitleitungen verbunden sind, unnötig sein. Auf diese Weise können mit nicht ausgewählten Bitleitungen verbundene Abtastverstärker, die Vorladevorgänge durchführen, unnötig Energie verbrauchen. Dementsprechend können Wege wünschenswert sein, die Abtastschaltung so zu konfigurieren, dass Abtastverstärker, die mit nicht ausgewählten Bitleitungen verbunden sind, die Vorladevorgänge nicht durchführen.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in dieser Beschreibung enthalten sind und einen Teil derselben bilden, veranschaulichen verschiedene Aspekte der Erfindung und dienen zusammen mit der Beschreibung dazu, ihre Prinzipien zu erklären. Wo immer es zweckmäßig ist, werden in allen Zeichnungen dieselben Bezugszeichen verwendet, um gleiche oder ähnliche Elemente zu bezeichnen.
    • 1A ist ein Blockdiagramm eines beispielhaften nichtflüchtigen Speichersystems.
    • 1B ist ein Blockdiagramm eines Speichermoduls, das eine Vielzahl von nichtflüchtigen Speichersystemen beinhaltet.
    • 1C ist ein Blockdiagramm eines hierarchischen Speichersystems.
    • 2A ist ein Blockdiagramm beispielhafter Komponenten einer Steuerung des nichtflüchtigen Speichersystems von 1A.
    • 2B ist ein Blockdiagramm beispielhafter Komponenten eines nichtflüchtigen Speicherelements des nichtflüchtigen Speichersystems von 1A.
    • 3 ist ein Schaltplan eines beispielhaften Floating-Gate-Transistors.
    • 4 ist ein Graph von Kurven des Drain-Source-Stroms als eine Funktion der Steuergate-Spannung, die durch einen Floating-Gate-Transistor gezogen wird.
    • 5A ist ein Blockdiagramm einer Vielzahl von Speicherzellen, die zu Blöcken organisiert sind.
    • 5B ist ein Blockdiagramm einer Vielzahl von Speicherzellen, die zu Blöcken in verschiedenen Ebenen organisiert sind.
    • 6 ist ein Schaltplan eines beispielhaften zweidimensionalen Flash-Speicher-Arrays vom NAND-Typ.
    • 7 ist eine beispielhafte physische Struktur einer dreidimensionalen (3D) NAND-Kette.
    • 8 ist eine beispielhafte physische Struktur einer U-förmigen 3D NAND-Kette.
    • 9 ist eine Querschnittsansicht eines 3D NAND Speicher-Arrays mit U-förmigen NAND-Ketten in der y-z-Ebene.
    • 10A ist eine Querschnittsansicht entlang der Bitleitungsrichtung (entlang der y-Richtung) einer beispielhaften Speicherstruktur, in der gerade vertikale NAND-Ketten sich von gemeinsamen Source-Verbindungen in oder nahe eines Substrats zu globalen Bitleitungen erstrecken, die sich über physische Ebenen von Speicherzellen erstrecken.
    • 10B ist ein Schaltplan von separat auswählbaren Sätzen von NAND-Ketten von 10A.
    • 10C ist ein Schaltplan eines separat auswählbaren Satzes von NAND-Ketten im Querschnitt entlang der x-z-Ebene.
    • 11A ist ein Diagramm von Schwellenspannungsverteilungskurven für Speicherzellen, die zwei Datenbits speichern.
    • 11B ist ein Diagramm von Schwellenspannungsverteilungskurven für Speicherzellen, die drei Datenbits speichern.
    • 11C ist ein Diagramm von Schwellenspannungsverteilungskurven für Speicherzellen, die vier Datenbits speichern.
    • 12 ist ein Blockdiagramm einer Beispielkonfiguration eines Abtastblocks von 2B.
    • 13 ist ein Blockdiagramm einer beispielhaften Konfiguration einer Abtastschaltung des Abtastblocks von 12.
    • 14 ist ein Zeitdiagramm von Wellenformen von Spannungen und Signalen, die während eines Abtastvorgangs erzeugt werden.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Überblick
  • Einleitend sei gesagt, dass sich die folgenden Ausführungsformen auf Vorrichtungen, Geräte, Systeme, Schaltungen und Verfahren zum Durchführen von zustandsabhängigen Vorladevorgängen und Schwellenspannungsverfolgungsprozesse beziehen. Bei einem ersten Ausführungsbeispiel enthält eine Schaltung eine Abtastschaltung, die mit einer Bitleitung gekoppelt ist, und eine Latch-Schaltung. Die Abtastschaltung enthält einen Vorladeschaltungspfad, der konfiguriert ist, um einen Abtastknoten während eines Abtastvorgangs mit einer Spannung auf einem Vorladepegel vorzuladen. Die Latch-Schaltung ist konfiguriert, um zu ermöglichen, dass der Vorladeschaltungspfad den Abtastknoten mit der Spannung auf dem Vorladepegel vorlädt, als Reaktion darauf, dass die Bitleitung eine ausgewählte Bitleitung umfasst, und um den Vorladeschaltungspfad zu deaktivieren, um zu verhindern, dass der Vorladeschaltungspfad den Abtastknoten mit der Spannung auf dem Vorladepegel vorlädt, als Reaktion darauf, dass die Bitleitung eine nicht ausgewählte Bitleitung umfasst.
  • In einigen Ausführungsformen der Schaltung nach Anspruch 1 beinhaltet die Abtastschaltung einen Entladeschaltungspfad, der konfiguriert ist, um Ladung zu entladen, die auf dem Abtastknoten akkumuliert ist, bevor der Vorladeschaltungspfad den Abtastknoten mit der Spannung auf dem Vorladepegel während des Abtastvorgangs vorlädt.
  • In einigen Ausführungsformen sind Transistoren, die den Vorladeschaltungspfad bilden, um den Abtastknoten vorzuladen, dieselben Transistoren, die den Entladepfad bilden, um auf dem Abtastknoten akkumulierte Ladung zu entladen.
  • In einigen Ausführungsformen sind die Transistoren so konfiguriert, dass sie abwechselnd mit einer Spannungsquelle und einer Bezugsmasse verbunden sind, wobei die Transistoren konfiguriert sind, um mit der Spannungsquelle verbunden zu werden, um eine Versorgungsspannung zu empfangen, während sie den Vorladeschaltungspfad bilden, und konfiguriert, um mit der Bezugsmasse verbunden zu werden, während sie den Entladeschaltungspfad bilden.
  • In einigen Ausführungsformen verbindet ein Kommunikationsbus die Abtastschaltung und die Latch-Schaltung. Die Latch-Schaltung ist konfiguriert, um eine Spannung des Kommunikationsbusses auf einen zugeordneten niedrigen Spannungspegel herunterzuziehen, um den Vorladeschaltungspfad zu deaktivieren.
  • In einigen Ausführungsformen ist die Latch-Schaltung konfiguriert, um einen Latch-Lesevorgang durchzuführen, um den Vorladeschaltungspfad zu deaktivieren.
  • In einigen Ausführungsformen verbindet ein Kommunikationsbus die Abtastschaltung und die Latch-Schaltung, und die Latch-Schaltung ist konfiguriert, um ein Steuersignal zu empfangen, um den Latch-Lesevorgang durchzuführen. Ferner ist die Latch-Schaltung konfiguriert, um eine Spannung des Kommunikationsbusses auf einen niedrigen Spannungspegel einzustellen, um den Vorladeschaltungspfad als Reaktion auf das Steuersignal zu deaktivieren, wenn die Bitleitung eine nicht ausgewählte Bitleitung umfasst, und die Latch-Schaltung ist konfiguriert, um relativ zum Kommunikationsbus frei zu sein, um den Vorladeschaltungspfad als Reaktion auf das Steuersignal zu aktivieren, wenn die Bitleitung eine ausgewählte Bitleitung umfasst.
  • In einigen Ausführungsformen ist der Vorladeschaltungspfad so konfiguriert, dass er den Abtastknoten vorlädt, um eine Abtastspannung auf einem anfänglichen Vorladepegel zu erzeugen. Außerdem ist ein Schwellenspannungsverfolgungs-Schaltungspfad so konfiguriert, dass er den Abtasttransistor als einen als Diode geschalteten Transistor konfiguriert, um die Abtastspannung auf einem endgültigen Vorladepegel zu erzeugen.
  • In einigen Ausführungsformen ist eine Spannungsquelle konfiguriert, um eine Versorgungsspannung auszugeben, um eine Schwellenspannungsverfolgungsspannung an einem Source-Anschluss des Abtasttransistors zu erzeugen. Eine Spannungsdifferenz zwischen dem anfänglichen Vorladepegel der Abtastspannung und einem Pegel der Schwellenspannungsverfolgungsspannung ist eine maximale Schwellenspannung des Abtasttransistors.
  • In einigen Ausführungsformen ist eine Ladungsspeicherschaltung mit dem Abtastknoten verbunden, und die Ladungsspeicherschaltung ist konfiguriert, um einen Eingangsimpuls zu empfangen, um die Abtastspannung zu erhöhen. Außerdem ist die Spannungsquelle so konfiguriert, dass sie die Schwellenspannungsverfolgungsspannung erhöht, um mit dem Anstieg der Abtastspannung als Reaktion auf den Empfang des Eingangsimpulses übereinzustimmen.
  • In einigen Ausführungsformen ist eine Abtastschaltungssteuerung so konfiguriert, dass sie die Schwellenspannungsverfolgungsspannung in Vorbereitung auf die Erhöhung der Schwellenspannungsverfolgungsspannung senkt.
  • In einer zweiten Ausführungsform beinhaltet eine Schaltung eine Abtastschaltung, die mit einer Bitleitung gekoppelt ist. Die Abtastschaltung beinhaltet einen Vorladeschaltungspfad, einen Schwellenspannungsverfolgungspfad und eine Ladungsspeicherschaltung. Der Vorladeschaltungspfad ist konfiguriert, um an einem ersten Knoten eine erste Spannung zu empfangen; und eine Abtastspannung an einem Abtastknoten auf einen anfänglichen Vorladepegel als Reaktion auf die erste Spannung zu erhöhen. Der Schwellenspannungsverfolgungspfad ist konfiguriert, um an einem zweiten Knoten eine zweite Spannung zu empfangen; und die Abtastspannung von dem anfänglichen Vorladepegel auf einen endgültigen Vorladepegel zu ändern, der eine Schwellenspannung eines Abtasttransistors als Reaktion auf die zweite Spannung verfolgt. Die Ladungsspeicherschaltung ist mit dem Abtastknoten gekoppelt und konfiguriert, um einen Eingangsimpuls zu empfangen und die Abtastspannung an dem Abtastknoten von dem endgültigen Vorladepegel auf einen Ladepegel als Reaktion auf den Empfang des Eingangsimpulses zu erhöhen.
  • In einigen Ausführungsformen sind Transistoren des Vorladeschaltungspfades konfiguriert, um einen Entladeschaltungspfad zu bilden, der konfiguriert ist, um an dem Abtastknoten akkumulierte Ladung zu entladen.
  • In einigen Ausführungsformen ist der Schwellenspannungsverfolgungspfad konfiguriert, den Abtasttransistor als einen als Diode geschalteten Transistor zu konfigurieren, um die Abtastspannung auf den endgültigen Vorladepegel zu ändern.
  • In einigen Ausführungsformen umfasst die Schaltung auch eine Latch-Schaltung, einen Kommunikationsbus, der konfiguriert ist, um die Abtastschaltung und die Latch-Schaltung zu verbinden, und eine Steuerung. Die Steuerung ist konfiguriert, um zu bestimmen, dass die Bitleitung eine nicht ausgewählte Bitleitung umfasst, und als Reaktion auf die Bestimmung zu bewirken, dass die Latch-Schaltung eine Spannung des Kommunikationsbusses auf einen zugeordneten niedrigen Spannungspegel herunter zieht, um zu verhindern, dass der Vorladeschaltungspfad die Abtastspannung auf den anfänglichen Vorladepegel erhöht.
  • In einigen Ausführungsformen ist eine Latch-Schaltung konfiguriert, um einen Lesevorgang auszuführen, um den Vorladeschaltungspfad als Reaktion darauf, dass die Bitleitung eine nicht ausgewählte Bitleitung umfasst, zu deaktivieren.
  • In einigen Ausführungsformen ist eine Steuerung konfiguriert, um ein Steuersignal an die Latch-Schaltung auszugeben, um zu bewirken, dass die Latch-Schaltung den Lesevorgang ausführt. Die Latch-Schaltung wird daran gehindert, den Vorladeschaltungspfad als Reaktion auf den Empfang des Steuersignals zu deaktivieren, wenn die Bitleitung eine ausgewählte Bitleitung umfasst.
  • In einer dritten Ausführungsform umfasst ein System einen Speicherblock, der Speicherzellen und eine Vielzahl von mit den Speicherzellen verbundenen Bitleitungen, eine erste Abtastschaltung, eine erste Latch-Schaltung, eine zweite Abtastschaltung und eine zweite Latch-Schaltung umfasst. Die erste Abtastschaltung ist mit einer ersten Bitleitung der Vielzahl von Bitleitungen während eines Abtastvorgangs verbunden und umfasst einen ersten Transistor, der konfiguriert ist, um eine Vorladeversorgungsspannung an einen ersten Abtastknoten zu liefern. Die erste Latch-Schaltung ist konfiguriert, um den ersten Transistor als Reaktion darauf einzuschalten, dass die erste Bitleitung eine ausgewählte Bitleitung umfasst, um es dem ersten Transistor zu ermöglichen, die Vorladeversorgungsspannung zu liefern. Die zweite Abtastschaltung ist mit einer zweiten Bitleitung der Vielzahl von Bitleitungen während des Abtastvorgangs verbunden und umfasst einen zweiten Transistor, der konfiguriert ist, um die Vorladeversorgungsspannung an einen zweiten Abtastknoten zu liefern. Die zweite Latch-Schaltung ist konfiguriert, um den zweiten Transistor als Reaktion darauf auszuschalten, dass die zweite Bitleitung eine nicht ausgewählte Bitleitung umfasst, um zu verhindern, dass der zweite Transistor die Vorladeversorgungsspannung liefert.
  • In einigen Ausführungsformen ist ein Kommunikationsbus mit einem Gate-Anschluss des zweiten Transistors verbunden, und die zweite Latch-Schaltung ist konfiguriert, um eine Spannung des zweiten Kommunikationsbusses während einer Vorladeperiode des Abtastvorgangs einzustellen, um den zweiten Transistor auszuschalten.
  • In einigen Ausführungsformen ist eine Steuerung konfiguriert, um ein Steuersignal an die zweite Latch-Schaltung auszugeben, um zu bewirken, dass die zweite Latch-Schaltung während der Vorladeperiode einen Latch-Lesevorgang ausführt, und die zweite Latch-Schaltung ist konfiguriert, um die Spannung des zweiten Kommunikationsbusses einzustellen, um den zweiten Transistor als Reaktion auf den Empfang des Steuersignals auszuschalten.
  • Andere Ausführungsformen sind möglich, und jede der Ausführungsformen kann allein oder zusammen in Kombination verwendet werden. Dementsprechend werden nun verschiedene Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • Ausführungsbeispiele
  • Die folgenden Ausführungsformen beschreiben Vorrichtungen, Geräte, Systeme und Verfahren zum Durchführen von Abtastvorgängen, die zustandsabhängige Vorladevorgänge und Schwellenspannungsverfolgungsprozesse angeben. Die Ausführungsformen können eine Abtastschaltung beinhalten, die einen Vorladeschaltungspfad aufweist, der konfiguriert ist, um einen Abtastknoten während einer Vorladeperiode eines Abtastvorgangs mit einer Spannung auf einem Vorladespannungspegel vorzuladen. Bevor auf diese und andere Ausführungsformen Bezug genommen wird, stellen die folgenden Absätze eine Erörterung beispielhafter Speichersysteme und Speichervorrichtungen bereit, die mit diesen Ausführungsformen verwendet werden können. Natürlich sind dies nur Beispiele, und andere geeignete Arten von Speichersystemen und/oder Speichervorrichtungen können verwendet werden.
  • 1A ist ein Blockdiagramm, das ein Speichersystem 100 veranschaulicht. Das Speichersystem 100 kann eine Steuerung 102 und einen Speicher umfassen, die aus einem oder mehreren Speicher-Dies 104 bestehen können. Wie hier verwendet, bezieht sich der Ausdruck Element auf den Satz von Speicherzellen und zugeordnete Schaltungen zum Verwalten des physischen Betriebs dieser Speicherzellen, die auf einem einzelnen Halbleitersubstrat ausgebildet sind. Die Steuerung 102 kann mit einem Hostsystem eine Schnittstelle bilden und Befehlssequenzen für Lese-, Programmier- und Löschvorgänge zu dem/den Nichtspeicher-Die(s) 104 übertragen.
  • Die Steuerung 102 (die eine Flash-Speichersteuerung sein kann) kann die Form einer Verarbeitungsschaltung, eines Mikroprozessors oder Prozessors und eines computerlesbaren Mediums annehmen, das computerlesbaren Programmcode (z. B. Software oder Firmware) speichert, der von dem (Mikro-) Prozessor, Logikgatter, Schaltern, einer anwendungsspezifischen integrierten Schaltung (ASIC), einer programmierbaren Logiksteuerung und einem eingebetteter Mikrocontroller ausgeführt werden kann. Die Steuerung 102 kann mit Hardware und/oder Firmware konfiguriert sein, um die verschiedenen Funktionen auszuführen, die unten beschrieben und in den Flussdiagrammen gezeigt sind. Außerdem können einige der Komponenten, die als innerhalb der Steuerung gezeigt sind, auch außerhalb der Steuerung gespeichert werden, und andere Komponenten können verwendet werden. Zusätzlich könnte der Ausdruck „operativ in Kommunikation mit“ direkt in Kommunikation mit oder indirekt (verdrahtet oder drahtlos) in Kommunikation mit einer oder mehreren Komponenten bedeuten, die hier gezeigt oder beschrieben sein können oder nicht.
  • Wie hier verwendet, ist die Steuerung 102 eine Vorrichtung, die in dem/den Speicherelement(en) gespeicherte Daten verwaltet und mit einem Host, wie beispielsweise einem Computer oder einer elektronischen Vorrichtung, kommuniziert. Die Steuerung 102 kann verschiedene Funktionen zusätzlich zu der hier beschriebenen spezifischen Funktionalität aufweisen. Zum Beispiel kann die Steuerung 102 die Speicher-Dies 104 formatieren, um sicherzustellen, dass sie ordnungsgemäß arbeiten, schlechte Flash-Speicherzellen abbilden und Ersatzzellen zuweisen, um zukünftige ausgefallene Zellen zu ersetzen. Einige Teile der Ersatzzellen können verwendet werden, um Firmware zu enthalten, um die Steuerung 102 zu betreiben und andere Merkmale zu implementieren. Im Betrieb, wenn ein Host Daten von dem/den Speicher-Die(s) 104 lesen oder Daten in dieses schreiben muss, kommuniziert der Host mit der Steuerung 102. Wenn der Host eine logische Adresse bereitstellt, zu der Daten gelesen/geschrieben werden sollen, kann die Steuerung 102 die vom Host empfangene logische Adresse in eine physische Adresse in dem/den Speicher-Die(s) 104 umwandeln. (Alternativ kann der Host die physische Adresse bereitstellen). Die Steuerung 102 kann auch verschiedene Speicherverwaltungsfunktionen ausführen, wie beispielsweise, aber nicht beschränkt auf, Abnutzungsausgleich (Verteilen von Schreibvorgängen zum Vermeiden eines Verschleißes spezifischer Speicherblöcke, auf die ansonsten wiederholt geschrieben werden würde) und Speicherbereinigung (nachdem ein Block voll ist, nur die gültigen Datenseiten zu einem neuen Block zu bewegen, so dass der volle Block gelöscht und wiederverwendet werden kann).
  • Die Schnittstelle zwischen der Steuerung 102 und dem/den nichtflüchtigen Speicher-Die(s) 104 kann jede geeignete Schnittstelle sein, wie beispielsweise eine Flash-Schnittstelle, einschließlich jener, die für den Toggle-Modus 200, 400, 800, 1000 oder höher konfiguriert sind. Bei einigen beispielhaften Ausführungsformen kann das Speichersystem 100 ein kartenbasiertes System sein, wie beispielsweise eine sichere digitale (SD) oder eine sichere digitale Mikro-Karte (Mikro-SD). In alternativen beispielhaften Ausführungsformen kann das Speichersystem 100 Teil eines eingebetteten Speichersystems sein.
  • In dem in 1A dargestellten Beispiel ist das Speichersystem 100 so gezeigt, dass es einen einzelnen Kanal zwischen der Steuerung 102 und dem/den nichtflüchtigen Speicher-Die(s) 104 enthält. Jedoch ist der hier beschriebene Gegenstand nicht auf Speichersysteme mit einem einzelnen Speicherkanal beschränkt. Beispielsweise können in einigen Speichersystemen, wie etwa solchen, die NAND-Architekturen verkörpern, 2, 4, 8 oder mehr Kanäle zwischen der Steuerung 102 und dem/den Speicher-Die(s) 104 abhängig von den Fähigkeiten der Steuerung existieren. In jeder der hier beschriebenen Ausführungsformen kann mehr als ein einziger Kanal zwischen der Steuerung und dem/den Speicher-Die(s) 104 existieren, selbst wenn ein einzelner Kanal in den Zeichnungen gezeigt ist.
  • 1B veranschaulicht ein Speichermodul 200, das mehrere nichtflüchtige Speichersysteme 100 umfasst. Als solches kann das Speichermodul 200 eine Speichersteuerung 202 beinhalten, die mit einem Host und mit einem Speichersystem 204 verbunden ist, das eine Vielzahl von nichtflüchtigen Speichersystemen 100 enthält. Die Schnittstelle zwischen der Speichersteuerung 202 und den nichtflüchtigen Speichersystemen 100 kann eine Busschnittstelle sein, wie beispielsweise eine SATA-Schnittstelle (Serial Advanced Technology Attachment), eine PCIe-Schnittstelle (Peripheral Component Interface Express), eine eMMC-Schnittstelle (embedded MultiMediaCard), eine SD-Schnittstelle oder eine USB-Schnittstelle (Universal Serial Bus) sein. Das Speichermodul 200 kann in einer Ausführungsform ein SSD-Laufwerk (Solid State Drive) sein, wie es beispielsweise in tragbaren Computergeräten wie Laptop-Computern, Tablet-Computern und Mobiltelefonen zu finden ist.
  • 1C ist ein Blockdiagramm eines hierarchischen Speichersystems 210. Das hierarchische Speichersystem 210 kann eine Vielzahl von Speichersteuerungen 202 umfassen, von denen jede ein entsprechendes Speichersystem 204 steuert. Die Hostsysteme 212 können über eine Busschnittstelle auf Speicher innerhalb des hierarchischen Speichersystems 210 zugreifen. Beispielbusschnittstellen können beispielsweise eine NVMe-Schnittstelle (Non-Volatile Memory express), eine FCoE-Schnittstelle (Fiber Channel over Ethernet), eine SD-Schnittstelle, eine USB-Schnittstelle, eine SATA-Schnittstelle, eine PCIe-Schnittstelle oder eine eMMC-Schnittstelle einschließen. In einer Ausführungsform ist das in 1C dargestellte Speichersystem 210 ein rahmenmontierbares Massenspeichersystem sein, auf das von mehreren Hostcomputern zugegriffen werden kann, wie es beispielsweise in einem Datenzentrum oder einem anderen Standort, in dem eine Massenspeicherung benötigt wird, zu finden ist.
  • 2A ist ein Blockdiagramm, das beispielhafte Komponenten der Steuerung 102 detaillierter veranschaulicht. Die Steuerung 102 kann ein Frontend-Modul 108, das mit einem Host gekoppelt ist, ein Backend-Modul 110, das mit dem/den nichtflüchtigen Speicher-Die(s) 104 gekoppelt ist, und verschiedene andere Module umfassen, die verschiedene Funktionen des nichtflüchtigen Speichersystems 100 durchführen. Im Allgemeinen kann ein Modul Hardware oder eine Kombination aus Hardware und Software sein. Zum Beispiel kann jedes Modul eine anwendungsspezifische integrierte Schaltung (application specific integrated circuit - ASIC), eine anwenderprogrammierbare Gatteranordnung (field programmable gate array - FPGA), eine Schaltung, eine digitale Logikschaltung, eine analoge Schaltung, eine Kombination diskreter Schaltungen, Gatter oder irgendeine andere Art von Hardware oder Kombination davon einschließen. Zusätzlich oder alternativ kann jedes Modul Speicherhardware einschließen, die Anweisungen umfasst, die mit einem Prozessor oder einer Prozessorschaltung ausführbar sind, um eines oder mehrere der Merkmale des Moduls zu implementieren. Wenn eines der Module den Teil des Speichers umfasst, der Befehle umfasst, die mit dem Prozessor ausführbar sind, kann das Modul den Prozessor enthalten oder nicht. In einigen Beispielen kann jedes Modul nur der Teil des Speichers sein, der Anweisungen umfasst, die mit dem Prozessor ausführbar sind, um die Merkmale des entsprechenden Moduls zu implementieren, ohne dass das Modul irgendeine andere Hardware enthält. Da jedes Modul zumindest einige Hardware enthält, selbst wenn die enthaltene Hardware Software umfasst, kann jedes Modul austauschbar als Hardwaremodul bezeichnet werden.
  • Die Steuerung 102 kann ein Puffermanager-/Bussteuerungsmodul 114 einschließen, das Puffer in einem Direktzugriffsspeicher (random access memory - RAM) 116 verwaltet und die interne Buszuteilung für die Kommunikation auf einem internen Kommunikationsbus 117 der Steuerung 102 steuert. Ein Nur-Lese-Speicher (read only memory - ROM) 118 kann den Bootcode des Systems speichern und/oder darauf zugreifen. Obwohl sie in 2A als von der Steuerung 102 getrennt angeordnet dargestellt sind, können in anderen Ausführungsformen entweder der RAM 116 oder der ROM 118 oder beide innerhalb der Steuerung 102 angeordnet sein. In noch anderen Ausführungsformen können sich Teile des RAM 116 und des ROM 118 sowohl innerhalb des Steuerungs 102 als auch außerhalb der Steuerung 102 befinden. Ferner können in einigen Implementierungen die Steuerung 102, der RAM 116 und der ROM 118 auf separaten Halbleiterelementen angeordnet sein.
  • Zusätzlich kann das Frontend-Modul 108 eine Host-Schnittstelle 120 und eine Physical-Layer-Schnittstelle (PHY) 122 aufweisen, die die elektrische Schnittstelle mit dem Host oder der Speichersteuerung der nächsten Ebene bereitstellen. Die Wahl des Typs der Host-Schnittstelle 120 kann von der Art des verwendeten Speichers abhängen. Beispieltypen der Host-Schnittstelle 120 können SATA, SATA Express, SAS, Fibre Channel, USB, PCIe und NVMe einschließen, sind aber nicht darauf beschränkt. Die Host-Schnittstelle 120 kann üblicherweise die Übertragung von Daten, Steuersignalen und Zeitsignalen ermöglichen.
  • Das Backend-Modul 110 kann eine ECC-Engine (Error Correction Code) oder -Modul 124 enthalten, die/das die von dem Host empfangenen Datenbytes codiert und die aus den nichtflüchtigen Speicher-Die(s) 104 gelesenen Datenbytes dekodiert und Fehler korrigiert. Das Backend-Modul 110 kann auch einen Befehlssequenzer 126 enthalten, der Befehlssequenzen erzeugt, wie Programmier-, Lese- und Lösch-Befehlssequenzen, die zu dem/den nichtflüchtigen Speicher-Die(s) 104 zu übertragen sind. Zusätzlich kann das Backend-Modul 110 ein RAID-Modul (Redundant Array of Independent Drives) 128 umfassen, das die Erzeugung von RAID-Parität und Wiederherstellung ausgefallener Daten verwaltet. Die RAID-Parität kann als ein zusätzlicher Grad des Integritätsschutzes für die Daten verwendet werden, die in das nichtflüchtige Speichersystem 100 geschrieben werden. In einigen Fällen kann das RAID-Modul 128 ein Teil der ECC-Engine 124 sein. Eine Speicherschnittstelle 130 liefert die Befehlssequenzen an das/die nichtflüchtigen Speicher-Die(s) 104 und empfängt Statusinformationen von dem/den nichtflüchtigen Speicher-Die(s) 104. Zusätzlich zu den Befehlssequenzen und Statusinformationen können Daten, die in das/die nichtflüchtige(n) Speicher-Die(s) 104 programmiert und daraus ausgelesen werden sollen, über die Speicherschnittstelle 130 kommuniziert werden. In einer Ausführungsform kann die Speicherschnittstelle 130 eine DDR- Schnittstelle (Double Date Rata) und/oder eine Toggle-Modus 200, 400, 800 oder höhere Schnittstelle sein. Eine Steuerschicht 132 kann den Gesamtbetrieb des Backend-Moduls 110 steuern.
  • Zusätzliche Module des in 2A dargestellten nichtflüchtigen Speichersystems 100 können eine Medienverwaltungsschicht 138 enthalten, die den Abnutzungsausgleich von Speicherzellen des nichtflüchtigen Speicher-Dies 104, Adressverwaltung durchführt und Faltungsoperationen erleichtert, wie unten ausführlicher beschrieben wird. Das nichtflüchtige Speichersystem 100 kann auch andere diskrete Komponenten 140 umfassen, wie externe elektrische Schnittstellen, externen RAM, Widerstände, Kondensatoren oder andere Komponenten, die mit der Steuerung 102 verbunden sein können. In alternativen Ausführungsformen sind eine oder mehrere der Komponenten RAID-Modul 128, Medienverwaltungsschicht 138 und Pufferverwaltungs-/ Bussteuerung 114 optionale Komponenten, die in der Steuerung 102 möglicherweise nicht notwendig sind.
  • 2B ist ein Blockdiagramm, das beispielhafte Komponenten eines Speicher-Dies 104 detaillierter darstellt. Das Speicher-Die 104 kann eine Speicherzellenstruktur 142 beinhalten, die eine Vielzahl von Speicherzellen oder Speicherelementen enthält. Jeder geeignete Typ von Speicher kann für die Speicherzellen 142 verwendet werden. Als Beispiel kann der Speicher ein „DRAM“-Speicher (Dynamic Random Access Memory) oder ein „SRAM“-Speicher (Static Random Access Memory), ein nichtflüchtiger Speicher wie ein „ReRAM“-Speicher (Resistive Random Access Memory), ein „EEPROM“-Speicher (Electrically Erasable Programmable Read Only Memory), ein Flash-Speicher (der auch als Untergruppe eines EEPROM angesehen werden kann), ein „FRAM“-Speicher (Ferroelectric Random Access Memory) und ein „MRAM“-Speicher (Magnetoresistive Random Access Memory) sein und andere Halbleiterelemente, die Informationen speichern können. Jede Art von Speicher kann unterschiedliche Konfigurationen aufweisen. Zum Beispiel können Flash-Speichervorrichtungen in einer NAND- oder NOR-Konfiguration konfiguriert sein.
  • Der Speicher kann aus passiven und/oder aktiven Elementen in beliebigen Kombinationen gebildet sein. Als ein nicht einschränkendes Beispiel sei angeführt, dass passive Halbleiter-Speicherelemente ReRAM-Vorrichtungselemente beinhalten, die in einigen Ausführungsformen ein Speicherelement mit Widerstandsumschaltung, wie beispielsweise ein Anti-Fuse-, Phasenwechsel-Material usw. und optional ein Lenkelement, wie eine Diode usw., enthalten. Ferner sei als nicht einschränkendes Beispiel genannt, dass aktive Halbleiter-Speicherelemente EEPROM- und Flash-Speichervorrichtungselemente enthalten, die in einigen Ausführungsformen Elemente mit einem Ladungsspeicherbereich, wie beispielsweise ein Floating-Gate, leitende Nanopartikel, oder ein Ladung speicherndes dielektrisches Material enthalten.
  • Mehrere Speicherelemente können so konfiguriert sein, dass sie in Reihe geschaltet sind oder dass jedes Element einzeln zugänglich ist. Als nicht einschränkendes Beispiel enthalten Flash-Speichervorrichtungen in NAND-Konfiguration (NAND-Speicher) üblicherweise Speicherelemente, die in Reihe geschaltet sind. Ein NAND-Speicherarray kann so konfiguriert sein, dass das Array aus mehreren Speicherstrings zusammengesetzt ist, in denen ein String aus mehreren Speicherelementen zusammengesetzt ist, die sich eine einzelne Bitleitung teilen und auf die als eine Gruppe zugegriffen wird. Alternativ können Speicherelemente so konfiguriert sein, dass jedes Element einzeln zugänglich ist, z. B. ein NOR-Speicherarray. NAND- und NOR-Speicherkonfigurationen sind beispielhaft, und Speicherelemente können anderweitig konfiguriert sein.
  • Die Halbleiterspeicherelemente, die innerhalb und/oder über einem Substrat angeordnet sind, können in zwei oder drei Dimensionen angeordnet sein, wie einer zweidimensionalen Speicherstruktur oder einer dreidimensionalen Speicherstruktur.
  • In einer zweidimensionalen Speicherstruktur sind die Halbleiterspeicherelemente in einer einzelnen Ebene oder einer einzelnen Speichervorrichtungsebene angeordnet. Üblicherweise sind in einer zweidimensionalen Speicherstruktur Speicherelemente in einer Ebene (z. B. in einer x-z-Richtung-Ebene) angeordnet, die sich im Wesentlichen parallel zu einer Hauptfläche eines Substrats erstreckt, das die Speicherelemente trägt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Speicherelemente gebildet ist, oder es kann ein Trägersubstrat sein, das nach dem Ausbilden an den Speicherelementen befestigt ist. Als ein nicht einschränkendes Beispiel, kann das Substrat einen Halbleiter wie Silizium einschließen.
  • Die Speicherelemente können auf der einzelnen Speichervorrichtungsebene in einem geordneten Array angeordnet sein, wie in einer Vielzahl von Zeilen und/oder Spalten. Jedoch können die Speicherelemente in nicht regelmäßigen oder nicht orthogonalen Konfigurationen angeordnet sein. Die Speicherelemente können jeweils zwei oder mehr Elektroden oder Kontaktleitungen, wie Bitleitungen und Wortleitungen, aufweisen.
  • Ein dreidimensionales Speicherarray ist so angeordnet, dass Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsebenen belegen, wodurch eine Struktur in drei Dimensionen gebildet wird (d. h. in der x-, y- und z-Richtung, wo die y-Richtung im Wesentlichen senkrecht ist und die x- und z-Richtungen im Wesentlichen parallel zur Hauptoberfläche des Substrats verlaufen).
  • Als ein nicht einschränkendes Beispiel kann eine dreidimensionale Speicherstruktur vertikal als ein Stapel von mehreren zweidimensionalen Speichervorrichtungsebenen angeordnet sein. Als weiteres nicht einschränkendes Beispiel kann ein dreidimensionales Speicherarray als mehrere vertikale Spalten (z. B. Spalten, die sich im Wesentlichen senkrecht zur Hauptfläche des Substrats erstrecken, d. h. in y-Richtung) angeordnet sein, wobei jede Spalte mehrere Speicherelemente in jeder Spalte aufweist. Die Spalten können in einer zweidimensionalen Konfiguration angeordnet sein, z. B. in einer x-z-Ebene, was in einer dreidimensionalen Anordnung von Speicherelementen mit Elementen auf mehreren vertikal gestapelten Speicherebenen resultiert. Andere Konfigurationen von Speicherelementen in drei Dimensionen können auch ein dreidimensionales Speicherarray bilden.
  • Für einige Speicherkonfigurationen, wie etwa einen Flash-Speicher, kann eine Speicherzelle der Vielzahl von Speicherzellen 142 ein Floating-Gate-Transistor (FGT) sein. 3 zeigt einen schematischen Schaltplan eines beispielhaften FGT 300. Der FGT 300 kann eine Source 302, einen Drain 304, ein Steuergate 306, ein Floating-Gate 308 und ein Substrat 310 enthalten. Das Floating-Gate 308 kann von einem Isolator oder isolierendem Material umgeben sein, das dabei hilft, Ladung in dem Floating Gate 308 zu halten. Das Vorhandensein oder Fehlen von Ladungen innerhalb des Floating-Gate 308 kann eine Verschiebung in einer Schwellenspannung des FGT verursachen, die verwendet wird, um Logikpegel zu unterscheiden. Für jede im Floating-Gate 308 gespeicherte gegebene Ladung tritt ein entsprechender Drain-Source-Leitungsstrom ID in Bezug auf eine feste Steuergate-Spannung VCG auf, die an das Steuergate 306 angelegt wird. Zusätzlich kann der FGT 300 zugeordnete Bereichsladungen aufweisen, die auf sein Floating-Gate 308 programmierbar sind, die ein entsprechendes Schwellenspannungsfenster oder ein entsprechendes Leitungsstromfenster definieren. Auf diese Weise kann die FGT-Schwellenspannung die Daten anzeigen, die in der Speicherzelle gespeichert sind.
  • 4 ist ein Graph, der vier Kurven 402, 404, 406, 408 des Drain-Source-Stroms ID zeigt, der durch den FGT 300 als eine Funktion einer Steuergate-Spannung VCG gezogen wird, die an das Steuergate 306 angelegt wird. Jede Kurve 402-408 entspricht einer jeweiligen von vier unterschiedlichen Ladungen oder Ladungspegel Q1, Q2, Q3, Q4, die das Floating-Gate 308 zu jeder gegebenen Zeit selektiv speichern kann. Anders ausgedrückt stellen die vier Kurven 402-408 vier mögliche Ladungspegel dar, die auf das Floating-Gate 308 des FGT 300 programmiert werden können, entsprechend vier möglichen Speicherzuständen. In dem beispielhaften Graphen in 4 reicht das Schwellenspannungsfenster einer Population von FGTs von 0,5 Volt (V) bis 3,5 V. Sieben mögliche Speicherzustände „0“, „1“, „2“, „3“, „4“, „5“ und „6“ sind definiert oder erstrecken sich über das Schwellenspannungsfenster und repräsentieren jeweils einen gelöschten Zustand und sechs programmierte Zustände. Die unterschiedlichen Zustände können durch Unterteilen des Schwellenspannungsfensters in sechs Bereiche von 0,5 V-Intervallen abgegrenzt werden. Der FGT 300 kann sich in einem der Zustände gemäß der in seinem Floating-Gate 308 gespeicherten Ladung befinden und wo sein Drain-Source-Strom ID einen Referenzstrom IREF schneidet. Zum Beispiel ist ein FGT programmiert, Ladung Q1 im Speicherzustand „1“ zu speichern, da seine Kurve 402 den Referenzstrom IREF in einem Bereich des Schwellenspannungsbereichs kreuzt, der durch die Steuergate-Spannung VCG in einem Bereich von 0,5 V bis 1,0 V abgegrenzt ist. Je mehr Speicherzustände der FGT 300 programmiert ist zu speichern, desto feiner verteilt sind die Bereiche, die das Schwellenspannungsfenster definieren. In einigen Beispielkonfigurationen kann sich das Schwellenspannungsfenster von -1,5 V bis 5 V erstrecken, was eine maximale Breite von 6,5 V bereitstellt. Wenn der FGT 300 in einen von sechzehn möglichen Zuständen programmiert werden kann, dann kann jeder Zustand einen entsprechenden Bereich einnehmen, der sich 200 Millivolt (mV) bis 300 mV erstreckt. Je höher die Auflösung des Schwellenspannungsfensters (d. h. mehr Zustände, in die der FGT 300 programmiert werden kann), desto höher ist die Genauigkeit, die bei Programmier- und Lesevorgängen benötigt wird, um Daten erfolgreich zu lesen und zu schreiben. Eine weitere Beschreibung von Speicherzuständen und Schwellenspannungen wird unten in weiteren Einzelheiten in Bezug auf Programmier-, Programmverifizierungs- und Lesevorgänge bereitgestellt.
  • Bezugnehmend auf 5A können die Speicherzellen 142 in einer N-Anzahl von Blöcken organisiert sein, die sich von einem ersten Block 1 bis zu einem N-ten Block N erstrecken. Bezugnehmend auf 5B ist für einige Beispielkonfigurationen die N-Anzahl von Blöcken in einer Vielzahl von Ebenen organisiert. 5B zeigt eine Beispielkonfiguration, bei der die Blöcke in zwei Ebenen organisiert sind, einschließlich einer ersten ebenen Ebene 0 und einer zweiten ebenen Ebene 1. Jede Ebene ist so dargestellt, dass sie eine M-Anzahl von Blöcken enthält, die sich von einem ersten Blockblock 1 zu einem M-ten Block M erstrecken. In verschiedenen Ebenen gespeicherte Daten können gleichzeitig oder unabhängig voneinander erfasst werden.
  • Für Konfigurationen, bei denen die Speicherzellen in einem zweidimensionalen Array organisiert sind, können die Speicherzellen in einer matrixartigen Struktur von Zeilen und Spalten in jedem der Blöcke konfiguriert sein. An dem Schnittpunkt einer Zeile und einer Spalte befindet sich eine Speicherzelle. Eine Spalte von Speicherzellen wird als ein String bezeichnet, und Speicherzellen in einem String sind elektrisch in Reihe geschaltet. Eine Zeile von Speicherzellen wird als eine Seite bezeichnet. Wo die Speicherzellen FGTs sind, können Steuergates von FGTs in einer Seite oder Zeile elektrisch miteinander verbunden sein.
  • Zusätzlich enthält jeder der Blöcke Wortleitungen und Bitleitungen, die mit den Speicherzellen verbunden sind. Jede Seite von Speicherzellen ist mit einer Wortleitung gekoppelt. Wo die Speicherzellen FGTs sind, kann jede Wortleitung mit den Steuergates der FGTs in einer Seite gekoppelt sein. Zusätzlich ist jeder String von Speicherzellen mit einer Bitleitung gekoppelt. Ferner kann sich ein einzelner String über mehrere Wortleitungen erstrecken, und die Anzahl von Speicherzellen in einem String kann gleich der Anzahl von Seiten in einem Block sein.
  • 6 ist ein schematischer Schaltplan von zumindest einem Teil eines beispielhaften zweidimensionalen Flash-Speicherarrays 600 vom NAND-Typ, das zumindest einen Teil der Vielzahl von Speicherzellen 142 darstellen kann. Zum Beispiel kann das Speicherarray 600 für eine einzelne Ebene von Blöcken auf einem Speicher-Die 104 repräsentativ sein. Das Speicherarray 600 kann eine Anzahl N-Blöcke 6020 bis 602N-1 umfassen. Jeder Block 602 enthält eine P-Anzahl von Strings von FGTs 604, wobei jeder String mit einer entsprechenden Anzahl P von Bitleitungen BL0 bis BLP-1 gekoppelt ist. Zusätzlich enthält jeder Block 602 eine M-Anzahl von Seiten von FGTs 604, wobei jede Seite mit einer jeweiligen M-Anzahl von Wortleitungen WL0 bis WLM-1 gekoppelt ist. Jeder i-te, j-te FGT (i,j) eines gegebenen Blocks 602 ist mit einer i-ten Wortleitung WLi und einer j-ten Bitleitung BLj des gegebenen Blocks verbunden. Wie in 6 gezeigt, werden die Bitleitungen BL0 bis BLP-1 gemeinsam von den Blöcken 6020 bis 602N-1 genutzt, wobei die Leitungen gemeinsam von Blöcken genutzt werden können, wie von Blöcken, die sich in der gleichen Ebene befinden.
  • Innerhalb jedes Blocks 602 ist jeder String an einem Ende mit einem zugehörigen Drain-Auswahl-Gate-Transistor 606 verbunden, und jeder String ist über den zugeordneten Drain-Auswahl-Gate-Transistor 606 mit seiner zugeordneten Bitleitung BL verbunden. Das Umschalten der Drain-Auswahl-Gate-Transistoren 6060 bis 606P-1 kann unter Verwendung einer Drain-Auswahl-Gate-Vorspannungsleitung SGD gesteuert werden, die eine Drain-Auswahl-Gate-Vorspannung VSGD zum Einschalten und Ausschalten der Drain-Auswahl-Gate-Transistoren 6060 bis 606P-1 liefert. Zusätzlich ist in jedem Block 602 jeder String an seinem anderen Ende mit einem zugehörigen Source-Auswahl-Gate-Transistor 608 verbunden, und jeder String ist über den zugehörigen Source-Auswahl-Gate-Transistor 608 mit einer gemeinsamen Source-Leitung SL verbunden. Das Umschalten der Source-Auswahl-Gate-Transistoren 6080 bis 608P-1 kann unter Verwendung einer Source-Auswahl-Gate-Vorspannung SGS gesteuert werden, die eine Source-Auswahl-Gate-Vorspannung VSGS zum Einschalten und Ausschalten der Source-Auswahl-Gate-Transistoren 6080 bis 608P-1 liefert. In einigen Fällen können auch Dummy-Wortleitungen, die keine Benutzerdaten enthalten, in dem Speicherarray 600 neben den Source-Auswahl-Gate-Transistoren 6080 bis 608P-1 verwendet werden. Die Dummy-Wortleitungen können dazu verwendet werden, Randwortleitungen und FGTs vor bestimmten Randeffekten abzuschirmen. Eine alternative Anordnung zu einem herkömmlichen zweidimensionalen (2D) NAND-Array ist ein dreidimensionales (3D) Array. Im Gegensatz zu 2D-NAND-Arrays, die entlang einer ebenen Oberfläche eines Halbleiterwafers ausgebildet sind, erstrecken sich 3-D-Arrays von der Waferoberfläche nach oben und umfassen im Allgemeinen Stapel oder Spalten von Speicherzellen, die sich nach oben erstrecken. Verschiedene 3D-Anordnungen sind möglich. In einer Anordnung ist eine NAND-Kette vertikal mit einem Ende (z. B. Source) an der Waferoberfläche und dem anderen Ende (z. B. Drain) an der Oberseite ausgebildet. In einer anderen Anordnung ist eine NAND-Kette in einer U-Form ausgebildet, so dass beide Enden der NAND-Kette auf der Oberseite zugänglich sind, wodurch die Verbindungen zwischen solchen Ketten erleichtert wird.
  • 7 zeigt ein erstes Beispiel einer NAND-Kette 701, die sich in einer vertikalen Richtung erstreckt, d. h. sich in der z-Richtung senkrecht zu der x-y-Ebene des Substrats erstreckt. Speicherzellen sind ausgebildet, wo eine vertikale Bitleitung (lokale Bitleitung) 703 durch eine Wortleitung (z. B. WL0, WL1, usw.) hindurch führt. Eine Ladungseinfangschicht zwischen der lokalen Bitleitung und der Wortleitung speichert Ladung, die die Schwellenspannung des Transistors beeinflusst, der durch die Wortleitung (Gate) gebildet wird, die mit der vertikalen Bitleitung (Kanal) gekoppelt ist, die sie umgibt. Solche Speicherzellen können gebildet werden, indem Stapel von Wortleitungen gebildet werden und dann Speicherlöcher geätzt werden, in denen Speicherzellen gebildet werden sollen. Die Speicherlöcher werden dann mit einer Ladungseinfangschicht ausgekleidet und mit einem geeigneten lokalen Bitleitungs-/Kanalmaterial gefüllt (mit geeigneten dielektrischen Schichten zur Isolation).
  • Wie bei zweidimensionalen (planaren) NAND-Ketten sind Auswahl-Gates 705, 707 an jedem Ende der Kette angeordnet, damit die NAND-Kette selektiv mit externen Elementen 709, 711 verbunden oder von diesen isoliert werden kann. Solche externen Elemente sind im Allgemeinen Leiterbahnen wie etwa gemeinsame Source-Leitungen oder Bitleitungen, die große Zahlen von NAND-Ketten bedienen. Vertikale NAND-Ketten können auf ähnliche Weise wie planare NAND-Ketten betrieben werden, und sowohl Single-Level-Cell- (SLC) als auch Multi-Level-Cell- (MLC) -Betrieb ist möglich. Während 7 ein Beispiel einer NAND-Kette zeigt, die 32 in Reihe geschaltete Zellen (0-31) aufweist, kann die Anzahl von Zellen in einer NAND-Kette jede geeignete Zahl sein. Der Übersichtlichkeit halber sind nicht alle Zellen dargestellt. Es versteht sich, dass zusätzliche Zellen gebildet werden, wo die Wortleitungen 3-29 (nicht dargestellt) die lokale vertikale Bitleitung schneiden.
  • 8 zeigt ein zweites Beispiel einer NAND-Kette 815, die sich in einer vertikalen Richtung (z-Richtung) erstreckt. In diesem Fall bildet die NAND-Kette 815 eine U-Form, die sich mit auf der Oberseite der Struktur angeordneten externen Elementen (Source-Leitung „SL“ und Bitleitung „BL“) verbindet. An der Unterseite der NAND-Kette 815 ist ein steuerbares Gate (Back Gate „BG“) angeordnet, das die beiden Flügel 816A, 816B der NAND-Kette 815 verbindet. Insgesamt werden 64 Zellen gebildet, wobei die Wortleitungen WL0-WL63 die vertikale lokale Bitleitung 817 schneiden (obwohl in anderen Beispielen andere Anzahlen von Zellen vorgesehen sein können). Auswahl-Gate SGS, SGD sind an jedem Ende der NAND-Kette 815 angeordnet, um die Verbindung/Isolation der NAND-Kette 815 zu steuern.
  • Vertikale NAND-Ketten können so angeordnet sein, dass sie auf verschiedene Weisen ein 3D-NAND-Array bilden. 9 zeigt ein Beispiel, bei dem mehrere U-förmige NAND-Ketten in einem Block mit einer Bitleitung verbunden sind. In diesem Fall gibt es n separat auswählbare Sätze von Ketten (Kette 1-Kette n) in einem Block, der mit einer Bitleitung („BL“) verbunden ist. Der Wert von „n“ kann jede geeignete Zahl sein, beispielsweise 8, 12, 16, 32 oder mehr. Die Ketten wechseln sich in der Orientierung ab, so dass Ketten mit ungeraden Zahlen, deren Source-Verbindung auf der linken Seite liegt, sich mit Ketten mit geraden Zahlen, deren Source auf der rechten Seite liegt, abwechseln. Diese Anordnung ist zweckmäßig, aber nicht wesentlich, und es sind auch andere Muster möglich. Gemeinsame Source-Leitungen „SL“ sind mit einem Ende jeder NAND-Kette verbunden (entgegengesetzt zu dem Ende, das mit der Bitleitung verbunden ist). Dies kann als das Source-Ende der NAND-Kette betrachtet werden, wobei das Bit-Leitungsende als das Drain-Ende der NAND-Kette betrachtet wird. Gemeinsame Source-Leitungen können so verbunden sein, dass alle Source-Leitungen für einen Block gemeinsam durch eine periphere Schaltung gesteuert werden können. Somit erstrecken sich NAND-Ketten eines Blocks parallel zwischen Bitleitungen an einem Ende und gemeinsamen Source-Leitungen am anderen Ende.
  • 10A zeigt eine Speicherstruktur in Querschnittsansicht entlang der Bitleitungsrichtung (entlang der y-Richtung), in der gerade vertikale NAND-Ketten sich von gemeinsamen Source-Verbindungen in oder nahe eines Substrats zu globalen Bitleitungen (GBL0-GBL3) erstrecken, die sich über physische Ebenen von Speicherzellen erstrecken. Wortleitungen auf einer gegebenen physischen Ebene in einem Block sind aus einer Schicht aus leitendem Material gebildet. Speicherlochstrukturen erstrecken sich durch diese Schichten aus leitendem Material nach unten, um Speicherzellen zu bilden, die vertikal (entlang der z-Richtung) durch vertikale Bitleitungen (BL0 - BL3) in Reihe geschaltet sind, um vertikale NAND-Ketten zu bilden. Innerhalb eines gegebenen Blocks gibt es mehrere NAND-Ketten, die mit einer gegebenen globalen Bitleitung verbunden sind (z. B. ist GBLO mit mehreren BL0s verbunden). NAND-Ketten sind in Sätze von Ketten gruppiert, die gemeinsame Auswahlleitungen gemeinsam nutzen. Somit können beispielsweise NAND-Ketten, die von der Source-Auswahlleitung SGSO und der Drain-Auswahlleitung SGDO ausgewählt werden, als ein Satz von NAND-Ketten betrachtet werden und können als Kette 0 bezeichnet werden, während die NAND-Ketten, die durch die Source-Auswahlleitung SGS1 und die Drain-Auswahlleitung SGD1 ausgewählt werden, als ein weiterer Satz von NAND-Ketten angesehen werden können, der als Kette 1 bezeichnet wird, wie dargestellt. Ein Block kann aus einer beliebigen geeigneten Anzahl solcher separat auswählbaren Sätze von Ketten bestehen. Es versteht sich, dass 10A nur Abschnitte von GBLO GBL3 zeigt, und dass diese Bitleitungen sich weiter in y-Richtung erstrecken und sich mit zusätzlichen NAND-Ketten in dem Block und in anderen Blöcken verbinden können. Darüber hinaus erstrecken sich zusätzliche Bitleitungen parallel zu GBLO GBL3 (z. B. an verschiedenen Stellen entlang der x-Achse, vor oder hinter der Stelle des Querschnitts von 10A).
  • 10B veranschaulicht separat auswählbare Sätze von NAND-Ketten aus 10A in schematischer Darstellung. Es ist ersichtlich, dass jede der globalen Bitleitungen (GBL0-GBL3) mit mehreren separat auswählbaren Sätzen von NAND-Ketten (z. B. ist GBLO mit der vertikalen Bitleitung BL0 von Kette 0 und auch mit der vertikalen Bitleitung BL0 von Kette 1 verbunden) in dem Abschnitt des dargestellten Blocks verbunden ist. In einigen Fällen sind Wortleitungen aller Ketten eines Blocks elektrisch verbunden, z. B. WL0 in der Kette 0 kann mit WL0 der Kette 1, Kette 2 usw. verbunden sein. Solche Wortleitungen können als eine kontinuierliche Schicht aus leitfähigem Material ausgebildet sein, die sich durch alle Sätze von Ketten des Blocks erstreckt.
  • Source-Leitungen können auch allen Ketten eines Blocks gemeinsam sein. Zum Beispiel kann ein Abschnitt eines Substrats dotiert werden, um einen durchgehenden Leiter zu bilden, der einem Block zugrunde liegt. Source- und Drain-Auswahlleitungen werden nicht von verschiedenen Sätzen von Ketten gemeinsam genutzt, so dass beispielsweise SGDO und SGSO voreingestellt werden können, um Kette 0 auszuwählen, ohne in ähnlicher Weise SGD1 und SGS1 zu beeinflussen. Daher kann Kette 0 individuell ausgewählt werden (verbunden mit globalen Bitleitungen und einer gemeinsamen Source), während Kette 1 (und andere Sätze von Ketten) von globalen Bitleitungen und der gemeinsamen Source isoliert bleiben. Der Zugriff auf Speicherzellen in einem Block während Programmier- und Lesevorgängen beinhaltet im Allgemeinen das Anlegen von Auswahlspannungen an ein Paar von Auswahlleitungen (z. B. SGSO und SGDO), während an alle anderen Auswahlleitungen des Blocks (z. B. SGS1 und SGD1) Nichtauswahlspannungen angelegt werden. Dann werden geeignete Spannungen an Wortleitungen des Blocks angelegt, so dass auf eine bestimmte Wortleitung in dem ausgewählten Satz von Ketten zugegriffen werden kann (z. B. wird eine Lesespannung an die bestimmte Wortleitung angelegt, während Lese-Durchgangsspannungen an andere Wortleitungen angelegt werden). Löschvorgänge können an einem gesamten Block (alle Sätze von Ketten in einem Block) anstatt an einem bestimmten Satz von Ketten in einem Block angewendet werden.
  • 10C zeigt einen separat auswählbaren Satz von NAND-Ketten, Kette 0, von 10A-B im Querschnitt entlang der X-Z-Ebene. Es ist ersichtlich, dass jede globale Bitleitung (GBLO-GBLm) mit einer vertikalen NAND-Kette (vertikale Bitleitung BL0-BLm) in Kette 0 verbunden ist. Die Kette 0 kann ausgewählt werden, indem geeignete Spannungen an die Auswahlleitungen SGDO und SGSO angelegt werden. Andere Sätze von Ketten sind in ähnlicher Weise mit den globalen Bitleitungen (GBLO-GBLm) an verschiedenen Stellen entlang der Y-Richtung und mit unterschiedlichen Auswahlleitungen verbunden, die Nichtauswahlspannungen empfangen können, wenn die Kette 0 ausgewählt ist.
  • Unter erneuter Bezugnahme auf 2B kann das Speicher-Die 104 ferner Lese-/Schreibschaltungen 144 enthalten, die eine Vielzahl oder eine Anzahl p von Abtastblöcken (auch als Abtastmodule oder Abtastschaltungen bezeichnet) 146 enthalten. Wie unten ausführlicher beschrieben, sind die Abtastblöcke 146 so konfiguriert, dass sie daran teilnehmen, eine Seite von Speicherzellen parallel zu lesen oder zu programmieren.
  • Der Speicher-Die 104 kann auch einen Zeilenadressdecodierer 148 und einen Spaltenadressdecodierer 150 beinhalten. Der Zeilenadressdecodierer 148 kann eine Zeilenadresse decodieren und eine bestimmte Wortleitung in dem Speicherarray 142 auswählen, wenn Daten in die Speicherzellen 142 geschrieben oder aus diesen gelesen werden. Der Spaltenadressdecodierer 150 kann eine Spaltenadresse decodieren, um eine bestimmte Gruppe von Bitleitungen in dem Speicherarray 142 für Lese-/Schreibschaltungen 144 auszuwählen.
  • Außerdem kann das nichtflüchtige Speicher-Die 104 eine periphere Schaltung 152 enthalten. Die Peripherieschaltung 152 kann eine Steuerlogikschaltung 154 enthalten, die als eine Zustandsmaschine implementiert sein kann, die eine On-Chip-Steuerung von Speichervorgängen sowie Statusinformationen an die Steuerung 102 bereitstellt. Die Peripherieschaltung 152 kann auch einen On-Chip-Adressendecodierer 156 enthalten, der eine Adressschnittstelle zwischen der von der Steuerung 102 und/oder einem Host verwendeten Adressierung und der von den Zeilen- und Spaltendecodierern 148, 150 verwendeten Hardwareadressierung bereitstellt. Darüber hinaus kann die Peripherieschaltung 152 auch einen flüchtigen Speicher 158 enthalten. Eine beispielhafte Konfiguration des flüchtigen Speichers 158 kann Latches enthalten, obwohl andere Konfigurationen möglich sind.
  • Darüber hinaus kann die Peripherieschaltung 152 eine Leistungssteuerschaltung 160 enthalten, die zum Erzeugen und Liefern von Spannungen für den Speicherarray 142 konfiguriert ist, einschließlich der Spannungen (einschließlich Programmierspannungsimpulse) an die Wortleitungen, Löschspannungen (einschließlich Löschspannungsimpulse), der Source-Auswahl-Gate-Vorspannung VSSG zu der Source-Auswahl-Gate-Vorspannungsleitung SSG, der Drain-Auswahl-Gate-Vorspannung VDSG zu der Drain-Auswahl-Gate-Vorspannungsleitung DSG, einer Zell-Source-Spannung Vcelsrc zu den Source-Leitungen SL, sowie anderer Spannungen, die dem Speicherarray 142, den Lese-/Schreibschaltungen 144, einschließlich der Abtastblöcke 146, und/oder anderen Schaltungskomponenten auf dem Speicher-Die 104 bereitgestellt werden. Die verschiedenen Spannungen, die von der Leistungssteuerschaltung 160 geliefert werden, sind nachstehend ausführlicher beschrieben. Die Leistungssteuerschaltung 160 kann eine von verschiedenen Schaltungstopologien oder Konfigurationen aufweisen, um die Spannungen auf geeigneten Niveaus zu liefern, um die Lese-, Schreib- und Löschoperationen durchzuführen, wie Treiberschaltungen, Ladungspumpen, Referenzspannungsgeneratoren und Impulserzeugungsschaltungen oder eine Kombination davon. Andere Arten von Schaltungen zum Erzeugen der Spannungen können möglich sein. Außerdem kann die Leistungssteuerschaltung 160 mit der Steuerlogikschaltung 154, den Lese-/Schreibschaltungen 144 und/oder den Abtastblöcken 146 kommunizieren und/oder durch diese gesteuert werden, um die Spannungen auf geeigneten Niveaus und zu geeigneten Zeiten zu liefern, um die Speichervorgänge auszuführen.
  • Um eine Zielspeicherzelle und insbesondere einen FGT zu programmieren, legt die Leistungssteuerschaltung 160 eine Programmierspannung an das Steuergate der Speicherzelle an, und die Bitleitung, die mit der Zielspeicherzelle verbunden ist, ist geerdet, was wiederum bewirkt, dass Elektronen von dem Kanal in das Floating-Gate injiziert werden. Während eines Programmiervorgangs wird die Bitleitung, die mit der Zielspeicherzelle verbunden ist, als ausgewählte Bitleitung bezeichnet. Umgekehrt wird eine Bitleitung, die während eines Programmiervorgangs nicht mit einer Zielspeicherzelle verbunden ist, als eine nicht ausgewählte Bitleitung bezeichnet. In diesem Zusammenhang kann sich ein Zustand der Bitleitung darauf beziehen, ob die Bitleitung ausgewählt oder nicht ausgewählt ist. Anders ausgedrückt kann eine Bitleitung in einem von zwei Zuständen, ausgewählt oder nicht ausgewählt, sein. Wenn sich Elektronen in dem Floating-Gate ansammeln, wird das Floating-Gate negativ geladen und die Schwellenspannung VTH der Speicherzelle wird erhöht. Die Leistungssteuerschaltung 160 wendet die Programmierspannung VPGM auf die Wortleitung an, die mit der Zielspeicherzelle verbunden ist, damit das Steuergate der Zielspeicherzelle die Programmierspannung VPGM empfängt und die Speicherzelle programmiert wird. Wie zuvor beschrieben, teilt sich in einem Block eine Speicherzelle in jeder der NAND-Ketten die gleiche Wortleitung. Während eines Programmiervorgangs wird die Wortleitung, die mit der Zielspeicherzelle verbunden ist, als ausgewählte Wortleitung bezeichnet. Umgekehrt wird eine Wortleitung, die während eines Programmiervorgangs nicht mit einer Zielspeicherzelle verbunden ist, als eine nicht ausgewählte Wortleitung bezeichnet.
  • Die 11A-11C sind Diagramme von Schwellenspannungsverteilungskurven für unterschiedliche Anzahlen von Bits, die in den Speicherzellen gespeichert sind. Die Schwellenspannungsverteilungskurven sind für die Schwellenspannung VTH als eine Funktion der Anzahl von Speicherzellen dargestellt. 11A zeigt Schwellenspannungsverteilungskurven für Speicherzellen, die programmiert sind, um zwei Datenbits zu speichern, 11B zeigt Schwellenspannungsverteilungskurven für Speicherzellen, die programmiert sind, um drei Datenbits zu speichern, und 11C zeigt Spannungsverteilungskurven für Speicherzellen, die programmiert sind, vier Datenbits zu speichern. Ähnliche Schwellenspannungsverteilungskurven können für Speicherzellen erzeugt werden, die programmiert sind, um andere Bitzahlen als zwei, drei und vier zu speichern.
  • Zu einem gegebenen Zeitpunkt kann jede Speicherzelle in einem bestimmten aus einer Vielzahl von Speicherzuständen sein (der ansonsten als ein Datenzustand bezeichnet wird). Die Speicherzustände können einen gelöschten Zustand und eine Vielzahl von programmierten Zuständen einschließen. Dementsprechend kann sich zu einem gegebenen Zeitpunkt jede Speicherzelle in dem gelöschten Zustand oder in einem der mehreren programmierten Zustände befinden. Die Anzahl der programmierten Zustände entspricht der Anzahl von Bits, für deren Speicherung die Speicherzellen programmiert sind. Bezugnehmend auf 11A kann sich eine Speicherzelle, die programmiert ist, um zwei Bits zu speichern, in einem gelöschten Zustand Er oder einem von drei programmierten Zuständen A, B, C befinden. Bezugnehmend auf 11B kann sich eine Speicherzelle, die zum Speichern von drei Bits programmiert ist, in einem gelöschten Zustand Er oder einem von sieben programmierten Zuständen A, B, C, D, E, F, G befinden. Bezugnehmend auf 11C kann eine Speicherzelle, die programmiert ist, um vier Bits zu speichern, in einem gelöschten Zustand Er oder einem von fünfzehn programmierten Zuständen 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F sein. Wie in den 11A-11C gezeigt, ist jede Spannungsverteilungskurve dem gelöschten Zustand oder einem der programmierten Zustände zugeordnet.
  • Zusätzlich ist jede Schwellenspannungsverteilungskurve einem bestimmten Schwellenspannungsbereich zugeordnet und/oder definiert diesen, der wiederum einen bestimmten einer Vielzahl von vorbestimmten n-Bit-Binärwerten definiert, ihm zugeordnet oder mit ihm assoziiert ist. Auf diese Weise ermöglicht die Bestimmung, welche Schwellenspannung VTH eine Speicherzelle aufweist, die Bestimmung der Daten (d. h. der Logikwerte der Bits), welche die Speicherzelle speichert. Die spezifische Beziehung zwischen den in die Speicherzellen programmierten Daten und den Schwellenspannungspegeln der Speicherzelle hängt von dem Datencodierschema ab, das zum Programmieren der Speicherzellen verwendet wird. In einem Beispiel, wie es in den 11A und 11B gezeigt ist, wird ein Gray-Code-Schema verwendet, um den Schwellenspannungsverteilungskurven Datenwerte zuzuweisen. Bei diesem Schema wird für Speicherzellen, die mit zwei Datenbits programmiert sind, der Datenwert „11“ dem Bereich von Schwellenspannungen zugeordnet, der mit dem gelöschten Zustand Er assoziiert ist, der Datenwert „01“ ist dem Bereich der Schwellenspannungen zugeordnet, der mit dem programmierten Zustand A assoziiert ist, der Datenwert „00“ ist dem Bereich von Schwellenspannungen zugeordnet, der mit dem programmierten Zustand B assoziiert ist, und der Datenwert „10“ wird dem Bereich der Schwellenspannungen zugeordnet, der mit dem programmierten Zustand C assoziiert ist. Ähnliche Beziehungen zwischen Datenwerten und Speicherzuständen können für Speicherzellen gemacht werden, die programmiert sind, um drei Bits, vier Bits oder andere Datenbits zu speichern.
  • Vor der Durchführung eines Programmiervorgangs, der eine Vielzahl oder Gruppe von Zielspeicherzellen programmiert, können alle Speicherzellen der Gruppe, die in dem Programmiervorgang programmiert und/oder ausgewählt wird, sich im gelöschten Zustand befinden. Während des Programmiervorgangs kann die Leistungssteuerschaltung 160 die Programmierspannung an eine ausgewählte Wortleitung und wiederum an die Steuergates der Zielspeicherzellen als eine Reihe von Programmierspannungspulsen anlegen. Die gleichzeitig programmierten Zielspeicherzellen sind mit der gleichen ausgewählten Wortleitung verbunden. Bei vielen Programmiervorgängen erhöht die Leistungssteuerschaltung 160 die Größe der Programmierimpulse mit jedem aufeinanderfolgenden Impuls um eine vorbestimmte Schrittgröße. Wie weiter unten ausführlicher beschrieben, kann die Leistungssteuerschaltung 160 einen oder mehrere Verifizierungsimpulse zwischen Programmierimpulsen als Teil einer Programmierschleife oder eines Programmierverifizierungsvorgangs an das Steuergate der Zielspeicherzelle anlegen. Zusätzlich kann die Leistungssteuerschaltung 160 während eines Programmiervorgangs eine oder mehrere Verstärkungsspannungen an die nicht ausgewählten Wortleitungen anlegen.
  • Bei den Zielspeicherzellen, die mit der ausgewählten Wortleitung verbunden sind, ändert sich gleichzeitig ihre Schwellenspannung, sofern sie nicht aus der Programmierung ausgeschlossen wurden. Wenn der Programmiervorgang für eine der Zielspeicherzellen abgeschlossen ist, wird die Zielspeicherzelle von einer weiteren Programmierung ausgeschlossen, während der Programmiervorgang für die anderen Zielspeicherzellen in nachfolgenden Programmierschleifen fortgesetzt wird. Ebenso kann die Steuerlogikschaltung 154 für einige beispielhafte Programmiervorgänge einen Zähler aufrechterhalten, der die Programmierimpulse zählt. Während eines Programmiervorgangs zum Programmieren einer Gruppe von Zielspeicherzellen wird jede Zielspeicherzelle einem der Vielzahl von Speicherzuständen gemäß den Schreibdaten zugewiesen, die während des Programmiervorgangs in die Zielspeicherzellen programmiert werden sollen. Basierend auf ihrem zugewiesenen Speicherzustand bleibt eine gegebene Zielspeicherzelle entweder im gelöschten Zustand oder wird auf einen programmierten Zustand programmiert, der sich von dem gelöschten Zustand unterscheidet. Wenn die Steuerlogik 154 einen Programmbefehl von der Steuerung 102 empfängt oder anderweitig bestimmt, einen Programmiervorgang durchzuführen, werden die Schreibdaten in Latches gespeichert, die in der Lese-/Schreibschaltung 144 enthalten sind. Während des Programmiervorgangs kann die Lese-/Schreibschaltung 144 die Schreibdaten lesen, um den jeweiligen Speicherzustand zu bestimmen, in den jede der Zielspeicherzellen programmiert werden soll.
  • Wie unten detaillierter beschrieben und wie in Figur den 11A-11C veranschaulicht, ist jeder programmierte Zustand einem jeweiligen Verifizierungsspannungspegel Vv zugeordnet. Eine gegebene Zielspeicherzelle wird in ihrem zugewiesenen Speicherzustand programmiert, wenn ihre Schwellenspannung VTH über der Verifizierungsspannung Vv liegt, die mit dem Speicherzustand assoziiert ist, der dieser Zielspeicherzelle zugewiesen ist. Solange die Schwellenspannung VTH der gegebenen Zielspeicherzelle unter der zugehörigen Verifizierungsspannung Vv liegt, kann das Steuergate der Zielspeicherzelle einem Programmierimpuls unterworfen werden, um die Schwellenspannung VTH der Zielspeicherzelle auf den Schwellenspannungsbereich zu erhöhen, der dem der gegebenen Zielspeicherzelle zugewiesenen Speicherzustand zugeordnet ist. Wenn alternativ die Schwellenspannung VTH der gegebenen Zielspeicherzelle auf über den zugehörigen Verifizierungsspannungspegel Vv ansteigt, kann die Programmierung für die gegebene Zielspeicherzelle abgeschlossen sein. Wie im Folgenden ausführlicher beschrieben wird, kann ein Abtastblock 146 an einem Programmier-Verifizierungsvorgang teilnehmen, der bestimmt, ob das Programmieren für eine gegebene Speicherzelle abgeschlossen ist.
  • Wie zuvor erwähnt, können Zielspeicherzellen, die einem Programmiervorgang unterzogen werden, auch einem Verifizierungsvorgang unterzogen werden, der bestimmt, wann die Programmierung für jede der Zielspeicherzellen abgeschlossen ist. Der Verifizierungsvorgang wird zwischen Programmierimpulsen durchgeführt, so dass der Programmiervorgang und der Verifizierungsvorgang in einer alternierenden oder schleifenartigen Weise durchgeführt werden. Die Kombination aus Programmiervorgang und Verifizierungsvorgang wird als Programmierverifizierungsvorgang bezeichnet. Dementsprechend umfasst ein Programmierverifizierungsvorgang eine Vielzahl von Programmiervorgängen und eine Vielzahl von Verifizierungsvorgängen, die abwechselnd durchgeführt werden. Das heißt, ein Programmierverifizierungsvorgang beinhaltet einen Programmiervorgang gefolgt von einem Verifizierungsvorgang gefolgt von einem weiteren Programmiervorgang, gefolgt von einem weiteren Verifizierungsvorgang, und so weiter, bis der Programmierverifizierungsvorgang keine weiteren Programmier- oder Verifizierungsvorgänge auszuführen hat. Außerdem enthält ein einzelner Programmiervorgang eines Programmierverifizierungsvorgangs, dass die Leistungssteuerschaltung 160 einen oder mehrere Programmierimpulse an die ausgewählte Wortleitung für diesen einzelnen Programmiervorgang liefert, und ein einzelner Verifizierungsvorgang eines Programmierverifizierungsvorgangs enthält den Umstand, dass die Leistungssteuerschaltung 160 einen oder mehrere Verifizierungsimpulse an die ausgewählte Wortleitung für diesen einzelnen Programmiervorgang liefert. Dementsprechend kann ein Programmierverifizierungsvorgang umfassen, dass die Leistungssteuerschaltung 160 eine Impulsfolge oder eine Serie von Spannungsimpulsen an die ausgewählte Wortleitung liefert, wobei die Impulsfolge einen oder mehrere Programmierimpulse gefolgt von einem oder mehreren Verifizierungsimpulsen beinhaltet, gefolgt von einem oder mehreren Programmierimpulsen, gefolgt von einem oder mehreren Verifizierungsimpulsen, und so weiter, bis der Programmierverifizierungsprozess keine weiteren Programmierimpulse oder Verifizierungsimpulse für die Leistungssteuerschaltung 160 zum Liefern an die ausgewählte Wortleitung vorsieht.
  • Ein Programmierverifizierungsvorgang ist abgeschlossen, wenn der Verifizierungsteil des Programmierverifizierungsvorgangs feststellt, dass alle Speicherzellen auf ihre zugeordneten Schwellenwertspannungen VTH programmiert wurden. Wie erwähnt, verifiziert oder bestimmt der Verifizierungsprozess, dass eine gegebene Zielspeicherzelle fertig programmiert ist, wenn der Verifizierungsprozess bestimmt, dass die Schwellenspannung der Zielspeicherzelle über den Verifizierungsspannungspegel Vv angestiegen ist, der dem Speicherzustand zugeordnet ist, auf den die Zielzelle zu programmieren ist.
  • Bei einigen beispielhaften Programmierverifizierungsvorgängen werden alle Zielspeicherzellen, die einem Programmierverifizierungsvorgang unterzogen werden, nicht gleichzeitig einem einzigen Verifizierungsvorgang unterzogen. Alternativ werden für einen einzigen Verifizierungsvorgang nur diejenigen Zielspeicherzellen, die dem gleichen Speicherzustand zugeordnet sind, einem Verifizierungsvorgang unterzogen. Für einen einzigen Verifizierungsvorgang werden Zielspeicherzellen, die dem einzelnen Verifizierungsvorgang unterzogen werden, ausgewählte Speicherzellen oder ausgewählte Zielspeicherzellen genannt, und Zielspeicherzellen, die nicht dem einzelnen Verifizierungsvorgang unterliegen, werden nicht ausgewählte Speicherzellen oder nicht ausgewählte Zielspeicherzellen genannt. Gleichermaßen gilt für eine Gruppe von Bitleitungen, die mit den Zielspeicherzellen eines Programmierverifizierungsvorgangs verbunden sind, dass Bitleitungen, die mit den ausgewählten Speicherzellen für einen einzelnen Verifizierungsvorgang verbunden sind, ausgewählte Bitleitungen genannt, und Bitleitungen, die mit den nicht ausgewählten Speicherzellen für einen einzigen Verifizierungsvorgang verbunden sind, werden nicht ausgewählte Bitleitungen genannt. In diesem Zusammenhang kann sich ein Zustand der Bitleitung darauf beziehen, ob die Bitleitung ausgewählt oder nicht ausgewählt ist. Anders ausgedrückt kann eine mit einer Zielspeicherzelle verbundene Bitleitung in einem von zwei Zuständen, ausgewählt oder nicht ausgewählt, sein. Für jeden der Verifizierungsvorgänge kann die Leistungssteuerschaltung 160 oder eine Kombination aus Leistungssteuerschaltung 160, Lese-/Schreibschaltung 144 und Abtastblöcken 146 Spannungen mit geeigneten Pegeln an die ausgewählten und nicht ausgewählten Wortleitungen und die ausgewählten und nicht ausgewählten Bitleitungen liefern, damit ein Verifizierungsvorgang für die ausgewählten Speicherzellen der einem Programmierverifizierungsvorgang zu unterziehenden Zielspeicherzellen durchgeführt wird. Der Klarheit halber wird, sofern nicht anders angegeben, die Kombination aus Leistungssteuerschaltung 160, Lese-/Schreibschaltung 144 und Abtastblöcken 146, die zum Vorspannen der ausgewählten und nicht ausgewählten Wortleitungen und Bitleitungen mit geeigneten Pegeln während eines gegebenen Speichervorgangs (z. B. eines Programmiervorgangs, eines Verifizierungsvorgangs, eines Programmierverifizierungsvorgangs, eines Schreibvorgangs, eines Lesevorgangs oder eines Löschvorgangs) verwendet werden, hier kollektiv als Spannungsversorgungsschaltung bezeichnet. Spannungsversorgungsschaltung kann sich auf die Leistungssteuerschaltung 160, die Abtastblockschaltung 146, andere Schaltungskomponenten der Lese-/Schreibschaltung 144 oder irgendeine Kombination davon beziehen.
  • Zur Durchführung eine Verifizierungsvorgangs in einem Block kann die Spannungsversorgungsschaltung eine Drain-Auswahl-Gate-Vorspannung VSGD auf der Drain-Auswahl-Gate-Vorspannungsleitung SGD an die Steuergates der Drain-Auswahl-Gate-Transistoren (wie der in den 6-10C gezeigten) liefern und eine Source-Auswahl-Gate-Vorspannung VSGS auf der Source-Auswahl-Gate-Vorspannungsleitung SGS an die Steuergates der Drain-Auswahl-Gate-Transistoren (wie der in den 6-10C gezeigten) liefern, mit Pegeln, die die Drain-Auswahl-Gate-Transistoren und die Source-Auswahl-Gate-Transistoren einschalten, als Reaktion darauf, dass die Spannungsversorgungsschaltung Spannungen mit geeigneten Pegeln auf der gemeinsamen Source-Leitung SL und zu den Bitleitungen liefert.
  • Zusätzlich liefert die Spannungsversorgungsschaltung eine Source-Leitungsspannung mit einem Zell-Source-Spannungspegel Vcelsrc, der ansonsten als Zell-Source-Spannung Vcelsrc bezeichnet wird, auf der gemeinsamen Source-Leitung SL. Ferner spannt die Spannungsversorgungsschaltung die Drain-Seite der ausgewählten Bitleitungen mit einer hohen Versorgungsspannung VHSA vor, deren Größe höher als die Zell-Source-Spannung Vcelsrc ist. Die Differenz zwischen der hohen Versorgungsspannung VHSA und dem Zell-Source-Spannungspegel Vcelsrc kann groß genug sein um einen Stromfluss von der Drain-Seite zur Source-Seite der Kette zu ermöglichen, die eine ausgewählte Zielspeicherzelle enthält, in dem Fall dass die ausgewählte Speicherzelle eine Schwellenspannung VTH aufweist, die es ihr erlaubt, einen Strom zu leiten. Während eines Verifizierungsvorgangs kann eine ausgewählte Speicherzelle im Allgemeinen als vollständig leitend, marginal leitend oder nicht leitend charakterisiert werden, je nach Schwellenspannung VTH der ausgewählten Speicherzelle. Ebenso spannt die Spannungsversorgungsschaltung die Drain-Seite der nicht ausgewählten Bitleitungen auf die Zell-Source-Spannung Vcelsrc vor. Durch Vorspannen der Drain-Seite und der Source-Seite nicht ausgewählter Bitleitungen auf die Zell-Source-Spannung Vcelsrc erlaubt die Spannungsdifferenz zwischen den Spannungen der Drain-Seite und Source-Seite nicht, dass Strom durch die NAND-Kette fließt, die mit der nicht ausgewählten Bitleitung verbunden ist. Ferner spannt die Spannungsversorgungsschaltung die nicht ausgewählten Wortleitungen und wiederum die Steuergates von FGTs, die mit den nicht ausgewählten Wortleitungen gekoppelt sind, auf eine Lesespannung Vread vor. Die Lesespannung ist hoch genug, um zu bewirken, dass die FGTs, die mit nicht ausgewählten Wortleitungen gekoppelt sind, ungeachtet ihrer Schwellenspannung VTH einen Strom leiten. Zusätzlich spannt die Spannungsversorgungsschaltung die ausgewählte Wortleitung mit einer Steuergate-Referenzspannung VCGRV vor, die in der Form eines oder mehrerer Verifizierungsimpulse sein kann, wie zuvor beschrieben. Die Steuergate-Referenzspannung VCGRV kann für die Verifizierung von Zielspeicherzellen verschiedener Speicherzustände unterschiedlich sein. Beispielsweise kann die Spannungsversorgungsschaltung eine andere Steuergate-Referenzspannung VCGRV (oder eine Steuergate-Referenzspannung VCGRV auf einem anderen Pegel) liefern, wenn in den Zustand A programmierte Zielspeicherzellen verifiziert werden, als wenn in den Zustand B programmierte Zielspeicherzellen verifiziert werden usw.
  • Sobald die Spannungsversorgungsschaltung die Spannungen an die ausgewählten und nicht ausgewählten Wortleitungen und Bitleitungen und an die Drain-Auswahl-Gate-Transistoren, Source-Auswahl-Gate-Transistoren, Drain-Auswahl-Gate-Vorspannungsleitungen SGD und Source-Auswahl-Gate-Vorspannungsleitung SGS liefert, kann ein Abtastblock einen Abtastvorgang durchführen, der feststellt, ob eine ausgewählte Zielspeicherzelle leitet und ob sie ausreichend programmiert ist. Weitere Einzelheiten des Abtastvorgangsabschnitts des Verifizierungsvorgangs werden unten detaillierter beschrieben.
  • Wie zuvor beschrieben, kann die Schwellenspannung VTH einer Speicherzelle den Datenwert der Daten identifizieren, die sie speichert. Für einen gegebenen Lesevorgang in einem Block wird eine Speicherzelle, von der Daten gelesen werden sollen, als ausgewählte Speicherzelle bezeichnet, und eine Speicherzelle, von der Daten nicht gelesen werden sollen, wird als eine nicht ausgewählte Speicherzelle bezeichnet. Wenn somit Daten von einer Seite von Speicherzellen für einen bestimmten Lesevorgang gelesen werden sollen, sind diese Speicherzellen in der Seite die ausgewählten Speicherzellen, und die Speicherzellen des Blocks, die nicht Teil der Seite sind, sind die nicht ausgewählten Speicherzellen. Zusätzlich wird eine Wortleitung, die mit der Seite ausgewählter Speicherzellen verbunden ist, als die ausgewählte Wortleitung bezeichnet, und die anderen Wortleitungen des Blocks werden als die nicht ausgewählten Wortleitungen bezeichnet.
  • Während eines Lesevorgangs zum Lesen von Daten, die in Zielspeicherzellen einer Seite gespeichert sind, können die Abtastblöcke 146 konfiguriert sein, um einen Abtastvorgang durchzuführen, der erfasst, ob Strom durch die Bitleitungen fließt, die mit den Zielspeicherzellen der Seite verbunden sind. Die Spannungsversorgungsschaltung kann Spannungen an die ausgewählten und nicht ausgewählten Wortleitungen mit geeigneten Pegeln liefern, die bewirken, dass Strom fließt oder nicht fließt, basierend auf der Schwellenspannung VTH der Zielspeicherzellen. Für einige Konfigurationen kann der Pegel der an die ausgewählten Wortleitungen angelegten Spannung in Abhängigkeit von den Zuständen der Speicherzellen variieren.
  • Die Spannungsversorgungsschaltung kann auch die Bitleitungen so vorspannen, dass die hohe Versorgungsspannung VHSA an die Drain-Seite der Bitleitungen angelegt wird und die Zell-Source-Spannung Vcelsrc an die Source-Seite der Bitleitungen angelegt wird, um den Stromfluss zu ermöglichen, vorausgesetzt, dass die Schwellenspannung VTH der ausgewählten Speicherzelle dies zulässt. Bei einigen beispielhaften Lesekonfigurationen kann der Abtastblock 146 einen Lesevorgang für weniger als alle Speicherzellen einer Seite durchführen. Für solche Konfigurationen werden die Zielspeicherzellen der Seite, die Gegenstand und/oder die für einen gegebenen Abtastvorgang ausgewählt sind, als ausgewählte Speicherzellen oder ausgewählte Zielspeicherzellen bezeichnet. Umgekehrt werden die Zielspeicherzellen der Seite, die nicht Gegenstand des Abtastvorgangs sind und/oder die nicht für den Abtastvorgang ausgewählt sind, als nicht ausgewählte Speicherzellen bezeichnet. Dementsprechend werden Bitleitungen, die mit ausgewählten Zielspeicherzellen verbunden sind, als ausgewählte Bitleitungen bezeichnet, und Bitleitungen, die mit nicht ausgewählten Zielspeicherzellen verbunden sind, werden als nicht ausgewählte Bitleitungen bezeichnet. In diesem Zusammenhang kann sich ein Zustand der Bitleitung darauf beziehen, ob die Bitleitung ausgewählt oder nicht ausgewählt ist. Anders ausgedrückt kann eine Bitleitung in einem von zwei Zuständen, ausgewählt oder nicht ausgewählt, sein. Die Spannungsversorgungsschaltung kann die Spannungen an die ausgewählten und nicht ausgewählten Wortleitungen und die ausgewählten und nicht ausgewählten Bitleitungen auf Pegeln in verschiedenen Kombinationen, in verschiedenen Sequenzen und/oder über verschiedene Abtastvorgänge liefern, um die Schwellenspannungen der Zielspeicherzellen zu bestimmen, so dass die Datenwerte der Daten, die die Zielspeicherzellen speichern, bestimmt werden können.
  • 12 ist ein Blockdiagramm einer Beispielkonfiguration eines Abtastblocks 1200, der für einen der Abtastblöcke 146(1) bis 146(p) von 2B repräsentativ sein kann. Der Abtastblock 1200 kann eine Vielzahl von Abtastschaltungen 1202 und eine Vielzahl von Sätzen von Latches 1204 umfassen. Jede Abtastschaltung (auch als Abtastverstärkerschaltung bezeichnet) 1202, kann einem entsprechenden der Latches 1204 zugeordnet sein. Das heißt, jede Abtastschaltung 1202 kann dafür konfiguriert sein, mit einem Abtastvorgang unter Verwendung von Daten zu kommunizieren und/oder einen Abtastvorgang durchzuführen und/oder Daten in ihrem zugeordneten Latchsatz 1204 zu speichern. Zusätzlich kann der Erfassungsblock 1200 eine Erfassungssteuerung 1206 umfassen, die konfiguriert ist, um den Betrieb der Abtastschaltungen 1202 und der Sätze von Latches 1204 des Abtastblocks 1200 zu steuern. Wie nachstehend ausführlicher beschrieben, kann die Abtastschaltungssteuerung 106 den Betrieb der Abtastschaltungen 1202 und der Latches 1204 steuern, indem Steuersignale an Anschlüsse der Abtastschaltungen 1202 und der Latches 1204 ausgegeben werden. Außerdem kann die Abtastschaltungssteuerung 1206 in der Steuerlogik 154 kommunizieren und/oder ein Teil davon sein.
  • Die Abtastschaltungssteuerung 1206 kann in Hardware oder in einer Kombination aus Hardware und Software implementiert sein. Beispielsweise kann die Abtastschaltungssteuerung 1206 einen Prozessor enthalten, der Computeranweisungen ausführt, die in einem Speicher gespeichert sind, um zumindest einige ihrer Funktionen auszuführen.
  • 13 ist ein Schaltungsschema einer beispielhaften Abtastschaltung 1300, die für eine der Abtastschaltungen 1202 des Abtastblocks 1200 von 12 repräsentativ sein kann und/oder in einem der Abtastblöcke 146 von 2B enthalten sein kann. Außerdem ist die Abtastschaltung 1300 gekoppelt und konfiguriert, um Strom zu erfassen, der durch eine zugeordnete i-te Bitleitung BL(i) gezogen wird. Wie weiter unten ausführlicher beschrieben, beinhaltet die Abtastschaltung 1300 einen Vorladeschaltungspfad, der konfiguriert ist, um einen Abtastknoten während einer Vorladeperiode eines Abtastvorgangs mit einer Spannung auf einem Vorladespannungspegel vorzuladen. Die Abtastschaltung 1300 ist so konfiguriert, dass sie den Abtastknoten in einer zustandsabhängigen Weise vorlädt. Insbesondere als Reaktion darauf, dass die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, ist die Abtastschaltung 1300 konfiguriert, um zu ermöglichen oder zu erlauben, dass der Vorladeschaltungspfad den Abtastknoten während der Vorladeperiode vorlädt. Alternativ, als Reaktion darauf, dass die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist, ist die Abtastschaltung 1300 konfiguriert, um den Vorladeschaltungspfad zu deaktivieren, um zu verhindern, dass der Vorladeschaltungspfad den Abtastknoten während der Vorladeperiode vorlädt. Der zustandsabhängige Vorladevorgang wird unten in weiteren Einzelheiten beschrieben.
  • In 13 ist die i-te Bitleitung BL(i) mit einer zugehörigen NAND-Kette 1302 verbunden. Die i-te Bitleitung BL(i) kann eine aus einer Vielzahl von Bitleitungen sein und die NAND-Kette 1302 kann eine aus einer Vielzahl von NAND-Ketten sein, die in einer Speicherzellenstruktur 142 eines der Speicher-Dies 104 enthalten sind. Die NAND-Kette 1302 enthält eine Anzahl M von Speicherzellen MC(1) bis MC(M). Zur Veranschaulichung wird eine der Speicherzellen MC(1) bis MC(M) als eine Zielspeicherzelle MC(T) identifiziert. Für einen Abtastvorgang ist die Zielspeicherzelle MC(T) eine Speicherzelle, von der Daten gelesen werden sollen und somit, für die ein Abtastvorgang durchgeführt wird. Für einen Verifizierungsvorgang ist die Zielspeicherzelle MC(T) eine Speicherzelle, die in einem zugeordneten Programmierverifizierungsvorgang programmiert wird. 13 zeigt die Zielspeicherzelle MC(T), die mit einer ausgewählten Wortleitung WL(S) verbunden ist. 13 zeigt auch die NAND-Kette 1302, einschließlich eines Drain-Auswahl-Gate-Transistors 1304 auf deren Drain-Seite, der konfiguriert ist, um eine Drain-Auswahl-Gate-Spannung VSGD an seinem Steuergate zu empfangen, und einschließlich eines Source-Auswahl-Gate-Transistors 1306 auf seiner Source-Seite, der konfiguriert ist, um eine Source-Auswahl-Gate-Spannung VSGS an seinem Steuergate zu empfangen. 13 zeigt auch die i-te Bitleitung BL(i) und die zugeordnete NAND-Kette 1302, die mit einem Bitleitungsvorspannungsknoten VBL auf ihrer Drain-Seite verbunden ist, wobei die i-te Bitleitung konfiguriert ist, um mit einer Bitleitungsvorspannung VBL vorgespannt zu werden. Außerdem ist die i-te Bitleitung BL(i) mit einem Source-Masseknoten SRCGND verbunden, der mit einer zugehörigen Source-Leitung SL verbunden ist. Wie unten ausführlicher beschrieben, kann der Source-Masseknoten SRCGND mit der Zell-Source-Spannung Vcelsrc vorgespannt sein. Außerdem ist die Abtastschaltung 1300 mit einem Latch 1308 verbunden und/oder in Kommunikation mit ihm, der zumindest für einige beispielhafte Konfigurationen für eine Vielzahl oder Sammlung von Latches repräsentativ sein kann, mit denen die Abtastschaltung 1300 kommuniziert, um Abtastvorgänge auszuführen. Zum Beispiel können andere Latches Daten-Latches enthalten, die konfiguriert sind, um Daten zu speichern, die in die Zielspeicherzelle MC(T) programmiert werden sollen, oder Daten, die von der Zielspeicherzelle MC(T) gelesen werden. Der Deutlichkeit halber werden die Abtastschaltung 1300, die i-te Bitleitung BL(i), die mit der i-ten Bitleitung BL(i) verbundene NAND-Kette 1302 und das Latch 1308 alle als miteinander assoziiert bezeichnet. Dementsprechend, wenn Bezug darauf genommen wird, dass das Latch 1308 mit der i-ten Bitleitung BL(i) assoziiert ist, bedeutet das, dass das Latch 1308 mit der gleichen Abtastschaltung 1300 wie die i-te Bitleitung BL(i) verbunden ist. Das Latch 1308, das auch als Latch-Schaltung, als ein Hilfslatch oder eine Hilfslatch-Schaltung bezeichnet werden kann, kann konfiguriert sein, um an einem Auswahlknoten S eine Auswahlspannung VS zu erzeugen und auszugeben und an einem nicht ausgewählten Knoten U eine Nichtauswahlspannung VU zu erzeugen und auszugeben. Das Latch 1308 ist konfiguriert, um sowohl die Auswahlspannung VS als auch die Nichtauswahlspannung VU auf einem zugeordneten hohen Spannungspegel oder einem zugeordneten niedrigen Spannungspegel zu erzeugen. Die Auswahl- und Nichtauswahlspannungen VS , VU können Umkehrungen voneinander sein, was bedeutet, dass, wenn das Latch 1308 die eine Spannung auf einem assoziierten hohen Spannungspegel erzeugt, es die andere Spannung auf einem zugeordneten niedrigen Spannungspegel erzeugt.
  • 13 zeigt eine beispielhafte Schaltungskonfiguration des Latch 1308. Bei der beispielhaften Schaltungskonfiguration umfasst das Latch 1308 ein Paar kreuzgekoppelter Inverter, einschließlich eines ersten Inverters und eines zweiten Inverters. Der erste Inverter enthält einen ersten p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (PMOS-Transistor) 1310 und einen ersten n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (NMOS-Transistor) 1312. Die Drain-Anschlüsse des ersten PMOS-Transistors 1310 und des ersten NMOS-Transistors 1312 sind an dem Auswahlknoten S miteinander verbunden oder verknüpft, und die Gate-Anschlüsse des ersten PMOS-Transistors 1310 und des ersten NMOS-Transistors 1312 sind an dem Nichtauswahlknoten U miteinander verbunden oder verknüpft. Der Eingang des ersten Inverters ist der Nichtauswahlknoten U, wo die Gate-Anschlüsse des ersten NMOS- und PMOS-Transistors 1310, 1312 miteinander verbunden sind, und der Ausgang des ersten Inverters ist der Auswahlknoten S, wo die Drain-Anschlüsse des ersten NMOS- und des PMOS-Transistors 1310, 1312 miteinander verbunden sind. Dementsprechend ist die Eingangsspannung des ersten Inverters die nicht Nichtauswahlspannung VU , und die Ausgangsspannung des ersten Inverters ist die Auswahlspannung VS . Ebenso umfasst der zweite Inverter einen zweiten PMOS-Transistor 1314 und einen zweiten NMOS-Transistor 1316. Die Drain-Anschlüsse des zweiten PMOS-Transistors 1314 und des zweiten NMOS-Transistors 1316 sind an dem Nichtauswahlknoten U miteinander verbunden oder verknüpft, und die Gate-Anschlüsse des zweiten PMOS-Transistors 1314 und des zweiten NMOS-Transistors 1316 sind am Auswahlknoten S miteinander verbunden oder verknüpft. Der Eingang des zweiten Inverters ist der Auswahlknoten S, wo die Gate-Anschlüsse des zweiten NMOS- und PMOS-Transistors 1314, 1316 miteinander verbunden sind, und der Ausgang des zweiten Inverters ist der Nichtauswahlknoten U, wo die Drain-Anschlüsse des zweiten NMOS- und PMOS-Transistors 1314, 1316 miteinander verbunden sind. Dementsprechend ist die Eingangsspannung des zweiten Inverters die Auswahlspannung VS , und die Ausgangsspannung des zweiten Inverters ist die Nichtauswahlspannung VU .
  • Das Latch 1308 ist mit der Abtastschaltung 1300 über einen ersten Kommunikationsbus BUS 1 verbunden. Insbesondere umfasst das Latch 1308 einen Ausgangsknoten O, der mit dem ersten Bus BUS1 verbunden ist. Eine erste Bus-Spannung (BUS1) VBUS1 kann auf dem ersten Bus BUS 1 erzeugt werden.
  • Zusätzlich kann das Latch 1308 konfiguriert sein, um in zwei Modi zu arbeiten, einschließlich eines Schreibmodus und eines Lesemodus. In dem Schreibmodus ist das Latch 1308 so konfiguriert, dass es einen Latch-Schreibvorgang durchführt, bei dem das Latch 1308 konfiguriert ist, um den Pegel der Auswahlspannung VS oder den Pegel der Nichtauswahlspannung VU gleich dem Spannungspegel der BUS1-Spannung VBUS1 einzustellen. In dem Lesemodus ist das Latch 1308 so konfiguriert, dass es einen Lesevorgang durchführt, bei dem das Latch 1308 konfiguriert ist, um die Spannung des ersten Busses BUS1 auf einen Pegel einzustellen, der dem Pegel der Auswahlspannung VS oder dem Pegel der Nichtauswahlspannung VU entspricht. In Situationen, in denen die Pegel der BUS1-Spannung VBUS1 , der Auswahlspannung VS und der Nichtauswahlspannung VU Logikpegeln von Datenbits im Schreibmodus entsprechen oder diese repräsentieren, kann das Latch 1308 in Betracht gezogen werden, ein Datenbit auf dem ersten Bus BUS1 in das Latch 1308 im Schreibmodus zu schreiben und ein Datenbit vom Latch 1308 auf den ersten Bus BUS1 in dem Lesemodus zu lesen.
  • Das Latch 1308 kann ferner eine Mehrzahl von Latch-Steuertransistoren (LC)-Transistoren enthalten, die konfiguriert sind, um das Latch 1308 zu steuern, um Latch-Schreibvorgänge im Schreibmodus und Latch-Lesevorgänge im Lesemodus durchzuführen. Die Vielzahl von Latch-Steuertransistoren umfasst einen LC1-Transistor 1318 und einen LC2-Transistor 1320, einen LC3-Transistor 1322 und einen LC4-Transistor 1324. Der LC1-Transistor 1318 hat einen Gate-Anschluss, der konfiguriert ist, um ein LC1-Steuersignal zu empfangen, einen Source-Anschluss, der konfiguriert ist, um eine Source-Spannung VDD zu empfangen, und einen Drain-Anschluss, der mit dem Source-Anschluss des ersten PMOS-Transistors 1310 des ersten Inverters verbunden ist. Der LC1-Transistor 1318 bildet einen ersten in Reihe geschalteten Schaltungspfad mit den ersten PMOS- und NMOS-Transistoren 1310, 1312, wobei der Source-Anschluss des ersten NMOS-Transistors 1312 mit einer Bezugsmasse GND verbunden ist. Der LC2-Transistor 1320 hat einen Gate-Anschluss, der konfiguriert ist, um ein LC2-Steuersignal zu empfangen, einen Source-Anschluss, der konfiguriert ist, um die Source-Spannung VDD zu empfangen, und einen Drain-Anschluss, der mit dem Source-Anschluss des zweiten PMOS-Transistors 1314 des zweiten Inverters verbunden ist. Der LC2-Transistor 1320 bildet einen zweiten in Reihe geschalteten Schaltungspfad mit den zweiten PMOS- und NMOS-Transistoren 1314, 1316, wobei der Source-Anschluss des zweiten NMOS-Transistors 1316 mit einer Bezugsmasse GND verbunden ist. Der LC3-Transistor 1322 weist einen Gate-Anschluss auf, der konfiguriert ist, um ein LC3-Steuersignal zu empfangen, einen Source-Anschluss, der mit dem Auswahlknoten S verbunden ist, und einen Drain-Anschluss, der mit dem Ausgangsknoten O verbunden ist. Der LC4-Transistor 1324 weist einen Gate-Anschluss auf, der konfiguriert ist, um ein LC4-Steuersignal zu empfangen, einen Source-Anschluss, der mit dem Nichtauswahlknoten U verbunden ist, und einen Drain-Anschluss, der mit dem Ausgangsknoten O verbunden ist.
  • Zusammengefasst können das LC1-Steuersignal, das LC2-Steuersignal, das LC3-Steuersignal und das LC4-Steuersignal als Latch-Steuersignale (LC) bezeichnet werden. Die Abtastschaltungssteuerung 1206 kann konfiguriert sein, um die Latch-Steuersignale auszugeben, um den Betrieb des Latch 1308 zu steuern. Insbesondere kann die Abtastschaltungssteuerung 1206 konfiguriert sein, um jedes von dem LC1-Steuersignal, dem LC2-Steuersignal, dem LC3-Steuersignal und dem LC4-Steuersignal bei entsprechenden hohen Spannungspegeln und niedrigen Spannungspegeln zu erzeugen, um den jeweiligen LC1-Transistor 1318, den LC2-Transistor 1320, den LC3-Transistor 1322, und den LC4-Transistor 1324 zu bestimmten Zeiten und/oder in Übereinstimmung mit einer Sequenz während der Lese- und Schreibmodi ein- und auszuschalten. Im Allgemeinen und sofern nicht anders angegeben, ist ein hoher Spannungspegel eines an einen Gate-Anschluss eines Transistors angelegten Steuersignals ein Spannungspegel, der einen NMOS-Transistor einschalten und einen PMOS-Transistor abschalten kann, und ein niedriger Spannungspegel eines an einen Gate-Anschluss eines Transistors angelegten Steuersignals ist ein Spannungspegel, der in der Lage ist, einen NMOS-Transistor abzuschalten und einen PMOS-Transistor einzuschalten.
  • Während bestimmter Betriebsperioden, einschließlich, aber nicht beschränkt auf Perioden des Betriebs in den Lese- und Schreibmodi, ist die Abtastschaltungssteuerung 1206 konfiguriert, um das Latch 1308 in einem stationären Betriebsmodus (oder nur stationären Zustand) zu konfigurieren. In dem stationären Betriebsmodus kann das Latch 1308 so konfiguriert sein, dass es die Auswahl- und Nichtauswahlspannungen VS , VU auf ihren jeweiligen niedrigen Spannungspegeln aufrechterhält. Die Abtastschaltungssteuerung 1206 kann konfiguriert sein, jedes der Latch-Steuersignale mit ihren jeweiligen niedrigen Spannungspegeln auszugeben, um das Latch 1308 im stationären Zustand zu konfigurieren. Der LC1-Transistor 1318 und der LC2-Transistor 1320 wird jeweils als Reaktion auf den entsprechenden Empfang des LC1-Steuersignals und des LC2-Steuersignals auf seinem niedrigen Spannungspegel eingeschaltet. Zusätzlich werden der LC3-Transistor 1322 und der LC4-Transistor 1324 jeweils als Reaktion auf den jeweiligen Empfang des LC3-Steuersignals und des LC4-Steuersignals auf ihren niedrigen Spannungspegeln ausgeschaltet.
  • Die Abtastschaltungssteuerung 1206 ist konfiguriert, das Latch 1308 zu steuern, um einen Latch-Schreibvorgang im Schreibmodus durchzuführen, um die Spannungspegel der Auswahl- und Nichtauswahlspannungen VS , VU zu Beginn eines Lesevorgangs einzustellen. Insbesondere kann die Abtastschaltungssteuerung 1206 konfiguriert sein, um die Latch-Steuersignale auszugeben, um zu bewirken, dass das Latch 1308 die Auswahlspannung VS auf ihrem hohen Spannungspegel und die Nichtauswahlspannung VU auf ihrem niedrigen Spannungspegel erzeugt und ausgibt oder die Auswahlspannung VS auf ihren niedrigen Spannungspegel und die Nichtauswahlspannung VU auf ihren hohen Spannungspegel für den Abtastvorgang erzeugt und ausgibt.
  • Ob die Abtastschaltungssteuerung 1206 das Latch 1308 für die Ausführung eines gegebenen Abtastvorgangs konfiguriert, um die Auswahlspannung VS auf ihrem hohen Spannungspegel und die Nichtauswahlspannung VU auf ihrem niedrigen Spannungspegel zu erzeugen, oder um die Auswahlspannung VS auf ihrem niedrigen Spannungspegel und die Nichtauswahlspannung VU auf ihrem hohen Spannungspegel zu erzeugen kann davon abhängen, ob die i-te Bitleitung BL(i) eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung für den Abtastvorgang ist. Insbesondere gilt für den Abtastvorgang, dass wenn die Abtastschaltungssteuerung 1206 bestimmt, dass die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, dann kann die Abtastschaltungssteuerung 1206 die Latch-Steuersignale ausgeben, um das Latch 1308 zu veranlassen, einen Latch-Schreibvorgang durch Erzeugen und Ausgeben der Auswahlspannung VS auf ihrem hohen Spannungspegel und der Nichtauswahlspannung VU auf ihrem niedrigen Spannungspegel durchzuführen. Alternativ kann, wenn die Abtastschaltungssteuerung 1206 bestimmt, dass die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist, die Abtastschaltungssteuerung 1206 die Latch-Steuersignale ausgeben, um das Latch 1308 zu veranlassen, einen Latch-Schreibvorgang durch Erzeugen und Ausgeben der Auswahlspannung VS auf ihrem niedrigen Spannungspegel und der Nichtauswahlspannung VU auf ihrem hohen Spannungspegel durchzuführen.
  • In einem speziellen beispielhaften Latch-Schreibvorgang für einen Abtastvorgang kann die Abtastschaltungssteuerung 1206 die Abtastschaltung 1300 so steuern, dass die BUS1-Spannung VBUS1 auf einem niedrigen Spannungspegel ist, und das Latch 1308 im stationären Zustand konfigurieren, wie beispielsweise durch Ausgabe jedes der Latch-Steuersignale auf ihren jeweiligen niedrigen Spannungspegeln. Die Abtastschaltungssteuerung 1206 kann dann die Spannungspegel der Auswahlspannung VS und der Nichtauswahlspannung VU auf ihren jeweiligen hohen oder niedrigen Spannungspegeln gemäß einer Abfolge des Umschaltens der Latch-Steuersignale zwischen ihren hohen und niedrigen Spannungspegeln über zwei Zeiträume einstellen, einschließlich einer ersten Periode, die als Reset-Periode bezeichnet wird und einer zweiten Periode, die als Set-Periode bezeichnet wird. Die zwei Perioden können Unterperioden einer größeren Zeitperiode sein, die als Abtastperiode bezeichnet wird. Mit anderen Worten können die Abtastschaltungssteuerung 1206 und das Latch 1308 einen Latch-Schreibvorgang während einer Abtastperiode durchführen, der eine Reset-Periode (oder Unterperiode), gefolgt von einer Set-Periode (oder Unterperiode), enthält. Während der Reset-Periode setzt die Abtastschaltungssteuerung 1206 das Latch 1308 zurück, so dass das Latch 1308 die Auswahlspannung VS auf ihrem hohen Spannungspegel und die Nichtauswahlspannung VU auf ihrem niedrigen Spannungspegel erzeugt. Während der Set-Periode steuert die Abtastschaltungssteuerung 1206 das Latch 1308, um die Auswahl- und Nichtauswahlspannungen VS , VU auf Spannungspegel einzustellen, die dem Umstand entsprechen, ob die i-te Bitleitung BL(i) eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung ist.
  • Genauer gesagt, konfiguriert die Abtastschaltungssteuerung 1206 das Latch 1308 während der Reset-Periode in einem Reset-Zustand. In dem Reset-Zustand ist das Latch 1308 konfiguriert, um die Auswahlspannung VS auf dem hohen Spannungspegel und die Nichtauswahlspannung VU auf dem niedrigen Pegel zu erzeugen. Die Abtastschaltungssteuerung 1206 ist konfiguriert, um das Latch 1308 in den Reset-Zustand ungeachtet dessen zu konfigurieren, ob die i-te Bitleitung BL(i) eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung für den Abtastvorgang ist. Zu einem ersten Zeitpunkt in der Reset-Periode kann die Abtastschaltungssteuerung 1206 das LC2-Steuersignal von seinem niedrigen Spannungspegel auf seinen hohen Spannungspegel umstellen, während die anderen Latch-Steuersignale auf ihren niedrigen Spannungspegeln gehalten werden. Der LC2-Transistor 1320 kann auf die Umstellung durch Abschalten reagieren. Zu einem zweiten Zeitpunkt in der Reset-Periode stellt die Abtastschaltungssteuerung 1206 das LC4-Steuersignal von seinem niedrigen Spannungspegel auf seinen hohen Spannungspegel um, so dass die LC2- und LC4-Steuersignale auf ihren hohen Spannungspegeln sind, während die LC1- und LC3-Steuersignale immer noch auf ihren niedrigen Spannungspegeln sind. Der LC4-Transistor 1324 kann auf das LC4-Steuersignal reagieren, indem er auf seinen hohen Spannungspegel umstellt und eingeschaltet wird.
  • Das Einschalten des LC4-Transistors 1324 in Kombination mit der auf ihren zugehörigen niedrigen Spannungspegel eingestellte BUS1-Spannung VBUS1 , kann bewirken, dass die Nichtauswahlspannung VU auf ihren zugehörigen niedrigen Spannungspegel gesetzt wird. Wenn die Nichtauswahlspannung VU vor dem Latch-Schreibvorgang bereits auf ihrem niedrigen Spannungspegel war, dann kann das Einschalten des LC4-Transistors 1324 zum zweiten Zeitpunkt bewirken, dass das Latch 1308 die Nichtauswahlspannung VU auf ihrem niedrigen Spannungspegel hält. Alternativ kann, wenn vor dem Latch-Schreibvorgang die Nichtauswahlspannung VU auf ihrem hohen Spannungspegel war, das Einschalten des LC4-Transistors 1324 zum zweiten Zeitpunkt bewirken, dass die Nichtauswahlspannung VU von ihrem hohen Spannungspegel auf ihren niedrigen Spannungspegel herunter gezogen wird. In beiden Situationen kann das Einschalten des LC4-Transistors 1324 zum zweiten Zeitpunkt bewirken, dass das Latch 1308 die Nichtauswahlspannung VU auf ihren niedrigen Spannungspegel setzt. Als Reaktion darauf, dass die Nichtauswahlspannung VU auf den niedrigen Pegel gesetzt ist, können die kreuzgekoppelten Inverter die Auswahlspannung VS auf ihren zugehörigen hohen Spannungspegel einstellen. Das heißt, wenn die Auswahlspannung VS vor dem Latch-Schreibvorgang bereits auf ihrem hohen Spannungspegel war, dann kann das Einschalten des LC4-Transistors 1324 bewirken, dass das Latch 1308 die Auswahlspannung VS auf ihrem hohen Spannungspegel hält. Alternativ gilt, dass wenn die Auswahlspannung VS vor dem Latch-Schreibvorgang auf ihrem niedrigen Spannungspegel ist, dann kann das Einschalten des LC4-Transistors 1324 bewirken, dass das Latch 1308 die Auswahlspannung VS auf ihren hohen Spannungspegel hochzieht.
  • Zu einem dritten Zeitpunkt nach dem zweiten Zeitpunkt kann die Abtastschaltungssteuerung 1206 sowohl das LC2-Steuersignal als auch das LC4-Steuersignal runter ziehen, um das Latch 1308 zurück in seinen stationären Zustand zu konfigurieren. Als Reaktion darauf kann das Latch 1308 die Auswahlspannung VS auf ihrem hohen Spannungspegel und die Nichtauswahlspannung VU auf ihrem niedrigen Spannungspegel aufrechterhalten.
  • Das Zurücksetzen des Latch 1308 während der Reset-Periode kann ein globaler Vorgang sein, was bedeutet, dass alle Latches, die Teil von an einem Abtastvorgang beteiligten Abtastblöcken sind (z. B. Abtastblöcke 146 in 2B oder Abtastblock 1200 in 12), während der Reset-Periode des Latch-Schreibvorgangs von der Abtastschaltungssteuerung 1206 zurückgesetzt werden können, so dass sie jeweils ihre jeweiligen Auswahlspannungen VS auf ihren hohen Spannungspegeln und ihre Nichtauswahlspannungen VU auf ihren niedrigen Spannungspegeln erzeugen.
  • Ein vierter Zeitpunkt nach dem dritten Zeitpunkt kann den Beginn der Set-Periode des Latch-Schreibvorgangs markieren. Die Abtastschaltungssteuerung 1206 kann wissen, ob die i-te Bitleitung BL(i) eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung für den Abtastvorgang ist. Folglich, wenn die Abtastschaltungssteuerung 1206 bestimmt, dass die i-te Bitleitung BL(i) eine ausgewählte Bitleitung für den Abtastvorgang ist, dann kann die Abtastschaltungssteuerung 1206 bestimmen, das Latch 1308 in seinem stationären Zustand zu belassen, da das Latch 1308 bereits die Auswahl- und Nichtauswahlspannungen VS , VU auf Spannungspegeln entsprechend der i-ten Bitleitung als ausgewählter Bitleitung generiert (d. h. die Auswahlspannung VS auf ihrem hohen Spannungspegel, und die Nichtauswahlspannung auf ihrem niedrigen Spannungspegel).
  • Alternativ gilt, wenn die Abtastschaltungssteuerung 1206 bestimmt, dass die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung für den nächsten Abtastvorgang ist, dann kann die Abtastschaltungssteuerung 1206 bestimmen, dass das Latch 1308 die Spannungspegel ändern oder schalten soll, bei denen es die Auswahl- und Nichtauswahlspannungen VS , VU erzeugt. Das heißt, die Abtastschaltungssteuerung 1206 kann bestimmen, dass das Latch 1308 den Spannungspegel, auf dem es die Auswahlspannung VS erzeugt, vom hohen Spannungspegel auf den niedrigen Spannungspegel umstellt und den Spannungspegel, auf dem es die Nichtauswahlspannung VU erzeugt, vom niedrigen Spannungspegel auf den hohen Spannungspegel umstellt. Um dies zu tun, kann die Abtaststeuerung 1206 das LC1-Steuersignal von seinem niedrigen Spannungspegel auf seinen hohen Spannungspegel umstellen, während die anderen Latch-Steuersignale auf ihren jeweiligen niedrigen Spannungspegeln gehalten werden. Der LC1-Transistor 1318 kann auf die Umstellung des LC1-Steuersignals vom niedrigen Spannungspegel zum hohen Spannungspegel dadurch reagieren, dass er ausgeschaltet wird. Zu einem fünften Zeitpunkt nach dem vierten Zeitpunkt kann die Abtaststeuerung 1206 das LC3-Steuersignal von seinem niedrigen Spannungspegel auf seinen hohen Spannungspegel umstellen, während das LC1-Steuersignal auf seinem hohen Spannungspegel gehalten wird und die LC2- und LC4-Steuersignale jeweils auf ihrem jeweiligen niedrigen Spannungspegel gehalten werden. Der LC3-Transistor 1322 kann auf die Umstellung des LC3-Steuersignals vom niedrigen Spannungspegel zum hohen Spannungspegel dadurch reagieren, dass er eingeschaltet wird.
  • Das Einschalten des LC3-Transistors 1322 in Kombination mit der auf ihren zugehörigen niedrigen Spannungspegel eingestellte BUS1-Spannung VBUS1 , kann bewirken, dass die Auswahlspannung VS auf ihren zugehörigen niedrigen Spannungspegel gesetzt wird. Als Reaktion darauf, dass die Auswahlspannung VS auf den niedrigen Pegel gesetzt ist, können die kreuzgekoppelten Inverter die Nichtauswahlspannung VU auf ihren zugehörigen hohen Spannungspegel einstellen. In einer fünften Zeitperiode kann die Abtastschaltungssteuerung 1206 sowohl das LC1-Steuersignal 1318 als auch das LC3-Steuersignal 1322 auf ihre jeweiligen niedrigen Spannungspegel umstellen, während die LC2- und LC4-Steuersignale auf ihren jeweiligen niedrigen Spannungspegeln gehalten werden, um das Latch 1308 zurück in seinen stationären Zustand zu konfigurieren. In seinem stationären Zustand kann das Latch 1308 die Auswahlspannung VS auf ihrem zugehörigen niedrigen Spannungspegel und die Nichtauswahlspannung VU auf ihrem zugehörigen hohen Spannungspegel aufrechterhalten. Der fünfte Zeitpunkt, an dem die Abtastschaltungssteuerung 1206 das Latch 1308 zurück in seinen stationären Zustand konfiguriert, kann das Ende der Set-Periode und der Abtastperiode als Ganzes markieren.
  • Dementsprechend sind für Abtastblöcke, die an einem Abtastvorgang beteiligt sind, am Ende der Set-Periode die Latches 1308, die ausgewählten Bitleitungen zugeordnet sind, dazu konfiguriert, ihre jeweiligen Auswahlspannungen VS auf ihren hohen Spannungspegeln und ihre jeweiligen Nichtauswahlspannungen VU auf ihren niedrigen Spannungspegeln zu erzeugen, während die Latches 1308, die nicht ausgewählten Bitleitungen zugeordnet sind, konfiguriert sind, um ihre jeweiligen Auswahlspannungen VS auf ihren niedrigen Spannungspegeln und die jeweiligen Nichtauswahlspannungen VU auf ihren hohen Spannungspegeln zu erzeugen.
  • Zusätzlich kann die Abtastschaltungssteuerung 1206 konfiguriert sein, um das Latch 1308 so zu steuern, dass es einen Latch-Lesevorgang im Lesemodus durchführt. Wenn ein Lesevorgang durchgeführt wird, stellt das Latch 1308 den Spannungspegel der BUS1-Spannung VBUS1 auf einen Spannungspegel ein, der einem Spannungspegel der Auswahl Spannung VS oder einem Spannungspegel der Nichtauswahlspannung VU entspricht. Zu Beginn oder unmittelbar vor dem Latch-Lesevorgang kann die Abtastschaltungssteuerung 1206 das Latch 1308 in den stationären Zustand konfigurieren. Danach, wenn die Abtastschaltungssteuerung 1206 den Spannungspegel der BUS1-Spannung VBUS1 so einstellen will, dass er dem Spannungspegel der Auswahlspannung VS entspricht, kann die Abtastschaltungssteuerung 1206 das LC3-Steuersignal von seinem niedrigen Spannungspegel auf seinen hohen Spannungspegel umstellen, um den LC3-Transistor 1322 einzuschalten, während die anderen Latch-Steuersignale auf ihren jeweiligen niedrigen Spannungspegeln gehalten werden. Alternativ, wenn die Abtastschaltungssteuerung 1206 den Spannungspegel der BUS 1-Spannung VBUS1 so einstellen will, dass er dem Spannungspegel der Nichtauswahlspannung VU entspricht, kann die Abtastschaltungssteuerung 1206 das LC4-Steuersignal von seinem niedrigen Spannungspegel auf seinen hohen Spannungspegel umstellen, um den LC4-Transistor 1324 einzuschalten, während die anderen Latch-Steuersignale auf ihren jeweiligen niedrigen Spannungspegeln gehalten werden.
  • In einigen Beispielkonfigurationen kann das Latch 1308 nicht in der Lage sein, einen Latch-Lesevorgang durchzuführen, um den Spannungspegel der BUS1-Spannung VBUS1 auf den hohen Spannungspegel der Auswahlspannung VS oder der Nichtauswahlspannung VU einzustellen. Wenn beispielsweise die Auswahlspannung VS auf ihrem hohen Spannungspegel ist, kann das Umstellen des LC3-Steuersignals auf seinen hohen Spannungspegel den LC3-Transistor 1322 nicht einschalten, da die Gate-Source-Spannung des LC3-Transistors 1322 nicht groß genug ist, um den LC3-Transistor 1322 einzuschalten. Wenn dementsprechend die Auswahlspannung VS auf ihrem hohen Spannungspegel liegt, kann der LC3-Transistor 1322 so reagieren, dass er ausgeschaltet bleibt, wenn die Abtastschaltungssteuerung 1206 das LC3-Steuersignal auf den hohen Spannungspegel umschaltet. Der erste Bus BUS1 kann wiederum bezüglich des Auswahlknotens S schwebend bleiben. Als Ergebnis kann das Latch 1308 die BUS1-Spannung VBUS1 nicht auf einen Pegel einstellen, der dem hohen Spannungspegel der Auswahlspannung VS entspricht als Reaktion darauf, dass die Abtastschaltungssteuerung 1206 das LC3-Signal auf seinen hohen Spannungspegel umstellt.
  • Wenn in ähnlicher Weise die Nichtauswahlspannung VU auf ihrem hohen Spannungspegel ist, kann das Umstellen des LC4-Steuersignals auf seinen hohen Spannungspegel den LC4-Transistor 1324 nicht einschalten, da die Gate-Source-Spannung des LC4-Transistors 1324 nicht groß genug ist, um den LC4-Transistor 1324 einzuschalten. Wenn dementsprechend die Nichtauswahlspannung VU auf ihrem hohen Spannungspegel liegt, kann der LC4-Transistor 1324 so reagieren, dass er ausgeschaltet bleibt, wenn die Abtastschaltungssteuerung 1206 das LC4-Steuersignal auf den hohen Spannungspegel umschaltet. Der erste Bus BUS1 kann wiederum bezüglich des Nichtauswahlknotens U unverbunden bleiben. Als Ergebnis kann das Latch 1308 die BUS 1-Spannung VBUS1 nicht auf einen Pegel einstellen, der dem hohen Spannungspegel der Nichtauswahlspannung VU entspricht als Reaktion darauf, dass die Abtastschaltungssteuerung 1206 das LC4-Signal auf seinen hohen Spannungspegel umstellt.
  • Alternativ kann das Latch 1308 in der Lage sein, einen Latch-Lesevorgang durchzuführen, indem es den Spannungspegel der BUS 1-Spannung VBUS1 auf den niedrigen Spannungspegel der Auswahlspannung VS oder der Nichtauswahlspannung VU einstellt. Das heißt, das Latch 1308 kann in der Lage sein, den Spannungspegel der BUS1-Spannung VBUS1 so einzustellen, dass er dem Spannungspegel der Auswahlspannung VS oder der Nichtauswahlspannung VU entspricht, wenn dieser Spannungspegel der niedrige Spannungspegel ist. Wenn beispielsweise die Auswahlspannung VS auf ihrem niedrigen Spannungspegel ist, kann das Umstellen des LC3-Steuersignals auf seinen hohen Spannungspegel den LC3-Transistor 1322 einschalten, da die Gate-Source-Spannung des LC3-Transistors 1322 groß genug ist, um den LC3-Transistor 1322 einzuschalten. Wenn dementsprechend die Auswahlspannung VS auf ihrem niedrigen Spannungspegel liegt, kann der LC3-Transistor 1322 so reagieren, dass er eingeschaltet wird, wenn die Abtastschaltungssteuerung 1206 das LC3-Steuersignal auf den hohen Spannungspegel umschaltet. Die BUS1-Spannung VBUS1 kann wiederum auf einen niedrigen Spannungspegel entsprechend dem niedrigen Spannungspegel der Auswahlspannung VS gesetzt werden, da jede Ladung auf dem ersten Bus BUS1 über den LC3-Transistor 1322 und den ersten NMOS-Transistor 1312 zur Bezugsmasse GND entladen werden kann.
  • Wenn in ähnlicher Weise die Nichtauswahlspannung VU auf ihrem niedrigen Spannungspegel ist, kann das Umstellen des LC4-Steuersignals auf seinen hohen Spannungspegel den LC4-Transistor 1324 einschalten, da die Gate-Source-Spannung des LC4-Transistors 1322 groß genug ist, um den LC4-Transistor 1324 einzuschalten. Wenn dementsprechend die Nichtauswahlspannung VU auf ihrem niedrigen Spannungspegel liegt, kann der LC4-Transistor 1324 so reagieren, dass er eingeschaltet wird, wenn die Abtastschaltungssteuerung 1206 das LC4-Steuersignal auf den hohen Spannungspegel umschaltet. Die BUS 1-Spannung VBUS1 kann wiederum auf einen niedrigen Spannungspegel entsprechend dem niedrigen Spannungspegel der Nichtauswahl spannung VU gesetzt werden, da jede Ladung auf dem ersten Bus BUS1 über den LC4-Transistor 1324 und den zweiten NMOS-Transistor 1316 zur Bezugsmasse GND entladen werden kann.
  • Außerdem können die Abtastschaltung 1300, das Latch 1308 und die Abtastschaltungssteuerung 1206 so konfiguriert sein, dass sie miteinander über eine Vielzahl von Kommunikationsbussen kommunizieren, von denen einer der erste Bus BUS1 ist. Wie nachstehend ausführlicher beschrieben wird, kann die Abtastschaltung 1300 für einen gegebenen Abtastvorgang konfiguriert sein, um die BUS1-Spannung VBUS1 auf einem Abtastergebnis-Spannungspegel am oder gegen Endes des gegebenen Abtastvorgangs zu erzeugen. Der Abtastergebnis-Spannungspegel gibt ein Ergebnis des gegebenen Abtastvorgangs an. Die Abtastschaltung 1300 kann so konfiguriert werden, dass sie die BUS1-Spannung VBUS1 auf dem Abtastergebnis-Spannungspegel über den ersten Bus BUS1 an die Abtastschaltungssteuerung 1206 und/oder das Latch 1308 übermittelt.
  • Die Vielzahl von Kommunikationsbussen kann ferner einen zweiten Kommunikationsbus BUS2 enthalten. Die Abtastschaltungssteuerung 1206 kann mit dem zweiten Bus BUS2 verbunden und so konfiguriert werden, dass sie mit der Abtastschaltung 1300 und dem Latch 1308 über den ersten Bus BUS1 und den zweiten Bus BUS2 kommuniziert. Ein DSW-Transistor 1326 kann zwischen dem ersten Bus BUS1 und dem zweiten Bus BUS2 konfiguriert werden, um den ersten Bus BUS1 und den zweiten Bus BUS2 elektrisch miteinander zu verbinden und voneinander zu trennen. Die Abtastschaltungssteuerung 1206 kann konfiguriert werden, um ein DSW-Steuersignal an einen Gate-Anschluss des DSW-Transistors 1326 auszugeben, um den zweiten Bus DBUS mit/von dem ersten Bus BUS1 elektrisch zu verbinden und zu trennen. Andere Konfigurationen für die Abtastschaltung 1300, einschließlich solcher, die zusätzliche Latches außer dem Latch 1308 enthalten, können andere oder zusätzliche Kommunikationsbusse enthalten. Verschiedene Ausgestaltungen sind denkbar.
  • Außerdem kann die Abtastschaltung 1300 eine Bitleitungsverbindungsschaltung 1328 einschließen, die konfiguriert ist, um die i-te Bitleitung BL(i) mit der Abtastschaltung 1300 und dem Latch 1308 elektrisch zu verbinden und davon zu trennen. Wenn die Bitleitungsverbindungsschaltung die i-te Bitleitung BL(i) mit der Abtastschaltung 1300 verbindet, kann Strom von der Abtastschaltung 1300 zu der i-ten Bitleitung BL(i) fließen. Alternativ kann, wenn die Bitleitungsverbindungsschaltung die i-te Bitleitung BL(i) von der Abtastschaltung 1300 trennt, der Strom daran gehindert werden, von der Abtastschaltung 1300 zu der i-ten Bitleitung BL(i) zu fließen.
  • Außerdem kann die Abtastschaltung 1300 eine Bitleitungsvorspannungsschaltung 1330 einschließen, die so konfiguriert ist, dass sie die i-te Bitleitung BL(i) durch Erzeugen einer Bitleitungsvorspannung VBL an einem Bitleitungsvorspannungsknoten VBL vorspannt. Die Größe der Bitleitungsvorspannung VBL kann davon abhängen, ob die i-te Bitleitung BL(i) eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung ist. Insbesondere, wenn die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, kann die Bitleitungsvorspannungsschaltung 1330 die Bitleitungsvorspannung VBL auf dem hohen Versorgungsspannungspegel VHSA oder einem Pegel, welcher der hohen Versorgungsspannung VHSA entspricht, und wenn i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist, kann die Bitleitungsvorspannungsschaltung 1328 die Bitleitungsvorspannung VBL auf dem Zell-Source-Spannungspegel Vcelsrc oder einem Pegel erzeugen, der dem Pegel der Zell-Source-Spannung Vcelsrc entspricht.
  • Die Abtastschaltungssteuerung 1300 kann ferner eine Abtastfreigabeschaltung 1332 einschließen, die mit einem Abtastfreigabesteuersignal CTRLS gesteuert wird, das von der Abtastschaltkreissteuerung 1206 ausgegeben wird. Wie weiter unten ausführlicher beschrieben wird, kann eine an einem Abtastknoten SEN erzeugte Abtastspannung VSEN aufgrund einer Ladung, die an dem Abtastknoten SEN akkumuliert ist, zunehmen. Die Abtastschaltungssteuerung 1206 kann das Abtastfreigabesteuersignal CTRLS ausgeben, um die Abtastfreigabeschaltung 1332 zu aktivieren und zu deaktivieren. Wie weiter unten unter Bezugnahme auf das Zeitdiagramm von 14 beschrieben, kann, wenn die Abtastschaltungssteuerung 1206 die Abtastfreigabeschaltung 1332 freigibt, Strom, der sich aus der an dem Abtastknoten SEN akkumulierten Ladung ergibt, durch die Abtastfreigabeschaltung 1332 und die Bitleitungsverbindungsschaltung 1328 zu der i-ten Bitleitung BL(i) fließen.
  • Die Abtastschaltung 1300 kann auch einen BLQ-Transistor 1334 enthalten. Der BLQ-Transistor 1334 weist einen Gate-Anschluss auf, der konfiguriert ist, um ein BLQ-Steuersignal von der Abtastschaltungssteuerung 1206 zu empfangen, einen Drain-Anschluss, der mit dem ersten Bus BUS1 verbunden ist, und einen Source-Anschluss, der mit dem Abtastknoten SEN verbunden ist.
  • Außerdem kann die Abtastschaltung 1300 einen ersten in Reihe geschalteten Zweig von Transistoren aufweisen, der einen STB-Transistor 1336 und einen Abtasttransistor 1338 enthält. Der Abtasttransistor 1338 weist einen Gate-Anschluss auf, der mit dem Abtastknoten SEN verbunden ist und konfiguriert ist, um die Abtastspannung VSEN zu empfangen. Außerdem weist der Abtasttransistor 1338 einen Drain-Anschluss auf, der mit einem Source-Anschluss des STB-Transistors 1336 verbunden ist, und einen Source-Anschluss, der mit einem Schwellenspannungsverfolgungsknoten VTT verbunden und konfiguriert ist, um eine Schwellenspannungsverfolgungsspannung VVTT zu empfangen, die an dem Schwellenspannungsverfolgungsknoten VTT erzeugt wird. Der STB-Transistor 1336 weist auch einen Gate-Anschluss auf, der konfiguriert ist, um ein STB-Steuersignal von der Abtastschaltungssteuerung 1206 zu empfangen, und einen Drain-Anschluss, der mit dem ersten Bus BUS1 verbunden ist.
  • Wie in 13 gezeigt, kann der Schwellenspannungsverfolgungsknoten VTT abwechselnd mit einer Schwellenspannungsverfolgungs-Spannungsquelle 1340 oder mit der Bezugsmasse GND über einen ersten Schalter (SW1) 1342 und einen ersten Versorgungspfad 1344 verbunden sein. Die Schwellenspannungsverfolgungs-Spannungsquelle 1340, die eine Komponente der Spannungsversorgungsschaltung sein kann, kann konfiguriert sein, um eine erste Versorgungsspannung V1 auszugeben. Die Abtastschaltungssteuerung 1206 kann konfiguriert sein, um ein erstes Steuersignal CTRL1 an den ersten Schalter 1342 auszugeben, um zu steuern, ob der Schwellenspannungsverfolgungsknoten VTT und der erste Versorgungspfad 1344 mit der Schwellenspannungsverfolgungs-Spannungsquelle 1340 oder mit der Bezugsmasse GND verbunden sind. Wenn die Abtastschaltungssteuerung 1206 das erste Steuersignal CTRL1 ausgibt, um den Schwellenspannungsverfolgungsknoten VTT mit der Schwellenspannungsverfolgungs-Spannungsquelle 1340 zu verbinden, kann die Schwellenspannungsverfolgungs-Spannungsquelle 1340 ihre erste Versorgungsspannung V1 über den ersten Schalter 1342 und den ersten Versorgungspfad 1344 an den Schwellenspannungsverfolgungsknoten VTT ausgeben, so dass der Spannungspegel der ersten Schwellenspannungsverfolgungsspannung VVTT gleich dem Spannungspegel der ersten Versorgungsspannung V1 ist oder diesem entspricht. Alternativ gilt, wenn die Abtastschaltungssteuerung 1206 das erste Steuersignal CTRL1 ausgibt, um den Schwellenspannungsverfolgungsknoten VTT mit der Bezugsmasse GND zu verbinden, ist der Spannungspegel der Schwellenspannungsverfolgungsspannung VVTT gleich dem Spannungspegel der Spannung der Bezugsmasse GND (d. h. der Bezugsmassespannung) oder entspricht diesem.
  • Der Abtasttransistor 1338 kann konfiguriert sein, um abhängig von dem Pegel der Abtastspannung VSEN eingeschaltet und ausgeschaltet zu werden. Wie nachstehend ausführlicher beschrieben wird, wenn die Abtastschaltungssteuerung 1206 wissen möchte, ob die Abtastspannung VSEN auf einem Spannungspegel ist, der den Abtasttransistor 1338 einschaltet oder ausschaltet, kann die Abtastschaltungssteuerung 1206 das STB-Steuerungssignal ausgeben, um den STB-Transistor 1336 einzuschalten. In dem Fall, dass der Pegel der Abtastspannung VSEN hoch genug ist, um den Abtasttransistor 1338 einzuschalten, dann können der STB-Transistor 1336 und der Abtasttransistor 1338 betrieben werden, um die BUS1-Spannung VBUS1 auf einen zugeordneten niedrigen Spannungspegel herunterzuziehen. Alternativ kann in dem Fall, dass der Pegel der Abtastspannung VSEN auf einem niedrigen Pegel ist, um den Abtasttransistor 1338 auszuschalten, die BUS1-Spannung VBUS1 auf einem hohen Pegel bleiben.
  • Außerdem, wie weiter unten mit Bezug auf 14 im Detail beschrieben, können der BLQ-Transistor 1334, der STB-Transistor 1336, der Abtasttransistor 1338, und der Schwellenspannungsverfolgungsknoten VTT einen Schwellenspannungsverfolgungs-Schaltungspfad bilden, welcher die Abtastspannung VSEN in der ausgewählten Abtastschaltung von einem anfänglichen Vorladespannungspegel auf einen endgültigen Vorladespannungspegel umstellt. Der endgültige Vorladespannungspegel kann ein Spannungspegel sein, welcher der spezifischen Schwellenspannung des Abtasttransistors 1338 gemäß einer Schwellenspannungs-Verfolgungsmethodik folgt oder dieser entspricht. Um die Abtastspannung VSEN auf den endgültigen Vorladespannungspegel umzustellen, konfiguriert die Schwellenspannungs-Verfolgungsschaltung den Abtasttransistor 1338 als einen als Diode geschalteten Transistor, indem die Gate- und Drain-Anschlüsse des Abtasttransistors 1338 miteinander verbunden oder verknüpft werden. Während der Abtasttransistor 1338 als ein als Diode geschalteter Transistor konfiguriert ist und der Schwellenspannungsverfolgungsknoten VTT die erste Spannung V1 empfängt, kann der Schwellenspannungsverfolgungs-Schaltungspfad die Abtastspannung VSEN von dem anfänglichen Vorladespannungspegel zu einem endgültigen Vorladespannungspegel umstellen, welcher die Schwellenspannung des Abtasttransistors 1338 verfolgt oder dieser entspricht. Wie nachstehend ausführlicher erläutert wird, wird das Verfahren oder die Methodik zum Erzeugen der Abtastspannung VSEN auf einem Spannungspegel, welcher der spezifischen Schwellenspannung des Abtasttransistors 1338 entspricht, als Schwellenspannungsverfolgungsprozess bezeichnet.
  • Die Abtastschaltung 1300 kann ferner einen zweiten in Reihe geschalteten Zweig von Transistoren aufweisen, der einen LSL-Transistor 1346 und einen BUS 1-Transistor 1348 einschließen. Der BUS 1-Transistor 1348 weist einen Gate-Anschluss auf, der mit dem ersten Bus BUS1 verbunden und konfiguriert ist, um BUS1-Spannung VBUS1 zu empfangen. Außerdem weist der BUS 1-Transistor 1348 einen Drain-Anschluss auf, der mit einem Source-Anschluss des LSL-Transistors 1346 verbunden ist, und einen Source-Anschluss, der mit einem Vorladeversorgungsknoten PCS verbunden und konfiguriert ist, um eine Vorladeversorgungsspannung VPCS zu empfangen, die an dem Vorladeversorgungsknoten PCS erzeugt wird. Der LSL-Transistor 1338 weist auch einen Gate-Anschluss auf, der konfiguriert ist, um ein LSL-Steuersignal von der Abtastschaltungssteuerung 1206 zu empfangen, und einen Drain-Anschluss, der mit dem ersten Abtastknoten SEN verbunden ist.
  • Wie in 13 gezeigt, kann der Vorladeversorgungsknoten PCS abwechselnd mit einer Vorladespannungsquelle 1350 oder mit der Bezugsmasse GND über einen zweiten Schalter (SW2) 1352 und einen zweiten Versorgungspfad 1354 verbunden sein. Die Vorladespannungsquelle 1350, die eine Komponente der Spannungsversorgungsschaltung sein kann, kann konfiguriert sein, um eine zweite Versorgungsspannung V2 auszugeben. Die Abtastschaltungssteuerung 1206 kann konfiguriert sein, um ein zweites Steuersignal CTRL2 an den zweiten Schalter 1352 auszugeben, um zu steuern, ob der Vorladeversorgungsknoten PCS und der zweite Versorgungspfad 1354 mit der Vorladespannungsquelle 1350 oder mit der Bezugsmasse GND verbunden sind. Wenn die Abtastschaltungssteuerung 1206 das zweite Steuersignal CTRL2 ausgibt, um den Vorladeversorgungsknoten PCT mit der Vorladespannungsquelle 1350 zu verbinden, kann die Vorladespannungsquelle 1350 ihre zweite Versorgungsspannung V2 über den zweiten Schalter 1352 und den zweiten Versorgungspfad 1354 an den Vorladeversorgungsknoten PCS ausgeben, so dass der Spannungspegel der Vorladeversorgungsspannung VPCS gleich dem Spannungspegel der zweiten Versorgungsspannung V2 ist oder diesem entspricht. Alternativ gilt, wenn die Abtastschaltungssteuerung 1206 das zweite Steuersignal CTRL2 ausgibt, um den Vorladeversorgungsknoten PCS mit der Bezugsmasse GND zu verbinden, ist der Spannungspegel der Vorladeversorgungsspannung VPCS gleich dem Spannungspegel der Spannung der Bezugsmasse GND oder entspricht diesem.
  • Wie weiter unten unter Bezugnahme auf 14 ausführlicher beschrieben, wenn der LSL-Transistor 1346 und der BUS 1-Transistor 1348 eingeschaltet werden, können sie einen Reset- oder Entladeschaltungspfad mit dem Vorladeversorgungsknoten PCS bilden, der zum Entladen von akkumulierter Ladung am Abtastknoten SEN und/oder zum Senken den Pegel der Abtastspannung VSEN betrieben wird, um den Spannungspegel der Abtastspannung VSEN zurückzusetzen. Zusätzlich können der LSL-Transistor 1346, der BUS 1-Transistor 1348 und der Vorladeversorgungsknoten PCS einen Vorladeschaltungspfad bilden, der den Abtastknoten SEN mit der Vorladeversorgungsspannung VPCS auf seinem Vorladespannungspegel vorlädt während eines Ladeabschnitts einer Vorladeperiode eines Abtastvorgangs. Dementsprechend bilden die Schaltungskomponenten, die den Entladeschaltungspfad zum Rücksetzen der Abtastspannung VSEN bilden - d. h. der LSL-Transistor 1346, der BUS1-Transistor 1348 und der Vorladeversorgungsknoten PCS - auch den Vorladeschaltungspfad, um den Abtastknoten SEN vorzuladen.
  • Die Abtastschaltung 1300 kann auch einen LPC-Transistor 1356 enthalten, der einen Gate-Anschluss, konfiguriert zum Empfangen eines LPC-Steuersignals von der Abtastschaltungssteuerung 1206, einen Drain-Anschluss, konfiguriert zum Empfangen einer zweiten hohen Versorgungsspannung VHLB und einen mit dem ersten Bus BUS 1 verbundenen Source-Anschluss aufweist. Wie nachstehend unter Bezugnahme auf 14 ausführlicher beschrieben wird, gibt die Abtastschaltungssteuerung 1206 das LPC-Steuersignal aus, um den LPC-Transistor 1356 einzuschalten, um die BUS1-Spannung VBUS1 zu bestimmten, vorbestimmten Zeiten während eines Abtastvorgangs auf bestimmte Spannungspegel einzustellen.
  • Die Abtastschaltung 1300 weist ferner eine Ladungsspeicherschaltung 1358 auf. Im Allgemeinen ist die Ladungsspeicherschaltung 1358 jede Art von Schaltungskomponente oder Kombination von Schaltungskomponenten, die konfiguriert sind, Ladung zu speichern und eine Spannung basierend auf der gespeicherten Ladung zu erzeugen. Eine beispielhafte Konfiguration der Ladungsspeicherschaltung 1358 kann ein Kondensator sein, obwohl andere Schaltungen oder Kombinationen von Schaltungen, einschließlich aktiver Schaltungen, passiver Schaltungen oder Kombinationen davon, als Ladungsspeicherschaltung 1358 implementiert sein können. Die Ladungsspeicherschaltung 1358 kann ein erstes Ende oder einen ersten Anschluss enthalten, das/der mit dem Abtastknoten SEN verbunden ist, und ein zweites Ende oder einen zweiten Anschluss, das/der mit einem Impulsknoten CLK verbunden ist.
  • Die Spannungsversorgungsschaltung (oder alternativ die Abtastschaltungssteuerung 1206) kann konfiguriert sein, um einen Eingangs- oder Vorerfassungsimpuls CLKSA zu erzeugen und den Eingangsimpuls CLKSA an die Ladungsspeicherschaltung 1346 zu liefern. Insbesondere kann die Spannungsversorgungsschaltung den Eingangsimpuls CLKSA an den Impulsknoten CLK liefern, und die Ladungsspeicherschaltung 1358 kann den Eingangsimpuls CLKSA empfangen, indem ihr zweites Ende mit dem Impulsknoten CLK verbunden ist. Bei Empfang des Eingangsimpulses CLKSA kann die Ladungsspeicherschaltung 1358 konfiguriert sein, um die Abtastspannung VSEN an dem Abtastknoten SEN auf einem Vorerfassungsspannungspegel zu erzeugen, der dem Spannungspegel des Eingangsimpulses CLKSA multipliziert mit einem Kopplungsverhältnis Cr der Ladungsspeicherschaltung 1358 entspricht.
  • Wie weiter unten mit Bezug auf 14 ausführlicher beschrieben wird, kann die Abtastschaltung 1300 so konfiguriert sein, dass sie einen zustandsabhängigen Vorladevorgang ausführt. Der Vorladevorgang ist ein Vorgang, den die Abtastschaltung 1300 während einer Vorladeperiode eines gegebenen Abtastvorgangs ausführt, während der die Abtastschaltung 1300 die Abtastspannung VSEN auf einem Vorladepegel erzeugt. Der Vorladevorgang, den die Abtastschaltung 1300 durchführt, ist insofern zustandsabhängig, als der Umstand, ob die Abtastschaltung 1300 den Vorladevorgang durchführt oder nicht, davon abhängt, ob die Abtastschaltung 1300 an eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung für den gegebenen Vorgang angeschlossen ist. Wenn die Abtastschaltung mit einer ausgewählten Bitleitung verbunden ist, dann ist die Abtastschaltung 1300 konfiguriert, um den Vorladevorgang durchzuführen und die Abtastspannung VSEN auf dem Vorladepegel zu erzeugen. Alternativ, wenn die Abtastschaltung nicht an eine ausgewählte Bitleitung angeschlossen ist, - d. h. sie ist mit einer nicht ausgewählten Bitleitung verbunden - dann kann die Abtastschaltung 1300 den Vorladevorgang nicht durchführen, sondern kann stattdessen die Abtastspannung VSEN auf dem Bezugsmasse-Spannungspegel während der Vorladeperiode des gegebenen Abtastvorgangs aufrechterhalten.
  • Für Speichersysteme, die Abtastvorgänge durchführen, wie beispielsweise das Speichersystem 100, das mit Bezug auf die 1A-2B gezeigt und beschrieben ist, können Tausende von Abtastschaltungen gleichzeitig ihre jeweiligen Abtastvorgänge als Teil eines Lese- oder Verifizierungsprozesses durchführen. Der Vorladevorgang verbraucht Strom, und daher kann der Stromverbrauch innerhalb des Speichersystems dadurch reduziert werden, dass die Abtastschaltungen so konfiguriert und gesteuert werden, dass nur diejenigen Abtastschaltungen, die mit ausgewählten Bitleitungen verbunden sind, den Vorladevorgang durchführen.
  • Wie weiter unten unter Bezugnahme auf 14 ausführlicher beschrieben wird, kann durch die in 13 gezeigte Schaltungskonfiguration die Abtastschaltung 1300 den Vorladevorgang in Übereinstimmung mit einer Schwellenspannungs-Verfolgungsmethodik oder -prozess durchführen. Gemäß der Schwellenspannungs-Verfolgungsmethodik entspricht der Vorladespannungspegel, auf dem die Abtastschaltung 1300 die Abtastspannung VSEN während des Vorladevorgangs erzeugt, der Schwellenspannung, die für den Abtasttransistor 1338 der Abtastschaltung 1300 spezifisch ist. Dies kann die Fähigkeit der Abtastschaltung 1300 verbessern, ein Ergebnis des Abtastvorgangs zu erfassen, das genau den Zustand der Zielspeicherzelle MC(T) anzeigt.
  • 14 zeigt ein Zeitdiagramm von bestimmten Spannungen und Steuersignalen, die während des Betriebs eines Abtastvorgangs in Abtastschaltungen erzeugt und/oder diesen kommuniziert werden. Ein Verfahren zum Durchführen des Abtastvorgangs wird unter Bezugnahme auf 14 beschrieben. Das Verfahren wird mit Bezug auf zwei Abtastschaltungen beschrieben, die jeweils die Konfiguration der in 13 gezeigten Abtastschaltung 1300 aufweisen, die jeweils mit einer zugehörigen Bitleitung und NAND-Kette verbunden sind, wie der i-ten Bitleitung BL(i) und der NAND-Kette 1302, die in 13 gezeigt sind, und die jeweils mit einem zugehörigen Latch, wie dem in 13 gezeigten Latch 1308, verbunden sind. Die zwei Abtastschaltungen umfassen eine ausgewählte Abtastschaltung und eine nicht ausgewählte Abtastschaltung. Die ausgewählte Abtastschaltung wird als ausgewählt bezeichnet, da sie während des Betriebs des Abtastvorgangs mit einer ausgewählten Bitleitung verbunden ist. In ähnlicher Weise wird die nicht ausgewählte Abtastschaltung als nicht ausgewählt bezeichnet, da sie während des Betriebs des Abtastvorgangs mit einer nicht ausgewählten Bitleitung verbunden ist. Auch wird das Latch (z. B. das Latch 1308), das mit der ausgewählten Abtastschaltung verbunden ist, als ein ausgewähltes Latch bezeichnet, und das Latch, das mit der nicht ausgewählten Abtastschaltung verbunden ist, wird als nicht ausgewähltes Latch bezeichnet.
  • Wie zuvor beschrieben, kann ein Abtastvorgang an einer Gruppe von Zielspeicherzellen eines Blocks durchgeführt werden, die mit derselben Wortleitung als Teil eines gegebenen Lesevorgangs oder eines gegebenen Verifizierungsvorgangs (oder einem Verifizierungsteil eines Programmierverifizierungsvorgangs) verbunden sind. Für den gegebenen Lesevorgang sind die Zielspeicherzellen diejenigen Speicherzellen in einem Block, aus denen Datenwerte von Daten bestimmt werden sollen. Für den gegebenen Verifizierungsvorgang sind die Zielspeicherzellen diejenigen Speicherzellen in einem Block, in die Daten programmiert werden. Einer oder mehrere der in 2B gezeigten Abtastblöcke 146 können an einem oder mehreren Abtastvorgängen beteiligt sein, die Teil des gegebenen Lesevorgangs oder des gegebenen Verifizierungsvorgangs sind. In einem einzigen Abtastvorgang für den gegebenen Lesevorgang oder den gegebenen Verifizierungsvorgang können einige Abtastschaltungen 1202 (12) des einen oder der mehreren Abtastblöcke 146, die an dem einen oder den mehreren Abtastvorgängen beteiligt sind, mit ausgewählten Bitleitungen verbunden sein, während andere Abtastschaltungen 1202 des einen oder der mehreren Abtastblöcke 146 mit nicht ausgewählten Bitleitungen verbunden sein können. Für den einzelnen Abtastvorgang kann es sein, dass eine Abtastschaltungssteuerung 1206 (12) und/oder die Steuerlogik 154 (2B) wissen wollen, ob Strom oder ein Schwellenwert des Stroms durch die ausgewählten Bitleitungen geleitet wird. Die Abtastschaltungssteuerung 1206 und/oder die Steuerlogik 154 wollen möglicherweise nicht wissen, ob Strom oder der Schwellenwert des Stroms durch die nicht ausgewählten Bitleitungen geleitet wird.
  • Die Steuerlogik 154 und/oder eine oder mehrere der Abtastschaltungssteuerungen 1206 der Abtastblöcke 146 können konfiguriert sein, um auszuwählen, welche der Bitleitungen, die mit den Zielspeicherzellen verbunden sind, ausgewählte Bitleitungen und welche nicht ausgewählte Bitleitungen für den einzelnen Abtastvorgang sind. Für einen gegebenen Abtastvorgang können die Steuerlogik 154 und/oder die eine oder die mehreren Abtastschaltungssteuerungen 1206 die ausgewählten und nicht ausgewählten Bitleitungen gemäß einem vorbestimmten Leseschema identifizieren, das verwendet wird, um die Schwellenspannungen VTH der Speicherzellen zu identifizieren, und wiederum die Datenwerte der Daten, die die Zielspeicherzellen speichern. Für einen gegebenen Verifizierungsvorgang können die Steuerlogik 154 und/oder die eine oder die mehreren Abtastschaltungssteuerungen 1206 die ausgewählten und nicht ausgewählten Bitleitungen gemäß einem Programmschema identifizieren, das verwendet wird, um die Zielspeicherzellen in verschiedene, unterschiedliche programmierte Zustände zu programmieren. In Übereinstimmung mit zumindest einigen beispielhaften Programmschemata, kann ein einzelner Abtastvorgang einem gegebenen Zustand zugeordnet werden. Für den einzelnen Abtastvorgang können die Steuerlogik 154 und/oder die eine oder die mehreren Abtastschaltungssteuerungen 1206 eine Bitleitung als ausgewählte Bitleitung identifizieren, wenn die Zielspeicherzelle, die mit der Bitleitung verbunden ist, zugeordnet ist, um in den gegebenen Speicherzustand programmiert zu werden, welcher dem einzelnen Abtastvorgang zugeordnet ist. Umgekehrt können die Steuerlogik 154 und/oder die eine oder mehreren Abtastschaltungssteuerungen 1206 eine Bitleitung als eine nicht ausgewählte Bitleitung identifizieren, wenn die Zielspeicherzelle nicht zugewiesen ist, um in den gegebenen Speicherzustand programmiert zu werden, welcher dem einzelnen Abtastvorgang zugeordnet ist.
  • Die ausgewählte Abtastschaltung, die an dem mit Bezug auf 14 beschriebenen Abtastvorgang beteiligt ist, kann eine der Abtastschaltungen sein, die mit einem ausgewählten Bit für einen einzelnen Abtastvorgang verbunden ist, der Teil eines Lesevorgangs oder eines Verifizierungsvorgangs ist. Darüber hinaus kann die nicht ausgewählte Abtastschaltung, die an dem mit Bezug auf 14 beschriebenen Abtastvorgang beteiligt ist, eine der Abtastschaltungen sein, die mit einem nicht ausgewählten Bit für einen einzelnen Abtastvorgang verbunden ist, der Teil eines Lesevorgangs oder eines Verifizierungsvorgangs ist.
  • Für einige beispielhafte Konfigurationen enthält die ausgewählte Abtastschaltung ihren eigenen ersten Schalter 1342 und ihren eigenen zweiten Schalter 1352 oder ist damit verbunden, und die nicht ausgewählte Abtastschaltung umfasst einen eigenen ersten Schalter 1342 und einen eigenen zweiten Schalter 1352 oder ist damit verbunden. Zusätzlich können für einige beispielhafte Konfigurationen die ausgewählte Abtastschaltung und die nicht ausgewählte Abtastschaltung beide so konfiguriert sein, dass sie mit derselben Schwellenspannungsverfolgungs-Spannungsquelle 1340 verbunden sind, und können beide konfiguriert sein, um mit derselben Vorladespannungsquelle 1350 verbunden zu werden. Für andere beispielhafte Konfigurationen können die ausgewählten und nicht ausgewählten Abtastschaltungen konfiguriert sein, um mit unterschiedlichen Schwellenspannungsverfolgungs-Spannungsquellen 1340 verbunden zu werden, und/oder können konfiguriert sein, um mit unterschiedlichen Vorladespannungsquellen 1350 verbunden zu werden. Der Einfachheit halber liefert in dem mit Bezug auf 14 beschriebenen Abtastvorgang eine einzelne Schwellenspannungsverfolgungs-Spannungsquelle 1340 die erste Versorgungsspannung V1 sowohl den ausgewählten als auch den nicht ausgewählten Abtastschaltungen, und eine einzelne Vorladespannungsquelle 1350 liefert die zweite Versorgungsspannung V2 sowohl an die ausgewählten als auch die nicht ausgewählten Abtastschaltungen.
  • Außerdem wird der mit Bezug auf 14 beschriebene Abtastvorgang über fünf aufeinanderfolgende Perioden oder Stufen durchgeführt. Andere beispielhafte Abtastvorgänge können mehr oder weniger als fünf Perioden umfassen. Als Beispiele können zwei oder mehr der fünf Perioden unter einer einzigen Periode kombiniert werden, eine oder mehrere der fünf Perioden können in separate Perioden unterteilt werden, oder ein Abtastvorgang kann andere Perioden umfassen, die nicht beschrieben sind, und die Perioden, die beschrieben sind, können vor oder hinter den fünf, die beschrieben sind, kommen. Ebenso sind die Zeitdauern der Zeitabschnitte relativ zueinander nicht notwendigerweise maßstabsgetreu.
  • Auch zeigt 14 die Spannungswellenformen der Steuersignale und Spannungen als durchgezogene Linien, Strichpunktlinien oder kleine gestrichelte Linien. Für ein gegebenes Steuersignal oder eine gegebene Spannung zu einer gegebenen Zeit oder über einen gegebenen Zeitraum gilt: Wenn eine einzelne durchgezogene Linie gezeigt ist, stellt die einzelne durchgezogene Linie den Spannungspegel des Spannungs- oder Steuersignals dar, das zu sowohl der ausgewählten Abtastschaltung als auch der nicht ausgewählten Abtastschaltung gesendet oder darin erzeugt wird oder sowohl in dem ausgewählten Latch als auch in dem nicht ausgewählten Latch gesendet oder darin erzeugt wird; wenn sowohl eine durchgezogene Linie als auch eine Strichpunktlinie gezeigt wird, stellt die durchgezogene Linie den Spannungspegel der Spannung oder des Steuersignals dar, das zu der ausgewählten Abtastschaltung oder dem ausgewählten Latch gesendet oder darin erzeugt wird, und die Strichpunktlinie stellt den Spannungspegel der Spannung oder des Steuersignals dar, das an die nicht ausgewählte Abtastschaltung oder den nicht ausgewählten Latch gesendet wird oder darin erzeugt wird; und wenn mehrere kleine gestrichelte Linien gezeigt sind, stellen solche kleinen gestrichelten Linien mögliche unterschiedliche Spannungspegel des gegebenen Steuersignals oder der gegebenen Spannung dar, die für diese gegebene Zeit oder Zeitperiode erzeugt werden.
  • Die erste Periode (Periode 1) kann als eine Bitleitungs-Auswahlperiode bezeichnet werden und kann zu einer Anfangszeit t1 beginnen. In der ersten Periode bestimmen die Steuerlogik 154 und/oder die Abtastschaltungssteuerung 1206 die ausgewählten Bitleitungen und die nicht ausgewählten Bitleitungen für den Abtastvorgang. Für einige beispielhafte Abtastvorgänge können zumindest einige der nicht ausgewählten Bitleitungen ausgeschlossene Bitleitungen sein. Wie erwähnt, kann ein einzelner Abtastvorgang eines Verifizierungsvorgang einem von mehreren programmierten Zuständen zugeordnet sein. Im Allgemeinen wählen die Steuerlogik 154 und/oder die Abtastschaltungssteuerung 1206 diejenigen Bitleitungen aus, die mit Zielspeicherzellen verbunden sind, die zugewiesen sind, um in dem programmierten Zustand zu sein, welcher dem Abtastvorgang zugeordnet ist. Mehrere Programmiervorgänge können benötigt werden, um eine gegebene Speicherzelle in einem gegebenen programmierten Zustand erfolgreich zu programmieren. Zusätzlich können nicht alle Speicherzellen, die demselben programmierten Zustand zugeordnet sind, gleichzeitig oder nach Durchführung des gleichen Programmiervorgangs erfolgreich programmiert werden. Welche der dem gleichen programmierten Zustand zugeordneten Zielspeicherzellen erfolgreich programmiert wurden und welche noch nicht erfolgreich programmiert wurden, kann durch die Steuerlogik 154 und/oder die Abtastschaltungssteuerung 1206 nach einem Verifizierungsvorgang bestimmt werden. Nachdem identifiziert wurde, welche der Zielspeicherzellen erfolgreich programmiert wurden, können die Steuerlogik 154 und/oder die Abtastschaltungssteuerung 1206 jene Zielspeicherzellen aus zukünftigen Programmier- und Verifizierungsabschnitten des Programmier- und Verifizierungsvorgangs ausschließen. Für zukünftige Programmier - und/oder Verifizierungsvorgänge identifizieren die Steuerlogik 154 und/oder die Abtastschaltungssteuerung 1206 jene ausgeschlossenen Zielspeicherzellen als Teil der nicht ausgewählten Speicherzellen und ihre zugehörigen Bitleitungen als nicht ausgewählte Bitleitungen.
  • Wie erwähnt, wird der mit Bezug auf 14 beschriebene Abtastvorgang mit Bezug auf eine ausgewählte Abtastschaltung, die mit einer ausgewählten Bitleitung verbunden ist, und eine nicht ausgewählte Abtastschaltung, die mit einer nicht ausgewählten Bitleitung verbunden ist, beschrieben. Die ausgewählte Bitleitung kann eine der ausgewählten Bitleitungen sein, die in der ersten Periode identifiziert wurden. Gleichermaßen kann die nicht ausgewählte Bitleitung eine der nicht ausgewählten Bitleitungen sein, die in der ersten Periode identifiziert wurden.
  • Zusätzlich kann in der ersten Periode die Abtastschaltungssteuerung 1206 jeweilige Latch-Steuersignale sowohl an das ausgewählte Latch als auch an das nicht ausgewählte Latch aus, um zu bewirken, dass sowohl das ausgewählte Latch als auch das nicht ausgewählten Latch entsprechende Latch-Schreiboperationen ausführen. Die Abtastschaltungssteuerung 1206 gibt die Latch-Steuersignale gemäß den Sequenzen in den Reset- und Set-Perioden aus, wie zuvor beschrieben. Der Klarheit halber zeigt 14 die Spannungswellenform für das LC3-Steuersignal, aber nicht für die anderen Latch-Steuersignale (d. h. die LC1-, LC2- und LC4- Steuersignale). Zusätzlich zeigt 14 einen Spannungspuls 1402 des LC3-Steuersignals, der an das nicht ausgewählte Latch während der Set-Periode gesendet wird, um zu bewirken, dass das nicht ausgewählte Latch seine Auswahlspannung VS bei seinem zugehörigen niedrigen Spannungspegel und seine Nichtauswahlspannung VU auf seinem zugehörigen hohen Spannungspegel erzeugt. Wie gezeigt, bleibt die LC3-Signalsteuerung, die zu dem ausgewählten Latch gesendet wird, während der ersten Periode auf ihrem niedrigen Spannungspegel.
  • Auch können vor dem Anfangszeitpunkt t1 die ausgewählten und nicht ausgewählten Abtastschaltungen einem vorherigen Abtastvorgang unterzogen worden sein. Wie zuvor beschrieben, können die Abtastschaltungen, die an dem Abtastvorgang beteiligt sind, in Bezug auf einen Vorladevorgang zustandsabhängig sein, was bedeutet, dass die ausgewählte Abtastschaltung die Abtastspannung VSEN während der Vorladeperiode des Abtastvorgangs auf einem Vorladepegel erzeugt, während die nicht ausgewählte Abtastschaltung die Abtastspannung VSEN während der Vorladeperiode auf einem niedrigen Spannungspegel hält, wie dem Bezugsmasse-Spannungspegel. Als Ergebnis der Zustandsabhängigkeit können ausgewählte Abtastschaltungen am Ende eines gegebenen Abtastvorgangs ihre jeweiligen Abtastspannungen VSEN auf einem zugeordneten hohen Spannungspegel erzeugen, der höher ist als ein zugehöriger niedriger Spannungspegel, bei dem nicht ausgewählte Abtastschaltungen ihre jeweilige Abtastspannung VSEN erzeugen. Der zugeordnete niedrige Spannungspegel kann bei oder nahe dem Bezugsmasse-Spannungspegel liegen und/oder kann derselbe Pegel sein, bei dem die nicht ausgewählte Abtastschaltung ihre Abtastspannung VSEN während der Vorladeperiode erzeugt. Unter der Annahme, dass die ausgewählte Abtastschaltung während des vorherigen Abtastvorgangs auch eine ausgewählte Abtastschaltung war und die nicht ausgewählte Abtastschaltung während des vorherigen Abtastvorgangs auch eine nicht ausgewählte Abtastschaltung war, zeigt 14 die ausgewählte Abtastschaltung, die ihre Abtastspannung VSEN bei einem zugeordneten niedrigen Spannungspegel erzeugt, und die nicht ausgewählte Abtastschaltung erzeugt ihre Abtastspannung VSEN auf einem zugehörigen niedrigen Spannungspegel zu Beginn des Abtastvorgangs in der ersten Periode.
  • In der zweiten Periode (Periode 2), die zu einem zweiten Zeitpunkt t2 beginnt, können die ausgewählten und nicht ausgewählten Abtastschaltungen ihre jeweiligen BUS 1 -Spannungen VBUS1 und Abtastspannungen VSEN auf Spannungspegel in Vorbereitung auf die Vorladeperiode setzen. Während der zweiten Periode können die ausgewählten und nicht ausgewählten Abtastschaltungen auch einen Entladevorgang durchführen, während dessen sie ihre jeweiligen Abtastspannungen VSEN auf einen zugeordneten niedrigen Spannungspegel, wie beispielsweise die Bezugsmassespannung, zurücksetzen oder herunter ziehen.
  • Genauer gesagt, während der zweiten Periode können die ausgewählten und nicht ausgewählten Abtastschaltung jeweils ihre jeweiligen BUS 1-Spannungen VBUS1 durch Erhöhen ihrer jeweiligen BUS1-Spannungen VBUS1 auf einen zugehörigen hohen Spannungspegel VX2-Vt einstellen. Um dies zu tun, gibt die Abtastschaltungssteuerung 1206 LPC-Steuersignale an die LPC-Transistoren 1356 sowohl der ausgewählten Abtastschaltung als auch der nicht ausgewählten Abtastschaltung aus, um die LPC-Transistoren 1356 einzuschalten.
  • Wie in 14 gezeigt, gibt de Abtastschaltung 1206 für einige Beispielkonfigurationen das erste und das zweite LPC-Steuersignal aus, um die BUS 1-Spannung auf dem zugehörigen hohen Spannungspegel VX2-Vt in zwei Stufen zu erzeugen. In einer ersten Stufe, beginnend zum zweiten Zeitpunkt t2, kann die Abtastschaltungssteuerung 1206 die LPC-Steuersignale von einem zugeordneten niedrigen Spannungspegel auf einen Zwischenspannungspegel VDDSA erhöhen, der wiederum die LPC-Transistoren 1356 jeder der ausgewählten und nicht ausgewählten Abtastschaltungen einschalten kann. Als Reaktion auf das Einschalten können die LPC-Transistoren 1356 jeder der ausgewählten und nicht ausgewählten Abtastschaltungen die BUS1 - Spannung VBUS1 von ihrem zugehörigen niedrigen Spannungspegel zu ihrem zugehörigen Zwischenspannungspegel VDDSA-Vt erhöhen, welcher der Zwischenspannungspegel VDDSA der LPC-Steuersignale minus der Schwellenspannung Vt der LPC-Transistoren 1356 ist. In einer zweiten Stufe, beginnend zu einem dritten Zeitpunkt t3, erhöht die Abtaststeuerung 1206 den Spannungspegel der LPC-Steuersignale von dem Zwischenspannungspegel VDDSA auf den hohen Spannungspegel VX2. Als Reaktion darauf erhöhen die LPC-Transistoren 1356 ihre jeweiligen BUS1-Spannungen auf den zugehörigen hohen Spannungspegel VX2-Vt, wobei VX2 der hohe Spannungspegel der LPC-Steuersignale und Vt die Schwellenspannung der LPC-Transistoren ist.
  • In einigen beispielhaften Konfigurationen empfangen die Spannungsversorgungsschaltung und/oder die Abtastschaltungssteuerung 1206 eine externe Versorgungsspannung, wie etwa von der Steuerung 102, einer anderen Komponente des Speichersystems 100 oder direkt von einem Host, der mit dem Speichersystem 100 verbunden ist, und können konfiguriert sein, um die Versorgungsspannungen und/oder Steuersignale als Reaktion auf den Empfang der externen Versorgungsspannung zu erzeugen. Der Zwischenspannungspegel VDDSA kann gleich dem Spannungspegel der externen Versorgungsspannung sein oder diesem entsprechen. Für einige beispielhafte Konfigurationen kann der Zwischenspannungspegel VDDSA kein ausreichend hoher Spannungspegel für die Durchführung von Abtastvorgängen sein. Die Spannungsversorgungsschaltung und/oder die Abtastschaltungssteuerung 1206 können Ladungspumpen-Schaltkreise oder andere ähnliche Schaltkreise enthalten, um Versorgungsspannungen und Steuersignale auf Spannungspegeln zu erzeugen, die höher sind als der Zwischenspannungspegel VDDSA, wie beispielsweise der hohe Spannungspegel VX2. Folglich kann für diese beispielhaften Konfigurationen in der zweiten Periode die Abtastschaltungssteuerung 1206 die externe Versorgungsspannung verwenden, um die LPC-Steuersignale auf dem mittleren Spannungspegel VDDSA von dem zweiten Zeitpunkt t2 zum dritten Zeitpunkt t3 zu erzeugen, und dann kann sie die Ladungspumpenschaltung verwenden, um die Spannungspegel der LPC-Steuersignale von dem Zwischenspannungspegel VDDSA auf den hohen Spannungspegel VX2 zu dem dritten Zeitpunkt t3 zu erhöhen.
  • In anderen Beispielkonfigurationen kann die Abtastschaltungssteuerung 1206 zu Beginn der zweiten Periode den Spannungspegel der LPC-Steuersignale von dem niedrigen Spannungspegel direkt auf den hohen Spannungspegel VX2 erhöhen, ohne den Spannungspegel auf dem Zwischenspannungspegel VDDSA für eine Zeitperiode zu halten. Jedoch kann das Erhöhen der Spannung zunächst auf den Zwischenspannungspegel VDDSA zwischen den zweiten und dritten Zeitpunkten t2, t3, und das darauf folgende Erhöhen der Spannung von dem Zwischenspannungspegel VDDSA auf den hohen Spannungspegel VX2, wie mit Bezug auf 14 beschrieben, im Hinblick auf den Stromverbrauch effizienter sein.
  • Zusätzlich können während der zweiten Periode die ausgewählten und nicht ausgewählten Abtastschaltungen einen Entlade- oder Reset-Vorgang in der zweiten Periode durchführen, während der die ausgewählten und nicht ausgewählten Abtastschaltungen jede in der Ladungsspeicherschaltung 1358 gespeicherte Ladung entladen, um die Abtastspannung VSEN auf ihren zugehörigen niedrigen Spannungspegel rückzusetzen oder zu verringern, der die Bezugsmassespannung sein kann. Zu diesem Zweck können die ausgewählten und nicht ausgewählten Abtastschaltungen jeweils entsprechende Entlade- oder Reset-Pfade von ihren jeweiligen Abtastknoten SEN zu der Bezugsmasse GND über ihre jeweiligen LSL-Transistoren 1346 und jeweilige BUS1-Transistoren 1348 bilden. In jeder der ausgewählten und nicht ausgewählten Abtastschaltungen kann der Entladeschaltungspfad gebildet werden, indem der Vorladeversorgungsknoten PCS mit der Bezugsmasse GND verbunden wird und sowohl der LSL-Transistor 1346 als auch der BUS 1-Transistor eingeschaltet wird. Um dies zu tun, kann die Abtastschaltungssteuerung 1206 die zweiten Steuersignale CTRL2 an die zweiten Schalter 1352 ausgeben, die mit jeder der ausgewählten und nicht ausgewählten Abtastschaltungen verbunden sind, so dass jeder der Vorlade-Versorgungsknoten PCS mit der Bezugsmasse GND verbunden wird. Zusätzlich werden die BUS1-Transistoren 1348 als Reaktion auf die Zunahme der BUS1-Spannungen VBUS1 auf den Zwischenspannungspegel VDDSA eingeschaltet. Wie in 14 gezeigt ist, erhöht ferner die Abtastschaltungssteuerung 1206 die LSL-Steuersignale, die an jede der ausgewählten und nicht ausgewählten Abtastschaltungen ausgegeben werden, von ihrem zugeordneten niedrigen Spannungspegel auf den Zwischenspannungspegel VDDSA, um die LSL-Transistoren 1346 einzuschalten. Wenn die Entladepfade gebildet sind, kann der Entladepfad der ausgewählten Abtastschaltung die Abtastspannung VSEN auf die Bezugsmassespannung herunter ziehen, und der Entladepfad der nicht ausgewählten Abtastschaltung kann die zu Beginn der zweiten Periode auf den Pegel der Bezugsmassespannung herunter gezogene Abtastspannung VSEN aufrechterhalten.
  • In dem beispielhaften Abtastvorgang, nachdem die Entladeschaltungspfade der ausgewählten und nicht ausgewählten Abtastschaltungen die jeweiligen Abtastspannungen VSEN auf die Bezugsmassespannung verringert haben, wie zum dritten Zeitpunkt t3, kann die Abtastschaltungssteuerung 1206 die LSL-Steuersignale zurück auf ihre zugeordneten niedrigen Spannungspegel verringern, um die LSL-Transistoren 1346 zum dritten Zeitpunkt t3 auszuschalten. Dies deaktiviert die Entladeschaltungspfade, so dass zum dritten Zeitpunkt t3 die LSL-Transistoren 1346 und die BUS1-Transistoren 1348 keine Reset- oder Entladepfade zwischen den Abtastknoten SEN und der Bezugsmasse GND ihrer jeweiligen ausgewählten und nicht ausgewählten Abtastschaltungen bilden.
  • Zusätzlich gibt zum dritten Zeitpunkt t3 die Abtastschaltungssteuerung 1206 die ersten Steuersignale CTRL1 an die ersten Schalter 1342 jeder der ausgewählten und nicht ausgewählten Abtastschaltungen aus, um jeden der Schwellenspannungsverfolgungsknoten VTT mit der Schwellenspannungsverfolgungs-Spannungsquelle 1340 zu verbinden. Als Reaktion auf die Ausgabe der ersten Steuersignale CTRL1 können die Spannungspegel der Schwellenspannungsverfolgungsknoten VTT jeweils von einem zugeordneten niedrigen Spannungspegel (z. B. der Bezugsmassespannung) auf einen Spannungspegel gleich oder entsprechend dem Spannungspegel der ersten Versorgungsspannung V1 , die von der Schwellenspannungsverfolgungs-Spannungsquelle 1340 ausgegeben wird, zunehmen.
  • Wie in 14 gezeigt, kann das Ausgeben der ersten Versorgungsspannung V1 an den Schwellenspannungsverfolgungsknoten VTT bewirken, dass die SchwellenspannungsVerfolgungsspannung VVTT von der Bezugsmassespannung auf einen Schwingspannungsbetrag oder Pegel VSWING zunimmt. Wie nachstehend unter Bezugnahme auf die dritte Periode genauer beschrieben, ist der Schwingspannungspegel VSWING ein Betrag einer Spannung, um den eine in einer ausgewählten Abtastschaltung erzeugte Abtastspannung VSEN während einer Bitleitungsverbindungs-Teilperiode abfällt, wenn der Abtastknoten SEN über die Abtastfreigabeschaltung 1332 mit der zugehörigen Bitleitung verbunden wird und die Zielspeicherzelle MC(T) ausreichend programmiert ist (d. h. die Schwellenspannung VTH der Zielspeicherzelle ist auf einem ausreichend hohen Pegel). Außerdem, wie weiter unten im Detail beschrieben, konfiguriert während der Vorladeperiode die ausgewählte Abtastschaltung ihren Abtasttransistor 1338 als einen als Diode geschalteten Transistor zur Erzeugung der Abtastspannung VSEN auf einem endgültigen Vorladespannungspegel, welcher die Summe aus dem Schwingspannungspegel VSWING und der Schwellenspannung Vt des Abtasttransistors 1338 ist, in 14 als VSWING+Vt bezeichnet. In der als Diode geschalteten Konfiguration bilden die Gate- und Drain-Anschlüsse des Abtasttransistors 1338 einen ersten Anschluss des Diodenanschlusses, und der Source-Anschluss bildet einen zweiten Anschluss des Diodenanschlusses. Der erste Anschluss ist mit dem Abtastknoten SEN verbunden, und der zweite Anschluss ist mit dem Vorladeversorgungsknoten PCS verbunden. Damit der als Diode geschaltete Abtasttransistor 1338 die Abtastspannung VSEN auf dem endgültigen Vorladespannungspegel VSWING + Vt erzeugt, gibt die Schwellenspannungsverfolgungs-Spannungsquelle 1340 die erste Versorgungsspannung V1 aus, um den Schwellenspannungsverfolgungsknoten VTT und wiederum den Source-Anschluss des Abtasttransistors 1338 auf den Schwingspannungspegel VSWING vorzuspannen. Die Schwellenspannungsverfolgungs-Spannungsquelle 1340 kann die erste Versorgungsspannung V1 ausgeben, um den Schwellenspannungsverfolgungsknoten VTT auf den Schwingspannungspegel VSWING vorzuspannen, bevor die ausgewählte Abtastschaltung die Abtastspannung VSEN auf dem endgültigen Vorladespannungspegel VSWING+Vt erzeugt, was dem siebten Zeitpunkt t7 in 14 entspricht. 14 zeigt, dass die Schwellenspannungsverfolgungsspannung VVTT auf den Schwingspannungspegel VSWING zu Beginn der zweiten Zeitperiode erhöht wird (d. h. zur zweiten Zeitpunkt t2), obwohl in anderen beispielhaften Abtastvorgängen die Schwellenspannungsverfolgungs-Spannungsquelle 1340 die Schwellenspannungsverfolgungsspannung VVTT auf den Schwingspannungspegel VSWING zu anderen Zeiten nach dem zweiten Zeitpunkt t2 aber vor dem siebten Zeitpunkt t7 erhöhen kann. Auch in der zweiten Periode kann die Bitleitungsvorspannungsschaltung 1330 der ausgewählten Abtastschaltung ihren zugehörigen Bitleitungsvorspannungsknoten VBL auf eine Bitleitungsvorspannung VBL auf dem hohen Versorgungsspannungspegel VHSA vorspannen, die Bitleitungsvorspannungsschaltung 1330 der nicht ausgewählten Abtastschaltung kann ihren zugehörigen Bitleitungsvorspannungsknoten VBL auf eine Bitleitungsvorspannung VBL auf den Zell-Source-Spannungspegel Vcelsrc vorspannen.
  • Die dritte Periode (Periode 3) ist die Vorladeperiode beginnend an einem vierten Zeitpunkt t4, während der die ausgewählten und nicht ausgewählten Abtastschaltungen einen zustandsabhängigen Vorladevorgang durchführen, was bedeutet, dass die ausgewählte Abtastschaltung ihre Abtastspannung VSEN erst auf einem anfänglichen vorbestimmten Spannungspegel erzeugt und dann auf einem endgültigen Vorladespannungspegel, während die nicht ausgewählte Abtastschaltung ihre Abtastspannung VSEN auf dem zugehörigen niedrigen Spannungspegel, wie der Bezugsmassespannung, beibehält. Die ausgewählten und nicht ausgewählten Abtastschaltungen können den zustandsabhängigen Vorladevorgang in zwei Stufen durchführen, einschließlich einer Ladestufe, die sich von dem vierten Zeitpunkt t4 zu dem siebten Zeitpunkt t7 erstreckt, und einer Entladestufe (die auch als Schwellenspannungsverfolgungsstufe bezeichnet wird), die sich von dem siebten Zeitpunkt t7 zu einem neunten Zeitpunkt t9 erstreckt. Mit dem Ende der Vorladeperiode zum neunten Zeitpunkt t9 erzeugt die ausgewählte Abtastschaltung eine Abtastspannung auf dem endgültigen Vorladespannungspegel VSWING+Vt.
  • In der Ladestufe des Vorladevorgangs kann die Vorladespannungsquelle 1350 die zweite Versorgungsspannung V2 an den Vorladeversorgungsknoten PCS liefern, um die Vorladeversorgungsspannung VPCS auf ihrem Vorladepegel VSWING+Vt_max zu erzeugen. Der Vorladepegel VSWING+Vt max kann auch ein anfänglicher Vorladepegel der Abtastspannung VSEN sein. Ein Vorladeschaltungspfad, der durch den LSL-Transistor 1346, den BUS1-Transistor 1348 und den Vorladungsversorgungsknoten PCS gebildet wird, kann wiederum den Abtastknoten SEN durch Zuführen der Vorladeversorgungsspannung VPCS zum Abtastknoten SEN vorladen. Dementsprechend kann der Vorladeversorgungsknoten PCS die zweite Versorgungsspannung V2 empfangen, und als Reaktion darauf kann der Vorladeschaltungspfad die Abtastspannung VSEN auf ihren anfänglichen Vorladepegel VSWING+Vt-max durch Zuführen der Vorladespannung PPCS zum Abtastknoten SEN erhöhen.
  • Der Ausdruck Vt_max bezeichnet eine vorbestimmte höchste oder maximal mögliche Schwellenspannung für den Abtasttransistor 1338. Wie zuvor beschrieben, können Tausende von Abtastschaltungen mit zugehörigen Abtasttransistoren 1338 auf einem einzigen Speicher-Die 104 konfiguriert sein und gleichzeitig einen Abtastvorgang ausführen. Aufgrund von Unvollkommenheiten des Herstellungsverfahrens weisen diese verschiedenen Abtasttransistoren 1338 möglicherweise nicht alle die gleiche Schwellenspannung auf. Im Allgemeinen weist die Sammlung von Abtasttransistoren 1338 eine zugehörige Verteilung von Schwellenspannungen auf. Die maximal mögliche Schwellenspannung Vt_max kann eine vorbestimmte höchste oder maximal mögliche Schwellenspannung für die Ansammlung von Abtasttransistoren 1338 darstellen. Auf diese Weise wird, wenn die Abtastspannung VSEN auf dem anfänglichen Vorladespannungspegel VSWING+Vt_max erzeugt wird, und der Abtasttransistor 1338 als ein als Diode geschalteter Transistor konfiguriert ist, und der Source-Anschluss des Abtasttransistors 1338 die Schwellenspannungsverfolgungsspannung VVTT auf dem Schwingspannungspegel VSWING empfängt, die Spannungsdifferenz zwischen den Gate- und Drain-Anschlüssen (d. h. dem ersten Anschluss der Diodenverbindung) und dem Source-Anschluss (d. h. dem zweiten Anschluss der Diodenverbindung) zuletzt die Schwellenspannung Vt des Abtasttransistors 1338 sein.
  • Um den Vorladeschaltungspfad zu bilden, werden der LSL-Transistor 1346 und der BUS 1-Transistor 1348 beide eingeschaltet, um einen Pfad für einen Strom zwischen dem Vorladeversorgungsknoten PCS und dem Abtastknoten SEN zu erzeugen. In dem mit Bezug auf 14 beschriebenen beispielhaften Abtastvorgang bilden die ausgewählten und nicht ausgewählten Abtastschaltungen die Vorladeschaltungspfade in einer zustandsabhängigen Weise, was bedeutet, dass der Vorladeschaltungspfad in der ausgewählten Abtastschaltung gebildet wird oder aktiviert wird, aber ein Vorladeschaltungspfad in der nicht ausgewählten Abtastschaltung nicht gebildet wird oder deaktiviert ist. Das LSL-Steuersignal ist ein globales Signal, was bedeutet, dass die Abtastschaltungssteuerung 1206 die LSL-Steuersignale auf dem gleichen Spannungspegel an die LSL-Transistoren 1346 sowohl der ausgewählten Abtastschaltung als auch der nicht ausgewählten Abtastschaltung anlegt. Damit die Vorladeschaltungspfade den Vorladevorgang in einer zustandsabhängigen Weise ausführen können, kann die ausgewählte Erfassungsschaltung ihren BUS 1-Transistor 1348 einschalten, während die nicht ausgewählte Erfassungsschaltung ihren BUS 1-Transistor 1348 ausschalten kann. Indem er eingeschaltet wird, kann der Abtasttransistor 1338 der ausgewählten Abtastschaltung die Vorladespannung VPCS an den Abtastknoten SEN der ausgewählten Abtastschaltung liefern. Umgekehrt gilt, indem er ausgeschaltet wird, wird der Abtasttransistor 1338 der nicht ausgewählten Abtastschaltung daran gehindert, die Vorladespannung VPCS an den Abtastknoten SEN der nicht ausgewählten Abtastschaltung zu liefern. Demgemäß wird in der ausgewählten Abtastschaltung durch Einschalten sowohl des LSL-Transistors 1346 als auch des BUS1-Transistors 1348 der Vorladeschaltungspfad in der ausgewählten Abtastschaltung aktiviert, um den Abtastknoten SEN mit der Vorladeversorgungsspannung VPCS vorzuladen. Andererseits wird in der nicht ausgewählten Abtastschaltung durch Ausschalten des BUS1-Transistors 1348 der Vorladeschaltungspfad in der nicht ausgewählten Abtastschaltung deaktiviert und somit daran gehindert, den Abtastknoten SEN mit der Vorladeversorgungsspannung VPCS vorzuladen. Um den Vorladeschaltungspfad in der ausgewählten Abtastschaltung zu aktivieren, ist die ausgewählte Abtastschaltung konfiguriert, um ihre BUS 1-Spannung während der dritten Periode auf ihrem zugehörigen hohen Spannungspegel VX2-Vt zu halten, um ihren BUS 1-Transistor eingeschaltet zu halten. Umgekehrt gilt, um den Vorladeschaltungspfad in der nicht ausgewählten Abtastschaltung zu deaktivieren, ist die nicht ausgewählte Abtastschaltung dazu konfiguriert, ihre BUS 1-Spannung VBUS1 zu Beginn der dritten Periode (d. h. zum vierten Zeitpunkt t4) auf ihren zugeordneten niedrigen Spannungspegel zu senken, um ihren BUS 1-Transistor 1348 auszuschalten.
  • Ebenso senkt zum vierten Zeitpunkt t4 die Abtastschaltungssteuerung 1206 den Spannungspegel des LPC-Steuersignals von dem hohen Spannungspegel VX2 auf den niedrigen Spannungspegel ab, um die LPC-Transistoren 1344 sowohl der ausgewählten als auch der nicht ausgewählten Abtastschaltungen auszuschalten. Auf diese Weise sind die LPC-Transistoren 1344 in Bezug auf den ersten Bus BUS1 nicht verbunden und somit nicht in der Lage, die Spannungspegel der BUS 1-Spannung VBUS1 während der Vorladeperiode zu beeinflussen.
  • Die ausgewählten und nicht ausgewählten Abtastschaltungen können ihre Latches 1308 verwenden, um den Vorladeschaltungspfad in der ausgewählten Abtastschaltung durch Einschalten des BUS1-Transistors 1348 in der ausgewählten Abtastschaltung zu aktivieren und den Vorladeschaltungspfad in der nicht ausgewählten Abtastschaltung durch Abschalten des BUS1-Transistors 1348 in der nicht ausgewählten Abtastschaltung zu deaktivieren. Dazu stellt zum vierten Zeitpunkt t4 die Abtastschaltungssteuerung 1206 die LC3-Steuersignale auf ihre zugehörigen hohen Spannungspegel um, sodass die LC3-Transistoren 1322 sowohl in dem ausgewählten Latch als auch in dem nicht ausgewählten Latch eingeschaltet werden, wie in 14 gezeigt. Für einige beispielhafte Konfigurationen kann der zugehörige hohe Pegel des LC3-Steuersignals der Zwischenspannungspegel VDDSA sein. Wie zuvor beschrieben, bewirkt das Umstellen des Spannungspegels des LC3-Steuersignals, dass das Latch 1308 einen Latch-Lesevorgang ausführt, was den Spannungspegel der BUS1-Spannung VBUS1 so einstellen kann, dass er dem Spannungspegel der Auswahlspannung VS entspricht. Jedoch gilt für das ausgewählte Latch folgendes: da die Auswahlspannung VS auf ihrem zugehörigen hohen Spannungspegel ist, dann, wenn die Abtastschaltungssteuerung 1206 die Ausgabe des LC3-Steuersignals an das ausgewählte Latch zum vierten Zeitpunkt t4 auf dessen hohen Spannungspegel VDDSA umstellt, damit das ausgewählte Latch einen Latch-Lesevorgang ausführt, schaltet sich der LC3-Transistor 1322 nicht ein, und der erste Bus BUS1 bleibt relativ zum Auswahlknoten S des ausgewählten Latch unverbunden. Das wiederum hat zur Folge, dass das ausgewählte Latch daran gehindert wird, den Vorladeschaltungspfad als Reaktion auf das Steuersignal zu deaktivieren, und die BUS1-Spannung VBUS1 der ausgewählten Abtastschaltung bleibt auf ihrem zugehörigen hohen Spannungspegel VX2-Vt. Die BUS1-Spannung VBUS1 in der ausgewählten Abtastschaltung, die auf ihrem zugehörigen hohen Spannungspegel VS2-Vt bleibt, ist durch die Kurve 1404 in 14 dargestellt.
  • Andererseits gilt für das nicht ausgewählte Latch folgendes: da die Auswahlspannung VS auf ihrem zugehörigen niedrigen Spannungspegel ist, dann, wenn die Abtastschaltungssteuerung 1206 die Ausgabe des LC3-Steuersignals an das nicht ausgewählte Latch zum vierten Zeitpunkt t4 auf dessen hohen Spannungspegel VDDSA umstellt, reagiert das nicht ausgewählte Latch damit, dass es einen Latch-Lesevorgang ausführt, und ermöglicht damit, dass Ladung auf dem ersten Bus BUS1 sich durch den LC3-Transistor 1322 und den ersten NMOS-Transistor 1312 zur Bezugsmasse GND entlädt. Die in der nicht ausgewählten Abtastschaltung erzeugte BUS1-Spannung VBUS1 wird wiederum von ihrem hohen Spannungspegel VX2-Vt auf ihren niedrigen Spannungspegel herunter gezogen. Somit bleibt, wie in 14 gezeigt, während der Ladungsstufe vom dritten Zeitpunkt t3 zum siebten Zeitpunkt t7 die BUS1-Spannung VBUS1 der ausgewählten Abtastschaltung auf ihrem hohen Spannungspegel VX2-Vt, um den BUS 1-Transistor 1348 der ausgewählten Abtastschaltung einzuschalten, während die BUS1-Spannung VBUS1 der nicht ausgewählten Abtastschaltung abgesenkt und auf ihrem niedrigen Spannungspegel gehalten wird, um den BUS1-Transistor 1348 der nicht ausgewählten Abtastschaltung abzuschalten. Die BUS1-Spannung VBUS1 in der nicht ausgewählten Abtastschaltung, die auf ihren zugehörigen niedrigen Spannungspegel abgesenkt wird, ist durch die Kurve 1406 in 14 dargestellt. Ebenso kann zu Beginn der dritten Periode (d. h. zum vierten Zeitpunkt t4) die Abtastschaltungssteuerung 1206 das zweite Steuersignal CTRL2 an zumindest den zweiten Schalter 1352 der ausgewählten Abtastschaltung ausgeben, um die Vorladespannungsquelle 1350 mit dem Vorladeversorgungsknoten PCS zu verbinden. Zu diesem Zeitpunkt kann die Vorladespannungsquelle 1350 mit dem Liefern der zweiten Versorgungsspannung V2 an den Vorladeversorgungsknoten PCS beginnen, und die Vorladeversorgungsspannung VPCS kann beginnen, bis zu ihrem Vorladespannungspegel VSWING+Vt-max anzusteigen. Zusätzlich kann eine parasitäre Kapazität zwischen den Gate- und Source-Anschlüssen des BUS1-Transistors 1348 den Anstieg der Vorladeversorgungsspannung VPCS dazu veranlassen, die BUS1-Spannung VBUS1 zu koppeln, was wiederum dazu beitragen kann, die BUS1-Spannung VBUS1 auf ihrem zugehörigen hohen Spannungspegel VX2-Vt zu halten, um den BUS1-Transistor 1363 während der dritten Periode eingeschaltet zu halten. Dementsprechend kann während der Ladestufe die BUS1-Spannung VBUS1 auf ihrem zugehörigen hohen Spannungspegel bleiben, indem sie relativ zu dem ausgewählten Latch unverbunden hoch bleibt, und als Reaktion auf den Anstieg der Vorladeversorgungsspannung VPCS hochgekoppelt wird.
  • Zum fünften Zeitpunkt t5 (d. h. zu dem Zeitpunkt, an dem die Vorladespannung VPCS auf ihren Vorladespannungspegel VSWING+Vt_max angestiegen ist) kann die Abtastschaltungssteuerung 1206 den Spannungspegel des LSL-Steuersignals auf den hohen Spannungspegel VX2 erhöhen, um den LSL-Transistor 1346 einzuschalten und den Vorladeschaltungspfad in der ausgewählten Abtastschaltung zu bilden. In einigen Beispielkonfigurationen erhöht, wie in 14 gezeigt ist, die Abtastschaltungssteuerung 1206 den Spannungspegel des LSL-Steuersignals auf den hohen Spannungspegel VX2 anstelle des Zwischenspannungspegels VDDSA, um sicherzustellen, dass der LSL-Transistor 1346 zum fünften Zeitpunkt t5 eingeschaltet wird, im Hinblick darauf, dass die BUS 1-Spannung VBUS1 auf ihrem zugehörigen hohen Pegel VX2-Vt anstatt auf ihrem zugehörigen Zwischenspannungspegel VDDSA-Vt ist.
  • Wenn sowohl der LSL-Transistor 1346 als auch der BUS1-Transistor 1348 der ausgewählten Abtastschaltung an oder kurz nach dem fünften Zeitpunkt t5 eingeschaltet werden, können der LSL-Transistor 1346 und der BUS1-Transistor 1348 die Vorladeversorgungsspannung VPCS am Vorladungsversorgungsknoten PCS an den Abtastknoten SEN liefern, was wiederum bewirkt, dass die Abtastspannung VSEN beginnend mit dem fünften Zeitpunkt t5 von ihrem zugehörigen niedrigen Spannungspegel auf ihren anfänglichen Vorladepegel VSWING+Vt_max ansteigt, wie in 5 gezeigt. Wie beschrieben, während der Ladestufe, während die ausgewählte Abtastschaltung ihre Abtastspannung VSEN auf den anfänglichen Vorladepegel VSWING+Vt_max erhöht und beibehält, hält die nicht ausgewählte Abtastschaltung ihre Abtastspannung VSEN entsprechend auf dem zugehörigen niedrigen Pegel entsprechend dem zustandsabhängigen Vorladevorgang.
  • Nachdem der Vorladeschaltungspfad der ausgewählten Abtastschaltung den Spannungspegel der Abtastspannung VSEN auf seinen anfänglichen Vorladepegel VSWING+Vt_max erhöht hat, wie zum Beispiel zum sechsten Zeitpunkt t6, kann die Abtastschaltungssteuerung 1206 den Spannungspegel der LSL-Steuerung zurück auf den zugeordneten niedrigen Spannungspegel absenken. Als Reaktion schaltet sich der LSL-Transistor 1346 der ausgewählten Abtastschaltung aus, wodurch der Vorladeschaltungspfad deaktiviert wird.
  • Nachdem das nicht ausgewählte Latch den Lesevorgang ausgeführt hat, um die BUS 1-Spannung VBUS1 auf den niedrigen Spannungspegel zu senken, kann die Abtastschaltungssteuerung 1206 die Spannungspegel der LC3-Steuersignale zurück auf ihre zugeordneten niedrigen Spannungspegel absenken, so dass am Ende des Abtastvorgangs die ausgewählten und nicht ausgewählten Latches in ihren stationären Zuständen konfiguriert sind. Für einige beispielhafte Abtastvorgänge senkt die Abtastschaltungssteuerung 1206 den Spannungspegel der LC3-Steuersignale zum sechsten Zeitpunkt t6 ab.
  • Der siebte Zeitpunkt t7 kann das Ende der Ladestufe des Vorladevorgangs und den Beginn der Entladestufe (oder Schwellenspannungsverfolgungsstufe) des Vorladevorgangs markieren. Wie in 14 gezeigt, kann zum siebten Zeitpunkt t7 die Vorladeversorgungsspannung VPCS von ihrem Vorladepegel VSWING+Vt_max auf ihren zugeordneten niedrigen Spannungspegel sinken. Zum Beispiel kann zum siebten Zeitpunkt t7 die Abtastschaltungssteuerung 1206 das zweite Steuersignal CTRL2 an den zweiten Schalter 1352 ausgeben, um zu bewirken, dass der Vorladeversorgungsknoten PCS mit der Bezugsmasse GND anstelle der Vorladespannungsquelle 1350 verbunden wird. In der ausgewählten Abtastschaltung funktionieren der LSL-Transistor 1346 und der BUS1-Transistor 1348 sowohl als der Entladeschaltungspfad in der ersten Periode als auch als der Vorladeschaltungspfad in der dritten Periode. Nach der Ladestufe des Vorladevorgangs ermöglicht das Wiederverbinden des Vorladeversorgungsknotens PCS mit der Bezugsmasse GND, dass der LSL-Transistor 1346 und der BUS1-Transistor 1348 wieder den Entladeschaltungspfad für einen nächsten Abtastvorgang bilden.
  • Zusätzlich kann die ausgewählte Abtastschaltung während und/oder am Ende der Entladungsstufe ihre Abtastspannung VSEN gemäß einer Schwellenspannungsverfolgungsmethodik erzeugen, bei welcher der Spannungspegel der Abtastspannung VSEN am Ende der Entladestufe ein Spannungspegel ist, welcher der spezifischen oder bestimmten Schwellenspannung des Abtasttransistors 1338 der ausgewählten Abtastschaltung entspricht. Insbesondere kann während und/oder nach dem Ende der Entladestufe die ausgewählte Abtastschaltung ihre Abtastspannung VSEN auf dem endgültigen Vorladepegel VSWING+Vt erzeugen, wobei Vt die Schwellenspannung bezeichnet, die für den Abtasttransistor 1338 der ausgewählten Abtastschaltung spezifisch ist. Im Gegensatz dazu ist der anfängliche Vorladepegel VSWING+Vt_max ein allgemeiner oder globaler Spannungspegel, bei dem alle ausgewählten Abtastschaltungen, die gleichzeitig an dem Abtastvorgang beteiligt sind, ihre jeweiligen Abtastspannungen VSEN erzeugen können.
  • Wie zuvor beschrieben, kann die ausgewählte Abtastschaltung zum Ende des Abtastvorgangs in der fünften Periode ihre Abtastspannung VSEN auf einem Spannungspegel relativ zu einem Auslösespannungspegel Vtrip erzeugen, der eine Anzeige des Zustands der Zielspeicherzelle MC(T) bereitstellt, wie etwa ob die Zielspeicherzelle MC(T) ausreichend programmiert ist. Der Auslösespannungspegel kann der Schwellenspannung des Abtasttransistors 1338 entsprechen und/oder gleich sein. Wenn die Abtastspannung VSEN in der fünften Periode bei oder über der Schwellenspannung des Abtasttransistors 1338 liegt, dann kann die Abtastspannung VSEN den Abtasttransistor 1338 einschalten, um anzuzeigen, dass die Zielspeicherzelle MC(T) ausreichend programmiert ist. Wenn alternativ die Abtastspannung VSEN in der fünften Periode unter der Schwellenspannung des Abtasttransistors 1338 liegt, dann kann die Abtastspannung VSEN den Abtasttransistor 1338 ausschalten, um anzuzeigen, dass die Zielspeicherzelle MC(T) nicht ausreichend programmiert ist.
  • Um den Zustand der Zielspeicherzelle MC(T) genau anzuzeigen, wird angenommen, dass der Spannungspegel, auf den die Abtastspannung VSEN während der fünften Periode fällt, der Schwellenspannung des Erfassungswiderstands 1338 entspricht. Jedoch, wenn der endgültige Vorladespannungspegel ein Spannungspegel ist, der unabhängig von der spezifischen Schwellenspannung des Abtasttransistors 1338 der ausgewählten Abtastschaltung ist und/oder ihr nicht entspricht - z. B. ist der Spannungspegel ein allgemeiner oder globaler Pegel, auf dem alle der ausgewählten Abtastschaltungen ihre jeweiligen Abtastspannungen VSEN während der dritten Periode erzeugen - dann kann der während der fünften Periode erzeugte Spannungspegel, aufgrund der Fähigkeit der verschiedenen Abtasttransistoren der Abtastschaltungen, unterschiedliche Schwellenspannungen bedingt durch Prozessschwankungen aufzuweisen, der spezifischen Schwelle des Abtasttransistors 1338 der ausgewählten Abtastschaltung nicht entsprechen. Als Ergebnis kann der allgemeine oder globale Spannungspegel der Abtastspannung VSEN , der während der fünften Periode erzeugt wird, den Zustand der Zielspeicherzelle MC(T) nicht genau angeben. Im Gegensatz dazu kann die ausgewählte Abtastschaltung durch Erzeugen des endgültigen Vorladespannungspegels gemäß der Schwellenspannungs-Verfolgungsmethodik die Abtastspannung VSEN auf einem endgültigen Vorladepegel erzeugen, und wiederum auf einem Spannungspegel während der fünften Periode, der genau den Schwellenspannungspegel anzeigt, der spezifisch für die Abtastspannung 1338 der ausgewählten Abtastschaltung ist. Als Ergebnis kann die Abtastspannung VSEN , die während der fünften Periode erzeugt wird, den Zustand der Zielspeicherzelle MC(T) genau angeben.
  • Zum Erzeugen der Abtastspannung VSEN auf dem endgültigen Vorladespannungspegel VSWING+Vt gemäß der Schwellenspannungs-Verfolgungsmethodik, kann die ausgewählte Abtastschaltung ihren Abtasttransistor 1338 als einen als Diode geschalteten Transistor konfigurieren. Um dies zu tun, verbindet oder verknüpft die Abtastschaltungssteuerung 1206 die Gate- und Drain-Anschlüsse der Abtastschaltung 1338, indem sowohl der BLQ-Transistor 1334 als auch der STB-Transistor 1336 eingeschaltet werden. Wie in 14 gezeigt, führt die Abtastschaltungssteuerung 1206 dies durch Ausgabe des BLQ-Steuersignals und des STB-Steuersignals jeweils auf dem hohen Spannungspegel VX2 beginnend zu Beginn der Entladestufe (d. h. zum siebten Zeitpunkt t7) aus.
  • Am oder kurz nach dem siebten Zeitpunkt t7 kann sich ein Schwellenspannungsverfolgungsschaltungspfad von dem Abtastknoten SEN zu dem Schwellenspannungsverfolgungsknoten VTT über den BLQ-Transistor 1334, den STB-Transistor 1336 und den als Diode geschalteten Abtasttransistor 1338 bilden, weil der BLQ-Transistor 1334 und der STB-Transistor 1336 eingeschaltet werden, um die Gate- und Drain-Anschlüsse des Abtasttransistors 1338 miteinander zu verbinden. Als Reaktion darauf, dass die Gate- und Drain-Anschlüsse mit dem anfänglichen Vorladepegel VSWING+Vt_max vorgespannt sind und der Source-Anschluss mit dem Schwingspannungspegel VSWING vorgespannt ist, kann Strom durch den Schwellenspannungsverfolgungsschaltungspfad fließen, was einen Spannungsabfall zwischen den Gate- und Source-Anschlüssen des Abtasttransistors 1338 verursachen kann, um die Schwellenspannung zu sein, die für den Abtasttransistor 1338 spezifisch ist. Das heißt, wenn der Spannungsquellenanschluss des Abtasttransistors 1338 auf den Schwingspannungspegel VSWING eingestellt ist, kann der Schwellenspannungsverfolgungsschaltungspfad die Spannung des Gate-Anschlusses, - d. h. die Abtastspannung VSEN - auf den Schwingspannungspegel VSWING plus die Schwellenspannung Vt, die für den Abtasttransistor 1338 spezifisch ist, einstellen. Wenn die Schwellenspannung Vt, die für den Abtasttransistor 1338 spezifisch ist, niedriger als die maximal mögliche Schwellenspannung Vt_max ist, dann kann die Abtastspannung VSEN vom anfänglichen Vorladespannungspegel VSWING+Vt_max auf den endgültigen Vorladespannungspegel VSWING+Vt abnehmen, beginnend zum siebten Zeitpunkt t7, wie in 14 gezeigt. In diesem Zusammenhang erzeugt der Schwellenspannungsverfolgungsschaltungspfad die Abtastspannung VSEN auf dem endgültigen Vorladespannungspegel VSWING+Vt gemäß einer Schwellenspannungsverfolgungsmethodik, da der endgültige Vorladespannungspegel VSWING+Vt die Schwellenspannung Vt verfolgt, die für den Abtasttransistor 1338 spezifisch ist.
  • Zum siebten Zeitpunkt t7 zeigt 14 zwei Kurven, die von der Kurve der Abtastspannung VSEN der ausgewählten Abtastschaltung abzweigen, einschließlich einer ersten Kurve 1408 und einer zweiten Kurve 1410. Die zwei Kurven 1408, 1410 stellen zwei mögliche unterschiedliche Spannungswellenformen dar, die als Ergebnis unterschiedlicher möglicher Schwellenspannungen des Abtasttransistors 1338 erzeugt werden können, was zeigt, dass die ausgewählte Abtastschaltung die Schwellenspannungsverfolgungsmethodik einsetzt, um die Abtastspannung VSEN auf einem Spannungspegel zu erzeugen, der für die Schwellenspannung des Abtasttransistors 1338 spezifisch ist. 14 zeigt auch zwei Kurven 1412, 1414, die von der Kurve der BUS 1-Spannung VBUS1 der ausgewählten Abtastschaltung zum siebten Zeitpunkt t7 abzweigen, die zwei mögliche unterschiedliche Spannungswellenformen darstellen, die als Ergebnis der unterschiedlichen möglichen Schwellenspannungen des Abtasttransistors 1338 erzeugt werden können. Wie durch die beiden Kurven 1412, 1414 dargestellt, kann der Spannungspegel der BUS 1-Spannung VBUS1 während der Entladestufe dem Spannungspegel der Abtastspannung VSEN folgen oder diese nachverfolgen, da der BLQ-Transistor 1334 eingeschaltet ist und den Abtastknoten SEN und den ersten Bus BUS1 kurzschließt.
  • Zu einem achten Zeitpunkt t8 während der Entladungsstufe kann der Schwellenspannungsverfolgungsschaltungspfad die Abtastspannung VSEN der ausgewählten Abtastschaltung auf dem endgültigen Vorladespannungspegel VSWING+Vt erzeugen. Die Abtastschaltungssteuerung 1206 kann wiederum den BLQ-Transistor 1334 und den STB-Transistor 1336 durch Absenken der Spannungspegel des BLQ-Steuersignals und des STB-Steuersignals von dem hohen Spannungspegel VX2 auf den niedrigen Spannungspegel abschalten, was den Schwellenspannungsverfolgungspfad deaktiviert.
  • Die vierte Periode (Periode 4), die zum neunten Zeitpunkt t9 beginnt, ist eine Abtastperiode, während der die ausgewählte Abtastschaltung die Abtastspannung VSEN auf einem Spannungspegel erzeugt, der dem Stromfluss durch die zugeordnete ausgewählte Bitleitung entspricht. Die vierte Abtastperiode kann in zwei Teilperioden getrennt werden, einschließlich einer Ladeteilperiode gefolgt von einer Bitleitungverbindungs- oder Entladeteilperiode.
  • In der Ladeteilperiode beginnend mit dem neunten Zeitpunkt t9 kann die Spannungsversorgungsschaltung beginnen, den Eingangsimpuls CLKSA mit einem Spannungspegel VCLK an die Impulsknoten CLK der ausgewählten und nicht ausgewählten Abtastschaltungen zu liefern. Als Reaktion auf den Empfang der Eingangsimpulse können die Ladungsspeicherschaltungen 172 jeder der ausgewählten und nicht ausgewählten Abtastschaltungen ihre jeweiligen Abtastspannungen VSEN um einen Betrag erhöhen, der gleich oder entsprechend dem Spannungspegel des Eingangsimpulses CLKSA multipliziert mit ihrem jeweiligen Kopplungsverhältnis Cr ist, das in 14 als VCLK*Cr bezeichnet ist. Im Allgemeinen ist das Kopplungsverhältnis Cr ein Bruchteil oder Prozentsatz in einem Bereich zwischen Null und Eins. Das Kopplungsverhältnis Cr zeigt die Fähigkeit der Ladungsspeicherschaltung 1358 an, Energie von einem ihrer Enden zu dem anderen zu übertragen. Zusätzlich oder alternativ kann das Kopplungsverhältnis Cr den Bruchteil des Spannungspegels VCLK des Eingangsimpulses CLKSA angeben, durch den die Ladungsspeicherschaltung 1358 die Abtastspannung VSEN an dem Abtastknoten SEN erhöhen wird. Der Spannungspegel der Abtastspannung VSEN als Reaktion auf den Empfang des Eingangsimpulses CLKSA wird als der Ladungspegel bezeichnet. Wie in 14 gezeigt, kann in der ausgewählten Abtastschaltung als Reaktion auf den Empfang des Eingangsimpulses CLKSA die Ladungsspeicherschaltung 1358 die Abtastspannung VSEN auf einen zugehörigen Ladungspegel VSWING+Vt+(VCLK*Cr) erhöhen. In der nicht ausgewählten Abtastschaltung kann die Ladungsspeicherschaltung 1358 die Abtastspannung VSEN auf einen zugehörigen Ladezustand VCLK*Cr erhöhen.
  • Wie zuvor beschrieben, kann die Abtastspannung VSEN in der ausgewählten Abtastschaltung in Abhängigkeit von der spezifischen Schwellenspannung des Abtasttransistors 1338 auf verschiedenen möglichen Spannungspegeln erzeugt werden, wie durch die Kurven 1408 und 1410 in 14 dargestellt. 14 zeigt dann die beiden Kurven 1408, 1410 als getrennt bleibend über die nachfolgende vierte und fünfte Periode, da der Spannungspegel der in der vierten und fünften Periode erzeugten Abtastspannung VSEN entsprechend von der spezifischen Schwellenspannung des Abtasttransistors 1338 als Ergebnis der in der dritten Periode durchgeführten Schwellenspannungsverfolgung abhängt.
  • Wie nachstehend genauer beschrieben wird, kann die ausgewählte Abtastschaltung einen Abtastvorgang in der fünften Periode durchführen, in der die ausgewählte Abtastschaltung die BUS1-Spannung VBUS1 mit einem Abtastergebnis-Spannungspegel erzeugt, der entweder ihr zugehöriger Zwischenspannungspegel VDDSA-Vt oder ihr zugehöriger niedriger Spannungspegel sein kann, wie etwa die Bezugsmassespannung. In der vierten Periode kann die ausgewählte Abtastschaltung die BUS 1-Spannung VBUS1 auf den zugehörigen Zwischenspannungspegel VDDSA-Vt in Vorbereitung auf den Abtastvorgang in der fünften Periode einstellen. Wie in 14 gezeigt, kann, beginnend mit dem neunten Zeitpunkt t9, die Abtastschaltungssteuerung 1206 den Spannungspegel des LPC-Steuersignals zuerst auf den Zwischenspannungspegel VDDSA und dann auf den hohen Spannungspegel VX2 erhöhen, um den LPC-Transistor 1344 einzuschalten. Ebenso kann zum neunten Zeitpunkt t9 die Spannungsquelle der Spannungsversorgungsschaltung, die die zweite hohe Versorgungsspannung VHLB liefert, die zweite hohe Versorgungsspannung VHLB mit der externen Spannungsversorgung anstelle der Ladungspumpenschaltung erzeugen. Wenn die Abtastschaltungssteuerung 1206 den Spannungspegel des LPC-Steuersignals erhöht, um den LPC-Transistor 1344 einzuschalten, kann der LPC-Transistor 1344 mit dem Absenken des Spannungspegels der BUS 1-Spannung VBUS1 auf den zugehörigen Zwischenspannungspegel VDDSA-Vt reagieren, wie in 14 gezeigt. Da das LPC-Steuersignal ein globales Signal ist, das sowohl zu der ausgewählten Abtastschaltung als auch zu der nicht ausgewählten Abtastschaltung gesendet wird, kann der LPC-Transistor 1344 der nicht ausgewählten Abtastschaltung auf das LPC-Steuersignal, beginnend zum neunten Zeitpunkt t9, durch Erhöhen der BUS 1-Spannung VBUS1 in der nicht ausgewählten Abtastschaltung auf den Zwischenspannungspegel VDDSA-Vt reagieren, wie in 14 gezeigt. Demgemäß befinden sich kurz nach dem neunten Zeitpunkt t9 in der vierten Periode die BUS1-Spannungen VBUS1 in den ausgewählten und nicht ausgewählten Abtastschaltungen beide auf dem Zwischenspannungspegel VDDSA-Vt.
  • Zusätzlich kann zum neunten Zeitpunkt t9 die Schwellenspannungsverfolgungs-Spannungsquelle 1340 die erste Versorgungsspannung V1 ausgeben, um den Spannungspegel der Schwellenspannungsverfolgungsspannung VVTT auf den Zwischenspannungspegel VDDSA zu erhöhen. Die Erhöhung des Spannungspegels der Schwellenspannungsverfolgungsspannung VVTT kann der Erhöhung der Abtastspannung VSEN als Reaktion auf den Eingangsimpuls CLKSA zum neunten Zeitpunkt t9 entsprechen oder mit dieser übereinstimmen. Die Erhöhung der Schwellenspannungsverfolgungsspannung VVTT kann mit der Erhöhung der Abtastspannung VSEN übereinstimmen, um das Kopplungsverhältnis Cr zu maximieren.
  • Wie in 14 gezeigt, kann in der dritten Periode zum achten Zeitpunkt t8 die Abtastschaltungssteuerung 1206 das erste Steuersignal CTRL1 an den ersten Schalter 1342 ausgeben, um den Schwellenspannungsverfolgungsknoten VTT mit der Bezugsmasse GND zu verbinden, um den Pegel der Schwellenspannungsverfolgungsspannung VVTT von dem Schwingspannungspegel VSWING auf die Bezugsmassespannung abzusenken. Dementsprechend kann dann in der vierten Periode zum neunten Zeitpunkt t9 die Abtastschaltungssteuerung 1206 das erste Steuersignal CTRL1 ausgeben, um den ersten Schalter 1342 zu veranlassen, den Schwellenspannungsverfolgungsknoten VTT wieder mit der Schwellenspannungsverfolgungs-Spannungsquelle 1340 zu verbinden, was wiederum bewirken kann, dass die Schwellenspannungsverfolgungsspannung VVTT auf den Zwischenspannungspegel VDDSA ansteigt. Die Abtastschaltungssteuerung 1206 kann die Schwellenverfolgungsspannung VVTT auf die Bezugsmassespannung absenken in Vorbereitung auf die Zunahme der Schwellenspannungsverfolgungsspannung VVTT zum neunten Zeitpunkt t9. Je größer der Anstieg der Spannung der Schwellenspannungsverfolgungsspannung VVTT ist, desto größer ist im Allgemeinen die Maximierung des Kopplungsverhältnisses. Daher kann das Senken der Schwellenspannungsverfolgungsspannung VVTT auf die Bezugsmassenspannung zum achten Zeitpunkt t8 und das nachfolgende Erhöhen auf den Zwischenspannungspegel VDDSA zum neunten Zeitpunkt t9 das Kopplungsverhältnis besser maximieren als wenn das Absenken des Spannungspegels zwischen dem achten und neunten Zeitpunkt t8, t9 nicht durchgeführt würde, da der Spannungsanstieg von der Bezugsmassenspannung auf den Zwischenspannungspegel VDDSA größer ist als der Spannungsanstieg von dem Schwingspannungspegel VSWING zum Zwischenspannungspegel VDDSA.
  • Der zehnte Zeitpunkt t10 in der vierten Periode kann den Beginn der Bitleitungsverbindungsteilperiode markieren, die sich bis zu einem elften Zeitpunkt t11 erstreckt. Obwohl nicht durch eine Wellenform in 10 gezeigt, kann die Abtaststeuerung 1206 zum zehnten Zeitpunkt t10 die Abtastfreigabesteuersignale CTRLS an die Abtastfreigabeschaltungen 1332 in den ausgewählten und nicht ausgewählten Abtastschaltungen ausgeben, damit das Abtasten in der ausgewählten Abtastschaltung durchgeführt wird. Sowohl in der ausgewählten Abtastschaltung als auch in der nicht ausgewählten Abtastschaltung können die Abtastfreigabeschaltungen 1332 aktiviert werden, um einen Kurzschluss oder einen Pfad relativ niedrigen Widerstands von einem ersten Anschluss der Abtastfreigabeschaltung 1332, der mit dem Abtastknoten SEN verbunden ist, zu einem zweiten Anschluss, der mit der Bitleitungsverbindungsschaltung 1328 verbunden ist, zu bilden.
  • Bezüglich der ausgewählten Abtastschaltung wird durch Aktivieren der Abtastfreigabeschaltung 1332 der Abtastknoten SEN mit der ausgewählten Bitleitung elektrisch verbunden, wodurch ein Strompfad von dem Abtastknoten SEN zu dem Bitleitungsvorspannungsknoten VBL gebildet wird (d. h. durch die Abtastfreigabeschaltung 1332 und die Bitleitungsverbindungsschaltung 1328). Wenn die ausgewählte Bitleitung Strom zieht, kann sich Ladung, die sich an dem Abtastknoten SEN durch die Ladungsspeicherschaltung 1358 angesammelt hat, entladen, indem sie durch den Strompfad in die ausgewählte Bitleitung fließt. Der Pegel der Abtastspannung VSEN , der durch die Ladungsspeicherschaltung 1358 erzeugt wird, kann als Reaktion auf das Entladen der akkumulierten Ladung abnehmen. Außerdem ist die Geschwindigkeit, mit der der Pegel der Abtastspannung VSEN abnimmt, proportional zu der Geschwindigkeit, mit der sich die akkumulierte Ladung entlädt. Während der Bitleitungsverbindungsteilperiode kann die ausgewählte Abtastschaltung so betrachtet werden, dass sie den Strom erfasst, der durch die ausgewählte Bitleitung gezogen wird, mit der sie verbunden ist.
  • Andererseits fließt in Bezug auf die nicht ausgewählte Abtastschaltung kein Strom durch die nicht ausgewählte Bitleitung. Dementsprechend entlädt sich, wenn die Abtastfreigabeschaltung 1332 aktiviert ist, Ladung, die auf dem SEN-Knoten akkumuliert ist, nicht durch die nicht ausgewählte Bitleitung. Somit bleibt die Abtastspannung VSEN , die in der nicht ausgewählten Abtastschaltung erzeugt wird, während der Bitleitungsverbindungsperiode konstant, selbst wenn die Abtastfreigabeschaltung aktiviert wird. 14 zeigt, dass der Spannungspegel der Abtastspannung VSEN während der Bitleitungsverbindungsperiode zwischen den Zeitpunkten t10, t11 konstant bleibt.
  • Da Zielspeicherzellen unterschiedliche Schwellenspannungen VVTH für einen gegebene Abtastvorgang aufweisen können, kann die Strommenge, die eine ausgewählte Bitleitung während eines Abtastvorgangs ziehen kann, variieren. In einem Abtastvorgang, der als Teil eines Verifizierungsvorgangs ausgeführt wird, wenn die Zielspeicherzelle MC(T) ausreichend programmiert ist, d. h. die Schwellenspannung VVTH der Zielspeicherzelle einen ausreichend hohen Pegel aufweist, der dem Speicherzustand, bei dem die Zielspeicherzelle MC(T) zu programmieren ist, entspricht, fällt die Abtastspannung VSEN um den Betrag der Schwingspannung VSWING zum elften Zeitpunkt t11. Die Kurven 1408, 1410 in 14 stellen die Situation dar, in der die Zielspeicherzelle MC(T) ausreichend programmiert ist, so dass die Abtastspannung VSEN um den Schwingspannungsbetrag VSWING zum elften Zeitpunk t11 abnimmt. Das heißt, zu Beginn der Bitleitungsverbindungsperiode zum zehnten Zeitpunkt t10 ist der Spannungspegel der Abtastspannung VSEN auf seinem zugehörigen Ladezustand VSWING+Vt+(VCLK*Cr), und am Ende der Bitleitungsverbindungsperiode zum elften Zeitpunkt t11 ist der Spannungspegel der Abtastspannung VSEN Vt+(VCLK*Cr). In anderen Abtastvorgängen, die Teil von Verifizierungsvorgängen sind, kann, wenn die Zielspeicherzelle MC(T) unter-programmiert ist, d. h. die Schwellenspannung VTH der Zielspeicherzelle ist nicht hoch genug, die Abtastspannung V SEN um einen Betrag abnehmen, der größer als der Schwingspannungsbetrag VSWING ist, da eine größere Strommenge durch die ausgewählte Bitleitung fließt.
  • Am elften Zeitpunkt t11 kann die Abtastschaltungssteuerung 1206 die Abtastfreigabesteuersignale ausgeben, um die Abtastfreigabeschaltungen 1332 in den ausgewählten und nicht ausgewählten Abtastschaltungen auszuschalten, wobei das Ende der Bitleitungsverbindungsteilperiode und der Beginn der fünften Periode (Periode 5) markiert werden, was als Erfassungszeitraum bezeichnet werden kann. Ebenso kann die Spannungsversorgungsschaltung zum elften Zeitpunkt t11 die Zufuhr des Eingangsimpulses CLKSA stoppen, indem sie die Spannung des Eingangsimpulses von ihrem Impulsspannungspegel VCLK auf ihren zugeordneten niedrigen Spannungspegel absenkt.
  • Zusätzlich kann die Abtastschaltungssteuerung 1206 das erste Steuersignal CTRL1 ausgeben, um den Schwellenspannungsverfolgungsknoten VTT mit der Bezugsmasse GND zu verbinden und die Schwellenspannungsverfolgungsspannung VVTT von dem Zwischenspannungspegel VDDSA auf die Bezugsmassespannung abzusenken.
  • Als Reaktion darauf, dass die Zufuhr des Eingangsimpulses CLKSA gestoppt wird, können die Abtastspannungen VSEN in den ausgewählten und nicht ausgewählten Abtastschaltungen vom elften Zeitpunkt t11 zu einem zwölften Zeitpunkt t12 um einen Betrag gleich dem Impulsspannungspegel VCLK mal dem Kopplungsverhältnis Cr der Ladungsspeichervorrichtung 1358 fallen. Für den beispielhafte Lesevorgang, der unter Bezugnahme auf 14 beschrieben ist, kann in der ausgewählten Abtastschaltung die Abtastspannung VSEN von dem Pegel Vt+(VCLK*Cr) zum elften Zeitpunkt t11 auf den Schwellenspannungspegel Vt des Abtasttransistors 1338 zum oder um den zwölften Zeitpunkt t12 fallen. Für andere beispielhafte Lesevorgänge, die Teil von Verifizierungsvorgängen sind, bei denen die Zielspeicherzelle MC(T) unter-programmiert ist und wenn die Zufuhr des Eingangsimpulses CLKSA stoppt, kann die Abtastspannung VSEN in der ausgewählten Abtastschaltung auf einen Pegel unterhalb der Schwellenspannung Vt des Abtasttransistors 1338 fallen. Zusätzlich kann in der nicht ausgewählten Abtastschaltung die Abtastspannung VSEN von dem Pegel VCLK*Cr auf den Bezugsmassespannungspegel fallen.
  • In der ausgewählten Abtastschaltung kann der Spannungspegel, auf den die Abtastspannung VSEN um den zwölften Zeitpunkt t12 fällt, als ihr Erfassungspegel bezeichnet werden, da dieser Pegel verwendet wird, um einen Zustand oder eine Charakterisierung der Zielspeicherzelle MC(T) zu erfassen. Die Abtastschaltungssteuerung 1206 ist konfiguriert, um einen Zustand oder eine Charakterisierung der Zielspeicherzelle MC(T) durch Ausführen eines Erfassungsvorgangs (auch als Strobe-Operation bezeichnet) zu bestimmen, der identifiziert, ob der Erfassungspegel auf oder über dem Schwellenspannungspegel Vt des Abtasttransistors 1338 oder unterhalb des Schwellenspannungspegels Vt des Abtasttransistors 1338 liegt. Der Schwellenspannungspegel Vt des Abtasttransistors 1338 wird auch als ein Auslösespannungspegel Vtrip bezeichnet.
  • Wenn der Erfassungspegel der Abtastspannung VSEN auf oder oberhalb des Schwellen-Auslösespannungspegels Vtrip liegt, befindet sich die Abtastspannung VSEN auf einem Erfassungspegel, der in der Lage ist, den Abtasttransistor 1338 einzuschalten, so dass der Abtasttransistor 1338 den Spannungspegel der BUS 1-Spannung VBUS1 von ihrem Zwischenpegel VDDSA-Vt zu ihrem niedrigen Spannungspegel absenken kann. Alternativ, wenn der Erfassungspegel der Abtastspannung VSEN unterhalb des Auslösespannungspegels Vtrip liegt, befindet sich die Abtastspannung VSEN auf einem Erfassungspegel, der nicht in der Lage ist, den Abtasttransistor 1338 einzuschalten, so dass der Abtasttransistor 1338 den Spannungspegel der BUS1-Spannung VBUS1 nicht von ihrem Zwischenpegel VDDSA-Vt zu ihrem niedrigen Spannungspegel absenken kann.
  • Während des Erfassungsvorgangs kann die Abtastschaltungssteuerung 1206 den Pegel der BUS1-Spannung VBUS1 identifizieren, um zu bestimmen, ob der Erfassungspegel der Abtastspannung VSEN auf oder über dem Auslösespannungspegel Vtrip oder unter dem Auslösespannungspegel Vtrip liegt. Insbesondere wenn die Abtastschaltungssteuerung 1206 identifiziert, dass die BUS1-Spannung VBUS1 auf ihrem niedrigen Spannungspegel ist, kann die Abtastschaltungssteuerung 1206 bestimmen, dass der Erfassungspegel auf oder über dem Auslösespannungspegel Vtrip ist, da der Abtasttransistor 1338 die BUS1-Spannung VBUS1 von ihrem Zwischenspannungspegel VDDSA-Vt auf ihren niedrigen Spannungspegel abgesenkt hat. Alternativ gilt, wenn die Abtastschaltungssteuerung 1206 identifiziert, dass die BUS1-Spannung VBUS1 auf ihrem Zwischenspannungspegel VDDSA-Vt ist, kann die Abtastschaltungssteuerung 1206 bestimmen, dass der Erfassungspegel unter dem Auslösespannungspegel Vtrip ist, weil der Abtasttransistor 1338 die BUS1-Spannung VBUS1 nicht von ihrem Zwischenspannungspegel VDDSA-Vt auf ihren niedrigen Spannungspegel abgesenkt hat. Der Spannungspegel der BUS1-Spannung VBUS1 , der verwendet wird, um zu bestimmen, ob der Erfassungspegel der Abtastspannung VSEN auf oder über dem Auslösespannungspegel Vtrip oder unter dem Auslösespannungspegel Vtrip liegt, kann als Erfassungsergebnisspannungspegel der BUS1-Spannung VBUS1 bezeichnet werden.
  • Um den Erfassungsvorgang auszuführen, kann die Abtastschaltungssteuerung 1206 zu dem zwölften Zeitpunkt t12 das STB-Steuersignal ausgeben, um den STB-Transistor 1336 in zumindest der ausgewählten Abtastschaltung einzuschalten. Die Abtastschaltungssteuerung 1206 kann auch den Spannungspegel des LPC-Steuersignals von dem hohen Spannungspegel VX2 auf den niedrigen Spannungspegel absenken, um den LPC-Transistor 1356 auszuschalten, so dass der LPC-Transistor den Spannungspegel der BUS1-Spannung VBUS1 während des Erfassungsvorgangs nicht beeinflusst.
  • Wenn die BUS1-Spannung VBUS1 als Reaktion darauf, dass der STB-Transistor 1336 sich einschaltet, von ihrem Zwischenspannungspegel VDDSA-Vt auf ihren niedrigen Spannungspegel fällt, kann die Abtastschaltungssteuerung 1206 bestimmen, dass der Erfassungspegel der Abtastspannung VSEN auf oder über dem Auslösespannungspegel Vtrip liegt. Alternativ gilt, wenn die BUS1-Spannung VBUS1 als Reaktion darauf, dass der STB-Transistor 1336 sich einschaltet, auf ihrem Zwischenspannungspegel VDDSA-Vt verbleibt, kann die Abtastschaltungssteuerung 1206 bestimmen, dass der Erfassungspegel der Abtastspannung VSEN unter dem Auslösespannungspegel Vt liegt.
  • In dem in 14 gezeigten beispielhaften Abtastvorgang fällt die Abtastspannung VSEN in der ausgewählten Abtastschaltung auf einen Erfassungspegel, der über dem Auslösespannungspegel Vtrip liegt. Wenn die Abtastschaltungssteuerung 1206 das STB-Steuersignal auf dem hohen Spannungspegel VX2 zum zwölften Zeitpunkt t12 ausgibt, um den STB-Transistor 1336 einzuschalten, werden daher sowohl der STB-Transistor 1336 als auch der Abtasttransistor 1338 in der ausgewählten Abtastschaltung eingeschaltet, um die Abtastspannung VSEN abzusenken. Kurve 1416 in 14 zeigt die BUS 1-Spannung VBUS1 in der ausgewählten Abtastschaltung, die auf den niedrigen Spannungspegel abgesenkt wird. In der nicht ausgewählten Abtastschaltung liegt die Abtastspannung VSEN unter dem Auslösespannungspegel Vtrip, so dass die BUS1-Spannung VBUS1 in der nicht ausgewählten Abtastschaltung auf dem Zwischenspannungspegel VDDSA-Vt bleibt, wie durch die Kurve 1418 angezeigt.
  • Wo sich der Erfassungspegel relativ zu dem Auslösespannungspegel Vtrip befindet, kann Informationen zu oder eine Charakterisierung des Zustands der Zielspeicherzelle MC(T) bereitstellen, die mit der ausgewählten Bitleitung verbunden ist, wie etwa ob sie vollständig leitend, marginal leitend oder nicht leitend ist, was wiederum Informationen über die Schwellenspannung VTH der Zielspeicherzelle MC(T) übermitteln kann. Beispielsweise kann in einer Situation, in der der Abtastvorgang als Teil eines Lesevorgangs ausgeführt wird, ein Erfassungspegel über dem Auslösespannungspegel Vtrip anzeigen, dass die Zielspeicherzelle MC(T) eine Schwellenspannung VTH über einem Lesereferenzspannungspegel Vr (siehe die 11A-11C) für eine zugehörige ausgewählte Wortleitungsspannung aufweist, die an die ausgewählte Wortleitung WL(S) angelegt wird. Alternativ kann ein Erfassungspegel unter dem Auslösespannungspegel Vtrip anzeigen, dass die Zielspeicherzelle MC(T) eine Schwellenspannung VTH unter einem Lesereferenzspannungspegel Vr für eine zugehörige ausgewählte Wortleitungsspannung aufweist, die an die ausgewählte Wortleitung WL(S) angelegt wird. Als weiteres Beispiel kann in einer Situation, in der der Abtastvorgang als Verifizierungsabschnitt eines Programmierverifizierungsvorgangs durchgeführt wird, ein Erfassungspegel auf oder über dem Auslösespannungspegel Vtrip anzeigen, dass die Zielspeicherzelle MC(T) ausreichend in ihren zugewiesenen Speicherzustand programmiert ist. Alternativ kann ein Erfassungspegel unter dem Auslösespannungspegel Vtrip anzeigen, dass die Zielspeicherzelle MC(T) unzureichend programmiert ist, und somit einer anderen Programmierverifizierungsschleife unterzogen werden muss.
  • Es ist beabsichtigt, dass die vorstehende ausführliche Beschreibung als eine Veranschaulichung ausgewählter Formen, die die Erfindung annehmen kann, und nicht als eine Definition der Erfindung verstanden wird. Es sind nur die folgenden Ansprüche einschließlich aller Äquivalente, die den Umfang der beanspruchten Erfindung definieren sollen. Schließlich sei darauf hingewiesen, dass jeder Aspekt jeder der hier beschriebenen bevorzugten Ausführungsformen allein oder in Kombination miteinander verwendet werden kann.

Claims (20)

  1. Schaltung umfassend: eine Abtastschaltung, die mit einer Bitleitung gekoppelt ist, die Abtastschaltung umfassend: einen Vorladeschaltungspfad, der konfiguriert ist, um einen Abtastknoten während eines Abtastvorgangs mit einer Spannung auf einem Vorladepegel vorzuladen; und eine Latch-Schaltung, die konfiguriert ist, um: den Vorladeschaltungspfad zu aktivieren, um den Abtastknoten mit der Spannung auf dem Vorladepegel vorzuladen, als Reaktion darauf, dass die Bitleitung eine ausgewählte Bitleitung umfasst; und den Vorladeschaltungspfad zu deaktivieren, um zu verhindern, dass der Vorladeschaltungspfad den Abtastknoten mit der Spannung auf dem Vorladepegel vorlädt, als Reaktion darauf, dass die Bitleitung eine nicht ausgewählte Bitleitung umfasst.
  2. Schaltung nach Anspruch 1, wobei die Abtastschaltung ferner umfasst: einen Entladeschaltungspfad, der konfiguriert ist, um Ladung zu entladen, die auf dem Abtastknoten akkumuliert ist, bevor der Vorladeschaltungspfad den Abtastknoten mit der Spannung auf dem Vorladepegel während des Abtastvorgangs vorlädt.
  3. Schaltung nach Anspruch 2, wobei Transistoren, die den Vorladeschaltungspfad bilden, um den Abtastknoten vorzuladen, dieselben Transistoren sind, die den Entladepfad bilden, um auf dem Abtastknoten akkumulierte Ladung zu entladen.
  4. Schaltung nach Anspruch 3, wobei die Transistoren konfiguriert sind, um abwechselnd mit einer Spannungsquelle und einer Bezugsmasse verbunden zu werden, wobei die Transistoren konfiguriert sind, um mit der Spannungsquelle verbunden zu werden, um eine Versorgungsspannung zu empfangen, während sie den Vorladeschaltungspfad bilden, und konfiguriert sind, um mit der Bezugsmasse verbunden zu werden, während sie den Entladeschaltungspfad bilden.
  5. Schaltung nach Anspruch 1, ferner umfassend einen Kommunikationsbus, der die Abtastschaltung und die Latch-Schaltung verbindet, wobei die Latch-Schaltung konfiguriert ist, um eine Spannung des Kommunikationsbusses auf einen zugeordneten niedrigen Spannungspegel abzusenken, um den Vorladeschaltungspfad zu deaktivieren.
  6. Schaltung nach Anspruch 1, wobei die Latch-Schaltung konfiguriert ist, um einen Latch-Lesevorgang durchzuführen, um den Vorladeschaltungspfad zu deaktivieren.
  7. Schaltung nach Anspruch 6, ferner umfassend einen Kommunikationsbus, der die Abtastschaltung und die Latch-Schaltung verbindet, wobei die Latch-Schaltung konfiguriert ist, um ein Steuersignal zu empfangen, um den Latch-Lesevorgang durchzuführen, wobei die Latch-Schaltung konfiguriert ist, um eine Spannung des Kommunikationsbusses auf einen niedrigen Spannungspegel einzustellen, um den Vorladeschaltungspfad als Reaktion auf das Steuersignal zu deaktivieren, wenn die Bitleitung eine nicht ausgewählte Bitleitung umfasst, und wobei die Latch-Schaltung konfiguriert ist, um relativ zu dem Kommunikationsbus unverbunden zu sein, um den Vorladeschaltungspfad Reaktion auf das Steuersignal zu aktivieren, wenn die Bitleitung eine ausgewählte Bitleitung umfasst.
  8. Schaltung nach Anspruch 1, wobei der Vorladeschaltungspfad konfiguriert ist, um den Abtastknoten vorzuladen, um eine Abtastspannung auf einem anfänglichen Vorladepegel zu erzeugen, wobei die Schaltung ferner einen Schwellenspannungsverfolgungsschaltungspfad umfasst, der konfiguriert ist, um den Abtasttransistor als einen als Diode geschalteten Transistor zu konfigurieren, um die Abtastspannung auf einem endgültigen Vorladepegel zu erzeugen.
  9. Schaltung nach Anspruch 8, ferner umfassend eine Spannungsquelle, die konfiguriert ist, um eine Versorgungsspannung auszugeben, um eine Schwellenspannungsverfolgungsspannung an einem Source-Anschluss des Abtasttransistors zu erzeugen, und wobei eine Spannungsdifferenz zwischen dem anfänglichen Vorladepegel der Abtastspannung und einem Pegel der Schwellenspannungsverfolgungsspannung eine maximale Schwellenspannung des Abtasttransistors ist.
  10. Schaltung nach Anspruch 9, ferner umfassend eine Ladungsspeicherschaltung, die mit dem Abtastknoten verbunden ist, wobei die Ladungsspeicherschaltung konfiguriert ist, um einen Eingangsimpuls zu empfangen, um die Abtastspannung zu erhöhen, und wobei die Spannungsquelle so konfiguriert ist, dass sie die Schwellenspannungsverfolgungsspannung erhöht, um mit dem Anstieg der Abtastspannung als Reaktion auf den Empfang des Eingangsimpulses übereinzustimmen.
  11. Schaltung nach Anspruch 10, die ferner umfassend eine Abtastschaltungssteuerung, die so konfiguriert ist, dass sie die Schwellenspannungsverfolgungsspannung in Vorbereitung auf die Erhöhung der Schwellenspannungsverfolgungsspannung senkt.
  12. Schaltung umfassend: eine Abtastschaltung, die mit einer Bitleitung gekoppelt ist, die Abtastschaltung umfassend: einen Vorladeschaltungspfad, der konfiguriert ist, um: an einem ersten Knoten eine erste Spannung zu empfangen; und eine Abtastspannung an einem Abtastknoten auf einen anfänglichen Vorladepegel als Reaktion auf die erste Spannung zu erhöhen; einen Schwellenspannungsverfolgungspfad, der konfiguriert ist, um: an einem zweiten Knoten, eine zweite Spannung zu empfangen; und die Abtastspannung von dem anfänglichen Vorladepegel auf einen endgültigen Vorladepegel zu ändern, der eine Schwellenspannung eines Abtasttransistors als Reaktion auf die zweite Spannung verfolgt; und eine Ladungsspeicherschaltung, die mit dem Abtastknoten gekoppelt ist, wobei die Ladungsspeicherschaltung konfiguriert ist, um: einen Eingangsimpuls zu empfangen; und die Abtastspannung an dem Abtastknoten von dem endgültigen Vorladepegel auf einen Ladepegel als Reaktion auf den Empfang des Eingangsimpulses zu erhöhen.
  13. Schaltung nach Anspruch 12, wobei Transistoren des Vorladeschaltungspfades konfiguriert sind, um einen Entladeschaltungspfad zu bilden, der konfiguriert ist, um an dem Abtastknoten akkumulierte Ladung zu entladen.
  14. Schaltung nach Anspruch 12, wobei der Schwellenspannungsverfolgungspfad konfiguriert ist, den Abtasttransistor als einen als Diode geschalteten Transistor zu konfigurieren, um die Abtastspannung auf den endgültigen Vorladepegel zu ändern.
  15. Schaltung nach Anspruch 12, ferner umfassend: eine Latch-Schaltung; einen Kommunikationsbus, der konfiguriert ist, um die Abtastschaltung und die Latch-Schaltung zu verbinden; und eine Steuerung, die konfiguriert ist, um: zu bestimmen, dass die Bitleitung eine nicht ausgewählte Bitleitung umfasst; und als Reaktion auf die Bestimmung zu bewirken, dass die Latch-Schaltung eine Spannung des Kommunikationsbusses auf einen zugeordneten niedrigen Spannungspegel herunter zieht, um zu verhindern, dass der Vorladeschaltungspfad die Abtastspannung auf den anfänglichen Vorladepegel erhöht.
  16. Schaltung nach Anspruch 12, ferner umfassend eine Latch-Schaltung, die konfiguriert ist, um einen Lesevorgang auszuführen, um den Vorladeschaltungspfad als Reaktion darauf, dass die Bitleitung eine nicht ausgewählte Bitleitung umfasst, zu deaktivieren.
  17. Schaltung nach Anspruch 16, ferner umfassend eine Steuerung, die konfiguriert ist, um ein Steuersignal an die Latch-Schaltung auszugeben, um zu bewirken, dass die Latch-Schaltung den Lesevorgang ausführt, wobei die Latch-Schaltung daran gehindert wird, den Vorladeschaltungspfad als Reaktion auf den Empfang des Steuersignals zu deaktivieren, wenn die Bitleitung eine ausgewählte Bitleitung umfasst.
  18. System umfassend: einen Speicherblock, der Speicherzellen und eine Vielzahl von Bitleitungen umfasst, die mit den Speicherzellen verbunden sind; eine erste Abtastschaltung, die mit einer ersten Bitleitung der Vielzahl von Bitleitungen während eines Abtastvorgangs verbunden ist, wobei die erste Abtastschaltung einen ersten Transistor umfasst, der konfiguriert ist, um eine Vorladeversorgungsspannung an einen ersten Abtastknoten zu liefern; eine erste Latch-Schaltung, die konfiguriert ist, um den ersten Transistor als Reaktion darauf einzuschalten, dass die erste Bitleitung eine ausgewählte Bitleitung umfasst, um es dem ersten Transistor zu ermöglichen, die Vorladeversorgungsspannung zu liefern; eine zweite Abtastschaltung, die mit einer zweiten Bitleitung der Vielzahl von Bitleitungen während eines Abtastvorgangs verbunden ist, wobei die zweite Abtastschaltung einen zweiten Transistor umfasst, der konfiguriert ist, um eine Vorladeversorgungsspannung an einen zweiten Abtastknoten zu liefern; und eine zweite Latch-Schaltung, die konfiguriert ist, um den zweiten Transistor als Reaktion darauf auszuschalten, dass die zweite Bitleitung eine nicht ausgewählte Bitleitung umfasst, um zu verhindern, dass der zweite Transistor die Vorladeversorgungsspannung liefert.
  19. System nach Anspruch 18, ferner umfassend: einen Kommunikationsbus, der mit einem Gate-Anschluss des zweiten Transistors verbunden ist, wobei die zweite Latch-Schaltung konfiguriert ist, um eine Spannung des zweiten Kommunikationsbusses während einer Vorladeperiode des Abtastvorgangs einzustellen, um den zweiten Transistor auszuschalten.
  20. System nach Anspruch 19, ferner umfassend einen Steuerung, die konfiguriert ist, um ein Steuersignal an die Latch-Schaltung auszugeben, um zu bewirken, dass die zweite Latch-Schaltung während der Vorladeperiode einen Latch-Lesevorgang ausführt, und wobei die zweite Latch-Schaltung konfiguriert ist, um die Spannung des zweiten Kommunikationsbusses einzustellen, um den zweiten Transistor als Reaktion auf den Empfang des Steuersignals auszuschalten.
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