TWI783473B - 記憶體系統及其操作方法 - Google Patents

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TWI783473B TW110116206A TW110116206A TWI783473B TW I783473 B TWI783473 B TW I783473B TW 110116206 A TW110116206 A TW 110116206A TW 110116206 A TW110116206 A TW 110116206A TW I783473 B TWI783473 B TW I783473B
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Abstract

一種記憶體系統，包含記憶胞及用以操作記憶胞的電路。在一個態樣中，電路包含一電晶體對，所述電晶體對用以將以下中的所選一者電耦接至位元線：i）用以將參考電壓供應至記憶胞的電壓源，及ii）用以感測穿過記憶胞的電流的感測器。在一個態樣中，電路包含第一電晶體。第一電晶體及位元線可串聯電耦接於所述電晶體對與記憶胞之間。

Description

記憶體系統及其操作方法
在本發明的實施例中闡述的技術大體來說涉及記憶體，且更具體來說，涉及記憶體系統及其操作方法。
諸如電腦、攜帶型裝置、智慧型電話、物聯網(internet of thing；IoT)裝置等的電子裝置的開發已引起對記憶體裝置的需求增加。大體而言，記憶體裝置可為揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置可在經供電時儲存資料，但可在斷電後去失所儲存資料。不同於揮發性記憶體裝置，非揮發性記憶體裝置可即使在斷電之後仍保留資料，但可能比揮發性記憶體裝置更慢。
本發明實施例提供一種記憶體系統，包括：記憶胞；位元線，連接至所述記憶胞；一電晶體對，用以將以下中的所選一者電耦接至所述位元線：i)用以偏壓所述記憶胞的電壓源，及ii)用以感測穿過所述記憶胞的電流的感測器；以及第一電晶體，其中所述第一電晶體及所述位元線串聯連接於所述電晶體對與所述 記憶胞之間。
本發明實施例提供一種操作記憶體系統的方法，包括：藉由記憶體控制器將第一脈衝施加至所述記憶胞，其中所述第一脈衝在第一時間具有第一邊緣且在所述第一時間之後的第二時間具有在所述第一邊緣之後的第二邊緣；在第一持續時間期間藉由所述記憶體控制器回應於所述第一脈衝的所述第一邊緣將第一電壓施加至第一電晶體以將電壓源電耦接至位元線，其中所述第一電晶體經由所述記憶胞的所述位元線電耦接至所述記憶胞，其中所述第一持續時間在所述第一時間與所述第二時間之間；以及在所述第一持續時間期間藉由所述記憶體控制器回應於所述第一脈衝的所述第一邊緣將第二電壓施加至第二電晶體以將感測器與所述位元線電解耦，其中所述第一電晶體的源電極及所述第二電晶體的源電極經由所述記憶胞的所述位元線電耦接至所述記憶胞。
本發明實施例提供一種記憶體系統，包括：一記憶胞組；位元線，連接至所述記憶胞組；第一電晶體，連接於電壓源與所述位元線之間；以及第二電晶體，連接於感測器與所述位元線之間。
100:記憶體系統
105、1040:記憶體控制器
110:時序控制器
112:位元線控制器
114:閘極線控制器
120、1045:記憶陣列
125、M1、M2、Mb0、Mb1、Mn、MR1、MR2、MRn:記憶胞
210:電壓源
220A、220B、220N:電流感測器
230:偏壓控制器
240、240A、240B、240N:切換電路
400:時序圖
510、710:回饋電路
600:偏壓電路
610:經溫度控制調節的電流源
620:放大器
900:方法
910、920、930:操作
1000:計算系統
1005:主機裝置
1010:記憶體裝置
1015:輸入裝置
1020:輸出裝置
1025A、1025B、1025C:介面
1030A、1030N:中央處理單元核心
1035:標準單元應用程式
BL、BL1、BL2、BL3、BLN:位元線
C:電容器
CG:控制閘電極
EG:抹除閘電極
GL1、GL2、GL3、GLJ:閘極線
I1、I2、I3、I4、I5、Ib1、Ib2、Ib3、Ib4、IM1、IM2、IMn:電晶體
Iout、Iout_A、Iout_B、Iout_N:電流
R1、R2、Rn:電阻性記憶體裝置
SG:分離閘電極
SW1、SW2:訊號
T1:設定時段
Ts:取樣週期
VBias:偏壓電壓
Vctrl:電壓控制訊號
VDD:供應電壓
Vref:參考電壓
WL[1]、WL[2]、WL[n]:字元線控制訊號
當結合附圖閱讀時，自以下詳細描述最佳地理解本公開的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增大或減小各種特徵的尺寸。
圖1為根據一個實施例的記憶體系統的圖式。
圖2為根據一個實施例的位元線控制器。
圖3為根據一個實施例的切換電路及連接至切換電路的一記憶胞組的圖式。
圖4為根據一個實施例的繪示圖1的記憶體系統的操作的時序圖。
圖5為根據一個實施例的切換電路及連接至切換電路的回饋電路的圖式。
圖6為根據一個實施例的用以控制圖5的回饋電路的偏壓電路的圖式。
圖7為根據一個實施例的切換電路及連接至切換電路的回饋電路的圖式。
圖8為根據一個實施例的切換電路及連接至切換電路的一電阻性記憶胞組的圖式。
圖9為根據一些實施例的繪示組態記憶胞的方法的流程圖。
圖10為根據一些實施例的計算系統的實例方塊圖。
以下揭露內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。以下描述組件及配置的特定實例以簡化本公開。當然，這些僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或上可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標號及/或 字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，空間相對術語，諸如「在......下方」、「低於」、「在......下部」、「高於」、「在......上部」及其類似者，在本文中可用於描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，記憶體系統包含記憶胞及用以操作記憶胞的記憶體控制器。在一個態樣中，記憶體控制器包含一電晶體對，用以將以下中的所選一者電耦接至位元線：i)用以偏壓記憶胞的電壓源，或ii)用以感測穿過記憶胞的電流的感測器。在一個態樣中，記憶體控制器包含第一電晶體，其中第一電晶體及位元線串聯連接於所述電晶體對與記憶胞之間。在一個態樣中，所述電晶體對包含連接於電壓源與記憶胞之間的第二電晶體及連接於感測器與記憶胞之間的第三電晶體。
在一個態樣中，記憶體控制器產生各種脈衝以組態記憶胞。舉例來說，記憶體控制器產生第一脈衝且將第一脈衝施加至記憶胞的字元線。記憶體控制器亦可產生一第二脈衝組且將所述第二脈衝組施加至所述電晶體對中的第二電晶體。記憶體控制器可產生一第三脈衝組且將所述第三脈衝組施加至所述電晶體對中的第三電晶體。在一個態樣中，所述第二脈衝組中的一者在第一時間之後的第一持續時間(或設定時段)期間具有將電壓源電耦 接至位元線的第一狀態，在所述第一時間處發生第一脈衝的邊緣(例如，上升邊緣)。在第一持續時間(或設定時段)期間，所述第三脈衝組中的一者具有將感測器與位元線電解耦的第二狀態。在第一持續時間之後，所述第二脈衝組及所述第三脈衝組在第二持續時間期間可具有相反相位，使得所述電晶體對可差分地切換或雙態觸發。
有利地，所揭露的記憶體系統可以改良的準確性對一或多個記憶胞執行高速操作。在一個態樣中，在記憶胞處寫入資料或自記憶胞讀取資料包含將各種高速脈衝(例如，超過1GHz)施加至記憶胞。舉例來說，脈衝可施加至連接至記憶胞的字元線(或閘極線)。然而，歸因於字元線及其他閘極線當中的寄生電容，施加至字元線的第一脈衝可影響其他閘極線處的電壓或電流。歸因於寄生電容的其他閘極線處的電壓或電流的改變可造成讀取由記憶胞儲存的資料的不準確性。在一種方法中，回應於施加至字元線的第一脈衝的邊緣(例如，上升邊緣)，所揭露的記憶體系統可在第一持續時間(或設定時段)內將位元線電耦接至電壓源同時將位元線與感測器電解耦，以允許其他閘極線處的電壓或電流穩定。在第一持續時間(或設定時段)之後，所揭露記憶體系統可將位元線與電壓源電解耦同時將位元線電耦接至感測器，以感測或讀取由記憶胞儲存的資料。藉由在其他閘極線處的電壓或電流穩定之後讀取由記憶胞儲存的資料，由記憶胞儲存的資料可在歸因於寄生電容的效應減小的情況下以可靠方式讀取。
在一個態樣中，施加至字元線的第一脈衝的邊緣(例如，下降邊緣)與所述第二脈衝組中的另一者的邊緣(例如，上升邊 緣)及所述第三脈衝組中的另一者的邊緣(例如，下降邊緣)對準。在一個態樣中，回應於第一脈衝的邊緣(例如，下降邊緣)，可停用記憶胞。藉由將第一脈衝的邊緣(例如，下降邊緣)與所述第二脈衝組中的另一者的邊緣(例如，上升邊緣)及所述第三脈衝組中的另一者的邊緣(例如，下降邊緣)對準，所述電晶體對可在記憶胞停用時將電壓源電耦接至位元線且將記憶胞與位元線電解耦，使得位元線處的電壓的波動或變化可減小。
圖1為根據一個實施例的記憶體系統100的圖式。在一些實施例中，記憶體系統100實施為積體電路。在一些實施例中，記憶體系統100包含記憶體控制器105及記憶陣列120。記憶陣列120可包含以二維或三維陣列配置的多個儲存電路或記憶胞125。每一記憶胞125可連接至對應閘極線GL及對應位元線BL。每一閘極線可包含任何導電材料。記憶體控制器105可根據電訊號來經由閘極線GL及位元線BL將資料寫入至記憶陣列120或自記憶陣列120讀取資料。在其他實施例中，記憶體系統100包含比圖1中所繪示更多、更少或不同的組件。
記憶陣列120為儲存資料的硬體組件。在一個態樣中，記憶陣列120實施為半導體記憶體裝置。記憶陣列120包含多個儲存電路或記憶胞125。在一些實施例中，記憶陣列120包含各自在第一方向(例如，X方向)上擴展的閘極線GL1、閘極線GL2...閘極線GLJ及各自在第二方向(例如，Y方向)上擴展的位元線BL1、位元線BL2...位元線BLN。閘極線GL及位元線BL可為導電金屬或導電軌。在一個態樣中，每一記憶胞125連接至對應的閘極線GL及對應的位元線BL，且可根據穿過對應閘極線GL及 對應位元線BL的電壓或電流來操作。在一個態樣中，每一記憶胞125包含具有至少兩個閘電極的快閃記憶胞。在一些實施例中，記憶陣列120包含額外線(例如，選擇線、參考線、參考控制線、電力軌等)。
記憶體控制器105為控制記憶陣列120的操作的硬體組件。在一些實施例中，記憶體控制器105包含位元線控制器112、閘極線控制器114以及時序控制器110。在一個組態中，閘極線控制器114為經由記憶陣列120的一或多個閘極線GL提供電壓或電流的電路，且位元線控制器112為經由記憶陣列120的一或多個位元線BL提供或感測電壓或電流的電路。在一個組態中，時序控制器110為將控制訊號或時脈訊號提供至閘極線控制器114及位元線控制器112以使位元線控制器112及閘極線控制器114的操作同步的電路。位元線控制器112可連接至記憶陣列120的位元線BL，且閘極線控制器114可連接至記憶陣列120的閘極線GL。在一個實例中，為將資料寫入至記憶胞125，閘極線控制器114經由連接至記憶胞125的閘極線GL將電壓或電流施加至記憶胞125，且位元線控制器112經由連接至記憶胞125的位元線BL施加對應於待儲存至記憶胞125的資料的電壓或電流。在一個實例中，為自記憶胞125讀取資料，閘極線控制器114經由連接至記憶胞125的閘極線GL將電壓或電流提供至記憶胞125，且位元線控制器112經由連接至記憶胞125的位元線BL感測對應於由記憶胞125儲存的資料的電壓或電流。在一些實施例中，記憶體控制器105包含比圖1中所繪示更多、更少或不同的組件。
圖2為根據一個實施例的圖1的位元線控制器112的圖 式。在一些實施例中，位元線控制器112包含電壓源210、電流感測器220A、電流感測器220B...電流感測器220N、偏壓控制器230，以及切換電路240A、切換電路240B...切換電路240N。這些組件可一起操作以將電壓或電流施加至記憶胞125，且經由一或多個記憶胞125感測電流Iout以讀取由記憶胞125儲存的資料。在一些實施例中，位元線控制器112包含比圖2中所繪示更多、更少或不同的組件。
在一個態樣中，電壓源210為將參考電壓Vref提供至切換電路240A、切換電路240B...切換電路240N的組件。在一些實施例中，電壓源210由執行本文中描述的電壓源210的相似功能性的其他組件替換。在一個組態中，電壓源210經由導電跡線或金屬軌連接至切換電路240A、切換電路240B...切換電路240N。在此組態中，電壓源210可產生參考電壓Vref且將參考電壓Vref提供至切換電路240A、切換電路240B...切換電路240N。參考電壓Vref可為供應至位元線BL的供應電壓VDD或任何電壓。在一些實施例中，電壓源210實施為與位元線控制器112分開的組件。
在一個態樣中，每一電流感測器220為自或經由對應切換電路240感測電流Iout(電流Iout_A、電流Iout_B...電流Iout_N)的組件。在一些實施例中，電流感測器220由執行本文中描述的電流感測器220的相似功能性的其他組件替換。在一個組態中，電流感測器220A...電流感測器220N中的每一者經由導電跡線或金屬軌連接至切換電路240A、切換電路240B...切換電路240N中的對應一者。在此組態中，每一電流感測器220可經由對應切換電路240感測電流Iout。在一些實施例中，電流感測器220包含 連接至切換電路240的電容器及連接至電容器的感測放大器。在一種方法中，電流感測器220可為電容器充電，使得電容器具有初始電壓。根據穿過切換電路240的電流Iout，電容器可放電，使得電容器處的電壓可自初始電壓減小。感測放大器可偵測或感測對應於穿過切換電路的電流Iout的電容器處的電壓以判定由記憶胞儲存的資料。在一些實施例中，電流感測器220A...電流感測器220N實施為與位元線控制器112分開的組件。
在一個態樣中，切換電路240為選擇性地將電壓源210或電流感測器220耦接至位元線BL的組件。切換電路240可實施為一電晶體對。每一電晶體可為金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)、FinFET、環繞式閘極FET(GAAFET)或任何電晶體。在一個組態中，切換電路240包含連接至電壓源210的第一埠、連接至電流感測器220的第二埠以及連接至對應位元線BL的第三埠。切換電路240亦可包含連接至時序控制器110以自時序控制器110接收控制訊號或脈衝的控制埠。在此組態中，切換電路240可自時序控制器110接收控制訊號或脈衝，且根據所述控制訊號或脈衝將電壓源210或電流感測器220中的所選一者電耦接至位元線BL。
在一個態樣中，偏壓控制器230為控制或偏壓位元線處的電壓的組件。偏壓控制器230可體現為回饋電路，其感測位元線BL處的電壓且根據位元線BL處的感測電壓產生偏壓電壓VBias。偏壓控制器230可將偏壓電壓VBias施加至切換電路240。在一個態樣中，偏壓控制器230可將位元線BL處的電壓調節至在 預定範圍(例如，±50毫伏)內以允許記憶胞125的穩定操作。
圖3為根據一個實施例的切換電路240及一記憶胞組M1、M2...Mn的圖式。在一些實施例中，切換電路240包含第一電晶體I1及一電晶體對I2、I3。在一個態樣中，切換電路240經組態以經由位元線BL將參考電壓Vref提供至所述記憶胞組M1、M2...Mn中的一或多者或允許電流Iout穿過所述記憶胞組M1、M2...Mn中的一或多者。
每一記憶胞M可為記憶胞125。記憶胞M可為快閃記憶胞，其具有至少兩個閘電極、連接至位元線BL的汲電極，以及連接至電力軌以用於提供供應電壓(例如，GND或VSS)或連接至選擇線的源電極。在一個實例中，記憶胞M包含分離閘電極SG、控制閘電極CG以及連接至閘極線控制器114的抹除閘電極EG。不同記憶胞的分離閘電極SG可經由對應字元線連接至閘極線控制器114。為對記憶胞M執行操作，各種電壓可施加至閘電極。在一個態樣中，可根據施加至分離閘電極SG的電壓及記憶胞M的臨限電壓執行對記憶胞M的操作，其中可根據記憶胞M的控制閘電極CG處的電壓與抹除閘電極EG處的電壓之間的差判定記憶胞M的臨限電壓。舉例來說，為儲存資料，可分別將1V、8V以及4V施加至閘電極SG、閘電極CG、閘電極EG。舉例來說，為讀取資料，可分別將1.1V、0.8V以及0V施加至閘電極SG、閘電極CG、閘電極EG。另舉例而言，為抹除資料，可分別將0V、0V以及8V施加至閘電極SG、閘電極CG、閘電極EG。
在一些實施例中，切換電路240包含具有差分架構的電晶體I1、電晶體I2、電晶體I3。電晶體I1、電晶體I2、電晶體I3 可體現為MOSFET、FinFET、GAAFET或任何電晶體。電晶體I1、電晶體I2、電晶體I3可為N型電晶體。在一個組態中，第一電晶體I1包含連接至位元線BL的源電極，連接至偏壓控制器230的閘電極，以及連接至電晶體I2、電晶體I3的源電極的汲電極。在一個組態中，第二電晶體I2包含連接至第一電晶體I1的汲電極及第三電晶體I3的源電極的源電極。第二電晶體I2亦包含連接至時序控制器110的閘電極，及經由電力軌連接至電壓源210的汲電極。第三電晶體I3亦包含連接至時序控制器110的閘電極，及經由金屬軌連接至電流感測器220的汲電極。
在此組態中，切換電路240將參考電壓Vref提供至位元線BL或允許電流Iout穿過位元線BL。在一些實施例中，切換電路240包含與圖3中所繪示不同的組件，或由執行本文中描述的切換電路240的功能性替換的其他組件。在一個態樣中，第一電晶體I1可在閘電極處自偏壓控制器230接收偏壓電壓VBias。第一電晶體I1可作為級聯電晶體操作以改良位元線BL處的電阻或阻抗，且根據偏壓電壓VBias改良位元線BL處的電壓或電流的穩定性。第二電晶體I2可在閘電極處自時序控制器110接收包含一或多個脈衝的訊號SW1且在汲電極處自電壓源210接收參考電壓Vref。第三電晶體I3可在閘電極處自時序控制器110接收包含一或多個脈衝的訊號SW2。根據訊號SW1的高電壓(例如，VDD)，電晶體I2可將電壓源210電耦接至電晶體I1的汲電極，以將參考電壓Vref提供至電晶體I1的汲電極。根據訊號SW1的低電壓(例如，GND)，電晶體I2可將電壓源210與電晶體I1的汲電極電解耦。根據訊號SW2的高電壓(例如，VDD)，電晶體I3可將電流 感測器220的電容器C電耦接至電晶體I1的汲電極。根據訊號SW2的低電壓(例如，GND)，電晶體I3可將電流感測器220與電晶體I1的汲電極電解耦。因此，根據訊號SW1、訊號SW2，切換電路240可將參考電壓Vref提供至位元線BL或允許電流Iout穿過所述記憶胞組M1、M2...Mn，以讀取由所述記憶胞組M1、M2...Mn儲存的資料。
在一個態樣中，時序控制器110可將訊號SW1、訊號SW2施加至切換電路240，且閘極線控制器114可以協調方式將字元線控制訊號WL施加至記憶胞M1...記憶胞Mn的各別分離閘電極，以讀取由記憶胞M1...記憶胞Mn儲存的資料。在一種方法中，具有施加至切換電路240的低電壓(例如，GND)的訊號SW2或具有施加至記憶胞M的分離閘電極SG的低電壓(例如，GND)的字元線控制訊號WL中的任一者可防止電流Iout自電容器C流經位元線BL。在一種方法中，具有高電壓(例如，VDD)的訊號SW2及具有高電壓(例如，VDD)的字元線控制訊號WL可允許電流Iout自電容器C流經位元線BL。電流感測器220可回應於穿過位元線BL的電流Iout感測電容器C處的電壓以判定由記憶胞M1...記憶胞Mn儲存的資料。在一個態樣中，訊號SW1、訊號SW2以及字元線控制訊號(或各種脈衝)可以協調方式施加至切換電路240及所述記憶胞組M1...Mn，使得可以可靠方式執行高速讀取操作(例如，高於1Gbps)，如下文關於圖4所描述。
圖4為根據一個實施例的繪示圖1的記憶體系統100的操作的時序圖400。在一個態樣中，時序控制器110產生包含脈衝的訊號SW1、訊號SW2，且將訊號SW1、訊號SW2施加至電晶 體I2、電晶體I3的閘電極。時序控制器110可組態或使得閘極線控制器114產生字元線控制訊號WL[1]...字元線控制訊號WL[n]，且將字元線控制訊號WL[1]...字元線控制訊號WL[n]施加至記憶胞M1...記憶胞Mn的分離閘電極。在一個實例中，具有高電壓(例如，VDD)的字元線控制訊號WL[1]可使得記憶胞M1能夠根據由記憶胞M1儲存的資料傳導電流。在一個態樣中，具有低電壓(例如，GND)的字元線控制訊號WL[1]可使記憶胞M1不能傳導電流。
在一些實施例中，時序控制器110在設定時段T1內產生具有低電壓(例如，GND)的訊號SW2及具有高電壓(例如，VDD)的訊號SW1，所述設定時段T1自字元線控制訊號WL[1]...字元線控制訊號WL[n]的上升邊緣發生的時間起。在一個態樣中，字元線控制訊號WL[1]...字元線控制訊號WL[n]具有處於高頻率(例如，高於1GHz或更高)的脈衝。此類高頻脈衝可經由寄生電容耦合至或傳播至記憶胞的其他閘極線。對於閘極線處的電壓或電流，設定時段T1可大於一定時段(例如，2奈秒至3奈秒)以在寄生耦合之後穩定。藉由在設定時段T1內將具有高電壓(例如，VDD)的訊號SW1及具有低電壓(例如，GND)的訊號SW2施加至切換電路240，切換電路240可將參考電壓Vref提供至位元線BL且使電流Iout不能流經位元線BL直至閘極線處的電壓或電流在寄生耦合之後穩定為止。
在設定時段T1之後，時序控制器110可產生具有用以讀取由記憶胞M1...記憶胞Mn儲存的資料的脈衝的訊號SW1、訊號SW2。SW1、SW2的脈衝可具有具相反相位的取樣週期Ts。在一 個態樣中，藉由將具有低電壓(例如，GND)的訊號SW1及具有高電壓(例如，VDD)的訊號SW2施加至切換電路240，切換電路240可不將參考電壓Vref提供至位元線BL且使得對應於由記憶胞M1...記憶胞Mn儲存的資料的電流Iout能夠流經位元線BL。舉例來說，電流感測器220的電容器C處的電壓Vout可在設定時段T1之後根據穿過位元線BL及切換電路240的電流Iout降低。電流感測器220的感測放大器可感測電容器C處的降低電壓，且根據電容器C處的電壓的降低量判定由記憶胞M1...記憶胞Mn儲存的資料。藉由在設定時段T1之後感測電流，不管寄生耦合如何，可以準確方式感測或讀取由記憶胞M1...記憶胞Mn儲存的資料。
在一個態樣中，經由字元線施加至記憶胞M的分離閘電極SG的訊號WL的下降邊緣與訊號SW1的上升邊緣及施加至切換電路240的訊號SW2的下降邊緣對準。在一個態樣中，回應於訊號WL的下降邊緣，記憶胞M可停用於傳導電流。藉由將訊號WL的下降邊緣與施加至切換電路240的訊號SW1的上升邊緣及訊號SW2的下降邊緣對準，切換電路240可在記憶胞M停用時將電壓源210電耦接至位元線BL且將電流感測器220與位元線BL電解耦，使得例如歸因於經由寄生電容的訊號WL的下降邊緣的位元線BL處的電壓的波動或變化可減小。
圖5為根據一個實施例的切換電路240及連接至切換電路240的回饋電路510的圖式。在一個態樣中，回饋電路510為偏壓控制器230的部分。在一些實施例中，回饋電路510包含連接至位元線BL(或切換電路240的電晶體I1的源電極)的輸入 埠及耦接至電晶體I1的閘電極的輸出埠。在此組態中，回饋電路510可感測位元線BL處的電壓，且根據所感測電壓產生偏壓電壓VBias以調節或控制位元線BL處的電壓。
在一些實施例中，回饋電路510包含電晶體I4及電晶體I5。電晶體I4、電晶體I5可為MOSFET、FinFET、GAAFET或任何電晶體。電晶體I4可為N型電晶體，且電晶體I5可為P型電晶體。在一個組態中，電晶體I4的源電極連接至電力軌，在所述電力軌處提供接地電壓(例如，GND)。在一個組態中，電晶體I4的閘電極連接至位元線BL。在一個組態中，電晶體I4的汲電極連接至電晶體I5的汲電極及電晶體I1的閘電極。在一個組態中，電晶體I5的閘電極接收電壓控制訊號Vctrl。在一個組態中，電晶體I5的源電極連接至電力軌，在所述電力軌處提供供應電壓(例如，VDD)。在此組態中，電晶體I4可感測位元線BL處的電壓，且根據所感測電壓在電晶體I4的汲電極處產生偏壓電壓VBias。舉例而言，回應於位元線BL處的電壓的減小，電晶體I4可增大偏壓電壓VBias，由此使得位元線BL處的電壓增大。舉例而言，回應於位元線BL處的電壓的增大，電晶體I4可減小偏壓電壓VBias，由此使得位元線BL處的電壓減小。
在一個態樣中，控制電壓Vctrl設定穿過電晶體I4、電晶體I5的電流(例如，DC電流)。根據視控制電壓Vctrl而定的穿過電晶體I4及電晶體I5的電流，可設定偏壓電壓VBias。在一個態樣中，穿過電晶體I4、電晶體I5的電流可能設定跨導(gm)或電晶體I4對位元線BL處的電壓的回應性的量。因此，回饋電路510可根據控制電壓Vctrl適應性地調整或組態。
圖6為根據一個實施例的用以控制圖5的回饋電路510的偏壓電路600的圖式。在一些實施例中，偏壓電路600包含電晶體Ib1、電晶體Ib2、電晶體Ib3、電晶體Ib4、記憶胞Mb0、記憶胞Mb1、放大器620，以及經溫度控制(temperature control；TC)調節的電流源610。電晶體Ib1、電晶體Ib2、電晶體Ib3、電晶體Ib4可為MOSFET、FinFET、GAAFET或任何電晶體。電晶體lb1、電晶體lb2、電晶體Ib3可為N型電晶體，且電晶體Ib4可為P型電晶體。溫度係數調節電流源610可為帶隙電路或在溫度範圍(例如，-40℃至150℃)內提供受控或調節電流的任何電路。記憶胞Mb0、記憶胞Mb1可為與記憶胞M1...記憶胞Mn類型相同的記憶胞(例如，快閃記憶胞)。這些組件可一起操作以產生控制電壓Vctrl且將控制電壓Vctrl提供至回饋電路510。
在一個組態中，經TC調節的電流源610連接至放大器620的第一輸入埠(例如，「+」輸入埠)及記憶胞Mb0。在一個組態中，放大器620的第二輸入埠(例如，「-」輸入埠)連接至電晶體Ib4的閘電極以形成負回饋組態，從而在輸出埠處產生控制訊號Vctrl。在一個組態中，放大器620的輸出埠連接至電晶體Ib4的閘電極。放大器620可比較第一輸入埠處的電壓與第二輸入埠處的電壓，且產生或調整輸出埠處的控制電壓Vctrl以減小第一輸入埠處的電壓與第二輸入埠處的電壓之間的差。在一個態樣中，電晶體Ib4、電晶體Ib3、電晶體Ib2、電晶體Ib1以及記憶胞Mb1可模仿或模擬電晶體I5、電晶體I4、電晶體I1、電晶體I2(或電晶體I3)以及記憶胞M。不管溫度變化如何，藉由實施具有與電晶體I5、電晶體I4、電晶體I1、電晶體I2(或電晶體I3)以及 記憶胞M相似的組態的電晶體Ib4、電晶體Ib3、電晶體Ib2、電晶體Ib1以及記憶胞Mb1，放大器620可產生用於控制穿過回饋電路510的電晶體I4、電晶體I5的電流的控制電壓Vctrl。
圖7為根據一個實施例的切換電路240及連接至切換電路240的回饋電路710的圖式。在一個態樣中，回饋電路710為偏壓控制器230的部分。在一些實施例中，可實施回饋電路710而非回饋電路510。回饋電路710可體現為放大器(例如，運算放大器)。在一個組態中，回饋電路710包含用以接收控制電壓Vctrl的第一輸入埠、連接至位元線BL的第二輸入埠，以及耦接至電晶體I1的閘電極的輸出埠。在此組態中，回饋電路710可比較第一輸入埠處的控制電壓Vctrl與位元線BL處的電壓，且產生或調整輸出埠處的偏壓電壓VBias以減小控制電壓Vctrl與位元線BL處的電壓之間的差。在一個態樣中，如圖7中所示實施的回饋電路710或運算放大器可增大由回饋電路710及電晶體I1形成的回饋的迴路增益以減小位元線BL處的變化或波動。
圖8為根據一個實施例的切換電路240及連接至切換電路240的一電阻性記憶胞組MR1、MR2...MRn的圖式。在一些實施例中，所述記憶胞組MR1、MR2...可實施為圖1的記憶胞125。每一記憶胞MR可包含電阻性記憶體裝置(電阻性記憶體裝置R1、電阻性記憶體裝置R2...電阻性記憶體裝置Rn)(例如，RRAM、PCRAM、MRAM裝置)及電晶體IM(電晶體IM1、電晶體IM2...電晶體IMn)。在一個態樣中，電晶體IM可串聯連接至對應電阻性記憶體裝置，且使得電流能夠根據經由字元線提供的字元線控制訊號(字元線控制訊號WL[1]、字元線控制訊號 WL[2]...字元線控制訊號WL[n])流經電阻性記憶體裝置。藉由使能或禁止電流穿過電阻性記憶體裝置，電阻性記憶體裝置可儲存資料。在一個態樣中，切換電路240可選擇性地將參考電壓Vref施加至位元線BL或使得電流Iout能夠流經記憶胞MR1...記憶胞MRn，如上文關於圖2至圖7所描述。
圖9為繪示根據一些實施例的藉由組態切換電路240讀取由記憶胞125儲存的資料的方法900的流程圖。方法900可由圖1的記憶體控制器105執行。在一些實施例中，方法900藉由其他實體進行。在一些實施例中，方法900包含比圖9中所展示更多、更少或不同的操作。
在操作910中，記憶體控制器105將第一脈衝施加至耦接至記憶胞M的字元線。第一脈衝可為字元線控制訊號的脈衝。記憶胞M可為快閃記憶胞、電阻性記憶胞，或用於儲存資料的任何記憶胞。在一種方法中，時序控制器110組態或使得閘極線控制器114將第一脈衝施加至字元線。在一種方法中，時序控制器110在設定時段T1內產生具有低電壓(例如，GND)的訊號SW2及具有高電壓(例如，VDD)的訊號SW1，所述設定時段T1自字元線控制訊號的上升邊緣發生的時間起。
在操作920中，記憶體控制器105在設定時段T1內將參考電壓Vref施加至位元線BL。在一個態樣中，時序控制器110將具有高電壓(例如，VDD)的訊號SW1施加至切換電路240的電晶體I2，且將具有低電壓(例如，GND)的訊號SW2施加至切換電路240的電晶體I3。回應於具有高電壓的訊號SW1及具有低電壓的訊號SW2，可啟用電晶體I2且可停用電晶體I3以將電壓 源210電耦接至位元線BL並將電流感測器220與位元線BL電解耦。在一個態樣中，施加至字元線的第一脈衝可經由寄生耦合而影響記憶胞的其他閘極線處的電壓或電流。對於閘極線處的電壓或電流，設定時段T1可大於一定時段(例如，2奈秒至3奈秒)以在閘極線與字元線之間的寄生耦合之後穩定。藉由在設定時段期間將參考電壓Vref施加至位元線BL，不管寄生耦合如何，可以可靠地維持或控制位元線處的電壓。
在操作930中，記憶體控制器105在設定時段T1之後感測穿過記憶胞的電流Iout。在一種方法中，時序控制器110在設定時段T1之後將具有低電壓(例如，GND)的訊號SW1及具有高電壓(例如，VDD)的訊號SW2施加至切換電路240。回應於具有低電壓的訊號SW1及具有高電壓的訊號SW2，可停用電晶體I2且可啟用電晶體I3以將電壓源210與位元線BL電解耦並將電流感測器220電耦接至位元線BL。當電流感測器220電耦接至位元線BL時，電流感測器220可感測穿過位元線BL及記憶胞M的電流Iout。藉由在設定時段T1之後感測電流Iout，可降低或避免讀取資料的歸因於來自第一脈衝的寄生耦合的不準確性。
在一種方法中，時序控制器110將具有一第二脈衝組的訊號SW1施加至切換電路240的電晶體I2，且將具有一第三脈衝組的訊號SW2施加至切換電路240的電晶體I3。所述第二脈衝組及所述第三脈衝組可具有具相反相位的取樣週期Ts。在一個實例中，電流感測器220的電容器C可根據穿過位元線BL的電流Iout及取樣週期Ts放電。電流感測器220的感測放大器可感測電容器C處的降低電壓，且根據電容器C處的電壓的降低量判定由記憶 胞儲存的資料。
在一個態樣中，經由字元線施加至記憶胞M的分離閘電極SG的訊號WL的下降邊緣與訊號SW1的上升邊緣及施加至切換電路240的訊號SW2的下降邊緣對準。在一個態樣中，回應於訊號WL的下降邊緣，記憶胞M可停用於傳導電流。藉由將訊號WL的下降邊緣與施加至切換電路240的訊號SW1的上升邊緣及訊號SW2的下降邊緣對準，切換電路240可在記憶胞M停用時將電壓源210電耦接至位元線BL且將電流感測器220與位元線BL電解耦，使得例如歸因於經由寄生電容的訊號WL的下降邊緣的位元線BL處的電壓的波動或變化可減小。
現參考圖10，繪示根據本公開的一些實施例的計算系統1000的實例方塊圖。計算系統1000可由電路或佈局設計器使用以用於積體電路設計。如本文中所使用的「電路」為諸如電阻器、電晶體、開關、電池、電感器的電氣組件或經組態以用於實施所要功能性的其他類型的半導體裝置的內連線。計算系統1000包含與記憶體裝置1010相關聯的主機裝置1005。主機裝置1005可經組態以自一或多個輸入裝置1015接收輸入且將輸出提供至一或多個輸出裝置1020。主機裝置1005可經組態以分別經由適當的介面1025A、介面1025B以及介面1025C與記憶體裝置1010、輸入裝置1015以及輸出裝置1020通信。計算系統1000可實施於諸如電腦(例如，桌上型電腦、膝上型電腦、伺服器、資料中心等)、平板電腦、個人數位助理、行動裝置、其他手持型或攜帶型裝置的多種計算裝置或適合於使用主機裝置1005來執行示意性設計及/或佈局設計的任何其他計算單元中。
輸入裝置1015可包含多種輸入技術中的任一者，諸如鍵盤、觸筆、觸控螢幕、滑鼠、跟蹤球、小鍵盤、麥克風、語音辨識、運動辨識、遠端控制器、輸入埠、一或多個按鈕、撥號盤、操縱桿以及與主機裝置1005相關聯且允許諸如使用者(例如，電路或佈局設計器)的外部源將資訊(例如，資料)鍵入至主機裝置中且將指令發送至主機裝置的任何其他輸入周邊裝置。類似地，輸出裝置1020可包含多種輸出技術，諸如外部記憶體、印表機、揚聲器、顯示器、麥克風、發光二極體、頭戴式耳機、視訊裝置以及經組態以自主機裝置1005接收資訊(例如，資料)的任何其他輸出周邊裝置。輸入至主機裝置1005中及/或自主機裝置輸出的「資料」可包含多種文字資料、電路資料、訊號資料、半導體裝置資料、圖形資料、其組合中的任一者，或適用於使用計算系統1000處理的其他類型的類比及/或數位資料。
主機裝置1005包含諸如中央處理單元(Central Processing Unit；「CPU」)核心1030A至中央處理單元核心1030N的一或多個處理單元/處理器或與所述一個或多個處理單元/處理器相關聯。CPU核心1030A至CPU核心1030N可實施為特殊應用積體電路(Application Specific Integrated Circuit；「ASIC」)、場可程式化閘陣列(Field Programmable Gate Array；「FPGA」)或任何其他類型的處理單元。CPU核心1030A至CPU核心1030N中的每一者可經組態以執行用於運行主機裝置1005的一或多個應用程式的指令。在一些實施例中，用以運行一或多個應用程式的指令及資料可儲存於記憶體裝置1010內。主機裝置1005亦可經組態以將運行一或多個應用程式的結果儲存在記憶體裝置1010內。 因此，主機裝置1005可經組態以請求記憶體裝置1010執行多種操作。舉例而言，主機裝置1005可請求記憶體裝置1010讀取資料、寫入資料、更新或刪除資料及/或執行管理或其他操作。主機裝置1005可經組態以運行的一個此類應用程式可為標準單元應用程式1035。標準單元應用程式1035可為可由主機裝置1005的使用者用來使用、創建或修改電路的標準單元的電腦輔助設計或電子設計自動化軟體程式組的部分。在一些實施例中，用以執行或運行標準單元應用程式1035的指令可儲存於記憶體裝置1010內。標準單元應用程式1035可由使用來自記憶體裝置1010的與標準單元應用程式相關聯的指令的CPU核心1030A至CPU核心1030N中的一或多者執行。在一個實例中，標準單元應用程式1035允許使用者利用記憶體系統100或記憶體系統100的一部分的預先產生的示意圖及/或佈局設計來輔助積體電路設計。在完成積體電路的佈局設計之後，可根據藉由製造設施的佈局設計來製造例如包含記憶體系統100或記憶體系統100的一部分的多個積體電路。
仍參考圖10，記憶體裝置1010包含經組態以自記憶陣列1045讀取資料或將資料寫入至記憶陣列1045的記憶體控制器1040。記憶陣列1045可包含多種揮發性及/或非揮發性記憶體。舉例而言，在一些實施例中，記憶陣列1045可包含NAND快閃記憶體核心。在其他實施例中，記憶陣列1045可包含NOR快閃記憶體核心、靜態隨機存取記憶體(Static Random Access Memory；SRAM)核心、動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)核心、磁電阻隨機存取記憶體(Magnetoresistive Random Access Memory；MRAM)核心、相變記憶體(Phase Change Memory；PCM)核心、電阻性隨機存取記憶體(Resistive Random Access Memory；ReRAM)核心、3D XPoint記憶體核心、鐵電隨機存取記憶體(ferroelectric random-access memory；FeRAM)核心以及適合於在記憶陣列內使用的其他類型的記憶體核心。記憶陣列1045內的記憶體可個別地及獨立地由記憶體控制器1040控制。換言之，記憶體控制器1040可經組態以個別地及獨立地與記憶陣列1045內的每一記憶體通信。藉由與記憶陣列1045通信，記憶體控制器1040可經組態以回應於自主機裝置1005接收到的指令而自記憶陣列讀取資料或將資料寫入至記憶陣列。儘管繪示為記憶體裝置1010的部分，但在一些實施例中，記憶體控制器1040可為主機裝置1005的部分或計算系統1000的另一組件的部分且與記憶體裝置相關聯。記憶體控制器1040可實施為軟體、硬體、韌體或其組合中的邏輯電路以執行本文中所描述的功能。舉例而言，在一些實施例中，記憶體控制器1040可經組態以在自主機裝置1005接收請求後檢索儲存於記憶體裝置1010的記憶陣列1045中的與標準單元應用程式1035相關聯的指令。
應理解，圖10中繪示且描述計算系統1000的僅一些組件。然而，計算系統1000可包含諸如各種電池及電源、網路連接介面、路由器、開關、外部記憶體系統、控制器等的其他組件。一般言之，計算系統1000可包含在進行本文中所描述功能時所需的或認為合乎需要的多種硬體、軟體及/或韌體組件中的任一者。類似地，主機裝置1005、輸入裝置1015、輸出裝置1020以及包含記憶體控制器1040及記憶陣列1045的記憶體裝置1010可包含 在進行本文中所描述的功能時認為必要或合乎需要的其他硬體、軟體及/或韌體組件。
本說明書的一個態樣涉及一種記憶體系統。在一些實施例中，記憶體系統包含記憶胞及連接至記憶胞的位元線。在一些實施例中，記憶體系統包含一電晶體對，所述電晶體對用以將以下中的所選一者電耦接至位元線：i)用以偏壓記憶胞的電壓源，及ii)用以感測穿過記憶胞的電流的感測器。在一些實施例中，記憶體系統包含第一電晶體，其中第一電晶體及位元線串聯連接於所述電晶體對與記憶胞之間。
在相關實施例中，所述電晶體對包含第二電晶體及第三電晶體，其中所述第二電晶體的汲電極連接至所述電壓源，且所述第二電晶體的源電極連接至所述第一電晶體的汲電極，其中所述第三電晶體的汲電極連接至所述感測器，且所述第三電晶體的源電極連接至所述第一電晶體的所述汲電極，以及其中所述第一電晶體的源電極連接至所述位元線。
在相關實施例中，所述的記憶體系統更包括：記憶體控制器，連接至所述記憶胞及所述電晶體對，其中所述記憶體控制器將：啟用所述第二電晶體同時停用所述第三電晶體以根據所述電壓源經由所述位元線偏壓所述記憶胞，以及停用所述第二電晶體同時啟用所述第三電晶體以藉由所述感測器感測穿過所述記憶胞的所述電流。
在相關實施例中，所述的記憶體系統更包括：回饋電路，包含連接至所述第一電晶體的所述源電極的輸入端及連接至所述第一電晶體的閘電極的輸出端。
在相關實施例中，所述回饋電路包含運算放大器。
在相關實施例中，所述回饋電路包含第四電晶體，所述第四電晶體包含連接至所述位元線的閘電極及連接至所述第一電晶體的所述閘電極的汲電極。
在相關實施例中，所述的記憶體系統更包括：記憶體控制器，連接至所述記憶胞及所述電晶體對，其中所述記憶體控制器將：將第一脈衝施加至所述記憶胞，其中所述第一脈衝在第一時間具有第一邊緣且在第二時間具有在所述第一邊緣之後的第二邊緣，在第一持續時間期間回應於所述第一脈衝的所述第一邊緣將第一電壓施加至所述電晶體對中的第二電晶體以將所述電壓源電耦接至所述位元線，其中所述第一持續時間在所述第一時間與所述第二時間之間，以及在所述第一持續時間期間回應於所述第一脈衝的所述第一邊緣將第二電壓施加至所述電晶體對中的第三電晶體以將所述感測器與所述位元線電解耦。
在相關實施例中，所述記憶體控制器將：在所述第一持續時間之後的第二持續時間期間將所述第二電壓施加至所述電晶體對中的所述第二電晶體以將所述電壓源與所述位元線電解耦，其中所述第二持續時間在所述第一時間與所述第二時間之間，以及在所述第二持續時間期間將所述第一電壓施加至所述電晶體對中的所述第三電晶體以將所述感測器電耦接至所述位元線。
在相關實施例中，所述第一脈衝的所述第一邊緣與施加至所述電晶體對中的所述第二電晶體的第二脈衝的上升邊緣對準
在相關實施例中，所述的記憶體系統更包括：一記憶胞組，經由所述位元線連接至所述第一電晶體。
在相關實施例中，所述記憶胞為快閃記憶胞。
在相關實施例中，所述的記憶體系統更包括：偏壓電路，用以調整所述位元線處的電壓，所述偏壓電路包含：另一記憶胞，以及回饋電路，用以感測所述另一記憶胞處的電壓且調整所述第一電晶體的閘電極處的電壓以控制所述位元線處的所述電壓。
本說明書的一個態樣涉及一種操作記憶體系統的方法。在一個態樣中，方法包含藉由記憶體控制器將第一脈衝施加至記憶胞。第一脈衝在第一時間具有第一邊緣且在第一時間之後的第二時間具有在第一邊緣之後的第二邊緣。在一個態樣中，方法包含在第一持續時間期間藉由記憶體控制器回應於第一脈衝的第一邊緣將第一電壓施加至第一電晶體以將電壓源電耦接至位元線。第一電晶體可經由記憶胞的位元線連接至記憶胞。在一個態樣中，第一持續時間在第一時間與第二時間之間。在一個態樣中，方法包含在第一持續時間期間藉由記憶體控制器回應於第一脈衝的第一邊緣將第二電壓施加至第二電晶體以將感測器與位元線電解耦。第一電晶體的源電極及第二電晶體的源電極可經由記憶胞的位元線連接至記憶胞。在一個態樣中，方法包含在第一持續時間之後的第二持續時間期間將第二電壓施加至第一電晶體以將電壓源與位元線電解耦。第二持續時間可在第一時間與第二時間之間。在一個態樣中，方法包含在第二持續時間期間將第一電壓施加至第二電晶體以將感測器電耦接至位元線。
在相關實施例中，所述第一脈衝的所述第一邊緣與施加至所述第一電晶體的第二脈衝的上升邊緣對準。
在相關實施例中，所述記憶胞為快閃記憶胞。
本說明書的一個態樣涉及一種記憶體系統。在一些實施例中，記憶體系統包含一記憶胞組及連接至所述記憶胞組的位元線。在一些實施例中，記憶體系統包含連接於電壓源與位元線之間的第一電晶體及連接於感測器與位元線之間的第二電晶體。
在一個態樣中，記憶體系統包含連接至記憶胞組、第一電晶體以及第二電晶體的記憶體控制器。在一個態樣中，記憶體控制器將啟用第一電晶體同時停用第二電晶體以根據電壓源偏壓記憶胞組，且停用第一電晶體同時啟用第二電晶體以藉由感測器感測穿過記憶胞組的電流。在一個態樣中，記憶體控制器應將第一脈衝施加至記憶胞組。第一脈衝在第一時間具有第一邊緣且在第一時間之後的第二時間具有在第一邊緣之後的第二邊緣。在一個態樣中，記憶體控制器將在第一持續時間期間回應於第一脈衝的第一邊緣將第一電壓施加至第一電晶體以將電壓源電耦接至位元線。第一持續時間在第一時間與第二時間之間。在一個態樣中，記憶體控制器在第一持續時間期間回應於第一脈衝的第一邊緣將第二電壓施加至第二電晶體以將感測器與位元線電解耦。
在相關實施例中，所述記憶胞組為一快閃記憶胞組，且其中所述記憶體控制器將經由連接於所述記憶體控制器與所述快閃記憶胞組之間的字元線將所述第一脈衝施加至所述快閃記憶胞組。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可更佳地理解本公開的態樣。所屬領域中具通常知識者應理解，其可易於使用本公開作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他方法及結構的基 礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本公開的精神及範疇，且所屬領域中具通常知識者可在不脫離本公開的精神及範疇的情況下在本文中作出改變、替代及更改。
240:切換電路
BL:位元線
C:電容器
CG:控制閘電極
EG:抹除閘電極
I1、I2、I3:電晶體
Iout:電流
M1、M2、Mn:記憶胞
SG:分離閘電極
SW1、SW2:訊號
VBias:偏壓電壓
Vref:參考電壓

Claims (9)

  1. 一種記憶體系統，包括：記憶胞；位元線，連接至所述記憶胞；一電晶體對，用以將以下中的所選一者電耦接至所述位元線：i)用以偏壓所述記憶胞的電壓源，及ii)用以感測穿過所述記憶胞的電流的感測器；以及第一電晶體，其中所述第一電晶體及所述位元線串聯連接於所述電晶體對與所述記憶胞之間，其中所述電晶體對包含第二電晶體及第三電晶體，其中所述第二電晶體的汲電極連接至所述電壓源，且所述第二電晶體的源電極連接至所述第一電晶體的汲電極，其中所述第三電晶體的汲電極連接至所述感測器，且所述第三電晶體的源電極連接至所述第一電晶體的所述汲電極，以及其中所述第一電晶體的源電極連接至所述位元線。
  2. 如請求項1所述的記憶體系統，更包括：記憶體控制器，連接至所述記憶胞及所述電晶體對，其中所述記憶體控制器將：啟用所述第二電晶體同時停用所述第三電晶體以根據所述電壓源經由所述位元線偏壓所述記憶胞，以及停用所述第二電晶體同時啟用所述第三電晶體以藉由所述感測器感測穿過所述記憶胞的所述電流。
  3. 如請求項1所述的記憶體系統，更包括：記憶體控制器，連接至所述記憶胞及所述電晶體對，其中所 述記憶體控制器將：將第一脈衝施加至所述記憶胞，其中所述第一脈衝在第一時間具有第一邊緣且在第二時間具有在所述第一邊緣之後的第二邊緣，在第一持續時間期間回應於所述第一脈衝的所述第一邊緣將第一電壓施加至所述電晶體對中的第二電晶體以將所述電壓源電耦接至所述位元線，其中所述第一持續時間在所述第一時間與所述第二時間之間，以及在所述第一持續時間期間回應於所述第一脈衝的所述第一邊緣將第二電壓施加至所述電晶體對中的第三電晶體以將所述感測器與所述位元線電解耦。
  4. 如請求項3所述的記憶體系統，其中所述記憶體控制器將：在所述第一持續時間之後的第二持續時間期間將所述第二電壓施加至所述電晶體對中的所述第二電晶體以將所述電壓源與所述位元線電解耦，其中所述第二持續時間在所述第一時間與所述第二時間之間，以及在所述第二持續時間期間將所述第一電壓施加至所述電晶體對中的所述第三電晶體以將所述感測器電耦接至所述位元線。
  5. 一種操作記憶體系統的方法，包括：藉由記憶體控制器將第一脈衝施加至記憶胞，其中所述第一脈衝在第一時間具有第一邊緣且在所述第一時間之後的第二時間具有在所述第一邊緣之後的第二邊緣；在第一持續時間期間藉由所述記憶體控制器回應於所述第一 脈衝的所述第一邊緣將第一電壓施加至第一電晶體以將電壓源電耦接至位元線，其中所述第一電晶體經由所述記憶胞的所述位元線電耦接至所述記憶胞，其中所述第一持續時間在所述第一時間與所述第二時間之間；以及在所述第一持續時間期間藉由所述記憶體控制器回應於所述第一脈衝的所述第一邊緣將第二電壓施加至第二電晶體以將感測器與所述位元線電解耦，其中所述第一電晶體的源電極及所述第二電晶體的源電極經由所述記憶胞的所述位元線電耦接至所述記憶胞，其中所述第一電晶體的汲電極連接至所述電壓源，且所述第一電晶體的源電極連接至第三電晶體的汲電極，其中所述第二電晶體的汲電極連接至所述感測器，且所述第二電晶體的源電極連接至所述第三電晶體的所述汲電極，以及其中所述第三電晶體的源電極連接至所述位元線。
  6. 如請求項5所述的方法，更包括：在所述第一持續時間之後的第二持續時間期間將所述第二電壓施加至所述第一電晶體以將所述電壓源與所述位元線電解耦，其中所述第二持續時間在所述第一時間與所述第二時間之間，以及在所述第二持續時間期間將所述第一電壓施加至所述第二電晶體以將所述感測器電耦接至所述位元線。
  7. 一種記憶體系統，包括：一記憶胞組；位元線，連接至所述記憶胞組； 第一電晶體，連接於電壓源與所述位元線之間；以及第二電晶體，連接於感測器與所述位元線之間，其中所述第一電晶體的汲電極連接至所述電壓源，且所述第一電晶體的源電極連接至第三電晶體的汲電極，其中所述第二電晶體的汲電極連接至所述感測器，且所述第二電晶體的源電極連接至所述第三電晶體的所述汲電極，以及其中所述第三電晶體的源電極連接至所述位元線。
  8. 如請求項7所述的記憶體系統，更包括：記憶體控制器，連接至所述記憶胞組、所述第一電晶體以及所述第二電晶體，其中所述記憶體控制器將：啟用所述第一電晶體同時停用所述第二電晶體以根據所述電壓源偏壓所述記憶胞組，以及停用所述第一電晶體同時啟用所述第二電晶體以藉由所述感測器感測穿過所述記憶胞組的電流。
  9. 如請求項8所述的記憶體系統，其中所述記憶體控制器將：將第一脈衝施加至所述記憶胞組，其中所述第一脈衝在第一時間具有第一邊緣且在所述第一時間之後的第二時間具有在所述第一邊緣之後的第二邊緣，在第一持續時間期間回應於所述第一脈衝的所述第一邊緣將第一電壓施加至所述第一電晶體以將所述電壓源電耦接至所述位元線，其中所述第一持續時間在所述第一時間與所述第二時間之間，以及在所述第一持續時間期間回應於所述第一脈衝的所述第一邊 緣將第二電壓施加至所述第二電晶體以將所述感測器與所述位元線電解耦。
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