TW202347323A - 記憶體裝置及操作記憶體裝置的方法 - Google Patents

Abstract

本文中所揭示係關於一種記憶體裝置。在一個態樣中，該記憶體裝置包含耦接至一字元線之一組記憶體單元，及耦接至一追蹤字元線及一追蹤位元線的一追蹤單元。在一個態樣中，該記憶體裝置包含耦接至該追蹤字元線的一追蹤升壓器電路。在一個態樣中，該追蹤升壓器電路用以使施加至該追蹤字元線之一第一脈衝的一第一邊緣升壓。在一個態樣中，該追蹤單元用以回應於該第一脈衝具有該經升壓第一邊緣而在該追蹤位元線處產生一第二脈衝。在一個態樣中，該記憶體裝置包含一字元線控制器，該字元線控制器用以基於該第二脈衝施加一第三脈衝至該字元線。

Description

包含用於追蹤字元線的升壓器電路的記憶體裝置

無。

諸如電腦、可攜式裝置、智慧型電話、物聯網(internet of thing，IoT)裝置等方面的進展已提議了對記憶體裝置的增大之需求。一般而言，記憶體裝置可為揮發性記憶體裝置或非揮發性記憶體裝置。揮發性記憶體裝置在提供電力同時可儲存資料，但一旦電力關斷便可失去所儲存資料。不同於揮發性記憶體裝置，非揮發性記憶體裝置可保持資料，即使在電力關斷之後，但速度可能低於揮發性記憶體裝置。

無。

以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，這些元件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中，第一特徵於第二特徵上方或上的形成可包含第一及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係處於簡單且清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。

另外，空間相對術語，諸如「……下面」、「下方」、「下部」、「上方」、「上部」、「頂部」、「底部」及類似者本文中可出於易於描述來使用以描述如諸圖中圖示的一個或多個元素或特徵與另一或另一些元素或特徵的關係。空間相對術語意欲涵蓋裝置在使用或操作中除了描繪於諸圖中之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。

本文中所揭示係關於一種具有用於追蹤字元線之升壓的記憶體裝置。在一個態樣中，記憶體裝置包含耦接至字元線之一組記憶體單元，及耦接至追蹤字元線及追蹤位元線的追蹤單元。追蹤單元可為虛設記憶體單元或用以模擬記憶體單元之時序行為的記憶體單元之複製品。追蹤單元可能不儲存資料。在一個態樣中，記憶體裝置包含耦接至追蹤字元線的追蹤升壓器電路。在一個態樣中，追蹤升壓器電路用以使施加至追蹤字元線之第一脈衝的第一邊緣升壓。本文中使一脈衝之一邊緣升壓指加速脈衝自一個狀態至另一狀態的狀態轉變，使得脈衝可具有更快或更急劇邊緣。在一個態樣中，追蹤單元經組態而回應於第一脈衝具有經升壓第一邊緣而在追蹤位元線處產生第二脈衝。在一個態樣中，記憶體裝置包含字元線控制器，該字元線控制器用以基於經由追蹤位元線接收的第二脈衝施加第三脈衝至字元線。

有利地，具有追蹤升壓器電路的所揭示記憶體裝置可達成改良之效能。在一個態樣中，施加至一組記憶體單元之字元線的脈衝可根據追蹤單元(或相較於該組記憶體單元具有較少數目個記憶體單元的一組追蹤單元)的時序回應來產生。因為該組記憶體單元相較於該組追蹤單元可具有大數目個記憶體單元(例如，數百或數千以上)，所以該組記憶體單元的字元線可具有大的電容負載或大的寄生電容。此類大的電容負載或寄生電容可使脈衝的邊緣降級。舉例而言，自脈衝之一個狀態(例如，邏輯值「0」或0 V)至另一狀態(例如，邏輯值「1」或1 V)的轉變時間可歸因於大的電容負載或大的寄生電容被延長。為了改良施加至字元線之脈衝的邊緣(或減小自一個狀態至另一狀態之轉變的時間)，升壓器電路可經實施。舉例而言，升壓器電路可加速施加至字元線之脈衝中自一個狀態至另一狀態的狀態轉變，使得脈衝可具有更快或更急劇邊緣。此外，當升壓針對字元線但非針對追蹤字元線執行時，耦接至追蹤字元線的追蹤單元可能並不良好地模擬或複製耦接至字元線之一組記憶體單元的行為或特性。藉由實施追蹤升壓器電路而使耦接至追蹤單元之追蹤字元線處脈衝的邊緣升壓，追蹤單元可更好地模擬或預測耦接至字元線之一組記憶體單元的行為或特性。此外，施加至字元線之脈衝的邊緣(例如，下降邊緣)可基於施加至追蹤字元線之脈衝的邊緣(例如，上升邊緣)產生。藉由使施加至追蹤字元線之脈衝的邊緣改良或升壓，施加至字元線之脈衝的邊緣(例如，下降邊緣)可更快速地發生，使得施加至字元線的脈衝可具有更狹窄脈衝寬度。藉由減小施加至字元線之脈衝的脈衝寬度，可改良記憶體裝置的操作速度。

在一些實施例中，一或多個元件可具體化為一或多個電晶體。本揭露中之電晶體繪示為具有某類型(N型或P型)，但實施例不限於此。電晶體可為任何合適類型之電晶體，該些電晶體包含但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、雙極接合面電晶體(bipolar junction transistor，BJT)、高電壓電晶體、高頻率電晶體、鰭式場效電晶體(FinFET)、具有提升之源極/汲極的平面金屬氧化物半導體(MOS)電晶體、奈米片材場效電晶體(FET)、奈米導線FET，或類似者。此外，本文中所繪示或描述的一或多個電晶體可具體化為並行連接的兩個或兩個以上電晶體。在一個態樣中，電晶體包含源極電極、汲極電極及閘極電極。根據施加至源極電極及汲極電極的電壓，源極電極及汲極電極可為可互換的。因此，源極電極及汲極電極本文中可各自被稱作源極/汲極電極。

第1圖為根據一個實施例的記憶體裝置100的圖。在一些實施例中，記憶體裝置100包含記憶體控制器105及記憶體陣列120。記憶體陣列120可包含配置成二維或三維陣列的複數個儲存電路或記憶體單元125。每一記憶體單元125可耦接至對應字元線WL及對應位元線BL。根據通過字元線WL及位元線BL的電信號，記憶體控制器105可將資料寫入至記憶體陣列120或自記憶體陣列120讀取資料。在其他實施例中，相較於第1圖中所繪示，記憶體裝置100包含更多、更少或不同的元件。

記憶體陣列120為儲存資料的硬體元件。在一個態樣中，記憶體陣列120具體化為半導體記憶體裝置。記憶體陣列120包含複數個儲存電路或記憶體單元125。記憶體陣列120包含各自在第一方向(例如，X方向)上延伸的字元線WL0、WL1…WLJ，及各自在第二方向(例如，Y方向)上延伸的位元線BL0、BL1…BLK。字元線WL及位元線BL可為導電金屬或導電軌條。在一個組態中，每一記憶體單元125耦接至對應字元線WL及對應位元線BL，且可根據通過對應字元線WL及對應位元線BL的電壓或電流操作。在一些實施例中，每一位元線線包含耦接至記憶體單元125之群組中一或多個記憶體單元125的位元線BL、BLB，記憶體單元125的群組沿著第二方向(例如，Y方向)安置。位元線BL、BLB可接收及/或提供不同信號。每一記憶體單元125可包含揮發性記憶體、非揮發性記憶體或其組合。在一些實施例中，每一記憶體單元125具體化為靜態隨機存取記憶體(static random access memory，SRAM)單元、動態隨機存取記憶體(dynamic random access memory，DRAM)單元或其他類型的記憶體單元。在一些實施例中，記憶體陣列120包含額外接線(例如，選擇接線、參考接線、參考控制接線、電力軌條等)。

記憶體控制器105為控制記憶體陣列120之操作的硬體元件。在一些實施例中，記憶體控制器105包含位元線控制器112、字元線控制器114及時序控制器110。位元線控制器112、字元線控制器114及時序控制器110可具體化為邏輯電路、類比電路或邏輯電路及類比電路的組合。在一個組態中，字元線控制器114為經由記憶體陣列120之一或多個字元線WL提供電壓或電流的電路，且位元線控制器112為經由記憶體陣列120之一或多個位元線BL提供或感測電壓或電流的電路。在一個組態中，時序控制器110為提供控制信號或時脈信號以使位元線控制器112及字元線控制器114之操作同步的電路。在一些實施例中，時序控制器110具體化為或包含處理器或儲存指令的非暫時性電腦可讀媒體，該些指令在由儲料器執行時使得處理器執行如本文中所描述之時序控制器110或記憶體控制器105的一或多個功能。位元線控制器112可耦接至記憶體陣列120之位元線BL，且字元線控制器114可耦接至記憶體陣列120的字元線WL。在一些實施例中，相較於第1圖中所繪示，記憶體控制器105包含更多、更少或不同的元件。

在一個實例中，時序控制器110可產生控制信號以協調位元線控制器112及字元線控制器114的操作。在一種方法中，為了將資料寫入至記憶體單元125，時序控制器110可使得字元線控制器114經由耦接至記憶體單元125的字元線WL將電壓或電流施加至記憶體單元125，且使得位元線控制器112經由耦接至記憶體單元125的位元線BL將對應於待儲存之資料的電壓或電流施加至記憶體單元125。在一種方法中，為了自記憶體單元125讀取資料，時序控制器110可使得字元線控制器114經由耦接至記憶體單元125的字元線WL將電壓或電流施加至記憶體單元125，且使得位元線控制器112經由耦接至記憶體單元125的位元線BL感測對應於由記憶體單元125所儲存之資料的電壓或電流。

第2圖為根據一個實施例的SRAM單元125的圖。在一些實施例中，SRAM單元125包含N型電晶體N1、N2、N3、N4，及P型電晶體P1、P2。N型電晶體N1、N2、N3、N4可為N型金屬氧化物半導體場效電晶體(N-type MOSFET)或N型鰭片場效電晶體(N-type FinFET)。P型電晶體P1、P2可為P型MOSFET或P型FinFET。這些元件可一起操作以儲存位元。在其他實施例中，相較於第2圖中所繪示，SRAM單元125包含更多、更少或不同的元件。

在一個組態中，N型電晶體N3、N4包含耦接至字元線WL的閘極電極。在一個組態中，N型電晶體N3的汲極電極耦接至位元線BL，且N型電晶體N3的源極電極耦接至埠Q。在一個組態中，N型電晶體N4的汲極電極耦接至位元線BLB，且N型電晶體N4的源極電極耦接至埠QB。在一個態樣中，N型電晶體N3、N4作為電開關操作。根據施加至字元線WL的電壓，N型電晶體N3、N4可允許位元線BL電耦接至埠Q或自埠Q解耦且允許位元線BLB電耦接至埠QB或自埠QB解耦。舉例而言，根據對應於施加至字元線WL之高狀態(或邏輯值「1」)的供應電壓VDD (或1V)，N型電晶體N3經啟用以將位元線BL電耦接至埠Q，且N型電晶體N4經啟用以將位元線BLB電耦接至埠QB。對於另一實例，根據對應於施加至字元線WL之低狀態(或邏輯值「0」)的接地電壓GND (或0V)，N型電晶體N3經停用以將位元線BL自埠Q解耦，且N型電晶體N4經停用以將位元線BLB自埠QB電解耦。

在一個組態中，N型電晶體N1包含耦接至供應接地電壓GND之第一供應電壓軌條的源極電極、耦接至埠QB的閘極電極及耦接至埠Q的汲極電極。在一個組態中，P型電晶體P1包含耦接至供應供應電壓VDD之第二供應電壓軌條的源極電極、耦接至埠QB的閘極電極，及耦接至埠Q的汲極電極。在一個組態中，N型電晶體N2包含耦接至供應接地電壓GND之第一供應電壓軌條的源極電極、耦接至埠Q的閘極電極，及耦接至埠QB的汲極電極。在一個組態中，P型電晶體P2包含耦接至供應供應電壓VDD之第二供應電壓軌條的源極電極、耦接至埠Q的閘極電極，及耦接至埠QB的汲極電極。在此組態中，N型電晶體N1及P型電晶體P1作為反相器操作，且N型電晶體N2及P型電晶體P2作為反相器操作，使得兩個反相器形成交叉耦接的反相器。在一個態樣中，交叉耦接的反相器可感測且放大埠Q、QB處的電壓差。在寫入資料時，交叉耦接反相器可感測經由N型電晶體N3、N4提供之埠Q、QB處的電壓，且放大位元線BL、BLB處的電壓差。舉例而言，交叉耦接反相器感測埠Q處的電壓為0.5 V及埠QB處的電壓為0.4 V，且經由正反饋(或再生反饋)放大埠Q、QB處的電壓差，使得埠Q處的電壓變成供應電壓VDD (例如，1 V)，且埠QB處的電壓變成接地電壓GND (例如，0 V)。埠Q、QB處的放大電壓可經由N型電晶體N3、N4提供至位元線BL、BLB分別用於讀取。

第3圖圖示根據一些實施例的實例記憶體裝置100’的示意性方塊圖，該實例記憶體裝置100’包含一組追蹤單元325及該組追蹤單元325的追蹤升壓器電路330。在一些實施例中，繪示於第3圖中之記憶體裝置100’類似於繪示於第1圖中的記憶體裝置100，除了記憶體裝置100’包含控制電路310、該組追蹤單元325及追蹤升壓器電路330且字元線控制器114包含升壓器電路350外。因此，其重複部分的詳細描述為了簡單在本文中被省略。

在一些實施例中，追蹤單元325為模擬或複製記憶體單元125之行為或特性的電路或元件。每一追蹤單元325可為虛設記憶體單元或不儲存資料的記憶體單元。每一追蹤單元325可具有與記憶體單元125相同的結構或相同的組態。在一些實施例中，該組追蹤單元325可沿著Y方向安置，且可安置於字元線控制器114與記憶體陣列120之間。該組追蹤單元325相較於記憶體單元125可具有較少數目個單元。在一些實施例中，該組追蹤單元325作為記憶體陣列120的部分形成為該組記憶體單元125的子集。在一些實施例中，該組追蹤單元325及該組記憶體單元125經分離地形成。在一個組態中，該組追蹤單元325中的至少一者耦接至追蹤字元線TWL。追蹤字元線TWL可為金屬軌條以將脈衝自追蹤升壓器電路330提供至該組追蹤單元325中的至少一者。回應於經由追蹤字元線TWL提供的脈衝，該組追蹤單元325中的至少一者可產生另一脈衝。在一個組態中，每一追蹤單元325耦接至追蹤位元線TBL。追蹤位元線TBL可為金屬軌條以將脈衝自該組追蹤單元325提供至控制電路310。在此組態中，該組追蹤單元325可模擬或預測記憶體單元125的行為或特性。舉例而言，追蹤單元325可經由追蹤字元線TWL接收脈衝，且回應於經由追蹤字元線TWL接收的脈衝經由追蹤位元線TBL來提供另一脈衝。經由追蹤位元線TBL由追蹤單元325提供的另一脈衝可具有關於經由追蹤字元線TWL接收之脈衝的某延遲。此延遲可指示記憶體單元125的時序行為或時序回應。

在一些實施例中，追蹤升壓器電路330為使施加至追蹤字元線TWL之脈衝的邊緣升壓的電路或元件。本文中使一脈衝之一邊緣升壓指加速脈衝中自一個狀態至另一狀態的狀態轉變，使得脈衝可具有更快或更急劇邊緣。在一個組態中，追蹤升壓器電路330經由追蹤字元線TWL耦接至控制電路310及該組追蹤單元325中的至少一者。在此組態中，追蹤升壓器電路330可經由追蹤字元線TWL自控制電路310接收脈衝，且調整或修改來自控制電路310的脈衝，使得追蹤字元線TWL處的脈衝可具有更快或更急劇邊緣。在一些實施例中，追蹤升壓器電路330作為控制電路310的部分實施，或相鄰於控制電路310安置。在一些實施例中，追蹤升壓器電路330作為位元線控制器112的部分實施，或相鄰於位元線控制器112安置。在一些實施例中，追蹤升壓器電路330作為字元線控制器114的部分實施，或相鄰於字元線控制器114安置。關於追蹤升壓器電路330之實例實施的詳細描述內容下文關於第7圖至第10B圖來提供。

在一些實施例中，控制電路310為控制或組態字元線控制器114及/或追蹤升壓器電路330之操作的電路或組態。在一些實施例中，控制電路310作為時序控制器110的部分實施。在一些實施例中，控制電路310作為字元線控制器114或位元線控制器112的部分實施。在一些實施例中，控制電路310包含一或多個邏輯電路。在一個組態中，控制電路310耦接至追蹤字元線TWL及追蹤位元線TBL。在此組態中，控制電路可產生脈衝，且將脈衝施加至追蹤字元線TWL。回應於施加至追蹤字元線TWL的脈衝(或具有由追蹤升壓器電路330升壓之邊緣的脈衝)，控制電路310可經由追蹤位元線TBL接收由追蹤單元325產生的另一脈衝。來自追蹤單元325的另一脈衝可指示記憶體單元125的時序行為或時序特性。根據經由追蹤單元線TBL接收的另一脈衝，控制電路310可使得或組態字元線控制器114將脈衝施加至字元線WLL。舉例而言，控制電路310可基於經由追蹤位元線TBL接收的另一脈衝之邊緣(例如，下降邊緣)產生脈衝，且提供或施加所產生脈衝至字元線控制器114。根據來自控制電路310之脈衝，字元線控制器114可產生具有脈衝寬度的脈衝，以確保記憶體單元125可正確地操作，且經由字元線WL將脈衝施加至記憶體單元125。

在一些實施例中，字元線控制器114包含或耦接至一或多個升壓器電路350。儘管單一升壓器電路350繪示於第3圖中，但字元線控制器114可包含或可耦接至額外升壓器電路350。升壓器電路350可使施加至字元線WL之脈衝的邊緣升壓。因為記憶體陣列120可具有大數目個記憶體單元(例如，數百或數千個以上)，所以字元線WL可具有大的電容負載或大的寄生電容。此類大的電容負載或大的寄生電容可使施加至字元線WL之脈衝的邊緣降級。舉例而言，自一個狀態(例如，邏輯值「0」或0 V)至另一狀態(例如，邏輯值「1」或1 V)的轉變時間可歸因於大的電容負載或大的寄生電容而被延長。在一個態樣中，升壓器電路350可改良施加至字元線WL之脈衝的邊緣(或減小自一個狀態至另一狀態之轉變的時間)。舉例而言，升壓器電路350可使施加至字元線WL之脈衝中自一個狀態至另一狀態的狀態轉變加速，使得脈衝可具有更快速或更急劇邊緣。

有利地，具有追蹤升壓器電路330的所揭示記憶體裝置100’可達成改良之效能。舉例而言，當升壓針對字元線WL但非針對追蹤字元線TWL執行時，耦接至追蹤字元線TWL的追蹤單元325可能並不良好地模擬或複製耦接至字元線WL之一組記憶體單元125的行為或特性。藉由實施追蹤升壓器電路330以使耦接至追蹤單元325之追蹤字元線TWL處的脈衝的邊緣升壓，追蹤單元可325更好地模擬或預測耦接至字元線WL之一組記憶體單元125的時序行為或時序特性。此外，施加至字元線WL之脈衝的邊緣(例如，下降邊緣)可基於施加至追蹤字元線TWL之脈衝的邊緣(例如，上升邊緣)產生。舉例而言，施加至字元線WL之脈衝的邊緣(例如，下降邊緣)可在來自追蹤字元線TWL之脈衝的邊緣(例如，上升邊緣)發生之後的預定時間或某時間發生。藉由使施加至追蹤字元線TWL之脈衝的邊緣改良或升壓，施加至字元線WL之脈衝的邊緣(例如，下降邊緣)可更快速地發生，使得施加至字元線WL的脈衝可具有更狹窄脈衝寬度。藉由減小施加至字元線WL之脈衝的脈衝寬度，可改良記憶體裝置100’的操作速度。

第4圖圖示根據一些實施例的實例控制電路310之示意性方塊圖。在一些實施例中，控制電路310包含NOR閘410，NAND閘420，邏輯電路430，電晶體P3、P4、N3、N4，鎖存器440，及反相器450、460。這些元件可一起操作以產生信號或脈衝以控制或組態字元線控制器114、追蹤升壓器電路330及/或追蹤單元325的操作。在一些實施例中，相較於第4圖中所繪示，控制電路310包含更多、更少或不同的元件。

在一些實施例中，NOR閘410為對其輸入執行NOR運算的電路或元件。在一些實施例中，NOR閘410可由可執行本文中描述之NOR閘410之功能的不同元件來替換。在一個組態中，NOR閘410包含耦接至追蹤位元線TBL之第一輸入埠、耦接至邏輯電路430的第二輸入埠，及耦接至NAND閘420之第一輸入埠的輸出埠。在此組態中，NOR閘410可對經由追蹤位元線TBL接收的第一信號及接收自邏輯電路430的第二信號執行NOR運算。舉例而言，NOR閘410在輸出埠處回應於以下兩者可產生對應於邏輯值「1」或供應電壓VDD的電壓：來自追蹤位元線TBL之第一信號，及來自邏輯電路430之具有對應於邏輯值「0」或接地電壓GND之電壓的第二信號。舉例而言，NOR閘410在輸出埠處回應於以下兩者中的至少一者可產生對應於邏輯值「0」或接地電壓GND的電壓：(i)來自追蹤位元線TBL之第一信號，或(ii)來自邏輯電路430之具有對應於邏輯值「1」或供應電壓VDD之電壓的第二信號。

在一些實施例中，NAND閘420為對其輸入執行NAND運算的電路或元件。在一些實施例中，NAND閘420可由可執行本文中描述之NAND閘420之功能的不同元件來替換。在一個組態中，NAND閘420包含耦接至NOR閘410之輸出埠之第一輸入埠、耦接至邏輯電路430的第二輸入埠，及耦接至電晶體P4之閘極電極的輸出埠。在此組態中，NAND閘420可對接收自NOR閘410之輸出埠的第一信號及接收自邏輯電路430的第二信號執行NAND運算。舉例而言，NAND閘420在輸出埠處回應於以下兩者中的至少一者可產生對應於邏輯值「1」或供應電壓VDD的電壓：(i)來自NOR閘410之輸出埠的第一信號，或(ii)來自邏輯電路430之具有對應於邏輯值「0」或接地點電壓GND之電壓的第二信號。舉例而言，NAND閘420在輸出埠處回應於以下兩者可產生對應於邏輯值「0」或接地電壓GND的電壓：來自NOR閘410之輸出埠的第一信號，及來自邏輯電路430的具有對應於邏輯值「1」或供應電壓VDD之電壓的第二信號。

在一些實施例中，電晶體P4、N3、N4一起操作以產生信號或脈衝以提供至反相器450、460。電晶體P4可具體化為P型電晶體，且電晶體N3、N4可具體化為N型電晶體。在一些實施例中，電晶體P4、N3、N4可由可執行本文中描述之電晶體P4、N3、N4之功能的不同元件來替換。在一個組態中，電晶體P4包含耦接至NAND閘420之輸出埠的閘極電極、耦接至提供供應電壓VDD之金屬軌條的源極電極，及耦接至電晶體N4之汲極電極的汲極電極。在一個組態中，電晶體N4包含耦接至邏輯電路430閘極電極、耦接至電晶體N3之汲極電極的源極電極，及耦接至電晶體P4之汲極電極的汲極電極。在一個組態中，電晶體N3包含用以接收時脈信號CLK的閘極電極、耦接至提供接地電壓GND之金屬軌條的源極電極，及耦接至電晶體N4之源極電極的汲極電極。在此組態中，電晶體P4、N4、N3一起操作以產生信號或脈衝以提供至反相器450、460。舉例而言，回應於NAND閘420之輸出埠具有邏輯值「1」或供應電壓VDD，電晶體P4可經停用以使供應供應電壓VDD的金屬軌條自電晶體P4、N4的汲極電極電解耦。舉例而言，回應於NAND閘420之輸出埠具有邏輯值「0」或接地電壓GND，電晶體P4可經啟用以將供應供應電壓VDD的金屬軌條電耦接至電晶體P4、N4的汲極電極，使得電晶體P4、N4的汲極電極可具有供應電壓VDD。舉例而言，電晶體N3及/或電晶體N4回應於以下各者中的至少一者可經停用以使供應接地電壓GND的金屬軌條自電晶體P4、N4的汲極電極電解耦：(i)來自電晶體N4之閘極電極處的邏輯電路430的信號，或(ii)電晶體N3之閘極電極處的具有邏輯值「0」或接地電壓GND的時脈信號CLK。舉例而言，電晶體N3、N4回應於以下兩者可經啟用以使供應接地電壓GND的金屬軌條電耦接至電晶體P4、N4的汲極電極，使得電晶體P4、N4的汲極電極可具有接地電壓GND：(i)來自電晶體N4之閘極電極處的邏輯電路430的信號，及(ii)電晶體N3之閘極電極處的具有邏輯值「1」或供應電壓VDD的時脈信號CLK。

在一些實施例中，鎖存器440為可放大且固持電晶體P4、N4之汲極電極或反相器450、460之輸出埠處之電壓的電路或元件。在一些實施例中，鎖存器440可由可執行本文中描述之鎖存器440之功能的不同元件來替換。在一個組態中，鎖存器440耦接至電晶體P4、N4的汲極電極及反相器450、460的輸入埠。在此組態中，當電晶體P4、N4之汲極電極處的電壓例如在0 V至0.3 V或0.7 V至1.0 V之間時，鎖存器440可維持電晶體P4、N4之汲極電極處的電壓。因此，鎖存器440可提供較不易受雜訊或脈衝干擾影響的信號或脈衝至反相器450、460的輸入埠。

在一些實施例中，反相器450為可經由追蹤字元線TWL提供信號或脈衝至一或多個追蹤單元325的電路或元件。在一些實施例中，反相器450可由可執行本文中描述之反相器450之功能的不同元件(例如，放大器或驅動電路)來替換。在一個組態中，反相器450包含耦接至電晶體P4、N4之汲極電極的輸入埠及耦接至追蹤字元線TWL的輸出埠。在此組態中，反相器450可經由追蹤字元線TWL提供信號或脈衝至追蹤單元325，該信號或脈衝具有與電晶體N4、P4之汲極電極處之信號或脈衝相對的相位。

在一些實施例中，反相器460為可經由接線GCKP提供信號或脈衝至字元線控制器114的電路或元件。接線GCKP可為耦接於反相器460與字元線控制器114之間的金屬軌條。在一些實施例中，反相器460可由可執行本文中描述之反相器460之功能的不同元件(例如，放大器或驅動電路)來替換。在一個組態中，反相器460包含耦接至電晶體N4、P4之汲極電極的輸入埠及耦接至接線GCKP的輸出埠。在此組態中，反相器460可經由接線GCKP提供信號或脈衝至字元線控制器114，該信號或脈衝具有與電晶體N4、P4之汲極電極處之信號或脈衝相對的相位。回應於經由接線GCKP提供之來自反相器460的信號或脈衝，字元線控制器114可經由字元線WL施加脈衝至一或多個記憶體單元125。在一個態樣中，反相器460類似於反相器450，除了反相器460相較於反相器450可具有較小大小或較低驅動強度外，此係因為追蹤字元線TWL相較於GCKP可具有較大寄生電容。

在一個組態中，電晶體P3為可拉升追蹤位元線TBL處之電壓的電路或元件。在一些實施例中，電晶體P3具體化為P型電晶體。在一些實施例中，電晶體P3可由可執行本文中描述之電晶體P3之功能的不同元件來替換。在一個組態中，電晶體P3包含耦接至接線GCKP的閘極電極、耦接至提供供應電壓VDD之金屬軌條的源極電極，及耦接至追蹤位元線TBL的汲極電極。在此組態中，電晶體P3回應於接線GCKP處的電壓可拉升追蹤位元線TBL處的電壓。舉例而言，回應於接線GCKP具有供應電壓VDD，電晶體P3可經停用以使供應供應電壓的金屬軌條自追蹤位元線TBL電解耦。舉例而言，回應於接線GCKP具有接地電壓GND，電晶體P3可經啟用以將供應供應電壓的金屬軌條電耦接至追蹤位元線TBL，使得追蹤位元線TBL可具有供應電壓VDD。

在一些實施例中，邏輯電路430為可控制或組態控制電路310之元件之操作的電路。邏輯電路430可實施為任何邏輯電路。在一些實施例中，邏輯電路430可由可執行本文中描述之邏輯電路430之功能的不同元件來替換。在一個組態中，邏輯電路430包含用以接收升壓控制信號BST及時脈信號CLK的輸入埠。在一個組態中，邏輯電路430包含耦接至NOR閘410之第一輸出埠、耦接至NAND閘420之第二輸出埠、用以提供控制信號480的第三輸出埠，及耦接至電晶體N4的第四輸出埠。在一個態樣中，邏輯電路430可自外部電路或時序控制器110內之電路接收升壓控制信號BST。升壓控制信號BST可基於使用者輸入來產生以啟用或停用追蹤字元線TWL的升壓。舉例而言，回應於升壓控制信號BST具有邏輯值「1」或供應電壓VDD，邏輯電路430可產生且提供控制信號480，從而使得追蹤升壓器電路330來執行針對追蹤字元線TWL的升壓。舉例而言，回應於升壓控制信號BST具有邏輯值「0」或接地電壓GND，邏輯電路430可產生且提供控制信號480，從而使得追蹤升壓器電路330不能執行針對追蹤字元線TWL的升壓。在一個態樣中，邏輯電路430可自外部電路或時序控制器110內之電路接收時脈信號CLK。邏輯電路430可根據時脈信號CLK產生且提供具有邊緣或脈衝寬度的信號至NOR閘410、NAND閘420及電晶體N4。舉例而言，回應於追蹤位元線TBL處之脈衝的邊緣(例如，下降電源)，邏輯電路430可產生且提供信號至NOR閘410、NAND閘420及電晶體N4以使得反相器460在接線GCKP處產生具有預定脈衝寬度的脈衝。預定脈衝寬度可對應於記憶體單元125的成功地執行讀取或寫入操作的時間週期。由控制電路310產生之各種信號或脈衝的實例下文在第5圖中提供。

第5圖圖示根據一些實施例的實例時序圖500，從而繪示脈衝CLK、V_GCKP、V_TWL、V_TBL、V_WL以及具有針對字元線WL及追蹤字元線TWL之升壓的記憶體裝置110’之控制信號480的波形圖。在一個態樣中，脈衝V_GCKP為接線GCKP處的電壓或脈衝。在一個態樣中，脈衝V_TWL為追蹤字元線TWL處的電壓或脈衝。在一個態樣中，脈衝V_TBL為追蹤位元線TBL處的電壓或脈衝。在一個態樣中，脈衝V_WL為字元線WL處的電壓或脈衝。

在一個態樣中，控制電路310接收時脈信號CLK。時脈信號CLK可具有上升邊緣510。回應於時脈信號CLK之上升邊緣510，控制電路310可在接線GCKP處產生脈衝V_GCKP的上升邊緣520。舉例而言，回應於時脈信號CLK的上升邊緣510，邏輯電路430可產生信號以啟用電晶體N4，使得兩個電晶體N3、N4可經啟用以拉低反相器460之輸入埠處的電壓。回應於反相器460之輸入埠處的電壓為接地電壓GND，反相器460可設定接線GCKP處之電壓為供應電壓VDD，使得脈衝V_GCKP可具有上升邊緣520。

回應於時脈信號CLK之上升邊緣510，控制電路310可在追蹤字元線TWL處產生脈衝V_TWL的上升邊緣530。回應於反相器450之輸入埠處的電壓為接地電壓GND，反相器450可設定追蹤字元線TWL處之電壓為供應電壓VDD。在一個態樣中，脈衝V_TWL之上升邊緣530相較於脈衝V_GCKP之上升邊緣520經延遲，此係因為追蹤字元線TWL相較於接線GCKP可具有較大電容負載或較大寄生電容。在一個態樣中，追蹤升壓器電路330可經啟用以使脈衝V_TWL的上升邊緣530升壓。舉例而言，若升壓控制信號BST具有邏輯值「1」或供應電壓，則邏輯電路430可回應於時脈信號CLK之上升邊緣510產生具有預定脈衝寬度560的控制信號480，且提供控制信號480至追蹤升壓器電路330。脈衝寬度560可對應於脈衝V_TWL之上升邊緣530的預期時間。雖然脈衝480具有邏輯高值「1」或供應電壓VDD，但追蹤升壓器電路330可經啟用且使脈衝V_TWL的上升邊緣530升壓，使得脈衝V_TWL可具有更快且更急劇的上升邊緣530。

回應於脈衝V_TWL的上升邊緣530，追蹤位元線TBL處的脈衝V_TBL可具有下降邊緣540。舉例而言，回應於脈衝V_TWL的上升邊緣530，追蹤單元325可拉低追蹤位元線TBL處的電壓。在一個態樣中，追蹤位元線TBL之下降邊緣540回應於施加至記憶體單元125的脈衝可指示或模擬記憶體單元125的回應時間。

回應於脈衝V_GCKP的上升邊緣520，字元線WL處的脈衝V_WL可具有上升邊緣550。舉例而言，字元線控制器114可經由接線GCKP接收脈衝V_GCKP。回應於脈衝V_GCKP的上升邊緣520，字元線控制器114可產生具有上升邊緣550的脈衝V_WL。在一個態樣中，字元線WL處的脈衝V_WL之上升邊緣550相較於追蹤字元線TWL處之脈衝V_TWL之上升邊緣530經延遲，此係因為字元線WL相較於追蹤字元線TWL可具有較大負載或較大寄生電容。在一個態樣中，升壓器電路350可使脈衝V_WL的上升邊緣550升壓，使得脈衝V_WL可具有更快或更急劇邊緣550。

在一個態樣中，控制電路310回應於追蹤位元線TBL處脈衝V_TBL的下降邊緣540產生追蹤字元線TWL處脈衝V_TWL的下降邊緣575，及接線GCKP處脈衝V_GCKP的下降邊緣570。舉例而言，在自追蹤位元線TBL處脈衝V_TBL的下降邊緣540起已經過預定時段之後，邏輯電路430可產生信號且將信號施加至NOR閘410、NAND閘420及電晶體N4以啟用電晶體P4且停用電晶體N4。預定時段可對應於確保記憶體單元125正確地執行讀取或寫入操作的時間週期。藉由啟用電晶體P4，反相器450、460之輸入埠處的電壓可拉升至供應電壓VDD。藉由拉升反相器450之輸入埠處的電壓，反相器450可在追蹤字元線TWL處產生脈衝V_TWL的下降邊緣575。此外，藉由拉升反相器460之輸入埠處的電壓，反相器460可產生接線GCKP處脈衝V_GCKP的下降邊緣570。時脈信號CLK可在脈衝V_GCKP的下降邊緣570之後具有下降邊緣。

在一個態樣中，回應於接線GCKP處脈衝V_GCKP的下降邊緣570，控制電路310使得追蹤位元線TBL處的脈衝V_TBL具有上升邊緣580，且使得字元線WL處之脈衝V_WL具有下降邊緣590。舉例而言，回應於脈衝V_GCKP的下降邊緣570，電晶體P3可經啟用以將追蹤位元線TBL處的電壓拉升至供應電壓VDD，使得脈衝V_TBL可具有上升邊緣580。此外，回應於脈衝V_GCKP的下降邊緣570，字元線控制器114可產生脈衝V_WL的下降邊緣590。在一個態樣中，因為脈衝V_GCKP的下降邊緣570在自脈衝V_TBL之下降邊緣540起已經過預定時間週期之後產生，所以字元線WL處的脈衝V_WL可具有足夠脈衝寬度以確保記憶體單元125的正確讀取/寫入操作。

有利地，具有追蹤升壓器電路325的所揭示記憶體裝置100’可達成改良之效能。在一個態樣中，施加至一組記憶體單元125之字元線WL的脈衝V_WL可根據追蹤單元325的時序回應來產生以確保該組記憶體單元125的正確讀取/寫入操作。在一個態樣中，字元線WL可具有大的寄生電容或大的電容負載。此類大的寄生電容或大的電容負載可使脈衝V_WL的邊緣550降級。為了改良施加至字元線WL的脈衝V_WL的邊緣550，升壓器電路350可經實施。舉例而言，升壓器電路350可使施加至字元線WL之脈衝V_WL中自一個狀態至另一狀態的狀態轉變加速，使得脈衝V_WL可具有更快速或更急劇邊緣550。然而，當升壓針對字元線WL但非針對追蹤字元線TWL執行時，追蹤單元325可能並不良好地模擬或複製一組記憶體單元125的行為或特性。藉由實施追蹤升壓器電路330以使耦接至追蹤單元325之追蹤字元線TWL處的脈衝V_TWL的邊緣(例如，上升邊緣530)升壓，追蹤單元可325可更好地模擬或預測耦接至字元線WL之一組記憶體單元125的行為或特性。此外，施加至字元線WL之脈衝V_WL的邊緣590 (例如，下降邊緣)可基於施加至追蹤字元線TWL之脈衝V_TWL的邊緣530產生。藉由使施加至追蹤字元線TWL之脈衝V_TWL的邊緣530改良或升壓，施加至字元線WL之脈衝V_WL的邊緣590可更快速地發生，使得施加至字元線WL的脈衝V_WL可具有更狹窄脈衝寬度。藉由減小施加至字元線WL之脈衝V_WL的脈衝寬度，可改良記憶體裝置100’的操作速度。

第6A圖圖示根據一些實施例的在針對字元線WL及追蹤字元線TWL之升壓停用時記憶體裝置100’之脈衝CLK、V_TWL、V_WL之波形的實例時序圖600A。第6B圖圖示根據一些實施例的在針對字元線WL及追蹤字元線TWL之升壓啟用時記憶體裝置100’之脈衝CLK、V_TWL、V_WL之波形的實例時序圖600B。在一個態樣中，控制電路310可根據升壓控制信號BST選擇性地啟用或停用升壓。舉例而言，當升壓針對字元線WL並未執行時，升壓控制信號BST可具有邏輯值「0」或接地電壓GND以由追蹤升壓器電路330繞過升壓，使得字元線WL處的脈衝V_WL可具有上升邊緣552，且追蹤字元線TWL處的脈衝V_TWL可具有上升邊緣532而無升壓，如第6A圖中所繪示。舉例而言，當升壓針對字元線WL執行時，升壓控制信號BST可具有邏輯值「1」或供應電壓VDD以啟用由追蹤升壓器電路330進行升壓，使得字元線WL處的脈衝V_WL可具有上升邊緣550，且追蹤字元線TWL處的脈衝V_TWL可具有具升壓的上升邊緣530，如第6B圖中所繪示。在一個態樣中，升壓可經選擇性地執行，使得脈衝V_TWL可具有逼近脈衝V_WL之邊緣550的邊緣530。

第7圖圖示根據一些實施例的實例追蹤升壓器電路330A之示意性方塊圖。在一些實施例中，追蹤升壓器電路330A包含電晶體P5及NAND閘710。在一些實施例中，電晶體P5實施為P型電晶體。這些元件可一起操作以使追蹤字元線TWL處脈衝V_TWL的邊緣(例如，上升邊緣)升壓或修改。在一些實施例中，相較於第7圖中所繪示，追蹤升壓器電路330A包含更多、更少或不同的元件。

在一些實施例中，NAND閘710為可對脈衝V_TWL及信號booster_en進行NAND運算以產生信號boostb的電路或元件。信號booster_en可為來自邏輯電路430的控制信號480或基於控制信號480產生。信號boostb可為用以控制電晶體P5之操作的信號。在一些實施例中，NAND閘710可由可執行本文中描述之NAND閘710之功能的不同元件來替換。在一個組態中，NAND閘710包含耦接至追蹤字元線TWL之第一輸入埠、用以接收升壓器啟用信號booster_en的第二輸入埠，及耦接至電晶體P5之閘極電極的輸出埠。在此組態中，NAND閘710可對追蹤字元線TWL處之脈衝V_TWL及信號booster_en執行NAND運算以在輸出埠處產生信號boostb。舉例而言，NAND閘710可回應於以下至少一者而產生具有邏輯值「1」或供應電壓VDD的信號boostb：(i)追蹤字元線TWL處的脈衝V_TWL，及(ii)具有邏輯值「0」或接地電壓GND的信號booster_en。舉例而言，NAND閘710可回應於以下兩者而產生具有邏輯值「0」或接地電壓GND的信號boostb：(i)追蹤字元線TWL處的脈衝V_TWL，及(ii)具有邏輯值「1」或供應電壓VDD的信號booster_en。

在一些實施例中，電晶體P5為可選擇性地拉升追蹤字元線TWL處之電壓以根據信號boostb執行升壓的電路或元件。在一些實施例中，電晶體P5可由可執行電晶體P5之功能的不同元件來替換。在一個組態中，電晶體P5包含耦接至NAND閘710之輸出埠的閘極電極、耦接至提供供應電壓VDD之金屬軌條的源極電極，及耦接至追蹤字元線TWL或NAND閘710之第一輸入埠的汲極電極。在此組態中，電晶體P5根據信號boostb可選擇性地拉升追蹤字元線TWL處的電壓。舉例而言，邏輯電路430可產生具有邏輯值「1」或供應電壓VDD的信號booster_en以在追蹤字元線TWL處之脈衝V_TWL的上升邊緣(例如，邊緣530)期間啟用升壓。當信號booster_en具有邏輯值「1」或供應電壓VDD以啟用升壓時，電晶體P5可經啟用以輔助增大或拉升追蹤字元線TWL處的電壓至供應電壓VDD，使得脈衝V_TWL可具有更快速邊緣(例如，邊緣530)。邏輯電路430可產生具有邏輯值「0」或接地電壓GND的信號booster_en以在追蹤字元線TWL處之脈衝V_TWL的下降邊緣(例如，邊緣575)預測為發生之前停用升壓。回應於信號booster_en具有邏輯值「0」或接地電壓GND，電晶體P5可經停用而不管追蹤字元線TWL處的脈衝V_TWL。

第8A圖圖示根據一些實施例的實例追蹤升壓器電路330B之示意性方塊圖。追蹤升壓器電路330B類似於第7圖之追蹤升壓器電路330A，除了追蹤升壓器電路330B包含升壓控制電路820外。因此，其重複部分的詳細描述為了簡單在本文中被省略。

在一個態樣中，升壓控制電路820為在追蹤字元線TWL處之脈衝V_TWL的下降邊緣575之前可自動停用升壓的電路或元件。在一些實施例中，升壓控制電路820具體化為邏輯電路。舉例而言，升壓控制電路820包含NOR閘830及延遲單元840，如第8B圖中所繪示。延遲單元840可具有偶數個級聯反相器。

在一個組態中，NOR閘830包含耦接至追蹤字元線TWL之第一輸入埠、用以接收信號booster_enb的第二輸入埠，及耦接至延遲單元840之輸入埠的輸出埠。信號booster_enb可為來自邏輯電路430的控制信號480，或基於控制信號480產生。信號booster_enb可具有信號booster_en的經反相相位。在一個組態中，延遲單元840包含耦接至NAND閘710之第二輸入埠的輸出埠。在此組態中，NOR閘830可對追蹤字元線TWL處之脈衝V_TWL及信號booster_en執行NOR運算以在輸出埠處產生信號835。舉例而言，NOR閘830回應於以下兩者可產生具有邏輯值「1」或供應電壓VDD的信號835：(i)追蹤字元線TWL處之脈衝V_TWL，及(ii)具有邏輯值「0」或接地電壓GND的信號booster_enb。舉例而言，NOR閘830可回應於以下至少一者而產生具有邏輯值「0」或接地電壓GND的信號835：(i)追蹤字元線TWL處的脈衝V_TWL，及(ii)具有邏輯值「1」或供應電壓VDD的信號booster_enb。

在一個態樣中，延遲單元840為使信號835延遲以產生經延遲信號845的電路或元件。在一些實施例中，延遲單元840具體化為偶數個級聯反相器。在一些實施例中，延遲單元840可由可執行本文中描述之延遲單元840之功能的不同電路來替換。在一個態樣中，延遲單元840使信號835延遲達預定量。預定量可至少為追蹤字元線TWL處脈衝V_TWL的使上升邊緣530之自接地電壓GND至供應電壓VDD的轉變完成預測時間且小於追蹤字元線TWL處脈衝V_TWL的起始下降邊緣575之自供應電壓VDD至接地電壓GND之轉變的預測時間。延遲單元840可提供信號845至NAND閘710之第二輸入埠。

有利地，追蹤升壓器電路330B可在脈衝V_TWL的上升邊緣530之後自動地停用升壓。藉由自動地控制啟用或停用追蹤字元線TWL之升壓的時序，邏輯電路430可以簡單架構實施，此係因為邏輯電路430可提供具有DC電壓(或固定電壓)的信號booster_enb，而非具有改變狀態以停用針對脈衝V_TWL之下降邊緣575之升壓的脈衝。

第9圖圖示根據一些實施例的實例追蹤升壓器電路330C之示意性方塊圖。追蹤升壓器電路330C類似於第7圖中之追蹤升壓器電路330A，除了追蹤升壓器電路330C包含反相器910而非NAND閘710且包含耦接至電晶體P5的電晶體P6外。因此，其重複部分的詳細描述為了簡單在本文中被省略。

在一些實施例中，反相器910為在追蹤字元線TWL處可產生具有脈衝V_TWL之經反相相位之信號boostb的電路或元件。在一些實施例中，反相器910可由可執行本文中描述之反相器910之功能的不同元件來替換。在一個組態中，反相器910包含耦接至追蹤字元線TWL之輸入埠，及耦接至電晶體P5之閘極電極的輸出埠。在此組態中，反相器910可產生具有脈衝V_TWL之經反相相位的信號boostb，且提供信號boostb至電晶體P5的閘極電極。

在一些實施例中，電晶體P6為可根據信號booster_enb啟用或停用電晶體P5的電路或元件。在一些實施例中，電晶體P6具體化為P型電晶體。在一些實施例中，電晶體P6可由可執行本文中描述之電晶體P6之功能的不同元件來替換。在一個組態中，電晶體P6包含用以接收信號booster_enb的閘極電極、耦接至提供供應電壓VDD之金屬軌條的源極電極，及耦接至電晶體P5之源極電極的汲極電極。在此組態中，電晶體P6可作為開關操作以根據信號booster_enb由電晶體P5來啟用或停用升壓。舉例而言，回應於信號booster_enb具有邏輯值「0」或接地電壓，電晶體P6可電耦接提供供應電壓之金屬軌條至電晶體P5的源極電極以允許電晶體P5使脈衝V_TWL的邊緣(例如，邊緣530)升壓。舉例而言，回應於信號booster_enb具有邏輯值「1」或供應電壓VDD，電晶體P6可使提供供應電壓的金屬軌條自電晶體P5的源極電極解耦以防止電晶體P5使脈衝V_TWL的邊緣(例如，邊緣530)升壓。

第10A圖圖示根據一些實施例的實例追蹤升壓器電路330D之示意性方塊圖。追蹤升壓器電路330D類似於第9圖之追蹤升壓器電路330C，除了追蹤升壓器電路330D包含升壓控制電路1020外。因此，其重複部分的詳細描述為了簡單在本文中被省略。

在一個態樣中，升壓控制電路1020為在追蹤字元線TWL處之脈衝V_TWL的下降邊緣575之前自動停用升壓的電路或元件。在一些實施例中，升壓控制電路1020具體化為邏輯電路。升壓控制電路1020類似於第8B圖之升壓控制電路820，除了升壓控制電路1020包含延遲單元1040而非延遲單元840外。因此，其重複部分的詳細描述為了簡單在本文中被省略。

在一個態樣中，延遲單元1040包含奇數個級聯反相器。在一些實施例中，延遲單元1040可由可執行本文中描述之延遲單元1040之功能的不同電路來替換。在一個態樣中，延遲單元1040使信號835延遲達預定量。預定量可至少為追蹤字元線TWL處脈衝V_TWL的使上升邊緣530的自接地電壓GND至供應電壓VDD之轉變完成的預測時間且小於追蹤字元線TWL處脈衝V_TWL的起始下降邊緣575之自供應電壓VDD至接地電壓GND之轉變的預測時間。因為延遲單元1040包含奇數個反相器，所以信號1045可具有信號845的經反相相位。延遲單元1040可提供信號1045至電晶體P6的閘極電極以啟用或停用電晶體P6。

有利地，追蹤升壓器電路330D可在脈衝V_TWL的上升邊緣530之後自動地停用升壓。藉由自動地控制啟用或停用追蹤字元線TWL之升壓的時序，邏輯電路430可以簡單架構實施，此係因為邏輯電路430可提供具有DC電壓(或固定電壓)的信號booster_enb，而非具有改變狀態以停用針對脈衝V_TWL之下降邊緣575之升壓的脈衝。

第11圖為根據一些實施例的繪示操作具有針對追蹤字元線TWL之升壓的記憶體裝置100’之方法1100的流程圖。在一些實施例中，方法1100由控制器(例如，記憶體控制器105)執行。在一些實施例中，方法1100由其他實體執行。在一些實施例中，方法1100在寫入階段或在讀取階段執行。在一些實施例中，相較於第11圖中所繪示，方法1100包含更多、更少或不同的步驟。在一些實施例中，方法1100可以不同於繪示於第11圖中之次序的次序執行。

在一種方法中，記憶體控制器105產生1110第一脈衝V_TWL以施加至追蹤字元線TWL。記憶體控制器105 (或控制電路310)可例如自外部元件或時序控制器110接收時脈信號CLK。記憶體控制器105 (或控制電路310)可偵測時脈信號CLK的上升邊緣(例如，上升邊緣510)。回應於時脈信號CLK之上升邊緣(例如，上升邊緣510)，記憶體控制器105 (或控制電路310)可在接線GCKP處產生脈衝V_GCKP的上升邊緣 (例如，上升邊緣520)。此外，回應於時脈信號CLK之上升邊緣(例如，上升邊緣510)，記憶體控制器105 (或控制電路310)可在追蹤字元線TWL處產生第一脈衝(例如，脈衝V_TWL)的第一邊緣(例如，上升邊緣530)。

在一種方法中，記憶體控制器105 (或追蹤升壓器電路330)使第一脈衝(例如，脈衝V_TWL)的第一邊緣(例如，上升邊緣530)升壓1120。舉例而言，追蹤升壓器電路330可調整第一脈衝(例如，脈衝V_TWL)具有更快速邊緣(例如，上升邊緣530)。

在一種方法中，記憶體控制器105 (或控制電路310)將第一脈衝(例如，脈衝V_TWL)施加1130至追蹤字元線TWL。在一個態樣中，具有經升壓第一邊緣(例如，第一邊緣530)之第一脈衝(例如，脈衝V_TWL)可經由追蹤字元線TWL施加至追蹤單元325。回應於施加至追蹤單元325的第一脈衝(例如，脈衝V_TWL)，追蹤單元325可產生追蹤位元線TBL處的第二脈衝(例如，脈衝V_TBL)。

在一種方法中，記憶體控制器105 (或字元線控制器114)產生1140第三脈衝(或脈衝V_WL)以施加至字元線WL。舉例而言，字元線控制器114可在接線GCKP處接收脈衝V_GCKP。回應於接線GCKP處脈衝V_GCKP之上升邊緣520，字元線控制器114可在字元線WL處產生脈衝V_WL的上升邊緣550。

在一種方法中，記憶體控制器105 (或升壓器電路350)使第三脈衝(例如，脈衝V_WL)的第二邊緣(例如，上升邊緣550)升壓1150。

在一種方法中，記憶體控制器105 (或升壓器電路350)施加1160具有經升壓第二邊緣(例如，升壓邊緣550)的第三脈衝(例如，脈衝V_WL)至字元線WL。在一個態樣中，記憶體控制器105 (或控制電路310)可接收第二脈衝(例如，脈衝V_TBL)且基於第二脈衝(例如，脈衝V_TBL)設定第三脈衝(例如，脈衝V_WL)的脈衝寬度。舉例而言，在自第二脈衝(例如，脈衝V_TBL)之下降邊緣(例如，下降邊緣540)起已經過預定時間之後，記憶體控制器105 (或控制電路310)可在接線GCKP處產生脈衝V_GCKP的下降邊緣570。預定時間可為在字元線WL處施加脈衝V_WL以確保記憶體單元125之正確讀取/寫入操作的時間。回應於脈衝V_GCKP的下降邊緣(例如，下降邊緣570)，記憶體控制器105 (或字元線控制器114)可產生第三脈衝(例如，脈衝V_WL)的下降邊緣(例如，下降邊緣590)。因此，脈衝V_WL可具有脈衝寬度，該脈衝寬度基於脈衝V_TWL之上升邊緣530或脈衝V_TBL的下降邊緣540設定或判定。

有利地，具有追蹤升壓器電路325的所揭示記憶體裝置100’可達成改良之效能。在一個態樣中，施加至一組記憶體單元125之字元線WL的脈衝V_WL可根據追蹤單元325的時序回應來產生以確保該組記憶體單元125的正確讀取/寫入操作。在一個態樣中，字元線WL可具有大的寄生電容或大的電容負載。此類大的寄生電容或大的電容負載可使脈衝V_WL的邊緣550降級。為了改良施加至字元線WL之脈衝V_WL的邊緣550，升壓器電路350可經實施。舉例而言，升壓器電路350可使施加至字元線WL之脈衝V_WL中自一個狀態至另一狀態的狀態轉變加速，使得脈衝V_WL可具有更快速或更急劇邊緣550。然而，當升壓針對字元線WL但非針對追蹤字元線TWL執行時，追蹤單元325可能並不良好地模擬或複製一組記憶體單元125的行為或特性。藉由實施追蹤升壓器電路330以使耦接至追蹤單元325之追蹤字元線TWL處的脈衝V_TWL的邊緣(例如，邊緣530)升壓，追蹤單元325可更好地模擬或預測耦接至字元線WL之一組記憶體單元125的行為或特性。此外，施加至字元線WL之脈衝V_WL的邊緣590 (例如，下降邊緣)可基於施加至追蹤字元線TWL之脈衝V_TWL的邊緣530產生。藉由使施加至追蹤字元線TWL之脈衝V_TWL的邊緣530改良或升壓，施加至字元線WL之脈衝V_WL的邊緣590可更快速地發生，使得施加至字元線WL的脈衝V_WL可具有更狹窄脈衝寬度。藉由減小施加至字元線WL之脈衝V_WL的脈衝寬度，可改良記憶體裝置100’的操作速度。

現參看第12圖，繪示根據本揭露之一些實施例的計算系統1200之實例方塊圖。計算系統1200可由針對積體電路設計之電路或佈局設計者使用。「電路」如本文中所使用為諸如以下各者之電元件的互連：電阻器、電晶體、開關、電池、電感器，或經組態用於實施所要功能性的其他類型之半導體裝置。計算系統1200包含與記憶體裝置1210相關聯的主機裝置1205。主機裝置1205可用以自一或多個輸入裝置1215接收輸入，且提供輸出至一或多個輸出裝置1220。主機裝置1205可用以分別經由適當介面1225A、1225B及1225C與記憶體裝置1210、輸入裝置1215及輸出裝置1220通信。計算系統1200可在多種計算裝置中實施，該些計算裝置係諸如電腦(例如，桌上型電腦、膝上型電腦、伺服器、資料中心等)、平板電腦、個人數位助理、行動裝置、其他手持型裝置或可攜式裝置，或適合於使用主機裝置1205執行示意性設計及/或佈局設計的任何其他計算單元。

輸入裝置1215可包含多種輸入技術中的任一者，諸如鍵盤、觸控筆、觸控式螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音辨識、運動辨識、遠端控制器、輸入埠、一或多個按鈕、撥號盤、操縱桿，及與主機裝置1205相關聯且允許外部源，諸如使用者(例如，電路或佈局設計者)鍵入資訊(例如，資料)至主機裝置且發送指令至主機裝置的任何其他輸入周邊設備。類似地，輸出裝置1220可包含多種輸出技術，諸如外部記憶體、印表機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置，及用以自主機裝置1205接收資訊(例如，資料)的任何其他輸出周邊設備。輸入至主機裝置1205及/或自主機裝置輸出的「資料」可包含多種文字資料、電路資料、信號資料、半導體裝置資料、圖形資料中的任一者、其組合或適合於使用計算系統1200處理的其他類型的類比及/或數位資料。

主機裝置1205包含以下各者或與以下各者相關聯：一或多個處理單元/處理器，諸如中央處理單元(Central Processing Unit，「CPU」)核心1230A…1230N。CPU核心1230A…1230N可實施為特殊應用積體電路(Application Specific Integrated Circuit，「ASIC」)、場可程式化閘陣列(Field Programmable Gate Array，「FPGA」)，或任何其他類型之處理單元。CPU核心1230A…1230N中的每一者可用以執行指令從而執行主機裝置1205之一或多個應用程式。在一些實施例中，用以執行一或多個應用程式的指令及資料可儲存於記憶體裝置1210內。主機裝置1205亦可用以儲存在記憶體裝置1210內執行一或多個應用程式的結果。因此，主機裝置1205可用以請求記憶體裝置1210執行多種操作。舉例而言，主機裝置1205可請求記憶體裝置1210讀取資料、寫入資料、更新或刪除資料，及/或執行管理或其他操作。主機裝置1205可用以執行的一個此類應用程式可為標準單元應用程式1235。標準單元應用程式1235可為電腦輔助設計或電子設計自動化軟體套組的部分，該部分可由主機裝置1205的使用者使用以使用、產生或修改電路的標準單元。在一些實施例中，用以執行(execute、run)標準單元應用程式1235的指令可儲存於記憶體裝置1210內。標準單元應用程式1235可使用與來自記憶體裝置1210之標準單元應用程式相關聯的指令由CPU核心1230A…1230N中的一或多者來執行。在一個實例中，標準單元應用程式1235允許使用者利用記憶體裝置100 (或記憶體裝置100’)或記憶體裝置100 (或記憶體裝置100’)之一部分的預先產生的示意性及/或佈局設計以輔助積體電路設計。在積體電路之佈局設計完成之後，積體電路中例如包含記憶體裝置100 (或記憶體裝置100’)的多者或記憶體裝置100 (或記憶體裝置100’)之任何部分可由製造設施根據佈局設計製造。

仍參看第12圖，記憶體裝置1210包含記憶體控制器1240，該記憶體控制器1240用以自記憶體陣列1245讀取資料或將資料寫入至記憶體陣列1245。記憶體陣列1245可包含多種揮發性及/或非揮發性記憶體。舉例而言，在一些實施例中，記憶體陣列1245可包含NAND快閃記憶體核心。在其他實施例中，記憶體陣列1245可包含NOR快閃記憶體核心、靜態隨機存取記憶體(Static Random Access Memory，SRAM)核心、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)核心、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)核心、相變記憶體(Phase Change Memory，PCM)核心、電阻式隨機存取記憶體(Resistive Random Access Memory，ReRAM)核心、3D XPoint記憶體核心、鐵磁隨機存取記憶體(ferroelectric random-access memory，FeRAM)核心，及適合於用於記憶體陣列內的其他類型之記憶體核心。記憶體陣列1245內之記憶體可個別且獨立地受記憶體控制器1240控制。換言之，記憶體控制器1240可用以個別且獨立地與記憶體陣列1245內的每一記憶體通信。藉由與記憶體陣列1245通信，記憶體控制器1240可用以回應於接收自主機裝置1205的指令自記憶體陣列讀取資料或寫入資料至記憶體陣列。儘管繪示為係記憶體裝置1210的部分，但在一些實施例中，記憶體控制器1240可為主機裝置1205的部分或計算系統1200之另一元件之部分，且與記憶體裝置1210相關聯。記憶體控制器1240可以軟體、硬體、韌體或其組合實施為邏輯電路以執行本文中描述的功能。舉例而言，在一些實施例中，記憶體控制器1240可用以在接收到來自主機裝置1205的請求之後便擷取與儲存於記憶體裝置1210之記憶體陣列1245中之標準單元應用程式1235相關聯的指令。

應理解，計算系統1200之僅一些元件在第12圖中繪示且描述。然而，計算系統1200可包含其他元件，諸如各種電池及電源、網路連接介面、路由器、開關、外部記憶體系統、控制器等。一般而言，計算系統1200可包含多種硬體、軟體及/或韌體元件中的任一者，該些元件在執行本文中描述之功能中被需要或被視為所要的。類似地，主機裝置1205、輸入裝置1215、輸出裝置1220以及包含記憶體控制器1240及記憶體陣列1245的記憶體裝置1210可包含其他硬體、軟體及/或韌體元件，該些元件在執行本文中所描述之功能中被視為有必要或所要的。

在本揭露之一個態樣中，揭示一種記憶體裝置。在一些實施例中，該記憶體裝置包含耦接至一字元線的一組記憶體單元。在一些實施例中，該記憶體裝置包含一追蹤單元，該追蹤單元耦接至一追蹤字元線及一追蹤位元線。在一些實施例中，該記憶體裝置包含耦接至該追蹤字元線的一追蹤升壓器電路。在一些實施例中，該追蹤升壓器電路用以使施加至該追蹤字元線之一第一脈衝的一第一邊緣升壓。在一些實施例中，該追蹤單元經組態而回應於該第一脈衝具有該經升壓第一邊緣而在該追蹤位元線處產生一第二脈衝。在一些實施例中，該記憶體裝置包含一字元線控制器，該字元線控制器用以基於該第二脈衝施加一第三脈衝至該字元線。

在本揭露之另一態樣中，揭示一種記憶體裝置。在一些實施例中，該記憶體裝置包含一記憶體陣列。在一些實施例中，該記憶體陣列包含耦接至一位元線的一第一組記憶體單元。該第一組記憶體單元中的至少一者可耦接至一第一字元線。在一些實施例中，該記憶體陣列包含耦接至一第二字元線的一第二組記憶體單元。在一些實施例中，該第二組記憶體單元相較於該第一組記憶體單元具有一較大數目個記憶體單元。在一些實施例中，該記憶體裝置包含耦接至該第一字元線的一第一升壓器電路。在一些實施例中，該第一升壓器電路用以使施加至該第一字元線之一第一脈衝的一第一邊緣升壓。在一些實施例中，該第一組記憶體單元中的至少一者經組態而回應於該第一脈衝具有該經升壓第一邊緣而在該位元線處產生一第二脈衝。在一些實施例中，該記憶體裝置包含一字元線控制器，該字元線控制器用以基於該第二脈衝施加一第三脈衝至該第二字元線。在一些實施例中，該記憶體裝置包含耦接至該第二字元線的一第二升壓器電路。在一些實施例中，該第二升壓器電路用以使施加至該第二字元線之該第三脈衝的一第二邊緣升壓。

在本揭露之又一態樣中，揭示一種操作記憶體裝置的方法。在一些實施例中，該方法包含由一記憶體控制器產生具有一第一邊緣的一第一脈衝。在一些實施例中，該方法包含由該記憶體控制器使該第一脈衝的該第一邊緣升壓。在一些實施例中，該方法包含由該記憶體控制施加具有該經升壓第一邊緣的該第一脈衝至耦接至一追蹤單元的一追蹤字元線。在一些實施例中，該追蹤單元經組態而回應於該第一脈衝具有該經升壓第一邊緣而在耦接至該追蹤單元的一追蹤位元線處產生一第二脈衝。在一些實施例中，該方法包含由該記憶體控制器產生一第三脈衝。在一些實施例中，該方法包含由該記憶體控制器使該第三脈衝的一第二邊緣升壓。在一些實施例中，該方法包含由該記憶體控制施加具有該經升壓第二邊緣的該第三脈衝至耦接至一組記憶體單元的一字元線。該第三脈衝基於該追蹤位元線處的該第二脈衝具有一脈衝寬度。

術語「經耦接」及其變化包含兩個部件直接或間接接合至彼此。術語「電耦接」及其變化包含兩個部件經由導電材料(例如，金屬或銅跡線)直接或間接接合至彼此。此接合可為靜態的(例如，永久或固定)或可移動的(例如，可移除或可釋放的)。此接合可藉由以下各者達成：直接耦接或耦接至彼此的兩個部件、使用分離介入部件及彼此耦接之任何額外中間部件而彼此耦接的兩個部件，或使用與兩個部件中之一者一體式地形成為單件主體的介入部件彼此耦接的兩個部件。若「經耦接」或其變化由額外術語(例如，直接耦接)修飾，上文提供之「耦接」的通用定義由額外術語的通用語言含義修飾(例如，「直接耦接」意謂兩個部件的無任何分離介入部件的接合)，從而導致相較於上文提供之「經耦接」之通用定義更狹義的定義。此耦接可為機械、電或流體耦接。

前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。

100:記憶體裝置 100’:記憶體裝置 105:記憶體控制器 110:時序控制器 112:位元線控制器 114:字元線控制器 120:記憶體陣列 125:儲存電路/記憶體單元 310:控制電路 325:追蹤單元 330:追蹤升壓器電路 330A:實例追蹤升壓器電路 330B:實例追蹤升壓器電路 330C:實例追蹤升壓器電路 330D:實例追蹤升壓器電路 350:升壓器電路 410:非或(NOR)閘 420:反及(NAND)閘 430:邏輯電路 440:鎖存器 450:反相器 460:反相器 480:控制信號 500:實例時序圖 510:上升邊緣 520:上升邊緣 530:上升邊緣 532:上升邊緣 540:下降邊緣 550:邊緣 552:上升邊緣 560:預定脈衝寬度 570:下降邊緣 575:下降邊緣 580:上升邊緣 590:下降邊緣 600A:實例時序圖 600B:實例時序圖 710:反及(NAND)閘 820:升壓控制電路 830:非或(NOR)閘 835:信號 840:延遲單元 845:經延遲信號 910:反相器 1020:升壓控制電路 1040:延遲單元 1045:信號 1100:方法 1110:產生步驟 1120:升壓步驟 1130:施加步驟 1140:產生步驟 1150:升壓步驟 1160:施加步驟 1200:計算系統 1205:主機裝置 1210:記憶體裝置 1215:輸入裝置 1220:輸出裝置 1225A~1225C:介面 1230A~1230N:中央處理單元(CPU)核心 1235:標準單元應用程式 1240:記憶體控制器 1245:記憶體陣列 BL、BLB:位元線 BL0~BLK:位元線 BST:升壓控制信號 booster_en:信號 booster_enb:信號 boostb:信號 CLK:時脈信號 GCKP:接線 N1~N4:N型電晶體 P1~P6:P型電晶體 Q:埠 QB:埠 TWL:追蹤字元線 TBL:追蹤位元線 V_GCKP:脈衝 V_TWL:脈衝 V_TBL:脈衝 V_WL:脈衝 WL:字元線 WL0~WLJ:字元線

本揭露之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。請注意，根據行業標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施例的實例記憶體裝置之示意方塊圖。 第2圖為根據一個實施例的靜態隨機存取記憶體(static random access memory，SRAM)單元的圖。 第3圖圖示根據一些實施例的實例記憶體裝置的示意性方塊圖，該實例記憶體裝置包含一組追蹤單元及該組追蹤單元的追蹤升壓其電路。 第4圖圖示根據一些實施例的實例控制電路之示意性方塊圖。 第5圖圖示根據一些實施例的實例時序圖，從而繪示具有針對字元線及追蹤字元線之升壓的記憶體裝置之脈衝波形。 第6A圖圖示根據一些實施例的實例時序圖，從而繪示針對字元線及追蹤字元線進行升壓時記憶體裝置之脈衝波形。 第6B圖圖示根據一些實施例的實例時序圖，從而繪示針對字元線及追蹤字元線之升壓經啟用時記憶體裝置之脈衝波形。 第7圖圖示根據一些實施例的實例追蹤升壓器電路之示意圖。 第8A圖圖示根據一些實施例的實例追蹤升壓器電路之示意圖。 第8B圖圖示根據一些實施例的實例升壓控制電路之示意圖。 第9圖圖示根據一些實施例的實例追蹤升壓器電路之示意圖。 第10A圖圖示根據一些實施例的實例追蹤升壓器電路之示意圖。 第10B圖圖示根據一些實施例的實例升壓控制電路之示意圖。 第11圖為根據一些實施例的繪示操作具有針對追蹤字元線之升壓的記憶體裝置之方法的流程圖。 第12圖為根據一些實施例的計算系統之實例方塊圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100’:記憶體裝置

112:位元線控制器

114:字元線控制器

120:記憶體陣列

125:儲存電路/記憶體單元

310:控制電路

325:追蹤單元

330:追蹤升壓器電路

350:升壓器電路

BL0~BLK:位元線

TWL:追蹤字元線

TBL:追蹤位元線

WL0~WLJ:字元線

Claims (20)

1. 一種記憶體裝置，包括： 一組記憶體單元，該組記憶體單元耦接至一字元線； 一追蹤單元，該追蹤單元耦接至一追蹤字元線及一追蹤位元線； 一追蹤升壓器電路，耦接至該追蹤字元線，該追蹤升壓器電路用以使一第一脈衝之一第一邊緣升壓，該第一脈衝被施加至該追蹤字元線，該追蹤單元用以回應於該第一脈衝具有經升壓的該第一邊緣在該追蹤位元線處產生一第二脈衝；及 一字元線控制器，用以基於該第二脈衝施加一第三脈衝至該字元線。
2. 如請求項1所述之記憶體裝置，進一步包括： 一升壓器電路，耦接至該組記憶體單元，該升壓器電路用以使施加至該字元線之該第三脈衝的一第二邊緣升壓。
3. 如請求項1所述之記憶體裝置，其中該追蹤升壓器電路用以回應於具有一第一狀態的一控制信號來使該第一脈衝的該第一邊緣選擇性地升壓。
4. 如請求項1所述之記憶體裝置，其中該追蹤單元用以回應於該第一脈衝的經升壓的該第一邊緣來在該追蹤位元線處產生該第二脈衝的一第二邊緣。
5. 如請求項4所述之記憶體裝置，其中該字元線控制器用以基於該第二脈衝的該第二邊緣施加該第三脈衝的一第三邊緣至該字元線。
6. 如請求項5所述之記憶體裝置， 其中該第一邊緣係該第一脈衝的一上升邊緣， 其中該第二邊緣為該第二脈衝的一下降邊緣，且 其中該第三邊緣為該第三脈衝的一下降邊緣。
7. 如請求項1所述之記憶體裝置，其中該追蹤升壓器電路包含： 一反及閘，該反及閘包含耦接至該追蹤字元線的一第一輸入埠；及 一電晶體，該電晶體包含： 耦接至該反及閘之一輸出埠的一閘極電極，及 耦接至該追蹤字元線的一汲極電極。
8. 如請求項7所述之記憶體裝置，其中該反及閘包含用以接收一控制信號的一第二輸入埠，該控制信號用以啟用或停用該追蹤升壓器電路。
9. 如請求項7所述之記憶體裝置，其中該追蹤升壓器電路包含： 一延遲單元，該延遲單元耦接於該追蹤字元線與該反及閘的一第二輸入埠之間。
10. 如請求項7所述之記憶體裝置，其中該電晶體為一P型電晶體。
11. 如請求項1所述之記憶體裝置，其中該追蹤升壓器電路包含： 一反相器，該反相器包含耦接至該追蹤字元線的一輸入埠；及 一電晶體，該電晶體包含： 耦接至該反相器之一輸出埠的一閘極電極，及 耦接至該追蹤字元線的一汲極電極。
12. 如請求項11所述之記憶體裝置，其中該追蹤升壓器電路包含： 另一電晶體，包含： 一汲極電極，該汲極電極耦接至該電晶體的一源極電極，及 用以接收一控制信號的一閘極電極，該控制信號用以啟用或停用該追蹤升壓器電路。
13. 如請求項11所述之記憶體裝置，其中該追蹤升壓器電路包含： 另一電晶體，該另一電晶體包含耦接至該電晶體之一源極電極的一汲極電極；及 一延遲單元，該延遲單元耦接於該追蹤字元線與該另一電晶體的一閘極電極之間。
14. 如請求項13所述之記憶體裝置，其中該電晶體及該另一電晶體為彼此串聯連接的多個P型電晶體。
15. 一種記憶體裝置，包括： 一記憶體陣列，包含： 一第一組記憶體單元，耦接至一位元線，該第一組記憶體單元中的至少一者耦接至一第一字元線，及 一第二組記憶體單元，耦接至一第二字元線，其中該第二組記憶體單元相較於該第一組記憶體單元具有一較大的記憶體單元數目； 一第一升壓器電路，耦接至該第一字元線，該第一升壓器電路用以使一第一脈衝之一第一邊緣升壓，該第一脈衝施加至該第一字元線，該第一組記憶體單元中的該至少一者用以回應於該第一脈衝具有經升壓的該第一邊緣在該位元線處產生一第二脈衝； 一字元線控制器，該字元線控制器用以基於該第二脈衝施加一第三脈衝至該第二字元線；及 一第二升壓器電路，耦接至該第二字元線，該第二升壓器電路用以使施加至該第二字元線之該第三脈衝的一第二邊緣升壓。
16. 如請求項15所述之記憶體裝置，其中該第一組記憶體單元中的該至少一者用以回應於該第一脈衝的經升壓的該第一邊緣來在該位元線處產生該第二脈衝的一第三邊緣。
17. 如請求項16所述之記憶體裝置，其中該字元線控制器用以基於該第二脈衝的該第三邊緣在該第二邊緣之後施加該第三脈衝的一第四邊緣。
18. 如請求項17所述之記憶體裝置， 其中該第一邊緣係該第一脈衝的上升邊緣， 其中該第二邊緣為該第三脈衝的上升邊緣， 其中該第三邊緣為該第二脈衝的下降邊緣，且 其中該第四邊緣為該第三脈衝的下降邊緣。
19. 一種方法，包括： 由一記憶體控制器產生具有一第一邊緣的一第一脈衝； 由該記憶體控制器使該第一脈衝的該第一邊緣升壓； 由該記憶體控制器施加具有經升壓的該第一邊緣的該第一脈衝至一追蹤字元線，該追蹤字元線耦接至一追蹤單元，該追蹤單元用以回應於具有經升壓的該第一邊緣的該第一脈衝在一追蹤位元線處產生一第二脈衝，該追蹤位元線耦接至該追蹤單元； 由該記憶體控制器產生一第三脈衝； 由該記憶體控制器使該第三脈衝的一第二邊緣升壓；及 由該記憶體控制器施加具有經升壓的該第二邊緣的該第三脈衝至一字元線，該字元線耦接至一組記憶體單元，該第三脈衝基於該追蹤位元線處的該第二脈衝具有一脈衝寬度。
20. 如請求項19所述之方法， 其中該追蹤單元用以回應於該第一脈衝的經升壓的該第一邊緣來在該追蹤位元線處產生該第二脈衝的一第三邊緣，且 其中由該記憶體控制器基於該追蹤位元線處之該第二脈衝產生該第三脈衝的步驟包含以下步驟：由該記憶體控制器基於該第二脈衝的該第三邊緣在該第三脈衝的該第二邊緣之後產生該第三脈衝的一第四邊緣。

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