CN116741219A - 存储器器件及其形成方法 - Google Patents

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CN116741219A CN202310417648.8A CN202310417648A CN116741219A CN 116741219 A CN116741219 A CN 116741219A CN 202310417648 A CN202310417648 A CN 202310417648A CN 116741219 A CN116741219 A CN 116741219A
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Abstract

本申请公开了一种存储器器件。在一个方面，存储器器件包括耦合到字线的存储器单元的组，以及耦合到跟踪字线和跟踪位线的跟踪单元。在一个方面，存储器器件包括耦合到跟踪字线的跟踪升压器电路。在一个方面，跟踪升压器电路被配置成升压施加于跟踪字线的第一脉冲的第一边缘。在一个方面，跟踪单元被配置成响应于具有升压的第一边缘的第一脉冲，在跟踪位线上生成第二脉冲。在一个方面，存储器器件包括字线控制器，该字线控制器被配置为基于第二脉冲将第三脉冲施加于字线。本申请还公开了形成存储器器件的方法。

Description

存储器器件及其形成方法
技术领域
本申请的实施例涉及存储器器件及其形成方法。
背景技术
诸如计算机、便携式设备、智能手机、物联网(IoT)设备等电子设备的发展，促使了对存储器器件的需求增加。通常，存储器器件可以是易失性存储器器件或非易失性存储器器件。易失性存储器器件可以在通电时储存数据，但一旦断电，可能会丢失储存的数据。与易失性存储器器件不同，非易失性存储器器件可以在断电后仍保留数据，但速度可能比易失性存储器器件慢。
发明内容
根据本申请的实施例的一个方面，提供了一种存储器器件，包括：存储器单元组，耦合到字线；跟踪单元，耦合到跟踪字线和跟踪位线；跟踪升压器电路，耦合到跟踪字线，跟踪升压器电路用于升压施加于跟踪字线的第一脉冲的第一边缘，跟踪单元用于响应于第一脉冲具有升压的第一边缘而在跟踪位线上生成第二脉冲；以及字线控制器，用于基于第二脉冲将第三脉冲施加于字线。
根据本申请的实施例的另一个方面，提供了一种存储器器件，包括：存储器阵列，存储器阵列包括：第一组存储器单元，耦合到位线，第一组存储器单元中的至少一个耦合到第一字线，和第二组存储器单元，耦合到第二字线，其中，第二组存储器单元具有比第一组存储器单元更大数量的存储器单元；第一升压器电路，耦合到第一字线，第一升压器电路用于升压施加于第一字线的第一脉冲的第一边缘，第一组存储器单元中的至少一个用于响应于第一脉冲具有升压的第一边缘而在位线上生成第二脉冲；字线控制器，用于基于第二脉冲将第三脉冲施加于第二字线；以及第二升压器电路，耦合到第二字线，第二升压器电路用于升压施加于第二字线的第三脉冲的第二边缘。
根据本申请的实施例的又一个方面，提供了一种形成存储器器件的方法，包括：通过存储器控制器生成具有第一边缘的第一脉冲；通过存储器控制器升压第一脉冲的第一边缘；通过存储器控制器将具有升压的第一边缘的第一脉冲施加于耦合到跟踪单元的跟踪字线，跟踪单元用于响应于第一脉冲具有升压的第一边缘而在耦合到跟踪单元的跟踪位线上生成第二脉冲；通过存储器控制器生成第三脉冲；通过存储器控制器升压第三脉冲的第二边缘；以及通过存储器控制器将具有升压的第二边缘的第三脉冲施加于耦合到存储器单元组的字线，第三脉冲具有基于跟踪位线上的第二脉冲的脉冲宽度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的示例存储器器件的示意框图
图2是根据一些实施例的静态随机存取存储器(SRAM)单元的示意图。
图3示出了根据一些实施例的示例存储器器件的示意框图，该示例存储器器件包括跟踪单元组和用于跟踪单元组的跟踪升压器电路。
图4示出了根据一些实施例的示例控制电路的示意框图。
图5示出了根据一些实施例的示例时序图，该时序图显示了对字线和跟踪字线进行升压的存储器器件的脉冲波形。
图6A示出了示例时序图，该时序图显示了禁用字线升压和跟踪字线时，存储器器件的脉冲波形。
图6B示出了根据一些实施例的示例时序图，该时序图显示了对字线升压和跟踪字线进行升压时存储器器件的脉冲波形。
图7示出了根据一些实施例的示例跟踪升压器电路的示意图。
图8A示出了根据一些实施例的示例跟踪升压器电路的示意图。
图8B示出了根据一些实施例的示例升压控制电路的示意图。
图9示出了根据一些实施例的示例跟踪升压器电路的示意图。
图10A示出了根据一些实施例的示例跟踪升压器电路的示意图。
图10B示出了根据一些实施例的示例升压控制电路的示意图。
图11是根据一些实施例的流程图，该流程图显示了具有用于跟踪字线的升压的存储器器件的操作方法。
图12是根据一些实施例的计算系统的示例框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本文公开的是一种用于跟踪字线升压的存储器器件。在一个方面，存储器器件包括耦合到字线的存储器单元组，以及耦合到跟踪字线和跟踪位线的跟踪单元。跟踪单元可以是伪存储器单元或存储器单元的复制品，以模拟存储器单元的时序行为。跟踪单元可以不储存数据。在一个方面，存储器器件包括耦合到跟踪字线的跟踪升压器电路。在一个方面，跟踪升压器电路被配置为使施加于跟踪字线的第一脉冲的第一边缘升压。本文中，使脉冲的边缘升压是指加快脉冲的状态从一种状态到另一种状态的转换，从而使脉冲可以具有更快或更急剧的边缘。在一个方面，跟踪单元被配置成响应于第一脉冲具有升压的第一边缘，而在跟踪位线上生成第二脉冲。在一个方面，存储器器件包括字线控制器，字线控制器被配置为基于通过跟踪位线接收到的第二脉冲而将第三脉冲施加于字线。
有利地，所公开的存储器器件具有跟踪升压器电路可以实现改进的性能。在一个方面，根据跟踪单元(或跟踪单元组具有比存储器单元组更少数量的存储器单元)的时序响应，可以生成施加于存储器单元组的字线的脉冲。由于存储器单元组可以比跟踪单元组具有大数量的存储器单元(例如，超过数百个或数千个)，因此存储器单元组的字线可能具有较大的电容负载或较大的寄生电容。如此大的电容负载或寄生电容可能会降低脉冲的边缘。例如，由于大电容负载或大寄生电容，脉冲从一种状态(例如逻辑值“0”或0V)过渡到另一种状态(例如，逻辑值“1”或1V)的时间可能会延长。为了改善施加于字线的脉冲的边缘(或减少从一种状态过渡到另一种状态的时间)，可以实施升压器电路。例如，升压器电路可以加快施加于字线的脉冲的状态从一种状态到另一种状态的转换，从而使脉冲具有更快或更急剧的边缘。然而，当针对字线而不是跟踪字线执行升压时，耦合到跟踪字线的跟踪单元可能不会很好地模拟或复制耦合到字线的存储器单元组的行为或特征。通过实施跟踪升压器电路以使耦合到跟踪单元的跟踪字线处的脉冲的边缘升压，跟踪单元可以更好地模拟或预测耦合到字线的存储器单元组的行为或特征。此外，施加于字线的脉冲的边缘(例如下降边缘)可以基于施加于跟踪字线的脉冲的边缘(例如上升边缘)生成。通过改进或升压施加于跟踪字线的脉冲的边缘，施加于字线的脉冲的边缘(例如下降边缘)可以更快出现，使得施加于字线的脉冲可以具有更窄的脉冲宽度。通过减小施加于字线的脉冲的脉冲宽度，可以改进存储器器件的操作速度。
在一些实施例中，一个或多个组件可以实施为一个或更多个晶体管。本公开中的晶体管显示为具有某种类型(N型或P型)，但实施例不限于此。晶体管可以是任何合适类型的晶体管，包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、高压晶体管、高频晶体管、FinFET、具有凸起源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET等。此外，本文所示或描述的一个或多个晶体管可以实施为并联连接的两个或更多个晶体管。在一个方面，晶体管包括源电极、漏电极和栅电极。根据施加在源电极和漏电极上的电压，源电极和漏电极可以互换。因此，源电极和漏电极在本文中分别称为源/漏电极。
图1是根据一个实施例的存储器器件100的示意图。在一些实施例中，存储器器件100包括存储器控制器105和存储器阵列120。存储器阵列120可以包括以二维或三维阵列布置的多个储存电路或存储器单元125。每个存储器单元125可以耦合到相应的字线WL和相应的位线BL。存储器控制器105可以根据通过字线WL和位线BL的电信号向存储器阵列120写入数据或从存储器阵列120读取数据。在其他实施例中，存储器器件100包括比图1所示更多、更少或不同的组件。
存储器阵列120是存储数据的硬件组件。在一个方面，存储器阵列120实施为半导体存储器器件。存储器阵列120包括多个储存电路或存储器单元125。存储器阵列120包含各自沿第一方向(例如X方向)延伸的字线WL0、WL1…WLJ，以及各自沿第二方向(例如Y方向)延伸的位线BL0、BL1…BLK。字线WL和位线BL可以是导电金属或导电轨。在一种配置中，每个存储器单元125耦合到相应的字线WL和相应的位线BL，并且可以根据通过相应的字线WL和对应的位线BL的电压或电流进行操作。在一些实施例中，每个位线包括位线BL、BLB，位线BL、BLB耦合到沿第二方向(例如，Y方向)布置的一组存储器单元125中的一个或多个存储器单元125。位线BL、BLB可以接收和/或提供不同信号。每个存储器单元125可以包括易失存储器、非易失存储器或它们的组合。在一些实施例中，每个存储器单元125实施为静态随机存取存储器(SRAM)单元、动态随机存取存储器单元或其他类型的存储器单元。在一些实施例中，存储器阵列120包括附加的线(例如，选择线、参考线、参考控制线、电源轨等)。
存储器控制器105是控制存储器阵列120的操作的硬件组件。在一些实施例中，存储器控制器105包括位线控制器112、字线控制器114和时序控制器110。位线控制器112、字线控制器114和时序控制器110可以实施为逻辑电路、模拟电路，或两者的组合。在一种配置中，字线控制器114是通过存储器阵列120的一个或多个字线WL提供电压或电流的电路，而位线控制器112是通过存储器阵列120的一个或多个位线BL提供或感测电压或电流的电路。在一种配置中，时序控制器110是提供控制信号或时钟信号以同步位线控制器112和字线控制器114的操作的电路。在一些实施例中，时序控制器110实施为或包括处理器和存储指令的非暂时性计算机可读介质，当处理器执行指令时，使处理器执行本文描述的时序控制器110或存储器控制器105的一个或多个功能。位线控制器112可以耦合到存储器阵列120的位线BL，字线控制器114可以耦合到存储器阵列120的字线WL。在一些实施例中，存储器控制器105包括比图1所示更多、更少或不同的组件。
在一个示例中，时序控制器110可以生成控制信号以协调位线控制器112和字线控制器114的操作。在一种方法中，将数据写入存储器单元125，时序控制器110可以使字线控制器114通过耦合到存储器单元125的字线WL向存储器单元125施加电压或电流，并使位线控制器112通过耦合到存储器单元125的位线BL向存储器单元125施加与要储存的数据对应的电压或电流。在一种方法中，为了从存储器单元125读取数据，时序控制器110可以使字线控制器114通过耦合到存储器单元125的字线WL向存储器单元125施加电压或电流，并使位线控制器112通过耦合到存储器单元125的位线BL感测与由存储器单元125储存的数据对应的电压或电流。
图2是根据一个实施例的SRAM单元125的示意图。在一些实施例中，SRAM单元125包括N型晶体管N1、N2、N3、N4和P型晶体管P1、P2。N型晶体管N1、N2，N3和N4可以是N型金属氧化物半导体场效应晶体管(MOSFET)或N型鳍场效应晶体管。P型晶体管P1、P2可以是P型MOSFET或P型FinFET。这些组件可以一起操作以储存位。在其他实施例中，SRAM单元125包括比图2所示更多、更少或不同的组件。
在一种配置中，N型晶体管N3、N4包括耦合到字线WL的栅电极。在一种配置中，N型晶体管N3的漏极耦合到位线BL，并且N型半导体N3的源极耦合到端口Q。在一种配置中，N型晶体管N4的漏电极耦接到位线BLB，且N型晶体管N4的源电极耦接到端口埠QB。在一种配置中，N型晶体管N3、N4作为电子开关操作。根据施加于字线WL的电压，N型晶体管N3、N4可允许位线BL与端口Q电耦合或解耦，并允许位线BLB与端口QB电耦合或解耦。例如，根据与施加于字线WL的高状态(或逻辑值“1”)对应的供电电压VDD(或1V)，启用N型晶体管N3以将位线BL电耦合到端口Q，启用N型半导体N4以将位线BLB电耦合到端口QB。例如，根据与施加于字线WL的低状态(或逻辑值“0”)对应的地电压GND(或0V)，禁用N型晶体管N3以使位线BL与端口Q电解耦，禁用N型半导体N4以将位线BLB与端口QB电解耦。
在一种配置中，N型晶体管N1包括耦合到提供地电压GND的第一供电电压轨的源电极、耦合到端口QB的栅电极和耦合到端口Q的漏电极。在一种配置中P型晶体管P1包括耦合到提供供电电压VDD的第二供电电压轨的源电极、耦合到端口QB的栅电极和耦合到端口Q的漏电极。在一种配置中，N型晶体管N2包括耦合到提供地电压GND的第一供电电压轨的源电极、耦合到端口Q的栅电极和耦合到接口QB的漏电极。在一种配置中，P型晶体管P2包括耦合到提供供电电压VDD的第二电源电压轨的源电极、耦合到端口Q的栅电极以及耦合到端口QB的漏电极。在此配置中，N型晶体管N1和P型晶体管P1作为反相器运行，N型晶体N2和P型晶体P2作为反相器运行，使得两个反相器形成交叉耦合的反相器。在一个方面，交叉耦合的反相器可以感测并放大端口Q、QB处的电压差。当写入数据时，交叉耦合的反相器可以感测通过N型晶体管N3、N4提供的端口Q、QB处的电压，并放大位线BL、BLB处的电压差。例如，交叉耦合的反相器感测端口Q处的电压0.5V以及端口QB处的电压0.4V，并通过正反馈(或再生反馈)放大端口Q、QB处的电压差，使得端口Q处的电压成为供电电压VDD(例如，1V)，并且端口QB处的电压成为地电压GND(例如0V)。端口Q、QB处的放大电压可以分别通过N型晶体管N3、N4提供给位线BL、BLB以进行读取。
图3示出了根据一些实施例的示例存储器器件100’的示意框图，存储器器件100’包括跟踪单元325的组和跟踪单元325的组的跟踪升压器电路330。在一些实施例中，图3所示的存储器器件100'与图1所示的存储器器件100类似，不同之处在于，存储器器件100`包括控制电路310、跟踪单元325的组和跟踪升压器电路330，并且字线控制器114包括升压器电路350。因此，为了简洁起见，这里省略了对其重复部分的详细描述。
在一些实施例中，跟踪单元325是模拟或复制存储器单元125的行为或特性的电路或组件。每个跟踪单元325可以是伪存储器单元或不储存数据的存储器单元。每个跟踪单元325可以与存储器单元125具有相同的结构或配置。在一些实施例中，跟踪单元325的组可以沿Y方向布置，并且可以布置在字线控制器114和存储器阵列120之间。跟踪单元325的组的单元数量可以比存储器单元125少。在一些实施例中，跟踪单元325的组作为存储器阵列120的部分形成存储器单元组125的子集。在一些实施例中，分别地形成跟踪单元325的组和存储器单元125的组。在一种配置中，跟踪单元325的组中的至少一个耦合到跟踪字线TWL。跟踪字线TWL可以是金属轨，以从跟踪升压器电路330向跟踪单元325的组中的至少一个提供脉冲。响应于通过跟踪字线TWL提供的脉冲，跟踪单元325的组中的至少一个可以生成另外的脉冲。在一种配置中，每个跟踪单元325耦合到跟踪位线TBL。跟踪位线TBL可以是金属轨，以从跟踪单元325的组向控制电路310提供脉冲。在此配置中，跟踪单元325的组可以模拟或预测存储器单元125的行为或特性。例如，跟踪单元325可以通过跟踪字线TWL接收脉冲，并且响应于通过跟踪字线TWL接收的脉冲，通过跟踪位线TBL提供另外的脉冲。通过跟踪位线TBL由跟踪单元325提供的另外脉冲可以相对于通过跟踪字线TWL接收的脉冲具有一定的延迟。这种延迟可以指示存储器单元125的时序行为或时序响应。
在一些实施例中，跟踪升压器电路330是使施加于跟踪字线TWL的脉冲的边缘升压的电路或组件。本文中，使脉冲的边缘升压是指加快脉冲中的状态从一种状态到另一种状态的转换，从而使脉冲可以具有更快或更急剧的边缘。在一种配置中，跟踪升压器电路330通过跟踪字线TWL耦合到控制电路310和跟踪单元325的组中的至少一个。在此配置中，跟踪升压器电路330可以通过跟踪字线TWL接收来自控制电路310的脉冲，并调整或修改来自控制电路310的脉冲，使得跟踪字线TWL处的脉冲可具有更快或更急剧的边缘。在一些实施例中，跟踪升压器电路330被实施为控制电路310的部分，或者被布置在控制电路310附近。在一些实施例中，跟踪升压器电路330被实施为字线控制器114的部分，或者被布置在字线控制器114附近。下文结合图7-图10B提供关于跟踪升压器电路330的示例实现的详细描述。
在一些实施例中，控制电路310是控制或配置字线控制器114和/或跟踪升压器电路330的操作的电路或组件。在一些实施例中，控制电路310被实施为时序控制器110的部分。在一些实施例中，控制电路310被实施为字线控制器114或位线控制器112的部分。在一些实施例中，控制电路310包括一个或多个逻辑电路。在一种配置中，控制电路310耦合到跟踪字线TWL和跟踪位线TBL。在此配置中，控制电路可以生成脉冲并将脉冲施加于跟踪字线TWL。响应于施加于跟踪字线TWL的脉冲(或具有由跟踪升压器电路330升压的边缘的脉冲)，控制电路310可以通过跟踪位线TBL接收由跟踪单元325生成的另外脉冲。来自跟踪单元325的另外脉冲可以指示存储器单元125的时序行为或时序特性。根据通过跟踪位线TBL接收的另外脉冲，控制电路310可以使或配置字线控制器114向字线WL施加脉冲。例如，控制电路310可以基于通过跟踪位线TBL接收的另外脉冲的边缘(例如，下降边缘)生成脉冲，并将生成的脉冲提供或施加到字线控制器114。根据来自控制电路310的脉冲，字线控制器114可以生成具有脉冲宽度的脉冲，以确保存储器单元125能够正确操作，并且通过字线WL将脉冲施加于存储器单元125。
在一些实施例中，字线控制器114包括或耦合到一个或多个升压器电路350。虽然图3中显示了单个升压器电路350，但字线控制器144可以包括附加的升压器电路350或耦合到附加的升压器电路350。升压器电路350可以使施加于字线WL上的脉冲的边缘升压。由于存储器阵列120可以具有大数量的存储器单元(例如，超过数百个或数千个)，字线WL可以具有较大的电容负载或较大的寄生电容。这种大电容负载或大寄生电容可能会降低施加于字线WL的脉冲的边缘。例如，由于大电容负载或大寄生电容，从一种状态(例如，逻辑值“0”或0V)过渡到另一种状态的时间可能会延长。在一个方面，升压器电路350可以改善施加于字线WL的脉冲的边缘(或减少从一种状态过渡到另一种状态的时间)。例如，升压器电路350可以加速施加于字线WL的脉冲中的状态从一种状态到另一种状态的转换，使得脉冲可以具有更快或更急剧的边缘。
有利地，所公开的具有跟踪升压器电路330的存储器器件100’可以实现改进的性能。例如，当对字线WL而不是跟踪字线TWL执行升压时，耦合到跟踪字线TWL的跟踪单元325可能不会良好模拟或复制耦合到字线WL的存储器单元125的组的行为或特性。通过实施跟踪升压器电路330以使耦合到跟踪单元325的跟踪字线TWL处的脉冲的边缘升压，跟踪单元325可以更好地模拟或预测耦合到字线WL的存储器单元125的组的时序行为或时序特性。此外，可以基于施加于跟踪字线TWL的脉冲的边缘(例如上升边缘)生成施加于字线WL的脉冲的边缘(如下降边缘)。例如，施加于字线WL的脉冲的边缘(例如，下降边缘)可以在来自跟踪字线TWL的脉冲的边缘(例如上升边缘)发生之后的预定时间或某时间发生。通过改进或升压施加于跟踪字线TWL的脉冲的边缘，施加于字线WL的脉冲的边缘(例如下降边缘)可以更快地出现，使得施加于字线WL的脉冲可以具有更窄的脉冲宽度。通过减小施加于字线WL的脉冲的脉冲宽度，可以改进存储器器件100’的操作速度。
图4示出了根据一些实施例的示例控制电路310的示意框图。在一些实施例中，控制电路310包括NOR(或非)门410、NAND(与非)门420、逻辑电路430、晶体管P3、P4、N3、N4、锁存器440和反相器450、460。这些组件可以一起操作以生成信号或脉冲，以控制或配置字线控制器114、跟踪升压器电路330和/或跟踪单元325的操作。在一些实施例中，控制电路310包括比图4所示更多、更少或不同的组件。
在一些实施例中，NOR门410是对其输入执行NOR操作的电路或组件。在一些实施例中，NOR门410可以替换为可以执行本文所描述的NOR门410的功能的不同组件。在一种配置中，NOR门410包括耦合到跟踪位线TBL的第一输入端口、耦合到逻辑电路430的第二输入端口以及耦合到NAND门420的第一输入端口的输出端口。在此配置中，NOR门410可以对通过跟踪位线TBL接收到的第一信号以及从逻辑电路430接收的第二信号执行NOR操作。例如，NOR门410可以响应于来自跟踪位线TBL的第一信号和来自逻辑电路430的第二信号具有对应于逻辑值“0”或地电压GND的电压，在输出端口处生成与逻辑值“1”或供电电压VDD对应的电压。例如，响应于i)来自跟踪位线TBL的第一信号或ii)来自逻辑电路430的第二信号中的至少一个具有对应于逻辑值“1”或供电电压VDD的电压，NOR门410可以在输出端口处生成对应于逻辑值“0”或地电压GND的电压。
在一些实施例中，NAND门420是对其输入执行NAND操作的电路或组件。在一些实施例中，NAND门420可以由可以执行本文所描述的NAND门420功能的不同组件代替。在一种配置中，与非门420包括耦合到NOR门410的输出端口的第一输入端口、耦合到逻辑电路430的第二输入端口以及耦合到晶体管P4的栅电极的输出端口。在此配置中，NAND门420可以对从NOR门410的输出端口接收到的第一信号以及从逻辑电路430接收的第二信号执行NAND操作。例如，响应于i)来自NOR门410的输出端口的第一信号或ii)来自逻辑电路430的第二信号中的至少一个具有对应于逻辑值“0”或地电压GND的电压，NAND门420可以在输出端口处生成对应于逻辑值“1”或供电电压VDD的电压。例如，响应于来自NOR门410的输出端口的第一信号和来自逻辑电路430的第二信号具有对应于逻辑值“1”或供电电压VDD的电压，NAND门420可以在输出端口处生成对应于逻辑值“0”或地电压GND的电压。
在一些实施例中，晶体管P4、N3、N4一起操作以生成信号或脉冲，以提供给反相器450、460。晶体管P4可以实施为P型晶体管，并且晶体管N3、N4可以实施为N型晶体管。在一些实施例中，晶体管P4、N3、N4可以替换为可以执行本文所述晶体管P4，N3、N2的功能的不同组件。在一种配置中，晶体管P4包括耦合到NAND门420的输出端口的栅电极，耦合到提供供电电压VDD的金属轨的源电极，以及耦合到晶体管N4的漏电极的漏电极。在一种配置中，晶体管N4包括耦合到逻辑电路430的栅电极，耦合到晶体管N3的漏电极的源电极，以及耦合到晶体管P4的漏电极。在一种配置中，晶体管N3包括用于接收时钟信号CLK的栅电极，耦合到提供地电压GND的金属轨的源电极，以及耦合到晶体管N4的源电极的漏电极。在此配置中，晶体管P4、N4、N3可以一起操作以生成信号或脉冲，以提供给反相器450、460。例如，响应于NAND门420的输出端口具有逻辑值“1”或供电电压VDD，可以禁用晶体管P4以使晶体管P4、N4的漏电极与提供供电电压VDD的金属轨电解耦。例如，响应于NAND门420的输出端口具有逻辑值“0”或地电压GND，启用晶体管P4以将提供供电电压VDD的金属轨电耦合到晶体管P4、N4的漏电极，使得晶体管P4和N4的漏电极可以具有供电电压VDD。例如，响应于i)来自晶体管N4的栅电极处的逻辑电路430的信号或ii)晶体管N3的栅电极处的时钟信号CLK中的至少一个具有逻辑值“0”或地电压GND，可以禁用晶体管N3和/或晶体管N4，以使提供地电压GND的金属轨与晶体管P4、N4的漏电极电解耦。例如，响应于i)来自晶体管N4的栅电极处的逻辑电路430的信号和ii)晶体管N3的栅电极处的时钟信号CLK二者具有逻辑值“1”或供电电压VDD，可以启用晶体管N3、N4以将提供地电压GND的金属轨电耦合到晶体管P4、N4的漏电极，使得晶体管P4、N4的漏电极能够具有地电压GND。
在一些实施例中，锁存器440是可以放大并保持晶体管P4、N4的漏电极或反相器450、460的输入端口处的电压的电路或部件。在一些实施例中，锁存器440可以由能够执行本文所描述的锁存器440的功能的不同组件代替。在一种配置中，锁存器440耦合到晶体管P4、N4的漏电极和反相器450、460的输入端口。在此配置中，当晶体管P4和N4的漏电极处的电压例如在0V～0.3V或0.7V～1.0V之间时，锁存器440可以保持晶体管P4、N4的漏电极处的电压。因此，锁存器440可以向反相器450、460的输入端口提供不太容易受到噪声或故障影响的信号或脉冲。
在一些实施例中，反相器450是可以通过跟踪字线TWL向一个或多个跟踪单元325提供信号或脉冲的电路或组件。在一些实施例中，反相器450可以由可以执行本文所描述的反相器450的功能的不同部件(例如放大器或驱动电路)代替。在一种配置中，反相器450包括耦合到晶体管N4、P4的漏电极的输入端口，以及耦合到跟踪字线TWL的输出端口。在此配置中，反相器450可以通过跟踪字线TWL向跟踪单元325提供具有与晶体管N4、P4的漏电极处的信号或脉冲相反相位的信号或脉冲。
在一些实施例中，反相器460是可以通过线GCKP向字线控制器114提供信号或脉冲的电路或组件。线GCKP可以是耦合在反相器460和字线控制器114之间的金属轨。在一些实施例中，反相器460可以由可以执行本文所述的反相器460的功能的不同组件(例如放大器或驱动电路)代替。在一种配置中，反相器460包括耦合到晶体管N4、P4的漏电极的输入端口，以及耦合到线GCKP的输出端口。在此配置中，反相器460可以通过线GCKP向字线控制器114提供具有与晶体管N4、P4的漏电极处的信号或脉冲相反相位的信号或脉冲。响应于通过线GCKP提供的来自反相器460的信号或脉冲，字线控制器114可以通过字线WL向一个或多个存储器单元125施加脉冲。在一个方面，反相器460与反相器450类似，除了反相器460可能比反相器460尺寸更小或驱动强度更低，因为跟踪字线TWL可以比线GCKP具有更大的寄生电容。
在一种配置中，晶体管P3是可以在跟踪位线TBL处拉高电压的电路或元件。在一些实施例中，晶体管P3实施为P型晶体管。在一些实施例中，晶体管P3可以替换为可以执行本文所描述的晶体管P3功能的不同组件。在一种配置中，晶体管P3包括耦合到线GCKP的栅电极，耦合到提供供电电压VDD的金属轨的源电极，以及耦合到跟踪位线TBL的漏电极。在此配置中，晶体管P3可以响应于线GCKP处的电压，拉高跟踪位线TBL处的电压。例如，响应于线GCKP具有供电电压VDD，晶体管P3可以被禁用，以使提供供电电压的金属轨与跟踪位线TBL电解耦。例如，响应于线GCKP具有地电压GND，晶体管P3可以被启用以将供电电压的金属轨电耦合到跟踪位线TBL，使得跟踪位线TBL可以具有供电电压VDD。
在一些实施例中，逻辑电路430是可以控制或配置控制电路310的组件的操作的电路。逻辑电路430可以实现为任何逻辑电路。在一些实施例中，逻辑电路430可以替换为可以执行本文描述的逻辑电路430的功能的不同组件。在一种配置中，逻辑电路430包括用于接收升压控制信号BST和时钟信号CLK的输入端口。在一种配置中，逻辑电路430包括耦合到NOR门410的第一输出端口，耦合到NAND门420的第二输出端口，提供控制信号480的第三输出端口，以及耦合到晶体管N4的第四输出端口。在一个方面，逻辑电路430可以从外部电路或时序控制器110内的电路接收升压控制信号BST。可以基于用户输入来生成升压控制信号BST，以启用或禁用跟踪字线TWL的升压。例如，响应于升压控制信号BST具有逻辑值“1”或供电电压VDD，逻辑电路430可以生成并提供控制信号480，使得跟踪升压器电路330能够对跟踪字线TWL执行升压。例如，响应于升压控制信号BST具有逻辑值“0”或地电压GND，逻辑电路430可以生成并提供控制信号480，以禁用跟踪升压器电路330对跟踪字线TWL执行升压。在一个方面，逻辑电路430可以从外部电路或时序控制器110内的电路接收时钟信号CLK。逻辑电路430可以根据时钟信号CLK生成并提供具有边缘或脉冲宽度的信号至NOR门410、NAND门420和晶体管N4。例如，响应于跟踪位线TBL处的脉冲的边缘(例如，下降边缘)，逻辑电路430可以生成并提供信号至NOR门410、NAND门420和晶体管N4，以使反相器460在线GCKP处生成具有预定脉冲宽度的脉冲。预定脉冲宽度可以对应于存储器单元125成功执行读取或写入操作的时间段。控制电路310生成的各种信号或脉冲的示例如图5所示。
图5示出了根据一些实施例的示例时序图500，该时序图500显示了脉冲CLK、V_GCKP、V_TWL、V_TBL、V_WL、以及具有字线WL和跟踪字线TWL的升压的存储器器件110'的控制信号480的波形。在一个方面，脉冲V_GCKP是线GCKP处的电压或脉冲。在一个方面，脉冲V_TWL是跟踪字线TWL处的电压或脉冲。在一个方面，脉冲V_TBL是跟踪位线TBL处的电压或脉冲。在一个方面，脉冲V_WL是字线WL处的电压或脉冲。
在一个方面，控制电路310接收时钟信号CLK。时钟信号CLK可以具有上升边缘510。响应于时钟信号CLK的上升边缘510，控制电路310可以在线GCKP处生成脉冲V_GCKP的上升边缘520。例如，响应于时钟信号CLK的上升边缘510，逻辑电路430可以生成启用晶体管N4的信号，从而使两个晶体管N3、N4都能够降低反相器460的输入端口处的电压。响应于反相器460的输入端口处的电压为地电压GND，反相器460可以将线GCKP处的电压设置为供电电压VDD，使得脉冲V_GCKP可以具有上升边缘520。
响应于时钟信号CLK的上升边缘510，控制电路310可以在跟踪字线TWL处生成脉冲V_TWL的上升边缘530。响应于反相器450的输入端口处的电压为地电压GND，反相器450可以将跟踪字线TWL处的电压设置为供电电压VDD。在一个方面，与脉冲V_GCKP的上升边缘520相比，脉冲V_TWL的上升边缘530延迟，因为跟踪字线TWL可能具有比线GCKP更大的电容负载或更大的寄生电容。在一个方面，可以启用跟踪升压器电路330以使脉冲V_TWL的上升边缘530升压。例如，如果升压控制信号BST具有逻辑值“1”或供电电压，则逻辑电路430可以响应于时钟信号CLK的上升边缘510生成具有预定脉冲宽度560的控制信号480，并向跟踪升压器电路330提供控制信号480。脉冲宽度560可以对应于脉冲V_TWL的上升边缘530的预定时间。当脉冲480具有逻辑高值“1”或供电电压VDD时，可以启用跟踪升压器电路330并使脉冲V_TWL的上升边缘530升压，从而脉冲V_TWL可以具有更快或更急剧的上升边缘530。
响应于脉冲V_TWL的上升边缘530，跟踪位线TBL处的脉冲V_TBL可以具有下降边缘540。例如，响应于脉冲V_TWL的上升边缘530，跟踪单元325可以降低跟踪位线TBL处的电压。在一个方面，响应于施加于存储器单元125的脉冲，跟踪位线TBL的下降边缘540可以指示或模拟存储器单元125的响应时间。
响应于脉冲V_GCKP的上升边缘520，字线WL处的脉冲V_WL可以具有上升边缘550。例如，字线控制器114可以通过字线GCKP接收脉冲V_GCKP。响应于脉冲V_GCKP的上升边缘520，字线控制器114可以生成具有上升边缘550的脉冲V_WL。在一个方面，与跟踪字线TWL处的脉冲V_TWL的上升边缘530相比，字线WL处的脉冲V_WL的上升边缘550被延迟，因为字线WL可以比跟踪字线TWL具有更大的负载或更大的寄生电容。在一个方面，升压器电路350可以使脉冲V_WL的上升边缘550升压，使得脉冲V_WL可以具有更快或更急剧的边缘550。
在一个方面，响应于跟踪位线TBL处的脉冲V_TBL的下降边缘540，控制电路310生成跟踪字线TWL处的脉冲V_TWL的下降边缘575，并且生成线GCKP处的脉冲V_GCKP的下降边缘570。例如，逻辑电路430可以生成信号，并将信号施加于NOR门410、NAND门420和晶体管N4，以在跟踪位线TBL处的脉冲V_TBL的下降边缘540经过预时序间段之后，启用晶体管P4并禁用晶体管N4。预定时序段可以对应于确保存储器单元125正确执行读取或写入操作的时间段。通过启用晶体管P4，反相器450、460的输入端口处的电压可以拉高至供电电压VDD。通过拉高反相器450的输入端口处的电压，反相器450可以在跟踪字线TWL处生成脉冲V_TWL的下降边缘575。此外，通过升压反相器460的输入端口处的电压，反相器460可以生成线GCKP处脉冲V_GCKP的下降边缘570。时钟信号CLK可以在脉冲V_GCKP的下降边缘570之后具有下降边缘。
在一个方面，响应于线GCKP处的脉冲V_GCKP的下降边缘570，控制电路310使跟踪位线TBL处的脉冲V_TBL具有上升边缘580，且字线WL处的脉冲V_WL具有下降边缘590。例如，响应于脉冲V_GCKP的下降边缘570，晶体管P3可以被启用以将跟踪位线TBL处的电压拉高到供电电压VDD，使得脉冲V_TBL可以具有上升边缘580。此外，响应于脉冲V_GCKPI的下降边缘570，字线控制器114可以生成脉冲V_WL的下降边缘590。在一个方面，由于脉冲V_GCKP的下降边缘570是在从脉冲V_TBL的下降缘540经过预定时序段之后生成的，因此字线WL处的脉冲V_WL可以具有足够的脉冲宽度，以确保存储器单元125的正确读/写操作。
有利地，所公开的具有跟踪升压器电路330的存储器器件100'可以实现改进的性能。在一个方面，可以根据跟踪单元325的时序响应，生成施加于存储器单元125的组的字线WL的脉冲V_WL，以确保存储器单元125的组的正确读/写操作。在一种配置中，字线WL可以具有大的寄生电容或大的电容负载。这种大寄生电容或大电容负载可能会降级脉冲V_WL的边缘550。为了改进施加于字线WL的脉冲V_WL的边缘550，可以实施升压器电路350。例如，升压器电路350可以加快施加于字线WL的脉冲V_WL中的状态从一种状态到另一种状态的转换，从而使脉冲V_WL具有更快或更急剧的边缘550。然而，当对字线WL而不是跟踪字线TWL执行升压时，跟踪单元325不能很好地模拟或复制存储器单元125的组的行为或特性。通过实施跟踪升压器电路330以升压耦合到跟踪单元325的跟踪字线TWL处的脉冲V_TWL的边缘(例如，上升边缘530)，跟踪单元325可以更好地模拟或预测耦合到字线WL的存储器单元125的组的行为或特性。此外，可以基于施加于跟踪字线TWL的脉冲V_TWL的边缘530来生成施加于字线WL的脉冲V_WL的边缘590(例如，下降边缘)。通过改进或升压施加于跟踪字线TWL的脉冲V_TWL的边缘530，施加于字线WL的脉冲V_WL的边缘590可以更快地出现，使得施加于字线WL的脉冲V_VL可以具有更窄的脉冲宽度。通过减小施加于字线WL的脉冲V_WL的脉冲宽度，可以改进存储器器件100’的操作速度。
图6A示出了根据一些实施例的当禁用字线WL和跟踪字线TWL时存储器器件100'的脉冲CLK、V_TWL、V_WL波形的示例时序图600A。图6B示出了根据一些实施例的当启用升压字线WL和跟踪字线TWL时存储器器件100'的脉冲CLK、V_TWL、V_WL波形的示例时序图600B。在一个方面，控制电路310可以根据升压控制信号BST选择性地启用或禁用升压。例如，当不对字线WL执行升压时，升压控制信号BST可以具有逻辑值“0”或地电压GND，以绕过跟踪升压器电路330的升压，使得字线WL处的脉冲V_WL可以具有上升边缘552，且跟踪字线TWL处的脉冲V_TWL可以没有升压的上升边缘532，如图6A所示。例如，当对字线WL执行升压时，升压控制信号BST可以具有逻辑值“1”或供电电压VDD，以启用跟踪升压器电路330进行升压，从而字线WL的脉冲V_WL可以具有上升边缘550，且跟踪字线TWL的脉冲V_TWL可以具有升压的上升边缘530，如图6B所示。在一个方面，可以选择性地执行升压，使得脉冲V_TWL可以具有接近脉冲V_WL的边缘550的边缘530。
图7示出了根据一些实施例的示例跟踪升压器电路330A的示意框图。在一些实施例中，跟踪升压器电路330A包括晶体管P5和NAND门710。在一些实施例中，晶体管P5实施为P型晶体管。这些组件可以一起操作以升压或修改跟踪字线TWL处的脉冲V_TWL的边缘(例如上升边缘)。在一些实施例中，跟踪升压器电路330A包括比图7所示更多、更少或不同的组件。
在一些实施例中，NAND门710是可以对脉冲V_TWL和信号booster_en执行NAND操作的电路或组件，以生成信号boostb。信号booster_en可以是来自逻辑电路430的控制信号480，也可以是基于控制信号480生成的。信号boostb可以是控制晶体管P5操作的信号。在一些实施例中，NAND门710可以由可以执行本文所描述的NAND门710功能的不同组件代替。在一种配置中，NAND门710包括耦合到跟踪字线TWL的第一输入端口，用于接收升压启用信号booster_en的第二输入端口，以及耦合到晶体管P5的栅电极的输出端口。在此配置中，NAND门710可以对跟踪字线TWL处的脉冲V_TWL和信号booster_en执行NAND操作，以在输出端口处生成信号boostb。例如，响应于i)跟踪字线TWL处的脉冲V_TWL和ii)信号booster_en中的至少一个具有逻辑值“0”或地电压GND，NAND门710可以生成具有逻辑值“1”或供电电压VDD的信号boostb。例如，响应于i)跟踪字线TWL处的脉冲V_TWL和ii)信号booster_en二者具有逻辑值“1”或供电电压VDD，NAND门710可以生成具有逻辑值‘0’或地电压GND的信号boostb。
在一些实施例中，晶体管P5是根据信号boostb可以选择性地拉高跟踪字线TWL处的电压以执行升压的电路或部件。在一些实施例中，晶体管P5可以替换为可以执行晶体管P5的功能的不同组件。在一种配置中，晶体管P5包括耦合到NAND门710的输出端口的栅电极，耦合到提供供电电压VDD的金属导轨的源电极，以及耦合到跟踪字线TWL或NAND门710的第一输入端口的漏电极。在此配置中，晶体管P5可以根据信号boostb选择性地拉高跟踪字线T_WL处的电压。例如，逻辑电路430可以生成具有逻辑值“1”或供电电压VDD的信号booster_en，以在跟踪字线TWL处的脉冲V_TWL的上升边缘(例如，边缘530)期间启用升压。当信号booster_en具有逻辑值“1”或供电电压VDD以启用升压时，可以启用晶体管P5以辅助增加或拉高跟踪字线TWL处的电压至供电电压VDD，从而使脉冲V_TWL具有更快的边缘(例如边缘530)。逻辑电路430可以生成具有逻辑值“0”或地电压GND的信号booster_en，以在预测跟踪字线TWL处的脉冲V_TWL的下降边缘(例如，边缘575)出现之前禁用升压。响应于信号booster_en具有逻辑值“0”或地电压GND，晶体管P5可以被禁用，而无论跟踪字线TWL处的脉冲V_TWL如何。
根据一些实施例，8A示出了示例跟踪升压器电路330B的示意框图。跟踪升压器电路330B类似于图7中的跟踪升压器电路330A，除了跟踪升压器电路330B包括升压控制电路820。因此，为了简洁起见，这里省略了对其重复部分的详细描述。
在一个方面，升压控制电路820是在跟踪字线TWL处的脉冲V_TWL的下降边缘575之前自动禁用升压的电路或部件。在一些实施例中，升压控制电路820实施为逻辑电路。例如，如图8B所示，升压控制电路820包括NOR门830和延迟单元840。延迟单元840可以具有偶数个级联的反相器。
在一种配置中，NOR门830包括耦合到跟踪字线TWL的第一输入端口，接收信号booster_enb的第二输入端口，以及耦合到延迟单元840的输入端口的输出端口。信号booster_enb可以是来自逻辑电路430的控制信号480或基于控制信号480生成。信号booster_enb可以具有信号booster_en的反相相位。在一种配置中，延迟单元840包括耦合到NAND门710的第二输入端口的输出端口。在此配置中，NOR门830可以对跟踪字线TWL的脉冲V_TWL和信号booster_enb处执行NOR操作，以在输出端口生成信号835。例如，响应于i)跟踪字线TWL处的脉冲V_TWL和ii)信号booster_enb二者具有逻辑值“0”或地电压GND，NOR门830可以生成具有逻辑值‘1’或供电电压VDD的信号835。例如，响应于i)跟踪字线TWL处的脉冲V_TWL和ii)信号booster_enb中的至少一个具有逻辑值“1”或供电电压VDD，NOR门830可以生成具有逻辑值为“0”或地电压GND的信号835。
在一个方面，延迟单元840是使信号835延迟以生成延迟信号845的电路或组件。在一些实施例中，延迟单元840实施为偶数个级联的反相器。在一些实施例中，延迟单元840可以由可以执行本文描述的延迟单元840的功能的不同电路代替。在一个方面，延迟单元840将信号835延迟预定量。预定量可以至少是跟踪字线TWL处的脉冲V_TWL的上升边缘530完成从地电压GND到供电电压VDD的过渡的预定时间，且小于跟踪字线上TWL的脉冲V_TWL的下降边缘575开始从供电电压VDD到地电压GD的过渡的预定时间。延迟单元840可以向NAND门710的第二输入端口提供信号845。
有利地，跟踪升压器电路330B可以在脉冲V_TWL的上升边缘530之后自动禁用升压。通过自动控制启用或禁用跟踪字线TWL的升压的时序，逻辑电路430可以以简单架构实施，因为逻辑电路430可以提供具有直流电压(或固定电压)的信号booster_enb，而不是具有改变状态以禁用脉冲V_TWL下降边缘575的升压的脉冲。
图9示出了根据一些实施例的示例跟踪升压器电路330C的示意框图。跟踪升压器电路330C类似于图7中的跟踪升压器电路330A，除了跟踪升压器电路330C包括反相器910，而不是NAND门710，并且包括耦合到晶体管P5的晶体管P6。因此，为了简洁起见，这里省略了对其重复部分的详细描述。
在一些实施例中，反相器910是可以在跟踪字线TWL处生成具有脉冲V_TWL的反相相位的信号boostb的电路或组件。在一些实施例中，反相器910可以替换为可以执行本文所述反相器910的功能的不同组件。在一种配置中，反相器910包括耦合到跟踪字线TWL的输入端口和耦合到晶体管P5的栅电极的输出端口。在此配置中，反相器910可以生成具有脉冲V_TWL的反相相位的信号boostb，并向晶体管P5的栅电极提供信号boostb。
在一些实施例中，根据信号booster_enb，晶体管P6是可以启用或禁用晶体管P5的电路或组件。在一些实施例中，晶体管P6实施为P型晶体管。在一些实施例中，晶体管P6可以替换为可以执行本文所述晶体管P6功能的不同组件。在一种配置中，晶体管P6包括用于接收信号booster_enb的栅电极，耦合到提供供电电压VDD的金属轨的源电极，以及耦合到晶体管P5的源电极的漏电极。在此配置中，晶体管P6可以作为开关操作，以根据信号booster_enb启用或禁用晶体管P5进行的升压。例如，响应于信号booster_enb具有逻辑值“0”或地电压，晶体管P6可以电耦合向晶体管P5的源电极提供电源电压的金属轨，以允许晶体管P5使脉冲V_TWL的边缘(例如边缘530)升压。例如，响应于信号booster_enb具有逻辑值“1”或供电电压VDD，晶体管P6可以使提供供电电压的金属轨从晶体管P5的源电极电解耦，以防止晶体管P5使脉冲V_TWL的边缘(例如边缘530)升压。
图10A示出了根据一些实施例的示例跟踪升压器电路330D的示意框图。跟踪升压器电路330D类似于图9中的跟踪升压器电路330C，除了跟踪升压器电路330D包括升压控制电路1020。因此，为了简洁起见，这里省略了对其重复部分的详细描述。
在一个方面，升压控制电路1020是可以在跟踪字线TWL处的脉冲V_TWL的下降边缘575之前自动禁用升压的电路或部件。在一些实施例中，升压控制电路1020实施为逻辑电路。升压控制电路1020类似于图8A和图8B的升压控制电路820，除了升压控制电路1020包括延迟单元1040而不是延迟单元840。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
在一个方面，延迟单元1040包括奇数个级联的反相器。在一些实施例中，延迟单元1040可以替换为可以执行本文描述的延迟单元1040的功能的不同电路。在一个方面，延迟单元1040将信号835延迟预定量。预定量可以至少是跟踪字线TWL处的脉冲V_TWL的上升边缘530完成从地电压GND到供电电压VDD的过渡的预定时间，并且小于跟踪字线T_WL处脉冲V_TWL的下降边缘575开始从供电电压VDD到地电压GD的过渡的预定时间。因为延迟单元1040包括奇数个反相器，所以信号1045可以具有信号845的反相相位。延迟单元1045可以向晶体管P6的栅电极提供信号1045，以启用或禁用晶体管P6。
有利地，跟踪升压器电路330D可以在脉冲V_TWL的上升边缘530之后自动禁用升压。通过自动控制启用或禁用跟踪字线TWL的升压的时序，逻辑电路430可以以简单架构现实施，因为逻辑电路430可以提供具有直流电压(或固定电压)的信号booster_enb，而不是具有改变状态以禁用脉冲V_TWL的下降边缘575的升压的脉冲。
图11显示了根据一些实施例操作具有跟踪字线TWL的升压的存储器器件100'的方法1100的流程图。在一些实施例中，方法1100由控制器(例如，存储器控制器105)执行。在一些实施例中，方法1100由其他实体执行。在一些实施例中，在写入阶段或读取阶段执行方法1100。在一些实施例中，方法1100包括比图11所示更多、更少或不同的步骤。
在一种方法中，1110，存储器控制器105生成第一脉冲V_TWL以施加于跟踪字线TWL。存储器控制器105(或控制电路310)可以从外部组件或时序控制器110接收时钟信号CLK。存储器控制器105(或控制电路310)可以检测时钟信号CLK的上升边缘(例如，上升边缘510)。响应于时钟信号CLK的上升边缘(例如，上升边缘510)，存储器控制器105(或控制电路310)可以在线GCKP处生成脉冲V_GCKP的上升边缘(例如，上升边缘520)。此外，响应于时钟信号CLK的上升边缘(例如，上升边缘510)，存储器控制器105(或控制电路310)可以在跟踪字线TWL处生成第一脉冲(例如，脉冲V_TWL)的第一边缘(例如，上升边缘530)。
在一种方法中，1120，存储器控制器105(或跟踪升压器电路330)使第一脉冲(例如，脉冲V_TWL)的第一边缘(例如，上升边缘530)升压。例如，跟踪升压器电路330可以调整第一脉冲(例如，脉冲V_TWL)以具有更快的边缘(例如，上升边缘530)。
在一种方法中，1130，存储器控制器105(或控制电路310)向跟踪字线TWL施加第一脉冲(例如，脉冲V_TWL)。在一个方面，可以通过跟踪字线TWL向跟踪单元325施加具有升压的第一边缘(例如，上升边缘530)的第一脉冲(例如，脉冲V_TWL)。响应于施加于跟踪单元325的第一脉冲(例如，脉冲V_TWL)，跟踪单元325可以在跟踪位线TBL处生成第二脉冲(例如脉冲V_TBL)。
在一种方法中，1140，存储器控制器105(或字线控制器114)生成第三脉冲(或脉冲V_WL)以施加于字线WL。例如，字线控制器114可以在线GCKP处接收脉冲V_GCKP。响应于线GCKP处的脉冲V_GCKP的上升边缘520，字线控制器114可以在字线WL处生成脉冲V_WL的上升边缘550。
在一种方法中，1150，存储器控制器105(或升压器电路350)使第三脉冲(例如，脉冲V_WL)的第二边缘(例如，上升边缘550)升压。
在一种方法中，1160，存储器控制器105(或升压器电路350)向字线WL施加具有升压的第二边缘(例如上升边缘550)的第三脉冲(例如脉冲V_WL)。在一个方面，存储器控制器105(或控制电路310)可以接收第二脉冲(例如脉冲V_TBL)，并基于第二脉冲设置第三脉冲(例如，脉冲V_WL)的脉冲宽度。例如，在第二脉冲(例如，脉冲V_TBL)的下降边缘(例如，下降边缘540)经过预定时间之后，存储器控制器105(或控制电路310)可以在线GCKP处生成脉冲V_GCKP的下降边缘570。预定时间可以是在字线WL处施加脉冲V_WL以确保存储器单元125的正确读取/写入操作的时间。响应于脉冲V_GCKP的下降边缘(例如，下降边缘570)，存储器控制器105(或字线控制器114)可以生成第三脉冲(例如，脉冲V_VL)的下降边缘。因此，脉冲V_WL可以具有基于脉冲V_TWL的上升边缘530或脉冲V_TBL的下降边缘540设置或确定的脉冲宽度。
有利地，所公开的具有跟踪升压器电路330的存储器器件100'可以实现改进的性能。在一个方面，可以根据跟踪单元325的时序响应，生成施加于存储器单元125的组的字线WL的脉冲V_WL，以确保存储器单元125的组的正确读取/写入操作。在一个方面，字线WL可以具有大的寄生电容或大的电容负载。这种大寄生电容或大电容负载可能会降级脉冲V_WL的边缘550。为了改善施加于字线WL的脉冲V_WL的边缘550，可以实施升压器电路350。例如，升压器电路350可以加速施加于字线WL的脉冲V_WL中的状态从一种状态到另一种状态的转换，从而使脉冲V_WL具有更快或更急剧的边缘550。然而，当对字线WL而不是跟踪字线TWL执行升压时，跟踪单元325不能很好地模拟或复制存储器单元125的组的行为或特性。通过实施跟踪升压器电路330以使耦合到跟踪单元325的跟踪字线TWL处的脉冲V_TWL的边缘(例如，边缘530)升压，跟踪单元326可以更好地模拟或预测耦合到字线WL的存储器单元125的组的行为或特性。此外，可以基于施加于跟踪字线TWL的脉冲V_TWL的边缘530来生成施加于字线WL的脉冲V_WL的边缘590(例如，下降边缘)。通过改进或升压施加于跟踪字线TWL的脉冲V_TWL的边缘530，施加于字线WL的脉冲V_WL的边缘590可以更快地出现，从而施加于字线WL的脉冲V_VL可以具有更窄的脉冲宽度。通过减小施加于字线WL的脉冲V_WL的脉冲宽度，可以改进存储器器件100’的操作速度。
现在参考图12，显示了根据本公开的一些实施例的计算系统1200的示例框图。可以由电路或布局设计师使用计算系统1200进行集成电路设计。本文中使用的“电路”是电气元件(诸如电阻器、晶体管、开关、电池、电感器或其他类型的半导体器件)的互连，这些元件被配置用于实现所需的功能。计算系统1200包括与存储器器件1210相关联的主设备1205。主设备1205可以配置为接收来自一个或多个输入设备1215的输入，并向一个或更多输出设备1220提供输出。主设备1205可以配置为与存储器器件1210、输入设备1210和输出设备1220分别经由适当的接口1225A、1225B和1225C通信。计算系统1200可以在各种计算设备中实施，诸如计算机(例如，台式机、笔记本电脑、服务器、数据中心等)、平板电脑、个人数字助理、移动设备、其他手持或便携式设备，或者适合使用主设备1205执行原理图设计和/或布局设计的任何其他计算单元。
输入设备1215可以包括将信息(例如数据)输入到主设备并向主设备发送指令的各种输入技术中的任何一种，诸如键盘、手写笔、触摸屏、鼠标、轨迹球、键盘、麦克风、语音识别、运动识别、遥控器、输入端口、一个或多个按钮、拨号盘、操纵杆以及与主设备1205相关联并允许外部源(诸如用户(例如电路或布局设计者))发送指令至主设备的任何其他输入外围设备。类似地，输出设备1220可以包括多种输出技术，诸如外部存储器、打印机、扬声器、显示器、麦克风、发光二极管、耳机、视频设备，以及配置为从主设备1205接收信息(例如，数据)的任何其他输出外围设备。输入到主设备1205和/或从主设备输出的“数据”可以包括各种文本数据、电路数据、信号数据、半导体设备数据、图形数据、它们的组合中的任何一种，或适合使用计算系统1200处理的其他类型的模拟和/或数字数据。
主设备1205包括一个或多个处理单元/处理器(诸如中央处理器(“CPU”)核心1230A…1230N)，或者是与一个或多个处理单元/处理器(诸如中央处理器(“CPU”)核心1230A…1230N)关联的。CPU核心1230A…1230N可以实施为专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)或任何其他类型的处理单元。CPU核心1230A…1230N中的每个都可以配置为执行用于运行主设备1205的一个或多个应用的指令。在一些实施例中，用于运行一个或多个应用的指令和数据可以储存在存储器器件1210中。主设备1205也可以被配置为在存储器器件1210中储存运行一个或更多应用的结果。因此，主设备1205可以被配置成请求存储器器件1210来执行各种操作。例如，主设备1205可以请求存储器器件1210读取数据、写入数据、更新或删除数据，和/或执行管理或其他操作。主设备1205可以配置为运行的一个应用可以是标准单元应用1235。标准单元应用1235可以是计算机辅助设计或电子设计自动化软件套件的部分，主设备1205的用户可以使用该软件来使用、创建或修改电路的标准单元。在一些实施例中，执行或运行标准单元应用1235的指令可以存储在存储器器件1210中。标准单元应用1235可以由一个或多个CPU核心1230A…1230N使用来自存储器器件1210的与标准单元应用相关联的指令执行。在一个示例中，标准单元应用1235允许用户利用预先生成的存储器器件100(或存储器器件100’)或存储器器件200(或存储器器件100’)的部分的原理图和/或布局设计来辅助集成电路设计。在集成电路的布局设计完成之后，可以根据布局设计由制造设施制造集成电路的多个，例如，包括存储器器件100(或存储器器件100')，或存储器器件100的任何部分(或存储装置100')。
仍然参考图12，存储器器件1210包括存储器控制器1240，存储器控制器1240被配置为从存储器阵列1245读取数据或将数据写入存储器阵列1245。存储器阵列1245可以包括各种易失性和/或非易失性存储器。例如，在一些实施例中，存储器阵列1245可以包括NAND闪存核心。在其他实施例中，存储器阵列1245可以包括NOR闪存核心、静态随机存取存储器(SRAM)，以及适合在存储器阵列中使用的其他类型的存储器核心。存储器阵列1245内的存储器可由存储器控制器1240单独地和独立地控制。换句话说，存储器控制器1240可以配置为单独地和独立地与存储器阵列1245内的每个存储器通信。通过与存储器阵列1245通信，存储器控制器1240可以配置为响应于从主设备1205接收的指令从存储器阵列读取数据或向存储器阵列写入数据。虽然显示为存储器器件1210的部分，但在一些实施例中，存储器控制器1240可以是主设备1205的部分，也可以是计算系统1200的另一个组件的部分并与存储器器件1210相关联。存储器控制器1240可以以软件、硬件、固件或其组合实施为逻辑电路，以执行本文描述的功能。例如，在一些实施例中，存储器控制器1240可以配置为在接收到来自主设备1205的请求时检索储存在存储器器件1210的存储器阵列1245中的与标准单元应用1235相关联的指令。
应该理解，图12中仅显示和描述了计算系统1200的一些组件。但是，计算系统1200可能包括其他组件，诸如各种电池和电源、网络接口、路由器、交换机、外部存储系统、控制器等。一般来说，计算系统1200可以包括在执行本文描述的功能时需要或认为需要的各种硬件、软件和/或固件组件中的任何一个。类似地，主设备1205、输入设备1215、输出设备1220和包括存储器控制器1240和存储器阵列1245的存储器器件1210可以包括在执行本文描述的功能时被认为是必要的或理想的其他硬件、软件和/或固件组件。
在本发明的一个方面中，公开了一种存储器器件。在一些实施例中，存储器器件包括耦合到字线的存储器单元组。在一些实施例中，存储器器件包括耦合到跟踪字线和跟踪位线的跟踪单元。在一些实施例中，存储器器件包括耦合到跟踪字线的跟踪升压器电路。在一些实施例中，跟踪升压器电路用于升压施加于跟踪字线的第一脉冲的第一边缘。在一些实施例中，跟踪单元用于响应于第一脉冲具有升压的第一边缘而在跟踪位线上生成第二脉冲。在一些实施例中，存储器器件包括字线控制器，该字线控制器用于基于第二脉冲将第三脉冲施加于字线。
在一些实施例中，存储器器件还包括升压器电路，升压器电路耦合到存储器单元组，升压器电路用于升压施加于字线的第三脉冲的第二边缘。
在一些实施例中，跟踪升压器电路用于响应于控制信号具有第一状态而选择性地升压第一脉冲的第一边缘。
在一些实施例中，跟踪单元用于响应于第一脉冲的升压的第一边缘而在跟踪位线上生成第二脉冲的第二边缘。
在一些实施例中，字线控制器基于第二脉冲的第二边缘将第三脉冲的第三边缘施加于字线。
在一些实施例中，其中，第一边缘是第一脉冲的上升边缘，其中，第二边缘是第二脉冲的下降边缘，并且其中，第三边缘是第三脉冲的下降边缘。
在一些实施例中，跟踪升压器电路包括：NAND门，包括耦合到跟踪字线的第一输入端口；以及晶体管。晶体管包括：栅电极，耦合到NAND门的输出端口的，和漏电极，耦合到跟踪字线。
在一些实施例中，NAND门包括第二输入端口，第二输入端口用于接收控制信号以启用或禁用跟踪升压器电路。
在一些实施例中，跟踪升压器电路包括延迟单元，延迟单元耦合在跟踪字线和NAND门的第二输入端口之间。
在一些实施例中，晶体管为P型晶体管。
在一些实施例中，跟踪升压器电路包括：反相器，包括耦合到跟踪字线的输入端口；以及晶体管。晶体管包括：栅电极，耦合到反相器的输出端口，和漏电极，耦合到跟踪字线。
在一些实施例中，跟踪升压器电路包括另外的晶体管。另外的晶体管包括：漏电极，耦合到晶体管的源电极，和栅电极，用于接收控制信号以启用或禁用跟踪升压器电路。
在一些实施例中，跟踪升压器电路包括另外的晶体管，另外的晶体管包括耦合到晶体管的源电极的漏电极；和延迟单元，耦合在跟踪字线和另外的晶体管的栅电极之间。
在一些实施例中，晶体管和另外的晶体管是相互串联连接的P型晶体管。
在本发明的另一方面，公开了一种存储器器件。在一些实施例中，存储器器件包括存储器阵列。在一些实施例中，存储器阵列包括耦合到位线的第一组存储器单元。第一组存储器单元中的至少一个耦合到第一字线。在一些实施例中，存储器阵列包括耦合到第二字线的第二组存储器单元。在一些实施例中，第二组存储器单元具有比第一组存储器单元更大数量的存储器单元。在一些实施例中，存储器器件包括耦合到第一字线的第一升压器电路。在一些实施例中，第一升压器电路用于升压施加于第一字线的第一脉冲的第一边缘。在一些实施例中，第一组存储器单元中的至少一个用于响应于第一脉冲具有升压的第一边缘而在位线上生成第二脉冲。在一些实施例中，存储器器件包括字线控制器，该字线控制器被配置为基于第二脉冲将第三脉冲施加于第二字线。在一些实施例中，存储器器件包括耦合到第二字线的第二升压器电路。在一些实施例中，第二升压器电路用于升压施加于第二字线的第三脉冲的第二边缘。
在一些实施例中，第一组存储器单元中的至少一个响应于第一脉冲的升压的第一边缘而在位线上生成第二脉冲的第三边缘。
在一些实施例中，字线控制器用于基于第二脉冲的第三边缘而在第二边缘之后施加第三脉冲的第四边缘。
在一些实施例中，其中，第一边缘是第一脉冲的上升边缘，其中，第二边缘是第三脉冲的上升边缘，其中，第三边缘是第二脉冲的下降边缘，并且其中，第四边缘是第三脉冲的下降边缘。
在本发明的另一方面，公开了一种操作存储器器件的方法。在一些实施例中，该方法包括通过存储器控制器生成具有第一边缘的第一脉冲。在一些实施例中，该方法包括通过存储器控制器升压第一脉冲的第一边缘。在一些实施例中，该方法包括通过存储器控制器将具有升压的第一边缘的第一脉冲施加于耦合到跟踪单元的跟踪字线。在一些实施例中，跟踪单元用于响应于第一脉冲具有升压的第一边缘而在耦合到跟踪单元的跟踪位线上生成第二脉冲。在一些实施例中，该方法包括通过存储器控制器生成第三脉冲。在一些实施例中，该方法包括通过存储器控制器升压第三脉冲的第二边缘。在一些实施例中，该方法包括通过存储器控制器将具有升压的第二边缘的第三脉冲施加于耦合到存储器单元组的字线。第三脉冲具有基于跟踪位线上的第二脉冲的脉冲宽度。
在一些实施例中，其中，跟踪单元用于响应于第一脉冲的升压的第一边缘而在跟踪位线上生成第二脉冲的第三边缘，并且其中，通过存储器控制器基于第二脉冲在跟踪位线上生成第三脉冲包括，通过存储器控制器基于第二脉冲的第三边缘在第三脉冲的第二边缘之后生成第三脉冲的第四边缘。
术语“耦合”及其变体包括两个成员直接或间接地彼此连接。术语“电耦合”及其变体包括通过导电材料(例如金属或铜痕迹)将两个构件直接或间接连接到另一个构件。这种连接可以是固定的(例如，永久的或固定的)或可移动的(例如：可移动的或可释放的)。这种连接可以通过两个构件直接耦合或相互耦合来实现，两个构件使用单独的中间构件相互耦合，任何附加的中间构件彼此耦合，或者两个构件通过中间构件相互连接，中间构件与两个构件中的一个整体形成一个单一的整体。如果“耦合”或其变体被附加术语(例如，直接耦合)修改，则上述“耦合”的一般定义被附加术语的简单语言含义修改(例如，“直接耦合”是指两个构件的连接，没有任何单独的中间成员)，导致定义比上面提供的“耦合”的一般定义更窄。这种耦合可以是机械、电气或流体的。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
存储器单元组，耦合到字线；
跟踪单元，耦合到跟踪字线和跟踪位线；
跟踪升压器电路，耦合到所述跟踪字线，所述跟踪升压器电路用于升压施加于所述跟踪字线的第一脉冲的第一边缘，所述跟踪单元用于响应于所述第一脉冲具有升压的所述第一边缘而在所述跟踪位线上生成第二脉冲；以及
字线控制器，用于基于所述第二脉冲将第三脉冲施加于所述字线。
2.根据权利要求1所述的存储器器件，还包括：
升压器电路，耦合到所述存储器单元组，所述升压器电路用于升压施加于所述字线的所述第三脉冲的第二边缘。
3.根据权利要求1所述的存储器器件，其中，所述跟踪升压器电路用于响应于控制信号具有第一状态而选择性地升压所述第一脉冲的所述第一边缘。
4.根据权利要求1所述的存储器器件，其中，所述跟踪单元用于响应于所述第一脉冲的升压的所述第一边缘而在所述跟踪位线上生成所述第二脉冲的第二边缘。
5.根据权利要求4所述的存储器器件，其中，所述字线控制器基于所述第二脉冲的所述第二边缘将所述第三脉冲的第三边缘施加于所述字线。
6.根据权利要求5所述的存储器器件，
其中，所述第一边缘是所述第一脉冲的上升边缘，
其中，所述第二边缘是所述第二脉冲的下降边缘，并且
其中，所述第三边缘是所述第三脉冲的下降边缘。
7.根据权利要求1所述的存储器器件，其中，所述跟踪升压器电路包括：
与非门，包括耦合到所述跟踪字线的第一输入端口；以及
晶体管，所述晶体管包括：
栅电极，耦合到与非门的输出端口，和
漏电极，耦合到所述跟踪字线。
8.根据权利要求7所述的存储器器件，其中，所述与非门包括第二输入端口，所述第二输入端口用于接收控制信号以启用或禁用所述跟踪升压器电路。
9.一种存储器器件，包括：
存储器阵列，所述存储器阵列包括：
第一组存储器单元，耦合到位线，所述第一组存储器单元中的至少一个耦合到第一字线，和
第二组存储器单元，耦合到第二字线，其中，所述第二组存储器单元具有比所述第一组存储器单元更大数量的存储器单元；
第一升压器电路，耦合到所述第一字线，所述第一升压器电路用于升压施加于所述第一字线的第一脉冲的第一边缘，所述第一组存储器单元中的所述至少一个用于响应于所述第一脉冲具有升压的所述第一边缘而在所述位线上生成第二脉冲；
字线控制器，用于基于所述第二脉冲将第三脉冲施加于所述第二字线；以及
第二升压器电路，耦合到所述第二字线，所述第二升压器电路用于升压施加于所述第二字线的所述第三脉冲的第二边缘。
10.一种形成存储器器件的方法，包括：
通过存储器控制器生成具有第一边缘的第一脉冲；
通过所述存储器控制器升压所述第一脉冲的所述第一边缘；
通过所述存储器控制器将具有升压的所述第一边缘的所述第一脉冲施加于耦合到跟踪单元的跟踪字线，所述跟踪单元用于响应于所述第一脉冲具有升压的所述第一边缘而在耦合到所述跟踪单元的跟踪位线上生成第二脉冲；
通过所述存储器控制器生成第三脉冲；
通过所述存储器控制器升压所述第三脉冲的第二边缘；以及
通过所述存储器控制器将具有升压的所述第二边缘的所述第三脉冲施加于耦合到存储器单元组的字线，所述第三脉冲具有基于所述跟踪位线上的所述第二脉冲的脉冲宽度。
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