CN220895196U - 记忆体装置 - Google Patents

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Abstract

一种记忆体装置。在一个态样中，记忆体装置包括一组记忆体单元。在一个态样中，此记忆体装置包括沿着一方向延伸的第一位元线。此第一位元线可耦合到沿着此方向设置的此组记忆体单元的子集。在一个态样中，此记忆体装置包括沿着此方向延伸的第二位元线。在一个态样中，此记忆体装置包括耦合在此第一位元线与此第二位元线之间的开关。本揭示实施例的配置有助于改善记忆体装置的效率。

Description

记忆体装置
技术领域
本揭示的一实施例是关于一种记忆体装置，特别是关于一种具有驱动电路的记忆体装置。
背景技术
电子装置(如计算机、可携式设备、智能手机、物联网(internet of thing,IoT)装置等)的发展促使对记忆体装置的需求增加。大体上，记忆体装置可为挥发性记忆体装置或非挥发性记忆体装置。挥发性记忆体装置可在提供电力时储存数据，但一旦电力关闭，可能会遗失储存的数据。与挥发性记忆体装置不同，非挥发性记忆体装置即使在电力关闭后亦可保留数据，但可能比挥发性记忆体装置慢。
实用新型内容
在一些实施例中，提供一种记忆体装置。记忆体装置包含一组记忆体单元、沿着一方向延伸的第一位元线、沿着此方向延伸的第二位元线及开关。第一位元线耦合到沿着此方向设置的此组记忆体单元的子集。开关耦合在第一位元线与第二位元线之间。
在一些实施例中提供一种记忆体装置。记忆体装置包含第一位元线、第二位元线及开关。第一位元线耦合到一组记忆体单元。开关选择性地耦合第一位元线及第二位元线。第二位元线具有比第一位元线低两倍的电阻。
在一些实施例中提供一种记忆体装置。记忆体装置包含一组记忆体单元、开关及控制器。开关耦合在第一位元线与第二位元线之间。第一位元线耦合到此组记忆体单元。控制器耦合开关的控制端并在第一时间段期间使开关禁用。在第一时间段期间，控制器经由第一位元线传输第一电压至此组记忆体单元中的记忆体单元。在第二时间段期间，控制器启用开关并经由第二位元线、开关及第一位元线传输低于第一电压的第二电压至此组记忆体单元中的记忆体单元。
附图说明
当与随附附图一起阅读时，自以下详细描述可最好地理解本揭示的一实施例的各态样。值得注意，根据行业标准惯例，各种特征并未按比例绘制。事实上，为了讨论清楚，可任意增加或减少各种特征的尺寸。
图1示出根据一些实施例的实例记忆体装置的示意方块图；
图2为根据一个实施例的静态随机存取记忆体(static random access memory,SRAM)单元的示意图；
图3为根据一个实施例的包括单独负位元线的记忆体装置的一部分的示意图；
图4为示出根据一个实施例的包括位元线及单独负位元线的记忆体装置的写入操作的时序图；
图5为示出根据一个实施例的包括负位元线及开关以选择性地将负位元线耦合到对应位元线的记忆体装置的一部分的图；
图6为示出根据一个实施例的驱动位元线及单独负位元线的附加驱动器电路的图；
图7为示出根据一些实施例的操作包括单独负位元线的记忆体装置的方法的流程图；以及
图8为根据一些实施例的计算系统的实例方块图。
【符号说明】
100:记忆体装置
105:记忆体控制器
110:时序控制器
112:位元线控制器
114:字线控制器
120:记忆体阵列
125:记忆体单元
300:部分
310:驱动器电路
310':附加驱动器电路
315A:第一输出端口
315B:第二输出端口
350:驱动器电路
350':附加驱动器电路
355A:第一输出端口
355B:第二输出端口
400:时序图
475:负电压
500:部分
600:部分
700:方法
710:禁用
720:施加
730:启用
740:施加
800:计算系统
805:主装置
810:记忆体装置
815:输入装置
820:输出装置
825A:接口
825B:接口
825C:接口
830A:中央处理单元核心
830N:中央处理单元核心
835:标准单元应用
840:记忆体控制器
845:记忆体阵列
935:标准单元应用
BL:位元线
BL0:位元线/字线
BL1:位元线/字线
BL2:位元线
BLB:位元线
BLB0:位元线
BLB1:位元线
BLK:字线
G1:控制信号
GK:控制信号
G0:控制信号
GX:控制信号
M0:控制信号
M1:控制信号
N1:N型晶体管
N2:N型晶体管
N3:N型晶体管
N4:N型晶体管
NBL0:单独负位元线
NBL1:单独负位元线
NBLB0:单独负位元线
NBLB1:单独负位元线
P1:P型晶体管
P2:P型晶体管
Q:端口
QB:端口
SW0:开关
SW1:开关
SW2:开关
SW3:开关
SWB0:开关
SWB1:开关
SWB2:开关
SWB3:开关
SWN0:开关
SWN0':开关
SWN1:开关
SWN1':开关
SWNB0:开关
SWNB0':开关
SWNB1:开关
SWNB1':开关
SWW0:开关
SWW0':开关
SWW1:开关
SWW1':开关
SWWB0:开关
SWWB0':开关
SWWB1:开关
SWWB1':开关
T0:时间
T1:时间
T2:时间
T3:时间
T4:时间
T5:时间
T6:时间
T7:时间
V[BL0]:控制信号
V[WL0]:控制信号
VDD:第一电压
VSS:第二电压
WL:字线
WL0:字线
WL1:字线
WL2:字线
WLJ:字线
X:方向
Y:方向
Y0:控制信号
Y1:控制信号
具体实施方式
以下揭示内容提供了用于实现所提供标的物的不同特征的许多不同实施例或实例。下面描述部件及布置的具体实例以简化本揭示的一实施例。当然，这些仅为实例，且并非限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可包括其中第一及第二特征以直接接触的方式形成的实施例，且还可包括其中可在第一与第二特征之间形成附加特征以使得第一及第二特征可不直接接触的实施例。此外，本揭示的一实施例可在各种实例中重复元件符号及/或字母。这种重复是出于简单及清楚的目的，且其本身并不规定所讨论的各种实施例及/或配置之间的关系。
此外，为了便于描述，本揭示的一实施例可使用空间相对术语，诸如“下面”、“以下”，“下方”和“以上”，“上方”、“顶部”及“底部”等，以描述一个元素或特征与图中所示的另一元素或特征的关系。除了图中所示的定向之外，空间相对术语旨在涵盖使用或操作中的装置的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，且亦可相应地解释本揭示的一实施例使用的空间相对描述符。
本揭示的一实施例揭示的内容是关于一种包括位元线及单独负位元线的记忆体装置。在一个态样中，记忆体装置包括一组记忆体单元。在一个态样中，记忆体装置包括沿着一方向延伸的位元线。位元线可为彼此电耦合的一或多个金属轨，以提供用于在一或多个记忆体单元处写入数据的电压。位元线可耦合到沿着此方向布置的此组记忆体单元的子集。在一个态样中，记忆体装置包括沿着此方向延伸的负位元线。负位元线可为彼此电耦合的一或多个金属轨，以提供负电压以帮助在一或多个记忆体单元处写入数据。在一个态样中，负位元线可具有比位元线更低的电阻。在一个态样中，记忆体装置包括开关，以选择性地将位元线耦合到负位元线。
有利地，所揭示的记忆体装置可通过实现位元线及单独负位元线来提高一大组记忆体单元的操作的一致性及可靠性。在一个态样中，可实现负位元线以向记忆体单元施加负电压，以提高在记忆体单元处写入数据的速度和写入所需的最小电压。写入的成功或失败取决于写入能力。然而，由于位元线的高电阻(或寄生电阻)，提供给耦合到同一位元线的记忆体单元的电压可是不同的。由于位元线的电阻(或寄生电阻)而施加的负电压的较大差异可导致耦合到同一位元线的记忆体单元的不同回应或行为。在一个态样中，所揭示的记忆体装置实现位元线及单独负位元线，其中负位元线可具有比位元线更低的电阻(或寄生电阻)，从而可减小经由负位元线施加到记忆体单元的负电压的差。通过减少所施加的负电压的差异，数据可由记忆体单元以改进的一致性和可靠性储存。
在一些实施例中，一或多个部件可体现为一或多个晶体管。本揭示的一实施例中的晶体管被示出为具有特定类型(N型或P型)，但实施例不限于此。晶体管可为任何合适类型的晶体管，包括但不限于金氧半导体场效晶体管(metal oxide semiconductor fieldeffect transistor,MOSFET)、双极接面晶体管(bipolar junction transistor,BJT)、高压晶体管、高频晶体管、FinFET、具有凸起源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET等。此外，本揭示的一实施例所示或所述的一或多个晶体管可体现为并联连接的两个或更多个晶体管。在一个态样中，晶体管包括源极电极、漏极电极及栅极电极。根据施加到源极电极及漏极电极的电压，源极电极及漏极电极可为可互换。因此，源极电极及漏极电极在本揭示的一实施例中可各自称为源极/漏极电极。
图1为根据一个实施例的记忆体装置100的图。在一些实施例中，记忆体装置100包括记忆体控制器105及记忆体阵列120。记忆体阵列120可包括以二维或三维阵列布置的多个储存电路或记忆体单元125。每个记忆体单元125可耦合到对应的字线WL及对应的位元线BL。记忆体控制器105可根据经由字线WL及位元线BL的电信号向记忆体阵列120写入数据或自记忆体阵列120读取数据。在其他实施例中，记忆体装置100包括比图1所示更多、更少或不同的部件。
记忆体阵列120为储存数据的硬件部件。在一个态样中，记忆体阵列120体现为半导体记忆体装置。记忆体阵列120包括多个储存电路或记忆体单元125。记忆体阵列120包括各自沿着第一方向(例如，X方向)延伸的字线WL0、WL1…WLJ及各自沿着第二方向(例如，Y方向)延伸的字线BL0、BL1…BLK。字线WL及位元线BL可为导电金属或导电轨。在一种配置中，每个记忆体单元125耦合到对应字线WL及对应位元线BL，且可根据经由对应字线WL及对应位元线BL的电压或电流来操作。在一些实施例中，每条位元线包括耦合到沿着第二方向(例如，Y方向)设置的一组记忆体单元125中的一或多个记忆体单元125的位元线BL、BLB。位元线BL、BLB可接收及/或提供差分信号。每个记忆体单元125可包括挥发性记忆体、非挥发性记忆体或其组合。在一些实施例中，每个记忆体单元125体现为静态随机存取记忆体(SRAM)单元或其他类型的记忆体单元。在一些实施例中，记忆体阵列120包括附加线(例如，选择线、参考线、参考控制线、电力轨等)。
记忆体控制器105为控制记忆体阵列120的操作的硬件部件。在一些实施例中，记忆体控制器105包括位元线控制器112、字线控制器114及时序控制器110。位元线控制器112、字线控制器114及时序控制器110可体现为逻辑电路、模拟电路或其组合。在一种配置中，字线控制器114为经由记忆体阵列120的一或多个字线WL提供电压或电流的电路，且位元线控制器112为经由记忆体阵列120的一或多个位元线BL提供或感测电压或电流的电路。在一种配置中，时序控制器110为提供控制信号或时脉信号以同步位元线控制器112及字线控制器114的操作的电路。在一些实施例中，时序控制器110体现为或包括处理器及储存指令的非暂时性计算机可读介质，此些指令当由处理器执行时，使处理器执行本揭示的一实施例描述的时序控制器110或记忆体控制器105的一或多个功能。位元线控制器112可耦合到记忆体阵列120的位元线BL，且字线控制器114可耦合到记忆体阵列120的字线WL。在一些实施例中，记忆体控制器105包括比图1所示更多、更少或不同的部件。
在一个实例中，时序控制器110可产生控制信号以协调位元线控制器112及字线控制器114的操作。在一种方法中，为了在记忆体单元125处写入数据，时序控制器110可使字线控制器114经由耦合到记忆体单元125的字线WL向记忆体单元125施加电压或电流，且使位元线控制器112经由耦合到记忆体单元125的位元线BL向记忆体单元125施加与要储存的数据相对应的电压或电流。在一种方法中，为了自记忆体单元125读取数据，时序控制器110可使字线控制器114经由耦合到记忆体单元125的字线WL向记忆体单元125施加电压或电流，且使位元线控制器112经由耦合到记忆体单元125的位元线BL感测与记忆体单元125储存的数据相对应的电压或电流。
图2为根据一个实施例的SRAM单元125的图。在一些实施例中，SRAM单元125包括N型晶体管N1、N2、N3、N4及P型晶体管P1、P2。N型晶体管N1、N2、N3、N4可为N型金氧半导体场效晶体管(MOSFET)或N型鳍式场效晶体管(fin field-effect transistor,FinFET)。P型晶体管P1、P2可为P型MOSFET或P型FinFET。这些部件可一起操作以储存一位元。在其他实施例中，SRAM单元125包括比图2所示更多、更少或不同的部件。
在一种配置中，N型晶体管N3、N4包括耦合到字线WL的栅极电极。在一种配置中，N型晶体管N3的漏极电极耦合到位元线BL，且N型晶体管N3的源极电极耦合到端口Q。在一种配置中，N型晶体管N4的漏极电极耦合到位元线BLB，且N型晶体管N4的源极电极耦合到端口QB。在一个态样中，N型晶体管N3、N4作为电开关操作。根据施加到字线WL的电压，N型晶体管N3、N4可允许位元线BL电耦合到端口Q或自端口Q去耦，且允许位元线BLB电耦合到端口QB或自端口QB去耦。例如，根据对应于施加到字线WL的高状态(或逻辑值“1”)的电源电压VDD(或1V)，启用N型晶体管N3以将位元线BL电耦合到端口Q，而启用N型晶体管N4以将位元线BLB电耦合到端QB。对于另一实例，根据对应于施加到字线WL的低状态(或逻辑值“0”)的接地电压VSS(或0V)，禁用N型晶体管N3以将位元线BL自端口Q电去耦，而禁用N型晶体管N4以将位元线BLB自端口QB电去耦。
在一种配置中，N型晶体管N1包括耦合到提供接地电压VSS或0V的第一电源电压轨的源极电极、耦合到端口QB的栅极电极及耦合到端口Q的漏极电极。在一种配置中，P型晶体管P1包括耦合到提供电源电压VDD的第二电源电压轨的源极电极、耦合到端口QB的栅极电极及耦合到端口Q的漏极电极。在一种配置中，N型晶体管N2包括耦合到提供接地电压VSS或0V的第一电源电压轨的源极电极、耦合到端口Q的栅极电极及耦合到端口QB的漏极电极。在一种配置中，P型晶体管P2包括耦合到提供电源电压VDD的第二电源电压轨的源极电极、耦合到端口Q的栅极电极及耦合到端口QB的漏极电极。在此配置中，N型晶体管N1及P型晶体管P1作为反相器操作，且N型晶体管N2及P型晶体管P2作为反相器操作，使得两个反相器形成交叉耦合的反相器。在一个态样中，交叉耦合反相器可感测且放大端口Q、QB处的电压差。当写入数据时，交叉耦合反相器可感测经由N型晶体管N3、N4提供的端口Q、QB处的电压，且放大位元线BL、BLB处的电压差。例如，交叉耦合反相器感测端口Q处的电压0.5V及端口QB处的电压0.4V，且经由正回馈(或再生回馈)放大端口Q、QB处的电压差，使得端口Q处的电压变为电源电压VDD(例如，1V)，且端口QB处的电压变为接地电压VSS(例如，0V)。端口Q、QB处的放大电压可各自地经由N型晶体管N3、N4提供给位元线BL、BLB用于读取。
图3为根据一个实施例的包括单独负位元线NBL0、NBLB0、NBL1、NBLB1的记忆体装置100的一部分300的示意图。在一些实施例中，记忆体装置100的部分300包括记忆体单元125，位元线BL0、BLB0、BL1、BLB1，负位元线NBL0、NBLB0、NBL1、NBLB1，开关SW0、SWB0、SW1、SWB1、SWW0、SWWB0、SWW1、SWWB1、SWN0、SWNB0、SWN1、SWNB1及驱动器电路310、350。这些部件可一起操作以在记忆体单元125处写入数据。在一个态样中，第一行中的记忆体单元125耦合到位元线BL0、BLB0，而另一行中的记忆体单元125耦合在位元线BL1、BLB1。在一些实施例中，记忆体装置100的部分300包括比图3所示更多、更少或不同的部件。
在一些实施例中，开关SW0、SWB0、SW1、SWB1为可各自地选择性地将负位元线NBL0、NBLB0、NBL1、NBLB1耦合到位元线BL0、BLB0、BL1、BLB1的电路或部件。开关SW0、SWB0、SW1、SWB1中的每一者均可体现为晶体管。例如，开关SW0、SWB0、SW1、SWB1中的每一者可为N型晶体管。在一些实施例中，开关SW0、SWB0、SW1、SWB1可实现在与记忆体单元125相同的层中。在一些实施例中，开关SW0、SWB0、SW1、SWB1可在记忆体阵列120或位元线控制器112中实现。在一种配置中，开关SW0包括耦合到负位元线NBL0的源极电极、耦合到位元线BL0的漏极电极及用于接收控制信号GX的栅极电极。可自位元线控制器112或时序控制器110提供控制信号GX。在一种配置中，开关SWB0包括耦合到负位元线NBLB0的源极电极、耦合到位元线BLB0的漏极电极及用于接收控制信号GX的栅极电极。在一种配置中，开关SW1包括耦合到负位元线NBL1的源极电极、耦合到位元线BL1的漏极电极及用于接收控制信号GX的栅极电极。在一种配置中，开关SWB1包括耦合到负位元线NBLB1的源极电极、耦合到位元线BLB1的漏极电极及用于接收控制信号GX的栅极电极。在此配置中，开关SW0、SWB0、SW1、SWB1可同时启用或禁用，以根据控制信号GX将负位元线NBL0、NBLB0、NBL1、NBLB1各自地选择性地耦合到位元线BL0、BLB0、BL1、BLB1。例如，回应于具有第一电压(例如，VDD或1V)的控制信号GX，可启用开关SW0、SWB0、SW1、SWB1以各自地将负位元线NBL0、NBLB0、NBL1、NBLB1电耦合到位元线BL0、BLB0、BL1、BLB1。例如，回应于具有第二电压(例如，VSS或0V)的控制信号GX，可禁用开关SW0、SWB0、SW1、SWB1以将负位元线NBL0、NBLB0、NBL1、NBLB1自位元线BL0、BLB0、BL1、BLB1电去耦。
在一些实施例中，开关SWW0、SWWB0为可选择性地将位元线BL0、BLB0耦合到驱动器电路310的电路或部件。开关SWW0、SWWB0中的每一者可体现为晶体管。例如，开关SWW0、SWWB0中的每一个可为N型晶体管。在一些实施例中，开关SWW0、SWWB0可在与记忆体单元125相同的层中实现。在一些实施例中，开关SWW0、SWWB0可在记忆体阵列120或位元线控制器112中实现。在一种配置中，开关SWW0包括耦合到驱动器电路310的源极电极、耦合到位元线BL0的漏极电极及用于接收控制信号Y0的栅极电极。可自位元线控制器112或时序控制器110提供控制信号Y0。在一种配置中，开关SWWB0包括耦合到驱动器电路310的源极电极、耦合到位元线BLB0的漏极电极及用于接收控制信号Y0的栅极电极。在此配置中，开关SWW0、SWWB0可同时启用或禁用，以根据控制信号Y0将位元线BL0、BLB0选择性地耦合到驱动器电路310。例如，回应于具有第一电压(例如，VDD或1V)的控制信号Y0，可启用开关SWW0、SWWB0以将位元线BL0、BLB0电耦合到驱动器电路310。例如，回应于具有第二电压(例如，VSS或0V)的控制信号Y0，可禁用开关SWW0、SWWB0以将位元线BL0、BLB0自驱动器电路310电去耦。
在一些实施例中，开关SWW1、SWWB1为可选择性地将位元线BL1、BLB1耦合到驱动器电路310的电路或部件。开关SWW1、SWWB1中的每一者可体现为晶体管。例如，开关SWW1、SWWB1中的每一者可为N型晶体管。在一些实施例中，开关SWW1、SWWB1可在与记忆体单元125相同的层中实现。在一些实施例中，开关SWW1、SWWB1可在记忆体阵列120或位元线控制器112中实现。在一种配置中，开关SWW1包括耦合到驱动器电路310的源极电极、耦合到位元线BL1的漏极电极及用于接收控制信号Y1的栅极电极。可自位元线控制器112或时序控制器110提供控制信号Y1。在一种配置中，开关SWWB1包括耦合到驱动器电路310的源极电极、耦合到位元线BLB1的漏极电极及用于接收控制信号Y1的栅极电极。在此配置中，可同时启用或禁用开关SWW1、SWWB1，以根据控制信号Y1将位元线BL1、BLB1选择性地耦合到驱动器电路310。例如，回应于具有第一电压(例如，VDD或1V)的控制信号Y1，可启用开关SWW1、SWWB1以将位元线BL1、BLB1电耦合到驱动器电路310。例如，回应于具有第二电压(例如，VSS或0V)的控制信号Y1，可禁用开关SWW1、SWWB1以将位元线BL1、BLB1自驱动器电路310电去耦。
在一些实施例中，负位元线NBL0、NBLB0、NBL1、NBLB1为向一或多个记忆体单元125提供负电压的金属轨。负位元线NBL、NBLB可各自具有比位元线BL、BLB更低的电阻。例如，负位元线NBL、NBLB可设置在与设置位元线BL、BLB的层(例如，金属层0)不同的层(例如，金属层1或2，或背面金属层)中。在一种配置中，负位元线NBL0、NBLB0、NBL1、NBLB1与位元线BL0、BLB0、BL1、BLB1平行地沿着Y方向延伸。经由负位元线NBL0、NBLB0、NBL1、NBLB1，驱动器电路350可向记忆体单元125提供负电压。
在一些实施例中，开关SWN0、SWNB0为可选择性地将负位元线NBL0、NBLB0耦合到驱动器电路350的电路或部件。开关SWN0、SWNB0中的每一者可体现为晶体管。例如，开关SWN0、SWNB0中的每一者可为N型晶体管。在一些实施例中，开关SWN0、SWNB0可在与记忆体单元125相同的层中实现。在一些实施例中，开关SWN0、SWNB0可在记忆体阵列120或位元线控制器112中实现。在一种配置中，开关SWN0包括耦合到驱动器电路350的源极电极、耦合到负位元线NBL0的漏极电极及用于接收控制信号M0的栅极电极。可自位元线控制器112或时序控制器110提供控制信号M0。在一种配置中，开关SWNB0包括耦合到驱动器电路350的源极电极、耦合到负位元线NBLB0的漏极电极及用于接收控制信号M0的栅极电极。在此配置中，开关SWN0、SWNB0可同时启用或禁用，以根据控制信号M0将负位元线NBL0、NBLB0选择性地耦合到驱动器电路350。例如，回应于具有第一电压(例如，VDD或1V)的控制信号M0，开关SWN0、SWNB0可启用以将负位元线NBL0、NBLB0电耦合到驱动器电路350。例如，回应于具有第二电压(例如VSS或0V)的控制信号M0，开关SWN0、SWNB0可禁用以将负位元线NBL0、NBLB0自驱动器电路350电去耦。
在一些实施例中，开关SWN1、SWNB1为可选择性地将负位元线NBL1、NBLB1耦合到驱动器电路350的电路或部件。开关SWN1、SWNB1中的每一者可体现为晶体管。例如，开关SWN1、SWNB1中的每一者可为N型晶体管。在一些实施例中，开关SWN1、SWNB1可在与记忆体单元125相同的层中实现。在一些实施例中，开关SWN1、SWNB1可在记忆体阵列120或位元线控制器112中实现。在一种配置中，开关SWN1包括耦合到驱动器电路350的源极电极、耦合到负位元线NBL1的漏极电极及用于接收控制信号M1的栅极电极。可自位元线控制器112或时序控制器110提供控制信号M1。在一种配置中，开关SWNB1包括耦合到驱动器电路350的源极电极、耦合到负位元线NBLB1的漏极电极及用于接收控制信号M1的栅极电极。在此配置中，开关SWN1、SWNB1可同时启用或禁用，以根据控制信号M1将负位元线NBL1、NBLB1选择性地耦合到驱动器电路350。例如，回应于具有第一电压(例如，VDD或1V)的控制信号M1，开关SWN1、SWNB1可启用以将负位元线NBL1、NBLB1电耦合到驱动器电路350。例如，回应于具有第二电压(例如，VSS或0V)的控制信号M1，开关SWN1、SWNB1可禁用以将负位元线NBL1、NBLB1自驱动器电路350电去耦。
在一些实施例中，驱动器电路310为可提供电压或电流以在一或多个记忆体单元125处写入数据的电路或部件。在一些实施例中，驱动器电路310在位元线控制器112中实现。在一些实施例中，驱动器电路310可由可执行驱动器电路310的功能的不同电路或部件来代替。在一种配置中，驱动器电路310包括耦合到开关SWW0的源极电极及开关SWW1的源极电极的第一输出端口315A。在一种配置中，驱动器电路310包括耦合到开关SWWB0的源极电极及开关SWWB1的源极电极的第二输出端口315B。在该配置中，驱动器电路310可提供电压或电流以经由输出端口315A、315B写入数据。在一个态样中，在第一输出端口315A处输出的电压或电流与在第二输出端口315B处输出的电流或电压彼此互补。例如，为了写入位元“1”，驱动器电路310可在第一输出端口315A处输出第一电压(例如，VDD或1V)，且可在第二输出端口315B处输出第二电压(例如，VSS或0V)。例如，为了写入位元“0”，驱动器电路310可在第一输出端口315A处输出第二电压(例如，VSS或0V)，且可在第二输出端口315B处输出第一电压(例如，VDD或1V)。
在一些实施例中，驱动器电路350为可提供负电压以帮助在一或多个记忆体单元125处写入数据的电路或部件。在一些实施例中，驱动器电路350在位元线控制器112中实现。在一些实施例中，驱动器电路350可由可执行驱动器电路350的功能的不同电路或部件来代替。在一种配置中，驱动器电路350包括耦合到开关SWN0的源极电极及开关SWN1的源极电极的第一输出端口355A。在一种配置中，驱动器电路350包括耦合到开关SWNB0的源极电极及开关SWNB1的源极电极的第二输出端口355B。在此配置中，驱动器电路350可提供电压以经由输出端口355A、355B写入数据。在一个态样中，第一输出端口355A处的电压输出及第二输出端口355B处的电压输入彼此互补。例如，为了写入位元“1”，驱动器电路350可在第一输出端口355A处输出第一电压(例如，VDD或1V)，且可在第二输出端口355B处输出第三电压(例如，-0.3V)。例如，为了写入位元“0”，驱动器电路350可在第一输出端口355A处输出第三电压(例如，-0.3V)，且可在第二输出端口355B处输出第一电压(例如，VDD或1V)。
在一个态样中，时序控制器110或位元线控制器112可协调驱动器电路310，驱动器电路350及开关SW0、SWB0、SW1、SWB1、SWW0、SWWB0、SWW1、SWWB1、SWN0、SWNB0、SWN1、SWNB1的操作，以在一或多个记忆体单元125处写入数据。例如，时序控制器110可配置或促使驱动器电路310在第一时间段期间提供电压以在一或多个记忆体单元125处写入数据，且配置或促使驱动器电路350在第二时间段期间提供负电压以帮助在一或多个记忆体单元125处写入数据。
例如，在第一时间段期间，为了在耦合到字线WL0及位元线BL0、BLB0的记忆体单元125处写入数据，时序控制器110或位元线控制器112可启用开关SWW0、SWWB0且使开关SWW1、SWWB1、SWN0、SWNB0、SWN1、SWNB1禁用。在第一时间段期间，字线控制器114可向字线WL0施加第一电压(例如，VDD或1V)，且向其他字线WL1…WLJ施加第二电压(例如，VSS或0V)。在第一时间段期间，驱动器电路310可在第一输出端口315A处提供第二电压(例如，VSS或0V)，且在第二输出端口315B处提供第一电压(例如，VDD或1V)，以写入或程序化位元“0”。
例如，为了在耦合到字线WL0及位元线BL0、BLB0的记忆体单元125处写入数据，时序控制器110或位元线控制器112可在第二时间段期间启用开关SWN0、SWNB0且使开关SWW0、SWWB0、SWW1、SWWB1、SWN1、SWNB1禁用。在第二时间段期间，字线控制器114可向字线WL0施加第一电压(例如，VDD或1V)，且向其他字线WL1…WLJ施加第二电压(例如，0V)。在第二时间段期间，驱动器电路350可在第一输出端口355A处输出第三电压(例如，-0.3V)，且在第二输出端口355B处输出第一电压(例如，VDD或1V)，以写入或程序化位元“0”。通过施加负电压或第三电压，可更快地执行写入操作。
有利地，通过实现位元线BL0、BLB0、BL1、BLB1及负位元线NBL0、NBLB0、NBL1、NBLB1，记忆体装置100可提高一大组记忆体单元125的操作的一致性及可靠性。在一个态样中，位元线BL0、BLB0、BL1、BLB1可被实现为接近记忆体单元125，且可允许快速读取操作。然而，若相同的位元线BL0、BLB0、BL1、BLB1被实现为提供负电压以执行写入操作，则由于位元线BLO、BLB0、BL1及BLB1的高电阻(或寄生电阻)，可将不同的负电压提供给耦合到相同的位元线上BL0、BLB0、BL1、BLB1的记忆体单元。由于位元线BL0、BLB0、BL1、BLB1的电阻(或寄生电阻)而施加的负电压的大差异可导致耦合到相同位元线BL0、BLB0、BL1、BLB1的记忆体单元125的不同回应或行为。例如，与远离驱动器电路310设置的记忆体单元125相比，可更快地对更靠近驱动器电路310的记忆体单元125执行写入操作。在一个态样中，负位元线NBL0、NBLB0、NBL1、NBLB1可具有比位元线BL0、BLB0、BL1、BLB1更低的电阻(或寄生电阻)，从而可减小经由负位元线NBL0、NBLB0、NBL1、NBLB1施加到记忆体单元125的负电压的差异。通过减小负电压的差异，数据可以改进的一致性和可靠性被记忆体单元125储存。
图4示出根据一个实施例的包括位元线BL及单独负位元线NBL的记忆体装置100的写入操作的时序图400。在一些实施例中，时序图400包括信号V[WL0]、M0、Y0、GK、V[BL0]。信号V[WL0]可为字线WL0处的电压。控制信号M0可为施加到开关SWN0、SWNB0的栅极电极的电压。控制信号Y0可为施加到开关SWW0、SWWB0的栅极电极的电压。控制信号GK可为施加到开关SW0、SWB0的栅极电极的电压。电压V[BL0]可为位元线BL0处的电压。在一个态样中，可如时序图400所示施加信号或电压，以执行写入操作，以在耦合到字线WL0和位元线BL0、BLB0的选定记忆体单元125处写入位元“0”。
在时间T0，字线控制器114可向字线WL0施加具有低电压(例如，VSS或0V)的控制信号V[WL0]。在时间T0，时序控制器110或位元线控制器112可向开关SWN0、SWNB0的栅极电极施加具有低电压(例如，VSS或0V)的控制信号M0，使得开关SWN0,SWNB0可禁用。在时间T0，时序控制器110或位元线控制器112可向开关SWW0、SWWB0的栅极电极施加具有低电压(例如，VSS或0V)的控制信号Y0，使得开关SWW0、SWWB0可禁用。在时间T0，时序控制器110或位元线控制器112可向开关SW0、SWB0的栅极电极施加具有低电压(例如，VSS或0V)的控制信号GK，使得开关SW0、SWB0可禁用。在时间T0，位元线BL0、BLB0可被预设或预充电以具有高电压(例如，VDD或1V)。
在时间T1，字线控制器114可向字线WL0施加具有高电压(例如，VDD或1V)的控制信号V[WL0]，使得耦合到字线WL0的记忆体单元125的晶体管N3、N4可启用。
在时间T2，时序控制器110或位元线控制器112可向开关SWN0、SWNB0的栅极电极施加具有高电压(例如，VDD或1V)的控制信号M0，使得开关SWN0、SWNB0可启用。在时间T2，时序控制器110或位元线控制器112可向开关SWW0、SWWB0的栅极电极施加具有高电压(例如，VDD或1V)的控制信号Y0，使得开关SWW0、SWWB0可启用。通过在时间T2启用耦合到字线WL0的记忆体单元125的晶体管N3、N4且启用开关SWW0、SWWB0，驱动器电路310可施加低电压(例如VSS或0V)，使得位元线BL0处的电压V[BL0]可降低。当开关SWN0、SWNB0启用时，驱动器电路350可在时间T2在第一输出端口355A处施加负电压(例如，-0.3V)，在第二输出端口355B处施加高电压(例如，VDD或1V)，使得负位元线NBL0可被预充电以具有负电压(例如，-0.6V)，且负位元线NBLB0可具有高电压(例如，VDD或者1V)。因为开关SW0、SWB0在时间T2禁用，所以负位元线NBL0处的负电压可能不会影响位元线BL0、BLB0处的电压。
在时间T3，时序控制器110或位元线控制器112可向开关SWW0、SWWB0的栅极施加具有低电压(例如，VSS或0V)的控制信号Y0，使得开关SWW0、SWWB0可禁用。同时，耦合到字线WL0的记忆体单元125的晶体管N3、N4在时间T3启用，使得位元线BL处的电压可经由记忆体单元125的正回馈继续降低。
在时间T4，时序控制器110或位元线控制器112可向开关SW0、SWB0的栅极电极施加具有高电压(例如，VDD或1V)的控制信号GK，使得开关SW0、SWB0可启用。通过在时间T4启用开关SW0、SWB0，可将负位元线NBL0处的负电压施加到位元线BL0，使得位元线BL0可具有负电压475。
在时间T5，时序控制器110或位元线控制器112可向开关SW0、SWB0的栅极施加具有低电压(例如，VSS或0V)的控制信号GK，使得开关SW0、SWB0可禁用。通过在时间T5使开关SW0、SWB0禁用，负位元线NBL0、NBLB0可自位元线BL0、BLB0电去耦，使得位元线BL0可具有第二电压(例如，VSS或0V)。
在时间T6，时序控制器110或位元线控制器112可向开关SWN0、SWNB0的栅极电极施加具有低电压(例如，VSS或0V)的控制信号M0，使得开关SWN0、SWNB0可禁用。通过在时间T6使开关SWN0、SWNB0禁用，负位元线NBL0、NBLB0可自驱动器电路350电去耦。
在时间T7，时序控制器110或位元线控制器112可向字线WL0施加具有低电压(例如，VSS或0V)的控制信号V[WL0]，使得耦合到字线WL0的记忆体单元125的晶体管N3、N4可禁用以完成写入操作。
图5示出根据一个实施例的记忆体装置100的部分500的图，此部分包括负位元线NBL0、NBLB0、NBL1、NBLB1及开关SW0、SWB0、SW1、SWB1、SW2、SWB2、SW3、SWB3，以将负位元线NBL0、NBLB0、NBL1、NBLB1选择性地耦合到对应的位元线BL0、BLB0、BL1、BLB1。在一个态样中，记忆体装置100的部分500类似于图3的记忆体装置100的部分300，除了i)为了简单起见未示出开关SWW0、SWWB0、SWW1、SWWB1、SWN0、SWNB0、SWN1、SWNB1及驱动器电路310、350，以及ii)提供额外的开关SW2、SWB2、SW3、SWB3以各自地选择性地将负位元线NBL0、NBLB0、NBL1、NBLB1耦合到位元线BL0、BLB0、BL1、BLB1。因此，为了简洁起见，这里省略了对其重复部分的详细描述。在一个态样中，根据控制信号G0控制开关SW0、SWB0、SW1、SWB1，且根据控制信号G1控制开关SW2、SWB2、SW3、SWB3。在一个态样中，多个记忆体单元125可以沿着Y方向设定在开关SW0、SW2之间，开关SWB0、SWB2之间，开关SW1、SWB3之间及开关SWB1、SWB3间。开关SW2、SWB2、SW3、SWB3可被实现为进一步减小向记忆体单元125提供负电压的电阻。通过减小向记忆体单元125提供负电压的电阻，可减小施加的负电压的差异，从而可由记忆体单元125以改进的一致性及可靠性来储存数据。
图6示出根据一个实施例的记忆体装置100的部分600的图，此部分包括驱动位元线BL0、BLB0、BL1、BLB1及单独负位元线NBL0、NBLB0、NBL1、NBLB1的附加驱动器电路310’、350’。在一个态样中，记忆体装置100的部分600类似于记忆体装置100中的部分300，除了提供了额外的驱动器电路310’、350’及开关SWN0’、SWNB0’、SWN1’、SWNB1’、SWW0’、SWWB0’、SWW1’、SWWB1’、SW2、SWB2、SW3、SWB3。附加驱动器电路310’、350’及开关SWN0’、SWNB0’、SWN1’、SWNB 1’、SWW0’、SWWB0’、SWW1’、SWWB1’可各自地以与驱动器电路310、350及开关SWN0、SWNB0、SWN1、SWNB1、SWW0、SWWB0、SWW1、SWWB1类似的方式配置及操作。开关SW2’、SWB2’、SW3’、SWB3’可类似于图5的记忆体装置100的部分500中的开关SW2、SWB2、SW3、SWB3。因此，为了简洁起见，这里省略了对其重复部分的详细描述。在一种配置中，驱动器电路310、350可设置在记忆体单元125的第一端，其中驱动器电路310’、350’可设置在记忆体单元125的第二端，使得记忆体单元125可沿着Y方向设置在驱动器电路310、350与驱动器电路310’、350’之间。通过实施附加驱动器电路310’、350’及开关SWN0’、SWNB0’、SWN1’、SWNB1’、SWW0’、SWWB0’、SWW1’、SWWB1’，可进一步减小向记忆体单元125提供负电压的电阻。通过减小向记忆体单元125提供负电压的电阻，可减小施加的负电压的差异，从而可由记忆体单元125以改进的一致性及可靠性来储存数据。
图7示出根据一些实施例的操作包括单独负位元线(例如，NBL0、NBLB0、NBL1、NBLB1)的记忆体装置(例如，记忆体装置100)的方法700的流程图。在一些实施例中，由控制器(例如，记忆体控制器105)执行方法700。在一些实施例中，由其他实体执行方法700。在一些实施例中，执行方法700以在选定记忆体单元处写入数据。在一些实施例中，方法700包括比图7所示更多、更少或不同的步骤。在一些实施例中，方法700可以与图7所示不同的顺序执行。
在一种方法中，控制器在第一时间段期间使耦合在第一位元线(例如，位元线BL0)与第二位元线(如，负位元线NBL0)之间的开关(例如，开关SW0)禁用710。第一位元线可耦合到沿着方向(例如，列方向)设置的一组记忆体单元125。在一个态样中，第二位元线可具有比第一位元线低的电阻。在一些实施例中，负位元线NBL、NBLB可各自具有比位元线BL、BLB或任何其他各种值低2X至10X的电阻(例如，每单位长度的电阻)。例如，第二位元线可设置在与设置有第一位元线的层(例如，金属层0)不同的层(如，金属层1、金属层2或背面金属轨)中。通过使开关禁用，第二位元线可自第一位元线及记忆体单元组125电去耦。
在一种方法中，控制器在第一时间段期间经由第一位元线向所选记忆体单元125施加720数据电压。数据电压可为表示位元的电压。例如，数据电压可为表示位元“0”的接地电压(例如VSS或0V)。在第一时间段之后，控制器可停止向第一位元线施加数据电压。
在一种方法中，控制器在第一时间段之后的第二时间段期间启用730开关。通过启用开关，第二位元线可电耦合到第一位元线。
在一种方法中，控制器在第二时间段期间经由第二位元线、开关及第一位元线向所选记忆体单元125施加740低于数据电压的辅助电压。辅助电压可为用于辅助在记忆体单元125处写入数据或提高写入速度的电压。例如，辅助电压可为低于0V(例如，-0.3V)的负电压。通过施加辅助电压(或负电压)，可提高执行写入操作的速度。
有利地，通过经由与第一位元线(例如，位元线)分离的第二位元线(如，负位元线)施加辅助电压(或负电压)，记忆体装置100可提高一大组记忆体单元125的操作的一致性及可靠性。在一个态样中，第一位元线(例如，位元线BL0)可在记忆体单元125附近实现，且可允许快速读取操作。然而，若第一位元线被实现为提供数据电压及辅助电压以执行写入操作，则由于第一位元线的电阻(或寄生电阻)，可向耦合到第一位元线上的记忆体单元125提供不同的电压。由于第一位元线的电阻(或寄生电阻)而施加的电压的大差异可导致耦合到同一第一位元线上的记忆体单元125的不同回应或行为。例如，与远离驱动器电路310设置的记忆体单元125相比，可更快地对更靠近驱动器电路310的记忆体单元125执行写入操作。在一个态样中，可实现具有比第一位元线低的电阻(或寄生电阻)的单独第二位元线(或负位元线)以提供辅助电压(或负电压)，从而可减小经由第二位元线施加到记忆体单元125的电压差。通过减小经由第二位元线施加的电压差，可由记忆体单元125以改进的一致性及可靠性来储存数据。
现在参考图8示出根据本揭示的一些实施例的计算系统800的实例方块图。计算系统800可由电路或布局设计者用于集成电路设计。本揭示的一实施例中所用的“电路”为电气部件的互连，例如电阻器、晶体管、开关、电池、电感器或其他类型的半导体装置，其经配置为实现期望的功能。计算系统800包括与记忆体装置810相关联的主装置805。主装置805可经配置为自一或多个输入装置815接收输入且向一或多个输出装置820提供输出。主装置805可经配置为个别地经由适当的接口825A、825B及825C与记忆体装置810、输入装置815及输出设备820通信。计算系统800可在各种计算装置中实现，诸如计算机(例如，桌上型计算机、膝上型计算机、服务器、数据中心等)、平板计算机、个人数字助理、移动装置、其他手持或可携式装置，或适合于使用主装置805执行示意设计及/或布局设计的任何其他计算单元。
输入装置815可包括各种输入技术中的任何一种，诸如键盘、尖笔、触控屏幕、鼠标、轨迹球、小键盘、麦克风、语音辨识、移动辨识、遥控器、输入端口、一或多个按钮、拨号盘、控制杆以及与主装置805相关联且允许诸如使用者(例如，电路或布局设计者)的外部源将信息(例如，数据)输入主装置且向主装置发送指令的任何其他输入周边装置。类似地，输出装置820可包括各种输出技术，诸如外部记忆体、打印机、扬声器、显示器、麦克风、发光二极管、耳机、视频装置以及经配置为自主装置805接收信息(例如，数据)的任何其他输出周边装置。输入到主装置805及/或自主装置输出的“数据”可包括各种文字数据、电路数据、信号数据、半导体装置数据、图形数据、其组合、或适合于使用计算系统800处理的其他类型的模拟和/或数字数据中的任何一种。
主装置805包括一或多个处理单元/处理器，例如中央处理单元(“CentralProcessing Unit,CPU”)核心830A…830N，或与之相关联。CPU核心830A…830N可实现为特定应用集成电路(“Application Specific Integrated Circuit,ASIC”)、场域可程序门阵列(“Field Programmable Gate Array,FPGA”)或任何其他类型的处理单元。CPU核心830A…830N中的每一者可经配置为执行用于运行主装置805的一或多个应用的指令。在一些实施例中，运行一或多个应用的指令和数据可储存在记忆体装置810内。主装置805还可经配置为在记忆体装置810内储存运行一或多个应用的结果。因此，主装置805可经配置为请求记忆体装置810执行各种操作。例如，主装置805可请求记忆体装置810读取数据、写入数据、更新或删除数据及/或执行管理或其他操作。主装置805可经配置为运行的一个此类应用可为标准单元应用835。标准单元应用835可为计算机辅助设计或电子设计自动化软件套的部分，主装置805的用户可使用此软件套来使用、创建或修改电路的标准单元。在一些实施例中，执行或运行标准单元应用835的指令可储存在记忆体装置810内。标准单元应用835可由CPU核心830A…830N中的一或多者使用与来自记忆体装置810的标准单元应用相关联的指令来执行。在一个实例中，标准单元应用835允许用户利用记忆体装置100或记忆体装置100的部分的预先产生的示意设计及/或布局设计来辅助集成电路设计。在完成集成电路的布局设计之后，可由制造设施根据布局设计制造多个集成电路，例如包括记忆体装置100或记忆体装置100的任何部分。
仍然参考图8，记忆体装置810包括记忆体控制器840，此记忆体控制器经配置为自记忆体阵列845读取数据或向记忆体阵列845写入数据。记忆体阵列845可包括各种挥发性及/或非挥发性记忆体。例如，在一些实施例中，记忆体阵列845可包括NAND快闪记忆体核心。在其他实施例中，记忆体阵列845可包括NOR快闪记忆体核心、静态随机存取记忆体(Static Random Access Memory,SRAM)核心、动态随机存取记忆体(Dynamic RandomAccess Memory,DRAM)核心、磁阻式随机存取记忆体(Magnetoresistive Random AccessMemory,MRAM)核心、相变化记忆体(Phase Change Memory,PCM)核心、电阻式随机存取记忆体(Resistive Random Access Memory,ReRAM)核心、3D XPoint记忆体核心、铁电式随机存取记忆体(ferroelectric random-access memory,FeRAM)核心，以及适于在记忆体阵列内使用的其他类型的记忆体核心。记忆体阵列845内的记忆体可由记忆体控制器840个别地且独立地控制。换言之，记忆体控制器840可经配置为个别地且独立地与记忆体阵列845内的每个记忆体通信。通过与记忆体阵列845通信，记忆体控制器840可经配置为回应于自主装置805接收的指令自记忆体阵列读取数据或向记忆体阵列写入数据。尽管被示出为记忆体装置810的一部分，但在一些实施例中，记忆体控制器840可为主装置805的部分或计算系统800的另一部件的部分且与记忆体装置810相关联。记忆体控制器840可被实现为软件、硬件、固件或其组合中的逻辑电路，以执行本揭示的一实施例描述的功能。例如，在一些实施例中，记忆体控制器840可经配置为在接收到来自主装置805的请求时检索与储存在记忆体装置810的记忆体阵列845中的标准单元应用835相关联的指令。
应当理解，在图8中仅示出及描述了计算系统800的一些部件。然而，计算系统800可包括其他部件，诸如各种电池及电源、网络接口、路由器、交换机、外部记忆体系统、控制器等。一般而言，计算系统800可包括在执行本揭示的一实施例描述的功能时所需要或认为期望的各种硬件、软件及/或固件部件中的任何一者。类似地，主装置805、输入装置815、输出设备820以及包括记忆体控制器840及记忆体阵列845的记忆体装置810可包括在执行本揭示的一实施例所述功能时被认为是必要的或期望的其他硬件、软件及/或固件部件。
在本揭示的一实施例的一个态样中，揭示了一种记忆体装置。在一些实施例中，记忆体装置包括一组记忆体单元。在一些实施例中，记忆体装置包括沿着方向延伸的第一位元线。在一些实施例中，第一位元线耦合到沿着此方向布置的记忆体单元组的子集。在一些实施例中，记忆体装置包括沿着此方向延伸的第二位元线。在一些实施例中，记忆体装置包括耦合在第一位元线与第二位元线之间的开关。
在一些实施例中，第二位元线具有比第一位元线低的电阻。
在一些实施例中，第一位元线设置在第一层中。第二位元线设置在第二层中。
在一些实施例中，此组记忆体单元设置在一第三层中。
在一些实施例中，第三层位于第一层与第二层之间。
在一些实施例中，第一层位于第二层与第三层之间。
在一些实施例中，记忆体装置进一步包含第一驱动器电路。第一驱动器电路，用以：在第一时间段期间，经由第一位元线将第一电压施加到此组记忆体单元中的记忆体单元，以将数据写入记忆体单元，及在第二时间段期间，经由第二位元线、开关及第一位元线将低于第一电压的第二电压施加到此组记忆体单元中的记忆体单元，以将数据写入记忆体单元。
在一些实施例中，记忆体装置进一步包含第一驱动器电路，其中在第一时间段期间，第一驱动器电路选择性地耦接第一位元线。在第二时间段期间，第一驱动器电路选择性地耦接第二位元线。
在一些实施例中，开关在第一时间段期间禁用，且开关在第二时间段期间启用。
在一些实施例中装置，此组记忆体单元的子集包括一第一记忆体单元及一第二记忆体单元。第一记忆体单元比第二记忆体单元更靠近开关，第二记忆体单元比第一记忆体单元更靠近第一驱动器电路。
在一些实施例中，记忆体装置进一步包含第二驱动器电路。第二驱动器电路用以：在第一时间段期间，经由第一位元线将第一电压施加到此组记忆体单元中的记忆体单元，以将数据写入记忆体单元；及在第二时间段期间，经由第二位元线、开关及第一位元线将低于第一电压的第二电压施加到此组记忆体单元中的记忆体单元，以将数据写入记忆体单元。此组记忆体单元的子集的第一部分设置在驱动器电路与开关之间，且此组记忆体单元的子集的第二部分设置在另一驱动器电路与开关之间。
在一些实施例中，记忆体装置进一步包含第二驱动器电路，其中在第一时间段期间，第二驱动器电路选择性地耦合第一位元线。在第二时间段期间，第二驱动器电路选择性地耦合第二位元线。此组记忆体单元的子集的第一部分设置在第一驱动器电路与开关之间，且此组记忆体单元的子集的第二部分设置在第二驱动器电路与开关之间。
在本揭示的一实施例的另一态样中，揭示了一种记忆体装置。在一些实施例中，记忆体装置包括耦合到一组记忆体单元的第一位元线。在一些实施例中，记忆体装置包括第二位元线。在一些实施例中，记忆体装置包括开关以选择性地耦合第一位元线及第二位元线。在一些实施例中，第二位元线具有比第一位元线低的电阻。
在一些实施例中，第一位元线设置在第一层中，且第二位元线设置在第二层中。
在一些实施例中，此组记忆体单元设置在第三层中。
在一些实施例中，第三层位于第一层与第二层之间。
在一些实施例中，第一层位于第二层与第三层之间。
在一些实施例中，记忆体装置进一步包含驱动器电路。驱动器电路用以：在第一时间段期间，经由第一位元线将第一电压施加到此组记忆体单元中的记忆体单元，以将数据写入记忆体单元。在第二时间段期间，经由第二位元线、开关及第一位元线将低于第一电压的第二电压施加到此组记忆体单元中的记忆体单元，以将数据写入记忆体单元。
在一些实施例中，开关在第一时间段期间禁用，且开关在第二时间段期间启用。
在本揭示的一实施例的又一态样中，揭示了一种操作记忆体装置的方法。在一些实施例中，此方法包括在第一时间段期间由控制器使耦合在第一位元线与第二位元线之间的开关禁用。第一位元线可耦合到一组记忆体单元。在一些实施例中，此方法包括由控制器经由第一位元线将第一电压施加到此组记忆体单元中的记忆体单元。在一些实施例中，此方法包括由控制器在第二时间段期间启用开关。在一些实施例中，此方法包括由控制器经由第二位元线、开关及第一位元线将低于第一电压的第二电压施加到此组记忆体单元的记忆体单元。
在一些实施例中，第二位元线具有比第一位元线低的电阻。
在一些实施例中，第一位元线设置在第一层中。第二位元线设置在第二层中。此组记忆体单元设置在第三层中。第一层位于第二层与第三层之间。
在本揭示的一实施例的又一态样中，揭示了一种记忆体装置。在一些实施例中，记忆体装置包括一组记忆体单元、开关及控制器。开关耦合在第一位元线与第二位元线之间。第一位元线耦合到此组记忆体单元。控制器耦合开关的控制端并在第一时间段期间使开关禁用。在第一时间段期间，控制器经由第一位元线传输第一电压至此组记忆体单元中的记忆体单元。在第二时间段期间，控制器启用开关并经由第二位元线、开关及第一位元线传输低于第一电压的第二电压至此组记忆体单元中的此记忆体单元。
术语“耦合”及其变体包括两个构件直接或间接彼此连接。术语“电耦合”及其变体包括两个构件经由导电材料(例如，金属或铜迹线)直接或间接地彼此连接。这种连接可为静置的(例如，永久的或固定的)或可移动的(例如，可移除的或可释放的)。这种连接可通过两个构件直接彼此耦合或耦合到彼此，两个构件使用单独的中间构件及任何附加的中间构件彼此耦合，或两个构件使用与两个构件中的一者整体形成为单个整体的中间构件彼此耦合来达成。若“耦合”或其变体被附加术语(例如，直接耦合)修改，则上文提供的“耦合”的一般定义被附加术语的普通语言意义修改(例如，“直接耦合”意指两个构件的连接，而没有任何单独的中间构件)，这导致定义比上述“耦合”的一般定义更窄。这种耦合可为机械的、电气的或流体的。
上述概述了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的一实施例的态样。熟悉此项技术者应当理解，其可容易地将本揭示的一实施例用作设计或修改其他过程及结构的基础，以进行本揭示的一实施例所介绍的实施例的相同目的及/或达成相同优点。熟悉此项技术者亦应认识到，此类等效构造不脱离本揭示的一实施例的精神及范畴，且在不脱离本揭示的一实施例的精神及范畴的情况下，其可在此进行各种变化、替换及改变。

Claims (10)

1.一种记忆体装置，其特征在于，包含：
一组记忆体单元；
沿着一方向延伸的一第一位元线，该第一位元线耦合到沿着该方向设置的该组记忆体单元的一子集；
沿着该方向延伸的一第二位元线；及
耦合在该第一位元线与该第二位元线之间的一开关。
2.如权利要求1所述的记忆体装置，其特征在于，进一步包含：
一第一驱动器电路，其中在一第一时间段期间，该第一驱动器电路选择性地耦接该第一位元线，
其中在一第二时间段期间，该第一驱动器电路选择性地耦接该第二位元线。
3.如权利要求2所述的记忆体装置，其特征在于，
其中该组记忆体单元的该子集包括一第一记忆体单元及一第二记忆体单元，
其中该第一记忆体单元比该第二记忆体单元更靠近该开关，且
其中该第二记忆体单元比该第一记忆体单元更靠近该第一驱动器电路。
4.如权利要求3所述的记忆体装置，其特征在于，进一步包含：
一第二驱动器电路，其中在该第一时间段期间，该第二驱动器电路选择性地耦合该第一位元线，
其中在该第二时间段期间，该第二驱动器电路选择性地耦合该第二位元线，
其中该组记忆体单元的该子集的一第一部分设置在该第一驱动器电路与该开关之间，且
其中该组记忆体单元的该子集的一第二部分设置在该第二驱动器电路与该开关之间。
5.一种记忆体装置，其特征在于，包含：
耦合到一组记忆体单元的一第一位元线；
一第二位元线；及
选择性地耦合该第一位元线及该第二位元线的一开关，
其中该第二位元线具有比该第一位元线低两倍的一电阻。
6.如权利要求5所述的记忆体装置，其特征在于，
其中该第一位元线设置在一第一层中，且
其中该第二位元线设置在一第二层中。
7.如权利要求6所述的记忆体装置，其特征在于，其中该组记忆体单元设置在一第三层中。
8.如权利要求7所述的记忆体装置，其特征在于，其中该第三层位于该第一层与该第二层之间。
9.如权利要求7所述的记忆体装置，其特征在于，其中该第一层位于该第二层与该第三层之间。
10.一种记忆体装置，其特征在于，包含：
一组记忆体单元；
一开关，耦合在一第一位元线与一第二位元线之间，其中该第一位元线耦合到该组记忆体单元；以及
一控制器，耦合该开关的一控制端并在一第一时间段期间使该开关禁用，
其中在该第一时间段期间，该控制器经由该第一位元线传输一第一电压至该组记忆体单元中的一记忆体单元，
其中在一第二时间段期间，该控制器启用该开关并经由该第二位元线、该开关及该第一位元线传输低于该第一电压的一第二电压至该组记忆体单元中的该记忆体单元。
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