TW202414397A - 記憶體裝置及其操作方法 - Google Patents

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林志宇
粘逸昕
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陳炎輝
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Abstract

一種記憶體裝置。在一個態樣中，記憶體裝置包括一組記憶體單元。在一個態樣中，此記憶體裝置包括沿著一方向延伸的第一位元線。此第一位元線可耦合到沿著此方向設置的此組記憶體單元的子集。在一個態樣中，此記憶體裝置包括沿著此方向延伸的第二位元線。在一個態樣中，此記憶體裝置包括耦合在此第一位元線與此第二位元線之間的開關。

Description

包括單獨負位元線的記憶體裝置
無
電子裝置（如電腦、可攜式設備、智慧型手機、物聯網(internet of thing, IoT)裝置等）的發展促使對記憶體裝置的需求增加。大體上，記憶體裝置可為揮發性記憶體裝置或非揮發性記憶體裝置。揮發性記憶體裝置可在提供電力時儲存資料，但一旦電力關閉，可能會遺失儲存的資料。與揮發性記憶體裝置不同，非揮發性記憶體裝置即使在電力關閉後亦可保留資料，但可能比揮發性記憶體裝置慢。
無
以下揭示內容提供了用於實現所提供標的物的不同特徵的許多不同實施例或實例。下面描述部件及佈置的具體實例以簡化本揭示之一實施例。當然，這些僅為實例，且並非限制性的。例如，在下面的描述中，在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵以直接接觸的方式形成的實施例，且還可包括其中可在第一與第二特徵之間形成附加特征以使得第一及第二特徵可不直接接觸的實施例。此外，本揭示之一實施例可在各種實例中重複元件符號及/或字母。這種重複係出於簡單及清楚的目的，且其本身並不規定所討論的各種實施例及/或配置之間的關係。
此外，為了便於描述，本揭示之一實施例可使用空間相對術語，諸如「下面」、「以下」，「下方」和「以上」，「上方」、「頂部」及「底部」等，以描述一個元素或特徵與圖中所示的另一元素或特徵的關係。除了圖中所示的定向之外，空間相對術語旨在涵蓋使用或操作中的裝置的不同定向。設備可以其他方式定向（旋轉90度或以其他定向），且亦可相應地解釋本揭示之一實施例使用的空間相對描述符。
本揭示之一實施例揭示的內容係關於一種包括位元線及單獨負位元線的記憶體裝置。在一個態樣中，記憶體裝置包括一組記憶體單元。在一個態樣中，記憶體裝置包括沿著一方向延伸的位元線。位元線可為彼此電耦合的一或多個金屬軌，以提供用於在一或多個記憶體單元處寫入資料的電壓。位元線可耦合到沿著此方向佈置的此組記憶體單元的子集。在一個態樣中，記憶體裝置包括沿著此方向延伸的負位元線。負位元線可為彼此電耦合的一或多個金屬軌，以提供負電壓以幫助在一或多個記憶體單元處寫入資料。在一個態樣中，負位元線可具有比位元線更低的電阻。在一個態樣中，記憶體裝置包括開關，以選擇性地將位元線耦合到負位元線。
有利地，所揭示的記憶體裝置可藉由實現位元線及單獨負位元線來提高一大組記憶體單元的操作的一致性及可靠性。在一個態樣中，可實現負位元線以向記憶體單元施加負電壓，以提高在記憶體單元處寫入資料的速度和寫入所需的最小電壓。寫入的成功或失敗取決於寫入能力。然而，由於位元線的高電阻（或寄生電阻），提供給耦合到同一位元線的記憶體單元的電壓可係不同的。由於位元線的電阻（或寄生電阻）而施加的負電壓的較大差異可導致耦合到同一位元線的記憶體單元的不同回應或行為。在一個態樣中，所揭示的記憶體裝置實現位元線及單獨負位元線，其中負位元線可具有比位元線更低的電阻（或寄生電阻），從而可減小經由負位元線施加到記憶體單元的負電壓的差。藉由減少所施加的負電壓的差異，資料可由記憶體單元以改進的一致性和可靠性儲存。
在一些實施例中，一或多個部件可體現為一或多個電晶體。本揭示之一實施例中的電晶體被示出為具有特定類型（N型或P型），但實施例不限於此。電晶體可為任何合適類型的電晶體，包括但不限於金氧半導體場效電晶體(metal oxide semiconductor field effect transistor, MOSFET)、雙極接面電晶體(bipolar junction transistor, BJT)、高壓電晶體、高頻電晶體、FinFET、具有凸起源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET等。此外，本揭示之一實施例所示或所述的一或多個電晶體可體現為並聯連接的兩個或更多個電晶體。在一個態樣中，電晶體包括源極電極、汲極電極及閘極電極。根據施加到源極電極及汲極電極的電壓，源極電極及汲極電極可為可互換。因此，源極電極及汲極電極在本揭示之一實施例中可各自稱為源極/汲極電極。
第1圖為根據一個實施例的記憶體裝置100的圖。在一些實施例中，記憶體裝置100包括記憶體控制器105及記憶體陣列120。記憶體陣列120可包括以二維或三維陣列佈置的複數個儲存電路或記憶體單元125。每個記憶體單元125可耦合到對應的字線WL及對應的位元線BL。記憶體控制器105可根據經由字線WL及位元線BL的電信號向記憶體陣列120寫入資料或自記憶體陣列120讀取資料。在其他實施例中，記憶體裝置100包括比第1圖所示更多、更少或不同的部件。
記憶體陣列120為儲存資料的硬體部件。在一個態樣中，記憶體陣列120體現為半導體記憶體裝置。記憶體陣列120包括複數個儲存電路或記憶體單元125。記憶體陣列120包括各自沿著第一方向（例如，X方向）延伸的字線WL0、WL1…WLJ及各自沿著第二方向（例如，Y方向）延伸的字線BL0、BL1…BLK。字線WL及位元線BL可為導電金屬或導電軌。在一種配置中，每個記憶體單元125耦合到對應字線WL及對應位元線BL，且可根據經由對應字線WL及對應位元線BL的電壓或電流來操作。在一些實施例中，每條位元線包括耦合到沿著第二方向（例如，Y方向）設置的一組記憶體單元125中的一或多個記憶體單元125的位元線BL、BLB。位元線BL、BLB可接收及/或提供差分信號。每個記憶體單元125可包括揮發性記憶體、非揮發性記憶體或其組合。在一些實施例中，每個記憶體單元125體現為靜態隨機存取記憶體(SRAM)單元或其他類型的記憶體單元。在一些實施例中，記憶體陣列120包括附加線（例如，選擇線、參考線、參考控制線、電力軌等）。
記憶體控制器105為控制記憶體陣列120的操作的硬體部件。在一些實施例中，記憶體控制器105包括位元線控制器112、字線控制器114及時序控制器110。位元線控制器112、字線控制器114及時序控制器110可體現為邏輯電路、類比電路或其組合。在一種配置中，字線控制器114為經由記憶體陣列120的一或多個字線WL提供電壓或電流的電路，且位元線控制器112為經由記憶體陣列120的一或多個位元線BL提供或感測電壓或電流的電路。在一種配置中，時序控制器110為提供控制信號或時脈信號以同步位元線控制器112及字線控制器114的操作的電路。在一些實施例中，時序控制器110體現為或包括處理器及儲存指令的非暫時性電腦可讀介質，此些指令當由處理器執行時，使處理器執行本揭示之一實施例描述的時序控制器110或記憶體控制器105的一或多個功能。位元線控制器112可耦合到記憶體陣列120的位元線BL，且字線控制器114可耦合到記憶體陣列120的字線WL。在一些實施例中，記憶體控制器105包括比第1圖所示更多、更少或不同的部件。
在一個實例中，時序控制器110可產生控制信號以協調位元線控制器112及字線控制器114的操作。在一種方法中，為了在記憶體單元125處寫入資料，時序控制器110可使字線控制器114經由耦合到記憶體單元125的字線WL向記憶體單元125施加電壓或電流，且使位元線控制器112經由耦合到記憶體單元125的位元線BL向記憶體單元125施加與要儲存的資料相對應的電壓或電流。在一種方法中，為了自記憶體單元125讀取資料，時序控制器110可使字線控制器114經由耦合到記憶體單元125的字線WL向記憶體單元125施加電壓或電流，且使位元線控制器112經由耦合到記憶體單元125的位元線BL感測與記憶體單元125儲存的資料相對應的電壓或電流。
第2圖為根據一個實施例的SRAM單元125的圖。在一些實施例中，SRAM單元125包括N型電晶體N1、N2、N3、N4及P型電晶體P1、P2。N型電晶體N1、N2、N3、N4可為N型金氧半導體場效電晶體(MOSFET)或N型鰭式場效電晶體(fin field-effect transistor, FinFET)。P型電晶體P1、P2可為P型MOSFET或P型FinFET。這些部件可一起操作以儲存一位元。在其他實施例中，SRAM單元125包括比第2圖所示更多、更少或不同的部件。
在一種配置中，N型電晶體N3、N4包括耦合到字線WL的閘極電極。在一種配置中，N型電晶體N3的汲極電極耦合到位元線BL，且N型電晶體N3的源極電極耦合到埠Q。在一種配置中，N型電晶體N4的汲極電極耦合到位元線BLB，且N型電晶體N4的源極電極耦合到埠QB。在一個態樣中，N型電晶體N3、N4作為電開關操作。根據施加到字線WL的電壓，N型電晶體N3、N4可允許位元線BL電耦合到埠Q或自埠Q去耦，且允許位元線BLB電耦合到埠QB或自埠QB去耦。例如，根據對應於施加到字線WL的高狀態（或邏輯值「1」）的電源電壓VDD（或1 V），啟用N型電晶體N3以將位元線BL電耦合到埠Q，而啟用N型電晶體N4以將位元線BLB電耦合到端QB。對於另一實例，根據對應於施加到字線WL的低狀態（或邏輯值「0」）的接地電壓VSS（或0 V），禁用N型電晶體N3以將位元線BL自埠Q電去耦，而禁用N型電晶體N4以將位元線BLB自埠QB電去耦。
在一種配置中，N型電晶體N1包括耦合到提供接地電壓VSS或0 V的第一電源電壓軌的源極電極、耦合到埠QB的閘極電極及耦合到埠Q的汲極電極。在一種配置中，P型電晶體P1包括耦合到提供電源電壓VDD的第二電源電壓軌的源極電極、耦合到埠QB的閘極電極及耦合到埠Q的汲極電極。在一種配置中，N型電晶體N2包括耦合到提供接地電壓VSS或0 V的第一電源電壓軌的源極電極、耦合到埠Q的閘極電極及耦合到埠QB的汲極電極。在一種配置中，P型電晶體P2包括耦合到提供電源電壓VDD的第二電源電壓軌的源極電極、耦合到埠Q的閘極電極及耦合到埠QB的汲極電極。在此配置中，N型電晶體N1及P型電晶體P1作為反相器操作，且N型電晶體N2及P型電晶體P2作為反相器操作，使得兩個反相器形成交叉耦合的反相器。在一個態樣中，交叉耦合反相器可感測且放大埠Q、QB處的電壓差。當寫入資料時，交叉耦合反相器可感測經由N型電晶體N3、N4提供的埠Q、QB處的電壓，且放大位元線BL、BLB處的電壓差。例如，交叉耦合反相器感測埠Q處的電壓0.5 V及埠QB處的電壓0.4 V，且經由正回饋（或再生回饋）放大埠Q、QB處的電壓差，使得埠Q處的電壓變為電源電壓VDD（例如，1 V），且埠QB處的電壓變為接地電壓VSS（例如，0 V）。埠Q、QB處的放大電壓可各自地經由N型電晶體N3、N4提供給位元線BL、BLB用於讀取。
第3圖為根據一個實施例的包括單獨負位元線NBL0、NBLB0、NBL1、NBLB1的記憶體裝置100的一部分300的示意圖。在一些實施例中，記憶體裝置100的部分300包括記憶體單元125，位元線BL0、BLB0、BL1、BLB1，負位元線NBL0、NBLB0、NBL1、NBLB1，開關SW0、SWB0、SW1、SWB1、SWW0、SWWB0、SWW1、SWWB1、SWN0、SWNB0、SWN1、SWNB1及驅動器電路310、350。這些部件可一起操作以在記憶體單元125處寫入資料。在一個態樣中，第一行中的記憶體單元125耦合到位元線BL0、BLB0，而另一行中的記憶體單元125耦合在位元線BL1、BLB1。在一些實施例中，記憶體裝置100的部分300包括比第3圖所示更多、更少或不同的部件。
在一些實施例中，開關SW0、SWB0、SW1、SWB1為可各自地選擇性地將負位元線NBL0、NBLB0、NBL1、NBLB1耦合到位元線BL0、BLB0、BL1、BLB1的電路或部件。開關SW0、SWB0、SW1、SWB1中的每一者均可體現為電晶體。例如，開關SW0、SWB0、SW1、SWB1中的每一者可為N型電晶體。在一些實施例中，開關SW0、SWB0、SW1、SWB1可實現在與記憶體單元125相同的層中。在一些實施例中，開關SW0、SWB0、SW1、SWB1可在記憶體陣列120或位元線控制器112中實現。在一種配置中，開關SW0包括耦合到負位元線NBL0的源極電極、耦合到位元線BL0的汲極電極及用於接收控制信號GX的閘極電極。可自位元線控制器112或時序控制器110提供控制信號GX。在一種配置中，開關SWB0包括耦合到負位元線NBLB0的源極電極、耦合到位元線BLB0的汲極電極及用於接收控制信號GX的閘極電極。在一種配置中，開關SW1包括耦合到負位元線NBL1的源極電極、耦合到位元線BL1的汲極電極及用於接收控制信號GX的閘極電極。在一種配置中，開關SWB1包括耦合到負位元線NBLB1的源極電極、耦合到位元線BLB1的汲極電極及用於接收控制信號GX的閘極電極。在此配置中，開關SW0、SWB0、SW1、SWB1可同時啟用或禁用，以根據控制信號GX將負位元線NBL0、NBLB0、NBL1、NBLB1各自地選擇性地耦合到位元線BL0、BLB0、BL1、BLB1。例如，回應於具有第一電壓（例如，VDD或1 V）的控制信號GX，可啟用開關SW0、SWB0、SW1、SWB1以各自地將負位元線NBL0、NBLB0、NBL1、NBLB1電耦合到位元線BL0、BLB0、BL1、BLB1。例如，回應於具有第二電壓（例如，VSS或0 V）的控制信號GX，可禁用開關SW0、SWB0、SW1、SWB1以將負位元線NBL0、NBLB0、NBL1、NBLB1自位元線BL0、BLB0、BL1、BLB1電去耦。
在一些實施例中，開關SWW0、SWWB0為可選擇性地將位元線BL0、BLB0耦合到驅動器電路310的電路或部件。開關SWW0、SWWB0中的每一者可體現為電晶體。例如，開關SWW0、SWWB0中的每一個可為N型電晶體。在一些實施例中，開關SWW0、SWWB0可在與記憶體單元125相同的層中實現。在一些實施例中，開關SWW0、SWWB0可在記憶體陣列120或位元線控制器112中實現。在一種配置中，開關SWW0包括耦合到驅動器電路310的源極電極、耦合到位元線BL0的汲極電極及用於接收控制信號Y0的閘極電極。可自位元線控制器112或時序控制器110提供控制信號Y0。在一種配置中，開關SWWB0包括耦合到驅動器電路310的源極電極、耦合到位元線BLB0的汲極電極及用於接收控制信號Y0的閘極電極。在此配置中，開關SWW0、SWWB0可同時啟用或禁用，以根據控制信號Y0將位元線BL0、BLB0選擇性地耦合到驅動器電路310。例如，回應於具有第一電壓（例如，VDD或1 V）的控制信號Y0，可啟用開關SWW0、SWWB0以將位元線BL0、BLB0電耦合到驅動器電路310。例如，回應於具有第二電壓（例如，VSS或0 V）的控制信號Y0，可禁用開關SWW0、SWWB0以將位元線BL0、BLB0自驅動器電路310電去耦。
在一些實施例中，開關SWW1、SWWB1為可選擇性地將位元線BL1、BLB1耦合到驅動器電路310的電路或部件。開關SWW1、SWWB1中的每一者可體現為電晶體。例如，開關SWW1、SWWB1中的每一者可為N型電晶體。在一些實施例中，開關SWW1、SWWB1可在與記憶體單元125相同的層中實現。在一些實施例中，開關SWW1、SWWB1可在記憶體陣列120或位元線控制器112中實現。在一種配置中，開關SWW1包括耦合到驅動器電路310的源極電極、耦合到位元線BL1的汲極電極及用於接收控制信號Y1的閘極電極。可自位元線控制器112或時序控制器110提供控制信號Y1。在一種配置中，開關SWWB1包括耦合到驅動器電路310的源極電極、耦合到位元線BLB1的汲極電極及用於接收控制信號Y1的閘極電極。在此配置中，可同時啟用或禁用開關SWW1、SWWB1，以根據控制信號Y1將位元線BL1、BLB1選擇性地耦合到驅動器電路310。例如，回應於具有第一電壓（例如，VDD或1 V）的控制信號Y1，可啟用開關SWW1、SWWB1以將位元線BL1、BLB1電耦合到驅動器電路310。例如，回應於具有第二電壓（例如，VSS或0 V）的控制信號Y1，可禁用開關SWW1、SWWB1以將位元線BL1、BLB1自驅動器電路310電去耦。
在一些實施例中，負位元線NBL0、NBLB0、NBL1、NBLB1為向一或多個記憶體單元125提供負電壓的金屬軌。負位元線NBL、NBLB可各自具有比位元線BL、BLB更低的電阻。例如，負位元線NBL、NBLB可設置在與設置位元線BL、BLB的層（例如，金屬層0）不同的層（例如，金屬層1或2，或背面金屬層）中。在一種配置中，負位元線NBL0、NBLB0、NBL1、NBLB1與位元線BL0、BLB0、BL1、BLB1平行地沿著Y方向延伸。經由負位元線NBL0、NBLB0、NBL1、NBLB1，驅動器電路350可向記憶體單元125提供負電壓。
在一些實施例中，開關SWN0、SWNB0為可選擇性地將負位元線NBL0、NBLB0耦合到驅動器電路350的電路或部件。開關SWN0、SWNB0中的每一者可體現為電晶體。例如，開關SWN0、SWNB0中的每一者可為N型電晶體。在一些實施例中，開關SWN0、SWNB0可在與記憶體單元125相同的層中實現。在一些實施例中，開關SWN0、SWNB0可在記憶體陣列120或位元線控制器112中實現。在一種配置中，開關SWN0包括耦合到驅動器電路350的源極電極、耦合到負位元線NBL0的汲極電極及用於接收控制信號M0的閘極電極。可自位元線控制器112或時序控制器110提供控制信號M0。在一種配置中，開關SWNB0包括耦合到驅動器電路350的源極電極、耦合到負位元線NBLB0的汲極電極及用於接收控制信號M0的閘極電極。在此配置中，開關SWN0、SWNB0可同時啟用或禁用，以根據控制信號M0將負位元線NBL0、NBLB0選擇性地耦合到驅動器電路350。例如，回應於具有第一電壓（例如，VDD或1 V）的控制信號M0，開關SWN0、SWNB0可啟用以將負位元線NBL0、NBLB0電耦合到驅動器電路350。例如，回應於具有第二電壓（例如VSS或0 V）的控制信號M0，開關SWN0、SWNB0可禁用以將負位元線NBL0、NBLB0自驅動器電路350電去耦。
在一些實施例中，開關SWN1、SWNB1為可選擇性地將負位元線NBL1、NBLB1耦合到驅動器電路350的電路或部件。開關SWN1、SWNB1中的每一者可體現為電晶體。例如，開關SWN1、SWNB1中的每一者可為N型電晶體。在一些實施例中，開關SWN1、SWNB1可在與記憶體單元125相同的層中實現。在一些實施例中，開關SWN1、SWNB1可在記憶體陣列120或位元線控制器112中實現。在一種配置中，開關SWN1包括耦合到驅動器電路350的源極電極、耦合到負位元線NBL1的汲極電極及用於接收控制信號M1的閘極電極。可自位元線控制器112或時序控制器110提供控制信號M1。在一種配置中，開關SWNB1包括耦合到驅動器電路350的源極電極、耦合到負位元線NBLB1的汲極電極及用於接收控制信號M1的閘極電極。在此配置中，開關SWN1、SWNB1可同時啟用或禁用，以根據控制信號M1將負位元線NBL1、NBLB1選擇性地耦合到驅動器電路350。例如，回應於具有第一電壓（例如，VDD或1 V）的控制信號M1，開關SWN1、SWNB1可啟用以將負位元線NBL1、NBLB1電耦合到驅動器電路350。例如，回應於具有第二電壓（例如，VSS或0 V）的控制信號M1，開關SWN1、SWNB1可禁用以將負位元線NBL1、NBLB1自驅動器電路350電去耦。
在一些實施例中，驅動器電路310為可提供電壓或電流以在一或多個記憶體單元125處寫入資料的電路或部件。在一些實施例中，驅動器電路310在位元線控制器112中實現。在一些實施例中，驅動器電路310可由可執行驅動器電路310的功能的不同電路或部件來代替。在一種配置中，驅動器電路310包括耦合到開關SWW0的源極電極及開關SWW1的源極電極的第一輸出埠315A。在一種配置中，驅動器電路310包括耦合到開關SWWB0的源極電極及開關SWWB1的源極電極的第二輸出埠315B。在該配置中，驅動器電路310可提供電壓或電流以經由輸出埠315A、315B寫入資料。在一個態樣中，在第一輸出埠315A處輸出的電壓或電流與在第二輸出埠315B處輸出的電流或電壓彼此互補。例如，為了寫入位元「1」，驅動器電路310可在第一輸出埠315A處輸出第一電壓（例如，VDD或1 V），且可在第二輸出埠315B處輸出第二電壓（例如，VSS或0 V）。例如，為了寫入位元「0」，驅動器電路310可在第一輸出埠315A處輸出第二電壓（例如，VSS或0 V），且可在第二輸出埠315B處輸出第一電壓（例如，VDD或1 V）。
在一些實施例中，驅動器電路350為可提供負電壓以幫助在一或多個記憶體單元125處寫入資料的電路或部件。在一些實施例中，驅動器電路350在位元線控制器112中實現。在一些實施例中，驅動器電路350可由可執行驅動器電路350的功能的不同電路或部件來代替。在一種配置中，驅動器電路350包括耦合到開關SWN0的源極電極及開關SWN1的源極電極的第一輸出埠355A。在一種配置中，驅動器電路350包括耦合到開關SWNB0的源極電極及開關SWNB1的源極電極的第二輸出埠355B。在此配置中，驅動器電路350可提供電壓以經由輸出埠355A、355B寫入資料。在一個態樣中，第一輸出埠355A處的電壓輸出及第二輸出埠355B處的電壓輸入彼此互補。例如，為了寫入位元「1」，驅動器電路350可在第一輸出埠355A處輸出第一電壓（例如，VDD或1 V），且可在第二輸出埠355B處輸出第三電壓（例如，-0.3 V）。例如，為了寫入位元「0」，驅動器電路350可在第一輸出埠355A處輸出第三電壓（例如，-0.3 V），且可在第二輸出埠355B處輸出第一電壓（例如，VDD或1 V）。
在一個態樣中，時序控制器110或位元線控制器112可協調驅動器電路310，驅動器電路350及開關SW0、SWB0、SW1、SWB1、SWW0、SWWB0、SWW1、SWWB1、SWN0、SWNB0、SWN1、SWNB1的操作，以在一或多個記憶體單元125處寫入資料。例如，時序控制器110可配置或促使驅動器電路310在第一時間段期間提供電壓以在一或多個記憶體單元125處寫入資料，且配置或促使驅動器電路350在第二時間段期間提供負電壓以幫助在一或多個記憶體單元125處寫入資料。
例如，在第一時間段期間，為了在耦合到字線WL0及位元線BL0、BLB0的記憶體單元125處寫入資料，時序控制器110或位元線控制器112可啟用開關SWW0、SWWB0且使開關SWW1、SWWB1、SWN0、SWNB0、SWN1、SWNB1禁用。在第一時間段期間，字線控制器114可向字線WL0施加第一電壓（例如，VDD或1 V），且向其他字線WL1…WLJ施加第二電壓（例如，VSS或0 V）。在第一時間段期間，驅動器電路310可在第一輸出埠315A處提供第二電壓（例如，VSS或0 V），且在第二輸出埠315B處提供第一電壓（例如，VDD或1 V），以寫入或程式化位元「0」。
例如，為了在耦合到字線WL0及位元線BL0、BLB0的記憶體單元125處寫入資料，時序控制器110或位元線控制器112可在第二時間段期間啟用開關SWN0、SWNB0且使開關SWW0、SWWB0、SWW1、SWWB1、SWN1、SWNB1禁用。在第二時間段期間，字線控制器114可向字線WL0施加第一電壓（例如，VDD或1 V），且向其他字線WL1…WLJ施加第二電壓（例如，0 V）。在第二時間段期間，驅動器電路350可在第一輸出埠355A處輸出第三電壓（例如，-0.3 V），且在第二輸出埠355B處輸出第一電壓（例如，VDD或1 V），以寫入或程式化位元「0」。藉由施加負電壓或第三電壓，可更快地執行寫入操作。
有利地，藉由實現位元線BL0、BLB0、BL1、BLB1及負位元線NBL0、NBLB0、NBL1、NBLB1，記憶體裝置100可提高一大組記憶體單元125的操作的一致性及可靠性。在一個態樣中，位元線BL0、BLB0、BL1、BLB1可被實現為接近記憶體單元125，且可允許快速讀取操作。然而，若相同的位元線BL0、BLB0、BL1、BLB1被實現為提供負電壓以執行寫入操作，則由於位元線BLO、BLB0、BL1及BLB1的高電阻（或寄生電阻），可將不同的負電壓提供給耦合到相同的位元線上BL0、BLB0、BL1、BLB1的記憶體單元。由於位元線BL0、BLB0、BL1、BLB1的電阻（或寄生電阻）而施加的負電壓的大差異可導致耦合到相同位元線BL0、BLB0、BL1、BLB1的記憶體單元125的不同回應或行為。例如，與遠離驅動器電路310設置的記憶體單元125相比，可更快地對更靠近驅動器電路310的記憶體單元125執行寫入操作。在一個態樣中，負位元線NBL0、NBLB0、NBL1、NBLB1可具有比位元線BL0、BLB0、BL1、BLB1更低的電阻（或寄生電阻），從而可減小經由負位元線NBL0、NBLB0、NBL1、NBLB1施加到記憶體單元125的負電壓的差異。藉由減小負電壓的差異，資料可以改進的一致性和可靠性被記憶體單元125儲存。
第4圖示出根據一個實施例的包括位元線BL及單獨負位元線NBL的記憶體裝置100的寫入操作的時序圖400。在一些實施例中，時序圖400包括信號V[WL0]、M0、Y0、GK、V[BL0]。信號V[WL0]可為字線WL0處的電壓。控制信號M0可為施加到開關SWN0、SWNB0的閘極電極的電壓。控制信號Y0可為施加到開關SWW0、SWWB0的閘極電極的電壓。控制信號GK可為施加到開關SW0、SWB0的閘極電極的電壓。電壓V[BL0]可為位元線BL0處的電壓。在一個態樣中，可如時序圖400所示施加信號或電壓，以執行寫入操作，以在耦合到字線WL0和位元線BL0、BLB0的選定記憶體單元125處寫入位元「0」。
在時間T0，字線控制器114可向字線WL0施加具有低電壓（例如，VSS或0 V）的控制信號V[WL0]。在時間T0，時序控制器110或位元線控制器112可向開關SWN0、SWNB0的閘極電極施加具有低電壓（例如，VSS或0 V）的控制信號M0，使得開關SWN0, SWNB0可禁用。在時間T0，時序控制器110或位元線控制器112可向開關SWW0、SWWB0的閘極電極施加具有低電壓（例如，VSS或0 V）的控制信號Y0，使得開關SWW0、SWWB0可禁用。在時間T0，時序控制器110或位元線控制器112可向開關SW0、SWB0的閘極電極施加具有低電壓（例如，VSS或0 V）的控制信號GK，使得開關SW0、SWB0可禁用。在時間T0，位元線BL0、BLB0可被預設或預充電以具有高電壓（例如，VDD或1 V）。
在時間T1，字線控制器114可向字線WL0施加具有高電壓（例如，VDD或1 V）的控制信號V[WL0]，使得耦合到字線WL0的記憶體單元125的電晶體N3、N4可啟用。
在時間T2，時序控制器110或位元線控制器112可向開關SWN0、SWNB0的閘極電極施加具有高電壓（例如，VDD或1 V）的控制信號M0，使得開關SWN0、SWNB0可啟用。在時間T2，時序控制器110或位元線控制器112可向開關SWW0、SWWB0的閘極電極施加具有高電壓（例如，VDD或1 V）的控制信號Y0，使得開關SWW0、SWWB0可啟用。藉由在時間T2啟用耦合到字線WL0的記憶體單元125的電晶體N3、N4且啟用開關SWW0、SWWB0，驅動器電路310可施加低電壓（例如VSS或0 V），使得位元線BL0處的電壓V[BL0]可降低。當開關SWN0、SWNB0啟用時，驅動器電路350可在時間T2在第一輸出埠355A處施加負電壓（例如，-0.3 V），在第二輸出埠355B處施加高電壓（例如，VDD或1 V），使得負位元線NBL0可被預充電以具有負電壓（例如，-0.6 V），且負位元線NBLB0可具有高電壓（例如，VDD或者1 V）。因為開關SW0、SWB0在時間T2禁用，所以負位元線NBL0處的負電壓可能不會影響位元線BL0、BLB0處的電壓。
在時間T3，時序控制器110或位元線控制器112可向開關SWW0、SWWB0的閘極施加具有低電壓（例如，VSS或0 V）的控制信號Y0，使得開關SWW0、SWWB0可禁用。同時，耦合到字線WL0的記憶體單元125的電晶體N3、N4在時間T3啟用，使得位元線BL處的電壓可經由記憶體單元125的正回饋繼續降低。
在時間T4，時序控制器110或位元線控制器112可向開關SW0、SWB0的閘極電極施加具有高電壓（例如，VDD或1 V）的控制信號GK，使得開關SW0、SWB0可啟用。通過在時間T4啟用開關SW0、SWB0，可將負位元線NBL0處的負電壓施加到位元線BL0，使得位元線BL0可具有負電壓475。
在時間T5，時序控制器110或位元線控制器112可向開關SW0、SWB0的閘極施加具有低電壓（例如，VSS或0 V）的控制信號GK，使得開關SW0、SWB0可禁用。藉由在時間T5使開關SW0、SWB0禁用，負位元線NBL0、NBLB0可自位元線BL0、BLB0電去耦，使得位元線BL0可具有第二電壓（例如，VSS或0 V）。
在時間T6，時序控制器110或位元線控制器112可向開關SWN0、SWNB0的閘極電極施加具有低電壓（例如，VSS或0 V）的控制信號M0，使得開關SWN0、SWNB0可禁用。藉由在時間T6使開關SWN0、SWNB0禁用，負位元線NBL0、NBLB0可自驅動器電路350電去耦。
在時間T7，時序控制器110或位元線控制器112可向字線WL0施加具有低電壓（例如，VSS或0 V）的控制信號V[WL0]，使得耦合到字線WL0的記憶體單元125的電晶體N3、N4可禁用以完成寫入操作。
第5圖示出根據一個實施例的記憶體裝置100的部分500的圖，此部分包括負位元線NBL0、NBLB0、NBL1、NBLB1及開關SW0、SWB0、SW1、SWB1、SW2、SWB2、SW3、SWB3，以將負位元線NBL0、NBLB0、NBL1、NBLB1選擇性地耦合到對應的位元線BL0、BLB0、BL1、BLB1。在一個態樣中，記憶體裝置100的部分500類似於第3圖的記憶體裝置100的部分300，除了i)為了簡單起見未示出開關SWW0、SWWB0、SWW1、SWWB1、SWN0、SWNB0、SWN1、SWNB1及驅動器電路310、350，以及ii)提供額外的開關SW2、SWB2、SW3、SWB3以各自地選擇性地將負位元線NBL0、NBLB0、NBL1、NBLB1耦合到位元線BL0、BLB0、BL1、BLB1。因此，為了簡潔起見，這裡省略了對其重複部分的詳細描述。在一個態樣中，根據控制信號G0控制開關SW0、SWB0、SW1、SWB1，且根據控制信號G1控制開關SW2、SWB2、SW3、SWB3。在一個態樣中，多個記憶體單元125可以沿著Y方向設定在開關SW0、SW2之間，開關SWB0、SWB2之間，開關SW1、SWB3之間及開關SWB1、SWB3間。開關SW2、SWB2、SW3、SWB3可被實現為進一步減小向記憶體單元125提供負電壓的電阻。藉由減小向記憶體單元125提供負電壓的電阻，可減小施加的負電壓的差異，從而可由記憶體單元125以改進的一致性及可靠性來儲存資料。
第6圖示出根據一個實施例的記憶體裝置100的部分600的圖，此部分包括驅動位元線BL0、BLB0、BL1、BLB1及單獨負位元線NBL0、NBLB0、NBL1、NBLB1的附加驅動器電路310’、350’。在一個態樣中，記憶體裝置100的部分600類似於記憶體裝置100中的部分300，除了提供了額外的驅動器電路310’、350’及開關SWN0’、SWNB0’、SWN1’、SWNB1’、SWW0’、SWWB0’、SWW1’、SWWB1’、SW2、SWB2、SW3、SWB3。附加驅動器電路310’、350’及開關SWN0’、SWNB0’、SWN1’、SWNB 1’、SWW0’、SWWB0’、SWW1’、SWWB1’可各自地以與驅動器電路310、350及開關SWN0、SWNB0、SWN1、SWNB1、SWW0、SWWB0、SWW1、SWWB1類似的方式配置及操作。開關SW2’、SWB2’、SW3’、SWB3’可類似於第5圖的記憶體裝置100的部分500中的開關SW2、SWB2、SW3、SWB3。因此，為了簡潔起見，這裡省略了對其重複部分的詳細描述。在一種配置中，驅動器電路310、350可設置在記憶體單元125的第一端，其中驅動器電路310’、350’可設置在記憶體單元125的第二端，使得記憶體單元125可沿著Y方向設置在驅動器電路310、350與驅動器電路310’、350’之間。藉由實施附加驅動器電路310’、350’及開關SWN0’、SWNB0’、SWN1’、SWNB1’、SWW0’、SWWB0’、SWW1’、SWWB1’，可進一步減小向記憶體單元125提供負電壓的電阻。藉由減小向記憶體單元125提供負電壓的電阻，可減小施加的負電壓的差異，從而可由記憶體單元125以改進的一致性及可靠性來儲存資料。
第7圖示出根據一些實施例的操作包括單獨負位元線（例如，NBL0、NBLB0、NBL1、NBLB1）的記憶體裝置（例如，記憶體裝置100）的方法700的流程圖。在一些實施例中，由控制器（例如，記憶體控制器105）執行方法700。在一些實施例中，由其他實體執行方法700。在一些實施例中，執行方法700以在選定記憶體單元處寫入資料。在一些實施例中，方法700包括比第7圖所示更多、更少或不同的步驟。在一些實施例中，方法700可以與第7圖所示不同的順序執行。
在一種方法中，控制器在第一時間段期間使耦合在第一位元線（例如，位元線BL0）與第二位元線（如，負位元線NBL0）之間的開關（例如，開關SW0）禁用710。 第一位元線可耦合到沿著方向（例如，行方向）設置的一組記憶體單元125。在一個態樣中，第二位元線可具有比第一位元線低的電阻。在一些實施例中，負位元線NBL、NBLB可各自具有比位元線BL、BLB或任何其他各種值低2X至10X的電阻（例如，每單位長度的電阻）。例如，第二位元線可設置在與設置有第一位元線的層（例如，金屬層0）不同的層（如，金屬層1、金屬層2或背面金屬軌）中。藉由使開關禁用，第二位元線可自第一位元線及記憶體單元組125電去耦。
在一種方法中，控制器在第一時間段期間經由第一位元線向所選記憶體單元125施加720資料電壓。資料電壓可為表示位元的電壓。例如，資料電壓可為表示位元「0」的接地電壓（例如VSS或0 V）。在第一時間段之後，控制器可停止向第一位元線施加資料電壓。
在一種方法中，控制器在第一時間段之後的第二時間段期間啟用730開關。藉由啟用開關，第二位元線可電耦合到第一位元線。
在一種方法中，控制器在第二時間段期間經由第二位元線、開關及第一位元線向所選記憶體單元125施加740低於資料電壓的輔助電壓。輔助電壓可為用於輔助在記憶體單元125處寫入資料或提高寫入速度的電壓。例如，輔助電壓可為低於0 V（例如，-0.3 V）的負電壓。藉由施加輔助電壓（或負電壓），可提高執行寫入操作的速度。
有利地，藉由經由與第一位元線（例如，位元線）分離的第二位元線（如，負位元線）施加輔助電壓（或負電壓），記憶體裝置100可提高一大組記憶體單元125的操作的一致性及可靠性。在一個態樣中，第一位元線（例如，位元線BL0）可在記憶體單元125附近實現，且可允許快速讀取操作。然而，若第一位元線被實現為提供資料電壓及輔助電壓以執行寫入操作，則由於第一位元線的電阻（或寄生電阻），可向耦合到第一位元線上的記憶體單元125提供不同的電壓。由於第一位元線的電阻（或寄生電阻）而施加的電壓的大差異可導致耦合到同一第一位元線上的記憶體單元125的不同回應或行為。例如，與遠離驅動器電路310設置的記憶體單元125相比，可更快地對更靠近驅動器電路310的記憶體單元125執行寫入操作。在一個態樣中，可實現具有比第一位元線低的電阻（或寄生電阻）的單獨第二位元線（或負位元線）以提供輔助電壓（或負電壓），從而可減小經由第二位元線施加到記憶體單元125的電壓差。藉由減小經由第二位元線施加的電壓差，可由記憶體單元125以改進的一致性及可靠性來儲存資料。
現在參考第8圖示出根據本揭示的一些實施例的計算系統800的實例方塊圖。計算系統800可由電路或佈局設計者用於積體電路設計。本揭示之一實施例中所用的「電路」為電氣部件的互連，例如電阻器、電晶體、開關、電池、電感器或其他類型的半導體裝置，其經配置為實現期望的功能。計算系統800包括與記憶體裝置810相關聯的主裝置805。主裝置805可經配置為自一或多個輸入裝置815接收輸入且向一或多個輸出裝置820提供輸出。主裝置805可經配置為個別地經由適當的介面825A、825B及825C與記憶體裝置810、輸入裝置815及輸出設備820通信。計算系統800可在各種計算裝置中實現，諸如電腦（例如，桌上型電腦、膝上型電腦、伺服器、資料中心等）、平板電腦、個人數位助理、行動裝置、其他手持或可攜式裝置，或適合於使用主裝置805執行示意設計及/或佈局設計的任何其他計算單元。
輸入裝置815可包括各種輸入技術中的任何一種，諸如鍵盤、尖筆、觸控螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音辨識、移動辨識、遙控器、輸入埠、一或多個按鈕、撥號盤、控制桿以及與主裝置805相關聯且允許諸如使用者（例如，電路或佈局設計者）的外部源將資訊（例如，資料）輸入主裝置且向主裝置發送指令的任何其他輸入周邊裝置。類似地，輸出裝置820可包括各種輸出技術，諸如外部記憶體、打印機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置以及經配置為自主裝置805接收資訊（例如，資料）的任何其他輸出周邊裝置。輸入到主裝置805及/或自主裝置輸出的「資料」可包括各種文字資料、電路資料、信號資料、半導體裝置資料、圖形資料、其組合、或適合於使用計算系統800處理的其他類型的類比和/或數位資料中的任何一種。
主裝置805包括一或多個處理單元/處理器，例如中央處理單元（「Central Processing Unit, CPU」）核心830A…830N，或與之相關聯。CPU核心830A…830N可實現為特定應用積體電路（「Application Specific Integrated Circuit, ASIC」）、場域可程式閘陣列（「Field Programmable Gate Array, FPGA」）或任何其他類型的處理單元。CPU核心830A…830N中的每一者可經配置為執行用於運行主裝置805的一或多個應用的指令。在一些實施例中，運行一或多個應用的指令和資料可儲存在記憶體裝置810內。主裝置805還可經配置為在記憶體裝置810內儲存運行一或多個應用的結果。因此，主裝置805可經配置為請求記憶體裝置810執行各種操作。例如，主裝置805可請求記憶體裝置810讀取資料、寫入資料、更新或删除資料及/或執行管理或其他操作。主裝置805可經配置為運行的一個此類應用可為標準單元應用835。標準單元應用835可為電腦輔助設計或電子設計自動化軟體套的部分，主裝置805的用戶可使用此軟體套來使用、創建或修改電路的標準單元。在一些實施例中，執行或運行標準單元應用835的指令可儲存在記憶體裝置810內。標準單元應用835可由CPU核心830A…830N中的一或多者使用與來自記憶體裝置810的標準單元應用相關聯的指令來執行。在一個實例中，標準單元應用835允許用戶利用記憶體裝置100或記憶體裝置100的部分的預先產生的示意設計及/或佈局設計來輔助積體電路設計。在完成積體電路的佈局設計之後，可由製造設施根據佈局設計製造多個積體電路，例如包括記憶體裝置100或記憶體裝置100的任何部分。
仍然參考第8圖，記憶體裝置810包括記憶體控制器840，此記憶體控制器經配置為自記憶體陣列845讀取資料或向記憶體陣列845寫入資料。記憶體陣列845可包括各種揮發性及/或非揮發性記憶體。例如，在一些實施例中，記憶體陣列845可包括NAND快閃記憶體核心。在其他實施例中，記憶體陣列845可包括NOR快閃記憶體核心、靜態隨機存取記憶體(Static Random Access Memory, SRAM)核心、動態隨機存取記憶體(Dynamic Random Access Memory, DRAM)核心、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory, MRAM)核心、相變化記憶體(Phase Change Memory, PCM)核心、電阻式隨機存取記憶體(Resistive Random Access Memory, ReRAM)核心、3D XPoint記憶體核心、鐵電式隨機存取記憶體(ferroelectric random-access memory, FeRAM)核心，以及適於在記憶體陣列內使用的其他類型的記憶體核心。記憶體陣列845內的記憶體可由記憶體控制器840個別地且獨立地控制。換言之，記憶體控制器840可經配置為個別地且獨立地與記憶體陣列845內的每個記憶體通信。藉由與記憶體陣列845通信，記憶體控制器840可經配置為回應於自主裝置805接收的指令自記憶體陣列讀取資料或向記憶體陣列寫入資料。儘管被示出為記憶體裝置810的一部分，但在一些實施例中，記憶體控制器840可為主裝置805的部分或計算系統800的另一部件的部分且與記憶體裝置810相關聯。記憶體控制器840可被實現為軟體、硬體、固件或其組合中的邏輯電路，以執行本揭示之一實施例描述的功能。例如，在一些實施例中，記憶體控制器840可經配置為在接收到來自主裝置805的請求時檢索與儲存在記憶體裝置810的記憶體陣列845中的標準單元應用835相關聯的指令。
應當理解，在第8圖中僅示出及描述了計算系統800的一些部件。然而，計算系統800可包括其他部件，諸如各種電池及電源、網路介面、路由器、交換機、外部記憶體系統、控制器等。一般而言，計算系統800可包括在執行本揭示之一實施例描述的功能時所需要或認為期望的各種硬體、軟體及/或固件部件中的任何一者。類似地，主裝置805、輸入裝置815、輸出設備820以及包括記憶體控制器840及記憶體陣列845的記憶體裝置810可包括在執行本揭示之一實施例所述功能時被認為係必要的或期望的其他硬體、軟體及/或固件部件。
在本揭示之一實施例的一個態樣中，揭示了一種記憶體裝置。在一些實施例中，記憶體裝置包括一組記憶體單元。在一些實施例中，記憶體裝置包括沿著方向延伸的第一位元線。在一些實施例中，第一位元線耦合到沿著此方向佈置的記憶體單元組的子集。在一些實施例中，記憶體裝置包括沿著此方向延伸的第二位元線。在一些實施例中，記憶體裝置包括耦合在第一位元線與第二位元線之間的開關。
在本揭示之一實施例的另一態樣中，揭示了一種記憶體裝置。在一些實施例中，記憶體裝置包括耦合到一組記憶體單元的第一位元線。在一些實施例中，記憶體裝置包括第二位元線。在一些實施例中，記憶體裝置包括開關以選擇性地耦合第一位元線及第二位元線。在一些實施例中，第二位元線具有比第一位元線低的電阻。
在本揭示之一實施例的又一態樣中，揭示了一種操作記憶體裝置的方法。在一些實施例中，此方法包括在第一時間段期間由控制器使耦合在第一位元線與第二位元線之間的開關禁用。第一位元線可耦合到一組記憶體單元。在一些實施例中，此方法包括由控制器經由第一位元線將第一電壓施加到此組記憶體單元中的記憶體單元。在一些實施例中，此方法包括由控制器在第二時間段期間啟用開關。在一些實施例中，此方法包括由控制器經由第二位元線、開關及第一位元線將低於第一電壓的第二電壓施加到此組記憶體單元的記憶體單元。
術語「耦合」及其變體包括兩個構件直接或間接彼此連接。術語「電耦合」及其變體包括兩個構件經由導電材料（例如，金屬或銅跡線）直接或間接地彼此連接。這種連接可為靜置的（例如，永久的或固定的）或可移動的（例如，可移除的或可釋放的）。這種連接可藉由兩個構件直接彼此耦合或耦合到彼此，兩個構件使用單獨的中間構件及任何附加的中間構件彼此耦合，或兩個構件使用與兩個構件中的一者整體形成為單個整體的中間構件彼此耦合來達成。若「耦合」或其變體被附加術語（例如，直接耦合）修改，則上文提供的「耦合」的一般定義被附加術語的普通語言意義修改（例如，「直接耦合」意指兩個構件的連接，而沒有任何單獨的中間構件），這導致定義比上述「耦合」的一般定義更窄。這種耦合可為機械的、電氣的或流體的。
上述概述了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示之一實施例的態樣。熟習此項技術者應當理解，其可容易地將本揭示之一實施例用作設計或修改其他過程及結構的基礎，以進行本揭示之一實施例所介紹的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應認識到，此類等效構造不脫離本揭示之一實施例的精神及範疇，且在不脫離本揭示之一實施例的精神及範疇的情況下，其可在此進行各種變化、替換及改變。
100:記憶體裝置 105:記憶體控制器 110:時序控制器 112:位元線控制器 114:字線控制器 120:記憶體陣列 125:記憶體單元 300:部分 310:驅動器電路 310':附加驅動器電路 315A:第一輸出埠 315B:第二輸出埠 350:驅動器電路 350':附加驅動器電路 355A:第一輸出埠 355B:第二輸出埠 400:時序圖 475:負電壓 500:部分 600:部分 700:方法 710:禁用 720:施加 730:啟用 740:施加 800:計算系統 805:主裝置 810:記憶體裝置 815:輸入裝置 820:輸出裝置 825A:介面 825B:介面 825C:介面 830A:中央處理單元核心 830N:中央處理單元核心 835:標準單元應用 840:記憶體控制器 845:記憶體陣列 935:標準單元應用 BL:位元線 BL0:位元線/字線 BL1:位元線/字線 BL2:位元線 BLB:位元線 BLB0:位元線 BLB1:位元線 BLK:字線 G1:控制信號 GK:控制信號 G0:控制信號 GX:控制信號 M0:控制信號 M1:控制信號 N1:N型電晶體 N2:N型電晶體 N3:N型電晶體 N4:N型電晶體 NBL0:單獨負位元線 NBL1:單獨負位元線 NBLB0:單獨負位元線 NBLB1:單獨負位元線 P1:P型電晶體 P2:P型電晶體 Q:埠 QB:埠 SW0:開關 SW1:開關 SW2:開關 SW3:開關 SWB0:開關 SWB1:開關 SWB2:開關 SWB3:開關 SWN0:開關 SWN0':開關 SWN1:開關 SWN1':開關 SWNB0:開關 SWNB0':開關 SWNB1:開關 SWNB1':開關 SWW0:開關 SWW0':開關 SWW1:開關 SWW1':開關 SWWB0:開關 SWWB0':開關 SWWB1:開關 SWWB1':開關 T0:時間 T1:時間 T2:時間 T3:時間 T4:時間 T5:時間 T6:時間 T7:時間 V[BL0]:控制信號 V[WL0]:控制信號 VDD:第一電壓 VSS:第二電壓 WL:字線 WL0:字線 WL1:字線 WL2:字線 WLJ:字線 X:方向 Y:方向 Y0:控制信號 Y1:控制信號
當與隨附圖式一起閱讀時，自以下詳細描述可最好地理解本揭示之一實施例的各態樣。值得注意，根據行業標準慣例，各種特徵並未按比例繪製。事實上，為了討論清楚，可任意增加或減少各種特徵的尺寸。 第1圖示出根據一些實施例的實例記憶體裝置的示意方塊圖； 第2圖為根據一個實施例的靜態隨機存取記憶體(static random access memory, SRAM)單元的示意圖； 第3圖為根據一個實施例的包括單獨負位元線的記憶體裝置的一部分的示意圖； 第4圖為示出根據一個實施例的包括位元線及單獨負位元線的記憶體裝置的寫入操作的時序圖； 第5圖為示出根據一個實施例的包括負位元線及開關以選擇性地將負位元線耦合到對應位元線的記憶體裝置的一部分的圖； 第6圖為示出根據一個實施例的驅動位元線及單獨負位元線的附加驅動器電路的圖； 第7圖為示出根據一些實施例的操作包括單獨負位元線的記憶體裝置的方法的流程圖；以及 第8圖為根據一些實施例的計算系統的實例方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
125:記憶體單元
300:部分
310:驅動器電路
315A:第一輸出埠
315B:第二輸出埠
350:驅動器電路
355A:第一輸出埠
355B:第二輸出埠
BL0:位元線/字線
BL1:位元線/字線
BLB0:位元線
BLB1:位元線
NBL0:單獨負位元線
NBL1:單獨負位元線
NBLB0:單獨負位元線
NBLB1:單獨負位元線
GX:控制信號
SW0:開關
SW1:開關
SWB0:開關
SWB1:開關
SWN0:開關
SWN1:開關
SWNB0:開關
SWNB1:開關
SWW0:開關
SWW1:開關
SWWB0:開關
SWWB1:開關
WL0:字線
WL1:字線
WLJ:字線
Y0:控制信號
Y1:控制信號
M0:控制信號
M1:控制信號
X:方向
Y:方向

Claims (20)

  1. 一種記憶體裝置，包含： 一組記憶體單元； 沿著一方向延伸的一第一位元線，該第一位元線耦合到沿著該方向設置的該組記憶體單元的一子集； 沿著該方向延伸的一第二位元線；及 耦合在該第一位元線與該第二位元線之間的一開關。
  2. 如請求項1所述之記憶體裝置，其中該第二位元線具有比該第一位元線低的一電阻。
  3. 如請求項1所述之記憶體裝置， 其中該第一位元線設置在一第一層中，且 其中該第二位元線設置在一第二層中。
  4. 如請求項3所述之記憶體裝置，其中該組記憶體單元設置在一第三層中。
  5. 如請求項4所述之記憶體裝置，其中該第三層位於該第一層與該第二層之間。
  6. 如請求項4所述之記憶體裝置，其中該第一層位於該第二層與該第三層之間。
  7. 如請求項1所述之記憶體裝置，進一步包含： 一第一驅動器電路，用以： 在一第一時間段期間，經由該第一位元線將一第一電壓施加到該組記憶體單元中的一記憶體單元，以將一資料寫入該記憶體單元，及 在一第二時間段期間，經由該第二位元線、該開關及該第一位元線將低於該第一電壓的一第二電壓施加到該組記憶體單元中的該記憶體單元，以將該資料寫入該記憶體單元。
  8. 如請求項7所述之記憶體裝置， 其中該開關在該第一時間段期間禁用，且 其中該開關在該第二時間段期間啟用。
  9. 如請求項7所述之記憶體裝置， 其中該組記憶體單元的該子集包括一第一記憶體單元及一第二記憶體單元， 其中該第一記憶體單元比該第二記憶體單元更靠近該開關，且 其中該第二記憶體單元比該第一記憶體單元更靠近該第一驅動器電路。
  10. 如請求項7所述之記憶體裝置，進一步包含： 一第二驅動器電路，用以： 在該第一時間段期間，經由該第一位元線將該第一電壓施加到該組記憶體單元中的該記憶體單元，以將該資料寫入該記憶體單元，及 在該第二時間段期間，經由該第二位元線、該開關及該第一位元線將低於該第一電壓的該第二電壓施加到該組記憶體單元中的該記憶體單元，以將該資料寫入該記憶體單元， 其中該組記憶體單元的該子集的一第一部分設置在該第一驅動器電路與該開關之間，且 其中該組記憶體單元的該子集的一第二部分設置在該第二驅動器電路與該開關之間。
  11. 一種記憶體裝置，包含： 耦合到一組記憶體單元的一第一位元線； 一第二位元線；及 選擇性地耦合該第一位元線及該第二位元線的一開關， 其中該第二位元線具有比該第一位元線低兩倍的一電阻。
  12. 如請求項11所述之記憶體裝置， 其中該第一位元線設置在一第一層中，且 其中該第二位元線設置在一第二層中。
  13. 如請求項12所述之記憶體裝置，其中該組記憶體單元設置在一第三層中。
  14. 如請求項13所述之記憶體裝置，其中該第三層位於該第一層與該第二層之間。
  15. 如請求項13所述之記憶體裝置，其中該第一層位於該第二層與該第三層之間。
  16. 如請求項11所述之記憶體裝置，進一步包含： 一驅動器電路，用以： 在一第一時間段期間，經由該第一位元線將一第一電壓施加到該組記憶體單元中的一記憶體單元，以將一資料寫入該記憶體單元，及 在一第二時間段期間，經由該第二位元線、該開關及該第一位元線將低於該第一電壓的一第二電壓施加到該組記憶體單元中的該記憶體單元，以將該資料寫入該記憶體單元。
  17. 如請求項16所述之記憶體裝置， 其中該開關在該第一時間段期間禁用，且 其中該開關在該第二時間段期間啟用。
  18. 一種記憶體裝置的操作方法，其包含： 在一第一時間段期間，藉由一控制器使耦合在一第一位元線與一第二位元線之間的一開關禁用，該第一位元線耦合到一組記憶體單元； 在該第一時間段期間，藉由該控制器經由該第一位元線將一第一電壓施加到該組記憶體單元中的一記憶體單元； 在一第二時間段期間，藉由該控制器啟用該開關；及 在該第二時間段期間，藉由該控制器經由該第二位元線、該開關及該第一位元線將低於該第一電壓的一第二電壓施加到該組記憶體單元中的該記憶體單元。
  19. 如請求項18所述之操作方法，其中該第二位元線具有比該第一位元線低的一電阻。
  20. 如請求項18所述之操作方法， 其中該第一位元線設置在一第一層中， 其中該第二位元線設置在一第二層中， 其中該組記憶體單元設置在一第三層中，及 其中該第一層位於該第二層與該第三層之間。
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