CN117012246A - 存储器器件及其操作方法 - Google Patents

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CN117012246A CN202310722190.7A CN202310722190A CN117012246A CN 117012246 A CN117012246 A CN 117012246A CN 202310722190 A CN202310722190 A CN 202310722190A CN 117012246 A CN117012246 A CN 117012246A
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Abstract

本文公开的内容涉及一种存储器器件及操作存储器器件的方法。在一个方面，存储器器件包括耦接到第一线和第二线的驱动电路。在一个方面，驱动电路被配置为根据第一控制信号具有第一状态，将数据信号施加到第一线或第二线中的任一个，以在存储器单元处写入数据。在一个方面，存储器器件包括预充电电路，预充电电路被配置为根据第二控制信号具有第二状态将第一线路和第二线路处的电压设置为预定电压电平。在一个方面，存储器器件包括均衡器，该均衡器被配置为根据第一控制信号具有第一状态且第二控制信号具有第二状态将第一线路与第二线路电解耦。

Description

存储器器件及其操作方法
技术领域
本申请的实施例涉及一种存储器器件及操作存储器器件的方法。
背景技术
电子设备，诸如计算机、便携式设备、智能手机、物联网(IoT)设备等，的发展促使对存储器器件的需求增加。通常，存储器器件可以是易失性存储器器件或非易失性存储器器件。易失性存储器器件可以在提供电源时储存数据，但一旦电源关闭，可能会丢失储存的数据。与易失性存储器器件不同，非易失性存储器器件即使在电源关闭后也可以保留数据，但可能比易失性存储器器件慢。
发明内容
根据本申请的实施例的一个方面，提供了一种存储器器件，包括：存储器单元；驱动电路，耦接到第一线和第二线，驱动电路用于根据第一控制信号具有第一状态将数据信号施加到第一线或第二线中的任一个，以在存储器单元处写入数据；预充电电路，耦接到第一线和第二线，预充电电路用于根据具有第二控制信号第二状态且第一控制信号具有第三状态而将第一线和二线处的电压设置为预定电压电平；以及均衡器，耦接在第一线和第二线之间，均衡器用于根据第二控制信号具有第二状态且第一控制信号具有第三状态而将第一线电耦接到第二线。
根据本申请的实施例的另一个方面，提供了一种存储器器件，包括：存储器单元，耦接到第一位线和第二位线；驱动电路，包括耦接在第一位线和提供第一参考电压的第一金属轨之间的第一晶体管；预充电电路，包括耦接在第一位线和提供第二参考电压的第二金属轨之间的第二晶体管；NOR门，包括i)用于接收第一控制信号的第一输入端，和ii)用于接收输入信号的第二输入端，NOR门的输出端耦接到第一晶体管的栅电极；OR门，包括i)用于接收第一控制信号的第一输入端，和ii)用于接收输入信号的第二输入端；以及NAND门，包括i)用于接收第二控制信号的第一输入端，和ii)耦接到OR门的输出端的第二输入端，NAND门的输出端耦接到第二晶体管的栅电极。
根据本申请的实施例的又一个方面，提供了一种操作存储器器件的方法，包括：响应于第一控制信号具有第一状态且第二控制信号具有第二状态，由存储器器件对耦接到存储器单元的第一位线和第二位线进行预充电，第一控制信号指示是否将数据信号施加到存储器单元以在存储器单元处写入数据，第二控制信号指示是否对第一位线和第二位线进行预充电；根据第一控制信号具有第三状态且第二控制信号具有第二状态，由存储器器件确定提供过渡阶段；在过渡阶段，由存储器器件i)禁用均衡器以将第一位线与第二位线电解耦，和ii)禁用预充电电路以旁路将第一位线处的第一电压和第二位线处的第二电压设置为预定电压电平；以及响应于第一控制信号具有第三状态且第二控制信号具有第四状态，在均衡器和预充电电路被禁用的同时，由存储器器件启用驱动电路而将数据信号施加到存储器单元以在存储器单元处写入数据。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的示例存储器器件的示意性框图。
图2是根据一个实施例的静态随机存取存储器(SRAM)单元的示意图。
图3是根据一个实施例的位线控制器的示意图。
图4A是示出根据一个实施例的具有改进的时序裕度的存储器器件的操作的时序图。
图4B是示出根据一个实施例的具有改进的时序裕度的存储器器件的操作的时序图。
图5是示出根据一个实施例的位线控制器的示意图。
图6是示出根据一个实施例的位线控制器的示意图。
图7是示出根据一个实施例的位线控制器的示意图。
图8是示出根据一个实施例的位线控制器的示意图。
图9是示出根据一个实施例的位线控制器的示意图。
图10是示出根据一个实施例的位线控制器的示意图。
图11是示出根据一个实施例的位线控制器的示意图。
图12是示出根据一个实施例的位线控制器的示意图。
图13是示出根据一个实施例的用于控制施加到位线控制器的均衡器和预充电电路的信号的时序的控制电路的图。
图14是示出根据一个实施例的负电压控制电路的图。
图15是示出根据一些实施例的操作存储器器件的方法的流程图。
图16是根据一些实施例的计算系统的示例框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
本文公开的内容大体上是关于改进存储器单元处写入数据的时序裕度。在本公开的各种实施例中，如本文所公开的存储器器件包括耦接到第一线和第二线的驱动电路。第一线可以是耦接到存储器单元的第一位线(例如，BL)，并且第二线可以是耦接到相同存储器单元的第二位线(例如，BLB)。驱动电路可以将数据信号施加到第一位线或第二位线中的任一个，以在存储器单元处写入数据。存储器器件可以包括预充电电路，预充电电路被配置为将第一位线和第二位线处的电压设置为预定电压电平。存储器器件可以还包括均衡器，均衡器被配置为选择性地耦接或解耦第一位线和第二位线。驱动电路、预充电电路和均衡器可以被配置或操作为改进在存储器单元处写入数据的时序裕度。
通常，在存储器单元处写入数据是通过两个阶段执行的：预充电阶段和写入阶段。在预充电阶段，所公开的存储器器件的均衡器可以被启用以响应于第一控制信号具有第一状态且第二控制信号具有第二状态而将第一位线电耦接到第二位线。在预充电阶段，所公开的存储器器件的预充电电路可以响应于第一控制信号具有第一状态且第二控制信号具有第二状态，在均衡器被启用的同时将第一位线处的第一电压和第二位线处的第二电压设置为预定电压电平。当转换到写入阶段时或在转换到写入阶段之前，均衡器和预充电电路可以被禁用，以响应于第一控制信号具有第三状态且第二控制信号具有第二状态而将第一位线与第二位线电解耦。在写入阶段，响应于第一控制信号具有第三状态且第二控制信号具有第四状态，可以将与要写入的数据相对应的数据信号施加到存储器单元。
有利地，可以改进在所公开的存储器器件的存储器单元处写入数据的时序裕度。在一种实现方式中，驱动电路可以由第一控制信号控制或操作，预充电电路和均衡器可以由第二控制信号控制和操作。这样，在预充电阶段，响应于第一控制信号具有第一状态，可以禁用驱动电路。此外，在预充电阶段，根据第二控制信号具有第二状态，可以启用均衡器以电耦接第一位线和第二位线，并且可以启用预充电电路以将第一位线与第二位线处的电压设置为预定电压电平。接下来在写入阶段，响应于第一控制信号具有第三状态，可以启用驱动电路以施加用于在存储器单元处写入数据的数据信号。此外，在写入阶段，根据第二控制信号具有第四状态，可以禁用均衡器以使第一位线与第二位线电解耦，并且可以禁用预充电电路，使得预充电电路可以不将第一位线和第二位线处的电压设置为预定电压电平。在本文公开的各种实施例中，当驱动电路响应于第一控制信号具有第三状态而被启用时，预充电电路和均衡器可以被自动禁用。因此，可以消除第一控制信号和第二控制信号之间的大的时序裕度，这是因为可以确保，当驱动电路被启用时，预充电电路和均衡器可以被自动禁用(例如，这显著地避免了意外的电流流动)。因此，可不再需要相对大的时序裕度(以确保正确的写入操作并避免意外电流)，这继而可以改进在存储器单元处写入数据的速度。
在一些实施例中，一个或多个组件可以体现为一个或多个晶体管。本公开中的晶体管显示为具有特定类型(N型或P型)，但实施例不限于此。晶体管可以是任何合适类型的晶体管，包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、高压晶体管、高频晶体管、FinFET、具有凸起源电极/漏电极的平面MOS晶体管、纳米片FET、纳米线FET等。此外，本文所示或所描述的一个或多个晶体管可以体现为并联连接的两个或更多个晶体管。在一个方面，晶体管包括源电极、漏电极和栅电极。根据施加到源电极和漏电极的电压，源电极和漏电极可以互换。因此，源电极和漏电极在本文中可以各自被称为源电极/漏电极。
图1是根据一个实施例的存储器器件100的示意图。在一些实施例中，存储器器件100包括存储器控制器105和存储器阵列120。存储器阵列120可以包括以二维或三维阵列布置的多个储存电路或存储器单元125。每个存储器单元125可耦接到对应的字线WL和对应的位线BL。根据通过字线WL和位线BL的电信号，存储器控制器105可向存储器阵列120写入数据或从存储器阵列120读取数据。在其他实施例中，存储器器件100包括比图1所示更多、更少或不同的组件。
存储器阵列120是储存数据的硬件组件。在一个方面，存储器阵列120被体现为半导体存储器器件。存储器阵列120包括多个储存电路或存储器单元125。存储器阵列120包括各自在第一方向(例如，X方向)上延伸的字线WL0、WL1…WLJ和各自在第二方向(例如，Y方向)上延伸的位线BL0、BL1…BLK。字线WL和位线BL可以是导电金属或导电轨。在一种配置中，每个存储器单元125耦接到对应的字线WL和对应的位线BL，并且可以根据通过对应字线WL和对应位线BL上的电压或电流来操作。在一些实施例中，每个位线包括位线BL、BLB，耦接到一组存储器单元125中的沿第二方向(例如，Y方向)设置的一个或多个存储器单元125。位线BL、BLB可以接收和/或提供差分信号。每个存储器单元125可以包括易失性存储器、非易失性存储器或它们的组合。在一些实施例中，每个存储器单元125被实现为静态随机存取存储器(SRAM)单元或其他类型的存储器单元。在一些实施例中，存储器阵列120包括附加的线(例如，选择线、参考线、参考控制线、电源轨等)。
存储器控制器105是控制存储器阵列120的操作的硬件组件。在一些实施例中，存储器控制器105包括位线控制器112、字线控制器114和时序控制器110。位线控制器112、字线控制器114和时序控制器110可以被实现为逻辑电路、模拟电路或它们的组合。在一个配置中，字线控制器114是提供通过存储器阵列120的一个或多个字线WL的电压或电流的电路，并且位线控制器112是提供通过存储器阵列120的一个或多个位线BL或感测电压或电流的电路。在一种配置中，时序控制器110是提供控制信号或时钟信号以同步位线控制器112和字线控制器114的操作的电路。在一些实施例中，时序控制器110被体现为或包括处理器和储存指令的非瞬态计算机可读介质，当指令被处理器执行时，指令使处理器执行本文所描述的时序控制器110或存储器控制器105的一个或多个功能。位线控制器112可以耦接到存储器阵列120的位线BL，并且字线控制器114可以耦接到存储阵列120的字线WL。在一些实施例中，存储器控制器105包括比图1所示更多、更少或不同的组件。
在一个示例中，时序控制器110可以生成控制信号以协调位线控制器112和字线控制器114的操作。在一种方法中，为了在存储器单元125处写入数据，时序控制器110可以使字线控制器114通过耦接到存储器单元125的字线WL向存储器单元125施加电压或电流，并且使位线控制器112通过耦接到存储器单元125的位线BL向存储器单元125施加与要储存的数据相对应的电压或电流。在一种方法中，为了从存储器单元125读取数据，时序控制器110可以使得字线控制器114通过耦接到存储器单元125的字线WL向存储器单元125施加电压或电流，并且使得位线控制器112通过耦接到存储器单元125的位线BL感测与由存储器单元125储存的数据相对应的电压或电流。
图2是根据一个实施例的SRAM单元125的示意图。在一些实施例中，SRAM单元125包括N型晶体管N1、N2、N3、N4和P型晶体管P1、P2。N型晶体管N1、N2、N3、N4可以是N型金属氧化物半导体场效应晶体管(MOSFET)或N型鳍型场效应晶体管。P型晶体管P1、P2可以是P型MOSFET或P型FinFET。这些组件可以一起操作以储存位。在其他实施例中，SRAM单元125包括比图2所示更多、更少或不同的组件。
在一种配置中，N型晶体管N3、N4包括耦接到字线WL的栅电极。在一种配置中，N型晶体管N3的漏电极耦接到位线BL，并且N型晶体管N4的源电极耦接到端口Q。在一种配置中，N型晶体管N4的漏电极耦接到位线BLB，且N型晶体管N4的源电极耦接到端口QB。在一个方面，N型晶体管N3、N4作为电开关操作。根据施加到字线WL的电压，N型晶体管N3、N4可以允许位线BL电耦接到端口Q或从端口Q电解耦，并且允许位线BLB电耦接到端子QB或从端子QB电解耦。例如，根据对应于施加到字线WL的高状态(或逻辑值“1”)的电源电压VDD(或1V)，N型晶体管N3被启用以将位线BL电耦接到端口Q，并且N型晶体管N4被启用以将位线BLB电耦接到端口QB。例如，根据对应于施加到字线WL的低状态(或逻辑值“0”)的接地电压VSS(或0V)，N型晶体管N3被禁用以使位线BL与端口Q电解耦，并且N型晶体管N4被禁用以使位线BLB与端口QB电解耦。
在一种配置中，N型晶体管N1包括耦接到提供接地电压VSS或0V的第一电源电压轨的源电极、耦接到端口QB的栅电极和耦接到端口Q的漏电极。在一种配置中，P型晶体管P1包括耦接到提供电源电压VDD的第二电源电压轨的源电极、耦接到端口QB的栅电极、以及耦接到端口Q的漏电极。在一种配置中，N型晶体管N2包括耦接到提供接地电压VSS或0V的第一电源电压轨的源电极、耦接到端口Q的栅电极、以及耦接到端口QB的漏电极。在一种配置中，P型晶体管P2包括耦接到提供电源电压VDD的第二电源电压轨的源电极、耦接到端口Q的栅电极以及耦接到端口QB的漏电极。在该配置中，N型晶体管N1和P型晶体管P1作为反相器操作，并且N型晶体管N2和P型晶体管P2作为反相器操作，使得两个反相器形成交叉耦接的反相器。在一个方面，交叉耦接的反相器可以感测并放大端口Q、QB处的电压差。当写入数据时，交叉耦接的反相器可以感测通过N型晶体管N3、N4提供的端口Q、QB处的电压，并且放大位线BL、BLB处的电压差。例如，交叉耦接的反相器感测端口Q处的电压0.5V和端口QB处的电压0.4V，并且通过正反馈(或再生反馈)放大端口Q、QB处的电压差，使得端口Q处的电压变为电源电压VDD(例如，1V)并且端口QB处的电压变为接地电压VSS(例如，0V)。端口Q、QB处的放大电压可以分别通过N型晶体管N3、N4提供到位线BL、BLB以用于读取。
图3是根据一个实施例的位线控制器112的示意图。在一些实施例中，位线控制器112包括感测放大器310、均衡器320、预充电电路330、驱动电路340、负电压控制电路350、多路复用器360和控制电路370。这些组件可以一起操作以通过位线BL、BLB将数据信号施加到一个或多个存储器单元125以在一个或多个存储器单元处写入数据，和/或感测来自一个或多个存储器单元125的信号以读取由一个或多个存储器单元125储存的数据。在一个方面，位线控制器112根据预充电控制信号315和写入控制信号325操作。预充电控制信号315可以是指示是否对位线BL、BLB进行预充电的信号。写入控制信号325可以是指示是否向位线BL、BLB提供数据信号以在存储器单元125处写入数据的信号。预充电控制信号315和写入控制信号325可以由时序控制器110产生。在一些实施例中，位线控制器112包括比图3所示更多、更少或不同的组件。
在一些实施例中，感测放大器310是如下电路或组件：可以通过位线BL、BLB从一个或多个存储器单元125接收信号，并根据接收到的信号读取或确定由一个或多个存储器单元储存的数据。在一些实施例中，感测放大器310被实现为运算放大器或比较器。在一些实施例中，感测放大器310可以由可以执行本文所描述的感测放大器的功能的不同组件代替。在一种配置中，感测放大器310耦接到位线BL、BLB。在该配置中，感测放大器310可以通过位线BL、BLB接收信号，并根据接收到的信号确定由一个或多个存储器单元125储存的数据。在一个示例中，通过位线BL、BLB接收的信号可以是差分信号。感测放大器310可以比较位线BL、BLB处的电压，并且根据比较来确定由存储器单元125储存的值。例如，如果位线BL处的电压高于位线BLB处的电压，则感测放大器310可以确定存储器单元125储存值“1”。例如，如果位线BLB处的电压高于位线BL处的电压，则感测放大器310可以确定存储器单元125储存值“0”。
在一些实施例中，均衡器320是可以选择性地耦接位线BL、BLB的电路或组件。在一些实施例中，均衡器320被实现为一个或多个开关或一个或多个晶体管。在一些实施例中，均衡器320可以由可以执行本文所描述的均衡器320的功能的不同组件代替。在一种配置中，均衡器320耦接到位线BL、BLB。在一些实施例中，均衡器320可以根据预充电控制信号315或预充电控制信号315和写入控制信号325的组合来控制。例如，响应于i)预充电控制信号315具有第一电压(例如，VDD或1V)和ii)写入控制信号325具有第一电压(例如，VDD 1V)，均衡器320可以被启用以将位线BL电耦接到位线BLB。例如，可以响应于i)预充电控制信号315具有第二电压(例如，VSS或0V)，或ii)写入控制信号325具有第二电压(例如，VSS或0V)，禁用均衡器320以使位线BL与位线BLB电解耦。
在一些实施例中，预充电电路330是可以设置或预充电位线BL、BLB处的电压的电路或组件。在一些实施例中，预充电电路330被实现为一个或多个开关或一个或多个晶体管。在一些实施例中，预充电电路330可以由可以执行本文所描述的预充电电路的功能的不同组件代替。在一种配置中，预充电电路330耦接到位线BL、BLB。在一些实施例中，预充电电路330可以根据预充电控制信号315或预充电控制信号315与写入控制信号325的组合来控制。例如，响应于i)预充电控制信号315具有第一电压(例如，VDD或1V)，和ii)写入控制信号325具有第一电压(例如，VDD或1V)，预充电电路330可以被启用以将位线BL、BLB处的电压设置或预充电至预定电压电平(例如，VDD或1V)。例如，响应于预充电控制信号315具有第二电压(例如，VSS或0V)，或ii)写入控制信号325具有第二电压(例如，VSS或0V)，预充电电路330可以被禁用，使得预充电电路330可以不设置或预充电位线BL、BLB处的电压。
在一些实施例中，驱动电路340是可以将数据信号施加到位线BL、BLB的电路或组件。数据信号可以对应于或指示要写入的数据。在一个方面，数据信号可以是具有彼此相反相位的差分信号。例如，位线BL处的数据信号和位线BLB处的数据数据信号可以具有彼此相反的相位以表示一个位数据。在一些实施例中，驱动电路340被实现为一个或多个开关或一个或多个晶体管。在一种配置中，驱动电路340耦接到位线BL、BLB。在一些实施例中，驱动电路340可以由可以执行本文所描述的驱动电路340的功能的不同组件代替。在一些实施例中，可以根据写入控制信号325来控制驱动电路340。例如，响应于写入控制信号325具有第一电压(例如，VDD或1V)，可以禁用驱动电路340，使得驱动电路340可以不在位线BL、BLB处施加数据信号。例如，响应于写入控制信号325具有第二电压(例如，VSS或0V)，驱动电路340可以被启用以在位线BL、BLB处施加数据信号。
在一些实施例中，负电压控制电路350是可以产生负电压并将负电压提供给驱动电路340的电路或组件。在一些实施例中，负电压控制电路350可以由可以执行本文所描述的负电压控制电路350的功能的不同组件代替。在一种配置中，负电压控制电路350耦接到驱动电路340。在该配置中，负电压控制电路350可以提供负电压以在一个或多个存储器单元125处写入数据或辅助写入数据。在一个示例中，当驱动电路340施加数据信号以写入数据时，负电压控制电路350可以向驱动电路340提供低于接地电压(或0V)的负电压。驱动电路340可以基于负电压或具有负电压产生数据信号，并将具有负电压的数据信号施加到一个或多个存储器单元125。通过施加基于负电压或具有负电压的数据信号，可以改进写入操作的速度。
在一个方面，控制电路370是可以根据预充电控制信号315和写入控制信号325配置或操作均衡器320、预充电电路330和驱动电路340的电路或组件。在一些实施例中，控制电路370被实现为逻辑电路。在一些实施例中，控制电路370可以由可以执行本文所描述的控制电路370的功能的不同部件代替。在一种配置中，控制电路370耦接到均衡器320、预充电电路330和驱动电路340。在一个方面，控制电路370可以接收预充电控制信号315和写入控制信号325，并处理预充电控制信315和写入控信号325以操作均衡器320、预充电电路330和/或驱动电路340。在一种实现方式中，驱动电路340可以由写入控制信号325控制或操作，并且预充电电路330和均衡器320可以由预充电控制信号315控制或操作而与写入控制信号325无关。然而，这种实现可能受制于预充电控制信号315和写入控制信号325之间的严格时序要求。例如，如果在均衡器320和预充电电路330被启用的同时驱动电路340被启用，则意外电流可能流动以增加功耗，并且可能导致存储器单元125储存不正确的数据。为了确保正确的写入操作并避免意外的电流流动，可以在预充电控制信号315和写入控制信号325之间提供大的时序裕度。然而，这样大的时序裕度可能降低或降级在存储器单元125处写入数据的速度。在本文公开的各种实施例中，响应于写入控制信号325，如果驱动电路340被启用，则控制电路370可以自动禁用均衡器320和预充电电路330。通过自动禁用均衡器320和预充电电路330，当驱动电路340被启用时，可以消除预充电控制信号315和写入控制信号325之间的大的时序裕度，并且可以改进在存储器单元125处写入数据的速度。以下关于图4A-图12提供了基于预充电控制信号315和写入控制信号325来操作均衡器320、预充电电路330和驱动电路340的各种示例。
在一些实施例中，多路复用器360是可以选择性地将感测放大器310或驱动电路340耦接到位线BL、BLB的电路或组件。在一些实施例中，多路复用器360被实现为一个或多个开关或一个或多个晶体管。在一些实施例中，多路复用器360可以由可以执行本文所描述的多路复用器的功能的不同组件代替。在一种配置中，多路复用器360耦接到位线BL、BLB、感测放大器310和驱动电路340。在该配置中，多路复用器360可以选择性地将存储器单元125的不同列中的位线BL、BLB耦接到驱动电路340或感测放大器310。例如，为了在存储器单元125处写入数据，多路复用器360可以将存储器单元125的列的位线BL、BLB电耦接到驱动电路340，并且将存储器单元125的列的位线BLB、BLB与感测放大器310电解耦。例如，为了读取由存储器单元125储存的数据，多路复用器360可以将存储器单元125的列的位线BL、BLB电耦接到感测放大器310，并且将存储器单元125的列的位线BLB、BLB与驱动电路340电解耦。
图4A是示出根据一个实施例的具有改进的时序裕度的存储器器件100的操作的时序图400A。在一些实施例中，时序图400A包括电压波形V(WL)、V(315)、V(325)、和V(BL/BLB)。波形V(WL)可以示出在耦接到存储器单元125的字线WL处的电压。波形V(315)可以示出预充电控制信号315的电压。波形V(325)可以示出写入控制信号325的电压。波形V(BL/BLB)可以示出耦接到存储器单元125的位线BL、BLB处的电压。在一个方面，时序图400A示出了存储器器件100用于读取由存储器单元125储存的数据以及将数据写入存储器单元125的操作。
在一个方面，读取操作通过两个阶段执行：预充电阶段410和感测阶段420。在预充电阶段410中，字线控制器114可以在字线WL处产生字线控制信号以具有第二电压(例如，VSS或0V)，使得晶体管N3、N4可被禁用。在预充电阶段410中，时序控制器110可产生具有第一电压(例如，VDD或1V)的预充电控制信号315，使得均衡器320和预充电电路330可被启用。在预充电阶段410中，时序控制器110可以产生具有第一电压(例如，VDD或1V)的写入控制信号325以禁用驱动电路340，使得驱动电路340可不提供用于写入数据的数据信号。通过在预充电阶段410禁用晶体管N3、N4和驱动电路340，并启用预充电电路330和均衡器320，预充电电路330可以将位线BL、BLB处的电压设置或预充电到预定电压电平(例如，VDD或1V)。
在感测阶段420中，字线控制器114可以在字线WL处产生具有第一电压(例如，VDD或1V)的字线控制信号，使得晶体管N3、N4可被启用。在感测阶段420中，时序控制器110可以产生具有第二电压(例如，VSS或0V)的预充电控制信号315，使得预充电电路330和均衡器320可以被禁用并且不将位线BL、BLB处的电压设置为预定电压电平(例如，VDD或1V)。在感测阶段420中，时序控制器110可以产生具有第一电压(例如，VDD或1V)的写入控制信号325以禁用驱动电路340，使得驱动电路340可不提供用于写入数据的数据信号。通过禁用预充电电路330和驱动电路340并启用晶体管N3、N4，可以根据存储器单元125储存的数据来改变位线BL、BLB处的电压。例如，如果存储器单元125储存值“1”，则位线BLB处的电压可降低，并且可变得低于位线BL处的电压。例如，如果存储器单元125存储值“0”，则位线BL处的电压可下降，并且可变得低于位线BLB处的电压。感测放大器310可以在感测阶段420中感测位线BL、BLB处的电压，并且根据感测到的电压来确定由存储器单元125储存的数据。
在一个方面，写入操作通过两个阶段执行：预充电阶段430和写入阶段440。在一个方面，预充电阶段430类似于预充电阶段410。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
在一些实施例中，可选地，可以在预充电阶段430和写入阶段440之间提供过渡阶段435。例如，当预充电控制信号315具有第二电压(例如，VSS或0V)并且写入控制信号325具有第一电压(例如，VDD或1V)时(或者当预充电控制信号315的下降沿发生在写入控制信号325的下降沿之前时)，可以省略过渡阶段435，因为均衡器320和预充电电路330可以响应于具有第二电压(例如，VSS或0V)的预充电控制信号315而被禁用。例如，当预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第二电压(例如，VSS或0V)时(或者当写入控制信号325的下降沿发生在预充电控制信号315的下降沿之前时)，可以提供过渡阶段435。在过渡阶段435中，响应于写入控制信号325具有第二电压(例如，VSS或0V)，位线控制器112或控制电路370可以自动禁用预充电电路330和均衡器320，而不管预充电控制信号315具有第一电压(例如，VDD或1V)。在过渡阶段435中，响应于写入控制信号325具有第二电压(例如，VSS或0V)，驱动电路340可以被启用以将与要写入的数据相对应的数据信号施加到位线BL、BLB。在过渡阶段435中，字线控制器114可以在字线WL处产生具有第二电压(例如，VSS或0V)的字线控制信号，使得晶体管N3、N4可以被禁用。通过响应于写入控制信号325具有第二电压(例如，VSS或0V)而自动禁用预充电电路330和均衡器320，而不管在过渡阶段435中预充电控制信号315具有第一电压(例如，VDD或1V)，可以减少或消除通过预充电电路330、均衡器320和驱动电路340的大电流。因此，可以提供写入控制信号325，而与预充电控制信号315无关，使得可以减少或消除写入控制信号325与预充电信号315之间的大的时序裕度。
在写入阶段440中，时序控制器110可以产生具有第二电压(例如，VSS或0V)的写入控制信号325，使得驱动电路340可被启用以将与要写入的数据相对应的数据信号施加到位线BL、BLB。在写入阶段440中，时序控制器110可以产生具有第二电压(例如，VSS或0V)的预充电控制信号315，使得预充电电路330和均衡器320可被禁用。在写入阶段440中，字线控制器114可以在字线WL处产生具有第一电压(例如，VDD或1V)的字线控制信号，使得晶体管N3、N4可被启用。因此，在写入阶段440中，位线BL、BLB处的电压可以通过晶体管N3、N4施加到存储器单元125。
图4B是示出根据一个实施例的具有改进的时序裕度的存储器器件100的操作的时序图400B。时序图400B可以类似于时序图400A，除了在写入阶段440中，驱动电路340可以被配置为向位线BL、BLB提供具有负电压490(例如，低于0V)的数据信号。因此，为了简洁起见，本文省略了对其重复部分的详细描述。在一个示例中，负电压控制电路350可以在写入阶段440中被启用以向驱动电路340提供负电压490，并且驱动电路340可以基于负电压490或包括负电压490来生成数据信号。在一个方面，可以将负电压490施加到存储器单元125以改进写入操作的速度。
图5是示出根据一个实施例的位线控制器112A的图。位线控制器112A可以是图1或图3中的位线控制器112。在一些实施例中，位线控制器112A包括晶体管MN1、MN2、MP1-MP11、反相器505、NOR(或非)门580A、580B和感测放大器310。这些组件可以一起操作以通过位线BL、BLB施加数据信号以在存储器单元125处写入数据，或者通过位线BL、BLB接收信号以读取由存储器单元125储存的数据。在一些实施例中，晶体管MN1、MN2可以体现为N型晶体管，并且晶体管MP1-MP11可以体现为P型晶体管。在一些实施例中，晶体管MN1、MN2、MP1-MP11中的一个或多个可以体现为与图5所示不同类型的晶体管。在一些实施例中，位线控制器112A包括比图5所示更多、更少或不同的组件。
在一些实施例中，NOR门580A是可以对写入控制信号325、DT执行NOR操作的电路。在一些实施例中，NOR门580A可以是控制电路370的一部分。在一些实施例中，NOR门580A可以由可以执行本文所描述的NOR门580A的功能的不同组件代替。在一种配置中，NOR门580A包括i)用于从时序控制器110接收写入控制信号325的第一输入端口，ii)用于从外部处理器或主机处理器(未示出)接收输入信号DT的第二输入端口，和iii)输出端口。输入信号DT可对应于或指示要在存储器单元125处写入的数据。在该配置中，NOR门580A可以对写入控制信号325和输入信号DT执行NOR操作，并且在输出端口处提供NOR操作的结果。
在一些实施例中，NOR门580B是可以对写入控制信号325、DC执行NOR操作的电路。在一些实施例中，NOR门580B可以是控制电路370的一部分。在一些实施例中，NOR门580B可以由可以执行本文所描述的NOR门580B的功能的不同组件代替。在一种配置中，NOR门580B包括i)用于从时序控制器110接收写入控制信号325的第一输入端口，ii)用于从外部处理器或主机处理器(未示出)接收输入信号DC的第二输入端口，和iii)输出端口。输入信号DT、DC可以是差分信号，使得输入信号DC、DT可以具有彼此相反的相。在该配置中，NOR门580B可以对写入控制信号325和输入信号DC执行NOR操作，并且在输出端口处提供NOR操作的结果。
在一些实施例中，反相器505是可以反转预充电控制信号315的相位的电路。在一些实施例中，反相器505可以是控制电路370的一部分。在一些实施例中，反相器505可以由可以执行本文所描述的反相器505的功能的不同组件代替。在一种配置中，反相器505包括i)用于从时序控制器110接收预充电控制信号315的输入端口，和ii)输出端口。在这种配置中，反相器505可以生成具有预充电控制信号315的反相的信号，并在输出端口处提供具有反相的信号。
在一些实施例中，晶体管MN1、MN2、MP1-MP6可以构成驱动电路340或作为驱动电路340操作。在一种配置中，晶体管MN1包括i)用于接收源电极电压(例如，VSS或0V)的源电极，ii)耦接到NOR门580A的输出端口的栅电极，和iii)耦接到位线BL的漏电极。在一种配置中，晶体管MP3包括i)耦接到提供电源电压(例如，VDD或1V)的一个或多个金属轨的源电极，ii)耦接到位线BLB的栅电极，和iii)耦接到晶体管MP1的源电极的漏电极。在一种配置中，晶体管MP1包括i)耦接到晶体管MP3的漏电极的源电极，ii)耦接到NOR门580A的输出端口的栅电极，和iii)耦接到位线BL的漏电极。晶体管MN2、MP2、MP4可以分别以与晶体管MN1、MP1、MP3类似的方式布置，除了i)晶体管MN2、MP2的漏电极耦接到位线BLB，ii)晶体管MP4的栅电极耦接到位线BL，和iii)晶体管MN2、MP2的栅电极耦接到NOR门580B的输出端口。在该配置中，根据信号DT、DC和写入控制信号325，驱动电路340可以生成表示或指示要在存储器单元125处写入的数据的数据信号。例如，响应于写入控制信号325具有第一电压(例如，VDD或1V)，可以禁用由晶体管MN1、MN2、MP1-MP6形成的驱动电路340，以不向位线BL、BLB提供数据信号。例如，响应于写入控制信号325具有第二电压(例如，VSS或0V)，可以启用由晶体管MN1、MN2、MP1-MP6形成的驱动电路340，以将与信号DT、DC相对应的数据信号提供到位线BL、BLB。
在一些实施例中，晶体管MP9、MP10、MP11可以构成均衡器320或作为均衡器320操作。在一种配置中，晶体管MP9、MP10、MP11串联耦接在位线BL、BLB之间。在一种配置中，晶体管MP9的栅电极耦接到NOR门580A的输出端口，并且晶体管MP11的栅电极耦接到NOR门580B的输出端口。在一种配置中，晶体管MP10的栅电极耦接到反相器505的输出端口。在该配置中，如果预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第一电压(例如，VDD或1V)，则可以启用由晶体管MP9、MP10、MP11形成的均衡器320。例如，如果预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第一电压(例如，VDD或1V)，则晶体管MP9、MP10、MP11可以全部被启用以将位线BL电耦接到位线BLB。在该配置中，如果预充电控制信号315具有第二电压(例如，VSS或0V)或者写入控制信号325具有第二电压(例如，VSS或0V)，则可以禁用由晶体管MP9、MP10、MP11形成的均衡器320。例如，如果预充电控制信号315具有第二电压(例如，VSS或0V)，则可以禁用晶体管MP10以使位线BL与位线BLB电解耦。例如，如果写入控制信号325具有第二电压(例如，VSS或0V)，则晶体管MP9或晶体管MP11可以被禁用以使位线BL与位线BLB电解耦。
在一些实施例中，晶体管MP1、MP2、MP5、MP6可以构成预充电电路330或作为预充电电路330操作。在一种配置中，晶体管MP5包括i)耦接到提供电源电压(例如，VDD或1V)的一个或多个金属轨的源电极，ii)耦接到反相器505的输出端口的栅电极，和iii)耦接到晶体管MP3的漏电极的漏电极。因此，晶体管MP5和MP3可以彼此并联耦接在提供电源电压(例如，VDD或1V)的一个或多个金属轨与晶体管MP1之间。在一种配置中，晶体管MP6包括i)耦接到提供电源电压(例如，VDD或1V)的一个或多个金属轨的源电极，ii)耦接到反相器505的输出端口的栅电极，和iii)耦接到晶体管MP4的漏电极的漏电极。因此，晶体管MP6和MP4可以彼此并联耦接在提供电源电压(例如，VDD或1V)的一个或多个金属轨与晶体管MP2之间。在该配置中，如果预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第一电压(例如，VDD或1V)，则可以启用由晶体管MP1、MP2、MP5、MP6形成的预充电电路330。例如，如果预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第一电压(例如，VDD或1V)，则可以启用晶体管MP1、MP2、MP5、MP6以向位线BL、BLB提供第一电压(例如，VDD或1V)。在该配置中，如果预充电控制信号315具有第二电压(例如，VSS或0V)，或者写入控制信号325具有第二电压(例如，VSS或0V)，则可以禁用由晶体管MP1、MP2、MP5、MP6形成的预充电电路330。例如，如果预充电控制信号315具有第二电压(例如，VSS或0V)，则晶体管MP5、MP6可以被禁用，使得第一电压(例如，VDD或1V)可以不通过被禁用的晶体管MP5和MP6被提供到位线BL、BLB。例如，如果写入控制信号325具有第二电压(例如，VSS或0V)，则晶体管MP1或晶体管MP2可以被禁用，使得第一电压(例如，VDD或1V)可以不通过被禁用的晶体管MP1或者MP2被提供到位线BL或位线BLB。
在一些实施例中，晶体管MP7、MP8可以构成多路复用器360或作为多路复用器360操作。在一种配置中，晶体管MP7包括i)耦接到感测放大器310的源电极，ii)用于接收读取控制信号590的栅电极，和iii)耦接到位线BLB的漏电极。读取控制信号590可以由时序控制器110提供。在一种配置中，晶体管MP8包括i)耦接到感测放大器310的源电极，ii)接收读取控制信号590的栅电极，和iii)耦接到位线BL的漏电极。在该配置中，晶体管MP7、MP8可以操作为开关，以根据读取控制信号590选择性地将位线BL、BLB耦接到感测放大器310。例如，响应于读取控制信号590具有第一电压(例如，VDD或1V)，晶体管MP7、MP8可以被禁用以将感测放大器310与位线BL、BLB电解耦。例如，响应于读取控制信号590具有第二电压(例如，VSS或0V)，可以启用晶体管MP7、MP8，以将感测放大器310电耦接到位线BL、BLB。在一个方面，当由晶体管MN1、MN2、MP1、MP2、MP3、MP4形成的驱动电路340被禁用时，晶体管MP7、MP8可以被启用，使得当不执行写入操作时可以执行读取操作。在一个方面，当由晶体管MN1、MN2、MP1、MP2、MP3、MP4形成的驱动电路340被启用时，晶体管MP7、MP8可以被禁用，使得当不执行读取操作时可以执行写入操作。
在一个方面，当由晶体管MN1、MN2、MP1、MP2、MP3、MP4形成的驱动电路340响应于写入控制信号325具有第二电压(例如，VSS或0V)而被启用时(而与预充电控制信号315无关)，由晶体管MP1、MP2、MP5、MP6形成的预充电电路330和由晶体管MP9、MP10、MP11形成的均衡器320可以被自动禁用。因此，可以消除通常在现有存储器器件中确保正确的写入操作和避免意外的电流流动所需的预充电控制信号315和写入控制信号325之间的大的时序裕度，使得可以改进在存储器单元125处写入数据的速度。
图6是示出根据一个实施例的位线控制器112B的图。位线控制器112B可以是图1或图3中的位线控制器112。在一个方面，位线控制器112类似于图5的位线控制器，除了位线控制器112B包括i)N型晶体管MN3、MN4、MN5而不是P型晶体管MP9、MP10、MP11，和ii)反相器605A、605B、605C。反相器605A、605B、605C中的每个可以耦接在反相器505的输出端口和晶体管MN3、MN4、MN5中的对应一个的栅电极之间。反相器605A、605B、605C和N型晶体管MN3、MN4、MN5可以以与P型晶体管MP9、MP10、MP11类似的方式操作。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
图7是示出根据一个实施例的位线控制器112C的图。位线控制器112C可以是图1或图3中的位线控制器112。位线控制器112C可以是图1或图3中的位线控制器112。在一个方面，位线控制器112C类似于图5中的位线控制器112A，除了位线控制器112C包括NAND(与非)门705和P型晶体管MP12而不是晶体管MP9、MP10、MP11。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
在一些实施例中，NAND门705是可以对信号315、325执行NAND操作的电路或组件。在一些实施例中，NAND门705可以是控制电路370的一部分。在一些实施例中，NAND门705可以由可以执行本文所描述的NAND门的功能的不同组件代替。在一种配置中，NAND门705包括i)用于接收预充电控制信号315的第一输入端口，ii)用于接收写入控制信号325的第二输入端口，和iii)输出端口。在此配置中，NAND门705可以对预充电控制信号315和写入控制信号325执行NAND操作，并且在输出端口处提供NAND操作的结果。
在一些实施例中，晶体管MP12是用于选择性地将位线BL耦接到位线BLB的电路或组件。在一些实施例中，晶体管MP12可以被实现为开关。晶体管MP12可以是P型晶体管。在一些实施例中，晶体管MP12可以构成均衡器320或作为均衡器320操作。在一些实施例中，晶体管MP12可以由可以执行本文所描述的晶体管MP12的功能的不同组件代替。在一些实施例中，晶体管MP12包括耦接到位线BL的源电极、耦接到位线BLB的漏电极以及耦接到NAND门705的输出端口的栅电极。在该配置中，如果预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第一电压(例如，VDD或1V)，则由晶体管MP12形成的均衡器320可以被启用以将位线BL电耦接到位线BLB。在该配置中，如果预充电控制信号315具有第二电压(例如，VSS或0V)或者写入控制信号325具有第二电压(例如，VSS或0V)，则由晶体管MP12形成的均衡器320可以被禁用以使位线BL与位线BLB电解耦。
图8是示出根据一个实施例的位线控制器112D的图。位线控制器112D可以是图1或图3中的位线控制器112。在一个方面，位线控制器112D类似于图7的位线控制器112C，除了位线控制器112D包括i)N型晶体管MN6而不是P型晶体管MP12，和ii)AND(与)门805而不是NAND门705。AND门805可以包括i)用于接收预充电控制信号315的第一输入端口，ii)用于接收写入控制信号325的第二输入端口，和iii)输出端口。晶体管MN6可以包括：i)耦接到位线BL的源电极，ii)耦接到AND门805的输出端口的栅电极，和耦接到位线BLB的漏电极。在该配置中，AND门805和晶体管MN6可以以与NAND门705和晶体管MP12类似的方式操作。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
图9是示出根据一个实施例的位线控制器112E的图。位线控制器112E可以是图1或图3中的位线控制器112。在一个方面，位线控制器112E类似于图7的位线控制器112C，除了位线控制器112E i)包括控制电路910A、910B，和ii)缺少反相器505和晶体管MP1、MP2。在一种配置中，晶体管MP3、MP5的漏电极可以耦接到位线BL，晶体管MP4、MP6的漏电极可以耦接到位线BL。NOR门580A可以被实现为控制电路910A的一部分，NOR门580B可以被实现为控制电路910B的一部分。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
在一些实施例中，控制电路910A是可以接收信号315、325、DT并处理信号315、325、DT，以提供用于配置晶体管MN1、MP3、MP5的信号的电路或组件。在一些实施例中，控制电路910A可以是控制电路370的一部分。在一些实施例中，控制电路910A体现为逻辑电路。在一些实施例中，控制电路910A可以由可以执行本文公开的控制电路910A的功能的不同组件代替。
在一些实施例中，控制电路910A包括NOR门580A、OR(或)门960A和NAND门950A。NOR门580A可以如以上关于图5所描述的来布置和操作。在一种配置中，OR门960A包括i)用于从时序控制器110接收写入控制信号325的第一输入端口，ii)用于从外部处理器接收输入信号DT的第二输入端口，和iii)输出端口。在一种配置中，NAND门950A包括i)用于从时序控制器110接收预充电控制信号315的第一输入端口，ii)耦接到OR门960A的输出端口的第二输入端口，和iii)输出端口。在该配置中，如果预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第一电压(例如，VDD或1V)，则晶体管MP5可以被启用，使得可以向位线BL提供第一电压(例如，VDD或1V)。如果预充电控制信号315具有第二电压(例如，VSS或0V)，则可以禁用晶体管MP5，使得可以不通过被禁用的晶体管MP5向位线BL提供第一电压(例如，VDD或1V)。类似地，如果写入控制信号325具有第二电压(例如，VSS或0V)，则晶体管MP5可以被禁用，使得可以不通过被禁用的晶体管MP5向位线BL提供第一电压(例如，VDD或1V)。
在一些实施例中，控制电路910B是可以接收信号315、325、DC并处理信号315、325、DC，以提供用于配置晶体管MN2、MP4、MP6的信号的电路或组件。在一些实施例中，控制电路910B可以是控制电路370的一部分。在一些实施例中，控制电路910B被体现为逻辑电路。在一些实施例中，控制电路910B可以由可以执行本文公开的控制电路910B的功能的不同组件代替。在一些实施例中，控制电路910B包括NOR门580B、OR门960B和NAND门950B。NOR门580B可以如以上关于图5所描述的来布置和操作。此外，OR门960B和NAND门950B可以以与控制电路910A的OR门960A和NAND栅电极950A类似的方式布置，除了i)OR门960B接收输入信号DC而不是输入信号DT，和ii)NAND门950B的输出端口耦接到晶体管MP6的栅电极。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
图10是示出根据一个实施例的位线控制器112F的图。位线控制器112F可以是图1或图3中的位线控制器112。在一个方面，位线控制器112F类似于图9的位线控制器112E，除了位线控制器112F包括i)N型晶体管MN6而不是P型晶体管MP12，和ii)AND门805而不是NAND门705。可以如以上关于图8所描述的来布置AND门805和晶体管MN6。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
图11是示出根据一个实施例的位线控制器112G的图。位线控制器112G可以是图1或图3中的位线控制器112。在一个方面，位线控制器112G类似于图9的位线控制器112E，除了位线控制器112G i)包括P型晶体管MP13、MP14而不是P型晶体管MP 12，和ii)缺少NAND门705。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
在一个方面，晶体管MP13、MP14可以构成均衡器320或作为均衡器320操作。在一种配置中，晶体管MP13、MP14串联耦接在位线BL、BLB之间。在一种配置中，晶体管MP13的栅电极耦接到NAND门950A的输出端口，并且晶体管MP14的栅电极耦接到NAND门950B的输出端口。在该配置中，如果预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第一电压(例如，VDD或1V)，则可以启用由晶体管MP13、MP14形成的均衡器320。例如，如果预充电控制信号315具有第一电压(例如，VDD或1V)并且写入控制信号325具有第一电压(例如，VDD或1V)，则晶体管MP13、MP14可以全部被启用以将位线BL电耦接到位线BLB。在该配置中，如果预充电控制信号315具有第二电压(例如，VSS或0V)或者写入控制信号325具有第二电压(例如，VSS或0V)，则可以禁用由晶体管MP13、MP14形成的均衡器320。例如，如果预充电控制信号315具有第二电压(例如，VSS或0V)，则晶体管MP13、MP14可以被禁用以使位线BL与位线BLB电解耦。例如，如果写入控制信号325具有第二电压(例如，VSS或0V)，则晶体管MP13或晶体管MP14可以被禁用以使位线BL与位线BLB电解耦。
图12是示出根据一个实施例的位线控制器112H的图。位线控制器112H可以是图1或图3中的位线控制器112。在一个方面，位线控制器1112H类似于图11的位线控制器112G，除了位线控制器112H包括i)N型晶体管MN7、MN8而不是P型晶体管MP13、MP14，和ii)反相器1205A、1205B。反相器1205A可以包括i)耦接到NAND门950A的输出端口的输入端口，和ii)耦接到晶体管MN7的栅电极的输出端口。反相器1205B可以包括i)耦接到NAND门950B的输出端口的输入端口，和ii)耦接到晶体管MN8的栅电极的输出端口。反相器1205A、1205B和N型晶体管MN7、MN8可以以与P型晶体管MP13、MP14类似的方式操作。因此，为了简洁起见，本文省略了对其重复部分的详细描述。
图13是示出根据一个实施例的控制电路910的图，该控制电路910用于控制施加到位线控制器112的均衡器320和预充电电路330的信号的时序。在一些实施例中，控制电路910可以是图9-图12中的控制电路910A或控制电路910B。在一些实施例中，控制电路910包括N型晶体管N131、N132、N133和P型晶体管P131、P132、P133、P134、P135。这些组件可以一起操作以接收信号D、325、315，并根据所接收的信号D、325、315生成信号1340、1350，以配置或操作均衡器320和预充电电路330。对于控制电路910A(图9、图10、图11或图12)，输入信号D可以是输入信号DT，信号1340可以是NAND门950A的输出端口处的信号，并且信号1350可以是NOR门580A的输出端口处的信号。对于控制电路910B(图9、图10、图11或图12)，输入信号D可以是输入信号DC，信号1340可以是NAND门950B的输出端口处的信号，并且信号1350可以是NOR门580B的输出端口处的信号。在一些实施例中，控制电路910包括比图13所示更多、更少或不同的组件。
在一些实施例中，晶体管N131包括i)用于接收源电极电压(例如，VSS或0V)的源电极，ii)用于接收输入信号D的栅电极，和iii)用于提供信号1350的漏电极。在一些实施例中，晶体管P131包括i)耦接到提供电源电压(例如，VDD或1V)的一个或多个金属轨的源电极，ii)用于接收输入信号D的栅电极，和iii)耦接到晶体管P132的源电极的漏电极。在一些实施例中，晶体管P132包括i)耦接到晶体管P131的漏电极的源电极，ii)用于接收写入控制信号325的栅电极，和iii)耦接到晶体管N131的漏电极的漏电极。在一些实施例中，晶体管N132包括i)用于接收源电极电压(例如，VSS或0V)的源电极，ii)用于接收写入控制信号325的栅电极，和iii)耦接到晶体管N131的漏电极的漏电极。在一些实施例中，晶体管P133包括i)耦接到提供电源电压(例如，VDD或1V)的一个或多个金属轨的源电极，ii)用于接收输入信号D的栅电极，和iii)耦接到晶体管P134的源电极的漏电极。在一些实施例中，晶体管P134包括i)耦接到晶体管P133的漏电极的源电极，ii)用于接收写入控制信号325的栅电极，和iii)用于提供信号1340的漏电极。在一些实施例中，晶体管N133包括i)耦接到晶体管N131的漏电极的源电极，ii)用于接收预充电控制信号315的栅电极，和iii)耦接到晶体管P134的漏电极的漏电极。在一些实施例中，晶体管P135包括i)耦接到提供电源电压VDD的一个或多个金属轨的源电极，ii)耦接到晶体管N133的栅电极的栅电极，和iii)耦接到晶体管N133的漏电极的漏电极。在该配置中，这些组件可以一起操作以执行控制电路910的NOR门580、OR门960和NAND门950(图9、图10、图11或图12)的逻辑操作。在一个方面，控制电路910可以实施八个晶体管N131、N132、N133、P131、P132、P133、P134、P135，而不是用于NOR门580、OR门960和NAND门950的十二个晶体管。因此，控制电路910可以以紧凑的形式实现，以实现面积节省。
图14是示出根据一个实施例的耦接到上述BL和BLB的负电压控制电路350的图。在一些实施例中，负电压控制电路350包括反相器I1、I2、I3、电容器C和N型晶体管N141。这些组件可以一起操作以响应于写入辅助控制信号1410产生负电压1450。写入辅助控制信号1410可以由时序控制器110提供。在一些实施例中，负电压控制电路350包括比图14所示更多、更少或不同的组件。
在一种配置中，反相器I3包括用于接收写入辅助控制信号1410的输入端口。在一种配置中，反相器I3、I2、I1是级联的。在一种配置中，反相器I1的输出端口耦接到电容器C的第一电极。在一种配置中，晶体管N141包括i)耦接到提供接地电压(例如，GND或0V)的一个或多个金属轨的源电极，ii)耦接到反相器I3的输出端口的栅电极，以及耦接到电容器C的第二电极的漏电极。在该配置中，写入辅助控制信号1410可以具有脉冲，并且电容器C可以储存由于脉冲而产生的电荷，以在电容器C第二电极处产生负电压。例如，写入辅助控制信号1410的上拉切断晶体管N141，并使耦接的BL和BLB都浮置。在电容器C耦接到BL和BLB两者的情况下，例如，已经浮置的BL可以被下拉到负电压，而例如，另一个浮置的BLB可以保持于高状态。
在一个方面，由负电压控制电路350产生的负电压1450可以作为源电极电压VSS提供给驱动电路340和/或控制电路370。根据负电压1450，例如，在写入阶段440中，驱动电路340可以基于负电压1450或具有负电压1450来产生数据信号。负电压1450可以帮助提高写入操作的速度。
图15是示出根据一些实施例的操作存储器器件(例如，存储器器件100)的方法1500的流程图。在一些实施例中，方法1500由控制器(例如，存储器控制器105或位线控制器112)执行。在一些实施例中，方法1500由其他实体执行。在一些实施例中，执行方法1500以在所选择的存储器单元(例如，存储器单元125)处写入数据。在一些实施例中，方法1500包括比图15所示更多、更少或不同的步骤。在一些实施例中，方法1500可以以与图15所示不同的顺序来执行。
在一种方法中，控制器确定存储器器件100是否在预充电阶段(例如，预充电阶段430)中操作。在一种方法中，控制器例如从时序控制器(例如，时序控制器110)接收第一控制信号(例如，写入控制信号325)和第二控制信号(例如，预充电控制信号315)，并根据第一控制信号和第二控制信号确定存储器器件100的操作阶段。第一控制信号可以是写入控制信号325，以启用或禁用向存储器单元提供数据信号以在存储器单元125处写入数据。数据信号可以是与要在存储器单元125处写入的数据相对应的信号。第二控制信号可以是预充电控制信号315，以启用或禁用预充电。响应于i)第一控制信号(例如，写入控制信号325)具有第一状态(例如，VDD或1V)，和ii)第二控制信号(例如，预充电控制信号315)具有第二状态(例如，VDD或1V)，控制器可以确定存储器器件100在预充电阶段中操作。
在一种方法中，1510，控制器在预充电阶段(例如，预充电阶段430)对位线BL、BLB进行预充电。例如，控制器可以响应于i)第一控制信号(例如，写入控制信号325)具有第一状态(例如，VDD或1V)，和ii)第二控制信号(例如，预充电控制信号315)具有第二状态(例如，VDD或1V)，而启用均衡器(例如，均衡器320)和预充电电路(例如，预充电电路330)。通过启用均衡器，位线BL、BLB可以彼此电耦接。通过启用预充电电路，位线BL、BLB处的电压可以被设置或预充电到预定电压电平(例如，VDD或1V)。响应于第一控制信号(例如，写入控制信号325)具有第一状态(例如，VDD或1V)，控制器可以在预充电阶段禁用驱动电路(例如，驱动电路340)。通过在预充电阶段禁用驱动电路，同时启用均衡器320和预充电电路330，驱动电路可以不向位线BL、BLB提供数据信号。因此，位线BL、BLB处的电压可以在预充电阶段被设置为预定电压电平(例如，VDD或1V)。
在一种方法中，1520，控制器确定是否提供过渡阶段(例如，过渡阶段435)。当第二控制信号(例如，预充电控制信号315)具有第二状态(例如，VDD或1V)并且第一控制信号(例如，写入控制信号325)具有第三状态(例如，VSS或0V)(或者当第一控制信号(例如，写入控信号325)的下降沿发生在第二控制信号(例如，预充电控制信号315)的下降沿之前时)时，可以可选地提供过渡阶段。当第二控制信号(例如，预充电控制信号315)具有第四状态(例如，VSS或0V)并且第一控制信号(例如，写入控制信号325)具有第一状态(例如，VDD或1V)(或者当第二控制信号(例如，预充电控制信号315)的下降沿发生在第一控制信号(例如，写入控制信号325)的下降沿之前)时，可以省略过渡阶段。
在一种方法中，1530，响应于确定提供过渡阶段，响应于i)第一控制信号(例如，写入控制信号325)具有第三状态(例如，VSS或0V)，和ii)第二控制信号(例如预充电控制信号315)具有第二状态(例如，VDD或1V)，控制器可以自动禁用均衡器和预充电电路。例如，控制器可以实施控制电路(例如，控制电路370)，可以响应于第一控制信号具有第三状态(例如，VSS或0V)，而不管第二控制信号具有第二状态(例如，VDD或1V)，该控制电路自动地将均衡器和预充电电路与位线BL、BLB解耦。通过自动禁用均衡器和预充电电路，可以消除由于同时启用均衡器、预充电电路和驱动电路而产生的电流。因此，可以减少或消除第一控制信号和第二控制信号之间的大的时序裕度，以允许存储器器件的更快操作速度。
在一种方法中，响应于确定旁路或省略过渡阶段，控制器可以进行到步骤1540。例如，当第二控制信号(例如，预充电控制信号315)具有第四状态(例如，VSS或0V)并且第一控制信号(例如，写入控制信号325)具有第一状态(例如，VDD或1V)(或者当第二控制信号(例如，预充电控制信号315)的下降沿发生在第一控制信号(例如，写入控制信号325)的下降沿之前)时，响应于第二控制信号(例如，预充电控制信号315)具有第四状态(例如，VSS或0V)，预充电电路和均衡器可以被禁用，使得可以旁路过渡阶段。
在一种方法中，1540，控制器在写入阶段(例如，写入阶段440)写入数据。例如，响应于i)第一控制信号(例如，写入控制信号325)具有第三状态(例如，VSS或0V)，和ii)第二控制信号(例如，预充电控制信号315)具有第四状态(例如，VSS或0V)，控制器可以确定存储器器件100在写入阶段中操作。在写入阶段中，响应于第二控制信号(例如，预充电控制信号315)具有第四状态(例如，VSS或0V)，控制器可以禁用预充电电路和均衡器。此外，在写入阶段中，响应于第一控制信号(例如，写入控制信号325)具有第三状态(例如，VSS或0V)，控制器可以启用驱动电路。启用的驱动电路可以通过位线BL、BLB将数据信号施加到一个或多个存储器单元125，以在一个或多个存储器单元125处写入数据。
现在参考图16，根据本公开的一些实施例，示出了计算系统1600的示例框图。计算系统1600可以由电路或布局设计者用于集成电路设计。本文中使用的“电路”是电气部件的互连，诸如电阻器、晶体管、开关、电池、电感器或其他类型的半导体器件，这些器件被配置用于实现所需的功能。计算系统1600包括与存储器器件1610相关联的主设备1605。主设备1605可以被配置为从一个或多个输入设备1615接收输入，并向一个或多个输出设备1620提供输出。主设备1605可以被配置为分别经由适当的接口1625A、1625B和1625C与存储器器件1610、输入设备1615和输出设备1620通信。计算系统1600可以在各种计算设备中实现，例如计算机(例如，台式机、膝上型计算机、服务器、数据中心等)、平板电脑、个人数字助理、移动设备、其他手持式或便携式设备、或者适合于使用主设备1605执行示意图设计和/或布局设计的任何其他计算单元。
输入设备1615可以包括各种输入技术中的任何一种，诸如键盘、手写入笔、触摸屏、鼠标、轨迹球、键盘、麦克风、语音识别、运动识别、遥控器、输入端口、一个或多个按钮、拨盘、操纵杆，以及与主设备1605相关联的任何其他输入外围设备，诸如用户(例如，电路或布局设计者)键入信息(例如，数据)至主设备且发送指令至主设备的任何其他输入外围设备。类似地，输出设备1620可以包括各种输出技术，诸如外部存储器、打印机、扬声器、显示器、麦克风、发光二极管、头戴式耳机、视频设备，以及被配置为从主设备1605接收信息(例如，数据)的任何其他输出外围设备。输入到主设备1605和/或从主设备输出的“数据”可以包括各种文本数据、电路数据、信号数据、半导体设备数据、图形数据、其组合、或适合于使用计算系统1600进行处理的其他类型的模拟和/或数字数据中的任何一种。
主设备1605包括或与一个或多个处理单元/处理器相关联，例如中央处理单元(“CPU”)核1630A…1630N。CPU核1630A…1630N可以实现为专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)或任何其他类型的处理单元。CPU核1630A…1630N中的每个可以被配置为执行用于运行主设备1605的一个或多个应用程序的指令。在一些实施例中，用于运行一个或多个应用程序的指令和数据可以储存在存储器器件1610内。主设备1605还可以被配置为将运行一个或多个应用程序的结果储存在存储器器件1610内。因此，主设备1605可以被配置为请求存储器器件1610执行各种操作。例如，主设备1605可以请求存储器器件1610读取数据、写入数据、更新或删除数据，和/或执行管理或其他操作。主设备1605可以被配置为运行的一个这样的应用可以是标准单元应用1635。标准单元应用1635可以是计算机辅助设计或电子设计自动化软件套件的一部分，主设备1605的用户可以使用该软件套件来使用、创建或修改电路的标准单元。在一些实施例中，用于执行或运行标准单元应用1635的指令可以储存在存储器器件1610内。标准单元应用1635可以使用与来自存储器器件1610的与标准单元应用相关联的指令由CPU核1630A…1630N中的一个或多个来执行。在一个示例中，标准单元应用1635允许用户利用预先生成的存储器器件100或存储器器件100的一部分的示意性和/或布局设计来帮助集成电路设计。在完成集成电路的布局设计之后，可以通过制造设施根据布局设计制造多个集成电路，例如包括存储器器件100或者存储器器件100的任何部分。
仍然参考图16，存储器器件1610包括存储器控制器1640，存储器控制器1640被配置为从存储器阵列1645读取数据或向存储器阵列1645写入数据。存储器阵列1645可以包括各种易失性和/或非易失性存储器。例如，在一些实施例中，存储器阵列1645可以包括NAND闪存核。在其他实施例中，存储器阵列1645可以包括NOR闪速存储器核、静态随机存取存储器(SRAM)核、动态随机存取存储器核、磁阻随机存取存储器核、相变存储器核、电阻式随机存取存储器核、3D X点存储器核、铁电随机存取存储器，以及适合在存储器阵列内使用的其他类型的存储器核。存储器阵列1645内的存储器可以由存储器控制器1640单独且独立地控制。换言之，存储器控制器1640可以被配置为单独且独立地与存储器阵列1645内的每个存储器通信。通过与存储器阵列1645通信，存储器控制器1640可以被配置为响应于从主设备1605接收的指令从存储器阵列读取数据或向存储器阵列写入数据。尽管示出为存储器器件1610的一部分，但在一些实施例中，存储器控制器1640可以是主设备1605的一部分或计算系统1600的另一组件的一部分并且与存储器器件1610相关联。存储器控制器1640可以被实现为软件、硬件、固件或其组合中的逻辑电路，以执行本文所描述的功能。例如，在一些实施例中，存储器控制器1640可以被配置为在接收到来自主设备1605的请求时检索与存储在存储器器件1610的存储器阵列1645中的标准单元应用1635相关联的指令。
应当理解，在图16中仅示出和描述了计算系统1600的一些组件。然而，计算系统1600可以包括其他组件，诸如各种电池和电源、网络接口、路由器、交换机、外部存储器系统、控制器等。一般来说，计算系统1600可以包括多种硬件、软件及/或固件组件中的任一者，这些组件在执行本文所描述的功能中被需要或被认为是需要的。类似地，主设备1605、输入设备1615、输出设备1620以及包括存储器控制器1640和存储器阵列1645的存储器器件1610可以包括在执行本文所描述的功能时被认为是必要的或期望的其他硬件、软件和/或固件组件。
在本公开的一个方面中，公开了一种存储器器件。在一些实施例中，存储器器件包括存储器单元。在一些实施例中，存储器器件包括耦接到第一线和第二线的驱动电路。在一些实施例中，驱动电路被配置为根据第一控制信号具有第一状态将数据信号施加到第一线或第二线中的任一个，以在存储器单元处写入数据。在一些实施例中，存储器器件包括耦接到第一线和第二线的预充电电路。在一些实施例中，预充电电路被配置为根据第二控制信号具有第二状态且第一控制信号具有第三状态而将第一线和二线处的电压设置为预定电压电平。在一些实施例中，存储器器件包括耦接在第一线和第二线之间的均衡器。在一些实施例中，均衡器被配置为第二控制信号根据具有第二状态且第一控制信号具有第三状态而将第一线电耦接到第二线。
在上述存储器器件中，驱动电路用于根据第一控制信号具有第三状态，而旁路将数据信号施加到第一线和第二线。
在上述存储器器件中，预充电电路用于根据第二控制信号具有第四状态或第一控制信号具有第一状态，而旁路将第一线和第二线处的电压设置为预定电压电平。
在上述存储器器件中，均衡器被配置为根据第二控制信号具有第四状态或第一控制信号具有第一状态而将第一线与第二线电解耦。
在上述存储器器件中，其中，均衡器包括串联耦接在第一线和第二线之间的第一晶体管、第二晶体管和第三晶体管，其中，第二晶体管耦接在第一晶体管和第三晶体管之间，其中，第一晶体管或第三晶体管根据第一控制信号具有第一状态而将第一线与第二线电解耦，并且其中，第二晶体管用于根据第二控制信号具有第四状态而将第一线与第二线电解耦。
在上述存储器器件中，其中，驱动电路包括：第四晶体管和第五晶体管，串联耦接在第一线和提供参考电压的一个或多个金属轨之间，以及第六晶体管和第七晶体管，串联耦接在第二线和提供参考电压的一个或多个金属轨之间。并且其中，预充电电路包括：第八晶体管，在第四晶体管和一个或多个金属轨之间并联耦接到第五晶体管，以及第九晶体管，在第六晶体管和一个或多个金属轨之间并联耦接到第七晶体管。
在上述存储器器件中，其中，均衡器包括耦接在第一线和第二线之间的第一晶体管，其中第一晶体管用于：至少根据第一控制信号具有第一状态或第二控制信号具有第四状态，而使第一线与第二线电解耦，以及根据第一控制信号具有第三状态且第二控制信号具有第二状态而将第一线电耦接到第二线。
在上述存储器器件中，其中，驱动电路包括：第二晶体管和第三晶体管，串联耦接在第一线和提供参考电压的一个或多个金属轨之间，以及第四晶体管和第五晶体管，串联耦接在第二线和提供参考电压的一个或多个金属轨之间。并且其中，预充电电路包括：第六晶体管，在第二晶体管和一个或多个金属轨之间并联耦接到第三晶体管，以及第七晶体管，在第四晶体管和一个或多个金属轨之间并联耦接到第五晶体管。
在上述存储器器件中，其中，驱动电路包括：第二晶体管，耦接在第一线和提供参考电压的一个或多个金属轨之间，以及第三晶体管，耦接在第二线和提供参考电压的一个或多个金属轨之间。并且其中，预充电电路包括：第四晶体管，在第一线和一个或多个金属轨之间并联耦接到第二晶体管，以及第五晶体管，在第二线和一个或多个金属轨之间并联耦接到第三晶体管。
在上述存储器器件中，还包括：第一OR门，包括i)用于接收第一控制信号的第一输入端，和ii)用于接收与数据信号相对应的第一输入信号的第二输入端；第一NAND门，包括i)用于接收第二控制信号的第一输入端，和ii)耦接到第一OR门的输出端的第二输入端，第一NAND门的输出端耦接到第四晶体管的栅电极；第二OR门，包括i)用于接收第一控制信号的第一输入端，和ii)用于接收具有与第一输入信号相反相位的第二输入信号的第二输出端；和第二NAND门，包括i)用于接收第二控制信号的第一输入端，和ii)耦接到第二OR门的输出端的第二输入端，第二NAND门的输出端耦接到第五晶体管的栅电极。
在上述存储器器件中，其中，均衡器包括串联耦接在第一线和第二线之间的第一晶体管和第二晶体管，其中，第一晶体管或第二晶体管中的至少一个用于至少根据第一控制信号具有第一状态或第二控制信号具有第四状态而将第一线与第二线电解耦，并且其中，第一晶体管和第二晶体管用于根据第一控制信号具有第三状态且第二控制信号具有第二状态而将第一线电耦接到第二线。
在上述存储器器件中，其中，驱动电路包括：第三晶体管，耦接在第一线和提供参考电压的一个或多个金属轨之间，以及第四晶体管，耦接在第二线和提供参考电压的一个或多个金属轨之间。并且其中，预充电电路包括：第五晶体管，在第一线和一个或多个金属轨之间并联耦接到第三晶体管，以及第六晶体管，在第二线和一个或多个金属轨之间并联耦接到第四晶体管。
在上述存储器器件中，还包括：第一OR门，包括i)用于接收第一控制信号的第一输入端，和ii)用于接收与数据信号相对应的第一输入信号的第二输入端；第一NAND门，包括i)用于接收第二控制信号的第一输入端，和ii)耦接到第一OR门的输出端的第二输入端，第一NAND门的输出端耦接到第一晶体管的栅电极和第五晶体管的栅电极；第二OR门，包括i)用于接收第一控制信号的第一输入端，和ii)用于接收具有与第一输入信号相反相位的第二输入信号的第二输出端；以及第二NAND门，包括i)用于接收第二控制信号的第一输入端，和ii)耦接到第二OR门的输出端的第二输入端，第二NAND门的输出端耦接到第二晶体管的栅电极和第六晶体管的栅电极。
在上述存储器器件中，还包括：感测放大器，耦接到第一线和第二线，感测放大器用于根据第一线和二线处的电压读取由存储器单元储存的数据。
在上述存储器器件中，第一线是存储器单元的第一位线，并且其中第二线是存储器单元的第二位线。
在上述存储器器件中，存储器单元耦接到第一位线和第二位线，存储器器件还包括：耦接到第三位线和第四位线的另外的存储器单元；和多路复用器，多路复用器用于：选择性地将第一位线或第三位线耦接到第一线，和选择性地将第二位线或第四位线耦接到第二线。
在本公开的另一个方面，公开了一种存储器器件。在一些实施例中，存储器器件包括耦接到第一位线和第二位线的存储器单元。在一些实施例中，存储器器件包括驱动电路，该驱动电路包括耦接在第一位线和提供第一参考电压的第一金属轨之间的第一晶体管。在一些实施例中，存储器器件包括预充电电路，预充电电路包括耦接在第一位线和提供第二参考电压的第二金属轨之间的第二晶体管。在一些实施例中，存储器器件包括NOR门，NOR门包括i)用于接收第一控制信号的第一输入端，和ii)用于接收输入信号的第二输入端。在一些实施例中，NOR门的输出耦接到第一晶体管的栅电极。在一些实施例中，存储器器件包括OR门，该OR门包括i)用于接收第一控制信号的第一输入端，和ii)用于接收输入信号的第二输入端。在一些实施例中，存储器器件包括NAND门，NAND门包括i)用于接收第二控制信号的第一输入端，和ii)耦接到OR门的输出端的第二输入端。在一些实施例中，NAND门的输出耦接到第二晶体管的栅电极。
在上述存储器器件中，还包括：均衡器，包括串联耦接在第一位线和第二位线之间的第三晶体管和第四晶体管，NAND门的输出端耦接到第三晶体管的栅电极。
在上述存储器器件中，还包括：均衡器，包括耦接在第一位线和第二位线之间的第三晶体管；以及另外的NAND门，包括i)用于接收第一控制信号的第一输入端，和ii)用于接收第二控制信号的第二输入端，另外的NAND门的输出端耦接到第三晶体管的栅电极。
在本公开的又一个方面中，公开了一种操作存储器器件的方法。在一些实施例中，该方法包括响应于第一控制信号具有第一状态且第二控制信号具有第二状态，由存储器器件对耦接到存储器单元的第一位线和第二位线进行预充电。第一控制信号指示是否将数据信号施加到存储器单元以在存储器单元处写入数据。第二控制信号指示是否对第一位线和第二位线进行预充电。在一些实施例中，该方法包括根据第一控制信号具有第三状态且第二控制信号具有第二状态，由存储器器件来确定提供过渡阶段。在一些实施例中，该方法包括在过渡阶段，由存储器器件i)禁用均衡器以将第一位线与第二位线电解耦，和ii)禁用预充电电路以旁路将第一位线处的第一电压和第二位线处的第二电压设置为预定电压电平。在一些实施例中，该方法包括响应于第一控制信号具有第三状态且第二控制信号具有第四状态，在均衡器和预充电电路被禁用的同时，由存储器器件启用驱动电路而将数据信号施加到存储器单元以在存储器单元处写入数据。
术语“耦接”及其变体包括两个成员直接或间接相互连接。术语“电耦接”及其变体包括两个构件通过导电材料(例如，金属或铜迹线)直接或间接地彼此连接。这种连接可以是固定的(例如，永久的或固定的)或可移动的(例如，可拆卸的或可释放的)。这种连接可以通过两个构件彼此直接联接或直接接合来实现，两个构件使用单独的介入构件和任何附加的彼此联接的中间构件彼此联接，或者通过使用与两个构件中的一个整体形成为单个一体体的介入构件来实现。如果“耦接”或其变体由附加术语(例如，直接耦接)修改，则上文提供的“耦接”的通用定义由附加术语的通俗语言含义修改(例如，“直接耦接”是指两个成员在没有任何单独干预成员的情况下连接)，导致定义比上面提供的“耦接”的一般定义更窄。这种耦接可以是机械的、电的或流体的。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
存储器单元；
驱动电路，耦接到第一线和第二线，所述驱动电路用于根据第一控制信号具有第一状态将数据信号施加到所述第一线或所述第二线中的任一个，以在所述存储器单元处写入数据；
预充电电路，耦接到所述第一线和所述第二线，所述预充电电路用于根据具有第二控制信号第二状态且所述第一控制信号具有第三状态而将所述第一线和所述二线处的电压设置为预定电压电平；以及
均衡器，耦接在所述第一线和所述第二线之间，所述均衡器用于根据所述第二控制信号具有所述第二状态且所述第一控制信号具有所述第三状态而将所述第一线电耦接到所述第二线。
2.根据权利要求1所述的存储器器件，其中，所述驱动电路用于根据所述第一控制信号具有所述第三状态，而旁路将所述数据信号施加到所述第一线和所述第二线。
3.根据权利要求2所述的存储器器件，其中，所述预充电电路用于根据所述第二控制信号具有第四状态或所述第一控制信号具有所述第一状态，而旁路将所述第一线和所述第二线处的电压设置为所述预定电压电平。
4.根据权利要求3所述的存储器器件，其中，所述均衡器被配置为根据所述第二控制信号具有所述第四状态或所述第一控制信号具有所述第一状态而将所述第一线与所述第二线电解耦。
5.根据权利要求4所述的存储器器件，
其中，所述均衡器包括串联耦接在所述第一线和所述第二线之间的第一晶体管、第二晶体管和第三晶体管，其中，所述第二晶体管耦接在所述第一晶体管和所述第三晶体管之间，
其中，所述第一晶体管或所述第三晶体管根据所述第一控制信号具有所述第一状态而将所述第一线与所述第二线电解耦，并且
其中，所述第二晶体管用于根据所述第二控制信号具有所述第四状态而将所述第一线与所述第二线电解耦。
6.根据权利要求5所述的存储器器件，
其中，所述驱动电路包括：
第四晶体管和第五晶体管，串联耦接在所述第一线和提供参考电压的一个或多个金属轨之间，以及
第六晶体管和第七晶体管，串联耦接在所述第二线和提供所述参考电压的所述一个或多个金属轨之间，并且
其中，所述预充电电路包括：
第八晶体管，在所述第四晶体管和所述一个或多个金属轨之间并联耦接到所述第五晶体管，以及
第九晶体管，在所述第六晶体管和所述一个或多个金属轨之间并联耦接到所述第七晶体管。
7.根据权利要求4所述的存储器器件，
其中，所述均衡器包括耦接在所述第一线和所述第二线之间的第一晶体管，其中所述第一晶体管用于：
至少根据所述第一控制信号具有所述第一状态或所述第二控制信号具有所述第四状态，而使所述第一线与所述第二线电解耦，以及
根据所述第一控制信号具有所述第三状态且所述第二控制信号具有所述第二状态而将所述第一线电耦接到所述第二线。
8.根据权利要求4所述的存储器器件，
其中，所述均衡器包括串联耦接在所述第一线和所述第二线之间的第一晶体管和第二晶体管，
其中，所述第一晶体管或所述第二晶体管中的至少一个用于至少根据所述第一控制信号具有所述第一状态或所述第二控制信号具有所述第四状态而将所述第一线与所述第二线电解耦，并且
其中，所述第一晶体管和所述第二晶体管用于根据所述第一控制信号具有所述第三状态且所述第二控制信号具有所述第二状态而将所述第一线电耦接到所述第二线。
9.一种存储器器件，包括：
存储器单元，耦接到第一位线和第二位线；
驱动电路，包括耦接在第一位线和提供第一参考电压的第一金属轨之间的第一晶体管；
预充电电路，包括耦接在所述第一位线和提供第二参考电压的第二金属轨之间的第二晶体管；
或非门，包括i)用于接收第一控制信号的第一输入端，和ii)用于接收输入信号的第二输入端，所述或非门的输出端耦接到所述第一晶体管的栅电极；
或门，包括i)用于接收所述第一控制信号的第一输入端，和ii)用于接收所述输入信号的第二输入端；以及
与非门，包括i)用于接收第二控制信号的第一输入端，和ii)耦接到所述或门的输出端的第二输入端，所述与非门的输出端耦接到所述第二晶体管的栅电极。
10.一种操作存储器器件的方法，包括：
响应于第一控制信号具有第一状态且第二控制信号具有第二状态，由存储器器件对耦接到存储器单元的第一位线和第二位线进行预充电，所述第一控制信号指示是否将数据信号施加到所述存储器单元以在所述存储器单元处写入数据，所述第二控制信号指示是否对所述第一位线和所述第二位线进行预充电；
根据所述第一控制信号具有第三状态且所述第二控制信号具有所述第二状态，由所述存储器器件确定提供过渡阶段；
在所述过渡阶段，由所述存储器器件i)禁用均衡器以将所述第一位线与所述第二位线电解耦，和ii)禁用预充电电路以旁路将所述第一位线处的第一电压和所述第二位线处的第二电压设置为预定电压电平；以及
响应于所述第一控制信号具有所述第三状态且所述第二控制信号具有第四状态，在所述均衡器和所述预充电电路被禁用的同时，由所述存储器器件启用驱动电路而将所述数据信号施加到所述存储器单元以在所述存储器单元处写入数据。
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