KR102623751B1 - 메모리 디바이스를 위한 전력 램핑 시퀀스 제어 - Google Patents
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Abstract
다수의 전력 램핑 시퀀스 또는 모드를 지원하는 메모리 디바이스가 개시된다. 예를 들어, 레벨 시프터 디바이스는 메모리 디바이스의 메모리 매크로에 동작 가능하게 연결된다. 레벨 시프터 디바이스는 적어도 하나의 게이팅 신호를 수신한다. 적어도 하나의 수신된 게이팅 신호의 상태에 기초하여, 레벨 시프터 디바이스는 메모리 매크로에 있거나 메모리 매크로에 의해 수신되는 전압 신호가 하나 이상의 전력 램핑 모드에 따라 램핑 업, 램핑 다운, 또는 램핑 업 및 램핑 다운되게 하거나 제어하는 하나 이상의 신호를 출력한다.
Description
우선권 주장 및 상호 참조
본 출원은 2021년 2월 11일에 출원된 "메모리 디바이스를 위한 전력 램핑 시퀀스 제어(POWER RAMPING SEQUENCE CONTROL FOR A MEMORY DEVICE)"라는 발명의 명칭의 미국 특허 가출원 제63/148,401호의 이익을 주장하며, 이의 전체 개시는 그 전체가 참고로 여기에 포함된다.
메모리 디바이스는 개별 메모리 셀의 큰 어레이로 구성된다. 메모리 디바이스의 한 예는 정적 랜덤 액세스 메모리(static random-access memory; SRAM)이다. 메모리 디바이스의 각 메모리 셀은 "1" 또는 "0" 비트의 데이터를 전기적 고전압 상태 또는 저전압 상태로서 저장할 수 있다. 일반적으로 8비트는 1바이트의 데이터를 구성한다. 각 메모리 동작 주기에서, 적어도 하나의 바이트는 일반적으로 어레이에 기록되거나 어레이로부터 판독된다. 메모리 셀은 수직 데이터 라인(또는 비트 라인)과 수평 워드 라인(또는 어드레스 라인)이 교차하는 위치에 배열된다. 워드 라인은 판독 동작 또는 기록 동작을 가능하게 한다. 판독 또는 기록 주기는 워드 라인과 비트 라인 또는 한 쌍의 비트 라인이 활성화될 때 발생한다.
메모리 디바이스에 대한 일부 전력 관리 방식은 먼저 하나의 전력원만 램핑 업(ramping up)하는 것을 지원한다. 예를 들어, 전력 관리 방식은 VDD 전압 신호가 먼저 램핑 업되거나 VDDM 전압 신호가 먼저 램핑 업되는 전력 램핑 시퀀스만 지원할 수 있다. 일부 메모리 디바이스에서, 전력 관리 회로 또는 제어기는 전력 램핑 시퀀스 중 하나만 지원하거나 사양을 충족한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 양상이 일부 실시예에 따라 실시될 수 있는 예시적인 메모리 디바이스의 블록도를 도시한다.
도 2는 일부 실시예에 따른 예시적인 램핑 제어 시스템의 블록도를 도시한다.
도 3은 일부 실시예에 따라 메모리 매크로(memory macro)에 동작 가능하게 연결된 레벨 시프터 디바이스의 제1 예의 블록도를 도시한다.
도 4는 일부 실시예에 따른 도 3에 도시된 레벨 시프터 회로(level shifter circuit)의 제1 예의 개략도를 도시한다.
도 5는 일부 실시예에 따른 도 3에 도시된 레벨 시프터 회로의 제2 예의 개략도를 도시한다.
도 6은 일부 실시예에 따라 메모리 매크로에 동작 가능하게 연결된 레벨 시프터 디바이스의 제2 예의 블록도를 도시한다.
도 7은 일부 실시예에 따라 도 6에 도시된 레벨 시프터 디바이스에서 사용하기에 적합한 예시적인 레벨 시프터 회로의 개략도를 도시한다.
도 8은 일부 실시예에 따른 메모리 매크로의 블록도를 도시한다.
도 9는 일부 실시예에 따른 전력 램핑 모드 제어를 위한 시스템의 블록도를 도시한다.
도 10은 일부 실시예에 따른 전력 관리 회로에서 사용하기에 적합한 전력 관리 회로부(power management circuitry)의 제1 예의 개략도를 도시한다.
도 11은 일부 실시예에 따른 전력 관리 회로에서 사용하기에 적합한 전력 관리 회로부의 제2 예의 개략도를 도시한다.
도 12는 일부 실시예에 따른 전력 관리 회로에서 사용하기에 적합한 전력 관리 회로부의 제3 예의 개략도를 도시한다.
도 13은 일부 실시예에 따른 전력 관리 회로에서 사용하기에 적합한 전력 관리 회로부의 제4 예의 개략도를 도시한다.
도 14는 일부 실시예에 따른 도 10 내지 도 13에 도시된 전력 관리 회로와 함께 사용하기에 적합한 예시적인 레벨 시프터 디바이스를 도시한다.
도 15는 일부 실시예에 따른 제1 전력 램핑 모드에 대한 예시적인 타이밍도를 도시한다.
도 16은 일부 실시예에 따른 제2 전력 램핑 모드에 대한 예시적인 타이밍도를 도시한다.
도 17은 일부 실시예에 따른 전력 램핑 제어 시스템을 동작시키는 방법의 예시적인 흐름도를 도시한다.
도 18은 일부 실시예에 따른 하나 이상의 메모리 디바이스를 포함할 수 있는 예시적인 시스템을 도시한다.
도 1은 본 개시의 양상이 일부 실시예에 따라 실시될 수 있는 예시적인 메모리 디바이스의 블록도를 도시한다.
도 2는 일부 실시예에 따른 예시적인 램핑 제어 시스템의 블록도를 도시한다.
도 3은 일부 실시예에 따라 메모리 매크로(memory macro)에 동작 가능하게 연결된 레벨 시프터 디바이스의 제1 예의 블록도를 도시한다.
도 4는 일부 실시예에 따른 도 3에 도시된 레벨 시프터 회로(level shifter circuit)의 제1 예의 개략도를 도시한다.
도 5는 일부 실시예에 따른 도 3에 도시된 레벨 시프터 회로의 제2 예의 개략도를 도시한다.
도 6은 일부 실시예에 따라 메모리 매크로에 동작 가능하게 연결된 레벨 시프터 디바이스의 제2 예의 블록도를 도시한다.
도 7은 일부 실시예에 따라 도 6에 도시된 레벨 시프터 디바이스에서 사용하기에 적합한 예시적인 레벨 시프터 회로의 개략도를 도시한다.
도 8은 일부 실시예에 따른 메모리 매크로의 블록도를 도시한다.
도 9는 일부 실시예에 따른 전력 램핑 모드 제어를 위한 시스템의 블록도를 도시한다.
도 10은 일부 실시예에 따른 전력 관리 회로에서 사용하기에 적합한 전력 관리 회로부(power management circuitry)의 제1 예의 개략도를 도시한다.
도 11은 일부 실시예에 따른 전력 관리 회로에서 사용하기에 적합한 전력 관리 회로부의 제2 예의 개략도를 도시한다.
도 12는 일부 실시예에 따른 전력 관리 회로에서 사용하기에 적합한 전력 관리 회로부의 제3 예의 개략도를 도시한다.
도 13은 일부 실시예에 따른 전력 관리 회로에서 사용하기에 적합한 전력 관리 회로부의 제4 예의 개략도를 도시한다.
도 14는 일부 실시예에 따른 도 10 내지 도 13에 도시된 전력 관리 회로와 함께 사용하기에 적합한 예시적인 레벨 시프터 디바이스를 도시한다.
도 15는 일부 실시예에 따른 제1 전력 램핑 모드에 대한 예시적인 타이밍도를 도시한다.
도 16은 일부 실시예에 따른 제2 전력 램핑 모드에 대한 예시적인 타이밍도를 도시한다.
도 17은 일부 실시예에 따른 전력 램핑 제어 시스템을 동작시키는 방법의 예시적인 흐름도를 도시한다.
도 18은 일부 실시예에 따른 하나 이상의 메모리 디바이스를 포함할 수 있는 예시적인 시스템을 도시한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, 예를 들어, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
여기에 개시된 실시예는 다수의 전력 램핑 시퀀스를 지원하는 메모리 디바이스를 제공한다. 비제한적인 실시예에서, 회로는 메모리 디바이스의 메모리 매크로에 동작 가능하게 연결된다. 회로의 한 가지 비배타적인 예는 레벨 시프터이다. 적어도 하나의 수신된 게이팅 신호의 상태에 기초하여, 회로는 메모리 매크로에 있거나 메모리 매크로에 의해 수신된 전압 신호가 하나 이상의 전력 램핑 시퀀스에 따라 램핑 업, 램핑 다운, 또는 램핑 업 및 램핑 다운되게 하는 하나 이상의 신호를 출력한다. 전력 램핑 시퀀스는 또한 본 명세서에서 전력 램핑 모드로서 지칭된다.
일 실시예에서, 메모리 디바이스는 2개의 전력 램핑 시퀀스를 동시에 지원한다. 추가적으로 또는 대안적으로, 메모리 디바이스는 메모리 매크로가 슬립 모드(sleep mode)에 있을 때 하나 이상의 전력원(예컨대, VDD)이 턴오프되는 벌크 오프 모드(bulk off mode)를 지원한다. 벌크 오프 모드는 슬립 모드 및 셧다운 모드에 비해 추가 전력량을 절약한다. 벌크 오프 모드에 있는 동안, 데이터는 제1 전압 신호(예컨대, VDD)가 턴오프되어 있는 동안 제2 전압 신호(예컨대, VDDM)를 턴온하여(예컨대, 높은 신호 레벨로 설정하여) 메모리 어레이(예컨대, 하나 이상의 메모리 셀)에 유지될 수 있다.
이들 및 다른 실시예는 도 1 내지 도 18을 참조하여 아래에서 논의된다. 그러나, 당업자는 이들 도면과 관련하여 본 명세서에 제공된 상세한 설명이 단지 설명을 위한 것이며 제한하는 것으로 해석되어서는 안된다는 것을 쉽게 이해할 것이다.
도 1은 본 개시의 양상이 일부 실시예에 따라 실시될 수 있는 예시적인 메모리 디바이스의 블록도를 도시한다. 메모리 디바이스(100)는 메모리 어레이(104)를 형성하기 위해 행 및 열로 배열되는 메모리 셀(102)을 포함한다. 메모리 디바이스(100)는 임의의 적절한 수의 행 및 열을 포함할 수 있다. 예를 들어, 메모리 디바이스는 R개의 행 및 C개의 열을 포함하며, 여기서 R은 1 이상의 정수이고 C는 1 이상의 수이다. 다른 실시예는 메모리 셀(102)의 행 및 열로 제한되지 않는다. 메모리 어레이(104)의 메모리 셀(102)은 임의의 적절한 배열로 조직화될 수 있다.
메모리 셀(102)의 각 행은 하나 이상의 워드 라인(집합적으로 워드 라인(106))에 동작 가능하게 연결된다. 워드 라인(106)은 하나 이상의 행 선택 회로(집합적으로 행 선택 회로(108)라고 함)에 동작 가능하게 연결된다. 행 선택 회로(108)는 신호 라인(110) 상에서 수신된 어드레스 신호에 기초하여 특정 워드 라인(106)을 선택한다.
메모리 셀(102)의 각 열은 하나 이상의 비트 라인(집합적으로 비트 라인(112))에 동작 가능하게 연결된다. 비트 라인(112)은 하나 이상의 열 선택 회로(집합적으로 열 선택 회로(114)라고 함)에 동작 가능하게 연결된다. 열 선택 회로(114)는 신호 라인(116) 상에서 수신되는 선택 신호에 기초하여 특정 비트 라인(112)을 선택한다.
주변 회로부(118)는 하나 이상의 신호 라인(집합적으로 신호 라인(120))을 통해 메모리 어레이(104)에 동작 가능하게 연결된다. 주변 회로부(118)는 메모리 어레이(104)의 디바이스 및/또는 메모리 어레이(104)를 액세스 및/또는 제어하도록 동작 가능한 다양한 디바이스를 구동하기 위한 컴포넌트(예컨대, 반도체 디바이스)를 포함할 수 있다. 비제한적인 예에서, 주변 회로부(118)는 메모리 어레이(104)의 메모리 셀(102)에서 판독/기록/소거 동작을 수행하는 데 사용되는 디바이스를 포함한다. 디바이스는 n형 트랜지스터(예컨대, n-FET) 및 p형 트랜지스터(예컨대, p-FET)를 포함한다. 트랜지스터는 평면 트랜지스터 또는 예를 들어, 핀형 다중 게이트 트랜지스터(FinFET 트랜지스터)와 같은 다중 게이트 트랜지스터로 구성될 수 있지만, 실시예는 이 구현으로 제한되지 않는다.
일 실시예에서, 주변 회로부(118)는 메모리 어레이(104)로의 전력 신호(예컨대, VDD 및 VDDM)의 공급을 게이팅(gate)하는데 사용되는 헤더 회로(122)를 포함한다. 데이터가 메모리 셀(102)에 기록될 때(예컨대, 메모리 셀(102)이 프로그래밍됨), 또는 메모리 셀(102)로부터 판독될 때, 메모리 셀에 대한 어드레스는 신호 라인(110) 상에서 수신된다. 선택 신호는 신호 라인(116) 상에서 수신되고 액세스(판독 또는 기록)될 메모리 셀과 연관된 비트 라인(112)은 (예컨대, 각각의 헤더 회로(122)를 활성화 또는 비활성화함으로써) 주변 회로부(118)에 의해 프리차지(precharge)된다. 비트 라인(112)이 프리차지될 때, 행 선택 회로(108)는 어드레스와 연관된 워드 라인(106)을 활성화하거나 어서트(assert)한다. 그 다음, 데이터는 메모리 셀(102)에 기록되거나 메모리 셀로부터 판독된다.
전력 관리 회로부(124)는 메모리 디바이스(100)의 다양한 컴포넌트에 동작 가능하게 연결된 전력 관리 회로를 포함한다. 일 실시예에서, 전력 관리 회로부(124)는 헤더 회로(122) 및 프로세싱 디바이스(126)에 동작 가능하게 연결된다. 레벨 시프터(level shifter; LS) 디바이스(128)는 프로세싱 디바이스(126)에서 구현된다. 나중에 더 상세히 설명되는 바와 같이, 레벨 시프터 디바이스(128)는 논리 회로부(130)로부터 신호를 수신하고 이에 응답하여 전력 관리 회로부(124)에 의해 수신되는 신호를 생성한다. 전력 관리 회로부(124)는 하나 이상의 전력 램핑 시퀀스에 따라 메모리 매크로(132)에 있거나 메모리 매크로(132)에 의해 수신된 전압 신호가 램핑 업, 램핑 다운, 또는 램핑 업 및 램핑 다운되게 한다.
프로세싱 디바이스(126)는 메모리 매크로(132)에 동작 가능하게 연결된다. 예시적인 실시예에서, 메모리 매크로(132)는 메모리 디바이스(100)의 다양한 컴포넌트들을 포함하는 메모리 유닛이다. 예시된 실시예에서, 메모리 매크로(132)는 메모리 어레이(104), 행 선택 회로(108), 열 선택 회로(110), 주변 회로부(118), 및 전력 관리 회로부(124)를 포함한다. 메모리 매크로(132) 내에서, 프로세싱 디바이스(126)는 메모리 어레이(104), 행 선택 회로(108), 열 선택 회로(114), 주변 회로부(118), 및 전력 관리 회로부(124) 중 적어도 하나에 동작 가능하게 연결될 수 있다. 프로세싱 디바이스(126)는 메모리 어레이(104), 행 선택 회로(108), 열 선택 회로(114), 주변 회로부(118), 및/또는 전력 관리 회로부(124)의 하나 이상의 동작을 제어하도록 동작 가능하다. 임의의 적절한 프로세싱 디바이스가 사용될 수 있다. 예시적인 프로세싱 디바이스는 중앙 프로세싱 유닛, 마이크로프로세서, 주문형 집적 회로, 그래픽 프로세싱 유닛, 필드 프로그램 가능 게이트 어레이, 또는 이들의 조합을 포함하지만 이에 제한되지 않는다.
전력 공급기(134)는 메모리 매크로(132) 및 프로세싱 디바이스(126)에 동작 가능하게 연결된다. 일부 실시예에서, 전력 공급기(134)는 메모리 어레이(104), 행 선택 회로(108), 열 선택 회로(114), 주변 회로부(118), 및 전력 관리 회로부(124)에 동작 가능하게 연결된다. 예시된 실시예에서, 프로세싱 디바이스(126) 및 전력 공급기(134)는 메모리 매크로(132)의 외부에 위치한다. 또 다른 실시예에서, 프로세싱 디바이스(126) 및/또는 전력 공급기(134)는 메모리 매크로(132) 내에 배치될 수 있다. 또 다른 실시예에서, 프로세싱 디바이스(126) 및/또는 전력 공급기(134)는 별도의 회로부에 배치되고 메모리 디바이스(100)에 동작 가능하게 연결될 수 있다.
메모리 디바이스(100)는 전자 디바이스(136)에 포함된다. 전자 디바이스(136)는 임의의 적절한 전자 디바이스일 수 있다. 예시적인 전자 디바이스는 예를 들어, 랩톱 컴퓨터 및 태블릿과 같은 컴퓨팅 디바이스, 셀룰러 전화, 텔레비전, 자동차, 스테레오 시스템, 및 카메라를 포함하지만 이에 제한되지는 않는다.
도 2는 일부 실시예에 따른 예시적인 램핑 제어 시스템의 블록도를 도시한다. 램핑 제어 시스템(200)은 메모리 매크로(132), 메모리 매크로(132)에 동작 가능하게 연결된 레벨 시프터 디바이스(202), 및 레벨 시프터 디바이스(202) 및 메모리 매크로(132)에 동작 가능하게 연결된 논리 회로(204)를 포함한다. 레벨 시프터 디바이스(202)는 도 1에 도시된 레벨 시프터 디바이스(128)이다. 논리 회로(204)는 임의의 적절한 논리 회로 또는 회로들이다. 예를 들어, 논리 회로(204)는 일부 실시예에서 인버터 또는 버퍼이다.
일 실시예에서, 레벨 시프터 디바이스(202)는 제1 전압(V1)의 회로부(본원에서 V1 도메인으로 지칭됨)와 제2 전압(V2)의 회로부(본원에서 V2 도메인으로 지칭됨) 사이의 인터페이스에서 동작한다. 예를 들어, V1 도메인은 VDD 도메인일 수 있고 V2 도메인은 VDDM 도메인일 수 있다. 레벨 시프터 디바이스(202)의 하나 이상의 레벨 시프터 회로는 하나 이상의 게이팅 신호(예컨대, 신호 라인(206a) 상의 ISOSRM 신호) 및 V1 도메인의 하나 이상의 입력 신호(예컨대, 신호 레벨(210) 상의 SD1 신호)를 수신하고 V2 도메인의 하나 이상의 신호(예컨대, SD2 신호)를 출력하도록 구성된다. V2 도메인의 신호(들)는 메모리 매크로(132)에서 V1 신호 및 V2 신호의 램핑 업 및 램핑 다운을 제어하는 데 사용된다. 예시적인 레벨 시프터 회로는 도 4, 5 및 7과 관련하여 더 상세히 설명된다.
일 실시예에서, 레벨 시프터 디바이스(202)는 신호 라인(206a) 상에서 게이팅 신호(ISOSRM)를 수신하도록 동작 가능하다. 또 다른 실시예에서, 레벨 시프터 디바이스(202)는 신호 라인(206a) 상에서 게이팅 신호(ISOSRM)를 그리고 신호 라인(206b) 상에서 게이팅 신호(ISORET)를 수신하도록 동작 가능하다. ISOSRM 신호 및 ISORET 신호는 프로세싱 디바이스(예컨대, 도 1에 도시된 논리 회로(130)를 사용하는 프로세싱 디바이스(126))에 의해 생성될 수 있다.
게이팅 신호(ISOSRM) 및 게이팅 신호(ISORET)의 상태 또는 신호 레벨에 기초하여, 레벨 시프터 디바이스(202)의 레벨 시프터 회로는 신호 라인(208a) 상에서 신호(SD2)를 출력한다. 비제한적이고 비배타적인 예시적인 레벨 시프터 회로가 도 4 및 5에 도시되어 있다. 표 1은 ISOSRM 신호, ISORET 신호 및 SD1 신호의 다양한 신호 레벨에 기초한 SD2 신호의 신호 레벨을 예시하는 도 4 및 5의 레벨 시프터 회로에 대한 진리표이다.
레벨 시프터 디바이스(202)가 게이팅 신호(ISOSRM)를 수신하는 실시예에서, 레벨 시프터 디바이스는 신호 라인(208b) 상에서 신호(DSLP2)를 출력한다. 비제한적이고 비배타적인 예시적인 레벨 시프터 회로가 도 7에 도시되어 있다. 표 4는 ISOSRM 신호 및 SD1 신호의 다양한 신호 레벨에 기초한 DSLP2 신호의 신호 레벨을 예시하는 도 7의 레벨 시프터 회로에 대한 진리표이다.
SD2 신호 및 DSLP2 신호는 V2 도메인에 있으며 메모리 매크로(132)에서 상이한 절전 모드들을 생성한다. 일 실시예에서, SD2 신호는 하나 이상의 전력원(예컨대, VDD, VDDM)을 턴온된 상태로 유지하면서 주변 회로부 및 메모리 어레이의 컴포넌트로의 전력(예컨대, 전압)을 턴오프하는 셧다운 모드와 연관된다. DSLP2 신호는 하나 이상의 전력원(예컨대, VDD, VDDM)을 턴온된 상태로 유지하면서 주변 회로의 일부 컴포넌트로의 전력을 턴오프하는 슬립 모드와 연관된다. 제3 절전 모드는 메모리 매크로(132)가 슬립 모드에 있을 때 하나 이상의 전력원(예컨대, VDD)을 턴오프하도록 구성되는 벌크 오프 모드이다. 벌크 오프 모드(bulk off mode)는 추가 전력량을 절약한다. 신호(SD2) 또는 신호(SD2) 및 신호(DSLP2)는 또한 메모리 매크로(132)에 있거나 이에 의해 수신된 V1 전압 신호 및 V2 전압 신호가 하나 이상의 전력 램핑 시퀀스에 따라 램핑 업, 램핑 다운, 또는 램핑 업 및 램핑 다운되게 한다. 전력 램핑 시퀀스는 또한 본 명세서에서 전력 램핑 모드로서 지칭된다.
논리 회로(204)는 레벨 시프터 디바이스(202)에 의해 수신되는 신호 라인(210) 상의 하나 이상의 신호를 출력한다. 레벨 시프터 디바이스(202)에 의해 수신될 수 있는 예시적인 신호는 셧다운 신호(SD1) 및 슬립 신호(DSLP1)를 포함하지만 이에 제한되지 않는다. SD1 신호 및 DSLP1 신호는 V1 도메인에 생성된다.
논리 회로(204)는 또한 메모리 매크로(132)에 의해 수신되는 신호 라인(212) 상의 하나 이상의 신호를 출력한다. 메모리 매크로(132)에 의해 수신될 수 있는 예시적인 신호는 예를 들어, 클록 신호, 칩 인에이블 신호, 기록 인에이블 신호, 및 어드레스 신호와 같은 제어 신호를 포함하지만 이에 제한되지는 않는다.
메모리 매크로(132)로부터 출력 신호(Q) 및 출력 신호(PUDELAY)가 출력된다. 출력 신호(Q)의 신호 레벨 또는 상태는 하나 이상의 메모리 셀의 데이터 값을 나타낸다. 출력 신호(PUDELAY)는 메모리 디바이스의 다른 메모리 매크로에 전파되는 시동 또는 파워 업 지연 신호(start-up or power up delay signal)를 나타낸다. 출력 신호(PUDELAY)는 칩 레벨에서 동시 피크 전류를 감소시키기 위해 다수의 매크로에 대한 순차적 웨이크업 제어에 사용된다.
비제한적인 예에서, V1 신호는 VDD 전압 신호이고 V2 신호는 VDDM 전압 신호이다. 이 예시적인 실시예에서, 레벨 시프터 디바이스(202)는 하나 이상의 전력 램핑 모드에 따라 메모리 매크로(132)에 있거나 이에 의해 수신된 V1 전압 신호 및 V2 전압 신호가 램핑 업, 램핑 다운, 또는 램핑 업 및 램핑 다운되게 하는 신호 라인(208) 상의 하나 이상의 신호를 출력한다. 예를 들어, 표 2에 보여진 바와 같이, ISOSRM 신호의 신호 레벨 또는 상태가 제1 신호 레벨 또는 제1 논리 상태인 경우, 제1 전력 램핑 모드는, VDDM 전압 신호가 램핑 업되기 전에 VDD 전압 신호를 램핑 업하고, VDDM 전압 신호가 램핑 다운된 후에 VDD 전압 신호를 램핑 다운한다. ISOSRM 신호의 신호 레벨이 제2 신호 레벨 또는 제2 논리 상태일 때, 제2 전력 램핑 모드는, VDD 전압 신호가 램핑 업되기 전에 VDDM 전압 신호를 램핑 업하고 VDD 전압 신호가 램핑 다운된 후에 VDDM 전압 신호를 램핑 다운한다. 또 다른 실시예에서, 제1 전력 램핑 모드는 VDDM 전압 신호를 램핑 업하기 전에 VDD 전압 신호를 램핑 업하고, 제2 전력 램핑 모드는 VDD 전압 신호를 램핑 업하기 전에 VDDM 전압 신호를 램핑 업한다.
도 3은 일부 실시예에 따라 메모리 매크로에 동작 가능하게 연결된 레벨 시프터 디바이스의 제1 예의 블록도를 도시한다. 레벨 시프터 디바이스(202)는 레벨 시프터 회로(300)를 포함한다. 레벨 시프터 회로(300)는 V1 도메인에서 셧다운(SD1) 신호를 수신하고 V2 도메인에서 셧다운 신호(SD2)를 출력한다. 레벨 시프터 회로(300)는 신호 라인(302) 상에서 SD1 신호를, 신호 라인(304) 상에서 게이팅 신호(ISOSRM 신호)를, 그리고 신호 라인(306)에서 게이팅 신호(ISORET 신호)를 수신한다. 레벨 시프터 회로(300)는 신호 라인(308) 상에 SD2 신호를 출력한다. SD2 신호는 메모리 매크로(132)(예컨대, 도 1의 전력 관리 회로부(124))에 의해 수신되고 메모리 매크로(132)의 V1 신호 및 V2 신호가 하나 이상의 전력 램핑 모드에 따라 램핑 업 및 램핑 다운되게 하는 데 사용된다.
앞서 논의된 바와 같이, 비제한적인 실시예에서, 램핑 제어 시스템은 2개의 전력 램핑 모드를 지원한다. 하나의 전력 램핑 모드는 여기에서 DL 모드로서 지칭되고 다른 전력 램핑 모드는 DM 모드로서 지칭된다. DL 모드 및 DM 모드 둘 모두는 각각의 제1 전압 신호가 먼저 램핑 업되고 각각의 제2 전압 신호가 두 번째(제1 전압 신호 이후) 램핑 업되게 하며, 각각의 제2 전압 신호가 먼저 램핑 다운되고 각각의 제1 전압 신호가 두 번째(제2 전압 신호 이후) 램핑 다운되게 한다. 예를 들어, DL 모드에서, 예를 들어, VDD 전압 신호와 같은 V1 신호는 V2 신호(예컨대, VDDM 전압 신호)보다 먼저 램핑 업되고 나중에 램핑 다운된다. DM 모드에서 V2 신호(예컨대, VDDM 전압 신호)는 V1 신호(예컨대, VDD 전압 신호)보다 먼저 램핑 업되고 나중에 램핑 다운된다. 일 실시예에서, ISOSRM 신호는 DL 모드와 DM 모드 사이에서 전력 램핑 모드를 전환하도록 구성되고, ISORET 신호는 메모리 매크로(132)에서 선택적인 벌크 오프 모드를 생성하도록 구성된다. 앞서 설명된 바와 같이, 벌크 오프 모드는 메모리 매크로가 슬립 모드일 때 전력원(예컨대, V1)을 턴오프하도록 구성되는 추가 절전 모드이다.
도 4는 일부 실시예에 따른 도 3에 도시된 레벨 시프터 회로의 제1 예의 개략도를 도시한다. 도시된 레벨 시프터 회로(300a)는 V1 도메인에서 SD1 신호를 수신하고 V2 도메인에서 SD2 신호를 출력하도록 동작 가능하다. 예시된 실시예에서, 신호 라인(302) 상의 SD1 신호 및 신호 라인(304) 상의 ISOSRM 신호는 NOR 게이트(400)에 입력된다. SD1 신호도 인버터(402)에 입력된다. 신호 라인(306) 상의 ISORET 신호는 인버터(404)에 입력된다. 앞서 설명된 바와 같이, ISOSRM 신호는 DL 모드와 DM 모드 사이에서 메모리 매크로의 전력 램핑 모드를 전환하도록 동작 가능하고 ISORET 신호는 메모리 매크로(132)에서 벌크 오프 모드를 생성하도록 구성된다.
NOR 게이트(400)의 출력은 인버터(406)에 입력된다. 인버터(402)의 출력은 트랜지스터(410)의 단자(408)에 연결된다. 트랜지스터(410)의 일 예는 n형 트랜지스터(예컨대, NMOS 트랜지스터)이지만, 다른 실시예는 이러한 유형의 트랜지스터로 제한되지 않는다. 트랜지스터(410)의 다른 단자(412)는 기준 전압(414)에 연결된다. 기준 전압(414)의 일례는 접지이다. ISOSRM 신호는 트랜지스터(410)의 게이트(416)로의 입력 신호이다.
인버터(402)의 출력은 또한 트랜지스터(420)의 게이트(418)에 연결된다. 트랜지스터(420)의 일 예는 p형 트랜지스터(예컨대, PMOS 트랜지스터)이지만, 다른 실시예는 이러한 유형의 트랜지스터로 제한되지 않는다. 트랜지스터(420)의 단자(422)는 V2 전압원에 연결된다. 대표적인 실시예에서, V2 전압원은 VDDM 전압원이다. 트랜지스터(420)의 다른 단자(424)는 기준 전압(414)에 연결된다.
인버터(406)의 출력은 또 다른 트랜지스터(428)의 게이트(426)에 연결된다. 도시된 실시예에서, 트랜지스터(428)는 p형 트랜지스터이다. 트랜지스터(428)의 단자(430)는 V2 전압원에 연결된다. 트랜지스터(420)의 다른 단자(432)는 기준 전압(414)에 연결된다.
인버터(404)의 출력과 인버터(406)의 출력은 NAND 게이트(434)에 입력된다. NAND 게이트(434)의 출력은 인버터(436)에 입력된다. SD2 신호는 신호 라인(308) 상에서 인버터(436)로부터 출력된다. 나중에 더 자세히 논의되는 바와 같이, 표 1은 ISOSRM, ISORET, SD1, 및 SD2 신호의 다양한 신호 레벨을 나타내는 레벨 시프터 회로(300a)에 대한 진리표를 묘사한다.
도 5는 일부 실시예에 따른 도 3에 도시된 레벨 시프터 회로의 제2 예의 개략도를 도시한다. 도 5에 도시된 레벨 시프터 회로(300b)는, NAND 게이트(434)가 생략되고 인버터(500), AND 게이트(502), 및 NOR 게이트(504)가 추가된 것을 제외하고는 도 4에 도시된 레벨 시프터 회로(300a)와 유사하다. 도 4의 레벨 시프터 회로(300a)와 같이, 도시된 레벨 시프터 회로(300b)는 V2 도메인에서 SD2 신호를 출력하도록 동작 가능하다. ISOSRM 신호는 DL 모드와 DM 모드 사이에서 전력 램핑 모드를 전환하도록 동작 가능하고 ISORET 신호는 메모리 매크로(132)에서 벌크 오프 모드를 생성하도록 구성된다.
신호 라인(02) 상의 SD1 신호는 인버터(500)에 입력되고, 인버터(500)의 출력은 인버터(402) 및 NOR 게이트(400)에 입력된다. 인버터(404)의 출력과 ISOSRM 신호는 AND 게이트(502)에 입력된다. 도시된 실시예에서, AND 게이트(502)의 출력 및 인버터(402)의 출력은 NOR 게이트(504)에 입력된다. 도 4에 도시된 실시예와 달리, 인버터(406)의 출력은 트랜지스터(428)의 게이트(426)에만 연결된다. 인버터(406)의 출력은 도 5에 도시된 실시예에서 NAND 게이트(434)가 생략되었기 때문에 NAND 게이트(434)로 입력되지 않는다.
앞서 설명된 바와 같이, 도시된 레벨 시프터 회로(300a, 300b)는 V1 도메인에서 SD1 신호를 수신하고 V2 도메인에서 SD2 신호를 출력하도록 동작 가능하다. 일 실시예에서, 도 4 및 5에 도시된 레벨 시프터 회로(300a, 300b)는 표 1에 보여진 진리표를 사용하여 동작한다.
| ISOSRM | ISORET | SD1 | SD2 |
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 0 |
도 6은 일부 실시예에 따라 메모리 매크로에 동작 가능하게 연결된 레벨 시프터 디바이스의 제2 예의 블록도를 도시한다. 레벨 시프터 디바이스(202)는 도 3에 도시된 레벨 시프터 회로(600) 및 레벨 시프터 회로(300)를 포함한다. 간결함을 위해, 레벨 시프터 회로(300)의 설명은 여기에서 반복되지 않는다.
레벨 시프터 회로(300)는 V1 도메인에 생성된 SD1 신호를 수신하고 V2 도메인에서 SD2 신호를 출력하도록 동작 가능하다. 레벨 시프터 회로(600)는 V1 도메인에 생성된 DSLP1 신호를 수신하고 V2 도메인에서 DSLP2 신호를 출력하도록 동작 가능하다. 레벨 시프터 회로(600)는 신호 라인(602) 상에서 슬립 신호(DSLP1 신호)를 수신하고 신호 라인(604) 상에서 게이팅 신호 ISOSRM을 수신한다. 신호 라인(604)은 신호 라인(304)과 동일한 신호 라인일 수 있거나 신호 라인(604)은 신호 라인(304)과 구별되는 신호 라인일 수 있다. 레벨 시프터 회로(600)는 신호 라인(308) 상에 SD2 신호를 출력하고 신호 라인(606) 상에 DSLP2 신호를 출력한다. SD2 신호 및 DSLP2 신호는 메모리 매크로(132)(예컨대, 도 1의 전력 관리 회로부(124))에 의해 수신된다. SD2 신호 및 DSLP2 신호는 메모리 매크로(132)의 V1 신호 및 V2 신호가 하나 이상의 전력 램핑 모드에 따라 램핑 업 및 램핑 다운되게 한다.
비제한적인 실시예에서, 레벨 시프터 회로(300, 600)는 다수의 전력 램핑 모드에 대한 제어를 제공한다. DL 모드에서, 예를 들어, VDD 전압 신호와 같은 V1 신호는 V2 신호(예컨대, VDDM 전압 신호)보다 먼저 램핑 업되고 나중에 램핑 다운된다. DM 모드에서 V2 신호(예컨대, VDDM 전압 신호)는 V1 신호(예컨대, VDD 전압 신호)보다 먼저 램핑 업되고 나중에 램핑 다운된다. 앞서 설명된 바와 같이, 일 실시예에서 ISOSRM 신호는 DL 모드와 DM 모드 사이에서 전력 램핑 모드를 전환하도록 구성되고, ISORET 신호는 메모리 매크로(132)에서 선택적 벌크 오프 모드를 생성하도록 구성된다.
예시된 실시예에서, 레벨 시프터 회로(600)는 하나의 게이팅 신호인 ISOSRM 신호를 수신한다. 표 2는 레벨 시프터 회로(600)에 대한 예시적인 모드 지원 표이다.
| ISOSRM | 모드 지원 |
| 0 | V1 램핑 업/다운 |
| 1 | V2 램프 업/다운 |
ISOSRM 신호가 로우 신호 레벨에 있을 때 V1 신호는 V2 신호보다 먼저 램핑 업되고 V2 신호가 램핑 다운된 후에 램핑 다운된다(예컨대, DL 모드). ISOSRM 신호가 하이 신호 레벨에 있을 때, V2 신호는 V1 신호보다 먼저 램핑 업되고 V1 신호가 램핑 다운된 후에 램핑 다운된다(예컨대, DM 모드).
다른 실시예에서, 레벨 시프터 회로(예컨대, 도 4 및 5의 레벨 시프터 회로(300a, 300b))는 SD1 신호 및 DSLP1 신호와 함께 2개의 게이팅 신호, ISOSRM 신호 및 ISORET 신호를 수신한다. 표 3은 레벨 시프터 회로에 대한 예시적인 모드 지원 표이다.
| ISOSRM | ISORET | SD2 신호 | DSLP2 신호 | 모드 지원 |
| 0 | 0 | SD1 입력 | DSLP1 입력 | V1 램핑 업/다운 및 V2 벌크 오프 모드 |
| 0 | 1 | SD1 입력 | DSLP1 입력 | V1 램핑 업/다운 및 V2 벌크 오프 모드 |
| 1 | 0 | 1 | 1 | 데이터가 붕괴된 V2 램핑 업/다운 및 V1 벌크 오프 모드 |
| 1 | 1 | 0 | 1 | 데이터가 유지된 V2 램핑 업/다운 및 V1 벌크 오프 모드 |
표 3에서 "데이터 붕괴(data collapse)"라는 문구는 메모리 어레이의 메모리 셀에 저장된 데이터의 예측 불가능성을 지칭한다. "데이터가 유지된(data retained)"이라는 문구는 메모리 어레이의 메모리 셀에 저장된 데이터가 유지됨을 의미한다. ISOSRM 신호가 로우 신호 레벨에 있을 때, SD2 신호는 입력(SD1) 신호를 따르고 DSLP2 신호는 입력(DSLP1) 신호를 따른다. 또한, V2 신호가 램핑 업되기 전에 V1 신호가 램핑 업되고 V2 신호가 램핑 다운된 후에 V1 신호가 램핑 다운된다. V2 신호는 벌크 오프 모드에 있다.
ISOSRM 신호가 하이 신호 레벨에 있고 ISORET 신호가 로우 신호 레벨에 있을 때, SD2 신호와 DSLP2 신호는 모두 하이 신호 레벨에 있다. V2 신호는 V1 신호가 램핑 업되기 전에 램핑 업되고 V2 신호는 V1 신호가 램핑 다운된 후에 램핑 다운된다. V1 신호는 하나 이상의 메모리 셀에 있는 데이터가 붕괴된 벌크 오프 모드에 있다.
ISOSRM 신호가 하이 신호 레벨에 있고 ISORET 신호가 하이 신호 레벨에 있을 때, SD2 신호는 로우 신호 레벨에 있고 DSLP2 신호는 하이 신호 레벨에 있다. V2 신호는 V1 신호가 램프업되기 전에 램프업되고 V2 신호는 V1 신호가 램프다운된 후에 램프다운된다. V1 신호는 하나 이상의 메모리 셀에 있는 데이터가 유지되는 벌크 오프 모드에 있다.
도 7은 일부 실시예에 따라 도 6에 도시된 레벨 시프터 디바이스에서 사용하기에 적합한 예시적인 레벨 시프터 회로의 개략도를 도시한다. 레벨 시프터 회로(600)는 V1 도메인에서 DSLP1 신호를 수신하고 V2 도메인에서 DSLP2 신호를 출력한다. 예시된 실시예에서, 신호 라인(602) 상의 DSLP1 신호 및 신호 라인(604) 상의 ISOSRM 신호는 NOR 게이트(700)에 입력된다. ISOSRM 신호는 DL 모드와 DM 모드 사이에서 메모리 매크로의 전력 램핑 모드를 전환하도록 동작 가능하다.
NOR 게이트(700)의 출력은 인버터(702)에 입력되고, 인버터(702)의 출력은 트랜지스터(706)의 게이트(704)에 연결된다. 트랜지스터(706)의 일 예는 p형 트랜지스터(예컨대, PMOS 트랜지스터)이지만, 다른 실시예는 이러한 유형의 트랜지스터로 제한되지 않는다. 트랜지스터(706)의 단자(708)는 V2 전압원에 연결된다. 대표적인 실시예에서, V2 전압원은 VDDM 전압원이다. 트랜지스터(706)의 다른 단자(710)는 기준 전압(712)에 연결된다. 기준 전압(712)의 일례는 접지이다.
신호 라인(602) 상의 DSLP1 신호는 또한 인버터(714)로 입력된다. 인버터(714)의 출력은 또 다른 트랜지스터(718)의 게이트(716)에 연결된다. 트랜지스터(718)의 일례는 예를 들어, PMOS 트랜지스터와 같은 p형 트랜지스터이다. 다른 실시예는 이러한 유형의 트랜지스터에 제한되지 않는다. 트랜지스터(718)의 단자(720)는 V2 전압원에 연결된다. 트랜지스터(718)의 다른 단자(722)는 기준 전압(712)에 연결된다.
인버터(714)의 출력은 또한 트랜지스터(726)의 단자(724)에 연결된다. 트랜지스터(726)의 일례는 예를 들어, NMOS 트랜지스터와 같은 n형 트랜지스터이다. 다른 실시예는 이러한 유형의 트랜지스터에 제한되지 않는다. 트랜지스터(726)의 다른 단자(728)는 기준 전압(712)에 연결된다. ISOSRM 신호는 트랜지스터(726)의 게이트(730)로의 입력 신호이다.
앞서 설명된 바와 같이, 도시된 레벨 시프터 회로(600)는 V1 도메인에서 DSLP1 신호를 수신하고 V2 도메인에서 DSLP2 신호를 출력하도록 동작 가능하다. 일 실시예에서, 도 7에 도시된 레벨 시프터 회로(600)는 표 4에 도시된 진리표를 사용하여 동작한다.
| ISOSRM | DSLP1 | DSLP2 |
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
도 8은 일부 실시예에 따른 예시적인 메모리 매크로의 블록도를 도시한다. 일 실시예에서, 메모리 매크로(800)는 도 1에 도시된 메모리 매크로(132)이다. 일부 실시예에서, 메모리 매크로(800)의 상이한 영역들 또는 블록들의 전력 램핑 모드를 제어하는 신호를 생성하기 위해 다수의 레벨 시프터 회로가 사용될 수 있다. 도 14는 4개의 레벨 시프터 회로를 포함하는 레벨 시프터 디바이스의 블록도를 도시한다. 나중에 더 자세히 설명하겠지만, 4개의 레벨 시프터 회로의 출력은 메모리 매크로(800)의 상이한 블록들의 전력 램핑 모드를 제어하기 위해 도 10 내지 도 13에 도시된 각각의 전력 관리 회로에 입력된다.
예시적인 메모리 매크로(800)는 메모리 매크로(800)의 에지(804, 806)에 위치한 메모리 어레이 블록(802), 메모리 매크로(800)의 에지(806, 810)에 위치한 메모리 어레이 블록(808), 메모리 어레이 블록(802, 808) 사이에 위치한 워드 드라이버(word driver; WLDV) 블록(812)을 포함한다. 일 실시예에서, 메모리 어레이 블록(802, 804)은 도 1의 메모리 어레이(104)와 같이 구현된다.
WLDV 에지 블록(814)은 에지(806)와 WLDV 블록(812) 사이에 배치된다. 제어(CNT) 블록(816)은 메모리 매크로(800)의 에지(818)와 WLDV 블록(812) 사이에 배치된다. 입출력(IO) 에지 블록(820)은 에지(808)를 따라 그리고 메모리 어레이 블록(802)과 에지(818) 사이에 배치된다. IO 블록(822)은 IO 에지 블록(820)과 CNT 블록(816) 사이의 에지(818)를 따라 배치된다. 또 다른 IO 에지 블록(824)은 에지(810)를 따라 그리고 메모리 어레이 블록(808)과 에지(818) 사이에 배치된다. 또 다른 IO 블록(826)은 IO 에지 블록(824)과 CNT 블록(816) 사이의 에지(818)를 따라 배치된다. 다른 실시예에서, 블록의 배열은 도 8에 도시된 배열과는 다를 수 있고 하나 이상의 블록이 생략되거나 추가될 수 있다.
도 9는 일부 실시예에 따른 전력 램핑 모드 제어를 위한 예시 시스템의 블록도를 도시한다. 시스템(900)은 V1 도메인(902), 레벨 시프터 디바이스(202), 전력 관리 회로부(124), 및 헤더 회로(122)를 포함한다. V1 도메인(902)은 VI 전압에 의해 전력이 공급되고 VI 전압을 사용하여 동작하는 회로부(예컨대, 논리 회로(904))를 포함한다. 일 실시예에서, 논리 회로(904)는 도 1의 논리 회로(130)이다. 논리 회로(904)는 레벨 시프터 디바이스(202)에 의해 수신되는 하나 이상의 신호가 V1 도메인(902)에 의해 출력되게 하기 위해 데이터를 프로세싱 디바이스(예컨대, 도 1의 프로세싱 디바이스(126))에 제공한다. 예시적인 신호는 셧다운 모드 신호(SD1), 다수의 슬립 모드 신호(DSLP1, DSLPV1, 및 DSLPNDIO1), 및 내부 전력 차단 신호(PD1_INT)를 포함하지만 이에 제한되지 않는다(도 3 내지 7 및 14 내지 16 참조).
레벨 시프터 디바이스(202)는 V2 도메인에서 하나 이상의 신호를 출력하는 하나 이상의 레벨 시프터 회로를 포함한다. V2 도메인은 V2 전압에 의해 전력이 공급되고 V2 전압을 사용하여 동작하는 회로부(미도시)를 포함한다. 일 실시예에서, 레벨 시프터 디바이스(202)는 프로세싱 디바이스(예컨대, 도 1에 도시된 프로세싱 디바이스(126))에 포함된다. 레벨 시프터 디바이스(202)로부터 출력된 하나 이상의 신호는 셧다운 모드 신호(SD2) 및 슬립 모드 신호(DSLP2, DSLPV2, 및 DSLPNDIO2)를 포함한다(도 3 내지 7 및 도 10 내지 14 참조). 일 실시예에서, V1 도메인은 VDD 도메인이고 V2 도메인은 VDDM 도메인이다.
레벨 시프터 디바이스(202)로부터 출력된 하나 이상의 신호는 전력 관리 회로부(124)에 의해 수신된다. 앞서 설명된 바와 같이, 전력 관리 회로부(124)는 메모리 매크로의 다양한 블록에 동작 가능하게 연결되는 전력 관리 회로를 포함한다. 도시된 실시예에서, 전력 관리 회로부(124)는 헤더 회로(122)와 레벨 시프터 디바이스(202) 사이에 동작 가능하게 연결된다. 헤더 회로(122)는 메모리 매크로(예컨대, 도 8에 도시된 메모리 매크로(800))의 하나 이상의 블록에 동작 가능하게 연결된 헤더 회로를 포함한다. 도 9에 도시된 헤더 회로(122)는 메모리 매크로(예컨대, 도 8의 WLDV 에지 블록(814))에서 하나 이상의 WLDV 에지 블록에 동작 가능하게 연결하는 하나 이상의 WLDV 에지 헤더 회로(WLDV 에지 헤더 회로(906)로 표시됨)와, 메모리 매크로(예컨대, 도 8의 WLDV 블록(812))의 하나 이상의 WLDV 블록에 동작 가능하게 연결하는 하나 이상의 WLDV 헤더 회로(WLDV 헤더 회로(908)로 표시됨)를 포함한다. 하나 이상의 메모리 어레이(memory array; MA) 헤더 회로(MA 헤더 회로(910)로 표시됨)는 메모리 매크로(예컨대, 도 8의 MA 블록(802, 804))의 하나 이상의 MA 블록에 동작 가능하게 연결된다. 하나 이상의 IO 에지 헤더 회로(IO 에지 헤더 회로(912)로 표시됨)는 메모리 매크로(예컨대, 도 8의 MA 블록(820, 824))의 하나 이상의 IO 에지 블록에 동작 가능하게 연결한다. 예시적인 헤더 회로(122)는 메모리 매크로의 하나 이상의 IO 블록(예컨대, 도 8의 IO 블록(822, 826))에 동작 가능하게 연결하는 하나 이상의 IO 헤더 회로(IO 헤더 회로(914)로 표시됨)와, 메모리 매크로의 하나 이상의 CNT 블록(예컨대, 도 8의 CNT 블록(816))에 동작 가능하게 연결하는 하나 이상의 CNT 헤더 회로(CNT 헤더 회로(916)로 표시됨)를 더 포함한다.
전력 관리 회로부(124)의 전력 관리 회로는 선택 헤더 회로(122)를 턴온하고 턴오프하는 신호를 출력한다. 헤더 회로(122)를 턴온하고 턴오프하는 동작들은 메모리 매크로의 V1 신호 및 V2 신호가 하나 이상의 전력 램핑 모드에 따라 램핑 업 및 램핑 다운되게 한다. 예시적인 전력 관리 회로가 도 10 내지 13과 관련하여 설명된다.
도 10은 일부 실시예에 따른 전력 관리 회로부에서 사용하기에 적합한 예시적인 제1 전력 관리 회로의 개략도를 도시한다. 도시된 바와 같이, 전력 관리 회로(1000, 1002, 1004, 1006, 1008, 1010, 1012, 1014)는 헤더 회로(916a, 914a, 914b, 914c, 914d, 914e, 914f, 908)에 각각 동작 가능하게 연결된다. 헤더 회로(916a, 914a, 914b, 914c, 914d, 914e, 914f, 908)는 V1(예컨대, VDDHD, VBL, VDDAI)과 V2(예컨대, VDDM) 사이에 동작 가능하게 연결된다. 전력 관리 회로(1000, 1002, 1004, 1006, 1008, 1010, 1012, 1014)의 일부 또는 전부는 메모리 매크로의 전력 관리 회로부(예컨대, 도 1 및 9의 전력 관리 회로부(124))에서 구현될 수 있고, 헤더 회로(916a, 914a, 914b, 914c, 914d, 914e, 914f, 908)의 일부 또는 전부는 헤더 회로(예컨대, 도 1의 헤더 회로(122))에 포함될 수 있다. 전력 관리 회로(1000, 1002, 1004, 1006, 1008, 1010, 1012, 1014)는 일 실시예에서 V2 도메인에서 동작한다.
예시적인 전력 관리 회로(1000)는 헤더 회로(916a)에 동작 가능하게 연결한다. 일 실시예에서, 헤더 회로(916a)는 메모리 매크로(예컨대, 도 8의 CNT 블록(816))에서 하나 이상의 CNT 블록에 동작 가능하게 연결한다. 전력 관리 회로(1000)는 신호 라인(1018) 상의 레벨 시프터 회로(예컨대, 도 4에 도시된 레벨 시프터 회로)로부터 SD2 신호를 그리고 신호 라인(1020) 상의 레벨 시프터 회로(예컨대, 도 7에 도시된 레벨 시프터 회로)로부터 DSLP2 신호를 수신하는 NOR 게이트(1016)를 포함한다. NOR 게이트(1016)의 출력은 인버터(1022)의 입력에 동작 가능하게 연결된다. 인버터(1022)의 출력(신호 라인(1024a) 상의 SLP2D 신호)은 헤더 회로(916a)의 입력에 동작 가능하게 연결된다. 예시된 실시예에서, 헤더 회로(916a)는 p형 트랜지스터(1025)이지만, 다른 실시예는 이러한 구성으로 제한되지 않는다.
헤더 회로(916a)는 메모리 매크로의 CNT 블록(들)(예컨대, 도 8의 CNT 블록(816))의 회로부에 전력(예컨대, V2 신호)을 제공하기 위해 턴온되고, 전력(예컨대, V1 신호)을 제공하기 위해 턴오프된다. 각각 신호 라인(1018, 1020) 상의 레벨 시프터 회로로부터 수신된 SD2 신호 및 DSLP2 신호의 상태에 기초하여, 전력 관리 회로(1000)는 CNT 블록(들)의 회로부에 대한 전력 램핑 모드(들)를 제어한다. 예를 들어, 헤더 회로(916a)는 SD2 신호 및 DSLP2 신호의 신호 레벨이 로우일 때 턴온되고(예컨대, SLP2D 신호의 신호 레벨이 로우임), SD2 신호 및 DSLP2 신호 중 적어도 하나의 신호 레벨이 하이일 때 턴오프된다.
예시적인 전력 관리 회로(1002, 1004, 1006) 각각은 헤더 회로(914a, 914b, 914c)에 각각 동작 가능하게 연결된다. 일 실시예에서, 헤더 회로(914a, 914b, 914c)는 메모리 매크로에서 하나 이상의 IO 블록(예컨대, 도 8의 IO 블록(822, 826))에 동작 가능하게 연결한다. 각각의 예시적인 전력 관리 회로(1002, 1004, 1006)는 신호 라인(1028)에서 신호(VHI)를 수신하는 인버터(1026)를 포함한다. 일 실시예에서, VHI 신호는 V2 전력원으로부터 수신된다. 인버터(1026)의 출력은 NOR 게이트(1030)의 입력에 동작 가능하게 연결된다. NOR 게이트(1030)의 또 다른 입력(전력 관리 회로(1002)의 NOR 게이트(1030))은 신호 라인(1024b) 상에서 SLP2D 신호를 수신한다. 전력 관리 회로(1004)의 NOR 게이트(1030)는 신호 라인(1024c) 상에서 SLP2D 신호를 수신하고 전력 관리 회로(1006)의 NOR 게이트(1030)는 신호 라인(1024d) 상에서 SLP2D 신호를 수신한다. SLP2D 신호는 전력 관리 회로(1000)의 인버터(1022)로부터 출력된다.
각각의 전력 관리 회로(1002, 1004, 1006)에서 NOR 게이트(1030)의 출력은 각각의 헤더 회로(914a, 914b, 914c)의 입력에 동작 가능하게 연결된다. 또한, 전력 관리 회로(1002)의 NOR 게이트(1030)의 출력은 전력 관리 회로(1004)의 인버터(1026)에 입력된다(점선(1032)은 RC 지연을 나타냄). 전력 관리 회로(1004)의 NOR 게이트(1030)의 출력은 전력 관리 회로(1006)의 인버터(1026)에 입력된다(점선(1034)은 RC 지연을 나타냄).
각각의 예시적인 헤더 회로(914a, 914b, 914c)는 NOR 게이트(1030)로부터 출력된 신호를 수신하는 인버터(1036)를 포함한다. 인버터(1036)의 출력은 트랜지스터(1038)(예컨대, 트랜지스터(1038)의 게이트)에 동작 가능하게 연결된다. 도시된 실시예에서, 트랜지스터(1038)는 p형 트랜지스터이다. 헤더 회로(914a, 914b, 914c)는 메모리 매크로의 IO 블록(들)(예컨대, 도 8의 IO 블록(822, 826))의 회로부에 전력을 제공하기 위해(예컨대, V2 신호) 턴온되고, 전력을 제공하지 않기 위해 턴오프된다. 신호 라인(1018, 1020) 상에서 레벨 시프터 회로로부터 각각 수신된 SD2 신호 및 DSLP2 신호의 상태에 기초하여, 전력 관리 회로(1002, 1004, 1006)는 IO 블록(들)의 회로부에 대한 전력 램핑 모드(들)를 제어한다. 예를 들어, 헤더 회로(914a, 914b, 914c)는, SD2 신호 및 DSLP2 신호의 신호 레벨이 낮고 VHI 신호의 신호 레벨이 높을 때 턴온된다. 헤더 회로(914a, 914b, 914c)는 SD2 신호 및 DSLP2 신호의 적어도 하나의 신호 레벨이 하이일 때 또는 VHI 신호의 신호 레벨이 로우일 때 턴오프된다.
예시적인 전력 관리 회로(1008, 1010, 1012)는 헤더 회로(914d, 914e, 914f)에 각각 동작 가능하게 연결된다. 일 실시예에서, 헤더 회로(914d, 914e, 914f)는 메모리 매크로(예컨대, 도 8의 IO 블록(822, 826) 내의 비트 라인 프리차지 회로부)의 하나 이상의 IO 블록에 동작 가능하게 연결한다. 각각의 예시적인 전력 관리 회로(1008, 1010, 1012)는 NOR 게이트(1042)의 입력에 동작 가능하게 연결된 인버터(1040)의 출력을 포함한다. NOR 게이트(1042)의 또 다른 입력(전력 관리 회로(1008)의 NOR 게이트(1042))은 신호 라인(1024e) 상에서 SLP2D를 수신한다. 전력 관리 회로(1010)의 NOR 게이트(1042)는 신호 라인(1024f) 상에서 SLP2D 신호를 수신하고 전력 관리 회로(1012)의 NOR 게이트(1042)는 신호 라인(1024g) 상에서 SLP2D 신호를 수신한다.
전력 관리 회로(1008, 1010, 1012)에서 NOR 게이트(1042)의 출력은 각각의 헤더 회로(914d, 914e, 914f)의 입력에 동작 가능하게 연결된다. 각각의 예시적인 헤더 회로(914d, 914e, 914f)는 NOR 게이트(1042)로부터 출력된 신호를 수신하는 인버터(1044)를 포함한다. 인버터(1044)의 출력은 OR 게이트(1046)의 입력에 동작 가능하게 연결된다. GLB_BLPREB 신호는 신호 라인(1048) 상의 OR 게이트(1046)의 또 다른 입력으로 입력된다. 비제한적인 예에서, GLB_BLPREB 신호는 NOR 게이트(1042)로부터 출력된 신호이다. OR 게이트(1046)의 출력은 트랜지스터(1050)(예컨대, 트랜지스터(1050)의 게이트)에 동작 가능하게 연결된다. 도시된 실시예에서, 트랜지스터(1050)는 p형 트랜지스터이다.
전력 관리 회로(1006)의 NOR 게이트(1030)로부터 출력된 신호는 전력 관리 회로(1008)의 인버터(1040)에 입력된다(점선(1052)은 RC 지연을 나타냄). 전력 관리 회로(1008)의 NOR 게이트(1042)의 출력은 전력 관리 회로(1010)의 인버터(1040)에 입력된다(점선(1054)은 RC 지연을 나타냄). 전력 관리 회로(1010)의 NOR 게이트(1042)의 출력은 전력 관리 회로(1012)의 인버터(1040)에 입력된다(점선(1056)은 RC 지연을 나타냄).
헤더 회로(914d, 914e, 914f)는 메모리 매크로의 IO 블록(들)의 회로부(예컨대, 도 8의 IO 블록(822, 826)의 비트 라인 프리차지 회로(들))에 전력을 제공하기 위해(예컨대, V2 신호) 턴온되고, 전력을 제공하지 않기 위해 턴오프된다. 신호 라인(1018, 1020) 상에서 레벨 시프터 회로로부터 각각 수신된 SD2 신호 및 DSLP2 신호의 상태와 NOR 게이트(1030, 1042)로부터 출력된 신호의 상태에 기초하여, 전력 관리 회로(1008, 1010, 1012)는 IO 블록(들)의 회로부에 대한 전력 램핑 모드(들)를 제어한다. 예를 들어, 헤더 회로(914d, 914e, 914f)는, SD2 신호 및 DSLP2 신호의 신호 레벨이 로우이고, 전력 관리 회로(1006)의 NOR 게이트(1030)로부터 출력된 신호의 신호 레벨이 하이이며, GLB_BLPREB 신호의 신호 레벨이 로우일 때 턴온된다. 헤더 회로(914d, 914e, 914f)는, SD2 신호 및 DSLP2 신호 중 적어도 하나의 신호 레벨이 하이일 때, NOR 게이트(1030)로부터 출력되는 신호의 신호 레벨이 로우일 때, 또는 GLB_BLPREB 신호의 신호 레벨이 하이일 때 턴오프된다.
예시적인 전력 관리 회로(1014)는 헤더 회로(908)에 동작 가능하게 연결된다. 일 실시예에서, 헤더 회로(908)는 메모리 매크로의 하나 이상의 WLDV 블록(예컨대, 도 8의 WLDV 블록(812))에 동작 가능하게 연결한다. 예시적인 전력 관리 회로(1014)는 인버터(1058)를 포함한다. 전력 관리 회로(1012)에서 NOR 게이트(1042)의 출력은 인버터(1058)의 입력에 의해 수신된다. 인버터(1058)의 출력은 WLDV 헤더 회로(908)에 동작 가능하게 연결된다. 예시된 실시예에서, 헤더 회로(908)는 p형 트랜지스터(1060)이다.
헤더 회로(908)는 메모리 매크로의 WLDV 블록(들)(예컨대, 도 8의 WLDV 블록(812))의 회로부에 전력(예컨대, V2 신호)을 제공하기 위해 턴온되고, 전력(예컨대, V1 신호)을 제공하기 위해 턴오프된다. 각각 신호 라인(1018, 1020) 상의 레벨 시프터 회로로부터 수신된 SD2 신호 및 DSLP2 신호의 상태 및 전력 관리 회로(1012)의 NOR 게이트(1042)로부터 출력된 GLB_BLPREB 신호의 신호 레벨에 기초하여, 전력 관리 회로(1014)는 WLDV 블록(들)의 회로부에 대한 전력 램핑 모드(들)를 제어한다. 예를 들어, 헤더 회로(908)는, SD2 신호 및 DSLP2 신호의 신호 레벨이 로우이고 전력 관리 회로(1012)의 NOR 게이트(1042)로부터 출력되는 GLB_BLPREB 신호의 신호 레벨이 하이일 때 턴온된다. 헤더 회로(908)는 SD2 신호 및 DSLP2 신호의 적어도 하나의 신호 레벨이 하이일 때 또는 GLB_BLPREB 신호의 신호 레벨이 로우일 때 턴오프된다.
도 11은 일부 실시예에 따른 전력 관리 회로부에서 사용하기에 적합한 전력 관리 회로의 제2 예시의 개략도를 도시한다. 전력 관리 회로 블록(1100)은 헤더 회로(910a, 910b, 910c)에 각각 동작 가능하게 연결되는 전력 관리 회로(1102, 1104, 1106)를 포함한다. 일 실시예에서, 헤더 회로(910a, 910b, 910c)는 메모리 매크로(예컨대, 도 8의 MA 블록(802, 808))의 하나 이상의 MA 블록에 동작 가능하게 연결된다. 헤더 회로(910a, 910b, 910c)는 V1(예컨대, VDDAI)과 V2(예컨대, VDDM) 사이에 동작 가능하게 연결된다. 전력 관리 회로(1102, 1104, 1106)의 일부 또는 전부는 메모리 매크로의 전력 관리 회로부(예컨대, 도 1 및 9의 전력 관리 회로부(124))에서 구현될 수 있고, 헤더 회로(910a, 910b, 910c)의 일부 또는 전부는 헤더 회로(예컨대, 도 1의 헤더 회로(122))에 포함될 수 있다. 예시된 실시예에서, 전력 관리 회로(1102, 1104, 1106)는 V2 도메인에서 동작한다.
예시적인 전력 관리 회로 블록(1100)은 신호 라인(1110) 상의 레벨 시프터 회로(예컨대, 도 7에 도시된 레벨 시프터 회로)로부터 DSLPLV2 신호를 수신하는 인버터(1108)를 포함한다. 인버터(1108)의 출력은 AND 게이트(1112)에 입력된다. 레벨 시프터 회로(예컨대, 도 7에 도시된 레벨 시프터 회로)로부터의 DSLP2 신호는 신호 라인(1114) 상의 AND 게이트(1112)의 또 다른 입력에 의해 수신된다. AND 게이트(1112)의 출력은 NOR 게이트(1116)의 입력에 의해 수신된다. 레벨 시프터 회로(예컨대, 도 4에 도시된 레벨 시프터 회로)로부터의 SD2 신호는 신호 라인(1118) 상의 NOR 게이트(1116)의 또 다른 입력에 의해 수신된다.
NOR 게이트(1116)의 출력은 인버터(1120)에 입력된다. 인버터(1108), AND 게이트(1112), NOR 게이트(1116), 및 인버터(1120)는 전력 관리 회로(1102, 1104, 1106)에 포함된다. 인버터(1120)의 출력(SLP2D_MCB)은 신호 라인(1122a, 1122b, 1122c) 상의 전력 관리 회로(1102, 1104, 1106)에 각각 입력된다. 예시적인 전력 관리 회로(1102)는 신호 라인(1122a) 상에서 SLP2D_MCB 신호를 수신하는 인버터(1124)를 포함한다. 인버터(1124)의 출력은 헤더 회로(910a)에 입력된다. 예시적인 헤더 회로(910a, 910b, 910c) 각각은 인버터(1124)의 출력을 수신하는 인버터(1126)를 포함한다. 인버터(1126)의 출력은 트랜지스터(1128)에 입력된다. 도시된 실시예에서, 트랜지스터(1128)는 p형 트랜지스터이다.
전력 관리 회로(1104)는 신호 라인(1122b) 상에서 SLP2D_MCB 신호를 수신하는 NOR 게이트(1130)를 포함한다. NOR 게이트(1130)의 또 다른 입력은 인버터(1132)의 출력을 수신한다. NOR 게이트(1130)의 또 다른 입력은 신호 라인(1134) 상에서 신호(SD_DLY1)를 수신한다. 전력 관리 회로(1102)에서 인버터(1124)의 출력은 인버터(1132)에 의해 입력으로서 수신된다(점선(1136)은 RC 지연을 나타냄). NOR 게이트(1130)의 출력은 헤더 회로(910b)에 입력된다(예컨대, 헤더 회로(910b)의 인버터(1126)에 입력됨).
전력 관리 회로(1106)는 신호 라인(1122c) 상에서 SLP2D_MCB 신호를 수신하는 NOR 게이트(1138)를 포함한다. NOR 게이트(1138)의 또 다른 입력은 인버터(1140)의 출력을 수신한다. NOR 게이트(1138)의 또 다른 입력은 신호 라인(1142) 상에서 신호(SD_DLY2)를 수신한다. 전력 관리 회로(1104)에서 NOR 게이트(1130)의 출력은 인버터(1140)에 의해 입력으로서 수신된다(점선(1144)은 RC 지연을 나타냄). NOR 게이트(1138)의 출력은 헤더 회로(910c)에 입력된다(예컨대, 헤더 회로(910c)의 인버터(1126)에 입력됨).
SD_DLY1 신호 및 SD_DLY2 신호는 영역(1146)에 도시된 바와 같이 SD2 신호의 지연된 신호이다. SD2 신호는 지연 회로에 입력되어 제1 지연(1148)을 생성한다. 제1 지연은 SD_DLY1 신호를 생성한다. SD_DLY1 신호는 또 다른 지연 회로에 입력되어 제2 지연(1150)을 생성한다. 제2 지연(1150)은 SD_DLY2 신호를 생성한다. 지연 회로의 비제한적인 예는 버퍼 회로이다. SD_DLY1 신호 및 SD_DLY2 신호는 하나 이상의 MA 블록(예컨대, 도 8의 MA 블록(802, 808))에 동작 가능하게 연결된 하나 이상의 MA 헤더 회로(예컨대, 헤더 회로(910a, 910b, 910c))에서 피크 전류 레벨을 관리하고 분리하는 데 사용된다.
헤더 회로(910a, 910b, 910c)는 메모리 매크로의 각각의 MA 블록(들)(예컨대, 도 8의 MA 블록(802, 806))의 회로부에 전력을 제공하기 위해(예컨대, V2 신호) 턴온되고, 전력을 제공하지 않기 위해 턴오프된다. SD2 신호, DSLP2 신호 및 DSLPV2 신호의 상태에 기초하여, 전력 관리 회로(1102, 1104, 1106)는 MA 블록(들)의 회로부에 대한 전력 램핑 모드(들)를 제어한다. 예를 들어, 헤더 회로(910a)는 SLP2D_MCB 신호의 신호 레벨이 로우일 때 턴온된다. SD2 신호의 신호 레벨이 로우이고, DSLPLV2 신호의 신호 레벨이 하이이거나(DSLP2 신호의 신호 레벨에 관계 없음), DSLP2 신호의 신호 레벨이 로우일 때(DSLPLV2 신호의 신호 레벨에 관계 없음), SLP2D_MCB 신호의 신호 레벨은 로우이다.
예시적인 헤더 회로(910b)는 SLP2D_MCB 신호 및 SD_DLY1 신호의 신호 레벨이 로우일 때 턴온된다. 예시적인 헤더 회로(910c)는 SLP2D_MCB 신호 및 SD_DLY2 신호의 신호 레벨이 로우일 때 턴온된다.
도 12는 일부 실시예에 따른 전력 관리 회로부에서 사용하기에 적합한 전력 관리 회로의 제3 예의 개략도를 도시한다. 예시적인 전력 관리 회로(1200)는 헤더 회로(912)에 동작 가능하게 연결된다. 일 실시예에서, 헤더 회로(912)는 메모리 매크로(예컨대, 도 8의 IO 에지 블록(820, 824))의 하나 이상의 IO 에지 블록에 동작 가능하게 연결된다. 예시적인 전력 관리 회로(1202)는 헤더 회로(914g) 및 헤더 회로(910d)에 동작 가능하게 연결된다. 메모리 매크로에서 헤더 회로(914g)는 하나 이상의 IO 블록에 그리고 헤더 회로(910d)는 하나 이상의 MA 블록에 동작 가능하게 연결될 수 있다(예컨대, 도 8의 IO 블록(822, 826) 및 MA 블록(802, 808)). 또 다른 실시예에서, 헤더 회로(910d)는 하나 이상의 IO 블록에 동작 가능하게 연결된 헤더 회로로 대체될 수 있다. 헤더 회로(914g, 910d)는 V1(예컨대, VDDAI)과 V2(예컨대, VDDM) 사이에 동작 가능하게 연결된다. 전력 관리 회로(1200, 1202)의 일부 또는 전부는 메모리 매크로의 전력 관리 회로부(예컨대, 도 1 및 9의 전력 관리 회로부(124))에서 구현될 수 있고 헤더 회로(912, 910d, 914g)의 일부 또는 전부는 헤더 회로(예컨대, 도 1의 헤더 회로(122))에 포함될 수 있다. 전력 관리 회로(1200, 1202)는 일 실시예에서 V2 도메인에서 동작한다.
전력 관리 회로(1200)는 신호 라인(1206) 상에서 SD2 신호를 수신하고 신호 라인(1208) 상에서 SD_DLY2 신호(도 11의 영역(1146))를 수신하는 NOR 게이트(1204)를 포함한다. NOR 게이트(1204)의 출력은 인버터(1210)에 입력된다. 인버터(1210)의 출력(SD_DIO 신호)은 헤더 회로(912)에 입력된다. 예시적인 헤더 회로(912)는 p형 트랜지스터(1212)로서 구현되지만, 다른 실시예는 이러한 구성으로 제한되지 않는다. 예시적인 헤더 회로(912)는 SD_DIO 신호의 신호 레벨이 로우일 때(예컨대, SD2 신호 및 SD_DLY2 신호의 신호 레벨이 로우일 때) 턴온된다.
전력 관리 회로(1202)는 신호 라인(1216) 상에서 DSLPNDIO2 신호를 수신하는 인버터(1214)를 포함한다. 인버터(1214)의 출력은 인버터(1218)에 입력된다. 인버터(1218)의 출력(DSLPNDIO_I 신호)은 헤더 회로(914g)에 입력된다. 예시된 실시예에서, 헤더 회로(914g)는 n형 트랜지스터(1220)이고 인버터(1218)의 출력은 n형 트랜지스터(1220)의 게이트에 의해 수신된다.
예시적인 헤더 회로(910d)는 n형 트랜지스터(1224)와 병렬로 연결된 p형 트랜지스터(1222)를 포함한다. p형 트랜지스터(1222)는 또한 헤더 회로(914g)(예컨대, 트랜지스터(1220))와 병렬로 연결된다. p형 트랜지스터(1222)의 게이트는 헤더 회로(914g)의 제1 단자(1226)에 동작 가능하게 연결된다. n형 트랜지스터(1224)의 게이트는 헤더 회로(914g)의 제2 단자(1228)에 동작 가능하게 연결된다. 추가적으로, 헤더 회로(912)의 단자(1230)는 헤더 회로(914g)의 제2 단자(1228)에 동작 가능하게 연결된다. 예시적인 헤더 회로(914g, 910d)는 DSLPNDIO_I 신호의 신호 레벨이 하이일 때(예컨대, DSLPNDIO2 신호의 신호 레벨이 하이일 때) 턴온된다.
도 13은 일부 실시예에 따른 전력 관리 회로부에서 사용하기에 적합한 전력 관리 회로의 제4 예의 개략도를 도시한다. 일 실시예에서, 전력 관리 회로(1300)는 메인 제어 회로에 연결하는 웨이크업 회로이고, 전력 관리 회로(1300)의 출력은 셧다운 동안의 잠재적인 누설을 방지하기 위한 분리 제어 신호(isolate control signal)로서 사용된다. 전력 관리 회로(1300)는 메모리 매크로의 전력 관리 회로부(예컨대, 도 1 및 9의 전력 관리 회로부(124))에서 구현될 수 있다. 전력 관리 회로(1300)는 일 실시예에서 V2 도메인에서 동작한다.
전력 관리 회로(1300)는 도 10에 도시된 인버터(1058)로부터 출력된 신호를 입력 신호로서 수신하는 NOR 게이트(1302)를 포함한다(점선(1304)은 RC 지연을 나타냄). NOR 게이트(1302)는 도 11에 도시된 전력 관리 회로(1106)의 인버터(1126)로부터 출력된 신호를 입력 신호로서 수신한다(점선(1306)은 RC 지연을 나타냄). NOR 게이트(1302)는 신호 라인(1308) 상의 입력 신호로서 전력 관리 회로(1000)(도 10)의 인버터(1022)에 의해 출력된 SLP2D 신호를 수신한다. NOR 게이트(1302)의 출력은 인버터(1310)의 입력에 동작 가능하게 연결된다. 인버터(1310)는 신호 라인(1312) 상에서 웨이크업 신호를 출력한다.
도 14는 일부 실시예에 따른 도 10 내지 도 13에 도시된 전력 관리 회로와 함께 사용하기에 적합한 예시적인 레벨 시프터 디바이스를 도시한다. 레벨 시프터 디바이스(1400)는 4개의 레벨 시프터 회로(1402, 1404, 1406, 1408)를 포함한다. 일 실시예에서, 레벨 시프터 디바이스(1400)는 도 1에 도시된 레벨 시프터 디바이스(128)이다. 각 레벨 시프터 회로(1402, 1404, 1406, 1408)는 V1 도메인(예컨대, 도 9의 V1 도메인(902))으로부터 신호를 수신하고 V2 도메인의 신호를 출력한다.
레벨 시프터 회로(1402)는 V1 도메인으로부터 SD1 신호를 수신하고 V2 도메인에서 SD2 신호를 출력한다. SD2 신호는 전력 관리 회로(1000)(도 10), 1100(도 11), 및 1200(도 12)에서 입력 신호로서 사용된다. 일 실시예에서, 레벨 시프터 회로(1402)는 도 4에 도시된 레벨 시프터 회로(300a)로서 구현된다.
레벨 시프터 회로(1404)는 V1 도메인으로부터 DSLP1 신호를 수신하고 V2 도메인에서 DSLP2 신호를 출력한다. DSLP2 신호는 전력 관리 회로(1000)(도 10) 및 1100(도 11)에서 입력 신호로서 사용된다. 일 실시예에서, 레벨 시프터 회로(1406)는 도 7에 도시된 레벨 시프터 회로(600)로서 구현된다.
레벨 시프터 회로(1406)는 V1 도메인으로부터 DSLPLV1 신호를 수신하고 V2 도메인에서 DSLPLV2 신호를 출력한다. DSLPLV2 신호는 전력 관리 회로(1100)(도 11)에서 입력 신호로서 사용된다. 일 실시예에서, 레벨 시프터 회로(1406)는 도 7에 도시된 레벨 시프터 회로(600)로서 구현된다.
레벨 시프터 회로(1408)는 V1 도메인으로부터 DSLPNDIO1 신호를 수신하고 V2 도메인에서 DSLPNDIO2 신호를 출력한다. DSLPNDIO2 신호는 전력 관리 회로(1200)(도 12)에서 입력 신호로서 사용된다. 일 실시예에서, 레벨 시프터 회로(1408)는 도 7에 도시된 레벨 시프터 회로(600)로서 구현된다.
SD2 신호(도 3 내지 5)를 출력하는 레벨 시프터 회로를 포함하는 실시예에서, 도 10에 도시된 전력 관리 회로는 NOR 게이트(1016) 및 인버터(1022)를 포함하지 않으며, SD2 신호는 신호 라인(1024a-1024g) 상에서 수신된다. 도 11에 도시된 전력 관리 회로는 인버터(1108), AND 게이트(1112), NOR 게이트(1116) 및 인버터(1120)를 포함하지 않는다. SD2 신호는 신호 라인(1122a, 1122b, 1122c) 상에서 수신된다. 도 12의 전력 관리 회로(1202)는 생략될 수 있다.
SD2 신호를 출력하는 레벨 시프터 회로 및 DSLP2 신호를 출력하는 레벨 시프터 회로(도 6 및 7)를 포함하는 실시예에서, 도 11에 도시된 전력 관리 회로는 인버터(1108) 및 AND 게이트(1112)를 포함하지 않는다. SD2 및 DSLP2 신호는 NOR 게이트(1116)에 의해 수신된다. 도 12의 전력 관리 회로(1202)의 인버터(1214)는 DSLP2 신호를 수신한다.
도 15는 일부 실시예에 따른 제1 전력 램핑 모드에 대한 예시적인 타이밍도를 도시한다. 예시된 실시예는 V2 전압 신호가 램핑 업되기 전에 V1 전압 신호가 램핑 업되고 V2 전압 신호가 램핑 다운된 후에 V1 전압 신호가 램핑 다운되는 DL 모드를 도시한다.
시간 t0에서, SD1 신호, DSLP1 신호(사용되는 경우), V1 신호, V2 신호, 및 PD1_INT 신호는 로우 신호 레벨(예컨대, 논리 상태 0)에 있다. PD1_INT 신호는 셧다운 모드, 슬립 모드, 벌크 오프 모드(도 16에 도시된 벌크 오프 모드) 및/또는 V2 신호가 램핑 업 및 램핑 다운되는 기간 동안 V1 도메인의 전력을 차단(power down)하는 데 사용될 수 있는 V1 도메인의 내부 전력 차단 제어 신호이다. 메모리 매크로로부터 출력되는 신호(Q)도 로우 신호 레벨에 있다. 이전에 논의된 바와 같이, 일 실시예에서, V1 전압 신호는 VDD 전압 신호이고 V2 신호는 VDDM 전압 신호이다.
시간 t1에서, V1 신호와 PD1_INT 신호는 하이 신호 레벨(예컨대, 논리 상태 1)까지 램핑 업되기 시작한다. 앞서 논의된 바와 같이, V1 신호는 DL 모드에서 V2 신호보다 먼저 램핑 업된다. 일 실시예에서, 논리 회로(904)는 PD1_INT 신호를 출력하기 위해 버퍼 회로에 SD1 신호를 제공하고, 여기서 PD1_INT 신호는 램핑 업된다. 레벨 시프터 디바이스(128) 및 전력 관리 회로부(124)(예컨대, 도 10에 도시된 전력 관리 회로)는 V1 신호가 램핑 업되게 한다. SD1/DSLP1 신호, V2 신호 및 Q 신호는 로우 신호 레벨을 유지한다.
시간 t2에서, SD1 신호(그리고 DSLP1 신호가 사용되는 경우 DSLP1 신호)는 하이 신호 레벨로 램핑 업되기 시작한다. 예를 들어, 논리 회로(904)(도 9)는 SD1 신호 및 DSLP1 신호가 램핑 업되게 한다. SD1 신호는 레벨 시프터 회로(300a, 300b)(도 4 및 5)에 의해 수신되고 DSLP1 신호는 레벨 시프터 회로(600)(도 6)에 의해 수신된다. V1 신호 및 PD1_INT 신호는 하이 신호 레벨에 있다. V2 신호와 Q 신호는 로우 신호 레벨을 유지한다.
시간 t2와 시간 t3 사이에, V2 신호는 하이 신호 레벨로 램핑 업되고 SD1/DSLP1 신호(들)는 로우 신호 레벨로 램핑 다운된다. 일 실시예에서, 레벨 시프터 디바이스(128)(도 1) 및 전력 관리 회로부(124)(예컨대, 도 10에 도시된 전력 관리 회로들)는 V2 신호가 논리 회로(130)로부터 수신된 데이터에 기초하여 램핑 업되게 하고, 논리 회로(904)는 SD1 신호가 램핑 다운되게 한다. 또한, V2 신호가 하이 신호 레벨에 있으면, PD1_INT 신호가 로우 신호 레벨로 램핑 다운되기 시작한다. 일 실시예에서, SD1 신호 및 DSLP1 신호는 V1에 대한 전력 레일 상의 누설을 줄이거나 피하기 위해 시간 t2와 시간 t3 사이에 하이 신호 레벨로 램핑 업되고 로우 신호 레벨로 램핑 다운된다.
시간 t3에서 SD1 신호(그리고 DSLP1 신호가 사용되는 경우 DSLP1 신호)는 로우 신호 레벨에 있다. V1 신호 및 V2 신호는 하이 신호 레벨에 있다. PD1_INT 신호가 로우 신호 레벨로 램핑 다운되거나 로우 신호 레벨에 있다. 시간 t3과 시간 t4 사이에 판독 동작 또는 기록 동작이 수행되고, 신호 Q가 메모리 매크로에 의해 출력된다(도시된 실시예에서 하이 신호 레벨로 램핑 업되고 있는 Q 신호로 표현됨). 그러나, Q 신호의 값 또는 신호 레벨은 액세스되는 메모리 셀에 저장된 데이터에 따라 로우 신호 레벨(예컨대, 논리 상태 0) 또는 하이 신호 레벨(예컨대, 논리 상태 1)일 수 있다.
시간 t4에서, SD1 신호와 DSLP1 신호는 하이 신호 레벨로 램핑 업된다. 예를 들어, 논리 회로(904)는 SD1 신호 및 DSLP1 신호가 램핑 업되게 한다. V1 신호, V2 신호 및 Q 신호는 하이 신호 레벨을 유지한다. 시간 t4와 t5 사이에, SD1/DSLP1 신호(들)는 V1 전력 레일의 누설을 줄이거나 피하기 위해 하이 신호 레벨로 램핑 업된다.
시간 t4와 시간 t6 사이에서 Q 신호는 로우 신호 레벨로 램핑 다운된다. V1 및 V2가 하이 신호 레벨에서 시그널링할 때, Q 신호의 신호 레벨은 신호 레벨이 하이 또는 로우일 수 있다는 점(0/1)이 불확실하다. 예시된 실시예에서, Q 신호의 불확실성은 영역(1500)에서 3개의 라인으로 표현된다.
시간 t5와 시간 t6 사이에 V2 신호는 저전압 신호로 램핑 다운된다. 일 실시예에서, 레벨 시프터 디바이스(128)(도 1) 및 전력 관리 회로부(124)(예컨대, 도 10에 도시된 전력 관리 회로들)는 V2 신호가 논리 회로(130)로부터 수신된 데이터에 기초하여 램핑 업되게 한다. V2 신호가 로우 신호 레벨이 된 후, SD1/DSLP1 신호(들), V1 신호, 및 PD1_INT 신호는 로우 신호 레벨로 램핑 다운된다. 예를 들어, 논리 회로(904)는 SD1/DSLP1 신호(들)가 램핑 다운되게 하고 SD1 신호를 버퍼 회로에 제공한다. PD1_INT 신호는 버퍼 회로로부터 출력된다. 따라서 PD1_INT 신호가 램핑 다운된다. 레벨 시프터 디바이스(128)(도 1) 및 전력 관리 회로부(124)(예컨대, 도 10에 도시된 전력 관리 회로)는 V1 신호가 램핑 다운되게 한다. 시간 t6 이후에, SD1/DSLP1 신호(들), V1 신호, V2 신호, PD1_INT 신호, 및 Q 신호가 모두 로우 신호 레벨에 있다.
도 16은 일부 실시예에 따른 제2 전력 램핑 모드에 대한 예시적인 타이밍도를 도시한다. 예시된 실시예는 V1 전압 신호가 램핑 업되기 전에 V2 전압 신호가 램핑 업되고 V1 전압 신호가 램핑 다운된 후에 V2 전압 신호가 램핑 다운되는 DM 모드를 도시한다. 타이밍도는 또한 벌크 오프 모드의 실행을 도시한다. 앞서 설명된 바와 같이, 벌크 오프 모드는 메모리 매크로가 슬립 모드일 때 V1 전력원을 턴오프하는 추가 절전 모드이다.
시간 t0에서, ISOSRM 신호, ISORET 신호, SD1 신호, DSLP1 신호, V2 신호, V1 신호, PD1_INT 신호, PD2_INT 신호 및 Q 신호는 로우 신호 레벨(예컨대, 논리 상태 0)에 있다. PD2_INT 신호는 V1 신호 및 V2 신호가 램핑 업 또는 램핑 다운되는 기간 동안 V2 도메인의 전력을 차단하는 데 사용되는 V2 도메인의 내부 전력 차단 신호이다.
시간 t1에서, ISOSRM 신호, V2 신호 및 PD2_INT 신호는 하이 신호 레벨(예컨대, 논리 상태 1)로 램핑 업되기 시작한다. 일 실시예에서, 프로세싱 디바이스(126)(도 1)는 ISOSRM 신호가 램핑 업되게 하고, 레벨 시프터 디바이스(128) 및 전력 관리 회로부(124)(예컨대, 도 10에 도시된 전력 관리 회로)는 V2 신호를 램핑 업되게 한다. 도 4 및 5에는 도시되지 않았지만, SD1 신호 입력은 또한 레벨 시프터 디바이스(예컨대, 레벨 시프터 디바이스(128))로부터 PD2_INT 신호를 출력하는데 사용된다. ISORET 신호, SD1 신호, DSLP1 신호, V1 신호, PD1_INT 신호, 및 Q는 로우 신호 레벨을 유지한다. 일 실시예에서, SIOSRM 신호는 레벨 시프터 회로(들)에서 DC 전류를 감소 또는 방지하기 위해 전체 V2 및 V1 신호 램핑 업 시간 기간(시간 t1 내지 시간 t3) 동안 하이 신호 레벨에 있어야 한다.
시간 t2에서, SD1 신호와 V1 신호는 하이 신호 레벨로 램핑 업되기 시작한다. 앞서 논의된 바와 같이, 논리 회로(904)(도 9)는 SD1 신호가 램핑 업되게 하고, 레벨 시프터 디바이스(128) 및 전력 관리 회로부(124)(예컨대, 도 10에 도시된 전력 관리 회로)는 V1 신호가 램핑 업되게 한다. 일 실시예에서, SD1 신호는 V2에 대한 전력 레일 상의 누설을 줄이거나 피하기 위해 하이 신호 레벨로 램핑 업된다. ISOSRM 신호, V2 신호, 및 PD2_INT 신호는 하이 신호 레벨을 유지한다. ISORET 신호, DSLP1 신호, 및 Q는 로우 신호 레벨로 유지된다.
시간 t2와 t3 사이에, V1 신호는 하이 신호 레벨로 램핑 업되고 레벨 시프터 회로(들)의 입력(들)은 V1이 램핑 업되는 동안 부동 상태(floating state)이다. 따라서, 일 실시예에서, V1 대 V2 도메인 인터페이스는 레벨 시프터 회로에서 DC 전류를 방지하기 위해 분리된다.
시간 t3에서, ISORET 신호, DSLP1 신호, 및 Q 신호는 로우 신호 레벨을 유지한다. SD1 신호, PD1_INT 신호, V2 신호, V1 신호, 및 PD2_INT 신호는 하이 신호 레벨을 유지하고 ISOSRM 신호는 로우 신호 레벨로 램핑 다운되기 시작한다. 프로세싱 디바이스(126)(도 1)는 논리 회로(130)로부터 수신된 데이터에 기초하여 ISOSRM 신호가 램핑 다운되게 한다.
시간 t3과 시간 t4 사이에, SD1 신호와 ISOSRM 신호는 로우 신호 레벨로 램핑 다운되고, PD1_INT 신호 및 PD2_INT 신호는 로우 신호 레벨로 램핑 다운되기 시작한다. 논리 회로(904)(도 9)는 SD1 신호 및 PD1_INT 신호가 램핑 다운되게 하고, 프로세싱 디바이스(126)(도 1)는 ISOSRM 신호가 램핑 다운되게 하며, 레벨 시프터 디바이스(128)는 PD2_INT 신호가 램핑 다운되게 한다.
시간 t4에서, ISOSRM 신호, ISORET 신호, SD1 신호, DSLP1 신호 및 Q 신호는 로우 신호 레벨에 있다. V1 신호 및 V2 신호는 하이 신호 레벨을 유지한다.
시간 t4와 시간 t5 사이에, ISOSRM 신호, ISORET 신호 및 DSLP1 신호는 하이 신호 레벨로 램핑 업된다. 일 실시예에서, 프로세싱 디바이스(126)(도 1)는 ISOSRM 신호 및 ISORET 신호가 램핑 업되게 하고, 논리 회로(904)(도 9)는 DSLP1 신호가 램핑 다운되게 한다. 판독 또는 기록 동작은 시간 t4와 t5 사이에 수행될 수 있으며, 이는 Q 신호가 램핑 업 및 램핑 다운되는 것에 의해 표현된다. 도 15와 유사하게, Q 신호의 값 또는 신호 레벨은 액세스되는 메모리 셀에 저장된 데이터에 따라 로우 신호 레벨(예컨대, 논리 상태 0) 또는 하이 신호 레벨(예컨대, 논리 상태 1)일 수 있다.
시간 t5에서, ISOSRM 신호, ISORET 신호, DSLP1 신호, V2 신호, 및 V1 신호는 하이 신호 레벨에 있다. SD1 신호는 로우 신호 레벨로 유지된다. ISORET 신호는 메모리 매크로가 벌크 오프 모드에 놓이게 한다. 벌크 오프 모드는 시간 t5와 t6 사이에 표시되며, 여기서 V1 신호는 턴오프되고 V2 신호는 하이 신호 레벨에 있다. 따라서, 시간 t4와 t7 사이에 PD1_INT 신호는 벌크 오프 모드에 대해 램핑 업 및 램핑 다운되고 PD2_INT 신호는 V1 신호의 천이로 인해 램핑 업 및 램핑 다운된다.
시간 t5와 t6 사이에, ISORET 신호는 하이 신호 레벨로 램핑 업되고 V1 신호가 턴오프될 때 DSLP1 신호는 로우 신호 레벨로 램핑 다운된다. 데이터는 ISORET 신호 및 ISOSRM 신호가 하이 신호 레벨에 있을 때 시간 t5와 t6 사이에 하나 이상의 메모리 셀에 유지된다. 또한, ISOSRM 신호 및 ISORET 신호의 신호 레벨은 DSLP 신호의 신호 레벨이 하이일 때 메모리 셀(들)에 데이터를 유지하기 위해 V2가 하이이고 V1이 로우인 기간을 커버(cover)하기 위해 하이이다. 일 실시예에서, 프로세싱 디바이스(126)(도 1)는 ISORET 신호가 램핑 업되게 하고 논리 회로(904)(도 9)는 DSLP1 신호가 램핑 다운되게 한다.
시간 t6과 t7 사이에, ISOSRM 신호, ISORET 신호, SD1 신호, 및 DSLP1 신호는 로우 신호 레벨에 있고 V1 신호 및 V2 신호는 하이 신호 레벨에 있다. 이 시간 동안 Q 신호가 하이 신호 레벨로 천이하는 것에 의해 표현되는 바와 같이 판독 또는 기록 동작이 수행될 수 있다. 그러나, 앞서 언급된 바와 같이, Q 신호의 값 또는 신호 레벨은 액세스되는 메모리 셀에 저장된 데이터에 따라 로우 신호 레벨(예컨대, 논리 상태 0) 또는 하이 신호 레벨(예컨대, 논리 상태 1)일 수 있다.
시간 t7과 t8 사이에, SD1 신호는 하이 신호 레벨로 램핑 업되어 Q 신호가 로우 신호 레벨로 램핑 다운되게 한다. 일 실시예에서, 논리 회로(904)(도 9)는 SD1 신호가 램핑 업되게 한다. V1 신호 및 V2 신호는 하이 신호 레벨에 있다. ISOSRM 신호, ISORET 신호, 및 DSLP 신호는 로우 신호 레벨에 있다.
시간 t8과 시간 t9 사이에, ISORET 신호, DSLP1 신호, 및 Q 신호는 로우 신호 레벨에 있다. SD1 신호와 V1 신호는 로우 신호 레벨로 램핑 다운된다. 앞서 논의된 바와 같이, V1 신호는 DM 모드에서 V2 신호가 램핑 다운되기 전에 램핑 다운된다. ISOSRM 신호의 하이 신호 레벨은 레벨 시프터 회로(들)에서 DC 전류를 감소 또는 방지하기 위해 시간 t8에서 시간 t10 사이에 하이 신호 레벨로 유지된다.
시간 t9와 t10 사이에, ISOSRM 신호, V2 신호, 및 PD2_INT 신호가 램핑 다운된다. 프로세싱 디바이스(126)(도 1)는 ISOSRM 신호가 램핑 다운되게 하고, 레벨 시프터 디바이스(128)는 PD2_INT 신호가 램핑 다운되게 하며, 레벨 시프터 디바이스(128) 및 전력 관리 회로부(124)(예컨대, 도 10에 도시된 전력 관리 회로)는 V2 신호가 램핑 다운되게 한다. 시간 t10 이후에는, ISOSRM 신호, ISORET 신호, SD1 신호, DSLP1 신호, V2 신호, V1 신호, SD2 신호, Q 신호가 로우 신호 레벨에 있다.
도 17은 일부 실시예에 따른 전력 램핑 제어 시스템을 동작시키는 방법의 예시적인 흐름도를 도시한다. 처음에, 게이팅 신호는 블록 1700에서 레벨 시프터 디바이스에 의해 수신된다. 일 실시예에서, 게이팅 신호는 ISOSRM 신호이다. 블록(1702)에서 게이팅 신호의 상태가 제1 상태에 있는지(예컨대, 신호 레벨이 로우임) 또는 제2 상태에 있는지(예컨대, 신호 레벨이 하이임)에 대한 결정이 이루어진다. 게이팅 신호의 상태가 제1 상태에 있으면, 프로세스는 제1 전력 램핑 모드가 메모리 매크로에서 또는 메모리 매크로에 대해 생성되게 되는 블록(1704)으로 진행한다. 그 다음, 방법은 선택적으로 블록(1706)으로 진행하며, 여기서 메모리 매크로에서 또는 메모리 매크로에 대해 제2 전력 램핑 모드가 생성되게 된다.
일 실시예에서, 제1 전력 램핑 모드(블록 1704)는 DM 모드이고, 제2 전력 램핑 모드(블록 1706)는 DL 모드이다. DM 모드에서, V1 신호가 램핑 업되기 전에 V2 신호가 램핑 업되고, V2 신호가 램핑 다운되기 전에 V1 신호가 램핑 다운된다. DL 모드에서, V2 신호가 램핑 업되기 전에 V1 신호가 램핑 업되고, V1 신호가 램핑 다운되기 전에 V2 신호가 램핑 다운된다. 도 16은 DM 모드에 대한 예시적인 타이밍도를 도시하고, 도 15는 DL 모드에 대한 예시적인 타이밍도를 도시한다. 또 다른 실시예에서, 제1 전력 램핑 모드(블록 1704)는 DL 모드이고, 제2 전력 램핑 모드(블록 1706)는 DM 모드이다.
게이팅 신호의 상태가 제2 상태에 있으면, 프로세스는 제2 전력 램핑 모드가 메모리 매크로에서 또는 메모리 매크로에 대해 생성되게 되는 블록(1708)으로 진행한다. 그 다음, 방법은 제1 전력 램핑 모드가 메모리 매크로에서 또는 메모리 매크로에 대해 생성되도록 야기되는 블록(1710)으로 선택적으로 진행한다. 앞서 설명된 바와 같이, 일 실시예에서, 제2 전력 램핑 모드(블록(1708))는 DL 모드이고 제1 전력 램핑 모드(블록(1710))는 DM 모드이다. 대안적으로, 또 다른 실시예에서, 제2 전력 램핑 모드(블록(1708))는 DM 모드이고 제1 전력 램핑 모드(블록(1710))는 DL 모드이다.
도 17은 단지 하나의 전력 램핑 모드(블록(1704) 또는 블록(1708)이 수행됨)의 실행, 또는 블록(1704 및 1706) 모두가 수행되거나 블록(1708 및 1710)이 모두 수행되는 양방향 전력 램핑 모드의 실행을 설명한다. 앞서 설명된 것처럼 양방향 전력 램핑 모드는 둘 이상의 전력 램핑 모드를 동시에 조합한다. 예를 들어, 도 10 내지 13에 도시된 전력 관리 회로는 제1 전력 램핑 모드와 제2 전력 램핑 모드를 동시에 제어하는 양방향 전력 램핑 모드를 지원한다. 비제한적인 예에서, V1은 V2가 램핑 업되기 전에 램핑 업되고 V2가 제1 전력 램핑 모드(도 15에 도시됨)에서 램핑 다운된 후에 램핑 다운된다. 제2 전력 램핑 모드에서, V2는 V1이 램핑 업되기 전에 램핑 업되고 V1이 램핑 다운된 후에 램핑 다운된다(도 16에 도시됨). 실시예는 제1 전력 램핑 모드가 초기에 실행되고 제2 전력 램핑 모드가 제1 전력 램핑 모드 후에 실행되게 하거나, 또는 제2 전력 램핑 모드가 초기에 실행되고 제1 전력 램핑 모드가 제2 전력 램핑 모드 후에 실행되게 할 수 있다.
도 18은 일부 실시예에 따른 하나 이상의 메모리 디바이스를 포함할 수 있는 예시적인 시스템을 도시한다. 시스템(1800)은 전자 디바이스(1802)를 포함한다. 예시적인 구성에서, 전자 디바이스(1802)는 적어도 하나의 프로세싱 디바이스(1804) 및 적어도 하나의 메모리 디바이스(1806)를 포함한다. 메모리 디바이스(1806)는 예를 들어, 운영 체제(OS), 수신된 입력을 파싱하고, 수신된 입력의 주제(subject matter)를 결정하고, 입력과 연관된 동작을 결정하는 등에 적합한 하나 이상의 소프트웨어 프로그램(APPS)(1810), 및 본 명세서에 개시된 메모리 동작의 일부 또는 전부를 수행하기 위한 메모리 동작(1812)과 연관된 실행가능 명령어와 같은, 프로그램 모듈의 다수의 데이터 파일 및 실행가능 명령어를 포함할 수 있다. 프로세싱 디바이스(들)(1804)에 의해 실행될 때, 실행 가능한 명령어는 여기에 설명된 양상을 포함하지만 이에 제한되지 않는 프로세스를 수행하고 그리고/또는 프로세스가 수행되게 할 수 있다. 일 실시예에서, 메모리 디바이스(1806) 및/또는 저장 디바이스(1814)는 하나 이상의 게이팅 신호, 슬립 신호(들), 셧다운 신호, 및/또는 메모리 출력 신호를 저장한다.
OS(1808)는, 예를 들면, 전자 디바이스(1802)의 동작을 제어하는데 적합할 수 있다. 또한, 실시예는 그래픽 라이브러리, 다른 운영 체제, 또는 임의의 다른 애플리케이션 프로그램과 함께 실행될 수 있으며 임의의 특정 응용 프로그램 또는 시스템으로 제한되지 않는다.
전자 디바이스(1802)는 추가적인 피처 또는 기능을 가질 수 있다. 예를 들어, 전자 디바이스(1802)는 또한 예를 들어, 자기 디스크, 광 디스크, 테이프, 및/또는 메모리 카드 또는 스틱과 같은 추가의 제거 가능한 그리고/또는 제거 불가능한 데이터 저장 디바이스(1814)를 포함할 수 있다. 메모리 디바이스(1806) 및/또는 데이터 저장 디바이스(1814)는 본 명세서에 개시된 메모리 디바이스로서 구현될 수 있다. 예를 들어, 메모리 디바이스(1806) 및/또는 데이터 저장 디바이스(1814)는 SRAM 디바이스일 수 있다.
전자 디바이스(1802)는 또한 하나 이상의 입력 디바이스(1816) 및 하나 이상의 출력 디바이스(1818)를 가질 수 있다. 예시적인 입력 디바이스(들)(1816)는 키보드, 트랙패드, 마우스, 펜, 사운드 또는 음성 입력 디바이스, 및/또는 터치, 힘(force) 및/또는 스와이프 입력 디바이스를 포함하지만 이에 제한되지 않는다. 출력 디바이스(들)(1818)는 하나 이상의 디스플레이, 하나 이상의 스피커, 프린터, 헤드폰, 햅틱 또는 촉각 피드백 디바이스 등일 수 있다. 전자 디바이스(1802)는 다른 전자 디바이스와의 통신을 허용하는 하나 이상의 통신 디바이스(1820)를 포함할 수 있다. 예시적인 통신 디바이스(1820)는 무선 주파수(radio frequency; RF) 송신기, 수신기, 및/또는 트랜시버 회로부(예컨대, WiFi), 범용 직렬 버스(universal serial bus; USB), 병렬 및/또는 직렬 포트, 셀룰러 디바이스, 근접 무선 통신 디바이스, 및 근거리 무선 디바이스를 포함하지만, 이에 제한되지 않는다.
전자 디바이스(1802)는 예를 들어, AC 어댑터와 같은 외부 전력원으로서 구현될 수 있는 전력 공급기(1822)를 더 포함한다. 추가적으로 또는 대안적으로, 전력 공급기(1822)는 하나 이상의 배터리, 또는 배터리를 보충하거나 재충전하는 파워 도킹 크래들을 포함할 수 있다.
시스템 메모리 디바이스(1806) 및 저장 디바이스(들)(1814)는 휘발성 저장소(예컨대, 랜덤 액세스 메모리), 비휘발성 저장소(예컨대, 판독 전용 메모리), 플래시 메모리, 또는 임의의 그런 메모리의 조합을 포함할 수 있지만, 이에 제한되지 않는다. 예를 들어, 시스템 메모리 디바이스(1806) 및 저장 디바이스(들)(1814)는 각각 RAM, ROM, 전기적으로 소거 가능 판독 전용 메모리(electrically erasable read-only memory; EEPROM), 플래시 메모리 또는 다른 메모리 기술, CD-ROM, 디지털 다목적 디스크(digital versatile disk; DVD) 또는 다른 광학 저장소, 자기 카세트, 자기 테이프, 자기 디스크 저장소 또는 다른 자기 저장 디바이스, 또는 정보를 저장하는 데 사용될 수 있고 전자 디바이스(1802)에 의해 액세스될 수 있는 임의의 다른 제조 물품일 수 있다. 일부 경우에, 임의의 이러한 메모리 또는 저장 디바이스는 전자 디바이스(1802)의 일부이거나 전자 디바이스(1802)에 동작 가능하게 연결될 수 있다.
또한, 실시예는 개별 전자 요소를 포함하는 전기 회로, 논리 게이트를 포함하는 패키지 또는 집적된 전자 칩, 마이크로프로세서를 사용하는 회로, 또는 전자 요소 또는 마이크로프로세서를 포함하는 단일 칩에서 실행될 수 있다. 예를 들어, 본 개시물의 실시예들은 도 18에 예시된 컴포넌트들 각각 또는 다수가 단일 집적 회로 상에 집적될 수 있는 SOC(system-on-a-chip)를 통해 실시될 수 있다. 이러한 SOC 디바이스는 하나 이상의 프로세싱 디바이스, 그래픽 유닛, 통신 유닛, 시스템 가상화 유닛 및 다양한 애플리케이션 기능을 포함할 수 있으며, 이들 모두는 단일 집적 회로로서 칩 기판에 통합(또는 "번(burn)")된다.
SOC를 통해 동작할 때, 메모리 동작과 관련하여 여기에 설명된 기능은 단일 집적 회로(칩) 상의 전자 디바이스(1802)의 다른 컴포넌트와 통합된 애플리케이션 특유 논리부를 통해 동작될 수 있다. 본 개시의 실시예는 또한 기계적, 광학적, 유체적 및 양자적 기술을 포함하지만 이에 제한되지 않는 예를 들어, AND, OR, 및 NOT과 같은 논리 연산을 수행할 수 있는 다른 기술을 사용하여 실시될 수 있다. 또한, 실시예는 범용 컴퓨터 내에서 또는 임의의 다른 회로 또는 시스템에서 실행될 수 있다.
일부 실시예에서, 전자 디바이스(1802)는 하나 이상의 네트워크(네트워크(1828)로 표시됨)로의 유선 및/또는 무선 연결을 통해 하나 이상의 서버 컴퓨팅 디바이스(서버 컴퓨팅 디바이스(1826)로 표시됨)에 선택적으로 액세스한다(점선(1824)으로 표시된 선택적 연결 및 액세스). 서버 컴퓨팅 디바이스(1826)는 하나 이상의 저장 디바이스(저장 디바이스(1830)로 표시됨)에 저장되고 서버 컴퓨팅 디바이스(1826)에 의해 실행되는 다양한 프로그램 또는 서비스와 상호작용할 수 있다.
하나 이상의 실시예에서, 네트워크(1828)는 임의의 유형의 네트워크, 예를 들어, 인트라넷 및/또는 분산 컴퓨팅 네트워크(예컨대, 인터넷)를 예시한다. 전자 디바이스(1802)는 개인 또는 휴대용 컴퓨팅 디바이스 또는 데스크톱 컴퓨팅 디바이스일 수 있다. 예를 들어, 전자 디바이스(1802)는 스마트 폰, 태블릿, 웨어러블 디바이스, 데스크톱 컴퓨터, 랩톱 컴퓨터, 및/또는 서버(개별적으로 또는 조합하여)일 수 있다. 이 전자 디바이스 목록은 예시일 뿐이며 제한적인 것으로 간주되어서는 안 된다.
도면들이 특정 컴포넌트, 회로, 값, 신호 레벨, 및 타이밍도를 묘사하지만, 다른 실시예는 이러한 컴포넌트, 회로 값, 신호 레벨, 및 타이밍도로 제한되지 않는다. 예를 들어, 도 4, 5, 및 7은 예시적인 레벨 시프터 회로의 개략도를 도시하고, 도 10 내지 13은 예시적인 전력 관리 회로의 개략도를 도시한다. 다른 실시예는 레벨 시프터 디바이스 및/또는 전력 관리 회로의 이러한 구현으로 제한되지 않는다. 레벨 시프터 디바이스 및/또는 전력 관리 회로는 상이한 유형들의 논리 회로, 전기 회로 및/또는 컴포넌트, 및 이들의 조합으로 구성될 수 있다.
일 양상에서, 디바이스는 메모리 매크로 및 레벨 시프터 디바이스를 포함한다. 메모리 매크로는 전력 관리 회로부를 포함한다. 메모리 매크로는 제1 전압 신호 및 제2 전압 신호를 수신하도록 구성된다. 레벨 시프터 디바이스는 제4 신호에 기초하여 메모리 매크로 내의 제1 및 제2 전압 신호를 제어하기 위해 전력 관리 회로부에 제3 신호를 제공하도록 구성된다. 제4 신호가 제1 논리 상태를 가질 때, 제1 전압 신호는 제2 전압 신호가 램핑 업되기 전에 램핑 업된다. 제4 신호가 제2 논리 상태를 가질 때, 제2 전압 신호는 제1 전압 신호가 램핑 업되기 전에 램핑 업된다.
또 다른 양상에서, 메모리 매크로는 레벨 시프터 디바이스에 동작 가능하게 연결된다. 방법은 레벨 시프터 디바이스가 게이팅 신호를 수신하는 단계를 포함한다. 게이팅 신호의 신호 레벨이 제1 논리 상태를 갖는 것에 기초하여, 복수의 전력 램핑 모드 중에서 제1 전력 램핑 모드가 메모리 매크로에 생성되게 된다. 제1 전력 램핑 모드가 생성된 후, 복수의 전력 램핑 모드 중에서 제2 전력 램핑 모드가 메모리 매크로에 생성되게 된다.
또 다른 양상에서, 전자 디바이스는 전력 공급기, 전력 공급기에 동작 가능하게 연결된 메모리 매크로, 및 메모리 매크로의 전력 관리 회로부 및 전력 공급기에 동작 가능하게 연결된 레벨 시프터 디바이스를 포함한다. 메모리 매크로는 제1 전압 신호 및 제2 전압 신호를 수신하도록 구성된다. 전력 관리 회로부는 제1 및 제2 전압 신호로 하여금 복수의 전력 램핑 모드에 포함되는 적어도 하나의 전력 램핑 모드에 따라 램핑 업 및 램핑 다운되게 하도록 동작 가능하다. 레벨 시프터 디바이스는 복수의 전력 램핑 모드를 지원하는 전력 관리 회로부에 하나 이상의 신호를 제공하도록 동작 가능하다.
예를 들어, 본 개시의 양상은 본 개시의 양상에 따른 방법, 시스템, 및 컴퓨터 프로그램 제품의 블록도 및/또는 동작 예시를 참조하여 위에서 설명된다. 블록에 언급된 기능/동작은 임의의 순서도에 도시된 순서와 다르게 발생할 수 있다. 예를 들어, 연속적으로 도시된 2개의 블록들은 실제로 실질적으로 동시에 실행될 수 있거나 관련된 기능/동작에 따라 블록들이 때때로 역순으로 실행될 수 있다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
제1 전압 신호 및 제2 전압 신호를 수신하도록 구성된 메모리 매크로 - 상기 메모리 매크로는 전력 관리 회로부(power management circuitry)를 포함함 - ; 및
제4 신호에 기초하여 상기 메모리 매크로에서 상기 제1 전압 신호 및 상기 제2 전압 신호를 제어하기 위해 상기 전력 관리 회로부에 제3 신호를 제공하도록 구성된 레벨 시프터 디바이스(level shifter device)
를 포함하고,
상기 제4 신호가 제1 논리 상태를 가질 때 상기 제2 전압 신호가 램핑 업(ramping up)되기 전에 상기 제1 전압 신호가 램핑 업되고,
상기 제4 신호가 제2 논리 상태를 가질 때 상기 제1 전압 신호가 램핑 업되기 전에 상기 제2 전압 신호가 램핑 업되는 것인, 디바이스.
실시예 2. 실시예 1에 있어서, 상기 메모리 매크로는 정적 랜덤 액세스 매크로를 포함하고, 상기 정적 랜덤 액세스 매크로는 정적 랜덤 액세스 메모리 어레이 및 주변 회로부를 포함하는 것인, 디바이스.
실시예 3. 실시예 2에 있어서, 상기 주변 회로부는, 상기 전력 관리 회로부 내의 각각의 전력 관리 회로에 동작 가능하게 연결된 헤더 회로를 포함하는 것인, 디바이스.
실시예 4. 실시예 1에 있어서, 상기 제1 전압 신호는 VDD 전압 신호이고, 상기 제2 전압 신호는 VDDM 전압 신호인 것인, 디바이스.
실시예 5. 실시예 1에 있어서, 상기 레벨 시프터 디바이스는 다수의 전력 램핑 모드를 동시에 조합하도록 구성되는 것인, 디바이스.
실시예 6. 실시예 1에 있어서, 상기 레벨 시프터 디바이스는 셧다운 신호를 생성하도록 구성되는 것인, 디바이스.
실시예 7. 실시예 1에 있어서, 상기 레벨 시프터 디바이스는 셧다운 신호 및 슬립 신호(sleep signal)를 생성하도록 구성되는 것인, 디바이스.
실시예 8. 실시예 1에 있어서, 상기 레벨 시프터 디바이스는 상기 제1 전압 신호가 벌크 오프 모드에서 부동(float)하게 하도록 구성되는 것인, 디바이스.
실시예 9. 실시예 1에 있어서, 상기 레벨 시프터 디바이스는 4개의 레벨 시프터 회로를 포함하고, 하나의 레벨 시프터 회로가 셧다운 신호를 출력하고 3개의 레벨 시프터 회로가 각각 슬립 신호를 출력하는 것인, 디바이스.
실시예 10. 방법에 있어서,
메모리 매크로에 동작 가능하게 연결된 레벨 시프터 디바이스에서 게이팅 신호를 수신하는 단계;
제1 논리 상태를 갖는 상기 게이팅 신호의 신호 레벨에 기초하여:
복수의 전력 램핑 모드 중 제1 전력 램핑 모드가 상기 메모리 매크로에 생성되게 하는 단계; 및
상기 제1 전력 램핑 모드 이후에 상기 복수의 전력 램핑 모드 중 제2 전력 램핑 모드가 상기 메모리 매크로에 생성되게 하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 제1 전력 램핑 모드는, 제2 전압 신호가 램핑 업되기 전에 제1 전압 신호를 램핑 업하고 상기 제1 전압 신호가 램핑 다운되기 전에 상기 제2 전압 신호를 램핑 다운하며,
상기 제2 전력 램핑 모드는, 상기 제1 전압 신호가 램핑 업되기 전에 상기 제2 전압 신호를 램핑 업하고 상기 제2 전압 신호가 램핑 다운되기 전에 상기 제1 전압 신호를 램핑 다운하는 것인, 방법.
실시예 12. 실시예 10에 있어서,
상기 제1 전력 램핑 모드는 제2 전압 신호가 램핑 업되기 전에 제1 전압 신호를 램핑 업하고,
상기 제2 전력 램핑 모드는 상기 제1 전압 신호가 램핑 업되기 전에 상기 제2 전압 신호를 램핑 업하는 것인, 방법.
실시예 13. 전자 디바이스에 있어서,
전력 공급기;
상기 전력 공급기에 동작 가능하게 연결되고 제1 전압 신호 및 제2 전압 신호를 수신하도록 구성된 메모리 매크로 - 상기 메모리 매크로는, 복수의 전력 램핑 모드에 포함되는 적어도 하나의 전력 램핑 모드에 따라 상기 제1 전압 신호 및 상기 제2 전압 신호가 램핑 업 및 램핑 다운되게 하도록 동작 가능한 전력 관리 회로부를 포함함 - ; 및
상기 메모리 매크로 내의 상기 전력 관리 회로부에 그리고 상기 전력 공급기에 동작 가능하게 연결되고 상기 복수의 전력 램핑 모드를 지원하는 상기 전력 관리 회로부에 하나 이상의 신호를 제공하도록 구성된 레벨 시프터 디바이스
를 포함하는, 전자 디바이스.
실시예 14. 실시예 13에 있어서, 상기 복수의 전력 램핑 모드는 제1 전력 램핑 모드 및 제2 전력 램핑 모드를 포함하는 것인, 전자 디바이스.
실시예 15. 실시예 14에 있어서,
상기 제1 전력 램핑 모드는 제2 전압 신호가 램핑 업되기 전에 제1 전압 신호가 램핑 업되게 하고,
상기 제2 전력 램핑 모드는 상기 제1 전압 신호가 램핑 업되기 전에 상기 제2 전압 신호가 램핑 업되게 하는 것인, 전자 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제1 전압 신호는 VDD 전압 신호이고, 상기 제2 전압 신호는 VDDM 전압 신호인 것인, 전자 디바이스.
실시예 17. 실시예 14에 있어서, 상기 레벨 시프터 디바이스는, 상기 제1 전력 램핑 모드 및 상기 제2 전력 램핑 모드를 조합하는 양방향 모드 전력 램핑 모드를 지원하도록 구성되는 것인, 전자 디바이스.
실시예 18. 실시예 13에 있어서, 상기 메모리 매크로는 정적 랜덤 액세스 매크로를 포함하는 것인, 전자 디바이스.
실시예 19. 실시예 13에 있어서, 상기 레벨 시프터 디바이스는, 셧다운 신호 및 하나 이상의 슬립 신호를 생성하는 다수의 레벨 시프터 회로를 포함하는 것인, 전자 디바이스.
실시예 20. 실시예 13에 있어서, 상기 레벨 시프터 디바이스는 셧다운 신호 또는 슬립 신호 중 적어도 하나를 생성하도록 구성되는 것인, 전자 디바이스.
Claims (10)
- 디바이스에 있어서,
제1 전압 신호 및 제2 전압 신호를 수신하도록 구성된 메모리 매크로 - 상기 메모리 매크로는 전력 관리 회로부(power management circuitry)를 포함함 - ; 및
제4 신호에 기초하여 상기 메모리 매크로에서 상기 제1 전압 신호 및 상기 제2 전압 신호를 제어하기 위해 상기 전력 관리 회로부에 제3 신호를 제공하도록 구성된 레벨 시프터 디바이스(level shifter device)
를 포함하고,
상기 제4 신호가 제1 논리 상태를 가질 때 상기 제2 전압 신호가 램핑 업(ramping up)되기 전에 상기 제1 전압 신호가 램핑 업되고,
상기 제4 신호가 제2 논리 상태를 가질 때 상기 제1 전압 신호가 램핑 업되기 전에 상기 제2 전압 신호가 램핑 업되는 것인, 디바이스. - 제1항에 있어서, 상기 메모리 매크로는 정적 랜덤 액세스 매크로를 포함하고, 상기 정적 랜덤 액세스 매크로는 정적 랜덤 액세스 메모리 어레이 및 주변 회로부를 포함하는 것인, 디바이스.
- 제1항에 있어서, 상기 제1 전압 신호는 VDD 전압 신호이고, 상기 제2 전압 신호는 VDDM 전압 신호인 것인, 디바이스.
- 제1항에 있어서, 상기 레벨 시프터 디바이스는 다수의 전력 램핑 모드를 동시에 조합하도록 구성되는 것인, 디바이스.
- 제1항에 있어서, 상기 레벨 시프터 디바이스는 셧다운 신호를 생성하도록 구성되는 것인, 디바이스.
- 제1항에 있어서, 상기 레벨 시프터 디바이스는 셧다운 신호 및 슬립 신호(sleep signal)를 생성하도록 구성되는 것인, 디바이스.
- 제1항에 있어서, 상기 레벨 시프터 디바이스는 상기 제1 전압 신호가 벌크 오프 모드에서 부동(float)하게 하도록 구성되는 것인, 디바이스.
- 제1항에 있어서, 상기 레벨 시프터 디바이스는 4개의 레벨 시프터 회로를 포함하고, 하나의 레벨 시프터 회로가 셧다운 신호를 출력하고 3개의 레벨 시프터 회로가 각각 슬립 신호를 출력하는 것인, 디바이스.
- 방법에 있어서,
메모리 매크로에 동작 가능하게 연결된 레벨 시프터 디바이스에서 게이팅 신호를 수신하는 단계;
제1 논리 상태를 갖는 상기 게이팅 신호의 신호 레벨에 기초하여:
복수의 전력 램핑 모드 중 제1 전력 램핑 모드가 상기 메모리 매크로에 생성되게 하는 단계; 및
상기 제1 전력 램핑 모드 이후에 상기 복수의 전력 램핑 모드 중 제2 전력 램핑 모드가 상기 메모리 매크로에 생성되게 하는 단계
를 포함하고,
상기 제1 전력 램핑 모드는, 제2 전압 신호가 램핑 업(ramping up)되기 전에 제1 전압 신호를 램핑 업하고, 상기 제1 전압 신호가 램핑 다운(ramping down)되기 전에 상기 제2 전압 신호를 램핑 다운하며,
상기 제2 전력 램핑 모드는, 상기 제1 전압 신호가 램핑 업되기 전에 상기 제2 전압 신호를 램핑 업하고, 상기 제2 전압 신호가 램핑 다운되기 전에 상기 제1 전압 신호를 램핑 다운하는 것인, 방법. - 전자 디바이스에 있어서,
전력 공급기;
상기 전력 공급기에 동작 가능하게 연결되고 제1 전압 신호 및 제2 전압 신호를 수신하도록 구성된 메모리 매크로 - 상기 메모리 매크로는, 복수의 전력 램핑 모드에 포함되는 적어도 하나의 전력 램핑 모드에 따라 상기 제1 전압 신호 및 상기 제2 전압 신호가 램핑 업 및 램핑 다운되게 하도록 동작 가능한 전력 관리 회로부를 포함함 - ; 및
상기 메모리 매크로 내의 상기 전력 관리 회로부에 그리고 상기 전력 공급기에 동작 가능하게 연결되고 상기 복수의 전력 램핑 모드를 지원하는 상기 전력 관리 회로부에 하나 이상의 신호를 제공하도록 구성된 레벨 시프터 디바이스
를 포함하고,
상기 복수의 전력 램핑 모드는 제1 전력 램핑 모드 및 제2 전력 램핑 모드를 포함하고,
상기 제1 전력 램핑 모드는 제2 전압 신호가 램핑 업되기 전에 제1 전압 신호가 램핑 업되게 하고,
상기 제2 전력 램핑 모드는 상기 제1 전압 신호가 램핑 업되기 전에 상기 제2 전압 신호가 램핑 업되게 하는 것인, 전자 디바이스.
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