CN113113075B - 芯片测试方法、装置、控制电路和芯片 - Google Patents

芯片测试方法、装置、控制电路和芯片 Download PDF

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Abstract

本申请实施例提供了一种芯片测试方法、装置、控制电路和芯片，芯片包括CAM和控制电路，控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；CAM中的ML和控制电路中的DML处于VDD状态；通过DSL，向每个第一晶体管的栅极提供预设时长的VDD信号；基于DML的电平反转结果和CAM锁存的比较结果，确定晶体管组是否满足模拟ML放电的条件。应用本申请实施例提供的技术方案，能够提高锁存比较结果的准确性，满足芯片的工作频率和延迟要求。

Description

芯片测试方法、装置、控制电路和芯片
技术领域
本申请涉及存储器技术领域，特别是涉及一种芯片测试方法、装置、控制电路和芯片。
背景技术
内容寻址存储器（Content Addressable Memory，CAM）主要用于实现快速查表功能的存储器。具体实现过程为：先为匹配信号线（Match Line，ML）预充到高电平（VDD）状态，然后打开查找信号线获得查找信号，执行比较操作，即比较查找信号和CAM中位存储单元（Bit Cell）中存储的信号是否一致；如果一致，则ML的电平保持在VDD状态；如果不一致，则ML放电，将ML的电平状态拉低至低电平（VSS）状态。在ML放电结束，ML处于VSS状态时，比较操作结束，锁存比较结果。
为了控制比较操作的时序，正确的锁存比较结果，在芯片中设置了控制电路，基于控制电路来控制比较操作的时序。具体实现过程为：在打开查找信号线获得查找信号的同时，为控制电路中的模拟查找信号线（Dummy Search Line，DSL）提供高电平信号，以使控制电路中的模拟匹配信号线（Dummy Match Line，DML）放电。当控制电路中的DML电平状态拉低至VSS状态时，认为CAM的比较操作结束，并锁存比较结果。
然而，ML和DML均是通过连接的多个晶体管实现放电。晶体管的工艺存在随机的变化，这导致连接不同的晶体管，ML和DML放电的速度不同。如果DML放电的速度过快，则会导致DML处于VSS状态时，CAM的比较操作还未结束，进而导致锁存的比较结果错误。如果DML放电的速度过慢，则会导致DML拉低至VSS状态的时间远远晚于ML拉低至VSS状态的时间，进而导致CAM的锁存延迟较大，无法达到芯片的工作频率和延迟要求。
发明内容
本申请实施例的目的在于提供一种芯片测试方法、装置、控制电路和芯片，以提高控制比较操作的时序的准确性，提高锁存比较结果的准确性，降低CAM的锁存延迟，满足芯片的工作频率和延迟要求。具体技术方案如下：
第一方面，本申请实施例提供了一种芯片测试方法，所述芯片包括CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；所述CAM中的ML和所述控制电路中的DML处于高电平状态；所述方法包括：
将一个第二晶体管的栅极设置为高电平状态；
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
通过所述CAM中的查找信号线（Search Line，SL），向所述CAM中的每个位存储单元提供预设电平信号；
当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模ML放电的条件。
可选的，所述方法还包括：
若所述控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则从所述多个目标晶体管组中选择一个目标晶体管组；
将所选择的目标晶体管组中第二晶体管的栅极设置为高电平状态，将其他第二晶体管的栅极设置为低电平状态。
可选的，所述通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果的步骤，包括：
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；
若获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的所述DML的第一电平反转结果，所述第一电平反转结果指示当前所述DML的电平状态反转；
若未获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定所述目标晶体管组所对应的所述DML的第二电平反转结果，所述第二电平反转结果指示当前所述DML的电平状态未反转。
可选的，所述预设时长小于所述芯片的最小工作周期对应的时长。
第二方面，本申请实施例提供了一种芯片测试装置，所述芯片包括CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地；所述CAM中的ML和所述控制电路中的DML处于高电平状态；所述装置包括：
第一设置模块，用于将一个第二晶体管的栅极设置为高电平状态；
第一供电模块，用于通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
第二供电模块，用于通过所述CAM中的SL，向所述CAM中的每个位存储单元提供预设电平信号；
处理模块，用于：
当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模拟ML放电的条件。
可选的，所述装置还包括：
选择模块，用于若所述控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则从所述多个目标晶体管组中选择一个目标晶体管组；
第二设置模块，用于将所选择的目标晶体管组中第二晶体管的栅极设置为高电平状态，将其他第二晶体管的栅极设置为低电平状态。
可选的，所述第一供电模块，具体用于：
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；
若获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的所述DML的第一电平反转结果，所述第一电平反转结果指示当前所述DML的电平状态反转；
若未获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定所述目标晶体管组所对应的所述DML的第二电平反转结果，所述第二电平反转结果指示当前所述DML的电平状态未反转。
可选的，所述预设时长小于所述芯片的最小工作周期对应的时长。
第三方面，本申请实施例提供了一种控制电路，所述控制电路包括DSL、DML、多个位存储单元和多个晶体管组；
其中，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与所述DSL连接，每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和所述DML连接；每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地。
第四方面，本申请实施例提供了一种芯片，所述芯片包括CAM和与所述CAM连接的控制电路；
所述控制电路包括DSL、DML、多个位存储单元和多个晶体管组；
其中，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与所述DSL连接，每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和所述DML连接；每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地。
可选的，所述芯片还包括内建自测试（Built-In Self-Test，BIST）电路；所述BIST电路分别与所述DSL、SL和所述CAM中锁存单元的时钟引脚连接；
所述BIST电路，用于：
将一个第二晶体管的栅极设置为高电平状态；
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；基于是否获得所述CAM中锁存单元的时钟引脚的时钟信号，确定目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
通过所述CAM中的SL，向所述CAM中的每个位存储单元提供预设电平信号；
当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模拟ML放电的条件。
本申请实施例提供的技术方案中，以一个第一晶体管和该第一晶体管连接的第二晶体管为一个晶体管组。对于控制电路中与DML连接的每个第一晶体管，其栅极均与DSL连接，将控制电路中任一个第二晶体管的栅极设置为VDD状态。这种情况下，通过DSL提供预设时长的高电平信号，来对DML的放电时间进行控制。
若提供预设时长的高电平信号后，DML放电未结束，即DML的电平状态未反转，则可以确定通过该第二晶体管所属的晶体管组来实现DML模拟ML放电，DML的放电速度过慢。因为，放电预设时长后，DML的放电仍未结束。因此，该第二晶体管所属的晶体管组不满足模拟ML放电的条件，即该第二晶体管所属的晶体管组不适合于DML模拟ML放电。
若提供预设时长的高电平信号后，DML放电结束，即DML的电平状态反转，但是CAM锁存的比较结果错误，则可以确定通过该第二晶体管所属的晶体管组来实现DML模拟ML放电，在ML放电未放电结束的情况下，DML的放电已结束，DML的放电速度过快。因此，该第二晶体管所属的晶体管组不满足模拟ML放电的条件，即该第二晶体管所属的晶体管组不适合于DML模拟ML放电。
若提供预设时长的高电平信号后，DML放电结束，即DML的电平状态反转，并且，CAM锁存的比较结果正确，则可以确定通过该第二晶体管所属的晶体管组来实现DML模拟ML放电，DML的放电速度合适，该第二晶体管所属的晶体管组满足模拟ML放电的条件，即该第二晶体管所属的晶体管组适合于DML模拟ML放电。
可见，通过本申请实施例提供的技术方案，可以对控制电路中的每一个晶体管组进行测试，确定该晶体管组是否适合于DML模拟ML放电。进而可以实现从多个晶体管组中，选择出适合于DML模拟ML放电的一个晶体管组。这可以有效的避免使得DML放电速度过快或过慢的晶体管的影响，提高了控制比较操作的时序的准确性，提高了锁存比较结果的准确性，降低了CAM的锁存延迟，满足了芯片的工作频率和延迟要求。
当然，实施本申请的任一产品或方法必不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为二态内容寻址存储器的一种结构示意图；
图2为三态内容寻址存储器的一种结构示意图；
图3为相关技术中芯片的一种结构示意图；
图4a为相关技术中CAM锁存时序的一种示意图；
图4b为相关技术中CAM锁存时序的另一种示意图；
图5为本申请实施例提供的控制电路的一种结构示意图；
图6为本申请实施例提供的芯片的一种结构示意图；
图7为本申请实施例提供的芯片测试方法的一种流程示意图；
图8为应用本申请实施例提供的技术方案的CAM锁存时序的一种示意图；
图9为图7中步骤S72的一种细化示意图；
图10为本申请实施例提供的芯片的另一种结构示意图；
图11为本申请实施例提供的芯片测试装置的一种流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为便于理解，下面对本申请实施例中出现的词语进行解释说明。
VDD状态：在数字逻辑电路中，VDD状态表示1。
VSS状态：在数字逻辑电路中，VSS状态表示0。
CAM分为二态内容寻址存储器（Binary Content Addressable Memory，BCAM）和三态内容寻址存储器（Ternary Content Addressable Memory，TCAM）。
BCAM包括多个CAM Cell。CAM Cell又可以称为Bit Cell。BCAM的Bit Cell的结构如图1所示的虚线矩形框部分所示。该Bit Cell包括一个数据存储单元（Data Cell），该Data Cell可以存储“0”或“1”。
TCAM包括多个Bit Cell。TCAM的Bit Cell结构如图2所示的两个虚线矩形框部分所示。TCAM的Bit Cell包括一个Data Cell和一个屏蔽存储单元（Mask Cell）。该Data Cell可以存储“0”或“1”，Mask Cell也可以存储“0”或“1”。此时，TCAM的Bit Cell可以存储“01”、“10”或“00”。
BCAM和TCAM具有读、写和比较的功能，且这些功能是通过晶体管实现。晶体管的结构如图1和图2中的点线矩形框部分所示。
图1和图2中，当字节线（Word Line，WL）处于VDD状态时，对于BCAM的Bit Cell（即图1中的Data Cell），可以通过位线（Bit Line，BL）以及位线BLX向该Data Cell中写入“0”或“1”，以及通过BL和BLX，读取Data Cell中写入的数据。
当WL处于VDD状态时，对于TCAM的Bit Cell（即图2中的Data Cell和Mask Cell），可以通过BL0以及BLX0向Data Cell中写入“0”或“1”，以及通过BL0以及BLX0，读取DataCell中写入的数据；通过BL1以及BLX1向Mask Cell中写入“0”或“1”，通过BL1以及BLX1，读取Mask Cell中写入的数据。
当WL处于VSS状态时，无法向Data Cell和Mask Cell中写入“0”或“1”，也无法读取Data Cell和Mask Cell中写入的数据。
为便于理解，下面将图1和图2中位于下方的两个晶体管称为晶体管x1，位于上方的两个晶体管称为晶体管x2。
对于BCAM的Bit Cell，Data Cell分别与两个晶体管x1的栅极连接。晶体管x1的源接地，即晶体管x1的源极处于VSS状态。晶体管x1的漏极与晶体管x2的源极连接。晶体管x2的栅极与SL或SLX连接。晶体管x2的漏极与ML连接。此时，实现了BCAM的Bit Cell（即DataCell）连接在ML上。
对于TCAM的Bit Cell，Data Cell与一个晶体管x1的栅极连接，Mask Cell与另一个晶体管x1的栅极连接。两个晶体管x1的源极接地，晶体管x1的源极处于VSS状态。晶体管x1的漏极与晶体管x2的源极连接。晶体管x2的栅极与SL或SLX连接。晶体管x2的漏极与ML连接。此时，实现了TCAM的Bit Cell（即Data Cell和Mask Cell）连接在ML上。
本申请实施例中，Bit Cell可以为BCAM的Bit Cell，也可以为TCAM的Bit Cell。为便于描述，以下统称为Bit Cell。晶体管可以采用N型金属-氧化物-半导体（N-Metal-Oxide-Semiconductor，NMOS）晶体管，也可以采用其他类型的晶体管，对此不进行限定。
相关技术中，基于TCAM的Bit Cell构建的芯片结构如图3所示。图3中，芯片包括CAM和控制电路。CAM包括多行Bit Cell，每行Bit Cell中的每个Bit Cell分别通过一个晶体管组连接在一个ML上，且该ML通过输入引脚接入一个锁存单元。锁存单元包括时钟引脚（如图3中的CK引脚）、输入引脚（如图3中的D引脚）和输出引脚（如图3中的Q引脚）。
控制电路包括多个Bit Cell，每个Bit Cell分别通过一个晶体管组连接一个DML上。DML通过控制逻辑电路与锁存单元的CK引脚连接。
上述晶体管组可以包括两个相互连接的晶体管，其中，一个晶体管的栅极与BitCell连接，另一个晶体管的漏极与ML/DML连接。为便于理解，下面将与Bit Cell连接的晶体管简称为第二晶体管，将与ML/DML连接的晶体管简称为第一晶体管。
控制电路中，一个第一晶体管的栅极（如图3中的N0端）固定地与DSL连接，且与该第一晶体管连接的第二晶体管的栅极设置为VDD状态，即将图3中N0端所属的晶体管组连接的Data Cell存储的值设置为1。
控制电路中，除N0端所属的晶体管组外的其他晶体管组中第一晶体管的栅极固定地接地，即固定地接通VSS信号，以使其他晶体管组不参与放电。
一个芯片中，DML和ML可以具有同样线层，同样线宽，并且DML和ML连接的Bit Cell的个数也相同。以实现阻抗匹配。
基于图3所示的芯片，内容寻址的过程如下：
ML[0]-ML[w-1]和DML预充到VDD状态，并关闭预充电（precharge）和模拟预充电（dummy precharge）。这样，ML[0]-ML[w-1]和DML可以维持VDD状态。通过SL/SLX向CAM中的Bit Cell提供电平信号，即CAM打开SL/SLX，获得查找信号；同时，通过DSL向控制电路中的Bit Cell的N0端提供VDD信号；
对于CAM，获得查找信号后，比较查找信号和Bit Cell中存储的信号是否一致；如果一致（如，查找信号为1，Bit Cell中存储的信号也为1），则ML的电平保持在VDD状态；如果不一致（如，查找信号为1，Bit Cell中存储的信号为0），则ML放电，将ML的电平状态拉低至VSS状态。上述比较查找信号和Bit Cell中存储的信号是否一致的操作简称为比较操作。
对于TCAM的Bit Cell，控制电路放电侧的设置如表1所示。
表1
Data Cell Mask Cell DML
0 1 Mask Cell侧放电
1 0 Data Cell侧放电
0 0 不放电
1 1 禁止
如表1所示，控制电路中，禁止Bit Cell中的Data Cell和Mask Cell同时设置为1。当Data Cell存储的值设置为1时，DML可以通过Data Cell侧的晶体管组放电；当Mask Cell存储的值设置为1时，DML可以通过Mask Cell侧的晶体管组放电。当Data Cell和Mask Cell同时设置为0时，DML不会通过两侧的晶体管组放电。
基于上述原理，对于控制电路，如图3所示，N0端收到VDD信号，即DSL提供的信号值“1”后，由于N0端收到DSL提供的信号值“1”与N0端的Data Cell存储的信号值“1”一致。因此，控制电路中的DML通过N0端所属的晶体管组开始放电。当DML放电结束后，DML的电平状态拉低至VSS状态。此时，DML向CAM中的控制逻辑电路输入DML放电已结束的信号。
CAM中的控制逻辑电路接收到DML放电已结束的信号后，通过锁存单元的CK引脚，向锁存单元发送时钟信号。锁存单元在接收到时钟信号后，锁存比较结果。
对于BCAM的Bit Cell，如图1所示，控制电路放电侧的设置为：Data Cell中存储的值为1时，Bit Cell中，s侧的第二晶体管的栅极处于VDD状态，sx侧的第二晶体管的栅极处于VSS状态。因此，DML可以通过s侧的晶体管组放电，不会通过sx侧的晶体管组不放电。这种情况下，DSL可以固定地与一个s侧的第一晶体管的栅极连接，进而DML通过该s侧的晶体管组模拟ML放电。具体的过程可参见上述基于TCAM的Bit Cell的模拟ML放电的过程，此处不再赘述。
在查找信号和Bit Cell中存储的信号一致的情况下，ML的电平保持在VDD状态。如果没有DML模拟ML放电的模拟结果，单从ML的电平状态，是没有办法判断比较操作是否已经结束，不知道是因为查找信号和Bit Cell中存储的信号一致，使得ML的电平保持在VDD状态，还是因为ML的放电时间不够，使得ML的电平保持在VDD状态。
放电时间就是DML开始放电到DML电平反转（即DML的电平状态变化为VSS状态）的时间。
通过控制电路中的DML模拟ML放电，控制CAM锁存比较结果。为了保证CAM锁存的比较结果正确，这使得控制电路中的DML放电速度非常重要。然而，DML通过连接的多个晶体管实现放电。晶体管的工艺存在随机的变化，这导致通过不同晶体管放电的DML的放电速度不同。
如果控制电路中DML的放电速度过快，则会导致DML处于VSS状态时，CAM的比较操作还未结束，进而导致CAM锁存的比较结果错误，如图4a所示。
如果DML的放电速度过慢，则会导致DML拉低至VSS状态的时间远远晚于ML拉低至VSS状态的时间，进而导致CAM的锁存延迟较大，无法达到芯片的工作频率和延迟要求，如图4b所示。
为解决上述问题，本申请实施例提供了一种控制电路，如图5所示，该控制电路包括DSL、DML、多个Bit Cell和多个晶体管组，每个晶体管组可以包括一个第一晶体管和一个第二晶体管。第一晶体管指的是与DML连接的晶体管，如图5中所示的两行晶体管中位于上方的一行晶体管。第二晶体管指的是与Bit Cell连接的晶体管，如图5中所示的两行晶体管中位于下方的一行晶体管。本申请实施例中，仅以第一晶体管和第二晶体管为例进行说明，并不起限定作用。
其中，每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个Bit Cell连接，每个第二晶体管的另一极接地。
本申请实施例中，第一晶体管的漏极可以与第二晶体管的源极连接，第一晶体管的源极也可以与第二晶体管的漏极连接。
具体的，若第一晶体管的漏极与DML连接，则第一晶体管的源极与第二晶体管的漏极连接，第二晶体管的源极接地，如图5所示。
若第一晶体管的源极与DML连接，则第一晶体管的漏极与第二晶体管的源极连接，第二晶体管的漏极接地。
本申请实施例中，对第一晶体管与第二晶体管的连接方式不进行限定。
此外，本申请实施例中，以栅极与一个Bit Cell连接的两个第二晶体管可以相邻设置在芯片中，也可以不相邻的设置在芯片中，对此不进行限定。
Bit Cell可以为一个TCAM的Bit Cell，也可以为一个BCAM的Bit Cell，对此不进行作用。
基于该控制电路，可以通过DSL，向每个第一晶体管的栅极提供VDD信号，通过设置每个晶体管组连接的Bit Cell存储的值，来选择用于模拟ML放电的晶体管组。
可见，基于本申请实施例提供的控制电路，可以测试每一个晶体管组是否适合于DML模拟ML放电，扩大了晶体管组的选择范围，进而选择出合适的晶体管组用于DML模拟ML放电，控制CAM锁存比较结果，有效的避免使得DML放电速度过快或过慢的晶体管的影响，提高了控制比较操作的时序的准确性，提高了锁存比较结果的准确性，降低了CAM的锁存延迟，满足了芯片的工作频率和延迟要求。
基于上述控制电路，本申请实施例提供了一种芯片，如图6所示，该芯片包括CAM和与CAM连接的控制电路；该控制电路的结构如上述图5所示。DML与CAM中的控制逻辑电路连接。
基于图6所示的芯片，本申请实施例还提供了一种芯片测试方法。如图7所示，图7为本申请实施例提供的芯片测试方法的一种流程示意图，该方法可以应用于测试设备或芯片中集成的BIST电路。测试设备为外接的用于测试芯片的专用设备。
为便于理解，下面以BIST电路为执行主体进行说明，并不起限定作用。该方法中，芯片包括CAM和与CAM连接的控制电路，控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地。
本申请实施例中，BIST电路可以预先将ML和DML预充到VDD状态，也可以在测试一个晶体管组是否适合于DML模拟ML放电时，再将ML和DML预充到VDD状态。对此不进行限定。该芯片测试方法包括如下步骤。
步骤S71，将一个第二晶体管的栅极设置为高电平状态。
本申请实施例中，BIST电路可以从控制电路包括的多个第二晶体管中随机地选择一个第二晶体管。所选择的第二晶体管所属的晶体管组即为后续需要测试的晶体管组。BIST电路将所选择的第二晶体管的栅极设置为VDD状态，其他第二晶体管的栅极设置为VSS状态。这里，处于VDD状态的第二晶体管和该第二晶体管连接的第一晶体管构成目标晶体管组。
一个示例中，若控制电路中的Bit Cell为TCAM的Bit Cell，则BIST电路将所选择第二晶体管的栅极连接的Data Cell或Mask Cell存储的值设置为1，将其他第二晶体管栅极连接的Data Cell或Mask Cell存储的值设置为0。这样，就实现了将所选择的第二晶体管的栅极设置为VDD状态，其他第二晶体管的栅极设置为VSS状态。
若控制电路中的Bit Cell为BCAM的Bit Cell，则BIST电路将所选择第二晶体管的栅极连接的Data Cell存储的值设置为1，其他Data Cell存储的值设置为0。此时，所选择第二晶体管的栅极连接的Data Cell的一侧处于VDD状态。如上述关于图1的描述。这样，就实现了将所选择的第二晶体管的栅极设置为VDD状态，其他第二晶体管的栅极设置为VSS状态。
步骤S72，通过DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的DML的电平反转结果，目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管。
本申请实施例中，在将一个第二晶体管的栅极设置为VDD状态后，BIST电路通过DSL，提供预设时长的VDD信号。由于每个第一晶体管的栅极与DSL连接，因此，BIST电路通过DSL提供VDD信号实际为：通过DSL，向每个第一晶体管的栅极提供预设时长的VDD信号。
此时，每个第一晶体管的栅极均接收到来自DSL的VDD信号，但只有一个第二晶体管的栅极为VDD状态。因此，DML只能通过处于该VDD状态的第二晶体管所属的晶体管组放电，进而使得DML的电平状态从VDD状态拉低至VSS状态。
BIST电路在停止向每个第一晶体管的栅极提供VDD信号后，获得目标晶体管组所对应的DML的电平反转结果。
由于晶体管的工艺存在随机的变化，在停止向每个第一晶体管的栅极提供VDD信号后，DML放电可能已经结束，也可能未结束，即DML的电平状态可能已经发生反转，DML的电平状态已拉低至VSS状态，或，DML的电平状态也可能未发生反转，DML未拉低至VSS状态。
基于此，目标晶体管组所对应的DML的电平反转结果有两种：一种表明当前DML的电平状态未反转，另一种表明当前DML的电平状态反转。
本申请实施例中，上述预设时长小于芯片的最小工作周期对应的时长，具体可以根据实际需求进行设定。一个示例中，预设时长可以为芯片的最小工作周期对应的时长的一半。例如，芯片的最小工作周期对应的时长为1K皮秒（ps），则预设时长为1K/2=500ps。另一个示例中，预设时长可以为芯片的最小工作周期对应的时长的四分之三。
步骤S73，通过CAM中的查找信号线，向CAM中的每个位存储单元提供预设电平信号。
本申请实施例中，查找信号线有两根，如图1和图2中所示的SL和SLX。BIST电路通过DSL，向每个第一晶体管的栅极提供VDD信号的同时，通过CAM中的查找信号线SL和SLX，向CAM中的每个位存储单元提供预设电平信号。
CAM获得查找信号后，比较查找信号和Bit Cell中存储的信号是否一致；如果一致，则ML的电平保持在VDD状态；如果不一致，则ML放电，将ML的电平状态拉低至VSS状态。当CAM中的控制逻辑电路接收到DML放电已结束的信号后，即DML的电平状态反转时，CAM锁存比较结果。具体的CAM的工作原理参见上述图3部分的描述，此处不再赘述。
本申请实施例中，当需要高精度的控制锁存比较结果时，控制电路中的Bit Cell与CAM中的Bit Cell可以为同一种Bit Cell，如均为TCAM的Bit Cell或均为BCAM的BitCell。当控制锁存比较结果的精度要求较低时，控制电路中的Bit Cell与CAM中的Bit Cell可以为不同的Bit Cell。
步骤S74，当电平反转结果表明当前DML的电平状态未反转时，确定目标晶体管组不满足模拟ML放电的条件。
步骤S75，当电平反转结果表明当前DML的电平状态反转时，获取CAM锁存的比较结果。
步骤S76，当基于预设电平信号确定CAM锁存的比较结果错误时，确定目标晶体管组不满足模拟ML放电的条件。
步骤S77，当基于预设电平信号确定CAM锁存的比较结果正确时，确定目标晶体管组满足模拟ML放电的条件。
本申请实施例中，满足模拟ML放电的条件指的是：晶体管组适合于DML模拟ML放电。
BIST电路基于电平反转结果和锁存结果，确定目标晶体管组是否满足模拟ML放电的条件，即确定目标晶体管组是否适合于DML模拟ML放电。
具体的，当电平反转结果表明当前DML的电平状态未反转时，说明通过目标晶体管组，DML的放电速度过慢。若基于该目标晶体管组进行放电控制，使得DML模拟ML放电，CAM的锁存延迟较大，该目标晶体管组不满足模拟ML放电的条件，该目标晶体管组不适合于DML模拟ML放电。
BIST电路基于预设电平信号，可以确定当电平反转结果表明当前DML的电平状态反转时正确的比较结果。
若CAM锁存的比较结果不是基于预设电平信号所确定的正确比较结果，即CAM锁存的比较结果错误，则说明通过目标晶体管组，DML的放电速度过快，CAM的比较操作还未结束，DML已放电结束，DML的电平状态拉低至了VSS状态，该目标晶体管组不满足模拟ML放电的条件，该目标晶体管组不适合于DML模拟ML放电。
若CAM锁存的比较结果是基于预设电平信号所确定的正确比较结果，即CAM锁存的比较结果正确，则说明通过目标晶体管组，DML的放电速度合适，该目标晶体管组满足模拟ML放电的条件，该目标晶体管组适合于DML模拟ML放电。
本申请实施例提供的技术方案中，可以按照上述步骤S71-S77，对控制电路中的每一个晶体管组进行测试，确定该晶体管组是否适合于DML模拟ML放电。进而可以实现从多个晶体管组中，选择出适合于DML模拟ML放电的一个晶体管组。这可以有效的避免使得DML放电速度过快或过慢的晶体管的影响，如图8所示的比较操作的时序，提高了控制比较操作的时序的准确性，提高了锁存比较结果的准确性，降低了CAM的锁存延迟，满足了芯片的工作频率和延迟要求。
在本申请的一个实施例中，若控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则BIST电路从多个目标晶体管组中选择一个目标晶体管组；将所选择的目标晶体管组中第二晶体管的栅极设置为VDD状态，将其他第二晶体管的栅极设置为VSS状态。
例如图6所示，控制电路包括TCAM的Bit Cell，每个TCAM的Bit Cell左侧与第二晶体管的栅极连接的Data Cell，右侧与第二晶体管的栅极连接的Mask Cell。BIST电路确定控制电路中N0端所属的晶体管组1、NX0端所属的晶体管组2、N1端所属的晶体管组3、N2端所属的晶体管组4和NX端所属的晶体管组5满足模拟ML放电的条件。
BIST电路从晶体管组1-5中选择一个晶体管组，如选择晶体管组2，将晶体管组2连接的Data cell存储的值设置为1，将除晶体管组2连接的Data cell外的其他Data cell或Mask Cell存储的值设置为0。
这样，实现了将所选择的晶体管组中第二晶体管的栅极设置为VDD状态，将控制电路中其他第二晶体管的栅极设置为VSS状态。后续使用中，该芯片中DML通过NX0端所属的晶体管组2模拟ML放电，以控制CAM锁存。
在本申请的一个实施例中，本申请实施例还提供了一种芯片测试方法，如图9所示，该方法中，步骤S72可以细化为S721-S723。
步骤S721，通过DSL，向每个第一晶体管的栅极提供预设时长的高电平信号。
步骤S722，若获得CAM中锁存单元的时钟引脚的时钟信号，则确定高目标晶体管组所对应的DML的第一电平反转结果，第一电平反转结果指示当前DML的电平状态反转。
步骤S723，若未获得CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的DML的第二电平反转结果，第二电平反转结果指示当前DML的电平状态未反转。
本申请实施例中，当BIST电路获得了CAM中锁存单元的时钟引脚的时钟信号时，可以确定DML的电平状态已拉低至VSS状态。若BIST电路未获得CAM中锁存单元的时钟引脚的时钟信号，则确定DML的电平状态未拉低至VSS状态。
具体参见上述图3部分描述：BIST电路通过DSL，向每个第一晶体管的栅极提供预设时长的VDD信号。之后，DML开始放电。若BIST电路提供预设时长的VDD信号后，DML放电结束，则CAM中的控制逻辑电路通过锁存单元的CK引脚，向锁存单元发送时钟信号。若BIST电路提供预设时长的VDD信号后，DML放电未结束，则CAM中的控制逻辑电路不会向锁存单元发送时钟信号。
因此，当BIST电路获得时钟信号时，确定目标晶体管组所对应的DML的第一电平反转结果，第一电平反转结果指示当前DML的电平状态反转。当BIST电路未获得时钟信号时，确定目标晶体管组所对应的DML的第二电平反转结果，第二电平反转结果指示当前DML的电平状态未反转。
本申请实施例，通过时钟信号可以快速简便的确定出DML的电平状态是否发生反转，提高了满足模拟ML放电的条件的晶体管组的确定效率，简化了操作的复杂度。
下面结合图10所示的芯片，对本申请实施例提供的芯片测试方法进行详细说明。为图示清晰，图10中，以3个BIST电路分别与SL、DSL以及锁存单元的时钟引脚和输出引脚连接，这3个BIST电路实际为同一电路。ML和DML预充到VDD状态。CAM包括w行Bit Cell，每行包括B个Bit Cell。控制电路包括X个Bit Cell。X和B的差值小于预设阈值，以实现控制电路与每个ML的阻抗匹配。
BIST电路接收到测试信号后，将控制电路的N0端所属的晶体管组连接的DataCell存储的值设置为1，其他Data Cell或Mask Cell存储的值设置为0；通过搜索密钥控制逻辑，向B条查找信号线SL/SLX输入预设电平信号；同时，向DSL输入预设时长的VDD信号。
对于CAM，每行的多个Bit Cell同时基于获取到的预设电平信号执行比较操作。当一行的多个Bit Cell中有一个Bit Cell获得的查找信号和该Bit Cell中存储的信号不一致时，该行的多个Bit Cell连接的ML的电平状态拉低至VSS状态；当一行的所有Bit Cell获得的查找信号和CAM Cell中存储的信号均一致，该行的多个Bit Cell连接的ML的电平状态保持不变。
对于控制电路，N0端收到来自DSL的VDD信号，即收到信号值“1”后，由于N0端收到信号值“1”与N0端所属的晶体管组连接的Data Cell存储的信号值“1”一致，因此，DML开始通过N0端所属的晶体管组放电。
当BIST电路向DSL输入预设时长的VDD信号后，DML放电结束，DML的电平状态拉低至了VSS状态。此时，CAM中的控制逻辑电路收到DML的电平状态拉低至了VSS状态的信号，进而通过CAM中锁存单元的时钟引脚，向CAM中的锁存单元发送时钟信号。CAM中的锁存单元在接收到时钟信号后，锁存比较结果。另外，BIST电路获得锁存单元的时钟引脚的时钟信号，以及获得CAM锁存的比较结果。
当BIST电路向DSL输入预设时长的VDD信号后，DML放电未结束，DML的电平状态未拉低至VSS状态。此时，CAM中的控制逻辑电路未收到DML的电平状态拉低至VSS状态的信号，也就不会通过CAM中锁存单元的时钟引脚，向CAM中的锁存单元发送时钟信号。CAM中的锁存单元也不会锁存比较结果。此时，BIST电路未获得锁存单元的时钟引脚的时钟信号，也不需要获得CAM锁存的比较结果。
当未获得锁存单元的时钟引脚的时钟信号时，BIST电路确定N0端所属的晶体管组不满足模拟ML放电的条件；
当获得锁存单元的时钟引脚的时钟信号时，BIST电路通过锁存单元的输出引脚获取比较结果，且确定锁存的比较结果错误时，确定N0端所属的晶体管组不满足模拟ML放电的条件；
当获得锁存单元的时钟引脚的时钟信号时，BIST电路通过锁存单元的输出引脚获取比较结果，且确定锁存的比较结果正确时，确定N0端所属的晶体管组满足模拟ML放电的条件。
之后，BIST电路将控制电路的NX0端所属的晶体管组、N1端所属的晶体管组、NX1端所属的晶体管组、…或NXX端所属的晶体管组连接的Data Cell或Mask Cell存储的值分别设置为1，其他Data Cell或Mask Cell存储的值设置为0；通过搜索密钥控制逻辑，向B条查找信号线SL/SLX输入预设电平信号；同时，向DSL输入预设时长的VDD信号。BIST电路分别测试NX0端所属的晶体管组、N1端所属的晶体管组、NX1端所属的晶体管组、…或NXX端所属的晶体管组是否满足模拟ML放电的条件。具体的测试过程可参见上述N0端所属的晶体管组的测试过程，此处不再赘述。
在确定了满足模拟ML放电的条件的所有晶体管组后，BIST电路可从多个满足模拟ML放电的条件的晶体管组中，随机的选择一个晶体管组，将所选择的晶体管组连接的DataCell或Mask Cell存储的值设置为1，其他Data Cell或Mask Cell存储的值设置为0。
这样，后续DML就可以基于所选择的一个晶体管组，模拟ML放电，以控制CAM锁存。有效的避免使得DML放电速度过快或过慢的晶体管的影响，提高了控制比较操作的时序的准确性，提高了锁存比较结果的准确性，降低了CAM的锁存延迟，满足了芯片的工作频率和延迟要求。
基于上述芯片测试方法，本申请实施例还提供了一种芯片测试装置，如图11所示，芯片包括CAM和与CAM连接的控制电路，控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与DSL连接，且每个第一晶体管的另两极分别与所属组内的第二晶体管的一极和DML连接，每两个第二晶体管的栅极分别与一个位存储单元连接，每个第二晶体管的另一极接地。该芯片测试装置包括：
第一设置模块111，用于将一个第二晶体管的栅极设置为高电平状态；
第一供电模块112，用于通过DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的DML的电平反转结果，目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
第二供电模块113，用于通过CAM中的查找信号线SL，向CAM中的每个位存储单元提供预设电平信号；
处理模块114，用于：
当电平反转结果表明当前DML的电平状态未反转时，确定目标晶体管组不满足模拟ML放电的条件；
当电平反转结果表明当前DML的电平状态反转时，获取CAM锁存的比较结果；当基于预设电平信号确定比较结果错误时，确定目标晶体管组不满足模拟ML放电的条件；
当电平反转结果表明当前DML的电平状态反转时，获取CAM锁存的比较结果；当基于预设电平信号确定比较结果正确时，确定目标晶体管组满足模拟ML放电的条件。
一个可选的实施例中，该芯片测试装置还可以包括：
选择模块，用于若控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则从多个目标晶体管组中选择一个目标晶体管组；
第二设置模块，用于将所选择的目标晶体管组中第二晶体管的栅极设置为高电平状态，将其他第二晶体管的栅极设置为低电平状态。
一个可选的实施例中，第一供电模块112，具体可以用于：
通过DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；
若获得CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的DML的第一电平反转结果，第一电平反转结果指示当前DML的电平状态反转；
若未获得CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的DML的第二电平反转结果，第二电平反转结果指示当前DML的电平状态未反转。
一个可选的实施例中，预设时长为芯片小于最小工作周期对应的时长。
本申请实施例提供的技术方案中，以一个第一晶体管和该第一晶体管连接的第二晶体管为一个晶体管组。对于控制电路中与DML连接的每个第一晶体管，其栅极均与DSL连接，将控制电路中任一个第二晶体管的栅极设置为VDD状态。这种情况下，通过DSL提供预设时长的高电平信号，来对DML的放电时间进行控制。
若提供预设时长的高电平信号后，DML放电未结束，即DML的电平状态未反转，则可以确定通过该第二晶体管所属的晶体管组来实现DML模拟ML放电，DML的放电速度过慢。因为，放电预设时长后，DML的放电仍未结束。因此，该第二晶体管所属的晶体管组不满足模拟ML放电的条件，即该第二晶体管所属的晶体管组不适合于DML模拟ML放电。
若提供预设时长的高电平信号后，DML放电结束，即DML的电平状态反转，但是CAM锁存的比较结果错误，则可以确定通过该第二晶体管所属的晶体管组来实现DML模拟ML放电，在ML放电未放电结束的情况下，DML的放电已结束，DML的放电速度过快。因此，该第二晶体管所属的晶体管组不满足模拟ML放电的条件，即该第二晶体管所属的晶体管组不适合于DML模拟ML放电。
若提供预设时长的高电平信号后，DML放电结束，即DML的电平状态反转，并且，CAM锁存的比较结果正确，则可以确定通过该第二晶体管所属的晶体管组来实现DML模拟ML放电，DML的放电速度合适，该第二晶体管所属的晶体管组满足模拟ML放电的条件，即该第二晶体管所属的晶体管组适合于DML模拟ML放电。
可见，通过本申请实施例提供的技术方案，可以对控制电路中的每一个晶体管组进行测试，确定该晶体管组是否适合于DML模拟ML放电。进而可以实现从多个晶体管组中，选择出适合于DML模拟ML放电的一个晶体管组。这可以有效的避免使得DML放电速度过快或过慢的晶体管的影响，提高了控制比较操作的时序的准确性，提高了锁存比较结果的准确性，降低了CAM的锁存延迟，满足了芯片的工作频率和延迟要求。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。凡在本申请的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本申请的保护范围内。

Claims (11)

1.一种芯片测试方法，所述芯片包括内容寻址存储器CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每两个第二晶体管的栅极分别与一个位存储单元连接；每个第一晶体管除栅极外的源极和漏极分别与所属组内的第二晶体管的漏极和模拟匹配信号线DML连接，每个第二晶体管的源极接地；或者，每个第一晶体管除栅极外的漏极和源极分别与所属组内的第二晶体管的源极和模拟匹配信号线DML连接，每个第二晶体管的漏极接地；
所述CAM中的匹配信号线ML和所述控制电路中的DML处于高电平状态，其特征在于，每个第一晶体管的栅极与模拟查找信号线DSL连接；所述方法包括：
将一个第二晶体管的栅极设置为高电平状态；
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
通过所述CAM中的查找信号线SL，向所述CAM中的每个位存储单元提供预设电平信号；
当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模拟ML放电的条件。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
若所述控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则从所述多个目标晶体管组中选择一个目标晶体管组；
将所选择的目标晶体管组中第二晶体管的栅极设置为高电平状态，将其他第二晶体管的栅极设置为低电平状态。
3.根据权利要求1所述的方法，其特征在于，所述通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果的步骤，包括：
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；
若获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的所述DML的第一电平反转结果，所述第一电平反转结果指示当前所述DML的电平状态反转；
若未获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定所述目标晶体管组所对应的所述DML的第二电平反转结果，所述第二电平反转结果指示当前所述DML的电平状态未反转。
4.根据权利要求1-3任一项所述的方法，其特征在于，所述预设时长小于所述芯片的最小工作周期对应的时长。
5.一种芯片测试装置，其特征在于，所述芯片包括内容寻址存储器CAM和与所述CAM连接的控制电路；所述控制电路包括多个晶体管组，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与模拟查找信号线DSL连接，每两个第二晶体管的栅极分别与一个位存储单元连接；每两个第二晶体管的栅极分别与一个位存储单元连接；每个第一晶体管除栅极外的源极和漏极分别与所属组内的第二晶体管的漏极和模拟匹配信号线DML连接，每个第二晶体管的源极接地；或者，每个第一晶体管除栅极外的漏极和源极分别与所属组内的第二晶体管的源极和模拟匹配信号线DML连接，每个第二晶体管的漏极接地；
所述CAM中的匹配信号线ML和所述控制电路中的DML处于高电平状态；所述装置包括：
第一设置模块，用于将一个第二晶体管的栅极设置为高电平状态；
第一供电模块，用于通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号，获得目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
第二供电模块，用于通过所述CAM中的查找信号线SL，向所述CAM中的每个位存储单元提供预设电平信号；
处理模块，用于：
当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模拟ML放电的条件。
6.根据权利要求5所述的装置，其特征在于，所述装置还包括：
选择模块，用于若所述控制电路中包括多个目标晶体管组满足模拟ML放电的条件，则从所述多个目标晶体管组中选择一个目标晶体管组；
第二设置模块，用于将所选择的目标晶体管组中第二晶体管的栅极设置为高电平状态，将其他第二晶体管的栅极设置为低电平状态。
7.根据权利要求5所述的装置，其特征在于，所述第一供电模块，具体用于：
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；
若获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定目标晶体管组所对应的所述DML的第一电平反转结果，所述第一电平反转结果指示当前所述DML的电平状态反转；
若未获得所述CAM中锁存单元的时钟引脚的时钟信号，则确定所述目标晶体管组所对应的所述DML的第二电平反转结果，所述第二电平反转结果指示当前所述DML的电平状态未反转。
8.根据权利要求5-7任一项所述的装置，其特征在于，所述预设时长小于所述芯片的最小工作周期对应的时长。
9.一种控制电路，其特征在于，所述控制电路包括模拟查找信号线DSL、模拟匹配信号线DML、多个位存储单元和多个晶体管组；
其中，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与所述DSL连接，每两个第二晶体管的栅极分别与一个位存储单元连接；
第一晶体管除栅极外的源极和漏极分别与所属组内的第二晶体管的漏极和模拟匹配信号线DML连接，每个第二晶体管的源极接地；或者，每个第一晶体管除栅极外的漏极和源极分别与所属组内的第二晶体管的源极和模拟匹配信号线DML连接，每个第二晶体管的漏极接地。
10.一种芯片，其特征在于，所述芯片包括内容寻址存储器CAM和与所述CAM连接的控制电路；
所述控制电路包括模拟查找信号线DSL、模拟匹配信号线DML、多个位存储单元和多个晶体管组；
其中，每个晶体管组包括一个第一晶体管和一个第二晶体管；每个第一晶体管的栅极与所述DSL连接，每两个第二晶体管的栅极分别与一个位存储单元连接；
每个第一晶体管除栅极外的源极和漏极分别与所属组内的第二晶体管的漏极和模拟匹配信号线DML连接，每个第二晶体管的源极接地；或者，每个第一晶体管除栅极外的漏极和源极分别与所属组内的第二晶体管的源极和模拟匹配信号线DML连接，每个第二晶体管的漏极接地。
11.根据权利要求10所述的芯片，其特征在于，所述芯片还包括内建自测试BIST电路；所述BIST电路分别与所述DSL、查找信号线SL和所述CAM中锁存单元的时钟引脚连接；
所述BIST电路，用于：
将一个第二晶体管的栅极设置为高电平状态；
通过所述DSL，向每个第一晶体管的栅极提供预设时长的高电平信号；基于是否获得所述CAM中锁存单元的时钟引脚的时钟信号，确定目标晶体管组所对应的所述DML的电平反转结果，所述目标晶体管组包括栅极处于高电平状态的第二晶体管和该第二晶体管连接的第一晶体管；
通过所述CAM中的SL，向所述CAM中的每个位存储单元提供预设电平信号；
当所述电平反转结果表明当前所述DML的电平状态未反转时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果错误时，确定所述目标晶体管组不满足模拟ML放电的条件；
当所述电平反转结果表明当前所述DML的电平状态反转时，获取所述CAM锁存的比较结果；当基于所述预设电平信号确定所述比较结果正确时，确定所述目标晶体管组满足模拟ML放电的条件。
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