ITUB20152310A1

ITUB20152310A1 - Regolatore per polarizzare un elemento interruttore di un buffer di pagina di una memoria non volatile

Info

Publication number: ITUB20152310A1
Application number: ITUB2015A002310A
Authority: IT
Inventors: Alessandro Sanasi
Original assignee: Sk Hynix Inc
Priority date: 2015-07-20
Filing date: 2015-07-20
Publication date: 2017-01-20
Also published as: US20170025180A1; US9697906B2; KR20170010719A

Description

DESCRIZIONE

CAMPO DELL'INVENZIONE

La presente descrizione si riferisce a un regolatore per polarizzare un elemento interruttore di un buffer di pagina di una memoria non volatile.

La descrizione particolarmente, ma non esclusivamente, si riferisce a un regolatore per regolare la tensione di polarizzazione dell'elemento interruttore del buffer di pagina di una memoria non volatile in base alle informazioni di indirizzo fomite in ingresso, capace di riflettere i differen ti valori resistivi delle bit- line in funzione della zona di indirizzo alla quale appartiene l'indirizzo fornito in ingresso.

BACKGROUND DELL’INVENZIONE

Fra i vari tipi di dispositivi di memoria flash, i dispositivi di memoria flash di tipo NAND sono sempre più utilizzati come mezzi di memorizzazione dati ad alta capacità. Ciascuna cella di una memoria flash deve essere programmata per memorizzare informazioni intrappolando elettroni nella gate flottante. L'operazione di programmazione è realizzata forzando una forte tensione positiva sulla gate di controllo per forzare una corrente a scorrere dal canale attraverso la gate flottante alla gate di controllo, che è il cosiddetto effetto "Fowler Nordheim Tunneling". Un terminale della gate di controllo è collegato a una word-line della memoria flash e una tensione è fornita al terminale della gate di controllo attraverso la word-line. Ciascuna cella di memoria può memorizzare un singolo bit nel qual caso è chiamata cella di memoria a singolo livello (SLC), o alternativamente, ciascuna cella può memorizzare più bit nel qual caso è chiamata cella di memoria multilivello (MLC). In entrambe le celle SLC e MLC, le informazioni memorizzate in ciascuna cella sono definite da una corrispondente tensione di soglia della cella di memoria.

Figura 1 è uno schema a blocchi di un esempio di un dispositivo di memoria flash. Il dispositivo 100 di memoria flash di questo esempio comprende una matinee 20 di celle di memoria, un blocco 30 di buffer di pagina, un circuito 40 di ingresso/ uscita dati, un decodificatore 10 di riga. La matrice 20 di celle di memoria è collegata al blocco 30 di buffer di pagina attraverso bit-line BL ed è collegata al decodificatore 10 di riga attraverso word-line WL e una linea conduttiva aggiuntiva. La linea conduttiva aggiuntiva può essere, per esempio, una linea di selezione di drain o una linea di selezione di source per indirizzare una stringa specifica. La matrice 20 di celle di memoria include una pluralità di stringhe, ciascuna che include una pluralità di celie di memoria. Ciascuna cella di memoria, vale a dire la gate flottante di ciascun transistore di memoria, memorizza i dati trasferiti dal blocco 30 di buffer di pagina sotto il controllo del decodificatore 10 di riga e trasferisce i dati memorizzati al blocco 30 di buffer di pagina sotto il controllo del decodificatore 10 di riga. Le celle di memoria sono disposte in corrispondenza delle intersezioni della pluralità di bit-line BL e della pluralità di word-line WL, rispettivamente.

Il blocco 30 di buffer di pagina è collegato alla matrice 20 di celle di memoria attraverso le bit-line BL ed è collegato al circuito 40 di ingresso /uscito dati attraverso le stesse. Il blocco 30 di buffer di pagina imposta le bit-line BL durante le operazioni di programmazione, lettura e cancellazione e rileva i dati memorizzati in ciascuna cella di memoria della matrice 20 di celle di memoria durante l'operazione di lettura. Il circuito 40 di ingresso/uscita dati è collegato al blocco 30 di buffer di pagina, il circuito 40 di ingresso/uscita dati scambia dati DATA con un dispositivo esterno. Il circuito 40 di ingresso/uscita dati trasferisce dati da scrivere al blocco 30 di buffer di pagina prima dell'operazione di scrittura. Il circuito 40 di ingresso/uscita dati può includere componenti, quali un buffer dati e una pass gate di colonna, che sono ben noti nella tecnica.

Il decodificatore 10 di riga è collegato alla matrice 20 di celle di memoria. Il decodificatore 10 di riga riceve un indirizzo esterno ADDR per selezionare le word-line WLl-WLm. Il decodificatore 10 di riga è capace di forzare la linea di selezione di source e la linea di selezione di drain della stringa alla quale appartengono le celle indirizzate. Il decodificatore 10 di riga può applicare varie tensioni, quali una tensione di programmazione, una tensione di passaggio, una tensione di lettura e una tensione di massa, alle word-line WL in funzione dei modi operativi della matrice 20 di celle di memoria.

Figura 2 è uno schema a blocchi di una matrice 20 di celle di memoria della memoria flash di figura 1.

La matrice 20 di celle di memoria include una pluralità di blocchi 50. Ciascun blocco 50 include una pluralità di stringhe 60. Ciascuna stringa include una pluralità di celle di memoria nelle quali sono memorizzati i dati. Le celle di memoria sono disposte in corrispondenza delle intersezioni della pluralità di bit-line BLO~BLm e della pluralità di word-line WLQ-WLr+k-1, rispettivamente. Le stringhe possono essere selezionate o deselezionate dalla linea di selezione di drain, per esempio DSLO, DSLj, DSLn e dalla linea di selezione di source, per esempio SSLO, SSLj, SSLn. Le bit-line BLO~BLm della matrice 20 di celle di memoria sono collegate al blocco 30 di buffer di pagina di figura 1 . Le word-line WL, le linee di selezione di drain DSL e le linee di selezione di source SSL sono collegate al decodificatore 10 di riga di figura 1.

Figura 3 mostra una struttura dettagliata di rispettive stringhe e celie di memoria nella matrice di celle di memoria di figura 2.

Figura 3 mostra quattro stringhe 60. Ciascuna stringa 60 include una pluralità di celle 70 di memoria nelle quali sono memorizzati i dati. Nellesempio di figura 3, una stringa include quattro celle di memoria, ma il numero di celle di memoria incluse in una stringa può variare in funzione del progetto. Le celle 70 di memoria sono disposte in corrispondenza delle intersezioni della pluralità di bit-line BLO, BL1 e della pluralità di word-line WL0-WL7, rispettivamente. Le stringhe possono essere selezionate o deselezionate dalla linea di selezione di drain, per esempio DSLO, DSL1 e dalla linea di selezione di source, per esempio SSLO, SSL1. Le bit-line BLO, BL1 della matrice 20 di celle di memoria sono collegate al blocco 30 di buffer di pagina di figura 1. Le word-line WL0-WL7, le linee di selezione di drain DSLO, DSL1 e le linee di selezione di source SSLO, SSL1 sono collegate al decodificatore 10 di riga di figura 2.

La linea di selezione di drain DSLO o DSL1 è collegata alla gate del transistore di selezione di drain DST di ciascuna stringa. La linea di selezione di source SSLO o SSL! è collegata alla gate del transistore di selezione di source SST di ciascuna stringa. Per far sì che una stringa specifica sia pilotata dalla hit-line, può essere applicata una tensione alta alla gate di SST e DST per accenderli. Grazie al transistore di selezione di drain DST, al transistore di selezione di source SST, alla linea di selezione di source SSL, alla linea di selezione di drain DSL, stringhe specifiche che appartengono alla stessa riga possono essere scelte specificamente per effettuare un'operazione per esempio di programmazione, cancellazione e lettura. Le altre stringhe, che non sono selezionate per l'operazione, sono disaccoppiate dalle bit-line applicando una tensione bassa alle gate dei rispettivi DST e SST di tali stringhe.

Figura 4A mostra schematicamente uno schema a blocchi dei buffer di pagina c del circuito di ingresso /uscita (I/O) dati di figura 1. Figura 4B mostra uno schema circuitale dettagliato del buffer di pagina di figura 4A.

Ciascun buffer di pagina 400, 401, 402 è collegato alle bit- fine corrispondenti che passano attraverso la matrice 20 di celle di memoria. Il buffer di pagina 400, 401, 402 imposta la bit-line corrispondente BL durante le operazioni di programmazione, lettura e cancellazione e rileva i dati memorizzati in ciascuna cella di memoria della matrice 20 dì celle di memoria durante l'operazione di lettura. Il circuito 40 di ingresso/uscita (I/O) dati è collegato al blocco 30 di buffer di pagina.

Il buffer di pagina 400 di figura 4B comprende un primo transistore MNOS NI 410, un transistore PMOS PI 420, un secondo transistore NMOS N2 430 e un latch 440. Gli elementi circuitali non necessari per spiegare il funzionamento sono omessi dal disegno.

La tensione PBSENSE è applicata alla gate del primo transistore NMOS NI. Il transistore PMOS PI funge da pompa di carica per fornire una tensione alta al drain del primo transistore NMOS NI quando è richiesto un caricamento della bit- line BL0. Il secondo transistore N2 è utilizzato per accendere e spegnere il latch 440 fra la fase dì precarica e la fase di rilevamento delle bit-line.

Un buffer di pagina può essere collegato a una pluralità dì bitline, per esempio, due bit-line che includono una bit-line pari e una bitline dispari (non mostrate). In questo caso, due transistori di commutazione possono essere disposti fra il primo transistore NMOS NI e le due bit-line. In altre parole, un transistore di commutazione della bit-line dispari può essere disposto fra il primo transistore NMOS N I e la bit-line dispari e un transistore di commutazione della bit- line pari può essere disposto fra il primo transistore NMOS NI e la bit-line pari. Per semplicità di spiegazione, il transistore di commutazione della bitline dispari e il transistore di commutazione della bit-line pari non sono mostrati nelle figure.

Poiché la densità delle celle di memoria aumenta costantemente per memorizzare più dati in una data area, la distanza o pitch fra le bit-line BL, è drasticamente ridotta e la larghezza delle bitline BL diventa sempre più piccola, causando quindi resistenze delle bit-line BL più alte. Questi alti valori di resistenza non sono trascurabili per l'operazione di lettura di una memoria flash, perché introducono condizioni di polarizzazione differenti per il funzionamento della memoria. Particolarmente, quando è utilizzato io schema MLC (cella multilivello), che richiede un controllo più sofisticato, una polarizzazione sbagliata può risultare in un incremento di errori di lettura. Inoltre, quando la memoria flash invecchia, la tensione di soglia di ciascuna cella può deviare leggermente dal valore desiderato, cosa che causa anche errori di lettura.

Di conseguenza, è necessario un metodo nuovo per un controllo preciso dell'operazione di lettura di una memoria flash.

SOMMARIO DELL'INVENZIONE

Le forme di realizzazione dell' invenzione sono dirette a un regolatore per regolare la tensione di polarizzazione dell'elemento interruttore del buffer di pagina di una memoria non volatile in base alle informazioni di indirizzo fomite in ingresso, capace di riflettere i differenti valori resistivi delle bit-line in funzione della zona di indirizzo alla quale appartiene l'indirizzo fornito in ingresso.

In una forma di realizzazione dell'invenzione, un blocco di controllo per il dispositivo di memoria flash include una look-up table e una logica di abbinamento. La look-up table può memorizzare una pluralità di zone di indirizzo. La logica di abbinamento può abbinare una zona di indirizzo fra la pluralità di zone di indirizzo in base a un indirizzo di riga fornito in ingresso. La logica di abbinamento può fornire una tensione di polarizzazione aireìemento interruttore che accoppia la bit-line al corrispondente buffer di pagina per l'operazione di lettura delia memoria flash. La tensione di polarizzazione può essere determinata in base a un valore di tensione che corrisponde alla zona di indirizzo abbinata.

L'elemento interruttore può essere un transistore di tipo n. La tensione di polarizzazione può essere fornita alla gate del transistore.

BREVE DESCRIZIONE DEI DISEGNI

Le caratteristiche e i vantaggi della divulgazione saranno evidenti dalla descrizione seguente delle forme di realizzazione della stessa date a titolo di esempio indicativo e non limitativo in riferimento ai disegni annessi, nei quali

Figura 1 è uno schema a blocchi di un esempio di un dispositivo di memoria flash.

Figura 2 è uno schema a blocchi di una matrice di celle di memoria della memoria flash di figura 1.

Figura 3 mostra una struttura dettagliata di stringhe e di celle di memoria nella matrice di celle di memoria di figura 2.

Figura 4A mostra schematicamente uno schema a blocchi dei buffer di pagina e del circuito di I/O dati di figura 1.

Figura 4B mostra uno schema circuitale dettagliato del buffer di pagina di figura 4A.

Figura 5A mostra una stringa selezionata 60 nella matrice 20 di celle di memoria e un buffer di pagina 400 collegato alla stringa selezionata 60.

Figura 5B mostra uno schema circuitale equivalente di figura 5A, che riflette la resistenza delle bit-line.

Figura 5C mostra i valori di tensione forniti a ciascuna wordline della stringa durante la fase di valutazione dell'operazione di lettura.

Figura 6A mostra schematicamente la caratteristica I-V del transistore.

Figura 6B mostra un diagramma temporale deH'operazione di lettura della memoria flash.

Figura 7 A mostra una distribuzione di tensioni di soglia di livelli a 3 bit.

Figura 7B mostra una distribuzione di tensione di soglia secondo il bit LSB di figura 7A.

Figura 8 è uno schema a blocchi della memoria flash secondo una forma di realizzazione.

Le figure 9A e 9B mostrano le look-up table secondo la forma di realizzazione.

Figura 10 mostra uno schema a blocchi circuitale a livello logico del blocco di abbinamento 810 della forma di realizzazione.

DESCRIZIONE DETTAGLIATA DELLE FORME DI REALIZZAZIONE

Esempi di forme di realizzazione della presente invenzione saranno descritti dettagliatamente qui sotto in riferimento ai disegni accompagnatori. Mentre la presente invenzione è mostrata e descritta in relazione a esempi di forme di realizzazione della stessa, sarà evidente all'esperto della tecnica che possono essere apportate varie modifiche senza allontanarsi dallo spirito e dalla portata dell'invenzione. I termini e le parole utilizzate nella descrizione e nelle rivendicazioni non andrebbero interpretati con il loro significato ordinario o da dizionario. In base al principio che l'inventore può definire il concetto di un termine adatto a descrivere la propria invenzione nel modo migliore, esso andrebbe interpretato come un significato e concetti che sono conformi all'idea tecnica della presente invenzione. Inoltre, le descrizioni dettagliate delle costruzioni ben note nella tecnica possono essere omesse per evitare di complicare inutilmente la sostanza della presente invenzione.

Nei disegni, caratteristiche corrispondenti sono identificate dagli stessi numeri di riferimento.

La stringa selezionata 60 include un transistore DST di selezione di drain la cui gate è collegata a una linea di selezione di drain DSL0, un transistore SST di selezione di source la cui gate è collegata alla linea di selezione di source SSL0. Una tensione alta è fornita a DSL0 e SSL0, rispettivamente, per collegare la stringa selezionata alla corrispondente bit-line BL0. La stringa selezionata è una stringa che è selezionata dal decodificatore 10 di riga di figura 1 per l'operazione di programmazione o di lettura.

I transistori 70 0~70 -k di cella sono collegati in serie tra loro. Le gate dei transistori di cella sono collegati alle corrispondenti wordline WLO~WLk. Il drain del primo transistore 70-0 di cella è collegato al source del transistore OSLO di selezione di drain. Il scorce dell'ultimo transistore 70- k di cella è collegato al drain del transistore SST di selezione di source.

Quando è selezionata una specifica stringa 60 fra le stringhe accoppiate a una stessa bit-line, le altre stringhe sono deselezionate, cioè disaccoppiate, dalla bit-line applicando una tensione bassa ai loro transistori di selezione di drain e transistori di selezione di source. Di conseguenza, tutte le altre stringhe nei blocchi indicati come 500 e 510 in figura 5A sono disaccoppiate elettricamente dalle bit-line.

A causa di una resistenza della bit-line non trascurabile, il circuito può essere modellato come in figura 5B.

Figura 5B mostra uno schema circuitale equivalente a figura 5A, che riflette la resistenza delle bit-line.

Una prima resistenza equivalente Reql può essere modellata come interposta fra la stringa selezionata 60 e il buffer di pagina 400. La prima resistenza equivalente Reql può essere variata in funzione della distanza della stringa selezionata 60 dal buffer di pagina 400. Vale a dire, più grande diventa la distanza fra la stringa selezionata 60 e il buffer di pagina 400, più alta diventa la prima resistenza equivalente Reql. Più piccola diventa la distanza fra la stringa selezionata 60 e il buffer di pagina 400, più piccola è la prima resistenza equivalente Reql. Di conseguenza, la prima resistenza equivalente Reql varia in funzione della posizione deU'indìrizzo fornito in ingresso per accedere alla matrice di celle di memoria. Specificamente, la prima resistenza equivalente Reql varia in funzione della sua posizione nella direzione verticale, cioè della colonna o direzione Y nella matrice 20 di celle di memoria.

Secondo il modello, si può considerare una capacità parassita Cpar come inserita in corrispondenza del nodo Np fra la prima resistenza Reql e il buffer di pagina 400.

Figura 6B mostra un diagramma temporale dell'operazione di lettura della memoria flash. Il funzionamento delle celle di memoria sarà spiegato con riferimento alle figure 4B, 5B, 5C, 6B assieme.

Nell'operazione di lettura delle celle di memoria, inizialmente la bit-line, olla quale è collegata la stringa, è precaricata, durante la cosiddetta fase di pre carica. Per precaricare, il primo transistore PMOS PI del buffer di pagina 400 in figura 4B è acceso applicando una tensione bassa Prechar alla gate di PI. Una prima tensione VI è applicata alla gate del primo transistore NMOS NI, indicala anche come linea PBSENSE, come mostrato in figura 6B. Poi, la tensione Vch ai capi della capacità parassita collegata al source del primo transistore NMOS NI di figura 5B, viene aumentata fino a Vl-Vth, dove Vth è una tensione di soglia del primo transistore NMOS N I, come mostrato in figura 6B. Veli non supera Vl-Vth, perché nel momento in cui Vch superasse Vl-Vth, il primo transistore NI sarebbe spento facendo scendere Vch sotto a VI Vth. Durante la fase di precarica, il secondo transistore NMOS N2 di figura 4B è spento, perchè il latch 440 è utilizzato per rilevare la tensione della bit-line dopo la valutazione.

Dopo la fase di precarica, al tempo tl di figura 6B, comincia una fase di valutazione della bit-line. La tensione VPSENSE diventa 0 per disaccoppiare il buffer di pagina 400 dalla bit- line BLO di figura 5B. La tensione Vch ai capi della capacità parassita Cpar comincia a scaricarsi. L'operazione sarà spiegata dettagliatamente in riferimento a figura 5C.

Figura 5C mostra un valore di tensione fornito a ciascuna word-line di una stringa durante la fase di valutazione delfoperazione di lettura. In figura 5C, si assume che vi siano otto transistori di cella, cioè k = 7, in ciascuna stringa, ma la forma di realizzazione non è limitata alla stessa.

Come mostrato in figura 5C, una tensione High è fornita alla gate del transistore OSLO di selezione di drain e del transistore SSLO di selezione di source per farli condurre. La tensione di passaggio Vpass è applicata alla gate dei transistori di cella che non sono letti. Il valore della tensione di passaggio Vpass è determinato in modo da essere abbastanza alto da far condurre il corrispondente transistore di cella, indipendentemente dagli elettroni intrappolati nella sua gate flottante. Tuttavia, il valore della tensione di passaggio Vpass può non può essere troppo alto da influenzare gli elettroni intrappolati nella gate flottante di ciascun transistore di cella. La tensione di lettura Vread è fornita al transistore 550 di cella che deve essere letto.

Se la tensione g&te-source del transistore 550 di cella in corso di lettura e quindi determinata dalla tensione di lettura Vread è maggiore della tensione di soglia del transistore 550 di cella, la stringa selezionata 60 è resa conduttiva e scarica la bit-line BLO, come nel grafico 610 di figura 6B. Se la tensione di gate-source del transistore 550 di cella in corso di lettura e quindi determinata dalla tensione di lettura Vread è minore della tensione di soglia dei transistore 550 di cella letta, la stringa selezionata 60 non è conduttiva a causa della tensione di gate bassa fornita al transistore 550 di cella letta. In questo caso, si suppone che la bit-line BLO non sia scaricata, ma nella situazione pratica, essa si scarica leggermente a causa di una corrente di leakage.

Dopo che la fase di valutazione termina al tempo t2 in figura 6B, la tensione della bit-line BLO può essere rilevata, per esempio, fornendo una seconda tensione V2 come PBSENSE alla gate del primo transistore JMMOS ΝΊ di figura 4B e accendendo il secondo transistore NMOS N2 per accoppiare il latch 400 alla bit-line.

All'inizio della fase di valutazione, al tempo tl, la tensione Vtop del nodo di drain superiore DI è legata alla tensione della bit. -line, cioè la tensione Vch ai capi della capacità parassita Cpar, alla prima resistenza equivalente Reql, alla tensione drain-source VDS_a del selettore di drain DST, alle tensioni drain-source VSD0~VDSk dei transistori di cella e alla tensione drain-source della selezione di source SST, eoe.

A causa della caratteristica I-V del transistore come mostrato in figura 6A, la tensione drain-source di un transistore varia molto quando varia una piccola quantità di corrente che lo attraversa. Poiché la quantità di corrente che attraversa la prima resistenza equivalente Reql e i transistori è la stessa, le tensioni drain-source dei transistori sono fortemente influenzate dalla resistenza equivalente Reql. In altre parole, la tensione Vtop del nodo di drain superiore DI in figura 5B diventa più grande quando la caduta di tensione sulla resistenza equivalente Reql è minore, mentre la tensione Vtop del nodo di drain superiore DI diventa più piccola quando la caduta di tensione sulla resistenza equivalente Reql è maggiore.

La tensione Vtop del nodo di drain superiore DI influenza anche le tensioni drain- source dei transistori nella strìnga selezionata 60. Per esempio, la tensione Vsr di source del transistore 550 di cella letta in figura 5C è la somma delle tensioni di drain-source VDSJb, VDS7, VDS6, VDS5 e VDS4. La tensione Vsr di source del transistore 550 di cella letta dipende dalla tensione Vtop del nodo di drain superiore DI. Questo perché la variazione della tensione Vtop influenza in modo diviso le differenze di tensione source -drain di ciascun transistore di cella. In altre parole, la tensione Vsr di source diventa più grande quando la tensione Vtop del nodo di drain superiore DI è più grande, mentre la tensione Vsr di source diventa più piccola quando la tensione Vtop del nodo di drain superiore D 1 è più piccola.

Normalmente, il livello di tensione Vread è fisso. La tensione di gate-source del transistore 550 di cella letta di figura 5C può variare a causa della variazione della tensione Vsr di source del transistore 550 di cella letta che è variata secondo la prima resistenza equivalente Reql di figura 5B. Di conseguenza, in funzione della posizione della stringa selezionata nella matrice 20 di celle di memoria, la tensione di Vread può erroneamente controllare il transistore 550 di cella letta. Questo problema influenza la prestazione dell'operazione di lettura, più criticamente nel caso di celle MLC (celle multilivello}.

Figura 7 A mostra una distribuzione di tensioni di soglia di livelli a 3 bit Questa configurazione è chiamata anche cella a triplo livello (TLC).

Le tensioni di soglia dei transistori di cella sono disposte da sinistra a destra, cioè dal valore minore al valore alto, mentre in sequenza sono indicati 1 11, 01 1, 001, 000, 010, 110, 100 e 101.

Figura 7B mostra la distribuzione della tensione di soglia secondo i bit LSB {bit meno significativi) di figura 7A.

Per recuperare il valore LSB, la cella di transistore indirizzata può essere letta, per esempio, due volte, con la tensione di gate Vreadl e Vread2. Se la stringa indirizzata scarica con la tensione di gate Vreadl, significa che la tensione di soglia del transistore di cella letta è minore di Vreadl e l'LSB è 1.

Se la stringa indirizzata non scarica a una tensione di gate uguale a Vreadl, allora può essere realizzata un'altra operazione di lettura con una tensione di gate uguale a Vread2. Se la stringa indirizzata scarica alla tensione di gate Vread2, significa che la tensione di soglia del transistore di cella letta è minore di Vread2 e l'LSB è 0. Altrimenti, la tensione di soglia del transistore di cella letta è maggiore di Vread2 e l'LSB è 1.

Quando la tensione Vsr di so uree del transistore 500 di cella letta dì figura 5C varia secondo la posizione della stringa nella matrice dì celle di memoria, la tensione reale applicata al transistore 500 di cella letta in termini di distribuzione di tensione di soglia può variare come mostrato in figura 7B. La tensione prevista è Vreadl, ma la tensione reale applicata ai grafici di distribuzione di tensione di soglia di figura 7B può essere sfalsata come 711 o 712 a causa della variazione di tensione Vsr. Similmente, la tensione prevista è Vread2, ma la tensione reale applicata ai grafici di distribuzione di tensione di soglia di figura 7B può essere sfalsata come 721 o 722 a causa della variazione di tensione Vsr. Questi offset causano un aumento dell'errore di lettura come individuato durante la correzione di errore dell'operazione di lettura, fino a un livello che non può essere corretto.

Per risolvere questo problema, la tensione PBSENSE può essere regolata in funzione delia posizione delle celle da leggere, in una direzione verticale (direzione della colonna, direzione Y), cioè secondo la distribuzione delle word-line.

11 dispositivo 800 dì memoria flash comprende una matrice 20 di celle di memoria, un blocco 30 di buffer di pagina, un circuito 40 di I/O dati, un decodificatore 10 di riga. La matrice 20 di celle di memoria è collegata al blocco 30 di buffer di pagina tramite bit-line BL ed è collegata al decodificatore 10 di riga tramite word-line WL e una linea conduttiva. La linea conduttiva può essere, per esempio, una linea di selezione di drain o una linea di selezione dì source per indirizzare una stringa specìfica. La matrice 20 di celle di memoria include una pluralità di stringhe, ciascuna che include una pluralità di celle di memoria. Ciascuna cella di memoria, vale a dire la gate flottante di ciascun transistore di cella, memorizza i dati trasferiti dal blocco 30 di buffer di pagina sotto il controllo del decodificatore 10 di riga e trasferisce i dati memorizzati al blocco 30 di buffer di pagina sotto il controllo del decodificatore 10 di riga. Le celle di memoria sono disposte in corrispondenza delle intersezioni della pluralità di bit-line BL e della pluralità di word-line WL, rispettivamente.

Il blocco 30 di buffer di pagina è collegato alla matrice 20 di celle di memoria tramite le bit- line BL ed è collegato al circuito 40 di I/O dati tramite le stesse. Il blocco 30 di buffer di pagina imposta le bit-line BL durante le operazioni di programmazione, lettura e cancellazione e rileva i dati memorizzati ir. ciascuna cella di memoria della matrice 20 di celle di memoria durante l'operazione di lettura. Il circuito 40 di I/O dati è collegato al blocco 30 di buffer di pagina II circuito 40 di I/O dati scambia dati DATA con un dispositivo esterno. Il circuito 40 di I/O dati trasferisce dati da scrivere al blocco 30 di buffer di pagina prima deltoperazione di scrittura. Il circuito 40 di I/O dati può includere componenti, quali un buffer dati e una pass gate di colonna, che sono ben noti nella tecnica.

11 decodificatore 10 di riga è collegato alla matrice 20 di celle di memoria. Il decodificatore 10 di riga riceve un indirizzo esterno ADDR per selezionare le word-line WLl-WLm. Il decodificatore 10 di riga è capace di pilotare la linea di selezione di source e la linea di selezione di drain della stringa alla quale appartengono le celle indirizzate. Il decodificatore 10 di riga può applicare varie tensioni, quali una tensione di programmazione, una tensione di passaggio, una tensione di lettura e una tensione di massa, alle word-line WL in funzione dei modi operativi. La memoria flash comprende ulteriormente un blocco di controllo 850 che include una look-up table 820 e una logica di abbinamento 810. La look-up table 820 può memorizzare una pluralità di zone di indirizzo e i corrispondenti valori di tensione. La logica di abbinamento 810 può abbinare una zona di indirizzo fra la pluralità di zone di indirizzo in base a un indirizzo di riga ADDR fornito in ingresso. Il blocco di controllo 850 può fornire una tensione di polarizzazione PBSENSE all'elemento interruttore 410 che accoppio la bit-line con il corrispondente buffer di pagina 400 di figura 4B per l'operazione di lettura della memoria flash. La tensione di polarizzazione PBSENSE può essere determinata in base al valore di tensione memorizzato nella lookup table 820 che corrisponde alla zona di indirizzo abbinata.

L’elemento interruttore 410 può essere un transistore NMOS. La tensione di polarizzazione PBSENSE è fornita alla gate del transistore.

Nella matrice di celle di memoria, le differenti zone di indirizzo sono disposte in una direzione verticale, cioè di colonna. In pratica, le differenti zone di indirizzo corrispondono a differenti gruppi di wordline. Per esempio, la distanza dal buffer di pagina 400 a una zona di indirizzo può aumentare quando la zona di indirizzo include un numero di indirizzo maggiore e la distanza dai buffer di pagina 400 a una zona di indirizzo può diminuire quando la zona di indirizzo include un numero di indirizzo minore. Questa relazione fra distanza e numero di indirizzo può essere differente in funzione dello schema del decodificatore 10 di riga. La zona di indirizzo, alla quale appartiene Γ indirizzo da leggere, determina la prima resistenza equivalente Req 1 di figura 5B.

Piti particolarmente, indirizzi differenti corrisponderebbero a differenti comportamenti delle celle di memoria, in particolare un differente profilo I-V. Questo è dovuto a parecchi fattori: una cella realizzata sul bordo del wafer che comprende la matrice di memoria sarebbe differente da un'altra realizzata all<1>interno dello stesso, la geometria delle celle è sempre leggermente differente come pure i livelli di drogaggio.

Le zone di indirizzo quindi sono ottenute da una caratteristica I-V della matrice di memoria, in particolare realizzata durante una fase di verifica, per esempio la verifica su wafer e poi memorizzata in una look-up table.

Più particolarmente, quando le celle hanno una caratteristica 1-V simile, si può concludere che esse hanno un percorso resistivo comparabile, cioè uno stesso valore della prima resistenza equivalente Reql e che queste celle possono essere assegnate a una stessa zona; al contrario, quando la caratteristica I-V devia a un valore di corrente maggiore di un valore prefissato ΔΙ, allora la cella corrispondente è assegnata a un'altra zona. Così si ottiene una divisione in zone di indirizzo o gruppi di word-line delle celle della matrice di memoria in funzione delle loro caratteristiche 1-V.

Non necessariamente si trovano zone o gruppi omogenei o con lo stesso numero di celle, poiché ciascuna cella può avere per esempio un gradiente dei drogaggio differente, che modifica così i] profilo I-V: ovviamente il numero di zone o gruppi dovrebbe essere limitato in modo ragionevole per non avere uno sforzo eccessivo per la circuiteria; il valore prefissato ΔΙ è a piacimento, normalmente uguale alla sensibilità della macchina di verifica.

Le figure 9A e 9B mostrano le look-up table secondo la forma di realizzazione.

Ciascuna della pluralità di zone di indirizzo è definita da un indirizzo di inizio e da un indirizzo di fine. Per esempio, come mostrato in figura 9A e figura 9B, la zona 1 include gli indirizzi nell' intervallo da 0 a Indirizzo_l. La zona 2 include gli indirizzi nell'intervallo da Indirizzo,.1 1 a Indirizzo_2. La Zona 3 include gli indirizzi nell' intervallo da Indirizzo__2 1 a Indirizzo,3. La Zona N- 1 include gli indirizzi nel l'intervallo da Indirizzo_(N-2) 1 a lndirizzo_(N-l). La Zona N include gli indirizzi nell<1>intervallo da Indirizzo_(N-l) 1 a Indirizzo,(N).

Le zone di indirizzo possono essere create durante la fase di verifica su wafer. In particolare, la caratteristica I-V della matrice di memoria come ottenuta durante la fase di verifica su wafer è utilizzata per stabilire la divisione in zone di indirizzo o gruppi di WL e poi è memorizzata in una look-up table.

NeU’esempio di figura 9A, le tensioni PBSENSE sono memorizzate direttamente nella look-up table 820. Analogamente, nell'esempio di figura 9B, le tensioni di offset di PBSENSE ΔΥΡΒ sono memorizzate nella look-up table 820. Le tensioni di offset di PBSENSE ΔΥΡΒ possono essere aggiunte a una tensione di riferimento prima di essere fomite come tensione PBSENSE al buffer di pagina 30.

La look-up table 820 può memorizzare anche una pluralità di valori di tensione per ciascuna corrispondente zona di indirizzo. Ciascun valore di tensione nella stessa zona di indirizzo può essere utilizzato per una differente temperatura di funzionamento. Per esempio, per un dispositivo commerciale possono essere considerate le temperature di 25 °C, -40 °C e 90<3>C. Altre temperature possono essere considerate per un dispositivo militare.

Alternativamente, il blocco di controllo può includere una pluralità di look-up table per ciascuna differente temperatura di funzionamento. In questo caso, il numero di zone di indirizzo di ciascuna look-up table può essere differente.

In particolare, per ciascuna temperatura di interesse, può essere stabilita una look-up table a partire da una caratterizzazione I-V della matrice di memoria e quindi delle corrispondenti zone di indirizzo e le look-up table così ottenute possono essere memorizzate al suo interno come tabelle di configurazione; poi è selezionata soltanto una look-up table a partire dalla lettura di un sensore di temperatura integrato. Altrimenti, può essere selezionata una look-up table predefinita, per esempio quella che corrisponde alla temperatura ambiente.

Il valore di tensione memorizzato nella look-up table 820 può essere aggiornato in base al risultato di un'operazione di correzione di errore. La degradazione di cella a una data condizione di polarizzazione può essere misurata esaminando il numero di fallimenti con il codice LDPC {controllo di parità a bassa densità}.

Per esempio, il valore di tensione memorizzato nella look-up table 820 può essere aggiornato quando il numero di errori durante l'operazione di lettura supera un valore specifico.

È possibile estendere la forma di realizzazione a livello di sistema, dove il blocco di controllo 850 applica l'algoritmo con codice di correzione dell'errore (ECC). In particolare, quando il blocco di controllo 850 trova piti errori di quelli che potrebbe correggere, compie una verifica di correttezza della fase di lettura. Il sistema ritorna a leggere, ma applicando varie tensioni PBSENSE che sono differenti, modulate rispetto a quella memorizzata nella look-up table.

Infatti, è possibile che durante la vita del dispositivo le varie celle siano state parzialmente degradate. In particolare, un transistore che inizialmente appartiene a una determinata zona di indirizzo e quindi avente una certa tensione PBSENSE memorizzata nella look-up table ora può avere bisogno di una tensione PBSENSE maggiore, perché il dispositivo di memoria nel suo complesso è degradato; in questo caso, potrebbe essere richiesta una nuova caratterizzazione I-V della memoria ma ovviamente non può essere ottenuta.

Secondo una forma di realizzazione, al valore di tensione memorizzato nella look-up table è aggiunta ima AV aggiuntiva uguale a un valore minimo di tensione rilevabile legato all'hardware interno del circuito di rilevazione. In particolare, è eseguito un primo trasferimento di dati che sono letti a una polarizzazione fissa, quindi il correttore ECC ritorna e modifica i valori di tensione da utilizzare rispetto a quello memorizzato nella look-up table e poi il sistema ritorna a rifare la correzione di errore utilizzando il valore di tensione modificato.

Figura 10 mostra uno schema a blocchi a livello logico del circuito della logica di abbinamento 810 della forma di realizzazione.

La logica di abbinamento 810 può comprendere una pluralità di blocchi di confronto 910-1-910-N. Ciascun blocco di confronto 910-1-910-N corrisponde a ciascuna della pluralità di zone di indirizzo e può ricevere l'indirizzo di riga ADDR fornito in ingresso e fornire in uscita un segnale di abbinamento 940-1-940-N. Ciascun segnale di abbinamento 940-1-940-N indica se l'indirizzo di riga ADDR fornito in ingresso appartiene alla corrispondente zona di indirizzo oppure no.

Il segnale di abbinamento 940-1-940-N di ciascun blocco di confronto 910-1-910-N è fornito alla look-up table 820 per recuperare il corrispondente valore di tensione, per esempio tensione PBSENSE o tensione di offset PBSENSE. dalla look-up table 820.

11 blocco di confronto 910-1-910-N comprende un primo comparatore logico 920-1-920-N per determinare se l<'>indirizzo fornito in ingresso è maggiore dell' indirizzo di inizio del corrispondente blocco di confronto 910-1-910-N. li blocco di confronto 910-1-910-N comprende ulteriormente un secondo comparatore logico 92 1 - 1 -921-N per determinare se l'indirizzo fornito in ingresso è minore dell'indirizzo di fine del corrispondente blocco di confronto 910-1-910-N. 11 blocco di confronto 910-1-910-N comprende ulteriormente una porta logica AND 930-2-930-N per ricevere le uscite del primo comparatore logico 920-1-920-N e del secondo comparatore logico 921-1-921-N e produrre in uscita il segnale di abbinamento 940-1-940-N.

L'operazione di abbinamento di indirizzo del blocco di controllo può essere eseguita simultaneamente durante il tempo di salita delle tensioni delle linee di indirizzo ADDR tramite le quali è fornito Tindirizzo di riga fornito in ingresso. Di conseguenza, non vi è bisogno di nessun tempo operativo aggiuntivo, che può degradare la velocità di processamento dati della memori a flash.

Il blocco di controllo 850 della forma di realizzazione può appartenere a un regolatore esterno del dispositivo flash. Alternativamente, il blocco di controllo 850 della forma di realizzazione può essere integrato nel dispositivo di memoria flash.

Si ottiene così un metodo per regolare una tensione di polarizzazione applicata alle celle di memoria di un dispositivo di memoria non volatile. In particolare, il metodo include le seguenti fasi:

ottenere una caratteristica I-V della matrice di memoria e dividere la matrice di celle di memoria in zone di indirizzo ciascuna zona comprendente un gruppo di word-line delle celle di matrice di memoria che riflette differenti valori resistivi in funzione della cella di memoria da leggere

fornire almeno una look-up table per memorizzare la pluralità di zone di indirizzo delle celle di memoria e i corrispondenti valori di tensione;

confrontare un indirizzo di riga fornito in ingresso della cella di memoria da leggere con la pluralità di zone di indirizzo memorizzate nella look-up table tramite la logica di abbinamento;

recuperare un corrispondente valore dì tensione dalla iook-up table; e

attivare il blocco di controllo che include un elemento interruttore per fornire una tensione di polarizzazione alle bit-line indirizzate, la tensione di polarizzazione essendo determinata in base al valore di tensione memorizzato nella look-up table e recuperato nella fase precedente.

Più particolarmente, come già spiegato la look~up table può memorizzare una.pluralità di valori di tensione per ciascuna corrispondente zona di indirizzo, ciascun valore di tensione utilizzabile per una differente temperatura di funzionamento o può essere fornita una pluralità di look-up table per differenti temperature di funzionamento.

Inoltre, la tensione di polarizzazione memorizzata nella lookup table può essere configurata per essere aggiornata in basa al risultato di un'operazione di correzione di errore, in modo da superare il problema legato alla degradazione delle celle durante la vita del dispositivo di memoria.

Con il suddetto regolatore per regolare la tensione di polarizzazione dell<’>elemento interruttore del buffer di pagina di una memoria non volatile in base alle informazioni di indirizzo fornite in ingresso, è possibile considerare differenti valori resistivi delle bit- line in funzione della zona di indirizzo alla quale appartiene l'indirizzo fornito in ingresso durante l'operazione di lettura. Quindi, si può ottenere una rilevazione delia tensione di soglia del transistore di cella più sofisticata e precisa, anche nel caso di una drastica riduzione del pitch fra le bitline e di bit- line molto piccole, con il rimpicciolimento tecnologico. Inoltre, aggiornando la tensione PBSENSE nella look-up tabi e in base al risultato di una correzione di errore, può essere eseguita una lettura corretta quando il dispositivo di memoria invecchia.

Da quello che precede si apprezzerà che, sebbene qui siano state descritte forme di realizzazione specifiche dell' invenzione a scopo illustrativo, varie modifiche possono essere apportate senza allontanarsi dallo spirito e dalla portata dell<1>invenzione. Di conseguenza, l'invenzione è limitata solamente dalle rivendicazioni allegate.

Claims

RIVENDICAZIONI 1. Blocco di controllo per un dispositivo di memoria non volatile che include un elemento interruttore che accoppia una bit-line con il corrispondente buffer di pagina, comprendente: una look-up table configurata per memorizzare una pluralità di zone di indirizzo; una logica di abbinamento configurata per abbinare una zona di indirizzo fra la pluralità di zone di indirizzo in base a un indirizzo di riga fornito in ingresso e per generare una tensione di polarizzazione, in base alla zona di indirizzo, per l'elemento interruttore per l'operazione di lettura della memoria non volatile.
2. Blocco di controllo della rivendicazione 1, in cui l'elemento interruttore è un transistore e la tensione di polarizzazione è applicata a una gate del transistore.
3. Blocco di controllo della rivendicazione 1, in cui la pluralità di zone di indirizzo è definita raggruppando le word-line aventi profili I-V che differiscono di un valore di corrente minore di un valore prefissato.
4. Blocco di controllo della rivendicazione 3, in cui le informazioni della pluralità di zone di indirizzo sono ottenute dalle caratteristiche I-V del dispositivo di memoria non volatile da una verifica su wafer.
5. Blocco di controllo della rivendicazione 4, in cui ciascuna zona di indirizzo della pluralità è definita da un indirizzo di inizio e un indirizzo di fine.
6. Blocco di controllo della rivendicazione 5, la logica di abbinamento comprendente: una pluralità di blocchi di confronto, ciascun blocco di confronto che corrisponde a ciascuna della pluralità di zone di indirizzo, in cui ciascun blocco di confronto è configurato per ricevere l'indirizzo di riga fornito in ingresso e per fornire in uscita un segnale di abbinamento che indica se l'indirizzo di riga fornito in ingresso appartiene alla corrispondente zona di indirizzo oppure no.
7. Blocco di controllo della rivendicazione 6, in cui il segnale di abbinamento è applicato alla look-up table per recuperare un corrispondente valore di tensione dalla look-up table.
8. Blocco di controllo della rivendicazione 6, il blocco di confronto comprendendo: un primo comparatore logico per determinare se l'indirizzo fornito in ingresso è maggiore dell'indirizzo di inizio del corrispondente blocco di confronto; un secondo comparatore logico per determinare se lindirizzo fornito in ingresso è minore dell'indirizzo di fine del corrispondente blocco di confronto; una porta logica AND per ricevere le uscite del primo e secondo comparatore logico e per produrre in uscita il segnale di abbinamento.
9. Blocco di controllo della rivendicazione 1, in cui la lookup table memorizza una pluralità di valori di tensione che corrispondono alle zone di indirizzo per una differente temperatura di funzionamento.
10. Blocco di controllo della rivendicazione 1, comprendente una pluralità di look-up table per differenti temperature di funzionamento .
11. Blocco di controllo delia rivendicazione 10, in cui il numero di zone di indirizzo di ciascuna look-up table è differente.
12. Blocco di controllo della rivendicazione 1, in cui la tensione di polarizzazione è determinata in base a una tensione di riferimento e a un valore di tensione corrispondente alla zona di indirizzo abbinata.
13. Blocco di controllo della rivendicazione 7, in cui il valore di tensione memorizzato nella look-up table è configurato per essere aggiornato in base al risultato di un'operazione di correzione di errore.
14. Blocco di controllo della rivendicazione 1, in cui l’abbinamento della zona di indirizzo è realizzato simultaneamente durante il tempo di salita delle tensioni delle linee di indirizzo per mezzo delle quali è fornito Γ indirizzo di riga fornito in ingresso.
15. Regolatore esterno comprendente il blocco di controllo secondo le rivendicazioni da 1 a 14.
16. Dispositivo di memoria non volatile comprendente il blocco di controllo secondo le rivendicazioni da 1 a 14.
17. Metodo per regolare una tensione di polarizzazione applicata a celle di memoria di un dispositivo di memoria non volatile che include una matrice (20) di celle di memoria, un blocco (30) di buffer di pagina, un circuito (40) di ingresso/uscita dati e un decodificatore di riga (10) e in cui la matrice di celle di memoria è accoppiata al blocco (30) di buffer di pagina tramite bit-line BL ed è accoppiato a1 decodificatore di riga (10) tramite word-line WL, detto metodo includendo le seguenti fasi: ottenere una caratteristica I-V della matrice di memoria e dividere la matrice di celle di memoria in zone di indirizzo ciascuna comprendente un gruppo di word-line delle celle di matrice di memoria che riflette differenti valori resistivi in funzione della cella di memoria da leggere fornire alméno una look-up table per memorizzare la pluralità di zone di indirizzo delle celle di memoria; confrontare un indirizzo di riga fornito in ingresso della cella di memoria da leggere con la pluralità di zone di indirizzo tramite una logica di abbinamento; recuperare un corrispondente valore di tensione dalla look-up table; e attivare un blocco di controllo che include un elemento interruttore per fornire una tensione di polarizzazione alle bit-line indirizzate, detta tensione di polarizzazione essendo determinata in base al valore di tensione e recuperato nella fase precedente.
18. Metodo secondo la rivendicazione 17, in cui la look-up table memorizza una pluralità di valori di tensione per ciascuna corrispondente zona di indirizzo, ciascun valore di tensione essendo utilizzabile per una differente temperatura di funzionamento.
19. Metodo secondo la rivendicazione 18, comprendente una pluralità di look-up table per differenti temperature di funzionamento.
20. Metodo secondo la rivendicazione 18, io cui detta tensione di polarizzazione memorizzata nella look-up table è configurata per essere aggiornata in base al risultato di un'operazione di correzione di errore.
21. Metodo secondo la rivendicazione 18, in cui detta look-up table memorizza un indirizzo di inizio e un indirizzo di fine per ciascuna zona di indirizzo di detta pluralità di zone di indirizzo.