KR20170010719A - 비휘발성 메모리 장치에 포함된 페이지 버퍼의 스위칭 소자를 바이어싱 하기 위한 컨트롤러 및 이의 동작 방법 - Google Patents

비휘발성 메모리 장치에 포함된 페이지 버퍼의 스위칭 소자를 바이어싱 하기 위한 컨트롤러 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 비트 라인과 그에 대응되는 페이지 버퍼를 결합하는 스위칭 요소를 포함하는 비휘발성 메모리 장치를 위한 제어 블록으로, 복수의 어드레스 영역들을 저장하도록 구성된 룩-업 테이블; 및 입력된 로우(row) 어드레스를 바탕으로 상기 복수의 어드레스 영역들 중에서 하나의 어드레스 영역을 상기 비휘발성 메모리의 리드 동작을 위한 상기 스위칭 소자에 매칭시키고, 상기 어드레스 영역을 바탕으로 바이어스 전압을 생성하도록 구성된 매칭 로직을 포함하는 제어 블록 및 이를 포함하는 비휘발성 메모리 장치와 이의 동작 방법을 포함한다.

Description

비휘발성 메모리 장치에 포함된 페이지 버퍼의 스위칭 소자를 바이어싱 하기 위한 컨트롤러 및 이의 동작 방법{CONTROLLER FOR BIASING SWITCHING ELEMENT OF A PAGE BUFFER OF A NON VOLATILE MEMORY AND OPERATING METHOD THEREOF}
본 발명은 비휘발성 메모리의 페이지 버퍼의 스위칭 소자를 바이어싱 하기 위한 컨트롤러 및 이의 동작 방법에 관한 것이다.
다양한 종류의 플래시 메모리 장치들 중에서, NAND 형 플래시 메모리 장치는 고용량 데이터 저장 매체로서 점점 더 많이 사용되고 있다. 플래시 메모리 장치에 포함된 메모리 셀들은 전자들을 플로팅 게이트(floating gate) 안에 가두어 정보를 저장하도록 프로그램될 수 있다. 프로그램 동작은 높은 레벨의 양 전압을 컨트롤 게이트(control gate)에 인가하여 전류가 채널로부터 플로팅 게이트를 통해 컨트롤 게이트로 흐르도록 함으로써 수행되는데, 이를 파울러-노르트하임 터널링(Fowler-Nordheim Tunneling) 효과라고 한다. 컨트롤 게이트는 플래시 메모리의 워드 라인에 연결되고, 상기 워드 라인을 통해 전압이 컨트롤 게이트로 공급된다. 각각의 메모리 셀은 단일 비트를 저장하거나 다수의 비트들을 저장할 수 있는데, 단일 비트를 저장하는 셀을 싱글 레벨 메모리 셀(single level memory cell, SLC)이라 부르고, 다수의 비트들을 저장하는 셀을 다중 레벨 메모리 셀(multiple level memory cell, MLC)이라고 부른다. SLC와 MLC의 경우 각각의 셀에 저장된 정보는 메모리 셀의 문턱 전압에 의해 결정될 수 있다.
본 발명의 실시 예들은 입력된 어드레스 정보를 바탕으로 페이지 버퍼의 스위칭 소자의 바이어스 전압을 조절할 수 있는 비휘발성 메모리의 페이지 버퍼의 스위칭 소자를 바이어싱 하기 위한 컨트롤러를 제공한다.
본 발명의 실시 예에 따른 제어 블록은, 비트 라인과 그에 대응되는 페이지 버퍼를 결합하는 스위칭 요소를 포함하는 비휘발성 메모리 장치를 위한 제어 블록으로, 복수의 어드레스 영역들을 저장하도록 구성된 룩-업 테이블; 및 입력된 로우(row) 어드레스를 바탕으로 상기 복수의 어드레스 영역들 중에서 하나의 어드레스 영역을 상기 비휘발성 메모리의 리드 동작을 위한 상기 스위칭 소자에 매칭시키고, 상기 어드레스 영역을 바탕으로 바이어스 전압을 생성하도록 구성된 매칭 로직을 포함한다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 메모리 셀 어레이; 비트 라인을 통해 상기 메모리 셀 어레이에 연결되고, 상기 비트 라인과 전기적으로 서로 연결되는 스위칭 소자를 포함하는 페이지 버퍼; 상기 메모리 셀 어레이의 어드레스 영역들에 대응하는 정보를 저장하는 룩-업 테이블; 및 입력된 로우 어드레스를 바탕으로 상기 어드레스 영역들 중에서 하나의 어드레스 영역을 리드 동작을 위한 상기 스위칭 소자에 매칭시키고, 상기 어드레스 영역을 바탕으로 바이어스 전압을 생성하도록 구성된 매칭 로직을 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은, 메모리 셀 어레이, 페이지 버퍼부, 데이터 입출력 회로 및 로우 디코더를 포함하는 비휘발성 메모리 장치의 메모리 셀들에 인가된 바이어싱 전압을 조절하기 위한 동작 방법으로써, 상기 메모리 셀 어레이는 비트 라인들을 통해 상기 페이지 버퍼부에 연결되고, 워드 라인들을 통해 상기 로우 디코더에 연결되며, 상기 동작 방법은, 상기 메모리 셀 어레이의 I-V 특징을 구하고, 상기 메모리 셀 어레이를 리드할 메모리 셀에 따라 서로 다른 저항 값들을 반영하는 메모리 셀 어레이의 워드 라인들의 그룹을 포함하는 어드레스 영역들로 나누는 단계; 상기 메모리 셀들의 복수의 어드레스 영역들 및 대응되는 전압 값들을 저장하기 위한 적어도 하나의 룩-업 테이블을 제공하는 단계; 상기 리드할 메모리 셀에 대응되는 입력된 로우 어드레스를 상기 룩-업 테이블에 저장된 복수의 어드레스 영역들과 매칭 로직을 통해 비교하는 단계; 상기 룩-업 테이블로부터 대응되는 전압 값을 검색하는 단계; 및 스위칭 소자를 포함하는 제어 블록을 활성화하여 상기 비트 라인들에 전압을 인가하는 단계를 포함하고, 상기 바이어스 전압은 상기 룩-업 테이블에 저장되고 이전 단계에서 검색된 상기 전압 값을 바탕으로 결정되는 단계를 포함한다.
본 기술은 선택된 워드 라인들의 위치에 따라 동작 전압들을 조절함으로써 메모리 장치의 신뢰도를 개선할 수 있다.
도 1은 플래시 메모리 장치의 일 예의 블록도이다.
도 2는 도 1의 플래시 메모리의 메모리 셀 어레이의 블록도이다.
도 3은 도 2의 메모리 셀 어레이 내 스트링들과 메모리 셀들의 세부 구조를 도시한 도면이다.
도 4a는 도 1의 페이지 버퍼 및 데이터 I/O 회로를 개략적으로 도시한 블록도이다.
도 4b는 도 4a의 페이지 버퍼의 세부 회로도이다.
도 5a는 메모리 셀 어레이(20) 내 선택된 스트링(60)과 선택된 스트링(60)에 연결된 페이지 버퍼(400)를 도시한 도면이다.
도 5b는 비트 라인들의 저항을 반영한, 도 5a의 등가 회로도이다.
도 5c는 리드 동작의 평가 단계 시 스트링의 각각의 워드 라인에 제공된 전압 값들을 도시하고 있다.
도 6a는 트랜지스터의 I-V 특징을 개략적으로 도시하고 있다.
도 6b는 플래시 메모리의 리드 동작의 타임차트이다.
도 7a는 3 비트 레벨의 문적 전압 분포를 도시하고 있다.
도 7b는 도 7a의 LSB 비트에 따른 문턱 전압 분포를 도시하고 있다.
도 8은 일 실시 예에 따른 플래시 메모리의 블록도이다.
도 9a 및 9B는 상기 실시 예에 따른 룩-업 테이블들을 도시하고 있다.
도 10은 상기 실시 예의 매칭 로직의 로직 레벨 회로도를 도시하고 있다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 플래시 메모리 장치의 일 예를 도시한 블록도이다.
본 예의 플래시 메모리 장치(100)는 메모리 셀 어레이(20), 페이지 버퍼부(30), 데이터 입출력 회로(40), 로우 디코더(row decoder, 10)를 포함한다. 메모리 셀 어레이(20)는 비트 라인들(BL)을 통해 페이지 버퍼부(30)에 연결되고, 워드 라인들(WL) 및 추가적인 전도성 라인을 통해 로우 디코더(10)에 연결된다. 추가적인 전도성 라인은 가령 특정 스트링을 다루기 위한 드레인 선택 라인이나 소스 선택 라인일 수 있다. 메모리 셀 어레인(20)는 각각 복수의 메모리 셀들을 포함하는 복수의 스트링들을 포함한다. 각각의 메모리, 즉 각각의 메모리 트랜지스터의 플로팅 게이트는 로우 디코더(10)의 제어 하에, 저장된 데이터를 페이지 버퍼부(30)로 전송한다. 메모리 셀들은 복수의 워드 라인들(WL)에 연결된다.
페이지 버퍼부(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)에 연결되고 이를 통해 데이터 입출력 회로(40)에 연결된다. 페이지 버퍼부(30)는 프로그램, 리드 및 소거 동작 시 비트 라인들(BL)을 설정하고, 리드 동작 시 메모리 셀 어레이(20)의 각각의 메모리 셀에 저장된 데이터를 감지한다. 데이터 입출력 회로(40)는 페이지 버퍼부(30)에 연결된다. 데이터 입출력 회로(40)는 외부 장치와 데이터(DATA)를 교환한다. 데이터 입출력 회로(40)는 작성(writing) 동작 전에 작성 데이터를 페이지 버퍼부(30)으로 전송한다. 데이터 입출력 회로(40)는 공지된 데이터 버퍼 및 컬럼 패스 게이트(column pass gate) 등의 구성 요소들을 포함할 수 있다.
로우 디코더(10)는 메모리 셀 어레이(20)에 연결된다. 로우 디코더(10)는 워드 라인들(WL1-WLm)을 선택하기 위해 외부 어드레스(ADDR)를 수신한다. 로우 디코더(10)는 어드레스된 셀들이 속하는 스트링의 소스 선택 라인과 드레인 선택 라인을 구동할 수 있다. 로우 디코더(10)는 메모리 셀 어레이(20)의 동작 모드에 따라 프로그램 전압, 패스 전압, 리드 전압 및 그라운드 전압 등의 다양한 전압들을 인가할 수 있다.
도 2는 도 1의 플래시 메모리 장치의 메모리 셀 어레이의 블록도이다.
메모리 셀 어레이(20)는 복수의 블록들(50)을 포함한다. 각각의 블록(50)은 복수의 스트링들(S0~Sm, 60)을 포함한다. 스트링들(60)은 데이터가 저장된 복수의 메모리 셀들을 포함한다. 메모리 셀들은 복수의 비트 라인들(BL0~BLm)과 복수의 워드 라인들(WL0~WLr+k-1)의 교차점들에 각각 배치될 수 있다. 스트링들(60)은 드레인 선택 라인들(DSL0, … DSLj, … DSLn) 및 소스 선택 라인들(SSL0, … SSLj, … SSLn)에 의해 선택 또는 선택 해제될 수 있다. 메모리 셀 어레이(20)의 비트 라인들(BL0~BLm)은 도 1의 페이지 버퍼부(30)에 연결된다. 워드 라인들(WL), 드레인 선택 라인들(DSL) 및 소스 선택 라인들(SSL)은 도 1의 로우 디코더(10)에 연결된다.
도 3은 도 2의 메모리 셀 어레이 내의 각각의 스트링들 및 메모리 셀들의 세부 구조를 도시하고 있다.
도 3에는 실시예로써 4 개의 스트링들(60)이 도시되어 있다. 각각의 스트링(60)은 데이터가 저장된 복수의 메모리 셀들(70)을 포함한다. 도 3의 예에서, 하나의 스트링은 4 개의 셀들을 포함하지만, 하나의 스트링에 포함된 메모리 셀의 개수는 설계에 따라 달라질 수 있다. 메모리 셀들(70)은 복수의 비트 라인들(BL0, BL1)과 복수의 워드 라인들(WL0~WL7)의 교차점들에 각각 배치된다. 스트링들(60)은 드레인 선택 라인들(DSL0 및 DSL1) 및 소스 선택 라인들(SSL0 및 SSL1)에 의해 선택 또는 선택 해제될 수 있다. 메모리 셀 어레이(20)의 비트 라인들(BL0, BL1)은 도 1의 페이지 버퍼부(30)에 연결된다. 워드 라인들(WL0~WL7), 드레인 선택 라인들(DSL0, DSL1) 및 소스 선택 라인들(SSL0, SSL1)은 도 2의 로우 디코더(10)에 연결된다.
드레인 선택 라인들(DSL0 또는 DSL1)은 스트링들(60) 각각의 드레인 선택 트랜지스터(DST)의 게이트에 연결된다. 소스 선택 라인(SSL0 또는 SSL1)은 스트링들(60) 각각의 소스 선택 트랜지스터(SST)의 게이트에 연결된다. 특정 스트링이 비트 라인에 의해 구동되도록 하기 위해, 턴온 전압을 SST와 DST의 게이트에 인가하여 턴온(turn on)할 수 있다. 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 소스 선택 라인(SSL), 드레인 선택 라인(DSL)으로 인해, 동일한 열(row)에 배열된 특정 스트링들을 선택하여 프로그램, 소거 및 리드 동작들을 수행할 수 있다. 상기 동작들의 수행시 선택되지 않은 스트링들은 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST)의 게이트들에 낮은 전압이 인가됨으로써 비트 라인들로부터 전기적으로 서로 분리될 수 있다.
도 4a는 도 1의 페이지 버퍼들 및 입출력(I/O) 회로를 도시한 블록도이다. 도 4b는 도 4a의 페이지 버퍼의 세부 회로도이다.
페이지 버퍼들(400, 401, 402)은 메모리 셀 어레이(20)에 연결된 비트 라인들에 연결될 수 있다. 페이지 버퍼들(400, 401, 402)은 프로그램, 리드 및 소거 동작 시, 비트 라인(BL)에 인가될 전압들을 설정하고, 리드 동작 시, 메모리 셀 어레이(20)의 각각의 메모리 셀에 저장된 데이터를 감지한다. 데이터 입출력 회로(40)는 페이지 버퍼부(30)에 연결된다.
도 4b의 페이지 버퍼(400)는 제1 NMOS 트랜지스터(N1; 410), PMOS 트랜지스터(P1 420), 제2 NMOS 트랜지스터(N2 430), 그리고 래치(440)를 포함한다. 본 동작을 설명하는데 있어 불필요한 회로 소자는 도면에서 생략되었다.
평가 전압(PBSENSE)이 제1 NMOS 트랜지스터(N1)의 게이트에 인가된다. PMOS 트랜지스터(P1)는 비트 라인(BL0)의 충전이 필요할 때 제1 NMOS 트랜지스터의 드레인에 높은 전압을 제공하기 위한 충전 펌프로서 작용한다. 제2 트랜지스터(N2)는 프리차지 단계와 비트 라인들 감지 단계 사이에 래치(440)를 스위치-온 및 스위치-오프 하기 위해 사용된다.
하나의 페이지 버퍼는 복수의 비트 라인들, 가령, 짝수 비트 라인과 홀수 비트 라인(미도시)을 포함하는 두 개의 비트 라인들에 연결될 수 있다. 이 경우, 두 개의 스위칭 트랜지스터들이 제1 NMOS 트랜지스터(N1)와 두 개의 비트 라인들 사이에 배치될 수 있다. 다시 말해, 홀수 비트 라인 스위칭 트랜지스터가 제1 NMOS 트랜지스터(N1)와 홀수 비트 라인 사이에 배치될 수 있고, 짝수 비트 라인 스위칭 트랜지스터가 제1 NMOS 트랜지스터(N1)와 짝수 비트 라인 사이에 배치될 수 있다. 설명의 간결함을 위해, 홀수 비트 라인 스위칭 트랜지스터와 짝수 비트 라인 스위칭 트랜지스터는 도면에서 제외되었다.
주어진 영역 내에 더 많은 데이터를 저장하기 위해 메모리 셀들의 밀도는 지속적으로 증가하기 때문에, 비트 라인들(BLs) 사이의 거리 또는 높이는 크게 감소되고, 비트 라인들(BLs)의 너비는 점점 더 줄어들기 때문에, 비트 라인들(BLs)의 저항은 높아진다. 이러한 높은 저항 값들은 메모리 동작에 대해 서로 다른 바이어싱 조건들을 제시하기 때문에, 플래시 메모리의 리드 동작에서 간과할 만한 것이 아니다. 특히, MLC(다층 셀) 형식을 사용하는 경우, 좀 더 정교한 제어가 필요하기 때문에, 부정확한 바이어싱은 리드 에러가 증가하는 결과를 가져올 수 있다. 게다가, 플래시 메모리가 노후됨에 따라, 각각의 셀의 문턱 전압은 원하는 값에서 약간씩 벗어날 수 있는데, 이 또한 리드 에러를 일으킨다.
따라서, 플래시 메모리의 리드 동작을 정확하게 제어하기 위한 새로운 방법이 필요하다.
도 5a에서는 메모리 셀 어레이(20) 내의 선택된 스트링(60) 및 선택된 스트링(60)에 연결된 페이지 버퍼(400)를 도시하고 있다.
선택된 스트링(60)은 게이트가 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터(DST), 및 게이트가 소스 선택 라인(SSL0)에 연결된 소스 선택 트랜지스터(SST)를 포함한다. 선택된 스트링을 대응되는 비트 라인(BL0)에 연결하기 위해 높은 전압이 DSL0와 SSL0 각각에 제공된다. 선택된 스트링은 프로그램 또는 리드 동작을 위해 도 1의 로우 디코더(10)에 의해 선택되는 스트링이다.
셀 트랜지스터들(70-0~70-k)은 서로 직렬 연결된다. 셀 트랜지스터들의 게이트들은 대응되는 워드 라인들(WL0~WLk)과 연결된다. 제1 셀 트랜지스터(70-0)의 드레인은 드레인 선택 트랜지스터(DSL0)의 소스에 연결된다. 최종 셀 트랜지스터(70-k)의 소스는 소스 선택 트랜지스터(SST)의 드레인에 연결된다.
동일한 비트 라인에 결합된 스트링들 중에서 특정 스트링(60)이 선택되면, 다른 스트링들에 대해서는, 그들의 드레인 선택 트랜지스터들과 소스 선택 트랜지스터들에 낮은 전압을 인가함으로써, 비트 라인으로부터 선택 해제된다. 따라서, 도 5a에서 500 및 510로 표시된 블록들 내 모든 다른 스트링들은 비트 라인들로부터 전기적으로 분리된다.
비트 라인의 간과할 수 없는 저항 때문에, 회로는 5B에서와 같이 배치될 수 있다.
도 5b에서는 비트 라인들의 저항을 반영한, 도 5a의 등가 회로도를 도시하고 있다.
제1 등가 저항(Req1)은 선택된 스트링(60)과 페이지 버퍼(400) 사이에 개재되도록 배치될 수 있다. 제1 등가 저항(Req1)은 페이지 버퍼(400)로부터의 선택된 스트링의 거리에 따라 달라질 수 있다. 다시 말해, 선택된 스트링(60)과 페이지 버퍼(400) 사이의 거리가 커질수록, 제1 등가 저항(Req1)의 저항도 커진다. 선택된 스트링(60)과 페이지 버퍼(400)의 거리가 감소할수록, 제1 등가 저항(Req1)도 낮아진다. 따라서, 제1 등가 저항(Rea1)은 메모리 셀 어레이 내 접속을 위한 입력된 어드레스의 위치에 따라 달라진다. 구체적으로, 제1 등가 저항(Req1)은 메모리 셀 어레이(20) 내에서의 그것의 수직 방향, 즉 열(column) 또는 Y 방향에 따라 달라진다.
배치 방식에 따라, 기생 용량(Cpar)은 제1 저항(Req1)과 페이지 버퍼(400) 사이의 노드(Np)에 삽입되는 것으로 간주될 수 있다.
도 6b에서는 플래시 메모리의 리드 동작의 타이밍 다이어그램을 도시하고 있다. 메모리 셀들의 리드 동작은 도 4b, 5B, 5C, 6B를 함께 참조로 하여 설명할 것이다.
메모리 셀들의 리드 동작에서, 먼저, 스트링이 연결된 비트 라인이, 소위 프리차지 단계에서 프리차지된다. 프리차지하기 위해, P1의 게이트에 낮은 전압(Prechar)을 인가함으로써, 4B의 페이지 버퍼(400)의 제1 PMOS 트랜지스터(P1)가 스위치-온 된다. 도 6b에 도시된 바와 같이, 제1 전압(V1)이, 평가전압(PBSENSE)으로써 제1 NMOS 트랜지스터(N1)의 게이트에 인가된다. 그 후, 도 5b의 제1 NMOS 트랜지스터(N1)의 소스에 연결된 기생 용량에 걸친 전압(Vch)이 V1-Vth으로 상승하는데, 이때 Vth는 도 6b에 도시된 바와 같이 제1 NMOS 트랜지스터(N1)의 문턱 전압이다. Vch는 V1-Vth을 초과하지 않는데, 이는 Vch가 V1-Vth를 초과하는 지점에서 제1 트랜지스터(N1)는 스위치-오프 되어 Vch를 V1-Vth 아래로 감소시킬 수 있기 때문이다. 프리차지 단계에서, 도 4b의 제2 NMOS 트랜지스터(N2)는 턴-오프 되는데, 이는 평가 후 비트 라인의 전압을 감지하기 위해 래치(440)가 사용되기 때문이다.
프리차지 단계 이후, 도 6b의 t1에서, 비트 라인 평가 단계가 시작된다. VPSENSE 전압은 0이 되어 페이지 버퍼(400)를 도 5b의 비트 라인(BL0)으로부터 분리한다. 기생 용량(Cpar)에 걸친 전압(Vch)은 방전되기 시작한다. 이 동작은 도 5c를 참조로 더 상세히 설명할 것이다.
도 5c는 리드 동작의 평가 단계에서 스트링의 각각의 워드 라인에 제공된 전압 값을 도시하고 있다. 도 5c에서는, 각각의 스트링 내에 8개의 셀 트랜지스터들이 존재하는 것으로 가정하고 있으나 (즉, k=7), 여기에 한정되는 것은 아니다.
도 5c에 도시된 바와 같이, 하이(HIGH)의 턴온 전압이 드레인 선택 트랜지스터(DSL0)의 게이트와 소스 선택 트랜지스터(SSL0)로 인가된다. 리드되지 않은 셀 트랜지스터들의 게이트에는 패스 전압(Vpass)이 인가된다. 패스 전압(Vpass)은 플로팅 게이트 안에 트랩(trap)된 전자들과 상관없이 셀 트랜지스터에 채널(channel)이 형성될 수 있을 정도로 설정된다. 그러나, 패스 전압(Vpass) 값은 각각의 셀 트랜지스의 플로팅 게이트 내에 트랩된 전자들에 영향을 줄 정도로 지나치게 높아서는 안 된다. 리드 전압(Vread)은 리드될 셀 트랜지스터(550)에 제공된다.
리드되어 그에 따라 리드 전압(Vread)에 의해 결정된 셀 트랜지스터(550)의 게이트-소스 전압이 셀 트랜지스터(550)의 문턱 전압보다 높은 경우, 도 6b의 그래프(610)에 도시된 바와 같이, 선택된 스트링(60)은 전도성을 띠게 되고 비트 라인(BL0)을 방전시킨다. 리드되어 그에 따라 리드 전압(Vread)에 의해 결정된 게이트-소스 전압이 리드 대상 셀 트랜지스터(550)의 문턱 전압보다 낮은 경우, 선택된 스트링(60)은 리드 대상 셀 트랜지스터(550)에 제공된 낮은 게이트 전압 때문에 채널을 형성하지 않는다. 이 경우, 비트 라인(BL0)은 방전되지 않는 것이 맞지만, 실제 상황에서는, 누설 전류 때문에 약간 방전된다.
도 6b의 t2에서 평가 단계가 끝난 후, 제2 전압(V2)을 PBSENSE로서 도 4b의 제1 NMOS 트랜지스터(N1)의 게이트에 제공하고, 제2 NMOS 트랜지스터(N2)를 스위치-온 하여 래치(400)를 비트 라인에 결합함으로써, 비트 라인(BL0)의 전압이 감지될 수 있다.
t1의 평가 단계 시작 시점에, 상부 드레인 노드(D1)의 전압(Vtop)은 비트 라인 전압, 즉 기생 용량(Cpar)에 걸친 전압(Vch), 제1 등가 저항(Req1), 드레인 선택 트랜지스터(DST)의 드레인-소스 전압(VDS_a), 셀 트랜지스터들의 드레인-소스 전압들(VSD0~VDSk), 및 소스 선택 트랜지스터(SST)의 드레인-소스 전압 등에 맞춰진다.
도 6a에 도시된 바와 같은 트랜지스터의 I-V 특징 때문에, 트랜지스터의 드레인-소스 전압은, 그것을 통해 흐르는 전류의 작은 양이 변화하면 더 크게 변화한다. 제1 등가 저항(Req1)과 트랜지스터들을 통해 흐르는 전류의 양이 같기 때문에, 트랜지스터들의 드레인-소스 전압들은 등가 저항(Req1)에 의해 강하게 영향받는다. 다시 말해, 도 5b에서 상부 드레인 노드(D1)의 전압(Vtop)은, 등가 저항(Req1)을 통한 전압 강하가 낮을 때 더 높아지는 반면, 등가 저항(Req1)을 통한 전압 강하가 더 높을 때 상부 드레인 노드(D1)의 전압(Vtop)은 더 낮아진다.
상부 드레인 노드(D1)의 전압(Vtop)은 또한 선택된 스트링(60) 내의 트랜지스터들의 드레인-소스 전압들에 영향을 미친다. 예를 들면, 도 5c의 리드 대상 셀 트랜지스터의 소스 전압(Vsr)은 드레인 소스 전압들(VDS_b, VDS7, VDS6, VDS5, VDS4)의 합계이다. 리드 대상 셀 트랜지스터(550)의 소스 전압(Vst)은 상부 드레인 노드(D1)의 전압(Vtop)에 따라 달라진다. 이는 전압(Vtop)의 변화가 각각의 트랜지스터의 소스-드레인 전압 차에 영향을 미치기 때문이다. 다시 말해, 소스 전압(Vst)은 상부 드레인 노드(D1)의 전압(Vtop)이 더 높을 때 더 높아지는 반면, 상부 드레인 노드(D1)의 전압(Vtop)이 더 낮을 때 소스 전압(Vsr)은 더 낮아진다.
일반적으로, 리드 전압(Vread)은 일정하게 고정된다. 도 5c의 리드 셀 트랜지스터(550)의 게이트-소스 전압은, 도 5b의 제1 등가 저항(Req1)에 따라 변하는 리드 셀 트랜지스터(550)의 소스 전압(Vsr)의 변화로 인해 달라질 수 있다. 따라서, 메모리 셀 어레이(20) 내의 선택된 스트링의 위치에 따라, 리드 전압(Vread)은 리드 셀 트랜지스터(550)를 잘못 제어할 수 있다. 이러한 사항은 리드 동작의 성능에 영향을 줄 수 있는데, 특히 MLC(다중 레벨 셀)들의 경우에는 더 심각하게 영향을 줄 수 있다.
도 7a는 3 비트 레벨들의 문턱 전압 분포를 도시하고 있다. 이 구성은 또한 트리플 레벨 셀(TLC)로도 불린다.
셀 트랜지스터들의 문턱 전압들은 좌측에서 우측으로, 즉, 낮은 값에서 높은 값으로 배치되는데, 순차적으로 111, 011, 001, 000, 010, 110, 100, 101으로 표시된다.
도 7b는 도 7a의 LSB(최하위 비트)에 따른 문턱 전압 분포를 도시하고 있다.
LSB 값 검색을 위해, 예를 들면, 제1 및 제2 리드 전압들(Vread1 및 Vread2)을 사용하여 어드레스된 셀 트랜지스터가 리드될 수 있다. 어드레스된 스트링이 제1 리드 전압(Vread1)에 의해 방전되면, 리드 대상 셀 트랜지스터의 문턱 전압은 제1 리드 전압(Vread1)보다 낮으며 이때의 LSB 값은 ‘1’임을 의미한다.
어드레스된 스트링이 제1 리드 전압(Vread1)과 동일한 게이트 전압에 의해 방전되지 않으면, 또 다른 리드 동작이 제2 리드 전압(Vread2)과 동일한 리드 전압을 사용하여 수행될 수 있다. 어드레스된 스트링이 제2 게이트 전압(Vread2)의해 방전되면, 리드 대상 셀 트랜지스터의 문턱 전압은 제2 리드 전압(Vread2)보다 낮으며, 이때의LSB값은 ‘0’임을 의미한다. 또는, 리드 대상 셀 트랜지스터의 문턱 전압은 제2 리드 전압(Vread2)보다 높고, 이때의 LSB 값은 ‘1’일 수 있다.
도 5c의 리드 대상 셀 트랜지스터(500)의 소스의 전압(Vsr)이, 메모리 셀 어레이 내 스트링의 위치에 따라 달라지는 경우, 문턱 전압 분포에 있어서 리드 셀 트랜지스터(500)에 인가되는 실제 전압은 도 7b에 도시된 바와 같이 달라질 수 있다. 의도한 전압은 제1 리드 전압(Vread1)이지만, 도 7b의 문턱 전압 분포 그래프들에 인가된 실제 전압은 전압(Vsr)의 변화로 인해 711 이나 712의 오프셋이 설정될 수 있다. 마찬가지로, 의도된 전압은 제2 리드 전압(Vread2)이나, 도 7b의 문턱 전압 분포 그래프들에 인가된 실제 전압은 전압(Vsr)의 변화로 인해 721이나 722의 오프셋이 설정될 수 있다. 이러한 오프셋들로 인해 리드 페일이 증가하게 되며, 이는 교정이 불가능한 레벨에 이를 때까지 리드 동작의 에러 정정 시 검출될 수 있다.
이러한 문제를 해결하기 위해, 리드할 셀들의 위치, 즉 수직 방향(열 방향, Y 방향), 또는 워드 라인 분포 위치에 따라 평가 전압(PBSENSE voltage)을 조절할 수 있다.
도 8은 일 실시 예에 따른 플래시 메모리의 블록도이다.
플래시 메모리 장치(800)는 메모리 셀 어레이(20), 페이지 버퍼부(30), 데이터 I/O 회로(40), 로우 디코더(10)를 포함한다. 메모리 셀 어레이(20)는 비트 라인들(BL)을 통해 페이지 버퍼부(30)에 연결되고, 워드 라인들(WLs) 및 전도성 라인을 통해 로우 디코더(10)에 연결된다. 전도성 라인은 가령 특정 스트링을 어드레스 하기 위한 드레인 선택 라인이나 소스 선택 라인일 수 있다. 메모리 셀 어레이(20)는 각각 복수의 메모리 셀들을 포함하는 복수의 스트링들을 포함한다. 각각의 메모리 셀, 소위, 각각의 셀 트랜지스터의 플로팅 게이트는 로우 디코더(10)의 통제 하에 페이지 버퍼부(30)으로부터 전송된 데이터를 저장하고, 로우 디코더(10)의 통제 하에 페이지 버퍼부(30)으로 상기 저장된 데이터를 전송한다. 메모리 셀들은 복수의 비트 라인들(BL) 및 복수의 워드 라인들(WL)의 교차점들에 각각 배치된다.
페이지 버퍼부(30)은 비트 라인들(BL)을 통해 메모리 셀 어레이(20)에 연결되고 이를 통해 데이터 입출력 회로(40)에 연결된다. 페이지 버퍼부(30)은 프로그램 리드 및 소거 동작 시 비트 라인들(BL)을 설정하고, 리드 동작 시 메모리 셀 어레이(20)의 각각의 메모리 셀에 저장된 데이터를 감지한다. 데이터 입출력 회로(40)는 페이지 버퍼부(30)에 연결된다. 데이터 입출력 회로(40)는 외부 장치와 데이터(DATA)를 교환한다. 데이터 입출력 회로(40)는 작성(writing) 동작 전에 작성 데이터를 페이지 버퍼부(30)으로 전송한다. 데이터 입출력 회로(40)는 공지된 데이터 버퍼 및 컬럼 패스 게이트 등의 구성 요소들을 포함할 수 있다.
로우 디코더(10)는 메모리 셀 어레이(20)에 연결된다. 로우 디코더(10)는 워드 라인들(WL1-WLm)을 선택하기 위해 외부 어드레스(ADDR)를 수신한다. 로우 디코더(10)는 어드레스된 셀들이 속하는 스트링의 소스 선택 라인과 드레인 선택 라인을 구동할 수 있다. 로우 디코더(10)는 메모리 셀 어레이(20)의 동작 모드들에 따라 프로그램 전압, 패스 전압, 리드 전압 및 그라운드 전압 등의 다양한 전압들을 인가할 수 있다.
플래시 메모리는 룩-업 테이블(820)과 매칭 로직(810)을 포함하는 제어 블록(850)을 더 포함한다. 룩-업 테이블은 복수의 어드레스 영역들 및 대응되는 전압 값들을 저장할 수 있다. 매칭 로직은 입력된 열 어드레스(ADDR)를 바탕으로 상기 복수의 어드레스 영역들 중에서 하나의 어드레스 영역을 매칭시킬 수 있다. 제어 블록(850)은 스위칭 소자(410)에 바이어스 전압(PBSENSE)을 제공하여 비트 라인을 플래시 메모리의 리드 동작을 위한 도 4b의 대응되는 페이지 버퍼(400)와 결합할 수 있다. 바이어스 전압(PBSENSE)은 상기 매칭된 어드레스 영역에 대응되는 룩-업 테이블(820)에 저장된 전압 값을 바탕으로 결정될 수 있다.
스위칭 소자(410)는 NMOS 트랜지스터일 수 있다. 바이어스 전압(PBSENSE)은 트랜지스터의 게이트에 제공된다.
메모리 셀 어레이에서, 서로 다른 어드레스 영역들이 수직으로, 즉 열 방향으로 배치된다. 본질적으로, 서로 다른 어드레스 영역들은 서로 다른 워드 라인 그룹들에 해당된다. 예를 들면, 페이지 버퍼(40)에서 어드레스 영역까지의 거리는 어드레스 영역이 더 높은 어드레스 번호를 포함할수록 증가하고, 페이지 버퍼(40)에서 어드레스 영역까지의 거리는, 어드레스 영역이 더 낮은 어드레스 번호를 포함할수록 감소할 수 있다. 이러한 어드레스의 거리와 번호 간의 관계는 로우 디코더(10)의 방식에 따라 달라질 수 있다. 리드할 어드레스가 속하는 어드레스가 속하는 어드레스 영역은 도 5b의 제1 등가 저항(Req1)을 결정한다.
더 구체적으로, 어드레스가 다르면 메모리 셀들의 행태 또한 달라진다. 특히 I-V 패턴이 달라진다. 이는 몇 가지 요인들에 기인한다: 메모리 어레이를 포함하는 웨이퍼의 가장자리 상에 형성된 셀은 그 내부에 형성된 다른 셀과는 다를 것이며, 셀들의 기하학적 형태 및 도핑 정도 또한 언제나 약간씩 다르다.
이에 따라, 어드레스 영역들은 특히, 가령 웨이퍼 테스트의 테스팅 상(phase)에서 형성되고 룩-업 테이블에 저장된 메모리 어레이의 I-V 특징에 의해 획득된다.
더 구체적으로, 셀들이 유사한 I-V 특징을 가질 경우, 이러한 셀들은 비교할 만한 저항 경로, 즉, 제1 등가 저항(Req1)에 대해 동일한 값을 갖고 있으며, 동일한 영역에 할당될 수 있다고 결론지을 수 있다. 반대로, I-V 특징이 기고정된 값(ΔI) 만큼 높은 전류 값으로 벗어난 경우, 대응되는 셀은 다른 영역에 속한다고 할 수 있다. 따라서, 메모리 어레이 셀들은 그들의 I-V 특징들에 따라 어드레스 영역 또는 워드 라인 그룹들로 나누어진다.
각각의 셀은 가령 서로 다른 도핑 경사도를 가짐으로써 IV 패턴이 다를 수 있기 때문에, 반드시 동종 영역, 또는 그룹 또는 동일한 개수의 셀들만 발견되는 것은 아니다. 따라서, 영역 또는 그룹의 개수는 회로에 과도한 노력을 기울이지 않기 위해 적당하게 한정되어야 할 것이다. 또한, 미리 설정된 값(ΔI)은 임의로 결정되는데, 보통은 테스트 기계의 감도와 동일하게 된다.
도 9a 및 도 9b는 본 실시 예에 따른 룩-업 테이블을 도시하고 있다.
복수의 어드레스 영역들 각각은 시작 어드레스와 끝 어드레스로 정의된다. 예를 들면, 도 9a와 eh 9B에 도시된 바와 같이, 영역 1은 1 내지 어드레스_1의 범위 내의 어드레스들을 포함한다. 영역 2는 어드레스_1+1 내지 어드레스 _2의 범위 내의 어드레스들을 포함한다. 영역 3은 어드레스_2+1 내지 어드레스_3의 범위 내의 어드레스들을 포함한다. 영역 N-1은 어드레스_(N-2)+1 내지 어드레스_(N-1)의 범위 내의 어드레스들을 포함한다. 영역 N은 어드레스_(N-1)+1 내지 어드레스_(N)의 범위 내의 어드레스들을 포함한다.
어드레스 영역들은 웨이퍼 테스팅 단계에서 형성될 수 있다. 특히, 웨이퍼 테스팅 상에서 획득된 메모리 어레이의 IV 특징은 어드레스 존들 또는 WL 그룹들로 분류하여 룩-업 테이블에 저장할 때 사용된다.
도 9a의 예에서, 평가 전압(PBSENSE voltage)들은 룩-업 테이블(820)에 직접 저장된다. 한편, 도 9b의 예에서, 평가 전압(PBSENSE voltage)의 오프셋 전압들(ΔVPB)은 룩-업 테이블(820)에 저장된다. 평가 전압(PBSENSE voltage)의 오프셋 전압들(ΔVPB)은 페이지 버퍼(30)에 평가 전압(PBSENSE voltage)으로서 제공되기 전에 기준 전압으로 추가될 수 있다.
룩-업 테이블(820)은 또한 각각의 대응되는 어드레스 영역에 대한 복수의 전압 값들을 저장할 수 있다. 예를 들면, 동일한 어드레스 영역 내의 각각의 전압 값은 서로 다른 동작 온도에 대해 사용될 수 있다. 가령, 일반적으로 통용되는 장치에 대해서는 25℃, -40℃ 및 90℃ 온도들을 고려할 수 있다. 군사용 장치에 대해서는 다른 온도가 고려될 수 있다.
또한, 제어 블록(850)은 각각의 다른 동작 온도에 대한 복수의 룩-업 테이블들을 포함할 수 있다. 이 경우, 각각의 룩-업 테이블의 어드레스 영역의 개수는 서로 다를 수 있다.
특히, 각각의 대상 온도에 대해, 메모리 셀 어레이의 I-V 특징에 의해 룩-업 테이블이 설정될 수 있고, 이에 따라 대응되는 어드레스 영역들 및 그에 따라 획득된 룩-업 테이블들은 구성 테이블로서 저장될 수 있다. 이 경우, 장치 내 온도 센서의 리드에서부터 시작해 단 하나의 룩-업 테이블이 선택된다. 또는, 가령 환경 온도에 해당하는 것을 선택하는 등 룩-업 테이블을 디폴트로 선택할 수도 있다.
룩-업 테이블(820)에 저장된 전압 값은 에러 정정 동작을 바탕으로 업데이트될 수 있다. 주어진 바이어싱 조건에 대한 셀 열화는 LDPC (저밀도 패리티 체크 코드)와의 페일(fail) 회수에 따라 측정 가능하다.
예를 들면, 룩-업 테이블(820)에 저장된 전압 값은, 리드 동작 시 오류의 개수가 특정 값을 초과하면 업데이트될 수 있다.
제어 블록(850)이 에러 정정 코드(ECC)를 알고리즘에 적용한 시스템으로 실시 예를 확장시킬 수 있다. 특히, 제어 블록(850)은 자신이 교정할 수 있는 것보다 많은 에러를 발견한 경우, 리드 단계의 정확성을 검증하게 된다. 시스템은 리드 단계로 되돌아가지만, 룩-업 테이블에 저장된 것에 대해 변조된 다양한 서로 다른 평가 전압(PBSENSE voltage)들을 인가하게 된다.
플래시 메모리 장치가 사용되는 동안, 다양한 셀들이 부분적으로 열화될 수 있다. 특히, 초기에 특정 어드레스 영역에 속했으나 이제는 룩-업 테이블에 저장된 특정 평가 전압(PBSENSE voltage)을 갖게 된 트랜지스터는 이제 메모리 장치가 전체적으로 열화되었기 때문에 더 큰 평가 전압(PBSENSE voltage)을 필요로 할 수 있다. 이러한 경우, 센싱 회로의 내부 하드웨어에 결합된 검출 가능한 전압의 최소 값과 동일한 추가 값(ΔV)이 룩-업 테이블에 저장될 수 있다. 보다 구체적으로 설명하면, 일정한 전압에서 리드된 데이터의 제1 전송이 수행되고, 이를 토대로 하여 교정기(ECC)는 룩-업 테이블에 저장된 전압 값들을 변형할 수 있다. 그 후, 시스템은 변형된 전압 값을 사용하여 에러 정정 동작을 다시 수행할 수 있다.
도 10은 일 실시 예의 매칭 로직의 로직 레벨 회로 블록도이다.
매칭 로직(810)은 복수의 비교 블록들(910-1~910-N)을 포함할 수 있다. 각각의 비교 블록(910-1~910-N)은 복수의 어드레스 영역들 각각에 해당하며, 입력된 로우 어드레스(ADDR)를 수신하여 매칭 신호(940-1~940-N)를 출력할 수 있다. 각각의 매칭 신호(940-1~940-N)는 입력된 로우 어드레스(ADDR)가 대응되는 어드레스 영역에 속하는지 여부를 표시하게 된다.
각각의 비교 블록들(910-1~910-N)의 매칭 신호들(940-1~940-N)은 룩-업 테이블(820)에서 대응되는 전압 값, 즉 평가 전압(PBSENSE voltage)이나 오프셋 전압을 검색하도록 룩-업 테이블(820)에 제공된다.
비교 블록들(910-1~910-N)은 입력된 어드레스가 이에 대응되는 비교 블록들(910-1~910-N)의 시작 어드레스보다 높은지 여부를 판단하기 위한 제1 로직 비교기들(920-1~920-N)을 포함한다. 비교 블록들(910-1~910-N)은 또한, 입력된 로우 어드레스(ADDR)가 대응되는 비교 블록들(910-1~910-N)의 끝 어드레스보다 낮은지 여부를 판단하기 위한 제2 로직 비교기들(921-2~921-N)을 더 포함한다. 비교 블록들(910-2~910-N)은 또한, 제1 로직 비교기들(920-2~920-N)과 제2 로직 비교기들(921-2~921-N)의 출력을 수신하고 매칭 신호(940-2~940-N)를 출력하기 위한 앤드(AND) 게이트(930-2~930-N)를 더 포함한다.
제어 블록(850)의 어드레스 매칭 동작은 입력된 로우 어드레스(ADDR)가 제공되는 어드레스 라인들의 전압들의 상승 시점에 동시에 수행될 수 있다. 따라서, 플래시 메모리의 데이터 처리율을 열화시킬 수 있는 추가 동작 시간이 필요치 않게 된다.
본 실시 예의 제어 블록(850)은 플래시 메모리 장치의 외부 컨트롤러에 속할 수 있다. 또는, 플래시 메모리 장치 안에 내장될 수도 있다.
이에 따라, 비휘발성 메모리 장치의 메모리 셀들에 인가되는 바이어싱 전압을 조절하기 위한 방법이 획득된다. 특히, 상기 방법은 아래의 단계들을 포함한다.
상기 메모리 어레이의 I-V 특징을 획득하고 상기 메모리 셀 어레이를 어드레스 영역들로 나누는 상, 각각의 영역은 리드할 메모리 셀에 따라 서로 다른 저항 값들을 반영하는 메모리 어레이 셀들의 워드 라인들의 그룹을 포함하고;
상기 메모리 셀들의 복수의 어드레스 영역들 및 대응되는 전압 값들을 저장하기 위한 적어도 하나의 룩-업 테이블을 제공하는 단계;
상기 리드할 메모리 셀의 입력된 로우 어드레스를 상기 룩-업 테이블에 저장된 복수의 어드레스 영역들과 매칭 로직을 통해 비교하는 단계;
상기 룩-업 테이블로부터 대응되는 전압 값을 검색하는 단계; 및
스위칭 소자를 포함하는 제어 블록을 활성화하여 상기 어드레스된 비트 라인들에 바이어스 전압을 제공하는 단계, 상기 바이어스 전압은 상기 룩-업 테이블에 저장되고 이전 단계에서 검색된 전압 값을 바탕으로 결정된다.
더 구체적으로, 앞서 설명한 바와 같이, 룩-업 테이블은 각각의 대응되는 어드레스 영역에 대해 복수의 전압 값들을 저장할 수 있고, 서로 다른 동작 온도 또는 서로 다른 동작 온도에 대한 복수의 룩-업 테이블에 대해 사용할 수 있는 각각의 전압 값이 제공될 수 있다.
또한, 룩-업 테이블에 저장된 바이어스 전압은 에러 정정 동작의 결과를 바탕으로 업데이트되도록 구성함으로써, 메모리 장치의 수명에서 셀들의 열화와 관련된 문제점들을 극복할 수 있다.
상술한 바와 같이, 입력된 어드레스 영역 정보(830)를 바탕으로 비휘발성 메모리의 페이지 버퍼의 스위칭 소자의 바이어스 전압을 조절하기 위한 컨트롤러를 사용하면, 리드 동작 시 입력된 주소가 속하는 어드레스 영역을 바탕으로 비트 라인들의 서로 다른 저항 값들을 고려할 수 있다. 따라서, 셀 트랜지스터의 문턱 전압에 대한 좀 더 정교하고 정확한 탐지가 가능하며, 이는 비트 라인들과 매우 작은 비트 라인들 간의 피치(pitch)의 급격한 감소 시에도 기술 감소(technology shrinking)으로 가능하다. 또한, 에러 정정의 결과를 바탕으로 룩-업 테이블에 PBSENSE 전압을 업데이트함으로써, 메모리 장치가 노후되더라도 정확한 리드가 수행될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 플래시 메모리 장치
10: 로우 디코더 20: 메모리 셀 어레이
30: 페이지 버퍼부 40: 데이터 입출력 회로
50: 블록 60: 스트링
810: 매칭 로직 910-1~910-N: 비교 블록들
850: 제어 블록 820: 룩-업 테이블

Claims (20)

  1. 비트 라인과 그에 대응되는 페이지 버퍼를 결합하는 스위칭 요소를 포함하는 비휘발성 메모리 장치를 위한 제어 블록으로,
    복수의 어드레스 영역들을 저장하도록 구성된 룩-업 테이블; 및
    입력된 로우(row) 어드레스를 바탕으로 상기 복수의 어드레스 영역들 중에서 하나의 어드레스 영역을 상기 비휘발성 메모리의 리드 동작을 위한 상기 스위칭 소자에 매칭시키고, 상기 어드레스 영역을 바탕으로 바이어스 전압을 생성하도록 구성된 매칭 로직을 포함하는 제어 블록.
  2. 제1항에 있어서,
    상기 스위칭 소자는 트랜지스터이고, 상기 바이어스 전압은 상기 트랜지스터의 게이트에 인가되는 제어 블록.
  3. 제 1항에 있어서,
    상기 복수의 어드레스 영역들은 미리 설정된 값보다 낮은 전류 값에 대해서는 다른 IV- 패턴들을 갖는 워드 라인들을 그룹핑함으로써 결정되는 제어 블록.
  4. 제1항에 있어서,
    상기 복수의 어드레스 영역들의 정보는 웨이퍼 테스트에 의해 상기 비휘발성 메모리 장치의 I-V 특징으로부터 획득되는 제어 블록.
  5. 제 4항에 있어서,
    상기 복수의 어드레스 영역들 각각은 시작 어드레스와 끝 어드레스에 의해 정의되는 제어 블록.
  6. 제5항에 있어서,
    상기 매칭 로직은 복수의 비교 블록들을 포함하고, 각각의 상기 비교 블록은 상기 복수의 어드레스 영역들 각각에 대응되고, 각각의 상기 비교 블록은 상기 입력된 로우 어드레스를 수신하고 상기 입력된 로우 어드레스가 상기 대응되는 어드레스 영역에 속하는지 여부를 표시하는 매칭 신호를 출력하도록 구성된 제어 블록.
  7. 제6항에 있어서,
    상기 매칭 신호는 상기 룩-업 테이블로부터 대응되는 전압 값을 검색하도록 상기 룩-업 테이블에 인가되는 제어 블록.
  8. 제6항에 있어서,
    상기 비교 블록은 상기 입력된 어드레스가 상기 대응되는 비교 블록의 시작 어드레스보다 높은지 여부를 판단하기 위한 제1 로직 비교기;
    상기 입력된 어드레스가 상기 대응되는 비교 블록의 끝 어드레스보다 낮은지 여부를 판단하기 위한 제2 로직 비교기; 및
    상기 제1 및 제2 로직 비교기의 출력을 수신하고 상기 매칭 신호를 출력하기 위한 엔드(AND) 게이트를 포함하는 제어 블록.
  9. 제1항에 있어서,
    상기 룩-업 테이블은 서로 다른 동작 온도에 대한 어드레스 영역들에 대응되는 복수의 전압 값들을 저장하는 제어 블록.
  10. 제1항에 있어서,
    서로 다른 동작 온도들에 대한 복수의 룩-업 테이블들을 포함하는 제어 블록.
  11. 제10항에 있어서,
    상기 룩-업 테이블 각각의 어드레스 영역들의 개수는 서로 다른 제어 블록.
  12. 제1항에 있어서,
    상기 바이어스 전압은 기준 전압 및 상기 매칭된 어드레스 영역에 대응된 전압 값을 바탕으로 결정되는 제어 블록.
  13. 제7항에 있어서,
    상기 룩-업 테이블에 저장된 전압 값은 상기 에러 정정 동작의 결과를 바탕으로 업데이트되도록 구성된 제어 블록.
  14. 제1항에 있어서,
    상기 어드레스 영역의 매칭은 상기 입력된 로우 어드레스가 제공되는 어드레스 라인들의 전압들의 상승 시점에 동시에 수행되는 제어 블록.
  15. 메모리 셀 어레이;
    비트 라인을 통해 상기 메모리 셀 어레이에 연결되고, 상기 비트 라인과 전기적으로 서로 연결되는 스위칭 소자를 포함하는 페이지 버퍼;
    상기 메모리 셀 어레이의 어드레스 영역들에 대응하는 정보를 저장하는 룩-업 테이블; 및
    입력된 로우 어드레스를 바탕으로 상기 어드레스 영역들 중에서 하나의 어드레스 영역을 리드 동작을 위한 상기 스위칭 소자에 매칭시키고, 상기 어드레스 영역을 바탕으로 바이어스 전압을 생성하도록 구성된 매칭 로직을 포함하는 비휘발성 메모리 장치.
  16. 메모리 셀 어레이, 페이지 버퍼부, 데이터 입출력 회로 및 로우 디코더를 포함하는 비휘발성 메모리 장치의 메모리 셀들에 인가된 바이어싱 전압을 조절하기 위한 동작 방법으로써, 상기 메모리 셀 어레이는 비트 라인들을 통해 상기 페이지 버퍼부에 연결되고, 워드 라인들을 통해 상기 로우 디코더에 연결되며, 상기 동작 방법은,
    상기 메모리 셀 어레이의 I-V 특징을 구하고, 상기 메모리 셀 어레이를 리드할 메모리 셀에 따라 서로 다른 저항 값들을 반영하는 메모리 셀 어레이의 워드 라인들의 그룹을 포함하는 어드레스 영역들로 나누는 단계;
    상기 메모리 셀들의 복수의 어드레스 영역들 및 대응되는 전압 값들을 저장하기 위한 적어도 하나의 룩-업 테이블을 제공하는 단계;
    상기 리드할 메모리 셀에 대응되는 입력된 로우 어드레스를 상기 룩-업 테이블에 저장된 복수의 어드레스 영역들과 매칭 로직을 통해 비교하는 단계;
    상기 룩-업 테이블로부터 대응되는 전압 값을 검색하는 단계; 및
    스위칭 소자를 포함하는 제어 블록을 활성화하여 상기 비트 라인들에 전압을 인가하는 단계를 포함하고,
    상기 바이어스 전압은 상기 룩-업 테이블에 저장되고 이전 단계에서 검색된 상기 전압 값을 바탕으로 결정되는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 룩-업 테이블은 각각에 대응되는 어드레스 영역에 대한 복수의 전압 값들을 저장하고, 상기 전압 값들 각각은 서로 다른 동작 온도에 대해 사용되는 비휘발성 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    서로 다른 동작 온도들에 대한 복수의 룩-업 테이블을 포함하는 비휘발성 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 룩-업 테이블에 저장된 상기 바이어스 전압은 에러 정정 동작의 결과를 바탕으로 업데이트되도록 구성된 비휘발성 메모리 장치의 동작 방법.
  20. 제17항에 있어서,
    상기 룩-업 테이블은 상기 복수의 어드레스 영역들의 각각의 어드레스 영역에 대한 시작 어드레스와 끝 어드레스를 저장하는 비휘발성 메모리 장치의 동작 방법.
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