TWI595489B - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
TWI595489B
TWI595489B TW104106916A TW104106916A TWI595489B TW I595489 B TWI595489 B TW I595489B TW 104106916 A TW104106916 A TW 104106916A TW 104106916 A TW104106916 A TW 104106916A TW I595489 B TWI595489 B TW I595489B
Authority
TW
Taiwan
Prior art keywords
word line
voltage
memory cell
level
bit
Prior art date
Application number
TW104106916A
Other languages
English (en)
Other versions
TW201612910A (en
Inventor
Masanobu Shirakawa
Takuya Futatsuyama
Koji Hosono
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201612910A publication Critical patent/TW201612910A/zh
Application granted granted Critical
Publication of TWI595489B publication Critical patent/TWI595489B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

半導體記憶裝置
相關申請
本申請案享有以日本專利申請2014-188192號(申請日：2014年9月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體記憶裝置。
已知有一種將記憶胞三維排列而成之NAND型快閃記憶體。
本發明之實施形態提供一種可提高動作性能之半導體記憶裝置。
實施形態之半導體記憶裝置具有第1記憶胞、與上述第1記憶胞相鄰之第2記憶胞、與上述第1記憶胞耦合之第1字元線、及與上述第2記憶胞耦合之第2字元線。於自上述第1記憶胞讀出資料時，對上述第1字元線施加第1電壓、及與上述第1電壓不同之第2電壓。於對上述第1字元線施加上述第1電壓之期間，施加於上述第2字元線之電壓變動第1次數，於對上述第1字元線施加上述第2電壓之期間，施加於上述第2字元線之電壓變動與上述第1次數不同之第2次數。
10‧‧‧NAND型快閃記憶體
11‧‧‧記憶胞陣列
12‧‧‧列解碼器
13‧‧‧感測放大器
14‧‧‧源極線驅動器
15‧‧‧井驅動器
16‧‧‧定序器
17‧‧‧暫存器
18‧‧‧NAND串
20‧‧‧井區域
23‧‧‧配線層
25‧‧‧配線層
26‧‧‧記憶體孔
27‧‧‧配線層
28‧‧‧區塊絕緣膜
29‧‧‧電荷儲存層
30‧‧‧閘極絕緣膜
31‧‧‧導電膜
32‧‧‧配線層
33‧‧‧n+型雜質擴散層
34‧‧‧p+型雜質擴散層
35‧‧‧接觸插塞
36‧‧‧配線層
37‧‧‧接觸插塞
38‧‧‧配線層
200‧‧‧控制器
AR‧‧‧讀出動作
BL‧‧‧位元線
BLK‧‧‧區塊
BR‧‧‧讀出動作
Cparas‧‧‧寄生電容
CPWELL‧‧‧井配線
CR‧‧‧讀出動作
DTD‧‧‧虛設電晶體
DTS‧‧‧虛設電晶體
FNG‧‧‧耙指
MT‧‧‧記憶胞電晶體
Rparas‧‧‧寄生電阻
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
ST‧‧‧選擇電晶體
t0~t8‧‧‧時刻
WL‧‧‧字元線
WL(n+1)‧‧‧字元線
WLn‧‧‧字元線
圖1係依據第1實施形態之半導體記憶裝置之方塊圖。
圖2及圖3分別係依據第1實施形態之記憶胞陣列之電路圖及剖視圖。
圖4係表示依據第1實施形態之記憶胞之閾值分佈之曲線圖。
圖5係依據第1實施形態之NAND串之電路圖。
圖6係表示依據第1實施形態之記憶胞之閾值分佈之曲線圖。
圖7係依據第1實施形態之NAND串之電路圖。
圖8係表示依據第1實施形態之資料讀出時之字元線電壓之變化的時序圖。
圖9係依據第1實施形態之資料讀出時之記憶胞與感測放大器之模式圖。
圖10係表示依據第1實施形態之資料讀出時之字元線電壓之變化的時序圖。
圖11係依據第1實施形態之資料讀出時之記憶胞與感測放大器之模式圖。
圖12至圖16分別係表示寫入時之電荷分佈之模型的模式圖。
圖17係表示記憶胞之閾值分佈之曲線圖。
圖18係表示依據第2實施形態之資料讀出時之字元線電壓之變化的時序圖。
圖19係依據第2實施形態之資料讀出時之記憶胞與感測放大器之模式圖。
圖20係表示依據第2實施形態之資料讀出時之字元線電壓之變化的時序圖。
圖21係依據第2實施形態之資料讀出時之記憶胞與感測放大器之模式圖。
圖22係表示寫入時之電荷分佈之模型之模式圖。
圖23係表示記憶胞之閾值分佈之曲線圖。
圖24係依據第3實施形態之NAND串之電路圖。
圖25係表示依據第3實施形態之資料寫入時之字元線電壓之變化 的時序圖。
圖26係表示依據第3實施形態之資料讀出時之字元線電壓之變化的時序圖。
圖27係表示依據第3實施形態之記憶胞之閾值分佈之變動之狀況的模式圖。
圖28係表示依據第3實施形態之NAND串之一部分區域之電荷之狀況的模式圖。
圖29係表示依據第3實施形態之資料寫入時之字元線電壓之變化的時序圖。
圖30係表示依據第3實施形態之編程驗證時之字元線電壓之變化的時序圖。
圖31係表示依據第4實施形態之資料寫入時之字元線電壓之變化的時序圖。
圖32係表示依據第4實施形態之記憶胞之閾值分佈之變動之狀況的模式圖。
圖33係表示依據第4實施形態之NAND串之一部分區域之電荷之狀況的模式圖。
圖34及圖35分別係表示依據第5實施形態之電壓VREADLA之層依存性的曲線圖。
圖36係依據第5實施形態之修正表之概念圖。
圖37係表示依據第5實施形態之變化例之電壓VREADLA之層依存性的曲線圖。
圖38及圖39分別係NAND串之剖視圖。
圖40至圖44分別係表示依據第5實施形態之變化例之電壓VREADLA之層依存性的曲線圖。
圖45係表示依據第6實施形態之資料讀出時之字元線電壓之變化 的時序圖。
圖46係依據第6實施形態之資料讀出時之記憶胞與感測放大器之模式圖。
圖47係表示記憶胞之閾值分佈之曲線圖。
圖48係表示依據第6實施形態之變化例之資料讀出時之字元線電壓之變化的時序圖。
圖49係依據第6實施形態之變化例之資料讀出時之記憶胞與感測放大器之模式圖。
圖50係依據第7實施形態之半導體記憶裝置之方塊圖。
圖51及圖52分別係依據第7實施形態之記憶胞陣列之電路圖及剖視圖。
圖53係依據第7實施形態之半導體記憶裝置之俯視圖。
圖54係表示圖53中之區域A1之詳情之俯視圖。
圖55及圖56分別係依據第7實施形態之資料寫入時及讀出時之各種信號之時序圖。
圖57係依據第7實施形態之記憶胞陣列之等效電路圖。
圖58至圖60分別係依據第1實施形態之修正讀出之概念圖。
圖61及圖62分別係依據第2實施形態之修正讀出之概念圖。
圖63係表示依據第1實施形態之變化例之資料讀出時之字元線電壓之變化的時序圖。
圖64係依據第5實施形態之變化例之修正表之概念圖。
圖65係表示依據第5實施形態之變化例之電壓VREADLA之層依存性的曲線圖。
圖66係表示依據第5實施形態之電壓VREADLA之變化量之層依存性的曲線圖。
圖67係表示依據第5實施形態之變化例之電壓VREADLA之層依 存性的曲線圖。
圖68係表示依據第5實施形態之電壓VREADLA之變化量之層依存性的曲線圖。
1.第1實施形態
對依據第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置係列舉由記憶胞於半導體基板之上方積層而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1關於NAND型快閃記憶體之構成
首先，對NAND型快閃記憶體之構成進行說明。
1.1.1關於NAND型快閃記憶體之全體構成
圖1係依據本實施形態之NAND型快閃記憶體之方塊圖。如圖所示，NAND型快閃記憶體10具備記憶胞陣列11、列解碼器12、感測放大器13、源極線驅動器14、井驅動器15、定序器16、及暫存器17。
記憶胞陣列11具備作為分別與字元線及位元線關聯之複數之非揮發性記憶胞之集合的複數之區塊BLK(BLK0、BLK1、BLK2、...)。區塊BLK為資料之刪除單位，同一區塊BLK內之資料係統括地被刪除。區塊BLK之各者具備由記憶胞串聯連接而成之NAND串18之集合(此被稱為耙指(finger)FNG(FNG0、FNG1、FNG2、...))。當然，記憶胞陣列11內之區塊數、及1區塊BLK內之耙指數為任意。
列解碼器12對區塊位址或頁面位址進行解碼，選擇對應區塊之任一字元線。而且，列解碼器12對選擇字元線及非選擇字元線施加適切之電壓。
感測放大器13於資料讀出時對自記憶胞讀出至位元線之資料進行感測．放大。又，於資料寫入時將寫入資料傳送至記憶胞。對記憶胞陣列11之資料之讀出及寫入係以複數之記憶胞單位進行，該單位為 頁面。
源極線驅動器14對源極線施加電壓。
井驅動器15對形成有NAND串18之井區域施加電壓。
暫存器17保持各種信號。例如，保持資料寫入或刪除動作之狀態，並據此向控制器通知動作是否正常完成。或者，暫存器17亦可保持自控制器200接收之命令或位址等，且保持各種表。
定序器16控制NAND型快閃記憶體10全體之動作。
1.1.2關於記憶胞陣列11
其次，對上述記憶胞陣列11之構成之詳情進行說明。圖2係任一區塊BLK之電路圖，其他區塊BLK亦具有相同之構成。
如圖所示，區塊BLK包含例如4個耙指FNG(FNG0~FNG3)。又，各耙指FNG包含複數之NAND串18。
NAND串18之各者包含例如8個記憶胞電晶體MT(MT0~MT7)、及選擇電晶體ST(ST1、ST2)。再者，亦可於記憶胞電晶體MT與選擇電晶體ST之間設置虛設電晶體，此種例將於後述之第7實施形態中進行說明。
記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極，非揮發地保持資料。記憶胞電晶體MT之個數不限於8個，亦可為16個或32個、64個、128個等，其數量並非限定者。記憶胞電晶體MT係以於選擇電晶體ST1、ST2間串聯連接其電流路徑之方式配置。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑係連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑係連接於選擇電晶體ST2之電流路徑之一端。
耙指FNG0~FNG3之各者之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。另一方面，選擇電晶體ST2之閘極係於複數之耙指間共通連接於同一選擇閘極線SGS。又，同一區塊內之記憶 胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。
即，字元線WL0~WL7及選擇閘極線SGS係於同一區塊BLK內之複數之耙指FNG0~FNG3間共通地連接，相對於此，選擇閘極線SGD於同一區塊內係按耙指FNG0~FNG3之每一者而獨立。
又，於記憶胞陣列11內矩陣狀配置之NAND串18之中、位於同一列之NAND串18之選擇電晶體ST1之電流路徑的另一端係共通連接於任一位元線BL(BL0~BL(L-1)，(L-1)為1以上之自然數)。即，位元線BL係於複數之區塊BLK間將NAND串18共通地連接。又，選擇電晶體ST2之電流路徑之另一端係共通連接於源極線SL。源極線SL係於例如複數之區塊間將NAND串18共通地連接。
如上所述，同一區塊內之記憶胞電晶體MT之資料係統括地被刪除。相對於此，資料之讀出及寫入對於任一區塊之任一耙指FNG中的、共通連接於任一字元線WL之複數之記憶胞電晶體MT係統括地進行。將該單位稱為「頁面」。
圖3係依據本實施形態之記憶胞陣列11之一部分區域之剖視圖。如圖所示，於p型井區域20上設有複數之NAND串18。即，於井區域20上設有作為選擇閘極線SGS發揮功能之複數之配線層27、作為字元線WL發揮功能之複數之配線層23、及作為選擇閘極線SGD發揮功能之複數之配線層25。
而且，形成有貫通該等配線層25、23、及27而到達井區域20之記憶體孔26。於記憶體孔26之側面依序設有區塊絕緣膜28、電荷儲存層29(絕緣膜)、及閘極絕緣膜30，進而於記憶體孔26內埋入有導電膜31。導電膜31係作為NAND串18之電流路徑發揮功能、且於記憶胞電晶體MT以及選擇電晶體ST動作時形成通道之區域。
於各NAND串18中，設有複數層(本例為4層)之配線層27係電性地共通連接，且連接於同一選擇閘極線SGS。即，該等4層之配線層27實 質上係作為1個選擇電晶體ST2之閘極電極而發揮功能。該點對於選擇電晶體ST1(4層之選擇閘極線SGD)亦相同。
根據以上之構成，各NAND串18中，係於井區域20上依序積層選擇電晶體ST2、複數之記憶胞電晶體MT、及選擇電晶體ST1。
再者，於圖3之例中，選擇電晶體ST係與記憶胞電晶體MT同樣地具備電荷儲存層29。然而，選擇電晶體ST實質上並非作為保持資料之記憶胞發揮功能者，而是作為開關發揮功能。因此，使選擇電晶體ST接通/斷開之閾值亦可藉由向電荷儲存層29注入電荷而控制。
於導電膜31之上端設有作為位元線BL發揮功能之配線層32。位元線BL係連接於感測放大器13。
進而，於井區域20之表面內設有n+型雜質擴散層33及p+型雜質擴散層34。於擴散層33上設有接觸插塞35，於接觸插塞35上設有作為源極線SL發揮功能之配線層36。又，於擴散層34上設有接觸插塞37，於接觸插塞37上設有作為井配線CPWELL發揮功能之配線層38。配線層36及38係形成於較選擇閘極線SGD更上層且較配線層32更下層之層。
以上之構成係於記載圖3之紙面之深度方向排列複數個，藉由於深度方向排列之複數之NAND串18之集合而形成耙指FNG。又，同一區塊內所含之作為複數之選擇閘極線SGS發揮功能之配線層27係彼此共通地連接。即，鄰接之NAND串18間之井區域20上亦形成有閘極絕緣膜30，與擴散層33鄰接之半導體層27及閘極絕緣膜30係形成至擴散層33附近為止。
因此，於選擇電晶體ST2為接通狀態時，形成於選擇電晶體ST2之通道將記憶胞電晶體MT0與擴散層33電性連接。又，藉由對井配線CPWELL施加電壓，而可對導電膜31賦予電位。
再者，記憶胞陣列11之構成亦可為其他構成。即，記憶胞陣列11之構成例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19 日申請之美國專利申請12/407,403號。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請12/679,991號、“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請12/532,030號。該等專利申請之全部內容係藉由參照而援用於本案說明書中。
1.1.3關於記憶胞電晶體之閾值分佈
圖4係表示依據本實施形態之記憶胞電晶體MT之可獲得之資料及閾值分佈。
如圖所示，各記憶胞電晶體MT根據其閾值而可保持例如2位元之資料。該2位元資料按閾值按從低往高之順序為例如“11”、“01”、“00”、“10”。
保持“11”資料之記憶胞之閾值為“E”位準。E位準係電荷儲存層內之電荷被奪走而資料被刪除之狀態下之閾值，其為正或負之值(例如未達電壓VA)。
“01”、“00”、及“10”為向電荷儲存層內注入電荷而資料被寫入之狀態下之閾值。保持“01”資料之記憶胞之閾值為“A”位準，其高於E位準(例如為電壓VA以上、未達VB，VA<VB)。保持“00”資料之記憶胞之閾值為“B”位準，其高於A位準(例如電壓VB以上、未達VC，VB<VC)。保持“10”資料之記憶胞之閾值為“C”位準，其高於B位準(例如電壓VC以上)。
當然，2位元資料與閾值之關係並不限定於該關係，亦可為例如“11”資料對應於“C”位準之情形，可適當地選擇兩者之關係。
1.2關於資料之寫入動作
其次，簡單地說明依據本實施形態之資料之寫入動作。圖5係資料編程時之NAND串18之電路圖，其表示施加於各配線之電壓。
如圖所示，感測放大器13根據寫入資料而對位元線BL施加0V或正電壓VDD。即，感測放大器13於向電荷儲存層注入電荷而使閾值位準自“E”位準上升至“A”位準以上之情形時(將此稱為“0”編程)，對位元線BL施加例如0V。另一方面，於以“E”位準維持閾值位準之情形時(將此稱為“1”編程)，對位元線BL施加例如正電壓VDD。
進而，列解碼器12選擇例如字元線WL2，對選擇字元線WL2施加正之高電壓VPGM(例如20V)，對其他非選擇字元線WL0、WL1、及WL3~WL7施加正電壓VPASS。電壓VPGM係用於藉由FN穿隧而向電荷儲存層注入電荷之高電壓。又，電壓VPASS係無關於保持資料而使記憶胞電晶體MT接通並且如後述般防止向非選擇之記憶胞電晶體之誤寫入的電壓，且VPGM>VPASS。
又，列解碼器12對所選擇之耙指FNG之選擇閘極線SGD施加正電壓VSGD，對選擇閘極線SGS施加VSGS(例如0~0.3V)。
以上之結果，記憶胞電晶體MT0~MT7成為接通狀態。又，位元線BL施加有0V之選擇電晶體ST1為接通狀態，位元線BL施加有VDD之選擇電晶體ST2截止。選擇電晶體ST2為斷開狀態。
因此，於選擇電晶體ST1為接通狀態之NAND串18中，向連接於選擇字元線WL2之記憶胞電晶體MT2之通道傳送0V。由此，藉由FN穿隧向電荷儲存層注入電荷，記憶胞電晶體MT2之閾值上升。另一方面，於選擇電晶體ST2為截止狀態之NAND串中，記憶胞電晶體MT之通道電性浮動，因與字元線WL之耦合，其電位上升至接近VPASS之電壓。其結果，於記憶胞電晶體MT2中，控制閘極與通道之間之電位差變小，電荷不會注入電荷儲存層，記憶胞電晶體MT2之閾值位準得到維持(或者可將向電荷儲存層之電荷注入量抑制為極少，故而可使閾值位準之變動為最小限度，實質上不寫入資料)。
圖6表示依據本實施形態之資料寫入時之閾值電壓之變動之狀 況。資料之寫入係使用電壓VPGM變動閾值之編程動作、及變動後確認閾值是否上升至目標位準之驗證動作之組合。
於本例之情形時，寫入“A”位準、“B”位準、及“C”位準時使用之驗證位準分別始終為VA、VB、及VC。即，並不使用如電荷儲存層中使用有導電體之NAND型快閃記憶體中使用之二階段寫入之手法。
於二階段寫入中，首先於第1寫入中將應向“E”及“A”位準寫入之記憶胞電晶體MT之閾值維持為“E”位準，將應向“B”及“C”位準寫入之記憶胞電晶體MT之閾值寫入為例如VA與VC之中間位準之“LM”位準。即，作為驗證位準係使用例如VA與VB之間之電壓VLM。其後，於第2寫入中，進行自“LM”位準向“B”位準及“C”位準之寫入。
於本例中，不使用此種“LM”位準，若目標閾值位準為“C”位準，則最初係使用VC作為驗證位準進行寫入。“A”位準及“B”位準亦相同。
1.3關於資料之讀出動作
其次，對依據本實施形態之讀出動作進行說明。
1.3.1關於讀出動作之流程
首先，使用圖7來說明讀出動作之大致流程。圖7係讀出動作時之NAND串18之電路圖，其表示各配線之電壓。又，於圖7中係例示自連接於字元線WL2之記憶胞電晶體MT2讀出資料之情形。
如圖所示，讀出動作大致包含「預先讀出」及「正式讀出」。所謂預先讀出，係自連接於在汲極側與原本欲讀出資料之字元線WL2相鄰之字元線WL3的記憶胞電晶體MT讀出資料之動作。而且，正式讀出係自原本之讀出對象之字元線WL2讀出資料之動作。於正式讀出中，對設為預先讀出對象之非選擇字元線WL3施加與其他非選擇字元線WL不同之電壓VREADLA。
於預先讀出時，感測放大器13向位元線BL供給電流，預充電至例如電壓VBL。列解碼器12對選擇字元線WL3施加正電壓VCGRV，對其 他非選擇字元線WL0~WL2及WL4~WL7施加正電壓VREAD。電壓VCGRV根據成為讀出對象之資料而變化，例如為圖4所說明之電壓VA、VB、及VC之任一者。又，電壓VREAD係無關於保持資料而使記憶胞電晶體MT接通之電壓，且VCGRV<VREAD。
又，列解碼器12對所選擇之耙指FNG之選擇閘極線SGD及SGS施加正電壓VSG。
以上之結果，選擇電晶體ST及記憶胞電晶體MT0~MT2及MT4~MT7成為接通狀態，記憶胞電晶體MT3基於保持資料與VCGRV之關係而成為接通狀態或斷開狀態。於預先讀出中，藉由使VCGRV依序上升，而自連接於字元線WL3之記憶胞電晶體MT將資料讀出至感測放大器13。
正式讀出與預先讀出之不同點為，對鄰接於選擇字元線WL2之非選擇字元線WL3施加電壓VREADLA及VREAD'。電壓VREADLA係與電壓VREAD同樣地無關於保持資料而使記憶胞電晶體MT接通之電壓。而且，電壓VREADLA係用於修正後述記憶胞間干涉效應所致之閾值變動之影響的電壓，且為與VREAD不同之值。而且，根據記憶胞間干涉效應之程度，可為VREADLA>VREAD，亦可為VREADLA<VREAD。電壓VREAD'係小於電壓VREADLA及VREAD之電壓，其係使記憶胞電晶體MT接通之電壓。但，VREAD'並非用於修正記憶胞間干涉效應所致之閾值變動者。
又，與電壓VREAD不同地，電壓VREADLA係於讀出動作中按記憶胞電晶體MT3所保持之每一資料而升壓。而且，每次升壓時藉由感測放大器13選通自對應之記憶胞電晶體MT2讀出之資料。
1.3.2關於讀出動作之詳情
對上述讀出動作之詳情進行說明。於各記憶胞電晶體MT可保持2位元以上之資料之情形時，係對每一位元進行上述正式讀出。於本例 中，係以如圖4所說明般記憶胞電晶體MT保持2位元資料之情形為例而進行說明。該2位元資料之各位元(上位位元與下位位元)之正式讀出係分別獨立地進行。於上位位元讀出中，特定出保持“E”位準之位元(記憶胞電晶體MT)及保持“C”位準之位元。於下位位元讀出中，特定出各位元為“A”位準以下(即，保持“E”位準或“A”位準之任一者)、還是“B”位準以上(即，保持“B”位準或“C”位準之任一者)。
<關於上位位元讀出>
首先，使用圖8來說明上位位元讀出。圖8係預先讀出、及正式讀出中之上位位元讀出時之、成為讀出對象之字元線WLn(n為1以上之自然數)及於汲極側與其相鄰之字元線WL(n+1)之電位變化的時序圖。
如圖所示，定序器16首先進行預先讀出(時刻t0~t1)。於預先讀出中，列解碼器12選擇字元線WL(n+1)，對WL(n+1)依序施加電壓VCGRV_A、VCGRV_B、及VCGRV_C(n為選擇字元線編號，於本例之情形時為0~6之任一者)。電壓VCGRV_A、VCGRV_B、及VCGRV_C亦可為例如圖4所示之電壓VA、VB、及VC。又，列解碼器12對字元線WLn及其他非選擇字元線WL施加電壓VREAD。其結果，確定選擇耙指FNG中連接於字元線WL(n+1)之全體記憶胞電晶體MT之資料，並將其保持於例如感測放大器13或定序器16。
其次，定序器16進行正式讀出(上位位元讀出)。於圖8之例中，首先進行特定出各位元具有“E”位準之閾值、或具有“A”位準以上之閾值(即，具有“A”位準、“B”位準、及“C”位準之哪一閾值)的讀出(將此稱為讀出動作AR)。
於讀出動作AR中，列解碼器12對選擇字元線WLn施加電壓VCGRV_A(例如VA)。又，列解碼器12對非選擇字元線WL(n+1)依序施加電壓VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C1(將各期間稱為期間AR1、AR2、AR3、及AR4)。例如， VREAD'_E<VREADLA_A<VREADLA_B<VREADLA_C1。對其他非選擇字元線WL施加電壓VREAD。電壓VREAD並非限定於此者，可為例如高於VREAD'_E且低於VREADLA_A之電壓。當然，亦可為VREAD低於VREAD'_E之情形。
而且，感測放大器13對預先讀出結果為“E”位準之行(位元線)於期間AR1感測．選通資料。再者，所謂資料之「選通」，係指如下動作：於某個時刻，根據位元線中流通之電流或位元線之電壓而確定讀出資料為“0”還是“1”，並將此資料獲取至感測放大器13內之鎖存電路。又，對預先讀出結果為“B”位準之行於期間AR2感測．選通資料。進而，對預先讀出結果為“B”位準之行於期間AR3感測．選通資料。而且，對預先讀出結果為“C”位準之行於期間AR4感測．選通資料。
其次，定序器16執行對具有“C”位準之位元進行特定之讀出(讀出動作CR)。
於讀出動作CR中，列解碼器12對選擇字元線WLn施加電壓VCGRV_C(例如VC)。又，列解碼器12對非選擇字元線WL(n+1)依序施加電壓VREAD'_EAB及VREADLA_C2(將各期間稱為期間CR1及CR2)。例如，VREAD'_EAB<VREADLA_C2。又，至少VREADLA_EAB<VREADLA_C1。
而且，感測放大器13對預先讀出結果為“E”位準、“A”位準、及“B”位準之行，於期間CR1感測．選通資料。又，對預先讀出結果為“C”位準之行於期間CR2感測．選通資料。
根據以上，對成為讀出對象之字元線WL特定出具有“E”位準及“C”位準之閾值之位元。
使用圖9來說明上述動作之具體例。圖9係表示上位位元讀出時之、對應於字元線WLn及WL(n+1)之頁面資料、與由感測放大器13內之鎖存電路確定之資料的模式圖。於圖9中，為簡化說明，假定由16 個記憶胞電晶體構成1頁面之情形。又，將連接於各位元線BL0~BL15之記憶胞電晶體MT或記憶胞電晶體MT所保持之資料稱為位元0~位元15，將對應於該等位元之行位址稱為位址0~15。而且，該頁面資料為“EABCEABCEABCEABC”。
如圖所示，進行預先讀出之結果，對應於字元線WL(n+1)之頁面資料為“EEEEAAAABBBBCCCC”。
其次，定序器16進行正式讀出。於正式讀出時，本例中首先特定出保持“E”位準之位元(讀出動作AR)。
依據定序器16之命令，列解碼器12對選擇字元線WLn施加VCGRV_A(例如VA)，對WL(n+1)施加VREAD'_E(期間AR1)。於該期間AR1，感測放大器13感測並選通鄰接位元資料(WL(n+1)之資料)為“E”位準之位元、即對位元線BL0~BL3讀出之資料。於本例中，位元線BL0~BL3之中、位元線BL0中流通胞電流。因此，確定位元0=“E”，將該資料儲存於感測放大器13之鎖存電路。資料已確定之位元之後不會成為讀出對象，位元線BL被固定為例如0V等固定之電位。另一方面，位元線BL1~BL3中不流通胞電流，故而確定位元1~3為“A”位準以上(換言之，亦可說資料未確定)。當然，對應於保持“E”位準之其他位元4、8、及12之位元線BL4、BL8、及BL12中亦有流通胞電流之可能性(若因記憶胞間干涉效應而閾值上升，則不流通電流)。但是，由於該等位元之鄰接位元並非“E”位準，故而於期間AR1不進行感測．選通。
繼而，列解碼器12對選擇字元線WLn施加VCGRV_A，並使對WL(n+1)之施加電壓升壓至VREADLA_A(期間AR2)。於該期間AR2，感測放大器13感測並選通鄰接位元資料為“A”之位元、即對位元線BL4~BL7讀出之資料。於本例中，位元線BL4~BL7之中、位元線BL4中流通胞電流。因此，確定位元4=“E”，將其儲存於感測放大器13之鎖存 電路。藉此，之後將位元線BL4自讀出對象中排除。由於位元線BL5~BL7中不流通胞電流，故而確定位元5~7為“A”位準以上。又，位元線BL8及BL12中亦有流通胞電流之可能性，但於AR2不進行感測．選通。
進而，列解碼器12對選擇字元線WLn施加VCGRV_A，並使對WL(n+1)之施加電壓升壓至VREADLA_B(期間AR3)。於該期間AR3，感測放大器13感測並選通鄰接位元資料為“B”之位元、即對位元線BL8~BL11讀出之資料。於本例中，位元線BL8~BL11之中、位元線BL8中流通胞電流。因此，確定位元8=“E”，將其儲存於感測放大器13之鎖存電路。藉此，之後將位元線BL8自讀出對象中排除。由於位元線BL9~BL11中不流通胞電流，故而確定位元9~11為“A”位準以上。又，位元線BL12中亦有流通胞電流之可能性，但於AR3不進行感測．選通。
進而，列解碼器12對選擇字元線WLn施加VCGRV_A，並使對WL(n+1)之施加電壓升壓至VREADLA_C1(期間AR4)。於該期間AR4，感測放大器13感測並選通鄰接位元資料為“C”之位元、即對位元線BL12~BL15讀出之資料。於本例中，位元線BL12~BL15之中、位元線BL12中流通胞電流。因此，確定位元12=“E”，將其儲存於感測放大器13之鎖存電路。藉此，之後將位元線BL12自讀出對象中排除。由於位元線BL13~BL15中不流通胞電流，故而確定位元13~15為“A”位準以上。
其次，定序器16特定出保持“C”位準之位元(讀出動作CR)。即，依據定序器16之命令，列解碼器12對選擇字元線WLn施加VCGRV_C(例如VC)，對WL(n+1)施加VREAD'_EAB(期間CR1)。於該期間CR1，感測放大器13感測並選通鄰接頁面資料為“E”、“A”、及“B”之位元、即對位元線BL0~BL11讀出之資料。於本例中，位元線BL0~BL11之中、位元線BL3、BL7、及BL11中流通胞電流。因此，確定位元3、7、及11=“C”，將該資料儲存於感測放大器13之鎖存電路。而 且，使該等位元線BL之電位固定。當然，對應於保持“C”位準之位元15之位元線BL15中亦有流通胞電流之可能性。但是，由於該位元15之鄰接位元並非“E”位準，故而於期間CR1不進行感測．選通。又，確定已確定為“E”位準之位元0、4、及8以外之位元1、2、5、6、9、及10為“A”位準或“B”位準。
繼而，列解碼器12對選擇字元線WLn施加VCGRV_C2，並使對WL(n+1)之施加電壓升壓至VREADLA_C2(期間CR2)。於該期間CR2，感測放大器13感測並選通鄰接頁面資料為“C”之位元、即對位元線BL12~BL15讀出之資料。於本例中，位元線BL12~BL15之中、位元線BL15中流通胞電流。因此，確定位元15=“C”，將該資料儲存於感測放大器13之鎖存電路。又，確定除了已確定為“E”位準之位元12以外之位元13及14為“A”位準或“B”位準。
藉由以上之上位位元讀出，確定位元0、3、4、7、8、11、12、及15之資料。即，將具有“E”位準及”C”位準之位元全部確定。
<關於下位位元讀出>
其次，使用圖10來說明下位位元讀出。圖10係表示預先讀出、及正式讀出中之下位位元讀出時之字元線WLn及WL(n+1)之電位變化的時序圖。
如圖所示，定序器16首先進行預先讀出(時刻t0~t1)。該預先讀出係與上位位元讀出時進行之動作相同。於對同一字元線連續讀出上位位元及下位位元之情形時，亦可省略下位位元讀出中之預先讀出。
其次，定序器16進行正式讀出(下位位元讀出)。於下位位元讀出中，判定各位元之閾值為“A”位準以下(即，具有“E”位準及“A”位準之哪一者)、還是“B”位準以上(即，具有“B”位準及“C”位準之哪一者)(讀出動作BR)。
即，列解碼器12對選擇字元線WLn施加電壓VCGRV_B(例如VB)。 又，列解碼器12對非選擇字元線WL(n+1)依序施加電壓VREAD'_EA、VREADLA_B、及VREADLA_C(將各期間稱為期間BR1、BR2、及BR3)。例如，VREAD'_EA<VREADLA_B<VREADLA_C，VREAD'_EA可與VREAD相同，亦可小於VREAD。
而且，感測放大器13對預先讀出結果為“E”位準之行及為“A”位準之行，於期間BR1感測．選通資料。又，對預先讀出結果為“C”位準之行於期間BR2感測．選通資料。進而，對預先讀出結果為“C”位準之行於期間BR3感測．選通資料。
根據以上，特定出各位元之閾值為“A”位準以下還是“B”位準以上。
使用圖11來說明上述動作之具體例。圖11係表示下位位元讀出時之、對應於字元線WLn及WL(n+1)之頁面資料、與由感測放大器13內之鎖存電路確定之資料的模式圖。
首先，定序器如圖9所說明般進行預先讀出。其結果，對應於字元線WL(n+1)之頁面資料為“EEEEAAAABBBBCCCC”。再者，圖9中確定“E”位準及“C”位準之位元後連續進行上位位元讀出時，可省略預先讀出。
然後，定序器16進行正式讀出，讀出針對字元線WLn之上位位元。即，依據定序器16之命令，列解碼器12對選擇字元線WLn施加VCGRV_B(例如VB)，對WL(n+1)施加VREAD'_EA(期間BR1)。
於該期間BR1，感測放大器13感測並選通鄰接位元資料為“E”及“A”位準之位元、即對位元線BL0~BL7讀出之資料。其中，於本例中，位元線BL0、BL1、BL4、及BL5中流通胞電流。因此，確定位元0、1、4、及5為“E”位準或“A”位準，將此資訊儲存於感測放大器13之鎖存電路。另一方面，位元線BL2、BL3、BL6、及BL7中不流通胞電流。因此，確定位元2、3、6、及7為“B”位準或“C”位準，將此資訊儲存於鎖 存電路。
繼而，列解碼器12對選擇字元線WLn施加VCGRV_B，並使對WL(n+1)之施加電壓升壓至VREADLA_B(期間BR2)。於該期間BR2，感測放大器13感測並選通鄰接位元資料為“B”之位元、即對位元線BL8~BL11讀出之資料。於本例中，位元線BL8及BL9中流通胞電流。因此，確定位元8及9為“E”位準或“A”，確定位元10及11為“B”位準或“C”位準，將該等資訊儲存於感測放大器13之鎖存電路。
進而，列解碼器12對選擇字元線WLn施加VCGRV_A，並使對WL(n+1)之施加電壓升壓至VREADLA_C(期間BR3)。於該期間BR3，感測放大器13感測並選通鄰接位元資料為“C”之位元、即對位元線BL12~BL15讀出之資料。於本例中，位元線BL12及BL13中流通胞電流。因此，確定位元12及13為“E”位準或“A”位準，確定位元14及15為“B”位準或“C”位準，將該等資訊儲存於感測放大器13之鎖存電路。
以上之結果，如圖11之鎖存電路所示，對於讀出對象頁面之全體位元0~15確定其等之資料為“A”位準以下還是“B”位準以上。
1.4依據本實施形態之效果
根據依據本實施形態之半導體記憶裝置，可提高資料之讀出動作可靠性。以下詳細說明本效果。
圖12至圖14表示對字元線WLn分別寫入“A”位準、“B”位準、及“C”位準時之電荷分佈之理想模型與實際模型。
如圖12所示，若假定例如“A”位準之閾值由50個左右之電子實現，則理想而言，較理想為所有電子存在於與字元線WLn重疊(over lap)之區域R1。但是，於電荷儲存層中使用有絕緣膜之MONOS構造之情形時，電荷儲存層係於鄰接之記憶胞電晶體MT間相互連接。換言之，相鄰之字元線間亦設有電荷儲存層(區域R2及R3)。因此，如圖12之實際模型所示，電子之一部分亦被區域R2及R3捕獲。
假設，原本應進入區域R1之電子數之1/3左右被區域R2及R3捕獲，且假定該等區域R2及R3內存在之電子之1/4左右有助於閾值變動。於是，寫入“A”位準時，區域R1內存在之電子為例如約42個、區域R2及R3內存在之電子分別為約14個。區域R1之電子數為少於50個之42個，區域R2及R3內存在之電子中之約7個有助於閾值變動。即，成為與區域R1內存在42+7=49個電子等效之狀態，故而該狀態下通過編程驗證。
該點對於“B”位準及“C”位準亦相同。圖13表示“B”位準之情形。根據圖13之例，“B”位準之閾值係藉由被區域R1捕獲之例如電子100個左右而實現。於是，於實際模型中，區域R1內存在之電子為約85個，區域R2及R3內分別存在約28個電子。而且，區域R2及R3內存在之電子中之約14個有助於閾值變動。即，成為與區域R1內存在85+14=99個電子等效之狀態，故而該狀態下通過編程驗證。
圖14表示“C”位準之情形。根據圖14之例，“C”位準之閾值係藉由被區域R1捕獲之例如電子150個左右而實現。於是，於實際模型中，區域R1內存在之電子為約130個，區域R2及R3內分別存在約43個電子。而且，區域R2及R3內存在之電子中之約22個有助於閾值變動。即，成為與區域R1內存在130+22=152個電子等效之狀態，故而該狀態下通過編程驗證。
基於如上之模型，使用圖15及圖16對字元線WLn與WL(n+1)之間之記憶胞間之干涉效應進行說明。圖15表示實際模型中對字元線WLn寫入“A”位準，其後對字元線WL(n+1)寫入“C”位準之情形時之電荷分佈。又，圖16表示對字元線WLn寫入“C”位準，其後對字元線WL(n+1)寫入“A”位準之情形時之電荷分佈。
如圖15所示，對字元線WLn寫入“A”位準後，對字元線WL(n+1)寫入“C”位準之情形時，被區域R3捕獲之電子數為例如約43個。即，“A” 寫入時區域R3捕獲約14個電子，繼而藉由“C”寫入而區域R3新捕獲約29個電子。
其結果，區域R2及R3中有助於記憶胞電晶體MTn之閾值變動之電子數為約14個。即，與區域R1之電子數為42+14=56個之情形等效。該數量為原本之電子數50個之1成以上，為較多之電子數。其結果，記憶胞電晶體MTn之閾值有高於“A”位準之可能性，視情況而有到達“B”位準之虞。
相反，對字元線WLn寫入“C”位準後，對字元線WL(n+1)寫入“A”位準之情形時，認為不會發生此種現象。其原因在於，如圖16所示，於“C”寫入之時間點，區域R3捕獲約43個電子。由此，對字元線WL(n+1)進行“A”寫入時，認為區域R3內不會有電子進入。因此，有助於“C”位準之電子數為約152個，與原本之電子數大致相同。
根據上述說明，可知某記憶胞電晶體MT(n+1)對記憶胞電晶體MT之閾值造成影響，係於記憶胞電晶體MT(n+1)之閾值高於記憶胞電晶體MTn之閾值的情形時發生。
圖17表示“E”~“C”位準之閾值分佈因上述記憶胞間干涉效應而變動之狀況。如圖所示，於記憶胞電晶體MTn具有“C”位準之情形時，不會自於汲極側相鄰之記憶胞電晶體MT(n+1)受到影響。
相對於此，於記憶胞電晶體MT(n+1)為“C”位準之情形時，“B”位準之閾值上升。又，於記憶胞電晶體MT(n+1)為“B”位準或“C”位準之情形時，“A”位準之閾值上升。進而，於記憶胞電晶體MT(n+1)為“A”位準、“B”位準、或“C”位準之情形時，“E”位準之閾值上升。
假定閾值電壓因此種記憶胞間干涉效應而上升，於本實施形態中，對汲極側相鄰之字元線WL(n+1)施加大於(亦可小於)VREAD之電壓VREADLA(修正讀出)。藉由該VREAD與VREADLA之差量之電壓，抵消閾值變動之影響，而可防止誤讀出。
而且，如圖15及圖16所說明般，有產生閾值變動之可能性者係汲極側相鄰之位元具有高於讀出對象位元之閾值位準的情形，故而該情形時進行修正讀出，除此以外之情形時不進行修正(即，對字元線WL(n+1)施加電壓VREAD')。
如此，根據本實施形態，可精度良好地估算記憶胞間干涉效應所致之閾值變動之程度，從而可提高資料之讀出可靠性。
2.第2實施形態
其次，對依據第2實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1實施形態中假定鄰接記憶胞之閾值位準相同之情形時亦存在記憶胞間干涉效應者。以下，僅對與上述第1實施形態不同之處進行說明。
2.1關於讀出動作之詳情
關於依據本實施形態之讀出動作，以下係與第1實施形態同樣地分成上位位元讀出及下位位元讀出而進行說明。
<關於上位位元讀出>
圖18係表示依據本實施形態之預先讀出及上位位元讀出時之、字元線WLn及WL(n+1)之電位變化的時序圖。
如圖所示，本實施形態與第1實施形態所說明之圖8之不同點為，正式讀出之讀出動作CR中，施加於字元線WL(n+1)之電壓係按VREAD'_EA、VREADLA_B2、及VREADLA_C2之順序升壓。再者，本例中之讀出動作AR中之電壓VREADLA_B為區別於讀出動作CR時之電壓而表述為電壓VREADLA_B1。該電壓為與電壓VREAD不同之值。又，VREADLA_B1與VREADLA_B2、及VREADLA_C1與VREADLA_C2可為相同值，亦可為不同值。
使用圖19對上述動作之具體例進行說明。圖19對應於第1實施形態所說明之圖9。
如圖所示，於期間AR1，確定位元0為“E”位準，位元1~3為“A”位準以上。又，於期間AR2，確定位元4為“E”位準，位元5~7為“A”位準以上。進而，於期間AR3，確定位元8為“E”位準，位元9~11為“A”位準以上。而且，於期間AR4，確定位元12為“E”位準，位元13~15為“A”位準以上。
又，於期間CR1，確定位元3及7為“C”位準，位元1、2、5、及6為“A”位準或“B”位準。進而，於期間CR2，確定位元11為“C”位準，位元9及10為“A”位準或“B”位準。而且，於期間CR3，確定位元15為“C”位準，位元13及14為“A”位準或“B”位準。
<關於下位位元讀出>
其次，使用圖20對依據本實施形態之下位位元讀出進行說明。圖20係表示預先讀出、及正式讀出中之下位位元讀出時之字元線WLn及WL(n+1)之電位變化的時序圖。
如圖所示，本實施形態與第1實施形態不同之處為，正式讀出中，於字元線WL(n+1)為“E”位準之情形時及“A”位準之情形時，改變施加於字元線WLn之電壓。
即，於第1實施形態中，施加於字元線WL(n+1)之電壓係準備有VREAD'_EA、VREADLA_B、及VREADLA_C，相對於此，於本實施形態中，係準備VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C。
而且，如將各電壓之施加期間分別設為期間BR1、BR2、BR3、及BR4，則感測放大器13對預先讀出結果為“E”位準之行於期間BR1感測．選通資料。又，對預先讀出結果為“A”位準之行，於期間BR2感測．選通資料。進而，對預先讀出結果為“B”位準之行，於期間BR3感測．選通資料。而且，對預先讀出結果為“C”位準之行，於期間BR4感測．選通資料。
使用圖21對上述動作之具體例進行說明。圖21對應於第1實施形態所說明之圖10。
如圖所示，於期間BR1，確定位元0及1為“E”位準或“A”位準，確定位元2及3為“B”位準或“C”位準。又，於期間BR2，確定位元4及5為“E”位準或“A”位準，確定位元6及7為“B”位準或“C”位準。進而，於期間BR3，確定位元8及9為“E”位準或“A”位準，確定位元10及11為“B”位準或“C”位準。而且，於期間BR4，確定位元12及13為“E”位準或“A”位準，確定位元14及15為“B”位準或“C”位準。
2.2依據本實施形態之效果
根據本實施形態，可較第1實施形態進而提高資料之讀出可靠性。以下說明本效果。
圖22表示第1實施形態中使用圖12至圖14所說明之模型中，對字元線WLn寫入“B”位準，其後對字元線WL(n+1)同樣寫入“B”位準之情形時的電荷分佈。
如圖13所說明般，對字元線WLn寫入“B”位準時，相鄰之字元線WL(n-1)及WL(n+1)之間之區域R2及R3分別捕獲例如28個電子。
其次，第1實施形態為如下模型，即，對字元線WL(n+1)同樣寫入“B”位準時，由於區域R3中已存在約28個電子，故而區域R3中1個電子亦不會進入。但是，有時相比於考慮區域R3中完全不會進入電子，考慮電子進入多少更接近實際情況。圖22表示基於此種考慮，已存在約28個電子之區域R3新捕獲20個左右之電子之情形。該情形時，區域R1之電子數等效地變成106個。即，“B”位準之閾值電壓視情形而有上升至“C”位準之可能性。
圖23表示“E”~“C”位準之閾值分佈因上述記憶胞間干涉效應而變動之狀況。如圖所示，於記憶胞電晶體MTn具有“C”位準之情形時，且汲極側相鄰之記憶胞電晶體MT(n+1)為“C”位準之情形時，閾值上 升。又，於記憶胞電晶體MT(n+1)為“B”位準或“C”位準之情形時，“B”位準之閾值上升。又，於記憶胞電晶體MT(n+1)為“A”位準、“B”位準、或“C”位準之情形時，“A”位準及“B”位準之閾值上升。
因此，於本實施形態中，即便於汲極側相鄰之位元為與讀出對象位元相同之閾值位準之情形時亦進行修正讀出。例如，於圖20之期間BR1，藉由對字元線WL(n+1)施加與VREAD不同之VREADLA_E，而進行修正讀出。
藉由本實施形態，亦可精度良好地估算記憶胞間干涉效應所致之閾值變動之程度，從而可提高資料之讀出可靠性。
3.第3實施形態
其次，對依據第3實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1或第2實施形態中於編程驗證時使字元線WL(n+1)之電壓升壓者。以下，僅對與第1、第2實施形態不同之處進行說明。
3.1關於編程驗證
首先，使用圖24對依據本實施形態之編程驗證進行說明。資料之寫入大致包含向電荷儲存層注入電子而使閾值變動之編程動作、及判斷編程後閾值是否上升至目標值之編程驗證動作。而且，藉由重複編程及編程驗證而寫入資料。
如圖24所示，編程驗證時，對選擇字元線WL2施加驗證電壓Vvfy。驗證電壓Vvfy係與寫入資料相應之值，於閾值位準為“A”位準時設為Vvfy_A，於閾值位準為“B”位準時設為Vvfy_B，於閾值位準為“C”位準時設為Vvfy_C。驗證電壓Vvfy_A、Vvfy_B、及Vvfy_C分別為略小於例如讀出電壓VA、VB、及VC之電壓。
對於汲極側與選擇字元線WL2鄰接之非選擇字元線WL3施加電壓V(n+1)，對其他非選擇字元線WL0、WL1、及WL4~WL7施加電壓VREAD。關於電壓V(n+1)於後文敍述。
而且，對選擇閘極線SGD及SGS施加電壓VSG，使選擇電晶體ST1及ST2為接通狀態。於該狀態下，自連接於字元線WL2之記憶胞電晶體讀出資料。其結果，若記憶胞電晶體為接通狀態，則閾值位準並未到達目標位準，需要再次進行編程。另一方面，若記憶胞電晶體為斷開狀態，則閾值位準到達目標位準，對該記憶胞電晶體之資料寫入完成。
圖25表示資料寫入時之選擇字元線WLn(圖24之例中為字元線WL2)、非選擇字元線WL(n+1)(圖24之例中為字元線WL3)、及其他非選擇字元線WL之電壓。
如圖所示，於編程時，對選擇字元線WLn施加編程電壓VPGM，對非選擇字元線施加電壓VPASS。電壓VPGM係用於將電子注入至電荷儲存層之高電壓。又，電壓VPASS係無關於保持資料而使記憶胞電晶體為接通狀態之電壓，且為可藉由自升壓技術而使通道充分上升之電壓，且VPGM>VPASS。
若藉由對選擇字元線WLn施加電壓VPGM而執行編程，接著進行編程驗證。如圖25所示，於編程驗證時，對選擇字元線WLn依序施加驗證電壓Vvfy_A、Vvfy_B、及Vvfy_C。但，根據編程與編程驗證之組合之重複次數，亦有僅施加該等電壓之任2個或任1個之情形。
對字元線WL(n+1)施加電壓V(n+1)_E、V(n+1)_A、及電壓V(n+1)_B作為電壓V(n+1)。電壓V(n+1)_E、V(n+1)_A、及電壓V(n+1)_B分別對應於驗證電壓Vvfy_A、Vvfy_B、及Vvfy_C。即，對字元線WLn施加驗證電壓Vvfy_A時，對字元線WL(n+1)施加電壓V(n+1)_E，對字元線WLn施加驗證電壓Vvfy_B時，對字元線WL(n+1)施加電壓V(n+1)_A，對字元線WLn施加驗證電壓Vvfy_C時，對字元線WL(n+1)施加電壓V(n+1)_B。
3.2關於讀出動作
其次，使用圖26對依據本實施形態之資料之讀出動作進行說明。如圖所示，於資料讀出時施加於選擇字元線WLn及非選擇字元線WL(n+1)之電壓係與第1實施形態所說明之圖8大致相同。但，與圖8不同之處為，正式讀出時施加於非選擇字元線WL(n+1)之電壓之值較第1實施形態之情形低(圖中之虛線表示第1實施形態之情形，實線表示第3實施形態之情形)。
再者，圖26係圖示上位位元讀出之情形，但下位位元讀出之情形亦相同。即，於第1實施形態所說明之圖10中，將電壓VREAD'_EA、VREADLA_B、及VREADLA_C之值設定為較第1實施形態之情形低。
3.3關於閾值分佈之變動及電壓V(n+1)
其次，使用圖27對本實施形態中之記憶胞電晶體之閾值分佈之變動及電壓V(n+1)進行說明。以下表示如下情形，即，對連接於字元線WLn之記憶胞電晶體寫入資料，接著對連接於字元線WL(n+1)之記憶胞電晶體寫入資料，繼而自連接於字元線WLn之記憶胞電晶體讀出資料。
<字元線WLn寫入>
如圖所示，首先對連接於字元線WLn之記憶胞電晶體寫入資料。其結果，閾值位準為“A”位準之記憶胞電晶體之閾值電壓高於驗證電壓Vvfy_A。又，閾值位準為“B”位準之記憶胞電晶體之閾值電壓高於驗證電壓Vvfy_B。而且，閾值位準為“C”位準之記憶胞電晶體之閾值電壓高於驗證電壓Vvfy_C。
又，對字元線WLn進行寫入時，於編程驗證時對字元線WL(n+1)施加電壓V(n+1)_E、V(n+1)_A、及V(n+1)_B。如圖27所示，驗證電壓Vvfy與電壓V(n+1)之間存在例如以下關係。
Vvfy_A<V(n+1)_E<Vvfy_B、Vvfy_B<V(n+1)_A<Vvfy_C、 Vvfy_C<V(n+1)_B<VREAD
再者，該關係僅為一例，亦可為例如V(n+1)_E高於Vvfy_B、V(n+1)_A高於Vvfy_C之情形。只要至少例如V(n+1)_E<V(n+1)_A<V(n+1)_B<VREAD成立便可。又，圖27所示之電壓V(n+1)_C可為與例如電壓VREAD相同之電壓，亦可為大於VREAD之電壓。
<字元線WL(n+1)寫入>
其次，對連接於字元線WL(n+1)之記憶胞電晶體寫入資料。此時之動作係與對上述字元線WLn進行寫入時相同。
<字元線WLn讀出>
其次，自連接於字元線WLn之記憶胞電晶體讀出資料。以下，對讀出動作AR、BR、及CR進行說明。
．關於讀出動作AR
於讀出動作AR中，對選擇字元線WLn施加讀出電壓VA。而且，於預先讀出時自鄰接記憶胞(連接於字元線WL(n+1)之記憶胞電晶體)為“E”位準之選擇記憶胞(連接於字元線WLn之記憶胞電晶體)讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_E。又，於自鄰接記憶胞為“A”位準之選擇記憶胞讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_A。進而，於自鄰接記憶胞為“B”位準之選擇記憶胞讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_B。而且，於自鄰接記憶胞為“C”位準之選擇記憶胞讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_C。
即，於圖26中，字元線WL(n+1)之電壓係以如下之方式設定。
VREAD'_E=V(n+1)_E、VREADLA_A=V(n+1)_A、VREADLA_B=V(n+1)_B、VREADLA_C1=V(n+1)_C
．關於讀出動作CR
於讀出動作CR中，對選擇字元線WLn施加讀出電壓VC。而且，於自鄰接記憶胞為“E”、“A”、或“B”位準之選擇記憶胞讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_B。而且，於自鄰接記憶胞為“C”位準之選擇記憶胞讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_C。
即，於圖26中，字元線WL(n+1)之電壓係以如下之方式設定。
VREAD'_EAB=V(n+1)_B、VREADLA_C1=V(n+1)_C
．關於讀出動作BR
於讀出動作BR中，對選擇字元線WLn施加讀出電壓VB。而且，於自鄰接記憶胞為“E”或“A”位準之選擇記憶胞讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_A。進而，於自鄰接記憶胞為“B”位準之選擇記憶胞讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_B。而且，於自鄰接記憶胞為“C”位準之選擇記憶胞讀出資料時，對字元線WL(n+1)施加電壓V(n+1)_C。
即，於圖10中，字元線WL(n+1)之電壓係以如下之方式設定。
VREAD'_EA=V(n+1)_A、VREADLA_B=V(n+1)_B、VREADLA_C1=V(n+1)_C
3.4依據本實施形態之效果
於本實施形態中，亦與第1及第2實施形態同樣地，可修正記憶胞間干涉效應所致之閾值變動而提高資料之讀出可靠性。以下說明本效果。
於本實施形態中，藉由編程驗證時及讀出時之電壓而修正記憶胞間干涉效應。即，於字元線WLn被選擇時，藉由於編程驗證時及讀出 時之兩者調整字元線WL(n+1)之電壓，而修正記憶胞間干涉效應。
首先，於編程驗證時，如圖25及圖27所說明般，對應於驗證位準而對字元線WL(n+1)施加電壓V(n+1)_E、V(n+1)_A、及V(n+1)_B。記憶胞間干涉效應之程度係依存於字元線WLn之閾值位準。即，因保持資料不同而閾值電壓之變動容易性不同。例如，若字元線WL(n+1)之電壓固定，當字元線WLn之閾值位準設定得更高時(例如“C”位準)，該記憶胞受到之記憶胞間干涉效應較小，其閾值電壓之變動量亦變小。相反，當字元線WLn之閾值位準設定得更小(例如“A”位準)，該記憶胞受到之記憶胞間干涉效應較大，其閾值電壓之變動量亦變大。
因此，於本實施形態中，增大閾值位準較低之記憶胞之修正量，減小閾值位準較高之記憶胞之修正量。作為其方法，為增大修正量，使編程驗證時之字元線WL(n+1)之電壓以電壓VREAD為基準而較大地降低。另一方面，為減小修正量，使編程驗證時之字元線WL(n+1)之電壓以電壓VREAD為基準而較小地降低。如此，於字元線WLn之寫入時，選擇記憶胞自字元線WL(n+1)受到根據寫入資料不同而不同之電壓之影響。
於資料之讀出時，如圖26及圖27所說明般，對非選擇字元線WL(n+1)根據預先讀出結果而施加電壓V(n+1)。例如，假定字元線WLn為“A”位準、接著對字元線WL(n+1)寫入“C”位準之情形。藉由對字元線WL(n+1)寫入“C”位準，字元線WLn之“A”位準受到記憶胞間干涉效應，閾值電壓移位。但是，於自字元線WLn讀出資料時，藉由預先讀出而可知該記憶胞之閾值位準為“C”位準。因此，對字元線WL(n+1)，並非施加編程驗證時使用之電壓V(n+1)_E，而是施加更大之電壓V(n+1)_C(=VREADLA_C1)。其結果，藉由電壓V(n+1)_E與V(n+1)_C之電位差而可修正“A”位準之閾值電壓移位。
將該狀況示於圖28之模式圖。圖28之最上段之圖表示對字元線 WLn以“A”位準編程時之編程驗證之狀況。如圖所示，對選擇字元線WLn施加驗證電壓Vvfy_A=2V，對非選擇字元線WL(n+2)施加電壓VREAD=7V。而且，對非選擇字元線WL(n+1)施加較VREAD低之電壓V(n+1)_E=4V。於是，與施加電壓VREAD之情形相比，字元線WLn與WL(n+1)之間感應之電荷量較少，通道傳導降低。即，以於通道傳導降低之條件下讀出“A”位準之方式對字元線WLn執行編程。
其次，如圖28之中段之圖所示，對字元線WL(n+1)寫入“C”位準。因此，對選擇字元線WL(n+1)施加電壓VPGM=23V，對非選擇字元線WLn及WL(n+2)施加電壓VPASS=8V。鄰接記憶胞隨著鄰接間隔變小而彼此相互影響。因此，如圖所示，因電壓VPGM與VPASS之影響，字元線WLn與WL(n+1)之間之區域之電荷儲存層29捕獲電荷。該捕獲量根據寫入字元線WL(n+1)之資料而不同，設定之閾值位準越高則捕獲之電荷越多。
其次，如圖28之下段之圖所示，自字元線WLn讀出資料。根據依據本實施形態之方法，將該讀出時之通道傳導之狀態設定為與圖28之上段之圖之狀態相同。因此，非選擇字元線WL(n+1)之電壓得到調整。於本例之情形時，對字元線WL(n+1)施加電壓V(n+1)_C=7V。該電壓V(n+1)_C與電壓VCGRV之影響會補償WLn與WL(n+1)之間之電荷儲存層29捕獲之電荷之影響。即，根據所捕獲之電荷量而調整字元線WL(n+1)之電壓。捕獲量較多則字元線WL(n+1)之電壓較高，捕獲量較少則字元線WL(n+1)之電壓較低。
其結果，自字元線WLn讀出資料時之通道傳導變成與對字元線WLn寫入資料時相同之程度，從而可準確地讀出資料。
再者，讀出時施加於字元線WL(n+1)之電壓並不限於圖26之情形。例如，亦可如圖29般。即，根據上述例，字元線WL(n+1)之電壓於讀出動作AR中係設定為4位準(V(n+1)_E、V(n+1)_A、V(n+1)_B、 及V(n+1)_C)，於讀出動作BR中係設定為3位準(V(n+1)_A、V(n+1)_B、及V(n+1)_C)，於讀出動作CR中係設定為2位準(V(n+1)_B及V(n+1)_C)。
但是，亦可於讀出動作AR中設為3位準(V(n+1)_A、V(n+1)_B、及V(n+1)_C)，於讀出動作BR中設為2位準(V(n+1)_B及V(n+1)_C)，於讀出動作CR中設為1位準(V(n+1)_C)。
又，亦可設定為如第2實施形態所說明之圖18及圖20般。該情形時，亦可於讀出動作AR及BR中設為4位準(V(n+1)_E、V(n+1)_A、V(n+1)_B、及V(n+1)_C)，於讀出動作CR中設為3位準(V(n+1)_A、V(n+1)_B及V(n+1)_C)，於讀出動作CR中設為1位準(V(n+1)_C)。
進而，根據本實施形態，亦可於讀出動作AR、BR、及CR之全體中，將字元線WL(n+1)之電壓設為4位準(V(n+1)_E、V(n+1)_A、V(n+1)_B、及V(n+1)_C)。即，亦可無關於鄰接記憶胞之保持資料而進行閾值電壓之修正動作。
4.第4實施形態
其次，對依據第4實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1或第2實施形態中，藉由使電壓VCGRV之值移位而修正記憶胞間干涉效應者。
4.1關於讀出動作
本實施形態中之讀出動作大致包含第1讀出動作及第2讀出動作。第1讀出動作係不考慮記憶胞間干涉效應而進行，第2讀出動作係以修正記憶胞間干涉效應之方式進行。
因此，於第1讀出動作時，不進行預先讀出而是進行正式讀出。此時，不使用修正用之電壓VREADLA，而是對例如非選擇字元線之全體施加電壓VREAD。
第2讀出動作係於第1讀出動作中未準確讀出資料之情形時進 行。即，若控制器向NAND型快閃記憶體10發出讀出命令，應答於該命令，NAND型快閃記憶體10執行第1讀出動作。但是，例如讀出資料中包含ECC無法校正之程度之錯誤等讀出動作失效之情形時，控制器發佈第2讀出命令。應答於該命令，NAND型快閃記憶體10執行第2讀出。
使用圖31對第2讀出動作之詳情進行說明。如圖所示，於第2讀出動作時施加於選擇字元線WLn及非選擇字元線WL(n+1)之電壓係與第1實施形態所說明之圖8大致相同。但，與圖8不同之處為，與第3實施形態同樣地正式讀出時施加於非選擇字元線WL(n+1)之電壓之值較第1實施形態之情形低，此外施加於選擇字元線WLn之讀出電壓VCGRV之值較第1實施形態高(圖中之虛線表示第1實施形態之情形，實線表示第4實施形態之情形)。而且，第2讀出動作時之電壓VCGRV之值亦設定得較第1讀出動作時之電壓VCGRV高。
再者，圖31中僅圖示上位位元讀出之情形，但下位位元讀出之情形時亦相同。即，於第1實施形態所說明之圖10中，將電壓VREAD'_EA、VREADLA_B、及VREADLA_C之值設定得較第1實施形態之情形低，且將讀出電壓VCGRV之值設定得較高。
4.2關於閾值分佈之變動
其次，使用圖32對本實施形態中之記憶胞電晶體之閾值分佈之變動進行說明。以下表示如下情形，即，對連接於字元線WLn之記憶胞電晶體寫入資料，接著對連接於字元線WL(n+1)之記憶胞電晶體寫入資料，繼而自連接於字元線WLn之記憶胞電晶體讀出資料。依據本實施形態之動作係與第4實施形態所說明之圖27之情形大致相同，以下僅對與圖27不同之處進行說明。
首先，對連接於字元線WLn之記憶胞電晶體寫入資料。與圖27不同之處為，於編程驗證時，對字元線WL(n+1)施加電壓VREAD(或高 於VREAD之電壓VREADk)。即，將編程驗證時之字元線WL(n+1)設為固定值(換言之，並不與驗證位準連動而變動)。
其次，對連接於字元線WL(n+1)之記憶胞電晶體寫入資料。
其次，自連接於字元線WLn之記憶胞電晶體讀出資料。於讀出動作AR、BR、及CR中，施加於非選擇字元線WL(n+1)之電壓係與圖27相同。與圖27不同之處為，如上述般施加於選擇字元線WLn之電壓不同。第1讀出動作中之電壓VA、VB、及VC係與例如圖27之情形相同之值。但是，於第2讀出動作中，使電壓VA、VB、VC升壓。又，第2讀出動作係於資料被準確地讀出、或達到規定次數之前重複進行，且每次使電壓VA、VB、VC升壓。
4.3依據本實施形態之效果
根據本實施形態，亦與第1至第3實施形態同樣地，可修正記憶胞間干涉效應所致之閾值變動而提高資料之讀出可靠性。以下說明本效果。
如上述般，對字元線WL(n+1)進行寫入時，因記憶胞間干涉效應而字元線WLn之閾值電壓上升。越為閾值位準低之記憶胞則該上升之程度越大。而且，例如如圖17所示，閾值分佈之上限值向高電壓側移位，下限值基本上不變動。其結果，相鄰之閾值位準間之閾值分佈之間隔變狹(換言之，各閾值位準之分佈寬度變廣)，容易產生誤讀出。
因此，於本實施形態中，讀出時對字元線WL(n+1)施加較編程驗證時所使用之電壓VREAD小之電壓V(n+1)。藉此，使字元線WLn之閾值分佈之下限值向高電壓側移位。此時，閾值分佈之上限值基本上不變動。
其結果，可使讀出時之閾值分佈之寬度變窄。即，如圖32之字元線WLn讀出時之字元線WLn之閾值分佈圖所示，如虛線般擴展之閾值分佈會如實線般變窄。
即，“A”、“B”、及“C”位準之閾值分佈整體上向高電壓側移位。因此，於本實施形態中，對應於該閾值分佈之移位，而讀出電壓VCGRV(=VA、VB、及VC)亦向高電壓側移位。因此，可使用鄰接之閾值分佈間之適切之電壓作為讀出電壓，故而可準確地讀出資料。
將該狀況示於圖33之模式圖。圖33之最上段之圖表示對字元線WLn以“A”位準編程時之編程驗證之狀況。如圖所示，對選擇字元線WLn施加驗證電壓Vvfy_A=2V，對非選擇字元線WL(n+1)及WL(n+2)施加電壓VREAD=7V。因此，與圖28所說明之情形相比，字元線WLn與WL(n+1)之間感應之電荷量較多，通道傳導較高。即，與圖28之情形相比，以於通道傳導較高之條件下讀出“A”位準之方式對字元線WLn執行編程。
其次，如圖33之第二段之圖所示，對字元線WL(n+1)寫入“C”位準。因此，對選擇字元線WL(n+1)施加電壓VPGM=23V，對非選擇字元線WLn及WL(n+2)施加電壓VPASS=8V。而且，如圖28所說明般，字元線WLn與WL(n+1)之間之區域之電荷儲存層29捕獲電荷。
其次，如圖33之第三段之圖所示，自字元線WLn讀出資料。於第三段之圖中，表示當字元線WL(n+1)為“C”位準時與“E”位準時之2個情形時，對字元線WL(n+1)施加VREAD之情形。如圖所示，於字元線WL(n+1)為“C”位準之情形時，藉由字元線WL(n+1)之VREAD與字元線WLn之VCGRV，而大致抵消字元線WLn與WL(n+1)之間之電荷儲存層29捕獲之電荷的影響。相對於此，於字元線WL(n+1)為“E”位準之情形時，字元線WLn與WL(n+1)之間之電荷儲存層29並不捕獲電荷，故而字元線WLn與WL(n+1)之間感應電荷。即，通道傳導根據字元線WL(n+1)之位準而不同。
因此，於本實施形態中，如圖33之最下段之圖所示，對字元線WL(n+1)施加與字元線WL(n+1)之閾值位準相應之電壓V(n+1)。圖中，表 示字元線WL(n+1)之位準為“E”位準，且對字元線WL(n+1)施加電壓V(n+1)_E=4V之情形。如圖所示，藉由使字元線WL(n+1)之電壓自7V下降至4V，而可抑制字元線WLn與WL(n+1)之間之電荷之感應。其結果，於鄰接記憶胞為“C”位準之情形時及“E”位準之情形時，可使通道傳導大致相同。
再者，亦可於第2讀出動作時執行第1至第3實施形態所說明之修正讀出之方法。即，於執行第1讀出動作而未準確讀出資料之情形時，亦可執行第1至第3實施形態所說明之讀出方法。
5.第5實施形態
其次，對依據第5實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1及第2實施形態中，使電壓VREADLA及VREAD'具有層依存性者。以下，僅對與第1及第2實施形態不同之處進行說明。
5.1關於電壓VREADLA及VREAD'之層依存性
圖34及圖35係表示電壓VREADLA之相對於記憶胞之位置(深度)之變化的曲線圖。圖34及圖35中，電壓VREADLA係表示VREADLA_A、VREADLA_B、及VREADLA_C，第1實施形態所說明之VREADLA_EA、VREADLA_C1等其他電壓VREADLA亦相同。
如圖所示，依據本實施形態之VREADLA及VREAD'具有層依存性。於圖34及圖35之例中，越是施加於下層之記憶胞電晶體MT之VREADLA，其電壓值越大。例如根據圖3之例，施加於最下層之字元線WL0之VREADLA及VREAD'最大，施加於最上層之字元線WL7之VREADLA及VREAD'最小。
電壓VREADLA及VREAD'之值亦可如圖34所示般連續地變化(每根字元線之VREADLA及VREAD'之值均變化)。或者，如圖35所示，亦可以一定之區單位變化(例如，施加於字元線WL0~WL1之VREADLA及VREAD'為相同值，施加於字元線WL2~WL5之VREADLA及 VREAD'為相同值，施加於字元線WL6~WL7之VREADLA及VREAD'為相同值)。
5.2關於修正表
圖36係例如暫存器17等所保持之修正表之概念圖。依據本實施形態之NAND型快閃記憶體10為如圖34及圖35所說明般控制電壓VREADLA及VREAD'而保持圖36所示之修正表。圖36中作為一例而表示與圖35對應之修正表。
修正表保持電壓VREADLA及VREAD'之修正值。例如根據圖36之例，關於電壓VREADLA_A而保持上層用之修正值△VE_upper、中間層用之修正值△VE_mid、及下層用之修正值△VE_low。而且，圖1中省略圖示之電壓產生電路依照定序器16之命令，對電壓VREAD加入修正值，藉此產生應施加於各層之電壓VREAD'_E。即，對上層之字元線WL施加電壓VREAD'_E時，電壓產生電路產生VREAD+△VE_upper作為VREAD'_E。又，對中間層之字元線WL施加電壓VREAD'_E時，電壓產生電路產生VREAD+△VE_mid作為VREAD'_E。進而，對下層之字元線WL施加電壓VREAD'_E時，電壓產生電路產生VREAD+△VE_low作為VREAD'_E。其他電壓VREADLA_A、VREADLA_B、及VREADLA_C亦相同。
再者，上述列舉越為下層則記憶胞間干涉效應越大之情形為例進行了說明，但亦可為越是上層則記憶胞間干涉效應越大之情形。該情形時，如圖37所示，越為上層則越增大VREADLA及VREAD'便可。
5.3依據本實施形態之效果
根據依據本實施形態之構成，可較第1及第2實施形態進而提高資料之讀出可靠性。以下說明本效果。
圖3所示之記憶胞陣列11例如藉由如下之方法而形成。即，首先於半導體基板上介隔未圖示之絕緣膜而依序形成導電層27、23、及25。 其次，以貫通該等導電層25、23、27、及絕緣膜之方式形成記憶體孔26。而且，於記憶體孔26之內部形成絕緣膜28、29、及30，進而以填埋記憶體孔26內之方式形成導電層31。
根據如圖3般由記憶胞電晶體MT三維積層而成之構造，導電層23之層數越增加則積體度越高。但是，層數越增加，記憶體孔26之形成變得越困難。具體而言，越為記憶體孔之上端則其直徑越大，越為下端則其直徑越小。將該狀況示於圖38。即，如圖38所示，記憶體孔30變得具有錐形狀。換言之，記憶胞電晶體MT之尺寸因層不同而不同。其結果，有記憶胞間干涉效應亦因層不同而不同之可能性。
因此，於本實施形態中，對應於記憶胞間干涉效應之層依存性，使電壓VREADLA亦具有層依存性。於圖34及圖35之例中，假定越為下層則記憶胞間干涉效應越大之情形，越為下層則VREADLA及VREAD'之值越大。因此，可有效地抑制記憶胞間干涉效應。
又，記憶體孔26並不限於藉由一次蝕刻而形成之情形，亦可藉由複數次蝕刻而形成。其目的為，於層數變多之情形時，緩和上層與下層之記憶胞之尺寸差。將此種例示於圖39。圖39係藉由3次蝕刻而形成記憶體孔26之例。如圖所示，於NAND串之3個區域R1~R3，分別形成具有錐形狀之記憶體孔26-1~26-3。
此種情形時之電壓VREADLA及VREAD'可如例如圖40般設定。即，並非使VREADLA及VREAD'單純地依存於層，亦可依存於記憶體孔26之直徑、換言之依存於記憶胞電晶體MT之尺寸。應施加VREADLA及VREAD'之字元線WL位於哪一層，可由定序器16根據自控制器接收之位址而識別。即，亦可將位址與VREADLA及VREAD'建立關聯。
再者，圖36所示之修正值可根據VREADLA及VREAD'之每一種類而不同，亦可根據每一層而不同。或者，修正表亦可具有並不表示修正值而是表示VREADLA及VREAD'之值本身的資訊。
又，電壓VREADLA及VREAD'之層依存性亦可如圖41至圖44般。即，記憶體孔26之直徑有相比上層而於中間層變得最大之情形。該情形時之VREADLA及VREAD'之值亦可設定為施加於中間層之值取最大值。
6.第6實施形態
其次，對依據第6實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1至第5實施形態中，確定“E”位準之讀出時，考慮來自在源極側鄰接之字元線WL(n-1)之記憶胞間干涉效應者。以下，僅對與第1至第5實施形態不同之處進行說明。
6.1關於讀出動作之詳情
使用圖45對依據本實施形態之讀出動作進行說明。圖45係表示依據本實施形態之預先讀出、及正式讀出時之讀出動作AR中之字元線WLn、WL(n+1)、及WL(n-1)之電位變化的時序圖。
如圖所示，本實施形態與第1及第2實施形態所說明之圖8及圖18不同之處為下述方面。即，
(1)於預先讀出中，不僅讀出字元線WL(n+1)保持之資料，亦讀出字元線WL(n-1)保持之資料。
(2)於正式讀出之讀出動作AR中，不僅對字元線WL(n+1)，亦對字元線WL(n-1)依序施加電壓VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C。
以下，詳細地進行說明。
如圖45所示，定序器16首先進行預先讀出(時刻t0~t2)。於預先讀出中，列解碼器12選擇字元線WL(n-1)，並對WL(n-1)依序施加電壓VCGRV_A、VCGRV_B、及VCGRV_C。此時，對非選擇字元線WL施加電壓VREAD。繼而，列解碼器12選擇字元線WL(n+1)，並對WL(n+1)依序施加電壓VCGRV_A、VCGRV_B、及VCGRV_C。
藉由以上之讀出動作，確定選擇耙指FNG中連接於字元線WL(n-1)及WL(n+1)之全體記憶胞電晶體MT之資料，並由例如感測放大器13或定序器16保持。
再者，選擇字元線WL(n+1)與WL(n-1)之順序亦可相反。
其次，定序器16進行正式讀出(上位位元讀出)。於圖45之例中，首先進行特定出保持“E”位準之位元並讀出(讀出動作AR)。
於讀出動作AR中，列解碼器12首先對選擇字元線WLn施加電壓VCGRV_A(例如VA)，對非選擇字元線WL(n-1)施加電壓VREAD'_E，於此狀態下對非選擇字元線WL(n+1)依序施加電壓VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C(將各期間稱為期間AR1、AR2、AR3、及AR4，將該等期間統稱為期間AR_E)。
於期間AR_E中，對字元線WL(n-1)為“E”位準之位元進行讀出。即，於期間AR1，對在源極側及汲極側鄰接之兩者之位元為“E”位準之位元進行讀出。又，於期間AR2，對在源極側鄰接之位元為“E”位準、在汲極側鄰接之位元為“A”位準之位元進行讀出。進而，於期間AR3，對在源極側鄰接之位元為“E”位準、在汲極側鄰接之位元為“B”位準之位元進行讀出。而且於期間AR4，對在源極側鄰接之位元為“E”位準、在汲極側鄰接之位元為“C”位準之位元進行讀出。
繼而，於讀出動作AR中，列解碼器12於繼續維持選擇字元線WLn之電壓、同時使非選擇字元線WL(n-1)之電壓升壓至VREADLA_A之狀態下，對非選擇字元線WL(n+1)依序施加電壓VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C(將各期間稱為期間AR5、AR6、AR7、及AR8，將該等期間統括稱為期間AR_A)。
於期間AR_A，對字元線WL(n-1)為“A”位準之位元進行讀出。即，於期間AR5，對在源極側鄰接之位元為“A”位準、在汲極側鄰接之位元為“E”位準之位元進行讀出。又，於期間AR6，對在源極側及汲極 側鄰接之兩者之位元為“A”位準之位元進行讀出。又，於期間AR7，對在源極側鄰接之位元為“A”位準、在汲極側鄰接之位元為“B”位準之位元進行讀出。而且於期間AR8，對在源極側鄰接之位元為“A”位準、在汲極側鄰接之位元為“C”位準之位元進行讀出。
繼而，於讀出動作AR中，列解碼器12於繼續維持選擇字元線WLn之電壓、同時使非選擇字元線WL(n-1)之電壓升壓至VREADLA_B之狀態下，對非選擇字元線WL(n+1)依序施加電壓VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C(將各期間稱為期間AR9、AR10、AR11、及AR12，將該等期間統括稱為期間AR_B)。
於期間AR_B，對字元線WL(n-1)為“B”位準之位元進行讀出。即，於期間AR9，對在源極側鄰接之位元為“B”位準、在汲極側鄰接之位元為“E”位準之位元進行讀出。又，於期間AR10，對在源極側鄰接之位元為“B”位準、在汲極側鄰接之位元為“A”位準之位元進行讀出。又，於期間AR11，對在源極側及汲極側鄰接之兩者之位元為“B”位準之位元進行讀出。而且於期間AR12，對在源極側鄰接之位元為“B”位準、在汲極側鄰接之位元為“C”位準之位元進行讀出。
繼而，於讀出動作AR中，列解碼器12於繼續維持選擇字元線WLn之電壓、同時使非選擇字元線WL(n-1)之電壓升壓至VREADLA_C之狀態下，對非選擇字元線WL(n+1)依序施加電壓VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C(將各期間稱為期間AR13、AR14、AR15、及AR16，將該等期間統括稱為期間AR_C)。
於期間AR_C，對字元線WL(n-1)為“C”位準之位元進行讀出。即，於期間AR13，對在源極側鄰接之位元為“C”位準、在汲極側鄰接之位元為“E”位準之位元進行讀出。又，於期間AR14，對在源極側鄰接之位元為“C”位準、在汲極側鄰接之位元為“A”位準之位元進行讀出。又，於期間AR15，對在源極側鄰接之位元為“C”位準、在汲極側 鄰接之位元為“B”位準之位元進行讀出。又，於期間AR16，對在源極側及汲極側鄰接之兩者之位元為“C”位準之位元進行讀出。
根據以上，於成為讀出對象之頁面中，具有“E”位準之位元被特定。
其次，定序器16特定出具有“C”位準之位元(讀出動作CR)。即，依照定序器16之命令，列解碼器12對選擇字元線WLn施加VCGRV_C，對WL(n-1)及WL(n+1)施加VREAD。
而且，感測放大器13無關於預先讀出結果，而於對字元線WL(n-1)及WL(n+1)施加有VREAD之狀態下，對所有行感測．選通資料。
再者，於本例中，表示讀出動作CR中不進行記憶胞間干涉效應之修正之情形(對WL(n+1)施加VREAD之情形)，但亦可與第1實施形態同樣地，對字元線WL(n+1)施加如圖8及圖18所說明之電壓VREADLA。又，於圖45之例中，如上述般表示VREAD高於VREAD'_E且低於VREADLA_A之情形，但既可為例如VREAD=VREADLA_C，亦可為VREAD<VREADLA_C或VREAD>VREADLA_C之關係。
下位位元讀出係與第1或第2實施形態所說明之讀出動作BR相同。
使用圖46對上述動作之具體例進行說明。圖46係表示讀出動作AR中之與字元線WL(n-1)、WLn、及WL(n+1)對應之頁面資料、及感測放大器13內之鎖存電路確定之資料的模式圖。圖46中為簡化說明，假定由19個記憶胞電晶體構成1頁面之情形。又，將連接於各位元線BL0~BL18之記憶胞電晶體MT或記憶胞電晶體MT所保持之資料稱為位元0~位元18。而且，將成為讀出對象之頁面資料設為“EEEEEEEEEEEEEEEEABC”。
如圖所示，進行預先讀出，結果與字元線WL(n-1)對應之頁面資料為“EEEEAAAABBBBCCCC***”。圖46中之記號“*”表示“E”位準、“A”位準、“B”位準、及“C”位準之任一者均可。又，與字元線WL(n+ 1)對應之頁面資料為“EABCEABCEABCEABC***”。定序器16首先特定出保持“E”位準之位元(讀出動作AR)。
依照定序器16之命令，列解碼器12對選擇字元線WLn施加VCGRV_A，對WL(n+1)施加VREAD'_E(期間AR1)。於該期間AR1，感測放大器13感測並選通源極側及汲極側之鄰接位元為“E”位準之位元、即對位元線BL0讀出之資料。其結果，於本例中確定位元0=“E”，將該資料儲存於感測放大器13之鎖存電路。其他位元1~15並非資料之感測．選通對象。
繼而，列解碼器12對選擇字元線WLn施加VCGRV_A，對非選擇字元線WL(n-1)施加VREAD'_E，同時使WL(n+1)之施加電壓升壓至VREADLA_A(期間AR2)。於該期間AR2，感測放大器13感測並選通源極側之鄰接位元為“E”位準、且汲極側之鄰接位元為“A”位準之位元、即對位元線BL1讀出之資料。其結果，於本例中確定位元1=“E”，將該資料儲存於感測放大器13之鎖存電路。
其後，以同樣之方式藉由使字元線WL(n+1)之電壓升壓，而確定位元2及3之資料=“E”。
若字元線WL(n-1)為“E”位準之行之資料均被確定，則列解碼器12使選擇字元線WLn之電壓維持為VCGRV_A，同時使字元線WL(n-1)之電壓升壓至VREADLA_A，且對WL(n+1)施加VREAD'_E(期間AR5)。於該期間AR5，感測放大器13感測並選通源極側之鄰接位元為“A”位準、且汲極側之鄰接位元為“E”位準之位元、即對位元線BL4讀出之資料。其結果，於本例中確定位元4=“E”，將該資料儲存於感測放大器13之鎖存電路。
繼而，列解碼器12對選擇字元線WLn施加VCGRV_A，對非選擇字元線WL(n-1)施加VREADLA_A，同時使WL(n+1)之施加電壓升壓至VREADLA_A(期間AR6)。於該期間AR6，感測放大器13感測並選通源 極側及汲極側之鄰接位元為“A”位準之位元、即對位元線BL5讀出之資料。其結果，於本例中確定位元5=“E”，將該資料儲存於感測放大器13之鎖存電路。其他位元1~15並非資料之感測．選通對象。
其後，以同樣之方式藉由使字元線WL(n+1)之電壓升壓，而確定位元6及7之資料=“E”。
之後，以同樣之方式於使字元線WL(n-1)之電壓升壓至VREADLA_B之期間AR_B(AR9~AR12)，確定源極線側之鄰接位元為“B”位準之位元8~11之資料。又，於使字元線WL(n-1)之電壓升壓至VREADLA_C之期間AR_C(AR13~AR16)，確定源極線側之鄰接位元為“C”位準之位元12~15之資料。
於上述期間AR_E、AR_A、AR_B、及AR_C，位元線BL16~BL18中並不流通胞電流。藉此，確定位元16~18為“A”位準以上。位元16~18對應於源極側及汲極側之鄰接位元，而於期間AR1~AR16之任一者確定為“A”位準以上。例如，於位元16中，若WL(n-1)之資料為“E”位準，WL(n+1)之資料為“E”位準，則於期間AR1確定位元16。又，於位元16中，若WL(n-1)之資料為“A”位準、WL(n+1)之資料為“E”位準，則於期間AR4確定位元16。於字元線WL(n-1)及WL(n+1)之資料之其他組合之情形時亦相同，且對於位元17及18亦相同。
其次，定序器16特定出保持“C”位準之位元(讀出動作CR)。即，依照定序器16之命令，列解碼器12對選擇字元線WLn施加VCGRV_C，對WL(n-1)及WL(n+1)施加VREAD。於是，位元線BL16及BL17中流通胞電流，位元線BL18中不流通胞電流。由此，確定位元18為“C”位準，位元16及17為“A”位準及“B”位準之任一者。
6.2依據本實施形態之效果
根據依據本實施形態之構成，可進而提高資料之讀出可靠性。以下詳細地說明本效果。
圖47表示資料之寫入時之字元線WL(n-1)、WLn、及WL(n+1)之閾值分佈之變化。
如圖所示，寫入前之字元線WL(n-1)、WLn、及WL(n+1)之閾值位準均為“E”位準。
一般而言於NAND型快閃記憶體之情形時，資料係自源極側依序被寫入。因此，首先對字元線WL(n-1)寫入資料。於是，除了使記憶胞之閾值固定為刪除位準(“E”位準)之情形以外，因記憶胞間干涉效應而鄰接之字元線WLn之閾值位準上升(圖47中以斜線表示之區域)。上升程度依存於寫入字元線WL(n-1)之資料，寫入“A”位準之情形時之影響最小，寫入“C”位準之情形時最大。
其次，對字元線WLn寫入資料。於是，因記憶胞間干涉效應而鄰接之字元線WL(n+1)及WL(n-1)之閾值位準上升。
繼而，對字元線WL(n+1)寫入資料。於是，因記憶胞間干涉效應而鄰接之字元線WLn及未圖示之WL(n+2)之閾值位準上升。
如以上般，“A”位準、“B”位準、及“C”位準僅於汲極側相鄰之字元線之寫入時受到記憶胞間干涉效應，相對於此，“E”位準不僅於汲極側相鄰之字元線之寫入時、且於源極側相鄰之字元線之寫入時均受到記憶胞間干涉效應。而且，任一記憶胞間干涉效應之程度均依存於相鄰之字元線之寫入位準。
即，如圖47之字元線WLn寫入時之字元線WLn之閾值分佈所示，“A”位準、“B”位準、或“C”位準之任一者之資料寫入之階段中，不會產生因記憶胞間干涉效應所致之閾值分佈之擴展。但是，因其後之字元線WL(n+1)之寫入時之記憶胞間干涉效應，而“E”位準、“A”位準、“B”位準、及“C”位準之閾值分佈擴大(參照圖47之WL(n+1)寫入時之字元線WLn之閾值分佈)。該閾值分佈之擴展中，“A”位準、“B”位準、及“C”位準之閾值分佈之擴展係受字元線WL(n+1)之影響，故而如上 述第1及第2實施形態所說明般，藉由使用字元線WL(n+1)之資料進行修正讀出，可進行抵消。
但是，“E”位準之閾值分佈之擴展不僅受到字元線WL(n+1)寫入之影響，且亦受到字元線WL(n-1)寫入之影響。因此，於使用字元線WL(n+1)之資料進行修正讀出時，有難以充分抵消閾值之擴展之可能性。
又，“E”位準之記憶胞電晶體MT於讀出時亦受到干擾(disturb)。於讀出時，對非選擇字元線WL施加電壓VREAD。該電壓VREAD為相對較高之電壓，對非選擇記憶胞電晶體MT賦予應力。而且，應力之程度係閾值最低之“E”位準之記憶胞電晶體MT時最大。而且，該應力之結果，“E”位準之記憶胞電晶體MT與閾值較高之“C”位準之記憶胞電晶體MT等相比，更容易被注入電子。如此，刪除狀態之記憶胞電晶體MT具有於寫入時及讀出時之兩者，閾值分佈容易上升之傾向。
因此，於本實施形態中，特定出具有“E”位準之位元時(讀出動作AR)，不僅要考慮字元線WL(n+1)之影響，且亦要考慮WL(n-1)之影響，而進行對字元線WLn之讀出動作。即，於預先讀出中，亦自字元線WL(n-1)預先讀出資料。而且，自字元線WLn讀出資料時，不僅對字元線WL(n+1)、且亦對WL(n-1)施加適切之電壓VREADLA。藉此，抵消與字元線WL(n-1)之記憶胞間干涉效應，可提高“E”位準之讀出精度。
再者，於圖45及圖46之例中，考慮字元線WL(n+1)及WL(n-1)可取之閾值之全部組合。然而，並非必須考慮全部組合。
圖48表示此種例。圖48係表示依據本實施形態之變化例之預先讀出、及正式讀出時之上位位元讀出時之、字元線WLn、WL(n+1)、及WL(n-1)之電位變化的時序圖，其對應於上述說明之圖45。
如圖48所示，根據本例，於對字元線WL(n-1)之預先讀出中，僅 使用VCGRV_B作為讀出電壓。即，關於字元線WL(n-1)，獲得僅表示為“A”位準以下、還是“B”位準以上之資訊。
繼而，對字元線WL(n+1)進行預先讀出。此時，亦僅使用VCGRV_B作為讀出電壓。由此，關於字元線WL(n+1)，亦獲得僅表示為“A”位準以下、還是“B”位準以上之資訊。
然後，進行正式讀出。於圖48之例中，首先進行特定出保持“E”或“A”位準之位元之讀出(讀出動作AR_EA)。
於讀出動作AR_EA中，列解碼器12首先對選擇字元線WLn施加電壓VCGRV_A，對非選擇字元線WL(n-1)施加電壓VREADLA_EA，於此狀態下，對非選擇字元線WL(n+1)依序施加電壓VREADLA_EA及VREADLA_BC(將各期間稱為期間AR1及AR2)。
於期間AR1，對在源極側及汲極側鄰接之兩者之位元為“E”或“A”位準之位元進行讀出。又，於期間AR2，對在源極側鄰接之位元為“E”或“A”位準、在汲極側鄰接之位元為“B”或“C”位準之位元進行讀出。
繼而，進行特定出保持“B”或“C”位準之位元之讀出(讀出動作AR_BC)。
於讀出動作AR_BC中，列解碼器12將選擇字元線WLn之電壓維持為VCGRV_A，同時對非選擇字元線WL(n-1)施加電壓VREADLA_BC，且對非選擇字元線WL(n+1)依序施加電壓VREADLA_EA及VREADLA_BC(將各期間稱為期間AR3及AR4)。
於期間AR3，對在源極側鄰接之位元為“B”或“C”位準、在汲極側鄰接之位元為“E”或“A”位準之位元進行讀出。又，於期間AR4，對在源極側及汲極側鄰接之兩者之位元為“B”或“C”位準之位元進行讀出。
其次，定序器16特定出保持“C”位準之位元(讀出動作CR)。讀出動作CR係與圖45之例相同，故而省略說明。再者，於圖48中係例示VREAD高於VREADLA_EA且低於VREADLA_BC之情形，但例如既可 為與VREADLA_EA相同之值，或者亦可為與VREADLA_BC相同之值。
將上述具體例示於圖49。圖49對應於上述實施形態所說明之圖46。如圖所示，在源極側及汲極側鄰接之位元為“E”或“A”位準之位元0、1、4、及5之資料係於期間AR1被確定。又，在源極側相鄰之位元為“E”或“A”位準、在汲極側相鄰之位元為“B”或“C”之位元2、3、6、及7之資料係於期間AR2被確定。以下相同。位元16~18亦相同。例如於位元16時，字元線WL(n-1)及WL(n+1)之資料為“E”位準或“A”位準之情形時，係於期間AR1，確定位元16為“A”位準以上。又，於字元線WL(n-1)之資料為“E”位準或“A”位準、WL(n+1)之資料為“B”位準或“C”位準之情形時，係於期間AR2，確定位元16為“A”位準以上。
亦可藉由以上之方法特定出具有“E”位準之位元。本例考慮到，相鄰之位元為“E”位準時受到之記憶胞間干涉效應、與“A”位準時受到之記憶胞間干涉效應大致相同，且相鄰之位元為“B”位準時受到之記憶胞間干涉效應、與“C”位準時受到之記憶胞間干涉效應大致相同。而且，基於該考慮，使相鄰之位元為“E”位準及“A”位準時之記憶胞間干涉效應之修正量相同，使相鄰之位元為“B”位準及“C”位準時之記憶胞間干涉效應之修正量相同。藉此，可使用於確定“E”位準之動作AR中之感測．選通動作次數變成圖45及32之情形時之1/4，從而可提高資料之讀出速度。
亦可將該考慮應用於正式讀出。即，於正式讀出時，亦可使相鄰之位元為“E”位準之情形時與“A”位準之情形時的修正程度相同，使“B”位準之情形時與“C”位準之情形時的修正程度相同。該情形時，圖48所說明之字元線WL(n+1)之預先讀出變得與對字元線WL(n-1)進行之讀出相同(僅使用電壓VCGRV_B進行)。
再者，於圖48及圖49中，係以相鄰之位元為“A”位準以下還是“B”位準以上為基準，改變記憶胞間干涉效應之修正量。但是，可以任意 為基準。例如，於相鄰之位元為“C”位準之情形時，記憶胞間干涉效應變得最大。因此，可以“B”位準以下還是“C”位準為基準改變修正量，或者亦可以“E”位準還是“A”位準以上為基準。正式讀出之情形時亦相同。
7.第7實施形態
其次，對依據第7實施形態之半導體記憶裝置進行說明。本實施形態係關於在上述第1至第6實施形態中，於資料之寫入、讀出、及刪除時等之後用於使位元線之電壓有效率地放電之構成。以下，僅對與第1至第6實施形態不同之處進行說明。
7.1關於記憶胞陣列之構成
首先，使用圖50對依據本實施形態之NAND型快閃記憶體10之記憶胞陣列11之構成進行說明。圖50係依據本實施形態之NAND快閃記憶體10之區塊圖。
如圖所示，本例之記憶胞陣列11係於第1實施形態中使用圖1所說明之構成中進而具備放電用區塊BLK_BLSRC。放電用區塊BLK_BLSRC並非用於記憶資料之區塊，而是用於供給使位元線BL之電荷向源極線SL放電之電流路徑的區塊。
區塊BLK_BLSRC具備複數之放電用耙指FNG_BLSRC(FNG_BLSRC0、FNG_BLSRC1、FNG_BLSRC2、...)。耙指FNG_BLSRC具有與通常之區塊所含之耙指FNG大致相同之構成，為複數之NAND串之集合。
圖51及圖52係區塊BLK及BLK_BLSRC之電路圖及剖視圖，表示對應於1根位元線BL之構成。為簡化說明，於圖51及圖52中，表示1個NAND串包含4個記憶胞電晶體MT之情形。
如圖所示，於本例之耙指FNG之NAND串中，選擇電晶體ST2包含2個選擇電晶體ST2a及ST2b。選擇電晶體ST2b係使用圖52所示之最下層之配線層27作為閘極之電晶體，於耙指FNG間共通地連接，且連接 於選擇閘極線SGSB。又，選擇電晶體ST2a係使用圖52所示之上層3層之配線層27作為閘極之電晶體，由各耙指FNG獨立地控制。又，於本例中，選擇電晶體ST1與記憶胞電晶體MT3之間設有虛設電晶體DTD，且於選擇電晶體ST3a與記憶胞電晶體MT0之間設有虛設電晶體DTS。再者，本構成亦可應用於第1至第6實施形態。虛設電晶體DTD及DTS之閘極分別連接於虛設字元線WLDD及WLDS，且虛設字元線WLDD及WLDS之電位係由列解碼器12控制。
放電用耙指FNG_BLSRC亦具有與耙指FNG大致相同之構成。耙指FNG_BLSRC中，選擇電晶體ST1之閘極連接於選擇閘極線SGD_BLSRC，選擇電晶體ST2a及ST2b之閘極連接於選擇閘極線SGS_BLSRC及SGSB_BLSRC。選擇閘極線SGS_BLSRC係於各耙指FNG_BLSRC之間共通地連接。記憶胞電晶體MT0~MT3之閘極共通連接於字元線WL_BLSRC。進而，虛設電晶體DTD及DTS之閘極分別連接於虛設字元線WLDD_BLSRC及WLDS_BLSRC。該等配線之電位亦由列解碼器12控制。
圖53係記憶胞陣列11、列解碼器12、及感測放大器13之平面佈局圖。如圖所示，記憶胞陣列11內，複數之區塊BLK沿著第1方向排列，且與記憶胞陣列11於第1方向鄰接地配置有感測放大器13。又，於記憶胞陣列11內，距感測放大器13最遠之位置上，配置有放電用耙指FNG_BLSRC。該等複數之區塊BLK及區塊BLK_BLSRC係藉由沿著第1方向設置之位元線BL而共通地連接，進而連接於感測放大器13。列解碼器12係設於沿著第2方向夾住記憶胞陣列11之兩側之位置上。而且，字元線WL及WL_BLSRC、虛設字元線WLDD、WLDS、WLDD_BLSRC、及WLDS_BLSRC、選擇閘極線SGD、SGS、SGSB、SGD_BLSRC、SGS_BLSRC、及SGSB_BLSRC係沿著與第1方向正交之第2方向而設，該等配線經由列解碼器12而連接於沿著第1方向之CG配線。
圖54係圖53中之區域A1之俯視圖。如圖所示，各配線夾住列解碼器12而於記憶胞陣列10側、及周邊電路側分離，列解碼器12依照自控制器接收之位址而使兩者連接或非連接。而且，於周邊電路側，各配線藉由接觸插塞而連接於CG配線，且經由CG配線而連接於未圖示之驅動器電路。驅動器電路係對各CG配線選擇．施加必要之電壓之電路。
7.2關於寫入動作
其次，使用圖55對依據本實施形態之寫入動作進行說明。圖55係表示寫入時之各種配線之電位變化之時序圖。
如圖所示，於時刻t0，列解碼器12對選擇耙指FNG之選擇閘極線SGD施加電壓VSG。電壓VSG係使選擇電晶體ST1接通之電壓，且VSG>VSGD。
感測放大器13對仍未通過編程驗證之位元線BL施加0V，對已通過編程驗證之位元線BL及非選擇之位元線BL施加電壓VDD(時刻t1)。選擇電晶體ST1將該等電壓自汲極傳送至源極。
繼而，於時刻t2，列解碼器12使選擇閘極線SGD之電位下降至VSGD。藉此，與已通過編程驗證之位元線BL及非選擇之位元線BL(即施加有VDD之位元線)相對應的選擇電晶體ST1被截止。
而且，列解碼器12對選擇字元線及非選擇字元線以及虛設字元線WLDD及WLDS施加電壓VPASS(時刻t3)。其後，藉由使選擇字元線之電位上升至VPGM而執行編程動作(時刻t5)。
另一方面，於與已通過驗證之位元線BL及非選擇之位元線BL相對應之NAND串中，選擇電晶體ST1為截止狀態，故而通道變成電性浮動。其結果，通道之電位因與字元線之耦合而上升，編程被禁止。
於編程期間之時刻t6，列解碼器12對字元線WL_BLSRC施加電壓VREAD_DATA，對WLDD_BLSRC及WLDS_BLSRC施加電壓VREAD_DMY，對選擇閘極線SGSB_BLSRC施加電壓VSG。
而且，於編程動作結束，選擇字元線WL之電位下降至VPASS之時刻t10，列解碼器12對選擇閘極線SGD_BLSRC及SGS_BLSRC施加電壓VSG。其結果，於圖51所示之各耙指FNG_BLSRC0~FNG_BLSRC3中，形成自位元線BL到達源極線SL之電流路徑，位元線BL之電位被放電成0V。
再者，對選擇閘極線SGSB_BLSRC施加電壓VSG之時序亦可為，對字元線WL_BLSRC施加電壓VREAD_DATA後、且對選擇閘極線SGD_BLSRC及SGS_BLSRC施加電壓VSG前之時刻t8。
7.3關於讀出動作
其次，使用圖56對依據本實施形態之讀出動作進行說明。圖56係表示讀出時之各種配線之電位變化之時序圖。表示以2個讀出位準連續進行讀出之情形(例如圖8中之正式讀出之讀出動作AR及CR)。但，為簡化說明，而省略VREADLA之圖示。
如圖所示，於時刻t0，列解碼器12對選擇耙指FNG之選擇閘極線SGD、SGS、及SGSB施加電壓VSG。繼而，列解碼器12對選擇字元線WL施加電壓VCGRV1(例如電壓VA)，對非選擇字元線WL施加電壓VREAD(例如7V)。對非選擇字元線之中，在汲極側鄰接於選擇字元線之非選擇字元線施加電壓VREADLA。
其後，於時刻t2，感測放大器13將位元線BL預充電至電壓VBL(例如2V)。此時，源極線驅動器14及井驅動器15對源極線SL及p型井區域20分別施加電壓VSRC(例如0~0.3V)。
而且，感測放大器13感測例如位元線BL中流通之胞電流，定序器16於某一時序使信號STB為“H”位準，藉此感測放大器13選通讀出資料(時刻t3)。選通資料後，將判斷為記憶胞電晶體MT已接通之位元線BL藉由例如感測放大器13而固定為固定電位。
繼而，於時刻t4，列解碼器12將施加於選擇字元線WL之電壓設為 電壓VCGRV2(例如電壓VC)。而且，同樣地於時刻t5使信號STB為“H”位準，藉此選通資料。
於資料之選通後(STB為“L”位準後)，列解碼器12對字元線WL_BLSRC施加電壓VREAD_DATA，對WLDD_BLSRC及WLDS_BLSRC施加電壓VREAD_DMY，對選擇閘極線SGSB_BLSRC施加電壓VSG。
而且，於讀出動作結束之時刻t9，列解碼器12對選擇閘極線SGD_BLSRC及SGS_BLSRC施加電壓VSG。其結果，於圖51所示之各耙指FNG_BLSRC0~FNG_BLSRC3中，形成自位元線BL到達源極線SL之電流路徑，位元線BL之電位被放電成0V。
再者，對選擇閘極線SGSB_BLSRC施加電壓VSG之時序亦可與寫入時同樣地為，對字元線WL_BLSRC施加電壓VREAD_DATA後、且對選擇閘極線SGD_BLSRC及SGS_BLSRC施加電壓VSG之前之時刻t8。
7.4依據本實施形態之效果
根據依據本實施形態之構成，可提高NAND型快閃記憶體之動作速度。以下說明本效果。
圖57係依據本實施形態之位元線BL及感測放大器之等效電路圖。如圖所示，位元線BL中存在寄生電阻Rparas，且連接於位元線BL之區塊BLK為寄生電容Cparas。因此，若為提高記憶體電容，不增加區塊BLK數而增大寄生電阻Rparas，為不增加區塊數地提高積體度而增加記憶胞之積層數，則寄生電容Cparas變大。而且，若該等寄生電阻Rparas、寄生電容Cparas變大，則位元線之放電需要時間。
於NAND型快閃記憶體中，需要恢復動作，於資料之寫入或讀出(及刪除)之後，使位元線BL之電荷放電而使電位變成0V。但是，因上述理由，記憶體電容越大，則寄生電阻、寄生電容越大，恢復所需之時間越長。
關於該點，根據本實施形態，係藉由感測放大器13進行位元線BL之放電，且於放電用區塊BLK_BLSRC亦進行放電。放電用區塊BLK_BLSRC係如圖51所說明般為與通常之區塊BLK相同之構成，藉由複數之電流路徑而將位元線BL連接於源極線SL。又，放電用區塊BLK_BLSRC係設於遠離感測放大器13之位置，該情形時可自位元線BL之兩端放出電荷。
因此，可快速地放出位元線BL之電荷，從而可縮短恢復所需之時間。其結果，可提高NAND型快閃記憶體之動作速度。
8.變化例等
如以上般，依據實施形態之半導體記憶裝置具備第1記憶胞、與第1記憶胞耦合之第2記憶胞、與第1記憶胞耦合之第1字元線(WLn，圖8)、及與第2記憶胞耦合之第2字元線(WL(n+1)，圖8)。自第1記憶胞讀出資料時，對第1字元線施加第1電壓(VCGRV_A，圖8)、及與第1電壓不同之第2電壓(VCGRV_C，圖8)。於對第1字元線(WLn)施加第1電壓(VCGRV_A)之期間，施加於第2字元線(WL(n+1))之電壓(VREAD'及VREADLA，圖8)變動第1次數(AR1-AR4，圖8)，於對第1字元線(WLn)施加第2電壓(VCGRV_C)之期間，施加於第2字元線(WL(n+1))之電壓(VREAD'及VREADLA)變動與第1次數(CR1-CR2，圖8)不同之第2次數。即，換言之，藉由控制施加於第2字元線之電壓(VREADLA)之值，於第2記憶胞之閾值位準高於第1記憶胞之閾值位準之情形時，修正第1記憶胞之閾值電壓。藉此，可有效地抑制記憶胞間干涉效應，提高NAND型快閃記憶體之動作性能。
將該狀況示於圖58至圖60。圖58至圖60係表示第1實施形態所說明之讀出動作AR、CR、及BR之概念的閾值分佈圖。如圖58所示，於讀出動作AR中，判定閾值位準為“E”位準、還是“E”位準以上。此時，若鄰接記憶胞為“E”位準，則並無記憶胞間干涉效應所致之閾值變動， 故而不進行修正讀出(WLn=VREAD'_E)。相對於此，若鄰接記憶胞為“A”位準以上，因記憶胞間干涉效應而“E”位準之閾值上升，其上升程度為鄰接記憶胞為“A”位準時最小，“C”位準時最大。因此，為修正該等，對字元線WLn施加VREADLA_A、VREADLA_B、及VREADLA_C1。藉此，“E”位準及“A”位準之判定閾值實質上變高。換言之，可使因記憶胞間干涉效應而擴展之閾值分佈變成與擴展前之分佈相同之狀態。
圖59表示CR之例。“B”位準僅於鄰接記憶胞寫入“C”位準時受到記憶胞間干涉效應。因此，於鄰接記憶胞為“B”位準以下之情形時不進行修正讀出，於鄰接記憶胞為“C”位準之情形時，藉由對WLn施加VREADLA_C2而進行修正讀出。圖60所示之BR亦相同。
又，控制電路於第2記憶胞之保持資料與上述第1記憶胞之保持資料相同之情形時，亦可藉由控制施加於第2字元線之電壓(VREADLA)之值，而修正第1記憶胞之閾值位準。將該狀況示於圖61及圖62。圖61至圖62係表示第2實施形態所說明之讀出動作CR及BR之概念的閾值分佈圖。讀出動作AR係與圖58相同。如圖61所示，於讀出動作CR中，若鄰接記憶胞為“A”位準以下，並無記憶胞間干涉效應所致之閾值變動，故而不進行修正讀出(WLn=VREAD'_EA)。相對於此，若鄰接記憶胞為“B”位準以上，因記憶胞間干涉效應而“B”位準之閾值上升。因此，為修正該等，對字元線WLn施加VREADLA_B2及VREADLA_C2。藉此，“B”位準及“C”位準之判定閾值實質上變高。換言之，可使因記憶胞間干涉效應而擴展之閾值分佈變成與擴展前之分佈相同之狀態。圖62表示BR之例。如圖所示般，BR中於鄰接記憶胞為“A”位準以上之情形時進行修正讀出。
以上方面於第3及第4實施形態中亦相同。
再者，實施形態並不限定於上述說明者，可進行各種變化，且亦 可適當組合、或獨立地實施。例如，第7實施形態所說明之構成亦可與第1至第6實施形態獨立地實施。
又，例如，於第1實施形態之圖10所說明之下位位元讀出中，亦可省略預先讀出中之使用電壓VCGRV_A之讀出動作。將該情形時之例示於圖63。於依據第1實施形態之下位位元讀出中，並不區分對鄰接位元為“E”位準之行及“A”位準之行施加的VREADLA。即，只要知道鄰接位元為“A”位準以下、“B”位準、還是“C”位準便可，不需要知道為“E”位準還是“A”位準之資訊。由此，亦可省略使用VCGRV_A之讀出，其結果可縮短讀出所需之時間。
又，第5實施形態所說明之VREADLA及VREAD'之層依存性並不限於圖34至圖40之情形。圖64係圖36所說明之修正表之變化例。如圖所示，修正表亦可將VREADLA及VREAD'之修正量(或VREADLA及VREAD'之值本身之資訊)按每一字元線WL而保持。即，記憶體孔26之形狀亦可並非隨著深度變深而直徑變小之單純形狀。該情形時，較佳為VREADLA及VREAD'之層依存性亦並非相對於深度單調減少或單調增加，而是以字元線WL單位精密地控制。
又，VREADLA及VREAD'之層依存性亦可為如圖65所示者。即，VREADLA及VREAD'之值越大(圖65之例中，記憶胞之位置越深)，VREADLA及VREAD'之值越大。而且，VREADLA之上升率亦可為VREADLA_C最大、VREADLA_A最小之情形。其原因在於，認為記憶胞間干涉效應對閾值造成之影響係於“C”位準寫入時最大。VREAD'之上升率小於例如VREADLA_A。
即，VREAD'_E與VREADLA_A之差量△VREADLA_EA、VREADLA_A與VREADLA_B之差量△VREADLA_AB、及VREADLA_B與VREADLA_C之差量△VREADLA_BC亦可具有如圖66所示之層依存性。該層依存性如圖66所示亦可換成記憶體孔26之尺寸依存性之說法。
再者，關於VREAD'_E，亦可具有層依存性，或者亦可為越下層則其值越小之情形。即，上層之VREAD'_E與中間層之VREAD'_E之差量△VREADLA_TM、及/或中間層之VREAD'_E與下層之VREAD'_E之差量△VREAD'_MB可為正值亦可為負值。於負值之情形時，VREAD'_E係越下層則其值越小。又，△VREADLA_TM及/或△VREADLA_MB亦可為零。該情形時，VREAD'_E不具有層依存性。
以上之關係係與第5實施形態所說明之圖41至圖44之情形相同。圖67表示於圖41之例之情形時，記憶體孔越大之位置上施加之電壓VREADLA及VREAD'之值越大的情形時之、VREADLA及VREAD'與記憶胞之位置之關係，圖68表示圖67中之△VREADLA及VREAD'之記憶胞之位置之關係。
如圖所示，根據圖67及圖68之例，記憶體孔之直徑係於中間層取最大值，故而△VREADLA亦於中間層變得最大。
再者，圖65至圖68所示之曲線圖僅為一例，亦可為深度與電壓之大小關係相反之情形，可對照位於各層之記憶胞電晶體MT之特性適當地設定VREADLA之值。
進而，上述實施形態中係以三維積層型NAND型快閃記憶體之情形為例進行說明。但是，亦可應用於具有MONOS型構造之記憶胞電晶體於半導體基板上二維排列的平面型NAND型快閃記憶體。當然，亦可為各記憶胞電晶體MT保持3位元以上之資料之情形，可應用於所有記憶胞間干涉效應成為問題之半導體記憶體。
又，圖28及圖33中使用之電壓之具體值僅為一例，當然並不限定於圖中所記載之值。
再者，於本發明相關之各實施形態中，
(1)A位準之讀出動作施加於選擇之字元線之電壓為例如0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、 0.31V~0.4V、0.4V~0.5V、0.5V~0.55V之任一者之間。
B位準之讀出動作中施加於選擇之字元線之電壓為例如1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V之任一者之間。
C位準之讀出動作中施加於選擇之字元線之電壓為例如3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V之任一者之間。
讀出動作之時間(tR)亦可為例如25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作係如上述般包含編程動作及驗證動作。於寫入動作中，編程動作時最初施加於選擇之字元線之電壓為例如13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V之任一者之間。
亦可改變對第奇數之字元線進行寫入時最初施加於選擇之字元線之電壓、與對第偶數之字元線進行寫入時最初施加於選擇之字元線的電壓。
將編程動作設為ISPP方式(Incremental Step Pulse Program)時，作為升壓之電壓可列舉例如0.5V左右。
作為施加於非選擇之字元線之電壓，亦可為例如6.0V~7.3V之間。並不限定於該情形時，亦可為例如7.3V~8.4V之間，或6.0V以下。
亦可根據非選擇之字元線為第奇數之字元線、還是第偶數之字元線，來改變要施加之通過電壓。
作為寫入動作之時間(tProg)亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於刪除動作中，對形成於半導體基板上部且於上方配置有上述記憶胞之井最初施加之電壓為例如12V~13.6V之間。並不限定於該情形時，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
作為刪除動作之時間(tErase)亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造為具有於半導體基板(矽基板)上介隔膜厚4~10nm之穿隧絕緣膜而配置之電荷儲存層。該電荷儲存層可為膜厚2~3nm之SiN、或SiON等絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜具有被例如膜厚3~10nm之下層High-k膜與膜厚3~10nm之上層High-k膜夾持的膜厚4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上經由膜厚3~10nm之功函數調整用材料而形成膜厚30nm~70nm之控制電極。此處，功函數調整用材料係TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，可於記憶胞間形成氣隙。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提示者，並不意圖限定發明範圍。該等新穎之實施形態可藉由其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。
AR‧‧‧讀出動作
CR‧‧‧讀出動作
t0~t8‧‧‧時刻
WL(n+1)‧‧‧字元線
WLn‧‧‧字元線

Claims (22)

  1. 一種半導體記憶裝置，其包含：第1記憶胞；第2記憶胞，其與上述第1記憶胞相鄰；第1字元線，其與上述第1記憶胞耦合；及第2字元線，其與上述第2記憶胞耦合；且於自上述第1記憶胞讀出資料時，對上述第1字元線施加第1電壓及與上述第1電壓不同之第2電壓；於對上述第1字元線施加上述第1電壓之期間，施加於上述第2字元線之電壓變動第1次數，於對上述第1字元線施加上述第2電壓之期間，施加於上述第2字元線之電壓變動與上述第1次數不同之第2次數；上述第1電壓低於上述第2電壓，且上述第1次數大於上述第2次數。
  2. 如請求項1之半導體記憶裝置，其中上述第2電壓係後續於(subsequent to)上述第1電壓，而施加至上述第1字元線。
  3. 如請求項1之半導體記憶裝置，其中上述第1電壓係後續於上述第2電壓，而施加至上述第1字元線。
  4. 如請求項1之半導體記憶裝置，其進而包含：第3記憶胞，其與上述第1字元線耦合；及第4記憶胞，其與上述第2字元線耦合，且與上述第3記憶胞相鄰；且於自上述第1記憶胞讀出資料時，亦自上述第3記憶胞讀出資料；於施加於上述第2字元線之電壓變動第3次數時，將自上述第1 記憶胞讀出之資料保持於感測放大器；於施加於上述第2字元線之電壓變動與上述第3次數不同之第4次數時，將自上述第3記憶胞讀出之資料保持於上述感測放大器。
  5. 如請求項4之半導體記憶裝置，其中於對上述第1字元線施加上述第1、第2電壓之前，自上述第2、第4記憶胞讀出資料；上述第3次數係與自上述第2記憶胞讀出之資料相應之次數；上述第4次數係與自上述第4記憶胞讀出之資料相應之次數。
  6. 如請求項1之半導體記憶裝置，其中於上述第1記憶胞之編程驗證時，施加於上述第1字元線及上述第2字元線之電壓經過複數次變動。
  7. 如請求項6之半導體記憶裝置，其中上述編程驗證時施加於上述第1字元線之電壓之變動次數係與施加於上述第2字元線之電壓之變動次數相等。
  8. 如請求項7之半導體記憶裝置，其中於上述編程驗證時施加於上述第2字元線之電壓係大於施加於上述第1字元線之電壓。
  9. 如請求項8之半導體記憶裝置，其進而包含：第3記憶胞，其與上述第2記憶胞相鄰；及第3字元線，其與上述第3記憶胞耦合；且於上述第1記憶胞之編程驗證時，對上述第3字元線施加第5電壓，且施加於上述第2字元線之電壓之最大值係上述第5電壓以下之值。
  10. 如請求項1之半導體記憶裝置，其中自上述第1記憶胞之資料之讀出包含第1讀出及第2讀出；於上述第1讀出中，對上述第1字元線施加低於上述第1電壓之第3電壓及低於上述第2電壓之第4電壓，對上述第2字元線施加固定電壓； 於上述第2讀出中，對上述第1字元線施加上述第1、第2電壓，上述第2字元線之電壓變動。
  11. 如請求項1之半導體記憶裝置，其進而包含：第3記憶胞；及第3字元線，其與上述第3記憶胞耦合；且上述第1字元線係位於上述第2字元線與第3字元線之間；於對上述第1字元線施加上述第1、第2電壓之前，自上述第2、第3記憶胞讀出資料；於對上述第1字元線施加上述第1電壓之期間，施加於上述第3字元線之電壓變動與上述第1次數及第2次數不同的第3次數。
  12. 如請求項11之半導體記憶裝置，其中上述第1電壓係用於判定上述第1記憶胞之閾值是否為刪除位準之電壓。
  13. 如請求項1之半導體記憶裝置，其中上述第1、第2字元線經積層；上述第2字元線之電壓係依存於設置有上述第2字元線之層之位置。
  14. 如請求項1之半導體記憶裝置，其進而包含：位元線，其與上述第2記憶胞電性耦合；感測放大器，其與上述位元線耦合；第1區塊，其包含有上述第1、第2記憶胞；及第2區塊，其對上述位元線放電；且第1區塊係位於上述感測放大器與上述第2區塊之間；於資料之讀出後，上述位元線係藉由上述感測放大器及上述第2區塊而被放電。
  15. 如請求項1之半導體記憶裝置，其中於上述第2記憶胞之閾值位準高於上述第1記憶胞之閾值位準之情形時，藉由控制第2字元線之電壓而修正上述第1記憶胞之閾值電壓。
  16. 如請求項15之半導體記憶裝置，其中於上述第2記憶胞之閾值位 準與上述第1記憶胞之閾值位準相同之情形時，藉由控制上述第2字元線之電壓，而修正上述第1記憶胞之閾值電壓。
  17. 如請求項1之半導體記憶裝置，其中上述第2記憶胞於源極側與上述第1記憶胞於汲極側相鄰。
  18. 如請求項17之半導體記憶裝置，其進一步包含：第3記憶胞，其於汲極側與上述第一記憶胞於源極側相鄰；及第3字元線，其耦合至上述第三記憶胞；且於上述第1電壓施加至上第1字元線之期間及於上述第2電壓施加至上述第1字元線期間，無關於上述第3記憶胞之保持資料，將接通(switch on)上述第3記憶胞之電壓施加至上述第3字元線。
  19. 一種半導體記憶裝置，其包含：第1記憶胞；第2記憶胞，其與上述第1記憶胞耦合；第1字元線，其與上述第1記憶胞耦合；及第2字元線，其與上述第2記憶胞耦合；且於上述第1記憶胞之編程驗證時，施加於上述第1字元線之電壓變動第1次數，施加於上述第2字元線之電壓變動第2次數。
  20. 如請求項19之半導體記憶裝置，其中上述第1次數與上述第2次數相等。
  21. 如請求項20之半導體記憶裝置，其中上述第2字元線之電壓大於上述第1字元線之電壓。
  22. 如請求項19之半導體記憶裝置，其中於自上述第1記憶胞讀出資料時，對上述第1字元線施加第2電壓及與上述第2電壓不同之第3電壓；於對上述第1字元線施加上述第2電壓之期間，施加於上述第2字元線之電壓變動第3次數，於對上述第1字元線施加上述第3電 壓之期間，施加於上述第2字元線之電壓變動與上述第3次數不同之第4次數。
TW104106916A 2014-09-16 2015-03-04 Semiconductor memory device TWI595489B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014188192A JP2016062623A (ja) 2014-09-16 2014-09-16 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201612910A TW201612910A (en) 2016-04-01
TWI595489B true TWI595489B (zh) 2017-08-11

Family

ID=55455378

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104106916A TWI595489B (zh) 2014-09-16 2015-03-04 Semiconductor memory device

Country Status (4)

Country Link
US (1) US9659663B2 (zh)
JP (1) JP2016062623A (zh)
CN (1) CN105448336B (zh)
TW (1) TWI595489B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692775B (zh) * 2018-07-18 2020-05-01 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI713038B (zh) * 2019-03-07 2020-12-11 日商東芝記憶體股份有限公司 半導體記憶裝置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847135B2 (en) * 2015-01-30 2017-12-19 Toshiba Memory Corporation Memory device and method of reading data
US9412463B1 (en) * 2015-06-02 2016-08-09 Sandisk Technologies Llc Reducing hot electron injection type of read disturb in 3D non-volatile memory for edge word lines
JP2017111847A (ja) 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
WO2018076239A1 (en) * 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
JP2018160295A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2018163709A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 メモリシステム
JP2018163724A (ja) 2017-03-27 2018-10-18 東芝メモリ株式会社 メモリシステム
JP6875236B2 (ja) * 2017-09-14 2021-05-19 キオクシア株式会社 半導体記憶装置
KR102471276B1 (ko) * 2018-01-08 2022-11-28 삼성전자주식회사 메모리 장치
JP2019153366A (ja) * 2018-03-06 2019-09-12 東芝メモリ株式会社 メモリシステム、読み出し方法、プログラム、およびメモリコントローラ
US10446244B1 (en) 2018-04-09 2019-10-15 Sandisk Technologies Llc Adjusting voltage on adjacent word line during verify of memory cells on selected word line in multi-pass programming
CN113035256B (zh) * 2018-11-05 2022-05-10 长江存储科技有限责任公司 闪存器的数据读取方法及装置、存储设备
JP7163217B2 (ja) * 2019-02-26 2022-10-31 キオクシア株式会社 半導体記憶装置
KR102670210B1 (ko) 2019-10-23 2024-05-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스를 프로그래밍하는 방법 및 관련 메모리 디바이스
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
JP2022041503A (ja) 2020-09-01 2022-03-11 キオクシア株式会社 メモリシステム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110007572A1 (en) * 2009-07-09 2011-01-13 Kabushiki Kaisha Toshiba Nand flash memory
US20120069667A1 (en) * 2010-09-22 2012-03-22 Masanobu Shirakawa Nonvolatile semiconductor memory device capable of speeding up data write
US20130003454A1 (en) * 2011-06-29 2013-01-03 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20130329495A1 (en) * 2012-06-07 2013-12-12 Kabushiki Kaisha Toshiba Semiconductor memory and semiconductor memory control method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP4776666B2 (ja) 2008-08-05 2011-09-21 株式会社東芝 不揮発性半導体記憶装置
US7813181B2 (en) * 2008-12-31 2010-10-12 Sandisk Corporation Non-volatile memory and method for sensing with pipelined corrections for neighboring perturbations
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
JP2011258289A (ja) 2010-06-10 2011-12-22 Toshiba Corp メモリセルの閾値検出方法
JP2012069203A (ja) 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法
JP2012069205A (ja) 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012252740A (ja) 2011-06-02 2012-12-20 Toshiba Corp 不揮発性半導体記憶装置
KR101913291B1 (ko) * 2011-09-09 2018-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110007572A1 (en) * 2009-07-09 2011-01-13 Kabushiki Kaisha Toshiba Nand flash memory
US20120069667A1 (en) * 2010-09-22 2012-03-22 Masanobu Shirakawa Nonvolatile semiconductor memory device capable of speeding up data write
US20130003454A1 (en) * 2011-06-29 2013-01-03 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20130329495A1 (en) * 2012-06-07 2013-12-12 Kabushiki Kaisha Toshiba Semiconductor memory and semiconductor memory control method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692775B (zh) * 2018-07-18 2020-05-01 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI713038B (zh) * 2019-03-07 2020-12-11 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI797500B (zh) * 2019-03-07 2023-04-01 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
CN105448336A (zh) 2016-03-30
US20160078954A1 (en) 2016-03-17
TW201612910A (en) 2016-04-01
CN105448336B (zh) 2019-12-10
US9659663B2 (en) 2017-05-23
JP2016062623A (ja) 2016-04-25

Similar Documents

Publication Publication Date Title
TWI595489B (zh) Semiconductor memory device
CN110085272B (zh) 半导体存储装置
US9941015B2 (en) Semiconductor memory device
US9563504B2 (en) Partial block erase for data refreshing and open-block programming
CN108292519B (zh) 用于非易失性存储器的子块模式
US9330779B2 (en) Detecting programmed word lines based on NAND string current
JP6400547B2 (ja) メモリデバイス
CN110232942B (zh) 存储装置及其控制方法
US8942043B2 (en) Non-volatile storage with process that reduces read disturb on end wordlines
JP5575244B2 (ja) 選択的なメモリセルプログラムおよび消去
JP2019160380A (ja) 半導体記憶装置
JP2016162466A (ja) 半導体記憶装置及びメモリシステム
US9786380B2 (en) Semiconductor memory device