JP6600725B2 - 新たなセンシングシーケンス制御法による不揮発メモリ - Google Patents
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Claims (10)
- ワード線、ビット線、反転ビット線、ソース線、及び反転ソース線を有し、選択差動セルの第1サブセルは、前記ワード線、前記ビット線、及び前記ソース線に接続され、かつ、前記選択差動セルの第2サブセルは、前記ワード線、前記反転ビット線、及び前記反転ソース線に接続される、メモリセルアレイ、
データ線及び反転データ線を有し、かつ、前記データ線及び前記反転データ線からの信号に従って出力信号並びに反転出力信号を生成する、センスアンプ、
前記データ線と前記ビット線との間で接続される第1切替回路、及び、前記反転データ線と前記反転ビット線との間で接続される第2切替回路を有する切替素子、
前記ビット線、前記反転ビット線、前記ソース線、及び前記反転ソース線に接続される電力切替回路、
を有し、
読み出しサイクル中、前記ワード線のアクティブ期間は、第1期間と第2期間を含み、
前記第1期間では、前記第1サブセルは、第1電流路への第1読み出し電流を発生させ、
前記第1電流路は、前記データ線、前記第1切替回路、前記ビット線、前記第1サブセル、前記ソース線、及び前記電力切替回路によって定められ、
前記第1期間では、前記第2サブセルは、第2電流路への第2読み出し電流を発生させ、
前記第2電流路は、前記反転データ線、前記第2切替回路、前記反転ビット線、前記第2サブセル、前記反転ソース線、及び前記電力切替回路によって定められ、かつ、
前記第1電流路及び前記第2電流路は、前記第1読み出し電流と前記第2読み出し電流の相関に従って開くように制御される、
不揮発性メモリ。 - 請求項1に記載の不揮発性メモリであって、
前記第1読み出し電流が前記第2読み出し電流よりも大きい場合、前記第2電流路が前記第2期間内に開かれ、かつ、
前記第2読み出し電流が前記第1読み出し電流よりも大きい場合、前記第1電流路が前記第2期間内に開かれる、
不揮発性メモリ。 - 請求項1に記載の不揮発性メモリであって、
前記第1切替回路は第1伝送ゲートで、
前記第2切替回路は第2伝送ゲートで、
前記第1伝送ゲートの第1端子は前記ビット線に接続され、
前記第1伝送ゲートの第2端子は前記データ線に接続され、
前記第1伝送ゲートの制御端子は、選択信号を受け、
前記第1伝送ゲートの反転制御端子は、反転選択信号を受け、
前記第2伝送ゲートの第1端子は前記反転ビット線に接続され、
前記第2伝送ゲートの第2端子は前記反転データ線に接続され、
前記第2伝送ゲートの制御端子は、前記選択信号を受け、かつ、
前記第2伝送ゲートの反転制御端子は、前記反転選択信号を受ける、
不揮発性メモリ。 - 請求項3に記載の不揮発性メモリであって、
前記電力切替回路は、
第1端子が電源電圧を受け、第2端子は前記ソース線に接続され、かつ、制御端子は、ソース線イネーブル信号を受ける、第1切替トランジスタ、
第1端子が電源電圧を受け、第2端子は前記反転ソース線に接続され、かつ、制御端子は、反転ソース線イネーブル信号を受ける、第2切替トランジスタ、
第1入力端子が読み出し信号を受け、第2入力端子は前記出力信号を受け、かつ、出力端子は、前記ソース線イネーブル信号を生成する、第1ANDゲート、
第1入力端子が前記読み出し信号を受け、第2入力端子は前記反転出力信号を受け、かつ、出力端子は、前記反転ソース線イネーブル信号を生成する、第2ANDゲート、
前記ビット線と前記ソース線との間で接続される第3切替回路、
前記反転ビット線と前記反転ソース線との間で接続される第4切替回路、
第1端子が充電電圧を受け、第2端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第3切替トランジスタ、並びに、
第1端子が前記充電電圧を受け、第2端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第4切替トランジスタ、
を有し、
前記読み出しサイクル中に、前記第3切替回路及び前記第4切替回路は開状態となる、
不揮発性メモリ。 - 請求項4に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第3切替トランジスタ及び前記第4切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。 - 請求項1に記載の不揮発性メモリであって、
前記第1切替回路は第1伝送ゲートで、
前記第2切替回路は第2伝送ゲートで、
前記第1伝送ゲートの第1端子は前記ビット線に接続され、
前記第1伝送ゲートの第2端子は前記データ線に接続され、
前記第1伝送ゲートの制御端子は、第1選択信号を受け、
前記第1伝送ゲートの反転制御端子は、反転第1選択信号を受け、
前記第2伝送ゲートの第1端子は前記反転ビット線に接続され、
前記第2伝送ゲートの第2端子は前記反転データ線に接続され、
前記第2伝送ゲートの制御端子は、第2制御信号を受け、かつ、
前記第2伝送ゲートの反転制御端子は、反転第2制御信号を受ける、
不揮発性メモリ。 - 請求項6に記載の不揮発性メモリであって、
前記電力切替回路は、
第1端子が電源電圧を受け、第2端子は前記ソース線に接続され、かつ、制御端子は、ソース線イネーブル信号を受ける、第1切替トランジスタ、
第1端子が電源電圧を受け、第2端子は前記反転ソース線に接続され、かつ、制御端子は、反転ソース線イネーブル信号を受ける、第2切替トランジスタ、
第1入力端子が読み出し信号を受け、第2入力端子は前記出力信号を受け、かつ、出力端子は、前記ソース線イネーブル信号を生成する、第1ANDゲート、
第1入力端子が前記読み出し信号を受け、第2入力端子は前記反転出力信号を受け、かつ、出力端子は、前記反転ソース線イネーブル信号を生成する、第2ANDゲート、
第1入力端子が前記読み出し信号を受け、第2入力端子は選択信号を受け、かつ、出力端子は、前記第1制御信号を生成する、第3ANDゲート、
第1入力端子が前記読み出し信号を受け、第2入力端子は前記選択信号を受け、かつ、出力端子は、前記第2制御信号を生成する、第4ANDゲート、
第1入力端子が前記第1制御信号を受け、かつ、出力端子は、前記反転第1制御信号を生成する、第1NOTゲート、
第1入力端子が前記第2制御信号を受け、かつ、出力端子は、前記反転第2制御信号を生成する、第2NOTゲート、
前記ビット線と前記ソース線との間で接続される第3切替回路、
前記反転ビット線と前記反転ソース線との間で接続される第4切替回路、
第1端子が充電電圧を受け、第2端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第3切替トランジスタ、並びに、
第1端子が前記充電電圧を受け、第2端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第4切替トランジスタ、
前記読み出しサイクル中に、前記第3切替回路及び前記第4切替回路は開状態となる、
不揮発性メモリ。 - 請求項7に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第3切替トランジスタ及び前記第4切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。 - 請求項6に記載の不揮発性メモリであって、
前記電力切替回路は、
第1入力端子が読み出し信号を受け、第2入力端子は選択信号を受け、第3入力端子は前記出力信号を受け、かつ、出力端子は、前記第1制御信号を生成する、第1ANDゲート、
第1入力端子が前記読み出し信号を受け、第2入力端子は前記選択信号を受け、第3入力端子は前記反転出力信号を受け、かつ、出力端子は、前記第2制御信号を生成する、第2ANDゲート、
第1入力端子が前記第1制御信号を受け、かつ、出力端子は、前記反転第1制御信号を生成する、第1NOTゲート、
第1入力端子が前記第2制御信号を受け、かつ、出力端子は、前記反転第2制御信号を生成する、第2NOTゲート、
前記ビット線と前記ソース線との間で接続され、かつ、電源電圧を受ける第3切替回路、
前記電源電圧を受ける前記反転ビット線と、前記反転ソース線との間で接続される第4切替回路、
第1端子が充電電圧を受け、第2端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第3切替トランジスタ、並びに、
第1端子が前記充電電圧を受け、第2端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第4切替トランジスタ、
を有し、
前記読み出しサイクル中に、前記第3切替回路及び前記第4切替回路は開状態となる、
不揮発性メモリ。 - 請求項9に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第3切替トランジスタ及び前記第4切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862615463P | 2018-01-10 | 2018-01-10 | |
US62/615,463 | 2018-01-10 | ||
TW107126556 | 2018-07-31 | ||
TW107126556A TWI658599B (zh) | 2018-01-10 | 2018-07-31 | 由差動記憶胞組成之非揮發性記憶體 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019121415A JP2019121415A (ja) | 2019-07-22 |
JP6600725B2 true JP6600725B2 (ja) | 2019-10-30 |
Family
ID=67141061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018164370A Active JP6600725B2 (ja) | 2018-01-10 | 2018-09-03 | 新たなセンシングシーケンス制御法による不揮発メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US10410691B2 (ja) |
JP (1) | JP6600725B2 (ja) |
CN (1) | CN110021327B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021009607A1 (ja) * | 2019-07-12 | 2021-01-21 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、及び電子機器 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02121189A (ja) * | 1988-10-28 | 1990-05-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US6125059A (en) * | 1999-05-14 | 2000-09-26 | Gatefield Corporation | Method for erasing nonvolatile memory cells in a field programmable gate array |
US6191989B1 (en) * | 2000-03-07 | 2001-02-20 | International Business Machines Corporation | Current sensing amplifier |
US6501696B1 (en) * | 2001-05-15 | 2002-12-31 | Cypress Seminconductor Corp. | Current steering reduced bitline voltage swing, sense amplifier |
DE10143142A1 (de) * | 2001-09-04 | 2003-01-30 | Bosch Gmbh Robert | Verfahren zum Betreiben einer Schaltungsanordnung, die einen Mikrocontroller und ein EEPROM enthält |
JP2004152363A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
US20050213359A1 (en) * | 2004-03-26 | 2005-09-29 | Kim Jin K | Hybrid content addressable memory |
US6975549B1 (en) * | 2004-06-08 | 2005-12-13 | Macronix International Co., Ltd. | Low power dissipating sense amplifier |
JP4731152B2 (ja) * | 2004-10-29 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7218563B1 (en) * | 2005-11-18 | 2007-05-15 | Macronix International Co., Ltd. | Method and apparatus for reading data from nonvolatile memory |
US7505341B2 (en) * | 2006-05-17 | 2009-03-17 | Micron Technology, Inc. | Low voltage sense amplifier and sensing method |
US8536898B2 (en) | 2010-06-02 | 2013-09-17 | David James Rennie | SRAM sense amplifier |
JP5444414B2 (ja) * | 2012-06-04 | 2014-03-19 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
US9082500B1 (en) * | 2014-01-10 | 2015-07-14 | Ememory Technology Inc. | Non-volatile memory |
FR3048114B1 (fr) * | 2016-02-22 | 2018-03-30 | Stmicroelectronics (Rousset) Sas | Procede d'amelioration de l'operation d'ecriture dans une memoire eeprom et dispositif correspondant |
-
2018
- 2018-08-23 CN CN201810967310.9A patent/CN110021327B/zh active Active
- 2018-08-29 US US16/115,999 patent/US10410691B2/en active Active
- 2018-09-03 JP JP2018164370A patent/JP6600725B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2019121415A (ja) | 2019-07-22 |
CN110021327B (zh) | 2021-01-12 |
US20190214059A1 (en) | 2019-07-11 |
CN110021327A (zh) | 2019-07-16 |
US10410691B2 (en) | 2019-09-10 |
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