JP5728358B2 - 半導体記憶装置 - Google Patents

Description

この発明は半導体記憶装置に関し、特に、電流検知型のセンスアンプを備えた半導体記憶装置に関する。

従来の半導体記憶装置では、メモリセルからデータ信号を読み出すために電圧検知型のセンスアンプが使用されてきた。しかし、近年における低電源電圧化、トランジスタのしきい値電圧の高電圧化により、電圧検知型のセンスアンプを使用することは困難になってきている。そこで、電流検知型のセンスアンプの採用が検討されている（非特許文献１，２参照）。

また、特許文献１には、２つのメモリアレイのうちの選択されたメモリアレイのうちの選択されたデータ線に流れる電流と定電流源に流れる電流とを比較するデータ比較回路を備えたフラッシュメモリが開示されている。また、特許文献２には、メモリアレイ、行デコーダ、列デコーダなどを備えたフラッシュメモリが開示されている。

また、特許文献３には、２つのメモリアレイと、電流検知型のセンスアンプを備えたフラッシュメモリが開示されている。また、特許文献４，５には、複数の読出動作を並列に実行するパイプライン処理を行なうフラッシュメモリが開示されている。また、特許文献６には、電流検知型のセンスアンプが開示されている。

特開２０１０−１８２３９５号公報 特開２００９−０８７４３３号公報 特開２００７−２８０５０５号公報 特許第４５１１５３９号公報 特開２００４−３１８９４１号公報 特開平１０−１９９２６２号公報

A 7Gb/s/pin GDDR5 SDRAM with 2.5ns Bank-to-Bank Active Time and No Bank-Group Restriction(ISSCC2010-三星) A 1.1V, 667MHz Random Cycle, Asymmetric 2T Gain Cell Embedded DRAM with a 99.9 Percentile Retention Time of 110μsec(VLSI2010-ミネソタ大学)

しかし、電流検知型のセンスアンプを備えた半導体記憶装置では、読出動作が遅いという問題があった。

それゆえに、この発明の主たる目的は、低電力でかつ読出速度が速い半導体記憶装置を提供することである。

本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態における半導体記憶装置は、各々が、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のゲート線と、それぞれ複数列に対応して設けられた複数のビット線とを含む第１および第２のメモリアレイと、選択されたメモリセルに流れる電流に基づいて、そのメモリセルからデータ信号を読み出す読出回路とを備えたものである。選択された各メモリセルは、第１の論理のデータ信号を記憶している場合は第１の値の電流を流し、第２の論理のデータ信号を記憶している場合は第１の値と異なる第２の値の電流を流す。読出回路は、第１および第２の値の間の第３の値の電流を流す定電流源と、選択されたビット線をプリチャージするプリチャージ回路と、第１のメモリアレイのビット線が選択された場合は、プリチャージ回路によってプリチャージされたビット線を第１のノードに接続するとともに定電流源を第２のノードに接続し、第２のメモリアレイのビット線が選択された場合は、プリチャージ回路によってプリチャージされたビット線を第２のノードに接続するとともに定電流源を第１のノードに接続する切換回路と、第１および第２のノードの各々に読出電圧を印加し、それぞれ第１および第２のノードから流出する第１および第２の電流の大小を比較し、比較結果に応じた論理のデータ信号を出力するセンスアンプとを含む。

この発明に係る半導体記憶装置では、列デコーダによって第１および第２のメモリアレイのビット線を交互に選択することにより、一方のメモリアレイのビット線をプリチャージしながら他方のメモリアレイのビット線を介してデータを読み出すことができる。したがって、データ読出を迅速に行なうことができる。

この発明の一実施の形態によるマイクロコンピュータの構成を示すブロック図である。 図１に示したフラッシュメモリに含まれるメモリセルの構成を示す断面図である。 図２に示したメモリセルの構成を示す回路図である。 図１に示したフラッシュメモリの構成を示す回路ブロック図である。 図４に示したメモリマットの階層化ビット線構造を示す回路ブロック図である。 図５に示したセンスアンプアレイの概略構成を示す回路ブロック図である。 図６に示したセンスアンプアレイの要部を示す回路ブロック図である。 図１〜図７に示したフラッシュメモリのデータ読出動作の一部分を示すタイムチャートである。 図１〜図７に示したフラッシュメモリのデータ読出動作の残りの部分を示すタイムチャートである。 図１〜図７に示したフラッシュメモリのパイプライン読出動作を示すタイムチャートである。

［マイクロコンピュータ］
本発明の一実施の形態によるマイクロコンピュータは、図１に示すように、発振器１、分周回路２、フラッシュメモリ３、電源回路４、入出力ポート（Ｉ／Ｏ）５、内部バス６、ＣＰＵ（Central Processing Unit）７、ＲＡＭ（Random Access Memory）８、バスコントローラ９、および周辺回路１０を備える。

発振器１は、所定周波数のクロック信号を生成する。分周回路２は、発振器１で生成されたクロック信号を分周して動作基準クロック信号やその他の内部クロック信号を生成する。フラッシュメモリ３には、ＣＰＵ７の動作プログラムやデータが格納されている。電源回路４は、フラッシュメモリ３の消去用高電圧、書込用高電圧などを生成する。

入出力ポート５は、内部バス６と外部装置との間で信号の授受を行なう。内部バス６は、アドレスバス、データバス、およびコントロールバスを含み、マイクロコンピュータ内の回路間で信号の授受を行なう。

ＣＰＵ７は、命令制御部と実行部を含み、フェッチした命令を解読し、解読結果に従って実行部で演算処理を行なう。ＲＡＭ８は、ＣＰＵ７のワーク領域などに利用される。バスコントローラ９は、ＣＰＵ７からのアクセス要求に応答して、そのアクセス対象アドレスに応じたアクセスサイクル数、ウェイトステート数、バス幅等のバスアクセス制御を行なう。周辺回路１０は、タイマカウンタ等を含む。

マイクロコンピュータがシステムに実装された状態では、ＣＰＵ７がフラッシュメモリ３に対する消去および書込制御を行なう。デバイステストまたは製造段階では、外部の書込装置（図示せず）が入出力ポート５を介して直接フラッシュメモリ３に対する消去および書込制御を行なうことが可能になっている。電源投入後、リセット信号が活性化レベル（たとえば「Ｌ」レベル）にされた期間においてマイクロコンピュータの内部が初期化される。リセット信号が非活性化レベル（たとえば「Ｈ」レベル）にされてリセットが解除されると、ＣＰＵ７はアドレス０番地のベクタ等によって指定されるプログラム領域のプログラムの実行を開始する。

［不揮発性メモリセル］
図２は、フラッシュメモリ３に含まれる不揮発性メモリセルＭＣの構成を示す断面図である。図２において、メモリセルＭＣは、半導体基板領域１１表面に間をおいて形成される不純物領域１２ａ，１２ｂと、これらの不純物領域１２ａ，１２ｂの間の基板領域１１上にゲート絶縁膜１３を介して形成されるコントロールゲート電極１４と、ゲート絶縁膜１３およびコントロールゲート電極１４に隣接してＬ字型に形成される電荷蓄積膜１５と、電荷蓄積膜１５上に形成されるメモリゲート電極１６を含む。

電荷蓄積膜１５は、基板領域１１上に形成されるボトム酸化膜１５ａと、ボトム酸化膜１５ａ上に形成される窒化膜１５ｂと、窒化膜１５ｂ上に形成されるトップ酸化膜１５ｃを含む。ボトム酸化膜１５ａおよびトップ酸化膜１５ｃの間に窒化膜１５ｂを配置し、この窒化膜１５ｂに電荷を蓄積する。トップ酸化膜１５ｃにより窒化膜１５ｂとメモリゲート電極１６との間の電荷のリークを抑制する。

不純物領域１２ａ、ゲート絶縁膜１３、およびコントロールゲート電極１４により、選択トランジスタＳＴが形成される。電荷蓄積膜１５、不純物領域１２ｂおよびメモリゲート電極１６により、メモリセルトランジスタＭＴが形成される。これらの選択トランジスタＳＴおよびメモリセルトランジスタＭＴが直列に接続される。メモリセルＭＣの選択時、メモリセルトランジスタＭＴのしきい値電圧に応じて選択的に不純物領域１２ａ，２ｂの間にチャネルが形成される。

通常、不純物領域１２ａが列方向に延在して形成され、１列のメモリセルＭＣに共通に配置される上層のビット線ＢＬに電気的に接続される。不純物領域１２ｂが列方向に連続的に延在して、１列のメモリセルＭＣに共通なソース線ＳＬを形成する。コントロールゲート電極１４は、行方向に延在するコントロールゲート線ＣＧに接続される。コントロールゲート線ＣＧに、１行に整列して配置される複数のメモリセルＭＣの選択トランジスタＳＴのコントロールゲート電極１４が共通に接続される。メモリゲート電極１６は、同様、行方向に延在するメモリゲート線ＭＧに接続される。メモリゲート線ＭＧに、１行に整列して配置される複数のメモリセルＭＣのメモリゲート電極１６が共通に接続される。

図２に示すメモリセルＭＣは、選択トランジスタＳＴのコントロールゲート電極１４がメモリゲート電極１６よりも先に形成される。したがって、シリコン基板界面（半導体基板領域）の品質のよい状態で、選択トランジスタＳＴのゲート絶縁膜を、同一半導体基板上に形成されるロジック部のゲート絶縁膜と同一工程で形成することができる。メモリセルトランジスタＭＴにおいてはフローティングゲートが用いられていないため、トランジスタ製造工程を、同一半導体チップ上に形成されるロジックのトランジスタと共通化することができる。以下の説明においては、選択トランジスタＳＴおよびメモリセルトランジスタＭＴが、ともにＮチャネルトランジスタであるものとする。

この図２に示すメモリセルＭＣにおいて、データの書込時においては、メモリゲート電極１６に１１Ｖ程度の電圧が印加され、不純物領域１２ｂに５Ｖ程度の電圧が印加される。コントロールゲート電極１４へは、選択トランジスタＳＴのしきい値電圧よりも少し高いレベル（たとえば１Ｖ）の電圧が与えられる。不純物領域１２ａには、コントロールゲート電極１４の電圧よりも少し低い電圧（０．８Ｖ）が印加される。この状態においては、選択トランジスタＳＴにおいて、ゲート絶縁膜１３下部に弱い反転層が形成される。メモリセルトランジスタＭＴは、強いオン状態であリ、不純物領域１２ｂから不純物領域１２ａに向かって電流が流れる。

チャネル領域において、選択トランジスタＳＴとメモリセルトランジスタＭＴの境界部は高抵抗状態であり、この領域において高電界が発生する。この高電界により、不純物領域１２ａから不純物領域１２ｂに流れる電子が、ホットエレクトロンとなり、メモリゲート電極１６の高電圧に引かれて、電荷蓄積膜１５の窒化膜１５ｂに注入されて蓄積される。メモリセルトランジスタＭＴにおいては、ソース側から電子が注入されるため、ソースサイド注入方式で電子が注入され、トンネル電流を利用する構成に比べて高効率で、電子を注入することができる。この書込状態は、メモリセルトランジスタＭＴのしきい値電圧が高い状態に対応する。

消去動作時においては、メモリゲート電極１６にたとえば−５Ｖの負の高電圧が印加され、不純物領域１２ｂに７Ｖ程度の正の高電圧が印加される。消去時においても、選択トランジスタＳＴは、コントロールゲート電極１４が例えば１Ｖ、不純物領域１２ａ（ビット線）が例えば０．８Ｖの電圧レベルに設定される。電流が不純物領域１２ｂから不純物領域１２ａに向かって流れる。不純物領域１２ｂの端部において高電界（ドレイン高電界）が発生し、ホットホールが生成される。メモリゲート電極１６の負電圧により、バンド間トンネリング電流がボトム酸化膜１５ａを介して電荷蓄積膜１５の窒化膜１５ｂに流れ、ホットホールが窒化膜１５ｂに注入されて蓄積される。これにより、書込時に注入された電子を中和して、消去状態とする。この消去状態は、メモリセルトランジスタＭＴのしきい値電圧が低い状態に対応する。

データ読出時においては、メモリゲート電極１６をたとえば０Ｖに設定し、選択コントロールゲート電極１４をたとえば１．５Ｖに設定し、不純物領域１２ａに１Ｖ程度の読出電圧を供給し、不純物領域１２ｂを接地電圧レベルに設定する。不純物領域１２ａ（ビット線）から不純物領域１２ｂ（ソース線）に流れる電流の大小により、メモリセルＭＣの記憶データを判定する。

このメモリセルトランジスタＭＴは、一例として、消去時においてはそのしきい値電圧は負の値であっても良い。したがって、たとえメモリセルトランジスタＭＴが、しきい値電圧が負となる過消去状態となっても、選択トランジスタＳＴがオフ状態であれば、電流が流れず、他のメモリセルの読出に対して影響は及ぼさない。

なお、メモリセルトランジスタＭＴの消去状態および書込状態のいずれにおいても、メモリセルトランジスタＭＴのしきい値電圧が、正の電圧であっても良い。データ読出時に、書込および消去状態を識別するだけの電流がビット線（不純物領域１２ａ）に流れ、この電流差が読出回路（センスアンプ）により検知することができればよい。

換言すると、メモリセルＭＣは、図３に示すように、ビット線ＢＬとソース線ＳＬとの間に直列接続された選択トランジスタＳＴおよびメモリセルトランジスタＭＴを含む。選択トランジスタＳＴのゲートはコントロールゲート線ＣＧに接続され、メモリセルトランジスタＭＴのゲートはメモリゲート線ＭＧに接続される。

データ書込時においては、メモリゲート線ＭＧに１１Ｖ程度の電圧を印加し、ビット線ＢＬに５Ｖ程度の電圧を印加する。また、コントロールゲートＣＧにたとえば１Ｖを印加し、ソース線ＳＬにたとえば０．８Ｖを印加する。これにより、電荷蓄積膜１５の窒化膜１５ｂに電子が注入され、メモリセルトランジスタＭＴのしきい値電圧が高い状態になる。

消去動作時においては、メモリゲート線ＭＧにたとえば−５Ｖの負の高電圧を印加し、ソース線ＳＬに７Ｖ程度の正の高電圧を印加する。また、コントロールゲートＣＧにたとえば１Ｖを印加し、ソース線ＳＬにたとえば０．８Ｖを印加する。これにより、電荷蓄積膜１５の窒化膜１５ｂにホールが注入され、メモリセルトランジスタＭＴのしきい値電圧が低い状態になる。

データ読出時においては、メモリゲート線ＭＧにたとえば０Ｖを印加し、コントロールゲート線ＣＧにたとえば１．５Ｖを印加し、ビット線ＢＬに１Ｖ程度の読出電圧を印加し、ソース線ＳＬに接地電圧ＶＳＳを印加する。ビット線ＢＬからソース線ＳＬに流れる電流と参照電流との大小を比較し、比較結果に基づいてメモリセルＭＣの記憶データを判定する。

［フラッシュメモリ］
図４は、フラッシュメモリ３の全体構成を示す回路ブロック図である。図４において、フラッシュメモリ３はメモリマットＭＡＴを備え、メモリマットＭＡＴは複数（図では４つ）のメモリアレイＭＡ０〜ＭＡ３を含む。各メモリアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のコントロールゲート線ＣＧと、それぞれ複数行に対応して設けられた複数のメモリゲート線ＭＧと、それぞれ複数列に対応して設けられた複数のビット線ＢＬと、それぞれ複数列に対応して設けられた複数のソース線ＳＬ（図示せず）とを含む。

各メモリアレイＭＡに対応して、行デコーダ（ＲＤＥＣ）２０、列デコーダ（ＣＤＥＣ）２１、および列選択回路２２が設けられる。また、メモリアレイＭＡ０，ＭＡ１の間にセンスアンプアレイＳＡが設けられ、メモリアレイＭＡ２，ＭＡ３の間にセンスアンプアレイＳＡが設けられる。各センスアンプアレイＳＡは、複数のセンスアンプ２３を含む。また、メモリアレイＭＡ０〜３に共通に、複数のグローバル書込ビット線ＧＢＬｗと、複数のグローバル読出ビット線対ＧＢＬｒｐとが設けられる。

行デコーダ２０は、行アドレス信号に従って、対応のメモリアレイＭＡの複数行のうちのいずれかの行を選択し、選択した行のゲート線ＣＧ，ＭＧを駆動する。列デコーダ２１は、列アドレス信号に従って、対応のメモリアレイＭＡの複数のビット線ＢＬのうちのいずれかのビット線ＢＬを選択する。列選択回路２２は、列デコーダ２１によって選択されたビット線ＢＬを対応のセンスアンプ２３に接続する。

図４では、センスアンプアレイＳＡのうちの１つの電流検知型センスアンプ２３のみが代表的に示されている。センスアンプ２３の出力電圧は、対応のグローバル読出ビット線ＧＢＬｒに与えられる。要するに、ビット線ＢＬは階層ビット線構造とされ、センスアンプ２３による増幅は階層センス方式とされる。

書込系として読出系とは分離されたグローバル書込ビット線ＧＢＬｗが設けられる。グローバル書込ビット線ＧＢＬｗは階層化されず、複数のメモリアレイＭＡ０〜ＭＡ３に共通化される。グローバル書込ビット線ＧＢＬｗと対応するビット線ＢＬとは、分離スイッチＤＳＷによって接続または分離可能にされている。読出動作時は、分離スイッチＤＳＷは少なくとも、読出対象メモリアレイＭＡにおいてグローバル書込ビット線ＧＢＬｗをビット線ＢＬから分離する。たとえば、グローバル読出ビット線対ＧＢＬｒｐは３２個設けられ、グローバル書込ビット線ＧＢＬｗは１０２４本設けられる。

コントロールゲート線ＣＧおよびメモリゲート線ＭＧは、行デコーダ２０による行アドレス信号のデコード結果に従って選択的に駆動される。ゲート線ＣＧ，ＭＧの駆動電圧レベルは、フラッシュメモリに対する消去、書込、または読出処理に応じて決まる。列選択回路２２によるビット線ＢＬの選択は、列デコーダ２１による列アドレス信号のデコード結果に従って行なわれる。分離スイッチＤＳＷやセンスアンプ２３は、メモリアレイＭＡに対する読出、消去または書込の動作に応じて行デコーダ２０により制御される。アドレス信号はアドレスバスＡＢＵＳから供給される。

グローバル読出ビット線対ＧＢＬｒｐは、バスドライバを介してデータバスＤＢＵＳに接続される。データバスＤＢＵＳは３２ビットである。グローバル書込ビット線ＧＢＬｗは、書込回路２４に接続される。書込回路２４は、１０２４ビットの書込制御データの各ビットの論理値に応じて対応するグローバル書込ビット線ＧＢＬｗに書込電圧を印加する。書込制御データは、データラッチ回路２５から与えられる。データラッチ回路２５には、ＣＰＵ７から順次３２ビット単位で与えられる書込データがデータセレクタ２６を介して１０２４ビット入力されてプリセットされる。

ベリファイリードにおいてグローバル書込ビット線ＧＢＬｗに読み出されたデータはデータセレクタ２６により３２ビット単位で選択され、選択されたデータはベリファイ用アンプ２７で増幅されて外部に出力される。ベリファイリードで外部に読み出されたデータは、ＣＰＵ７によりビット単位でベリファイ判定が行なわれる。その判定結果が新たな書込制御データとしてＣＰＵ７からデータセレクタ２６を通してデータラッチ回路２５にロードされる。データセレクタ２６の選択動作は、アドレスバスＡＢＵＳから供給されるアドレス信号に基いて行なわれる。

制御回路２８には、ＣＰＵ７からコントロールバスＣＢＵＳおよびデータバスＤＢＵＳを介してメモリ制御情報が設定される。制御回路２８は、そのメモリ制御情報に従って読出、消去および書込の動作に応じた制御シーケンス並びに動作電源の切換制御を行なう。

［階層化ビット線構造］
図５は、図４に示したメモリマットＭＡＴの階層化ビット線構造を示す回路ブロック図である。図５において、１本のグローバル書込ビット線ＧＢＬｗは、各メモリアレイＭＡにおいて２つの分離スイッチＤＳＷを介して２本のビット線ＢＬのうちのいずれか１本のビット線ＢＬに選択的に接続される。隣接する２つのメモリアレイＭＡの間に分離スイッチアレイ３０が設けられ、分離スイッチアレイ３０に分離スイッチＤＳＷがレイアウトされる。図５では、図面の簡単化のため、メモリアレイＭＡ１，ＭＡ２間の分離スイッチアレイ３０のみが示されている。

図５の横方向にビット線ＢＬは２０４８本、グローバル書込ビット線ＧＢＬｗは１０２４本、グローバル読出ビット線対ＧＢＬｒｐは３２個配置される。各グローバル読出ビット線対ＧＢＬｒｐは、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒを含む。各メモリアレイＭＡにおいて、２０４８本のビット線ＢＬは２本ずつグループ化されている。各ビット線グループの２本のビット線ＢＬは、２個の分離スイッチＤＳＷを介して対応のグローバル書込ビット線ＧＢＬｗに接続される。メモリアレイＭＡ０〜ＭＡ３のうちの選択されたメモリアレイＭＡのうちの２０４８本のビット線ＢＬのうちの選択された１０２４本のビット線ＢＬが１０２４個の分離スイッチＤＳＷを介して１０２４本のグローバル書込ビット線ＧＢＬｗに接続される。

メモリアレイＭＡ１の各ビット線グループの２本のビット線ＢＬは、２個の分離スイッチＤＳＷを介して対応のグローバル書込ビット線ＧＢＬｗに接続される。また、メモリアレイＭＡ２の各ビット線グループの２本のビット線ＢＬは、２個の分離スイッチＤＳＷを介して対応のグローバル書込ビット線ＧＢＬｗに接続される。メモリアレイＭＡ１の各ビット線グループに対応して設けられた２個の分離スイッチＤＳＷと、メモリアレイＭＡ２の各ビット線グループに対応して設けられた２個の分離スイッチＤＳＷとは、それぞれ信号Ｓ１〜Ｓ４によって制御される。信号Ｓ１〜Ｓ４のうちの選択された１つの信号が活性化レベルにされて、４つの分離スイッチＤＳＷのうちの選択された１つの分離スイッチＤＳＷがオンされる。

たとえば信号Ｓ１が活性化レベルにされると、メモリアレイＭＡ１の２０４８本のビット線ＢＬのうちの偶数番の１０２４本のビット線ＢＬが１０２４個の分離スイッチＤＳＷを介して１０２４本のグローバル書込ビット線ＧＢＬｗに接続される。

また、各メモリアレイＭＡの２０４８本のビット線ＢＬは、６４本ずつ３２のブロックに分割されている。センスアンプ２３は、１つのビット線ブロックに１個の割合で３２個配置される。列選択回路２２は、選択されたメモリアレイＭＡの各ビット線ブロックの６４本のビット線ＢＬから１本のビット線ＢＬを選択して対応するセンスアンプ２３に接続する。センスアンプ２３は、ビット線ＢＬに流れる電流と参照電流との比較結果に基づいて、対応するグローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒを駆動する。

また、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒの各々と電源電圧ＶＤＤのラインとの間にＰチャネルＭＯＳトランジスタ３１が接続されている。トランジスタ３１のゲートは、ＧＢＬプリチャージ信号ＧＢＬＰＣを受ける。ＧＢＬプリチャージ信号ＧＢＬＰＣが活性化レベルの「Ｌ」レベルにされると、各トランジスタ３１がオンし、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒの各々が電源電圧ＶＤＤにプリチャージされる。

また、各グローバル読出ビット線対ＧＢＬｒｐには、データセレクタ３２が接続されている。メモリアレイＭＡ０とＭＡ１は対をなし、メモリアレイＭＡ２とＭＡ３は対をなしている。データ読出時においては、メモリアレイＭＡ０，ＭＡ１の対と、メモリアレイＭＡ２，ＭＡ３の対とのうちのいずれか１つの対が選択される。メモリアレイＭＡ０，ＭＡ２はＡ領域とされ、メモリアレイＭＡ１，ＭＡ４はＢ領域とされている。Ａ領域が選択された場合は信号ＳＥＬＡＢが「Ｈ」レベルにされ、Ｂ領域が選択された場合は信号ＳＥＬＡＢが「Ｌ」レベルにされる。

データセレクタ３２は、信号ＳＥＬＡＢが「Ｈ」レベルにされた場合は、対応のグローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒ間の電圧に応じた論理の読出データ信号をデータバスＤＢＵＳに出力する。たとえば、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒ間の電圧が正電圧である場合は読出データ信号は“１”（「Ｈ」レベル）にされ、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒ間の電圧が負電圧である場合は読出データ信号は“０”（「Ｌ」レベル）にされる。

また、データセレクタ３２は、信号ＳＥＬＡＢが「Ｌ」レベルにされた場合は、対応のグローバル読出ビット線／ＧＢＬｒ，ＧＢＬｒ間の電圧に応じた論理の読出データ信号をデータバスＤＢＵＳに出力する。たとえば、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒ間の電圧が正電圧である場合は読出データ信号は“０”（「Ｌ」レベル）にされ、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒ間の電圧が負電圧である場合は読出データ信号は“１”（「Ｈ」レベル）にされる。

なお、分離スイッチＤＳＷは、読出動作および消去動作では全てオフ状態にされる。書込動作およびベリファイリードでは、書込対象のメモリアレイＭＡ側の行の１０２４個の分離スイッチＤＳＷがオン状態にされる。

たとえばデータ読出動作では、選択されたメモリアレイＭＡの選択された行のゲート線ＣＧ，ＭＧが駆動され、選択された行の各メモリセルＭＣの記憶情報は対応のビット線ＢＬに現われ、ビット線ＢＬは６４本に１本の割合で選択されて対応するセンスアンプ２３の入力ノードに伝達される。各トランジスタ３１がオフされてグローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒのプリチャージが停止された後、センスアンプ２３は、対応するグローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒを駆動する。この階層ビット線構造はセンスアンプ２３の入力負荷容量を低減する。グローバル書込ビット線ＧＢＬｗは、メモリアレイＭＡに対する並列書込ビット数に対応して１０２４本設けられているので、メモリアレイＭＡからの記憶情報の読出ビット数（たとえば、３２ビット）に制限されることなく、所要のビット数で並列書込が可能になる。

ビット線ＢＬとグローバル書込ビット線ＧＢＬｗとは、分離スイッチＤＳＷによって接続および分離可能にされている。読出動作において読出対象とされるメモリアレイＭＡの分離スイッチＤＳＷは、グローバル書込ビット線ＧＢＬｗからビット線ＢＬを分離する。このため、読出動作においてグローバル書込ビット線ＧＢＬｗによる不所望な負荷をビット線ＢＬから切り離すことができ、高速読出が可能となる。また、読出対象のメモリアレイＭＡはグローバル書込ビット線ＧＢＬｗから切り離されるので、相互に異なったメモリアレイＭＡにおいてグローバル読出ビット線ＧＢＬｒによる読出動作とグローバル書込ビット線ＧＢＬｗによる書込動作との並列化が可能になる。

また、ベリファイリードはたとえばグローバル書込ビット線ＧＢＬｗを用いてベリファイ用アンプ２７に伝達するから、ベリファイ用アンプをメモリアレイ毎に分散させなくて済む。

［センスアンプアレイ］
図６は、図５に示した２つのメモリアレイＭＡ２，ＭＡ３間のセンスアンプアレイＳＡの概略構成を示す回路ブロック図である。上述のように、各メモリアレイＭＡの２０４８本のビット線ＢＬは、６４本ずつ３２のブロックに分割されている。センスアンプ２３は、１つのビット線ブロックに１個の割合で３２個配置される。図６では、図面および説明の簡単化のため、各ビット線ブロックは８本のビット線ＢＬを含むものとする。また、各ビット線ブロックは２つのサブブロックに分割される。各サブブロックは、４本のビット線ＢＬを含む。

センスアンプ２３は、各ビット線ブロックに対応して設けられており、メモリアレイＭＡ２のビット線ブロックとメモリアレイＭＡ３のビット線ブロックとの間に共通に設けられている。メモリアレイＭＡ２とセンスアンプ２３の間に切換回路ＳＷＴ１，ＳＷＴ２が設けられ、メモリアレイＭＡ３とセンスアンプ２３の間に切換回路ＳＷＢ１，ＳＷＢ２が設けられる。

切換回路ＳＷＴ１は、メモリアレイＭＡ２の各サブブロックに対応して設けられた４つのＰチャネルＭＯＳトランジスタ４０を含む。４つのトランジスタ４０は、それぞれ対応のビット線ＢＬとノードＣＢＬＴとの間に接続され、それらのゲートはそれぞれ信号ＹＲＡＴ１〜ＹＲＡＴ４を受ける。信号ＹＲＡＴ１〜ＹＲＡＴ４のうちのいずれか１つの信号が選択レベルの「Ｌ」レベルにされると、その信号に対応するトランジスタ４０がオンし、その信号に対応するビット線ＢＬがノードＣＢＬＴに接続される。各ビット線ブロックに対応して２つのノードＣＢＬＴ１，ＣＢＬＴ２が設けられている。

切換回路ＳＷＴ２は、メモリアレイＭＡ２の各ビット線ブロックに対応して設けられた２つのＰチャネルＭＯＳトランジスタ４１を含む。２つのトランジスタ４１は、それぞれ対応のノードＣＢＬＴ１，ＣＢＬＴ２とセンスアンプ２３の入力ノードＬＢＴとの間に接続され、それらのゲートはそれぞれ信号ＹＲＢＴ１，ＹＲＢＴ２を受ける。信号ＹＲＢＴ１，ＹＲＢＴ２のうちのいずれか１つの信号が選択レベルの「Ｌ」レベルにされると、その信号に対応するトランジスタ４１がオンし、その信号に対応するノードＣＢＬＴが入力ノードＬＢＴに接続される。

同様に、切換回路ＳＷＢ１は、メモリアレイＭＡ３の各サブブロックに対応して設けられた４つのＰチャネルＭＯＳトランジスタ４２を含む。４つのトランジスタ４２は、それぞれ対応のビット線ＢＬとノードＣＢＬＢとの間に接続され、それらのゲートはそれぞれ信号ＹＲＡＢ１〜ＹＲＡＢ４を受ける。信号ＹＲＡＢ１〜ＹＲＡＢ４のうちのいずれか１つの信号が選択レベルの「Ｌ」レベルにされると、その信号に対応するトランジスタ４２がオンし、その信号に対応するビット線ＢＬがノードＣＢＬＢに接続される。各ビット線ブロックに対応して２つのノードＣＢＬＢ１，ＣＢＬＢ２が設けられている。

切換回路ＳＷＢ２は、メモリアレイＭＡ３の各ビット線ブロックに対応して設けられた２つのＰチャネルＭＯＳトランジスタ４３を含む。２つのトランジスタ４３は、それぞれ対応のノードＣＢＬＢ１，ＣＢＬＢ２とセンスアンプ２３の入力ノードＬＢＢとの間に接続され、それらのゲートはそれぞれ信号ＹＲＢＢ１，ＹＲＢＢ２を受ける。信号ＹＲＢＢ１，ＹＲＢＢ２のうちのいずれか１つの信号が選択レベルの「Ｌ」レベルにされると、その信号に対応するトランジスタ４３がオンし、その信号に対応するノードＣＢＬＢが入力ノードＬＢＢに接続される。

つまり、メモリアレイＭＡ２，ＭＡ３のうちのメモリアレイＭＡ２が選択された場合は、信号ＹＲＡＴ１〜ＹＲＡＴ４，ＹＲＢＴ１，ＹＲＢＴ２によってメモリアレイＭＡ２の各ビット線ブロックの８本のビット線ＢＬのうちのいずれか１本のビット線ＢＬが対応のセンスアンプ２３の入力ノードＬＢＴに接続される。

また、メモリアレイＭＡ２，ＭＡ３のうちのメモリアレイＭＡ３が選択された場合は、信号ＹＲＡＢ１〜ＹＲＡＢ４，ＹＲＢＢ１，ＹＲＢＢ２によってメモリアレイＭＡ３の各ビット線ブロックの８本のビット線ＢＬのうちのいずれか１本のビット線ＢＬが対応のセンスアンプ２３の入力ノードＬＢＢに接続される。信号ＹＲＡＴ１〜ＹＲＡＴ４，ＹＲＢＴ１，ＹＲＢＴ２，ＹＲＡＢ１〜ＹＲＡＢ４，ＹＲＢＢ１，ＹＲＢＢ２は、列アドレス信号に基いて列デコーダ２１によって生成される。

なお、メモリアレイＭＡ０，ＭＡ１間のセンスアンプアレイＳＡにも、メモリアレイＭＡ２，ＭＡ３間のセンスアンプアレイＳＡと同様に、切換回路ＳＷＴ１，ＳＷＴ２，ＳＷＢ１，ＳＷＢ２が配置されている。

また、図７は、電流検知型センスアンプアレイＳＡの要部を示す回路ブロック図である。図７において、各サブブロックに対応してプリチャージ回路４５が設けられる。

プリチャージ回路４５は、ＰチャネルＭＯＳトランジスタ４６，４７を含む。トランジスタ４６，４７は、それぞれ対応のノードＣＢＬＴ，ＣＢＬＢ（図７ではＣＢＬＴ１，ＣＢＬＢ１）と電源電圧ＶＤＤのラインとの間に接続され、それらのゲートはそれぞれビット線プリチャージ領域切換信号ＰＣＴ１，ＰＣＢ１を受ける。図６においては省略されているが、トランジスタ４６は、切換回路ＳＷＴ１とＳＷＴ２の間に、トランジスタ４７は、切換回路ＳＷＢ１とＳＷＢ２の間に配置されている。

メモリアレイＭＡ２の対応のサブブロックに含まれるビット線ＢＬが選択されて、切換回路ＳＷＴ１の１つのトランジスタ４０がオンした場合、信号ＰＣＴ１が活性化レベルの「Ｌ」レベルにされてトランジスタ４６がオンし、選択されたビット線ＢＬが電源電圧ＶＤＤにプリチャージされる。切換回路ＳＷＴ２のトランジスタ４１がオンする直前に、トランジスタ４６がオフされてプリチャージが停止される。

メモリアレイＭＡ３の対応のサブブロックに含まれるビット線ＢＬが選択されて、切換回路ＳＷＢ１の１つのトランジスタ４２がオンした場合、信号ＰＣＴ２が活性化レベルの「Ｌ」レベルにされてトランジスタ４７がオンし、選択されたビット線ＢＬが電源電圧ＶＤＤにプリチャージされる。切換回路ＳＷＢ２のトランジスタ４３がオンする直前に、トランジスタ４７がオフされてプリチャージが停止される。

また、各ビット線ブロックに対応して定電流源５０および切換回路ＳＷが設けられる。定電流源５０および切換回路ＳＷは、メモリアレイＭＡ２のビット線ブロックとメモリアレイＭＡ３のビット線ブロックとに共通に設けられる。

定電流源５０は、ノードＮ５０と接地電圧ＶＳＳのラインとの間に接続され、ゲートが定電圧ＣＣＢを受けるＮチャネルＭＯＳトランジスタを含む。切換回路ＳＷは、ＰチャネルＭＯＳトランジスタ５１，５２を含む。トランジスタ５１は、対応のセンスアンプ２３の入力ノードＬＢＴとノードＮ５０との間に接続され、そのゲートは参照電流領域切換信号ＣＣＳＴを受ける。トランジスタ５２は、対応のセンスアンプ２３の入力ノードＬＢＢとノードＮ５０との間に接続され、そのゲートは信号ＣＣＳＢを受ける。

メモリアレイＭＡ２の対応のビット線ブロックに含まれるビット線ＢＬが選択されて、切換回路ＳＷＴ２の１つのトランジスタ４１がオンした場合、信号ＣＣＳＢが活性化レベルの「Ｌ」レベルにされてトランジスタ５２がオンし、対応のセンスアンプ２３の入力ノードＬＢＢがトランジスタ５２および定電流源５０を介して接地電圧ＶＳＳのラインに接続される。定電流源５０は、所定の値の参照電流ＩＲを流す。

メモリアレイＭＡ３の対応のビット線ブロックに含まれるビット線ＢＬが選択されて、切換回路ＳＷＢ２の１つのトランジスタ４３がオンした場合、信号ＣＣＳＴが活性化レベルの「Ｌ」レベルにされてトランジスタ５１がオンし、対応のセンスアンプ２３の入力ノードＬＢＴがトランジスタ５１および定電流源５０を介して接地電圧ＶＳＳのラインに接続される。定電流源５０は、所定の値の参照電流ＩＲを流す。

なお、メモリアレイＭＡ０，ＭＡ１間のセンスアンプアレイＳＡにも、メモリアレイＭＡ２，ＭＡ３間のセンスアンプアレイＳＡと同様に、プリチャージ回路４５、定電流源５０、および切換回路ＳＷが配置されている。

センスアンプ２３は、ＰチャネルＭＯＳトランジスタ６０〜６３，７４，７５，８４，８５、トランスファーゲート６４、ＮチャネルＭＯＳトランジスタ６５〜７１，７６，８６、インバータ７２，８２、およびＮＯＲゲート７３，８３を含む。これらのうちのＰチャネルＭＯＳトランジスタ７４，７５，８４，８５、ＮチャネルＭＯＳトランジスタ６９〜７１，７６，８６、インバータ７２，８２、およびＮＯＲゲート７３，８３は、ドライブ回路９０を構成する。ドライブ回路９０は、センスアンプ小振幅出力信号をＣＭＯＳレベルに振幅させる回路である。

トランジスタ６０，６１は、電源電圧ＶＤＤのラインと入力ノードＬＢＴ，ＬＢＢとの間にそれぞれ接続され、それらのゲートはともに接地電圧ＶＳＳを受ける。トランジスタ６０は、入力ノードＬＢＴに所定の読出電圧を印加し、所定のロード電流を供給する。トランジスタ６１は、入力ノードＬＢＢに所定の読出電圧を印加し、所定のロード電流を供給する。

トランジスタ６２は、入力ノードＬＢＴと出力ノードＳＯＵＴＴとの間に接続され、そのゲートは出力ノードＳＯＵＴＢに接続される。トランジスタ６３は、入力ノードＬＢＢ１と出力ノードＳＯＵＴＢとの間に接続され、そのゲートは出力ノードＳＯＵＴＴに接続される。トランスファーゲート６４は、出力ノードＳＯＵＴＴ，ＳＯＵＴＢ間に接続され、信号ＳＥＱが活性化レベルの「Ｈ」レベルにされた場合にオンする。

トランジスタ６５，６７は、出力ノードＳＯＵＴＴと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ６６，６８は、出力ノードＳＯＵＴＢと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ６５のゲートとドレインは互いに接続され、トランジスタ６６のゲートとドレインは互いに接続される。トランジスタ６５，６６の各々は、ダイオードとして動作する。トランジスタ６７，６８のゲートは、ともにセンスアンプ活性化信号ＳＥＮを受ける。信号ＳＥＮが活性化レベルの「Ｈ」レベルにされると、トランジスタ６７，６８がオンし、センスアンプ２３が活性化される。

トランジスタ６９は、出力ノードＳＯＵＴＴとノードＮ７１の間に接続され、そのゲートは出力ノードＳＯＵＴＢに接続される。トランジスタ７０は、出力ノードＳＯＵＴＢとノードＮ７１の間に接続され、そのゲートは出力ノードＳＯＵＴＴに接続される。トランジスタ７１は、ノードＮ７１と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはセンスアンプ小振幅出力をＣＭＯＳレベルにフル振幅させるための活性化信号ＳＬＡＴを受ける。

トランジスタ６９〜７１は、ラッチ回路を構成する。信号ＳＬＡＴが活性化レベルの「Ｈ」レベルにされると、トランジスタ７１がオンしてラッチ回路が活性化され、出力ノードＳＯＵＴＴ，ＳＯＵＴＢの電圧がラッチされる。

インバータ７２は、信号ＳＬＡＴの反転信号を生成する。ＮＯＲゲート７３は、インバータ７２の出力信号と出力ノードＳＯＵＴＴに現れる信号とを受ける。トランジスタ７４，７５は、電源電圧ＶＤＤのラインと対応のグローバル読出ビット線ＧＢＬｒとの間に直列接続される。トランジスタ７６は、対応のグローバル読出ビット線ＧＢＬｒと接地電圧ＶＳＳのラインとの間に接続される。トランジスタ７４のゲートは、インバータ７２の出力信号を受ける。トランジスタ７５，７６のゲートは、ＮＯＲゲート７３の出力信号を受ける。

信号ＳＬＡＴが活性化レベルの「Ｈ」レベルにされると、ＮＯＲゲート７３がインバータとして動作するとともに、トランジスタ７４がオンしてトランジスタ７５，７６がインバータとして動作する。信号ＳＬＡＴが非活性化レベルの「Ｌ」レベルにされると、トランジスタ７４，７６がオフするとともにトランジスタ７５がオンし、グローバル読出ビット線ＧＢＬｒがハイ・インピーダンス状態にされる。

インバータ８２は、信号ＳＬＡＴの反転信号を生成する。ＮＯＲゲート８３は、インバータ８２の出力信号と出力ノードＳＯＵＴＴに現れる信号とを受ける。トランジスタ８４，８５は、電源電圧ＶＤＤのラインと対応のグローバル読出ビット線／ＧＢＬｒとの間に直列接続される。トランジスタ８６は、対応のグローバル読出ビット線／ＧＢＬｒと接地電圧ＶＳＳのラインとの間に接続される。トランジスタ８４のゲートは、インバータ８２の出力信号を受ける。トランジスタ８５，８６のゲートは、ＮＯＲゲート８３の出力信号を受ける。

信号ＳＬＡＴが活性化レベルの「Ｈ」レベルにされると、ＮＯＲゲート８３がインバータとして動作するとともに、トランジスタ８４がオンしてトランジスタ８５，８６がインバータとして動作する。信号ＳＬＡＴが非活性化レベルの「Ｌ」レベルにされると、トランジスタ８４，８６がオフするとともにトランジスタ８５がオンし、グローバル読出ビット線／ＧＢＬｒがハイ・インピーダンス状態にされる。

［データ読出動作］
図８（ａ）〜（ｇ）および図９（ａ）〜（ｈ）は、図１〜図７で示したフラッシュメモリ３の読出動作を示すタイムチャートである。図８（ａ）〜（ｇ）および図９（ａ）〜（ｈ）では、メモリアレイＭＡ２の１つの行と、メモリアレイＭＡ２のノードＣＢＬＴ１に対応するビット線ＢＬが選択されたものとする。ある時刻ｔ０にアドレス信号ＡＤＤが与えられると、列デコーダ２１によって信号ＹＲＡＴ１，ＹＲＡＢ１のうちの信号ＹＲＡＴ１が選択レベルの「Ｌ」レベルに立ち下げられる。これにより、図７の信号ＹＲＡＴ１に対応するトランジスタ４０がオンし、選択された１本のビット線ＢＬがノードＣＢＬＴ１に接続される。

次に時刻ｔ１において、選択された行のコントロールゲート線ＣＧが行デコーダ２０によって選択レベルの「Ｈ」レベルに立ち上げられる。その行のメモリゲート線ＭＧには、読出電圧が印加される。図８では、読出電圧は「Ｌ」レベル（０Ｖ）にされている。これにより、図３の選択トランジスタＳＴがオンする。また、時刻ｔ１において、信号ＰＣＴ１，ＰＣＴＢ１のうちの信号ＰＣＴ１が活性化レベルの「Ｌ」レベルに立ち下げられる。これにより、図７のトランジスタ４６がオンし、ノードＣＢＬＴ１および選択されたビット線ＢＬが読出電圧（電源電圧ＶＤＤ）にプリチャージされる。

次いで時刻ｔ２において、信号ＰＣＴ１が非活性化レベルの「Ｈ」レベルに立ち上げられる。これにより、トランジスタ４６がオフし、プリチャージが停止される。また、時刻ｔ２において、信号ＣＣＳＴ，ＣＣＳＢのうちの信号ＣＣＳＢが選択レベルの「Ｌ」レベルにされるとともに、信号ＹＲＢＴ１，ＹＲＢＢ１のうちの信号ＹＲＢＴ１が選択レベルの「Ｌ」レベルにされる。これにより、図７のトランジスタ４１，５２がオンし、センスアンプ２３の入力ノードＬＢＴがトランジスタ４１，４０を介して選択ビット線ＢＬに接続される。また、図７のトランジスタ５２がオンし、センスアンプ２３の入力ノードＬＢＢがトランジスタ５２および定電流源５０を介して接地電圧ＶＳＳのラインに接続される。

また時刻ｔ２において、信号ＳＥＱ，ＳＥＮが「Ｈ」レベルに立ち上げられる。信号ＳＥＱが「Ｈ」レベルにされると、図７のトランスファーゲート６４がオンし、出力ノードＳＯＵＴＴ，ＳＯＵＴＢの電圧がイコライズされる。また、信号ＳＥＮが「Ｈ」レベルにされると、図７のトランジスタ６７，６８がオンし、センスアンプ２３が活性化される。時刻ｔ２から所定時間経過後に信号ＳＥＱが「Ｌ」レベルに立ち下げられると、トランスファーゲート６４がオフし、出力ノードＳＯＵＴＴ，ＳＯＵＴＢ間に電位差が現れる。

すなわち、トランスファーゲート６４がオフされ、トランジスタ６７，６８がオンすると、トランジスタ６０，６１の各々にロード電流が流れる。トランジスタ６０に流れるロード電流は、メモリアレイＭＡ２の選択ビット線ＢＬとトランジスタ６２，６５，６７とに分流される。トランジスタ６１に流れるロード電流は、定電流源５０とトランジスタ６３，６６，６８とに分流される。

メモリアレイＭＡ２の選択ビット線ＢＬに流れる電流ＩＢＬが定電流源５０に流れる参照電流ＩＲよりも大きい場合は、トランジスタ６２，６５，６９に流れる電流ＩＴがトランジスタ６３，６６，６８に流れる電流ＩＢよりも小さくなり、出力ノードＳＯＵＴＴ，ＳＯＵＴＢがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。

逆に、メモリアレイＭＡ２の選択ビット線ＢＬに流れる電流ＩＢＬが定電流源５０に流れる参照電流ＩＲよりも小さい場合は、トランジスタ６２，６５，６９に流れる電流ＩＴがトランジスタ６３，６６，６８に流れる電流ＩＢよりも大きくなり、出力ノードＳＯＵＴＴ，ＳＯＵＴＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。図９では、後者の場合が示されている。

次に時刻ｔ３において、信号ＹＲＡＴ１，ＣＣＳＢ，ＹＲＢＴ１が非選択レベルの「Ｈ」レベルに立ち上げられ、トランジスタ４０，４１，５２がオフされる。また、コントロールゲート線ＣＧが非選択レベルの「Ｌ」レベルにされ、図３の選択トランジスタＳＴがオフする。また、信号ＳＥＮが非活性化レベルの「Ｌ」レベルに立ち下げられ、図７のトランジスタ６７，６８がオフしてセンスアンプ２３が非活性化される。また、信号ＳＬＡＴが活性化レベルの「Ｈ」レベルに立ち上げられ、図７のトランジスタ７１がオンしてトランジスタ６９〜７１によって出力ノードＳＯＵＴＴ，ＳＯＵＴＢの電圧がラッチされる。

また時刻ｔ３において、信号ＧＢＬＰＣが非活性化レベルの「Ｈ」レベルに立ち上げられ、図５のトランジスタ３１がオフしてグローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒのプリチャージが停止される。また、ＮＯＲゲート７３およびトランジスタ７５，７６がバッファ回路として動作し、グローバル読出ビット線ＧＢＬｒが出力ノードＳＯＵＴＴの電圧に駆動される。ＮＯＲゲート８３およびトランジスタ８５，８６がバッファ回路として動作し、グローバル読出ビット線／ＧＢＬｒが出力ノードＳＯＵＴＢの電圧に駆動される。図９では、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに駆動された状態が示されている。また、信号ＳＥＬＡＢによってＡ領域（メモリアレイＭＡ０，ＭＡ２）が選択され、データセレクタ３２により、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒ間の電圧に応じた論理レベル（この場合は「Ｈ」レベル）のデータ信号がデータバスＤＢＵＳに出力される。

次いで時刻ｔ４において、信号ＳＬＡＴが非活性化レベルの「Ｌ」レベルに立ち下げられ、信号ＧＢＬＰＣが活性化レベルの「Ｌ」レベルに立ち下げられて、データ読出が終了する。また、時刻ｔ４において、アドレス信号ＡＤＤが切換えられ、次のデータ読出動作が開始される。

［パイプライン読出動作］
図１０（ａ）〜（ｑ）は、フラッシュメモリ３のパイプライン読出動作を例示するタイムチャートである。ここでは、図６で示した２つのメモリアレイＭＡ２，ＭＡ３のデータを交互に読み出す場合について説明する。図１０（ａ）〜（ｑ）において、フラッシュメモリ３は所定周波数のクロック信号ＣＬＫに同期して動作する。アドレス信号ＡＤＤは、クロック信号ＣＬＫの立下りエッジに同期して与えられる。フラッシュメモリ３は、クロック信号ＣＬＫの立ち上がりエッジでアドレス信号ＡＤＤを取り込む。クロック信号ＣＬＫの立ち上がりエッジを各サイクルの開始点とする。

図１０（ａ）（ｂ）に示すように、サイクル１〜４におけるクロック信号ＣＬＫの立ち上がりエッジに同期して４つのアドレス信号ＡＤＤａ１，ＡＤＤｂ１，ＡＤＤａ２，ＡＤＤｂ２が取り込まれる。ここでは、図面および説明の簡単化のため、アドレス信号ＡＤＤａ１，ＡＤＤａ２は、メモリアレイＭＡ２の複数行のうちの同じ１つの行を選択するとともに、各ビット線ブロックの８本のビット線ＢＬのうちの信号ＹＲＡＴ１，ＹＲＢＴ１に対応する１本のビット線ＢＬを選択するものとする。また、アドレス信号ＡＤＤｂ１，ＡＤＤｂ２は、メモリアレイＭＡ３の複数行のうちの同じ１つの行を選択するとともに、各ビット線ブロックの８本のビット線ＢＬのうちの信号ＹＲＡＢ１，ＹＲＢＢ１に対応する１本のビット線ＢＬを選択するものとする。

また図１０（ｃ）に示すように、サイクル１におけるクロック信号ＣＬＫの立ち上がりエッジに応答して、行デコーダ２０は、アドレス信号ＡＤＤａ１に含まれる行アドレス信号に基いて、メモリアレイＭＡ２の１本のコントロールゲート線ＣＧａ１とメモリアレイＭＡ３の１本のコントロールゲート線ＣＧｂ１とを選択レベルの「Ｈ」レベルに立ち上げる。

また図１０（ｊ）（ｋ)に示すように、サイクル１，３におけるクロック信号ＣＬＫの立ち下がりエッジに応答して信号ＹＲＡＴ１が１．５サイクルずつ「Ｌ」レベルにされ、サイクル２，４におけるクロック信号ＣＬＫの立ち下がりエッジに応答して信号ＹＲＡＢが１．５サイクルずつ「Ｌ」レベルにされる。信号ＹＲＡＴ１，ＹＲＡＢ１が「Ｌ」レベルにされると、それぞれ図７のトランジスタ４０，４２がオンし、ノードＣＢＬＴ１，ＣＢＬＢ１がそれぞれメモリアレイＭＡ２，ＭＡ３のビット線ＢＬに接続される。

また図１０（ｄ）（ｅ)に示すように、サイクル１〜４におけるクロック信号ＣＬＫの立ち下がりエッジに応答して、信号ＰＣＴ１とＰＣＴ２が半サイクルずつ交互に「Ｌ」レベルにされる。信号ＰＣＴ１，ＰＣＴ２が「Ｌ」レベルにされると、それぞれ図７のトランジスタ４６，４７がオンし、それぞれメモリアレイＭＡ２，ＭＡ３のビット線ＢＬがプリチャージされる。

また図１０（ｆ）（ｇ)に示すように、サイクル２〜５におけるクロック信号ＣＬＫの立ち上がりエッジに応答して、信号ＹＲＢＴ１とＹＲＢＢ１が半サイクルずつ交互に「Ｌ」レベルにされる。信号ＹＲＢＴ１が「Ｌ」レベルにされると、図７のトランジスタ４１がオンし、メモリアレイＭＡ２のビット線ＢＬがセンスアンプ２３の入力ノードＬＢＴに接続される。信号ＹＲＢＢ１が「Ｌ」レベルにされると、図７のトランジスタ４３がオンし、メモリアレイＭＡ３のビット線ＢＬがセンスアンプ２３の入力ノードＬＢＢに接続される。

また図１０（ｈ）（ｉ）に示すように、サイクル２〜５におけるクロック信号ＣＬＫの立ち上がりエッジに応答して、信号ＣＣＳＢとＣＣＳＴが半サイクルずつ交互に「Ｌ」レベルにされる。信号ＣＣＳＢが「Ｌ」レベルにされると、図７のトランジスタ５２がオンし、定電流源５０がセンスアンプ２３の入力ノードＬＢＢに接続される。信号ＣＣＳＴが「Ｌ」レベルにされると、図７のトランジスタ５１がオンし、定電流源５０がセンスアンプ２３の入力ノードＬＢＴに接続される。

また図１０（ｌ）に示すように、サイクル２〜５におけるクロック信号ＣＬＫの立ち上がりエッジに応答して、信号ＳＥＱが１／４サイクルずつ「Ｈ」レベルにされる。信号ＳＥＱが「Ｈ」レベルにされると、図７のトランスファーゲート６４がオンし、センスアンプ２３の出力ノードＳＯＵＴＴ，ＳＯＵＴＢの電圧がイコライズされる。

また図１０（ｍ）に示すように、サイクル２〜５におけるクロック信号ＣＬＫの立ち上がりエッジに応答して、信号ＳＥＮが半サイクルずつ「Ｈ」レベルにされる。信号ＳＥＮが「Ｈ」レベルにされると、図７のトランジスタ６７，６８がオンし、センスアンプ２３が活性化される。

また図１０（ｎ）（ｏ）に示すように、サイクル２〜５におけるクロック信号ＣＬＫの立ち下がりエッジに応答して、信号ＳＬＡＴ，ＧＢＬＰＣの各々が半サイクルずつ「Ｈ」レベルにされる。信号ＧＢＬＰＣが「Ｈ」レベルにされると、図５のトランジスタ３１がオフし、グローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒのプリチャージが停止される。また、信号ＳＬＡＴが「Ｈ」レベルにされると、図７のトランジスタ７１がオンしてセンスアンプ２３の出力ノードＳＯＵＴＴ，ＳＯＵＴＢの電圧がトランジスタ６９〜７１によってラッチされる。

また、信号ＳＬＡＴが「Ｈ」レベルにされると、図７のＮＯＲゲート７３，８３の各々がインバータとして動作するとともにトランジスタ７４，８４がオンし、センスアンプ２３の出力ノードＳＯＵＴＴ，ＳＯＵＴＢの電圧がそれぞれグローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒに伝達される。

また図１０（ｐ）に示すように、サイクル２，４におけるクロック信号ＣＬＫの立ち下がりエッジに応答して、信号ＳＥＬＡＢが半サイクルずつ「Ｈ」レベルにされる。信号ＳＥＬＡＢが「Ｈ」レベルにされると、図５のデータセレクタ３２はグローバル読出ビット線ＧＢＬｒ，／ＧＢＬｒ間の電圧に基づき、読出データ信号を生成してデータバスＤＢＵＳに出力する。また、信号ＳＥＬＡＢが「Ｌ」レベルにされると、図５のデータセレクタ３２はグローバル読出ビット線／ＧＢＬｒ，ＧＢＬｒ間の電圧に基づき、読出データ信号を生成してデータバスＤＢＵＳに出力する。

これにより、図１０（ｑ）に示すように、サイクル２〜５におけるクロック信号ＣＬＫの立ち下がりエッジに応答して、メモリアレイＭＡ２からの読出データ信号Ｄａ１，Ｄａ２とメモリアレイＭＡ３からの読出データ信号Ｄｂ１，Ｄｂ２とが半サイクルずつ交互に出力される。

この実施の形態では、たとえばサイクル２におけるクロック信号ＣＬＫの立ち下がりエッジに応答してＡ領域の読出データ信号Ｄａ１を出力しながら、Ｂ領域のビット線ＢＬをプリチャージする。また、サイクル３におけるクロック信号ＣＬＫの立ち下がりエッジに応答してＢ領域の読出データ信号Ｄｂ１を出力しながら、Ａ領域のビット線ＢＬをプリチャージする。したがって、データ読出動作を迅速に行なうことができる。

なお、図１０では、サイクル２，４において信号ＹＲＢＴ１を半サイクルずつ「Ｌ」レベルにしたが、サイクル２では信号ＹＲＢＴ１を半サイクルだけ「Ｌ」レベルにし、サイクル４では信号ＹＲＢＴ２を半サイクルだけ「Ｌ」レベルにしてもよい。同様に、サイクル３，５において信号ＹＲＢＢ１を半サイクルずつ「Ｌ」レベルにしたが、サイクル３では信号ＹＲＢＢ１を半サイクルだけ「Ｌ」レベルにし、サイクル５では信号ＹＲＢＢ２を半サイクルだけ「Ｌ」レベルにしてもよい。

また、図２に示される不揮発性メモリセルの構造は、単なる一例であって、メモリセルトランジスタのドレインに定常的に電圧をかけるとディスターブを受けてしまうようなメモリセル構造の不揮発性メモリ（磁気抵抗メモリ、抵抗変化型メモリ）に対して、特に効果的である。

また、電流検知型センスアンプにおいて参照電流生成用のダミーメモリセル（メモリアレイ内に存在）を使う場合は、センスアンプの２つの入力ノードに接続された２本のビット線をリード開始前にどちらもプリチャージする必要がある。ＳＲＡＭやＤＲＡＭにおいては、リード中定常的にビット線をプリチャージしておくことで高速化や低消費電流化を図ることが可能であるが、不揮発性メモリのリード動作時は、メモリセルにディスターブがかかることからビット線を定常的にプリチャージすることはできない。

したがって、リード開始前に毎回２本のビット線に対してプリチャージを実施し、終了するとディスチャージを実施する必要が生じてしまう。これに対して電流検知型センスアンプの参照電流として定電流源５０を用いて生成する参照電流ＩＲを使用し、これをメモリアレイとメモリアレイとの間に共通に設けることで、ビット線のプリチャージに必要な電流が約半分（１本のビット線ＢＬ分のみ）で済むため低消費電流化が可能となる。また、リードのインターリーブ動作も可能となり、スループットが向上する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 発振器、２ 分周回路、３ フラッシュメモリ、４ 電源回路、５ 入出力ポート、６ 内部バス、７ ＣＰＵ、８ ＲＡＭ、９ バスコントローラ、１０ 周辺回路、１１ 半導体基板領域、１２ａ，１２ｂ 不純物領域、１３ ゲート絶縁膜、１４ コントロールゲート電極、１５ 電荷蓄積膜、１５ａ ボトム酸化膜、１５ｂ 窒化膜、１５ｃ トップ酸化膜、１６ メモリゲート電極、ＭＣ メモリセル、ＳＴ 選択トランジスタ、ＭＴ メモリセルトランジスタ、ＣＧ コントロールゲート線、ＭＧ メモリゲート線、ＢＬ ビット線、ＳＬ ソース線、ＭＴ メモリマット、ＭＡ メモリアレイ、ＳＡ センスアンプアレイ、ＤＳＷ 分離スイッチ、ＧＢＬｗ グローバル書込ビット線、ＧＢＬｒｐ グローバル読出ビット線対、ＧＢＬｒ，／ＧＢＬｒ グローバル読出ビット線、２０ 行デコーダ、２１ 列デコーダ、２２ 列選択回路、２３ センスアンプ、２４ 書込回路、２５ データラッチ回路、２６，３２ データセレクタ、２７ ベリファイ用アンプ、２８ 制御回路、ＤＢＵＳ データバス、ＣＢＵＳ コントロールバス、３０ 分離スイッチアレイ、３１，４０〜４３，４６，４７，５１，５２，６０〜６３，７４〜７６，８４〜８６ ＰチャネルＭＯＳトランジスタ、ＳＷＴ１，ＳＷＴ２，ＳＷＢ１，ＳＷＢ２，ＳＷ 切換回路、５０ 定電流源、６４ トランスファーゲート、６５〜７１ ＮチャネルＭＯＳトランジスタ、７２，８２ インバータ、７３，８３ ＮＯＲゲート、９０ ドライブ回路。

Claims (3)

1. 各々が、複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のゲート線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含む第１および第２のメモリアレイと、
   行アドレス信号に従って、前記第１および第２のメモリアレイの各々の前記複数のゲート線のうちのいずれかのゲート線を選択し、選択したゲート線に対応する各メモリセルを活性化させる行デコーダと、
   列アドレス信号に従って、前記第１および第２のメモリアレイのうちのいずれかのメモリアレイと、そのメモリアレイの前記複数のビット線のうちのいずれかのビット線を選択する列デコーダと、
   前記列デコーダによって選択されたビット線に予め定められた読出電圧を印加し、前記行デコーダによって活性化されたメモリセルに流れる電流に基づいて、そのメモリセルからデータ信号を読み出す読出回路とを備え、
   前記行デコーダによって活性化され、かつ前記読出電圧が印加された各メモリセルは、第１の論理のデータ信号を記憶している場合は第１の値の電流を流し、第２の論理のデータ信号を記憶している場合は前記第１の値と異なる第２の値の電流を流し、
   前記読出回路は、
   前記読出電圧が印加された場合に前記第１および第２の値の間の第３の値の電流を流す定電流源と、
   前記列デコーダによって選択されたビット線を前記読出電圧にプリチャージするプリチャージ回路と、
   前記列デコーダによって前記第１のメモリアレイのビット線が選択された場合は、前記プリチャージ回路によってプリチャージされたビット線を第１のノードに接続するとともに前記定電流源を第２のノードに接続し、前記列デコーダによって前記第２のメモリアレイのビット線が選択された場合は、前記プリチャージ回路によってプリチャージされたビット線を前記第２のノードに接続するとともに前記定電流源を前記第１のノードに接続する切換回路と、
   前記第１および第２のノードの各々に前記読出電圧を印加し、それぞれ前記第１および第２のノードから流出する第１および第２の電流の大小を比較し、比較結果に応じた論理のデータ信号を出力するセンスアンプとを含む、半導体記憶装置。
2. 前記半導体記憶装置はクロック信号に同期して動作し、
   前記行デコーダは、行アドレス信号に従って、前記第１および第２のメモリアレイの各々において前記複数のゲート線のうちのいずれかのゲート線を選択し、
   前記列デコーダは、前記クロック信号の前縁に同期して前記第１および第２のメモリアレイを交互に選択し、選択した各メモリアレイの前記複数のビット線のうちのいずれかのビット線を選択し、
   前記プリチャージ回路は、前記クロック信号の後縁に同期して、前記列デコーダによって選択されたビット線を前記読出電圧にプリチャージし、
   前記切換回路は、前記クロック信号の前縁に同期して、前記プリチャージ回路によってプリチャージされたビット線を前記第１および第２のノードに交互に接続するとともに、前記定電流源を前記第２および第１のノードに交互に接続し、
   前記センスアンプは、前記クロック信号の前縁に同期して、前記第１および第２のノードから流出する第１および第２の電流の大小を比較し、比較結果に応じた論理のデータ信号を出力する、請求項１に記載の半導体記憶装置。
3. 前記読出回路は、さらに、前記センスアンプの出力データ信号が前記第１のメモリアレイから読み出された場合は、その出力データ信号をそのまま出力し、前記センスアンプの出力データ信号が前記第２のメモリアレイから読み出された場合は、その出力データ信号を反転させて出力するデータセレクタを含む、請求項１または請求項２に記載の半導体記憶装置。

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